半導体装置及びその製造方法
【課題】良好な電気的特性を得ながら、高い残留分極量を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板等の上又は上方に形成された絶縁膜1上に、強誘電体キャパシタ5が形成されている。強誘電体キャパシタ5には、絶縁膜1上に形成された下部電極2、その上に形成された容量絶縁膜3、及びその上に形成された上部電極4が設けられている。容量絶縁膜3としては、Bi1-YLaYFe1-XNiXO3膜が形成されている。このBi1-YLaYFe1-XNiXO3膜は、BiFeO3を主成分とした膜であり、Laの含有量が4mol%〜21mol%、Niの含有量が0mol%より多く15mol%以下となっている。このような構造の強誘電体キャパシタでは、高い残留分極量Prを得ながら、リーク電流Ileakを低く抑えることができる。
【解決手段】シリコン基板等の上又は上方に形成された絶縁膜1上に、強誘電体キャパシタ5が形成されている。強誘電体キャパシタ5には、絶縁膜1上に形成された下部電極2、その上に形成された容量絶縁膜3、及びその上に形成された上部電極4が設けられている。容量絶縁膜3としては、Bi1-YLaYFe1-XNiXO3膜が形成されている。このBi1-YLaYFe1-XNiXO3膜は、BiFeO3を主成分とした膜であり、Laの含有量が4mol%〜21mol%、Niの含有量が0mol%より多く15mol%以下となっている。このような構造の強誘電体キャパシタでは、高い残留分極量Prを得ながら、リーク電流Ileakを低く抑えることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
【背景技術】
【0002】
不揮発性ランダムアクセスメモリ(RAM)には、例えば、電源を切っても直前の記憶を保持することができるという特徴や、ランダムアクセスが可能であるという特徴等がある。このため、ユビキタス社会の基盤を形成するデバイスとして有望である。
【0003】
不揮発性RAMの一つとして、強誘電体メモリが挙げられる。強誘電体メモリは、自発分極を有する強誘電体膜を容量絶縁膜とした強誘電体キャパシタを備えている。強誘電体メモリは、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。
【0004】
現在実用化されている強誘電体メモリでは、1つのメモリセルに1個のトランジスタ及び1個の強誘電体キャパシタが設けられており、このような構造は1T1C型とよばれる。このような構造では、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。その一方で、強誘電体キャパシタに蓄積される電荷の量は、その面積に比例する。従って、微細化に伴って蓄積可能な電荷量が少なくなり、記憶保持に必要な電荷を蓄積することができなくなってしまう。即ち、容量の増加には限界がある。
【0005】
例えば、150nmルールのプロセスで強誘電体メモリを作製する場合、メモリセルの面積を0.27μm2としたときに、強誘電体キャパシタの面積が0.11μm2となることが非特許文献1に記載されている。
【0006】
また、現在のCMOSプロセスで作製されるセンスアンプの読み取り能力を考慮すると、強誘電体キャパシタの面積が0.13μm2程度の場合、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量(Qsw)は28μC/cm2と見積もられる。
【0007】
一方、現在実用化されている強誘電体材料は、主に、PbZr1-XTiXO3及びSrBi2Ta2O9である。PbZr1-XTiXO3のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大で40μC/cm2程度であり、SrBi2Ta2O9のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大で15μC/cm2程度である。従って、強誘電体材料としてPbZr1-XTiXO3を用いれば、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量を確保できる。しかし、実際のデバイス製造においてはメモリセルにばらつきがあり、すべてのメモリセルを安定して動作させるためには、理論上の最小限のスイッチング残留分極量の約3倍のスイッチング残留分極量が必要である。
【0008】
従って、すべてのメモリセルを安定して動作させるためには、強誘電体キャパシタ面積が0.13μm2程度のデバイスにおいては、PbZr1-XTiXO3を用いても十分ではない。更に、チップ面積から商業性を判断すると、この世代(150nmルールから90nmルール)の1チップ当たりの最大メモリ容量は64Mbitと考えられる。このため、従来の技術では、より一層の微細化及び大容量化が困難である。
【0009】
特許文献1には、BiFeO3からなる強誘電体層を形成する技術が記載されている。例えば、正方晶系で(001)配向の強誘電体(BiFeO3)層を形成するための、その下地(電極)の構造や形成方法が記載されている。また、強誘電体層自体の形成方法も記載されている。しかしながら、このままでは強誘電体メモリに使用することはできない。例えば、スイッチング残留分極量が十分ではなく、また、リーク電流を十分に抑えることができない。具体的には、BiFeO3の常温におけるリーク電流は10-2A/cm2以上であるからである。
【0010】
特許文献2には、強誘電体層(ペロブスカイト型酸化物薄膜)に対して窒素雰囲気中での熱処理を実行すると、強誘電体層のリーク電流が低減されることが記載されている。しかしながら、特許文献2には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載がない。また、熱処理の具体的な方法及び効果に関する詳細な説明がない。
【0011】
特許文献3には、ゾル・ゲル法により種々の金属酸化物薄膜を形成する技術が記載されている。しかしながら、特許文献3には、金属酸化物薄膜の電気的特性を良好とするための具体的な方法が開示されていない。
【0012】
このように、従来、強誘電体キャパシタのスイッチング残留分極量をより増大させるための有効な技術が要請されているものの、十分なものは存在しない。
【0013】
【特許文献1】特開2005−11931号公報
【特許文献2】特開2000−49285号公報
【特許文献3】特開2000−327311号公報
【非特許文献1】'2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027
【発明の開示】
【発明が解決しようとする課題】
【0014】
本発明は、良好な電気的特性を得ながら、高いスイッチング残留分極量を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
本願発明者等は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【0016】
本発明に係る半導体装置には、第1の電極と、前記第1の電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第2の電極と、が設けられている。そして、前記容量絶縁膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される強誘電体膜が形成されている。
【0017】
本発明に係る半導体装置の製造方法では、基板の上方に第1の導電膜を形成し、その後、前記第1の導電膜上に強誘電体膜を形成する。次に、前記強誘電体膜上に第2の導電膜を形成する。なお、前記強誘電体膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される膜を形成する。
【発明の効果】
【0018】
本発明によれば、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される膜を強誘電体膜として用いているので、後述のように、リーク電流の低減等を達成しながら、高いスイッチング残留分極量を得ることができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【0020】
(第1の実施形態)
先ず、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【0021】
シリコン基板等の上又は上方に形成された絶縁膜1上に、強誘電体キャパシタ5が形成されている。強誘電体キャパシタ5には、絶縁膜1上に形成された下部電極2、その上に形成された容量絶縁膜3、及びその上に形成された上部電極4が設けられている。
【0022】
上部電極4及び下部電極2としては、例えば、Pt膜、Ir膜若しくはRu膜等の貴金属膜、又はIrO2膜、SrRuO3膜、YBCO膜又はLSCO膜等の導電性酸化物膜が形成されている。
【0023】
また、容量絶縁膜3としては、Bi1-YLaYFe1-XNiXO3膜が形成されている。このBi1-YLaYFe1-XNiXO3膜は、BiFeO3を主成分とした膜であり、Laの含有量が4mol%〜21mol%、Niの含有量が0mol%より多く15mol%以下となっている。つまり、1molのBi1-YLaYFe1-XNiXO3に、0.04mol〜0.21molのLaと、0molより多く0.15mol以下のNiとが含まれている。
【0024】
このような構造の強誘電体キャパシタでは、残留分極量Pr(=スイッチング残留分極量Qswの1/2)は14μC/cm2以上となる。また、印加される電界が500kV/cmの場合のリーク電流Ileakは1×10-3A/cm2以下となる。つまり、高い残留分極量Prを得ながら、リーク電流Ileakを低く抑えることができる。
【0025】
本実施形態に係る強誘電体キャパシタの電気的特性が良好である理由は、以下のようなものであると考えられる。
【0026】
例えば、La及びNiを添加しないBiFeO3から構成された容量絶縁膜では、それにかかる電界強度を大きくしていくと、所定の電界強度を超えた場合に著しくリーク電流が増大することが本願発明者等により見出された。この現象は、強誘電体にかかる電界強度が大きくなった場合、Feイオンの電荷は2価(Fe2+)及び3価(Fe3+)を取り得るため、この間で電子がホッピング伝導する機構によるものであると考えられる。
【0027】
BiFeO3にLa及びNiを適量(La:4mol%〜21mol%、Ni:15mol%以下)添加した場合でも、上記のホッピング伝導が抑制されているのだと考えられる。Biが3価及び5価を取り得るのに対し、Laは3価のみを取る。また、Feが2価及び3価を取り得るのに対し、Niは2価のみを取るからである。Biイオン及びFeイオンから離れた(ホッピングした)電子が、La及びNi(イオン)によって固定され、一方でLa及びNiの側ではチャージが変わるというモデルが考えられる。
【0028】
また、La及びNiの添加によって、Biの3価のイオンと5価のイオンとの存在比率、及びFeの2価のイオンと3価のイオンとの存在比率が変わることでリーク電流が抑制される可能性もあると考えられる。
【0029】
次に、強誘電体キャパシタ5を製造する方法について説明する。図2は、強誘電体キャパシタ5を製造する方法を示すフローチャートであり、図3は、図2中のステップS2の詳細を示すフローチャートである。
【0030】
先ず、ステップS1において、シリコン基板等の上又は上方に形成された絶縁膜1上に、下部電極2の元となる膜である下部電極膜を形成する。下部電極膜としては、例えば、Pt膜等の貴金属膜、又はIrO2膜等の導電性酸化物膜を、例えば、スパッタリング法、CVD法、又はエピタキシャル成長法等により形成する。
【0031】
次に、ステップS2において、下部電極膜上に、容量絶縁膜3の元となる強誘電体膜を形成する。ここでは、強誘電体膜として、Laを4mol%〜21mol%含有し、Niを15mol%以下含有するBi1-YLaYFe1-XNiXO3膜をゾル・ゲル法により形成する。
【0032】
また、Bi1-YLaYFe1-XNiXO3膜の形成に当たっては、図3に示すように、先ず、ステップS21において、ゾル・ゲル液を、例えばスピンコート法により、下部電極膜上に塗布することにより、適当な厚さの塗布膜を形成する。ここでは、例えば、スピナーの回転速度を2000rpm〜3500rpmとし、塗布時間を10秒間〜60秒間とする。また、塗布膜の厚さは、30nm以下とすることが好ましく、例えば20nm〜25nm程度とする。なお、従来の方法では、スピンコート法により強誘電体膜を形成する場合、塗布膜の厚さは40nm〜50nm程度としている。
【0033】
次に、ステップS22において、塗布膜を仮焼成することにより、その上に他の膜を積層できる状態とする。この仮焼成では、先ず、150℃〜250℃で1分間〜10分間の加熱を行うことにより乾燥させ、続いて、300℃〜400℃で5分間〜20分間の加熱を行う。なお、これらの一連の仮焼成は、例えば大気中で行う。
【0034】
そして、仮焼成後の強誘電体膜の厚さが所望の厚さに達していなければ、ステップS21に戻り、仮焼成後の強誘電体膜上に、再度塗布膜を形成し、ステップS22の仮焼成を行う。このような処理を、所望の厚さ(例えば200nm〜300nm)の強誘電体膜が得られるまで繰り返す。繰り返し回数の目安は、2回〜30回程度である。
【0035】
所望の厚さの強誘電体膜が得られた後には、ステップS3において、強誘電体膜に対し、不活性ガス中で450℃〜600℃の本焼成を行う。本焼成の時間は、例えば5分間〜30分間とする。
【0036】
次いで、ステップS4において、強誘電体膜上に、上部電極4の元となる膜である上部電極膜を形成する。上部電極膜としては、例えば、Pt膜等の貴金属膜、又はIrO2膜等の導電性酸化物膜を、例えば、スパッタリング法、CVD法、又はエピタキシャル成長法等により形成する。
【0037】
続いて、ステップS5において、上部電極膜、強誘電体膜及び下部電極膜をパターニングする。この結果、上部電極4、容量絶縁膜3及び下部電極2が形成され、これに伴って、強誘電体キャパシタ5が完成する。なお、これらの膜は、一括してパターニングしてもよく、また、個々にパターニングしてもよい。
【0038】
なお、ステップS3の焼成を不活性ガス雰囲気中で行っているのは、上記のリーク電流を低減させるモデルを実現させるためである。例えば、大気中で焼成を行うと、大気中に存在している酸素の影響で、ホッピングした電子をLa又はNiによって固定するという機能が十分に働かず、焼成された強誘電体膜のリーク電流を低減することが困難となってしまう。このため、ステップS3の焼成は、不活性ガス雰囲気中で行うことが好ましい。なお、強誘電体膜と反応しないガス(例えば希ガス、窒素ガス)を用いてもよい。
【0039】
また、ステップS3の焼成を600℃以下で行っているのは、強誘電体キャパシタに接続されるセル選択用トランジスタ及びロジック回路に使われるトランジスタのゲートコンタクトを構成するシリサイドの劣化を防止するためである。即ち、シリサイドとして、Wシリサイド、Tiシリサイド、Coシリサイド又はNiシリサイド等が用いられ、これらの耐熱温度(600℃程度)以下で処理するためである。また、トランジスタのゲートが多結晶シリコン以外の材料からなる場合、例えばメタルゲートの場合に、その耐熱温度以下で処理する必要があるためでもある。
【0040】
(第2の実施形態)
次に、本発明の第2の実施形態に係るスタック型の強誘電体メモリ(半導体装置)の製造方法について説明する。図4A乃至図4Gは、本発明の第2の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【0041】
先ず、図4Aに示すように、シリコン基板等の半導体基板11の表面に、例えばSTI(shallow trench isolation)により素子分離領域12を形成する。次いで、素子分離領域12により区画された素子活性領域において、半導体基板11の表面にウェル13を形成する。続いて、ゲート絶縁膜17、ゲート電極18、低濃度不純物拡散層16、サイドウォール20、高濃度不純物拡散層15及びシリサイド層19をウェル13の表面に形成することにより、MOSトランジスタ14を形成する。1組の低濃度不純物拡散層16及び高濃度不純物拡散層15から1個のソース・ドレイン領域が構成される。なお、各MOSトランジスタ14には、2個のソース・ドレイン領域を形成するが、その一方は、2個のMOSトランジスタ14間で共有させる。
【0042】
次に、全面にシリコン酸窒化膜21を、MOSトランジスタ14を覆うようにして形成し、更に全面にシリコン酸化膜22を、例えば有機CVD法により形成する。シリコン酸窒化膜21は、シリコン酸化膜22を形成する際のゲート絶縁膜17等の水素劣化を防止するために形成されている。
【0043】
その後、図4Bに示すように、各ソース・ドレイン領域まで到達するコンタクトホールをシリコン酸化膜22及びシリコン酸窒化膜21に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜23として、50nmのTiN膜及び30nmのTi膜からなる積層膜を形成した後、例えばCVD法によりW膜を埋め込み、CMP(化学機械的研磨)を行って平坦化することにより、Wプラグ24を形成する。平坦化終了後、NH3ガスを用いたプラズマにて、シリコン酸化膜22(層間絶縁膜)の表面を若干窒化する。
【0044】
次いで、図4Cに示すように、全面に下部電極膜25、強誘電体膜26及び上部電極膜27を順次形成する(ステップS1〜S4)。強誘電体膜26としては、第1の実施形態と同様に、Bi1-YLaYFe1-XNiXO3膜を形成する。
【0045】
続いて、パターニング及びエッチング技術を用いて、上部電極膜27、強誘電体膜26及び下部電極膜25を加工することにより、上部電極膜27を上部電極とし、下部電極膜25を下部電極とし、強誘電体膜26を容量絶縁膜とするスタック型の強誘電体キャパシタを形成する(ステップS5)。なお、この加工では、例えばプラズマTEOS(tetraethyl orthosilicate)膜及びTiN膜の積層膜(図示せず)をハードマスクとして使用し、上部電極膜27、強誘電体膜26及び下部電極膜25を一括してエッチングする。
【0046】
次に、強誘電体キャパシタを覆うアルミナ保護膜28を全面に形成する。アルミナ保護膜28は、例えばCVD法により形成し、その厚さは、例えば5乃至20nm、本実施形態では10nmとする。アルミナ保護膜28のステップカバレッジは良好である。続いて、550℃でO2雰囲気の炉内アニールを60分間行うことにより、強誘電体膜26に生じたエッチングダメージを回復させる。
【0047】
次いで、図4Dに示すように、全面に層間絶縁膜29を成膜した後、これをCMPにより平坦化する。層間絶縁膜29としては、例えばシリコン酸化膜を成膜する。CMP後の残し膜厚は、例えば上部電極27上で400nmとする。
【0048】
続いて、図4Eに示すように、パターニング及びエッチング技術を用いて、層間絶縁膜29及びアルミナ保護膜28に、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続されたWプラグ24まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜30として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ31を形成する。その後、例えば350℃でN2プラズマに層間絶縁膜29及びWプラグ31の表面を晒す。このプラズマ処理の時間は、例えば120秒間である。
【0049】
次いで、全面にW酸化防止膜(図示せず)を形成する。W酸化防止膜としては、例えばSiON膜を使用することができ、その厚さは例えば100nm程度とする。そして、パターニング及びエッチング技術を用いて、図4Fに示すように、W酸化防止膜及び層間絶縁膜29に、上部電極膜27まで到達するコンタクトホールと、下部電極膜25まで到達するコンタクトホール(図示せず)とを形成する。続いて、層間絶縁膜29の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば550℃でO2雰囲気の炉内アニールとしてもよく、その時間は例えば60分間である。このアニールの後、W酸化防止膜をエッチバックにより除去する。
【0050】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが70nmのTiN膜と5nmのTi膜との積層膜を形成し、配線材料膜としては、例えば厚さが400nmのAl−Cu合金膜を形成し、上層のグルー膜としては、例えば厚さが30nmのTiN膜と60nmのTi膜との積層膜を形成する。
【0051】
次いで、上層のグルー膜上に反射防止膜(図示せず)を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばSiON膜を形成し、その厚さは例えば30nm程度とする。このようなエッチングにより、図2Fに示すように、Wプラグ31及び/又は上部電極膜27に電気的に接続されるグルー膜32、配線33及びグルー膜34が形成される。
【0052】
その後、図4Gに示すように、全面に層間絶縁膜35を成膜した後、これをCMPにより平坦化する。層間絶縁膜35としては、例えばシリコン酸化膜を成膜する。続いて、パターニング及びエッチング技術を用いて、層間絶縁膜35に、グルー膜34まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜36として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ37を形成する。
【0053】
その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜27に接続された配線33がプレート線に接続されるようにし、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続された配線33がビット線に接続されるようにする。ゲート電極18については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極18がワード線に接続されるようにしてもよい。
【0054】
このようにして製造された強誘電体メモリでは、第1の実施形態に係る強誘電体キャパシタと同様の強誘電体キャパシタを備えている。従って、第1の実施形態と同様の効果が得られる。例えば、更なる微細化に対応することが可能となり、65nmルールのプロセスに適用した場合には、最大メモリ容量を256Mbit程度とすることも可能である。
【0055】
なお、本発明はスタック型の強誘電体キャパシタ以外にも適用可能であり、種々の3次元構造を有するメモリに適用することもできる。この場合には、より一層メモリ容量を大きくすることができる。また、本発明を不揮発性メモリ以外の半導体装置に適用してもよい。
【0056】
ここで、本願発明者等が行った試験の内容及び結果について説明する。
【0057】
この試験では、第1の実施形態と同様にして強誘電体キャパシタを形成し、このときの容量絶縁膜(Bi1-YLaYFe1-XNiXO3膜)の組成と残留分極量Pr及びリーク電流Ileakとの関係を調べた。この結果を図5に示す。図5中の破線は、残留分極量Prが50μC/cm2となった試料の組成を近似しており、二点鎖線は、残留分極量Prが42μC/cm2となった試料の組成を近似しており、一点鎖線は、残留分極量Prが28μC/cm2となった試料の組成を近似しており、細い実線は、残留分極量Prが14μC/cm2となった試料の組成を近似している。また、太い実線はリーク電流Ileakが1×10-3A/cm2となった試料の組成を近似しており、この太い実線よりも上側の領域において、リーク電流が1×10-3A/cm2以下となった。
【0058】
図5に示す結果を検証すると、14μC/cm2以上の残留分極量Prを得ながら、リーク電流Ileakを1×10-3A/cm2以下とするためには、La含有量を4mol%〜21mol%とし、かつNi含有量を15mol%以下とする必要があるといえる。
【図面の簡単な説明】
【0059】
【図1】本発明の第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【図2】強誘電体キャパシタ5を製造する方法を示すフローチャートである。
【図3】図2中のステップS2の詳細を示すフローチャートである。
【図4A】本発明の第2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図4B】図4Aに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4C】図4Bに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4D】図4Cに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4E】図4Dに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4F】図4Eに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4G】図4Fに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図5】容量絶縁膜の組成と残留分極量Pr及びリーク電流Ileakとの関係を示すグラフである。
【符号の説明】
【0060】
1:絶縁膜
2:下部電極
3:容量絶縁膜
4:上部電極
5:強誘電体キャパシタ
25:下部電極膜
26:強誘電体膜
27:上部電極膜
【技術分野】
【0001】
本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
【背景技術】
【0002】
不揮発性ランダムアクセスメモリ(RAM)には、例えば、電源を切っても直前の記憶を保持することができるという特徴や、ランダムアクセスが可能であるという特徴等がある。このため、ユビキタス社会の基盤を形成するデバイスとして有望である。
【0003】
不揮発性RAMの一つとして、強誘電体メモリが挙げられる。強誘電体メモリは、自発分極を有する強誘電体膜を容量絶縁膜とした強誘電体キャパシタを備えている。強誘電体メモリは、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。
【0004】
現在実用化されている強誘電体メモリでは、1つのメモリセルに1個のトランジスタ及び1個の強誘電体キャパシタが設けられており、このような構造は1T1C型とよばれる。このような構造では、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。その一方で、強誘電体キャパシタに蓄積される電荷の量は、その面積に比例する。従って、微細化に伴って蓄積可能な電荷量が少なくなり、記憶保持に必要な電荷を蓄積することができなくなってしまう。即ち、容量の増加には限界がある。
【0005】
例えば、150nmルールのプロセスで強誘電体メモリを作製する場合、メモリセルの面積を0.27μm2としたときに、強誘電体キャパシタの面積が0.11μm2となることが非特許文献1に記載されている。
【0006】
また、現在のCMOSプロセスで作製されるセンスアンプの読み取り能力を考慮すると、強誘電体キャパシタの面積が0.13μm2程度の場合、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量(Qsw)は28μC/cm2と見積もられる。
【0007】
一方、現在実用化されている強誘電体材料は、主に、PbZr1-XTiXO3及びSrBi2Ta2O9である。PbZr1-XTiXO3のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大で40μC/cm2程度であり、SrBi2Ta2O9のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大で15μC/cm2程度である。従って、強誘電体材料としてPbZr1-XTiXO3を用いれば、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量を確保できる。しかし、実際のデバイス製造においてはメモリセルにばらつきがあり、すべてのメモリセルを安定して動作させるためには、理論上の最小限のスイッチング残留分極量の約3倍のスイッチング残留分極量が必要である。
【0008】
従って、すべてのメモリセルを安定して動作させるためには、強誘電体キャパシタ面積が0.13μm2程度のデバイスにおいては、PbZr1-XTiXO3を用いても十分ではない。更に、チップ面積から商業性を判断すると、この世代(150nmルールから90nmルール)の1チップ当たりの最大メモリ容量は64Mbitと考えられる。このため、従来の技術では、より一層の微細化及び大容量化が困難である。
【0009】
特許文献1には、BiFeO3からなる強誘電体層を形成する技術が記載されている。例えば、正方晶系で(001)配向の強誘電体(BiFeO3)層を形成するための、その下地(電極)の構造や形成方法が記載されている。また、強誘電体層自体の形成方法も記載されている。しかしながら、このままでは強誘電体メモリに使用することはできない。例えば、スイッチング残留分極量が十分ではなく、また、リーク電流を十分に抑えることができない。具体的には、BiFeO3の常温におけるリーク電流は10-2A/cm2以上であるからである。
【0010】
特許文献2には、強誘電体層(ペロブスカイト型酸化物薄膜)に対して窒素雰囲気中での熱処理を実行すると、強誘電体層のリーク電流が低減されることが記載されている。しかしながら、特許文献2には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載がない。また、熱処理の具体的な方法及び効果に関する詳細な説明がない。
【0011】
特許文献3には、ゾル・ゲル法により種々の金属酸化物薄膜を形成する技術が記載されている。しかしながら、特許文献3には、金属酸化物薄膜の電気的特性を良好とするための具体的な方法が開示されていない。
【0012】
このように、従来、強誘電体キャパシタのスイッチング残留分極量をより増大させるための有効な技術が要請されているものの、十分なものは存在しない。
【0013】
【特許文献1】特開2005−11931号公報
【特許文献2】特開2000−49285号公報
【特許文献3】特開2000−327311号公報
【非特許文献1】'2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027
【発明の開示】
【発明が解決しようとする課題】
【0014】
本発明は、良好な電気的特性を得ながら、高いスイッチング残留分極量を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
本願発明者等は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【0016】
本発明に係る半導体装置には、第1の電極と、前記第1の電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第2の電極と、が設けられている。そして、前記容量絶縁膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される強誘電体膜が形成されている。
【0017】
本発明に係る半導体装置の製造方法では、基板の上方に第1の導電膜を形成し、その後、前記第1の導電膜上に強誘電体膜を形成する。次に、前記強誘電体膜上に第2の導電膜を形成する。なお、前記強誘電体膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される膜を形成する。
【発明の効果】
【0018】
本発明によれば、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される膜を強誘電体膜として用いているので、後述のように、リーク電流の低減等を達成しながら、高いスイッチング残留分極量を得ることができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【0020】
(第1の実施形態)
先ず、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【0021】
シリコン基板等の上又は上方に形成された絶縁膜1上に、強誘電体キャパシタ5が形成されている。強誘電体キャパシタ5には、絶縁膜1上に形成された下部電極2、その上に形成された容量絶縁膜3、及びその上に形成された上部電極4が設けられている。
【0022】
上部電極4及び下部電極2としては、例えば、Pt膜、Ir膜若しくはRu膜等の貴金属膜、又はIrO2膜、SrRuO3膜、YBCO膜又はLSCO膜等の導電性酸化物膜が形成されている。
【0023】
また、容量絶縁膜3としては、Bi1-YLaYFe1-XNiXO3膜が形成されている。このBi1-YLaYFe1-XNiXO3膜は、BiFeO3を主成分とした膜であり、Laの含有量が4mol%〜21mol%、Niの含有量が0mol%より多く15mol%以下となっている。つまり、1molのBi1-YLaYFe1-XNiXO3に、0.04mol〜0.21molのLaと、0molより多く0.15mol以下のNiとが含まれている。
【0024】
このような構造の強誘電体キャパシタでは、残留分極量Pr(=スイッチング残留分極量Qswの1/2)は14μC/cm2以上となる。また、印加される電界が500kV/cmの場合のリーク電流Ileakは1×10-3A/cm2以下となる。つまり、高い残留分極量Prを得ながら、リーク電流Ileakを低く抑えることができる。
【0025】
本実施形態に係る強誘電体キャパシタの電気的特性が良好である理由は、以下のようなものであると考えられる。
【0026】
例えば、La及びNiを添加しないBiFeO3から構成された容量絶縁膜では、それにかかる電界強度を大きくしていくと、所定の電界強度を超えた場合に著しくリーク電流が増大することが本願発明者等により見出された。この現象は、強誘電体にかかる電界強度が大きくなった場合、Feイオンの電荷は2価(Fe2+)及び3価(Fe3+)を取り得るため、この間で電子がホッピング伝導する機構によるものであると考えられる。
【0027】
BiFeO3にLa及びNiを適量(La:4mol%〜21mol%、Ni:15mol%以下)添加した場合でも、上記のホッピング伝導が抑制されているのだと考えられる。Biが3価及び5価を取り得るのに対し、Laは3価のみを取る。また、Feが2価及び3価を取り得るのに対し、Niは2価のみを取るからである。Biイオン及びFeイオンから離れた(ホッピングした)電子が、La及びNi(イオン)によって固定され、一方でLa及びNiの側ではチャージが変わるというモデルが考えられる。
【0028】
また、La及びNiの添加によって、Biの3価のイオンと5価のイオンとの存在比率、及びFeの2価のイオンと3価のイオンとの存在比率が変わることでリーク電流が抑制される可能性もあると考えられる。
【0029】
次に、強誘電体キャパシタ5を製造する方法について説明する。図2は、強誘電体キャパシタ5を製造する方法を示すフローチャートであり、図3は、図2中のステップS2の詳細を示すフローチャートである。
【0030】
先ず、ステップS1において、シリコン基板等の上又は上方に形成された絶縁膜1上に、下部電極2の元となる膜である下部電極膜を形成する。下部電極膜としては、例えば、Pt膜等の貴金属膜、又はIrO2膜等の導電性酸化物膜を、例えば、スパッタリング法、CVD法、又はエピタキシャル成長法等により形成する。
【0031】
次に、ステップS2において、下部電極膜上に、容量絶縁膜3の元となる強誘電体膜を形成する。ここでは、強誘電体膜として、Laを4mol%〜21mol%含有し、Niを15mol%以下含有するBi1-YLaYFe1-XNiXO3膜をゾル・ゲル法により形成する。
【0032】
また、Bi1-YLaYFe1-XNiXO3膜の形成に当たっては、図3に示すように、先ず、ステップS21において、ゾル・ゲル液を、例えばスピンコート法により、下部電極膜上に塗布することにより、適当な厚さの塗布膜を形成する。ここでは、例えば、スピナーの回転速度を2000rpm〜3500rpmとし、塗布時間を10秒間〜60秒間とする。また、塗布膜の厚さは、30nm以下とすることが好ましく、例えば20nm〜25nm程度とする。なお、従来の方法では、スピンコート法により強誘電体膜を形成する場合、塗布膜の厚さは40nm〜50nm程度としている。
【0033】
次に、ステップS22において、塗布膜を仮焼成することにより、その上に他の膜を積層できる状態とする。この仮焼成では、先ず、150℃〜250℃で1分間〜10分間の加熱を行うことにより乾燥させ、続いて、300℃〜400℃で5分間〜20分間の加熱を行う。なお、これらの一連の仮焼成は、例えば大気中で行う。
【0034】
そして、仮焼成後の強誘電体膜の厚さが所望の厚さに達していなければ、ステップS21に戻り、仮焼成後の強誘電体膜上に、再度塗布膜を形成し、ステップS22の仮焼成を行う。このような処理を、所望の厚さ(例えば200nm〜300nm)の強誘電体膜が得られるまで繰り返す。繰り返し回数の目安は、2回〜30回程度である。
【0035】
所望の厚さの強誘電体膜が得られた後には、ステップS3において、強誘電体膜に対し、不活性ガス中で450℃〜600℃の本焼成を行う。本焼成の時間は、例えば5分間〜30分間とする。
【0036】
次いで、ステップS4において、強誘電体膜上に、上部電極4の元となる膜である上部電極膜を形成する。上部電極膜としては、例えば、Pt膜等の貴金属膜、又はIrO2膜等の導電性酸化物膜を、例えば、スパッタリング法、CVD法、又はエピタキシャル成長法等により形成する。
【0037】
続いて、ステップS5において、上部電極膜、強誘電体膜及び下部電極膜をパターニングする。この結果、上部電極4、容量絶縁膜3及び下部電極2が形成され、これに伴って、強誘電体キャパシタ5が完成する。なお、これらの膜は、一括してパターニングしてもよく、また、個々にパターニングしてもよい。
【0038】
なお、ステップS3の焼成を不活性ガス雰囲気中で行っているのは、上記のリーク電流を低減させるモデルを実現させるためである。例えば、大気中で焼成を行うと、大気中に存在している酸素の影響で、ホッピングした電子をLa又はNiによって固定するという機能が十分に働かず、焼成された強誘電体膜のリーク電流を低減することが困難となってしまう。このため、ステップS3の焼成は、不活性ガス雰囲気中で行うことが好ましい。なお、強誘電体膜と反応しないガス(例えば希ガス、窒素ガス)を用いてもよい。
【0039】
また、ステップS3の焼成を600℃以下で行っているのは、強誘電体キャパシタに接続されるセル選択用トランジスタ及びロジック回路に使われるトランジスタのゲートコンタクトを構成するシリサイドの劣化を防止するためである。即ち、シリサイドとして、Wシリサイド、Tiシリサイド、Coシリサイド又はNiシリサイド等が用いられ、これらの耐熱温度(600℃程度)以下で処理するためである。また、トランジスタのゲートが多結晶シリコン以外の材料からなる場合、例えばメタルゲートの場合に、その耐熱温度以下で処理する必要があるためでもある。
【0040】
(第2の実施形態)
次に、本発明の第2の実施形態に係るスタック型の強誘電体メモリ(半導体装置)の製造方法について説明する。図4A乃至図4Gは、本発明の第2の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【0041】
先ず、図4Aに示すように、シリコン基板等の半導体基板11の表面に、例えばSTI(shallow trench isolation)により素子分離領域12を形成する。次いで、素子分離領域12により区画された素子活性領域において、半導体基板11の表面にウェル13を形成する。続いて、ゲート絶縁膜17、ゲート電極18、低濃度不純物拡散層16、サイドウォール20、高濃度不純物拡散層15及びシリサイド層19をウェル13の表面に形成することにより、MOSトランジスタ14を形成する。1組の低濃度不純物拡散層16及び高濃度不純物拡散層15から1個のソース・ドレイン領域が構成される。なお、各MOSトランジスタ14には、2個のソース・ドレイン領域を形成するが、その一方は、2個のMOSトランジスタ14間で共有させる。
【0042】
次に、全面にシリコン酸窒化膜21を、MOSトランジスタ14を覆うようにして形成し、更に全面にシリコン酸化膜22を、例えば有機CVD法により形成する。シリコン酸窒化膜21は、シリコン酸化膜22を形成する際のゲート絶縁膜17等の水素劣化を防止するために形成されている。
【0043】
その後、図4Bに示すように、各ソース・ドレイン領域まで到達するコンタクトホールをシリコン酸化膜22及びシリコン酸窒化膜21に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜23として、50nmのTiN膜及び30nmのTi膜からなる積層膜を形成した後、例えばCVD法によりW膜を埋め込み、CMP(化学機械的研磨)を行って平坦化することにより、Wプラグ24を形成する。平坦化終了後、NH3ガスを用いたプラズマにて、シリコン酸化膜22(層間絶縁膜)の表面を若干窒化する。
【0044】
次いで、図4Cに示すように、全面に下部電極膜25、強誘電体膜26及び上部電極膜27を順次形成する(ステップS1〜S4)。強誘電体膜26としては、第1の実施形態と同様に、Bi1-YLaYFe1-XNiXO3膜を形成する。
【0045】
続いて、パターニング及びエッチング技術を用いて、上部電極膜27、強誘電体膜26及び下部電極膜25を加工することにより、上部電極膜27を上部電極とし、下部電極膜25を下部電極とし、強誘電体膜26を容量絶縁膜とするスタック型の強誘電体キャパシタを形成する(ステップS5)。なお、この加工では、例えばプラズマTEOS(tetraethyl orthosilicate)膜及びTiN膜の積層膜(図示せず)をハードマスクとして使用し、上部電極膜27、強誘電体膜26及び下部電極膜25を一括してエッチングする。
【0046】
次に、強誘電体キャパシタを覆うアルミナ保護膜28を全面に形成する。アルミナ保護膜28は、例えばCVD法により形成し、その厚さは、例えば5乃至20nm、本実施形態では10nmとする。アルミナ保護膜28のステップカバレッジは良好である。続いて、550℃でO2雰囲気の炉内アニールを60分間行うことにより、強誘電体膜26に生じたエッチングダメージを回復させる。
【0047】
次いで、図4Dに示すように、全面に層間絶縁膜29を成膜した後、これをCMPにより平坦化する。層間絶縁膜29としては、例えばシリコン酸化膜を成膜する。CMP後の残し膜厚は、例えば上部電極27上で400nmとする。
【0048】
続いて、図4Eに示すように、パターニング及びエッチング技術を用いて、層間絶縁膜29及びアルミナ保護膜28に、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続されたWプラグ24まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜30として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ31を形成する。その後、例えば350℃でN2プラズマに層間絶縁膜29及びWプラグ31の表面を晒す。このプラズマ処理の時間は、例えば120秒間である。
【0049】
次いで、全面にW酸化防止膜(図示せず)を形成する。W酸化防止膜としては、例えばSiON膜を使用することができ、その厚さは例えば100nm程度とする。そして、パターニング及びエッチング技術を用いて、図4Fに示すように、W酸化防止膜及び層間絶縁膜29に、上部電極膜27まで到達するコンタクトホールと、下部電極膜25まで到達するコンタクトホール(図示せず)とを形成する。続いて、層間絶縁膜29の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば550℃でO2雰囲気の炉内アニールとしてもよく、その時間は例えば60分間である。このアニールの後、W酸化防止膜をエッチバックにより除去する。
【0050】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが70nmのTiN膜と5nmのTi膜との積層膜を形成し、配線材料膜としては、例えば厚さが400nmのAl−Cu合金膜を形成し、上層のグルー膜としては、例えば厚さが30nmのTiN膜と60nmのTi膜との積層膜を形成する。
【0051】
次いで、上層のグルー膜上に反射防止膜(図示せず)を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばSiON膜を形成し、その厚さは例えば30nm程度とする。このようなエッチングにより、図2Fに示すように、Wプラグ31及び/又は上部電極膜27に電気的に接続されるグルー膜32、配線33及びグルー膜34が形成される。
【0052】
その後、図4Gに示すように、全面に層間絶縁膜35を成膜した後、これをCMPにより平坦化する。層間絶縁膜35としては、例えばシリコン酸化膜を成膜する。続いて、パターニング及びエッチング技術を用いて、層間絶縁膜35に、グルー膜34まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜36として、例えば50nmのTiN膜を形成した後、例えばCVD法によりW膜を埋め込み、CMPを行って平坦化することにより、Wプラグ37を形成する。
【0053】
その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜27に接続された配線33がプレート線に接続されるようにし、2個のMOSトランジスタ14により共有されたソース・ドレイン領域に接続された配線33がビット線に接続されるようにする。ゲート電極18については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極18がワード線に接続されるようにしてもよい。
【0054】
このようにして製造された強誘電体メモリでは、第1の実施形態に係る強誘電体キャパシタと同様の強誘電体キャパシタを備えている。従って、第1の実施形態と同様の効果が得られる。例えば、更なる微細化に対応することが可能となり、65nmルールのプロセスに適用した場合には、最大メモリ容量を256Mbit程度とすることも可能である。
【0055】
なお、本発明はスタック型の強誘電体キャパシタ以外にも適用可能であり、種々の3次元構造を有するメモリに適用することもできる。この場合には、より一層メモリ容量を大きくすることができる。また、本発明を不揮発性メモリ以外の半導体装置に適用してもよい。
【0056】
ここで、本願発明者等が行った試験の内容及び結果について説明する。
【0057】
この試験では、第1の実施形態と同様にして強誘電体キャパシタを形成し、このときの容量絶縁膜(Bi1-YLaYFe1-XNiXO3膜)の組成と残留分極量Pr及びリーク電流Ileakとの関係を調べた。この結果を図5に示す。図5中の破線は、残留分極量Prが50μC/cm2となった試料の組成を近似しており、二点鎖線は、残留分極量Prが42μC/cm2となった試料の組成を近似しており、一点鎖線は、残留分極量Prが28μC/cm2となった試料の組成を近似しており、細い実線は、残留分極量Prが14μC/cm2となった試料の組成を近似している。また、太い実線はリーク電流Ileakが1×10-3A/cm2となった試料の組成を近似しており、この太い実線よりも上側の領域において、リーク電流が1×10-3A/cm2以下となった。
【0058】
図5に示す結果を検証すると、14μC/cm2以上の残留分極量Prを得ながら、リーク電流Ileakを1×10-3A/cm2以下とするためには、La含有量を4mol%〜21mol%とし、かつNi含有量を15mol%以下とする必要があるといえる。
【図面の簡単な説明】
【0059】
【図1】本発明の第1の実施形態に係る強誘電体キャパシタを示す断面図である。
【図2】強誘電体キャパシタ5を製造する方法を示すフローチャートである。
【図3】図2中のステップS2の詳細を示すフローチャートである。
【図4A】本発明の第2の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図4B】図4Aに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4C】図4Bに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4D】図4Cに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4E】図4Dに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4F】図4Eに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図4G】図4Fに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図5】容量絶縁膜の組成と残留分極量Pr及びリーク電流Ileakとの関係を示すグラフである。
【符号の説明】
【0060】
1:絶縁膜
2:下部電極
3:容量絶縁膜
4:上部電極
5:強誘電体キャパシタ
25:下部電極膜
26:強誘電体膜
27:上部電極膜
【特許請求の範囲】
【請求項1】
第1の電極と、
前記第1の電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第2の電極と、
を有し、
前記容量絶縁膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される強誘電体膜が形成されていることを特徴とする半導体装置。
【請求項2】
前記第1の電極と前記第2の電極との間のリーク電流は、電界強度が500kV/cmである場合、10-3A/cm2以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
基板の上方に第1の導電膜を形成する工程と、
前記第1の導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第2の導電膜を形成する工程と、
を有し、
前記強誘電体膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される膜を形成することを特徴とする半導体装置の製造方法。
【請求項4】
前記強誘電体膜を形成する工程を600℃以下で行うことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記強誘電体膜を形成する工程は、
ゾル・ゲル液からなる塗布膜の形成と、前記塗布膜の仮焼成と、を繰り返す工程と、
前記仮焼成後の複数の塗布膜に対し、本焼成を行う工程と、
を有することを特徴とする請求項3又は4に記載の半導体装置の製造方法。
【請求項6】
前記塗布膜の厚さを30nm以下とすることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項1】
第1の電極と、
前記第1の電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第2の電極と、
を有し、
前記容量絶縁膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される強誘電体膜が形成されていることを特徴とする半導体装置。
【請求項2】
前記第1の電極と前記第2の電極との間のリーク電流は、電界強度が500kV/cmである場合、10-3A/cm2以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
基板の上方に第1の導電膜を形成する工程と、
前記第1の導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第2の導電膜を形成する工程と、
を有し、
前記強誘電体膜として、Bi1-YLaYFe1-XNiXO3(0<X≦0.15、かつ0.04≦Y≦0.21)で表される膜を形成することを特徴とする半導体装置の製造方法。
【請求項4】
前記強誘電体膜を形成する工程を600℃以下で行うことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記強誘電体膜を形成する工程は、
ゾル・ゲル液からなる塗布膜の形成と、前記塗布膜の仮焼成と、を繰り返す工程と、
前記仮焼成後の複数の塗布膜に対し、本焼成を行う工程と、
を有することを特徴とする請求項3又は4に記載の半導体装置の製造方法。
【請求項6】
前記塗布膜の厚さを30nm以下とすることを特徴とする請求項5に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図5】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図5】
【公開番号】特開2008−251907(P2008−251907A)
【公開日】平成20年10月16日(2008.10.16)
【国際特許分類】
【出願番号】特願2007−92413(P2007−92413)
【出願日】平成19年3月30日(2007.3.30)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成17年度、文部科学省、「強誘電体メモリ用高信頼性界面に関する研究」にかかわる委託研究,産業活力再生特別措置法第30条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
【公開日】平成20年10月16日(2008.10.16)
【国際特許分類】
【出願日】平成19年3月30日(2007.3.30)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成17年度、文部科学省、「強誘電体メモリ用高信頼性界面に関する研究」にかかわる委託研究,産業活力再生特別措置法第30条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
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