説明

半導体装置及びその製造方法

【課題】nチャネル型MOSFETの特性を劣化させることなく、pチャネル型MOSFETの閾値電圧を低減した相補型半導体装置する。
【解決手段】相補型半導体装置の製造方法が、シリコン基板を準備する工程と、ゲート絶縁膜を形成する工程と、ゲート絶縁膜を覆うようにAl含有膜を形成する工程と、nチャネル型MOSFET形成領域の上のAl含有膜を、過酸化水素水を用いて選択的に除去する工程と、シリコン基板の上にゲート導電層を形成する工程と、ゲート絶縁膜、Al含有膜、およびゲート導電層をエッチングして、ゲート絶縁膜、Al含有膜、およびゲート導電層を含むpチャネル型MOSFETのゲート電極と、ゲート絶縁膜、およびゲート導電層を含むnチャネル型MOSFETのゲート電極とを形成する工程と、pチャネル型MOSFETのゲート電極において、Al含有膜のAl元素をゲート絶縁膜中に拡散させる工程とを含む。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に相補型半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、CMOSFETの微細化に伴い、ゲート電極の空乏化を避けるために、ゲート電極に金属を用いる(メタルゲート)とともに、ゲートリーク電流の抑制に有効なHf系材料がゲート絶縁膜に用いられている。
ここで、ゲート絶縁膜が薄くなり、SiO換算膜厚(EOT)で1nmに近くなると、pチャネル型MOSFETで閾値電圧が上昇するという問題があった。これはゲート絶縁膜上に積層したメタルゲート電極の仕事関数が、ピンニングにより実質的に低下するためと考えられている。
これに対して、ゲート絶縁膜中に、Al(Al)を含有させることにより、閾値電圧の上昇を防止する方法が提案されている。具体的には、ゲート絶縁膜上に極薄のAlやAlNを積層し、その後の熱処理によってゲート絶縁膜中にAlを拡散させる方法(例えば、非特許文献1参照)や、TiAlN等のAl含有メタルゲート電極を用いて、メタルゲート電極からゲート絶縁膜中にAlを拡散させる方法(例えば、非特許文献2参照)が提案されている。
【非特許文献1】2006 SYMPOSIUM ON VLSI TECHNOLOGY, DIGEST OF TECHNICAL PAPERS, pp.202.
【非特許文献2】2007 SYMPOSIUM ON VLSI TECHNOLOGY, DIGEST OF TECHNICAL PAPERS, pp.160.
【発明の開示】
【発明が解決しようとする課題】
【0003】
pチャネル型MOSFET領域のゲート絶縁膜上にAl含有材料を形成する場合、nチャネル型MOSFET領域のAl含有材料を選択的に除去することが必要となる。しかし、Al含有材料を除去する工程において、下地のゲート絶縁膜が薄くなったり、ゲート絶縁膜にダメージが入ることにより、nチャネル型MOSFETの特性が劣化するという問題があった。
【0004】
そこで、本発明は、nチャネル型MOSFETの特性を劣化させることなく、pチャネル型MOSFETの閾値電圧を低減した相補型半導体装置の提供を目的とする。
【課題を解決するための手段】
【0005】
本発明は、pチャネル型MOSFET形成領域とnチャネル型MOSFET形成領域とを有するシリコン基板を準備する工程と、pチャネル型MOSFET形成領域およびnチャネル型MOSFET形成領域を覆うように、ゲート絶縁膜を形成する工程と、ゲート絶縁膜を覆うようにAl含有膜を形成する工程と、nチャネル型MOSFET形成領域の上のAl含有膜を、過酸化水素水を用いて選択的に除去する除去工程と、シリコン基板の上にゲート導電層を形成する工程と、ゲート絶縁膜、Al含有膜、およびゲート導電層をエッチングして、ゲート絶縁膜、Al含有膜、およびゲート導電層を含むpチャネル型MOSFETのゲート電極と、ゲート絶縁膜、およびゲート導電層を含むnチャネル型MOSFETのゲート電極とを形成する工程と、pチャネル型MOSFETのゲート電極において、Al含有膜のAl元素をゲート絶縁膜中に拡散させる熱処理工程と、を含むことを特徴とする相補型半導体装置の製造方法である。
【0006】
また、本発明は、pチャネル型MOSFETとnチャネル型MOSFETとを含む相補型半導体装置であって、pチャネル型MOSFETおよびnチャネル型MOSFETのゲート電極は、ゲート絶縁膜とゲート導電層とを含み、pチャネル型MOSFETのゲート電極のゲート絶縁膜が、Al元素を含むことを特徴とする相補型半導体装置でもある。
【発明の効果】
【0007】
本発明では、nチャネル型MOSFETの特性を劣化させることなく、pチャネル型MOSFETの閾値電圧を低減した相補型半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【0008】
実施の形態1.
図1は、全体が100で表される、本発明の実施の形態1にかかるCMOSFETの製造工程の断面図である。CMOSFET100の製造工程は、以下の工程1〜5を含む。
【0009】
工程1:図1(a)に示すように、シリコン基板1を準備し、その上にシリコン層2を形成する。次に、シリコン層2には酸化シリコン等の素子分離領域3を形成する。素子分離領域3の挟まれた領域がpチャネル型MOSFET(pチャネル型MOSFET形成領域)20、nチャネル型MOSFET(nチャネル型MOSFET形成領域)30となる。続いて、シリコン基板1の上に、Hf系のゲート絶縁膜としてHfSiON膜4を、ALD法、MOCVD法、スパッタ法等で形成する。ゲート絶縁膜の材料としては、HfSiONの他に、HfO、HfSiOx等のhigh−k材料を用いることができる。これらのゲート絶縁膜は、更に、LaやY等の希土類元素を含んでもよい。
【0010】
続いて、HfSiON膜4の上に、Al含有膜として、例えばTiAlN膜5をスパッタ法で形成する。TiAlN膜5の膜厚は例えば5nm〜30nm程度であり、ここでは10nmとする。
【0011】
続いて、多結晶シリコン層6を全面に形成した後、フォトレジスト層を形成し、パターニングしてレジストマスク7を形成する。レジストマスク7は、少なくともpチャネル型MOSFET20を覆い、nチャネル型MOSFET30との間を分離する素子分離領域3の途中まで延びることが好ましい。
【0012】
続いて、レジストマスク7を用いて多結晶シリコン層6を、例えばRIE法により選択的にエッチングした後、アッシングによりレジストマスク7を除去する。
【0013】
工程2:図1(b)に示すように、多結晶シリコン層6をエッチングマスクに用いて、nチャネル型MOSFET30上のTiAlN膜5を選択的にエッチングする。TiAlN膜5のエッチングは、例えば約40℃〜約80℃、好適には約60℃に加熱した、約3%のH水溶液を用いたウエットエッチングで行う。
【0014】
更に、多結晶シリコン層6を、例えば60℃のNHOH水溶液を用いて除去する。この結果、pチャネル型MOSFET30の上のTiAlN膜5が除去される。同時に、素子分離領域3上のTiAlN膜5も、半分程度除去される。
【0015】
ここでは、TiAlN膜5のエッチングマスクとして多結晶シリコン層6を用いたが、SiNやSiOを用いても良い。またレジストマスクをそのままエッチングマスクとして用いることも可能である。
【0016】
工程3:図1(c)に示すように、例えば膜厚が10nmのTaSiN膜8、例えば膜厚が50nmのW膜9を、順次、スパッタ法で形成する。これらは、ゲート導電層を構成する。ゲート導電層には、多結晶シリコンを用いても構わない。
【0017】
工程4:図1(d)に示すように、例えばハードマスク(図示せず)を用いて、W膜9、TaSiN膜8、TiAlN膜5、HfSiON膜4を、例えばRIE法を用いてエッチングして、ゲート電極21、31を形成する。
【0018】
工程5:図1(e)に示すように、例えばSiOからなるサイドウォール22、32を形成した後、イオン注入により、ソース/ドレイン領域23、33を形成する。ソース/ドレイン領域23、33は、エクステンション領域を含む構造であっても良い。
【0019】
続いて、例えば1000℃の熱処理により、TiAlN膜5中のAl元素を、HfSiON膜4中に拡散させる。かかる熱処理により、HfSiON膜(ゲート絶縁膜)4中に拡散したAl元素が、pチャネル型MOSFETの閾値電圧の上昇を抑える。
【0020】
比較のために同一工程で作製したTiN/HfSiON構造のpチャネル型MOSFETでは、閾値電圧が約0.75Vであったのに対して、TiAlN/HfSiON構造のpチャネル型MOSFETでは、ゲート絶縁膜へのAl元素の導入効果により、閾値電圧が約0.5Vまで低減できることが確認された。なお、これらの電極構造は、その上部にTaSiN膜8、W膜9(ゲート導電層)を含む。
【0021】
一方、nチャネル型MOSFETにおいて、TiAlN膜をゲート電極に用いた場合、閾値電圧は約0.8Vであったのに対して、本実施の形態にかかる方法で、一旦形成したTiAlN膜をH水溶液で除去した場合には、閾値電圧が約0.5Vまで低減できた。なお、これらの電極構造は、その上部にTaSiN膜8、W膜9(ゲート導電層)を含む。
【0022】
なお、Alを拡散させる熱処理工程は、同時に注入したイオンの活性化のための熱処理も兼ねる。以上の工程により、CMOSFET100が完成する。なお、一般的な配線層や層間絶縁層の形成は、適宜行うことができる。
【0023】
このように、本実施の形態1にかかる方法では、nチャネル型MOSFETの特性を劣化させることなくnチャネル型MOSFET領域のTiAlN膜を選択的に除去できる。更に、pチャネル型MOSFET領域にTiAlN膜を形成して熱処理することにより、pチャネル型MOSFETの閾値電圧を低減することができる。
【0024】
図2は、TiAlN/HfSiONの積層構造についての、熱処理(Al拡散熱処理)前後の元素の分布を示す。図2の左図が熱処理前、右図が1000℃の熱処理を行った後である。各図において、横軸はN、Ti、Al元素の分布、縦軸は深さである。
図2から、熱処理工程により、TiAlN膜中のAlが、HfSiON膜(ゲート絶縁膜)中に拡散していることがわかる。また、HfSiON膜下部(シリコン層との界面)のAl濃度は増加せず、シリコン層(チャネル領域)中にはAlが拡散していないことも分かる。
【0025】
熱処理条件は、TiAlN膜直下のHfSiON膜(ゲート絶縁膜)中のAl含有量が、カチオン比で5%以上になる条件が好ましい。このためには、TiAlN膜中のAlのカチオン比は、熱処理前において約10%〜約50%の範囲であることが好ましい。
ここで、例えばTiAlN膜中のAlのカチオン比は、陽イオン(Ti、Al)の原子数に対するAlの原子数の比で表される。
【0026】
図3は、スパッタ法で作製したTiAlN膜のエッチング特性を表すグラフであり、横軸がエッチング時間、縦軸がTiAlN膜の膜厚を表す。TiAlN膜は、スパッタ法で30nmの膜厚に形成し、60℃に加熱した約3%のH水溶液を用いてこれをエッチングした。図3から分かるように、エッチング時間とエッチング量は略直線関係となる。
【0027】
本実施の形態1では、10nmのTiAlN膜5を全面に形成した後、nチャネル型MOSFET領域のTiAlN膜5を選択的に除去したが、図3より、この時に必要なエッチング時間は130秒程度となる。ここでは、比較のために、エッチング時間を130秒、190秒、260秒としてTaSiN膜をエッチングしたTaSiN/HfSiON構造のnチャネル型MOSFETに対して、閾値電圧を測定した。この結果、いずれのnチャネル型MOSFETにおいても約0.5Vの閾値電圧が得られた。また、HfSiONゲート絶縁膜の膜厚(EOT)にも変化がないことが確認された。
【0028】
このことから、約60℃のH水溶液を用いる、本実施の形態にかかるエッチング方法を用いることにより、下地のHfSiON膜4(ゲート絶縁膜)をエッチングすることなく、またダメージを与えることなく、TiAlN膜5のみを選択的に除去できることがわかる。このようなオーバーエッチングが可能なエッチング方法は広いプロセスウィンドウを有するため、歩留まりの向上に有効となる。
【0029】
なお、H水溶液の温度を低くするとエッチング速度が遅くなって処理時間が長くなることから、H水溶液の温度は約40℃以上が好ましい。一方、H水溶液の温度を高くしすぎるとHfSiONゲート絶縁膜にダメージを与える可能性があるため、約80℃以下とすることが好ましい。
【0030】
実施の形態2.
図4は、全体が200で表される、本発明の実施の形態2にかかるCMOSFETの製造工程の断面図である。図4中、図1と同一符号は、同一または相当箇所を示す。CMOSFET200の製造工程は、以下の工程1〜7を含む。
【0031】
工程1:図4(a)に示すように、実施の形態1の工程1と同様の工程で、シリコン基板1上にHfSiON膜4、TiAlN膜5を形成し、更に、多結晶シリコン層6、レジストマスク7を形成する。
【0032】
工程2:図4(b)に示すように、実施の形態1の工程2と同様の工程で、nチャネル型MOSFET30上のTiAlN膜5を、約60℃に加熱した3%のH水溶液を用いて選択的に除去する。この場合、素子分離領域3上のTiAlN膜5も約半分程度除去される。
【0033】
工程3:図4(c)に示すように、還元、不活性、或いは低酸素濃度の雰囲気中で、800℃以上の温度で熱処理を行う。これにより、TiAlN膜5直下のHfSiON膜(ゲート絶縁膜)4中に、TiAlN膜5からAlを拡散させ、HfAlSiON膜14とする。熱処理は、HfAlSiON膜14中のAl含有量がカチオン比で5%以上となる条件で行うことが好ましく、閾値電圧の低減効果を大きくするには、更に高温の1000℃程度で熱処理を行うことが好ましい。また、TiAlN膜5中のAlのカチオン比は、熱処理前において約10%〜約50%の範囲であることが好ましい。
【0034】
工程4:図4(d)に示すように、例えば60℃に加熱した約3%のH水溶液を用いて、pチャネル型MOSFET領域に残ったTiAlN膜5を完全に除去する。かかる除去工程でも、HfSiON膜4、HfAlSiON膜14はエッチングされず、またダメージも形成されない。
【0035】
工程5:図4(e)に示すように、例えばスパッタ法を用いて、全面に、約10nmのTiN膜15を形成し、更に約50nmのW膜16を形成する。
【0036】
工程6:図4(f)に示すように、例えばハードマスク(図示せず)を用いて、W膜16、TaSiN膜15、HfSiON膜4、HfAlSiON膜14を、例えばRIE法を用いてエッチングして、ゲート電極25、35を形成する。
【0037】
工程7:図4(g)に示すように、例えばSiOからなるサイドウォール23、36を形成した後、イオン注入により、ソース/ドレイン領域27、37を形成する。ソース/ドレイン領域27、37は、エクステンション領域を含む構造であっても良い。
【0038】
続いて、ソース/ドレイン領域27、37に注入したイオンを活性化するために、約1000℃程度で熱処理を行う。以上の工程により、CMOSFET200が完成する。なお、一般的な配線層や層間絶縁層の形成は、適宜行うことができる。
【0039】
このように、本実施の形態2にかかる方法では、p/nチャネル型MOSFETの特性を劣化させることなくゲート絶縁膜上のTiAlN膜を選択的に除去できる。また、pチャネル型MOSFET領域にTiAlN膜を形成し、ゲート絶縁膜中にAlを拡散させることにより、pチャネル型MOSFETの閾値電圧を低減することができる。
【0040】
特に、本実施の形態2では、pチャネル型MOSFETとnチャネル型MOSFETが同じゲート電極構造となるため、電極加工が比較的容易となり、プロセスの簡略化、低コスト化が可能となる。
【0041】
実施の形態3.
上述の実施の形態1、2では、Al含有膜としてTiAlN膜5を用いたが、代わりに、TiN(上層)/AlN(下層)からなる2層膜を用いることもできる。かかる2層膜を用いる場合、HfSiON膜4の上に、例えばスパッタ法を用いて、1nm以下の膜厚のAlNを形成し、その上に例えば20nm以下、好適には10nmの膜厚のTiN膜を形成する。pチャネル型MOSFETの閾値電圧の低減と、SiO換算膜厚(EOT)増加の低減とを両立させるには、AlNの膜厚を0.2nm以上、1nm以下とすることが好ましい。
【0042】
TiN/AlNからなる2層膜も、TiAlN膜と同様にH水溶液で選択的にエッチングすることができ、TiN、AlNともにエッチング可能である。エッチング条件は、TiAlN膜のエッチング条件を略そのまま適用することができる。即ち、約40℃〜約80℃、好ましくは約60℃に加熱した約3%のH水溶液を用いることが好ましい。
【図面の簡単な説明】
【0043】
【図1】本発明の実施の形態1にかかるCMOSFETの製造工程である。
【図2】TiAlN/HfSiON構造に対する熱処理前後の元素の分布である。
【図3】スパッタ法で作製したTiAlN膜のエッチング特性である。
【図4】本発明の実施の形態2にかかるCMOSFETの製造工程である。
【符号の説明】
【0044】
1 シリコン基板、2 シリコン層、3 素子分離領域、4 HfSiON膜、5 TiAlN膜、6 多結晶シリコン層、7 レジストマスク、8 TaSiN膜、9 W膜、20 pチャネル型MOSFET、30 nチャネル型MOSFET、21、31 ゲート電極、22、32 サイドウォール、23、33 ソース/ドレイン領域、100 CMOSFET。

【特許請求の範囲】
【請求項1】
pチャネル型MOSFET形成領域とnチャネル型MOSFET形成領域とを有するシリコン基板を準備する工程と、
該pチャネル型MOSFET形成領域および該nチャネル型MOSFET形成領域を覆うように、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を覆うようにAl含有膜を形成する工程と、
該nチャネル型MOSFET形成領域の上のAl含有膜を、過酸化水素水を用いて選択的に除去する除去工程と、
該シリコン基板の上にゲート導電層を形成する工程と、
該ゲート絶縁膜、該Al含有膜、および該ゲート導電層をエッチングして、該ゲート絶縁膜、該Al含有膜、および該ゲート導電層を含むpチャネル型MOSFETのゲート電極と、該ゲート絶縁膜、および該ゲート導電層を含むnチャネル型MOSFETのゲート電極とを形成する工程と、
該pチャネル型MOSFETのゲート電極において、該Al含有膜のAl元素を該ゲート絶縁膜中に拡散させる熱処理工程と、を含むことを特徴とする相補型半導体装置の製造方法。
【請求項2】
上記熱処理工程後の上記ゲート絶縁膜が、カチオン比で5%以上のAl元素を含むことを特徴とする請求項1に記載の相補型半導体装置の製造方法。
【請求項3】
上記除去工程が、40℃から80℃に加熱した過酸化水素水を用いたウエットエッチング工程であることを特徴とする請求項1に記載の相補型半導体装置の製造方法。
【請求項4】
pチャネル型MOSFET形成領域とnチャネル型MOSFET形成領域とを有するシリコン基板を準備する工程と、
該pチャネル型MOSFET形成領域および該nチャネル型MOSFET形成領域を覆うように、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を覆うようにAl含有膜を形成する工程と、
該nチャネル型MOSFET形成領域の上のAl含有膜を、過酸化水素水を用いて選択的に除去する第1除去工程と、
該pチャネル型MOSFET形成領域において、該Al含有膜のAl元素を該ゲート絶縁膜中に拡散させる熱処理工程と、
該pチャネル型MOSFET形成領域の上の該Al含有膜を、過酸化水素水を用いて選択的に除去する第2除去工程と、
該シリコン基板の上にゲート導電層を形成する工程と、
該ゲート絶縁膜および該ゲート導電層をエッチングして、該ゲート絶縁膜および該ゲート導電層を含む、pチャネル型MOSFETのゲート電極およびnチャネル型MOSFETのゲート電極を形成する工程と、を含むことを特徴とする相補型半導体装置の製造方法。
【請求項5】
上記熱処理工程後の上記ゲート絶縁膜が、カチオン比で5%以上のAl元素を含むことを特徴とする請求項4に記載の相補型半導体装置の製造方法。
【請求項6】
上記第1および第2除去工程が、40℃から80℃に加熱した過酸化水素水を用いたウエットエッチング工程であることを特徴とする請求項4に記載の相補型半導体装置の製造方法。
【請求項7】
上記Al含有膜が、TiAlN膜、またはTiN/AlN二層膜からなることを特徴とする請求項1〜6のいずれかに記載の相補型半導体装置の製造方法。
【請求項8】
上記TiAlN膜は、カチオン比で10%以上50%以下のAl元素を含むことを特徴とする請求項7に記載の相補型半導体装置の製造方法。
【請求項9】
上記ゲート絶縁膜が、Hf元素を含むhigh−k材料からなることを特徴とする請求項1〜8のいずれかに記載の相補型半導体装置の製造方法。
【請求項10】
pチャネル型MOSFETとnチャネル型MOSFETとを含む相補型半導体装置であって、
該pチャネル型MOSFETおよび該nチャネル型MOSFETのゲート電極は、ゲート絶縁膜とゲート導電層とを含み、
該pチャネル型MOSFETのゲート電極のゲート絶縁膜が、Al元素を含むことを特徴とする相補型半導体装置。
【請求項11】
上記pチャネル型MOSFETのゲート電極は、上記ゲート絶縁膜と上記ゲート導電層との間に、Al含有膜を含むことを特徴とする請求項10に記載の相補型半導体装置。
【請求項12】
上記Al含有膜は、TiAlN膜、またはTiN/AlN二層膜からなることを特徴とする請求項11に記載の相補型半導体装置。
【請求項13】
上記TiAlN膜は、カチオン比で10%以上50%以下のAl元素を含むことを特徴とする請求項12に記載の相補型半導体装置。
【請求項14】
上記pチャネル型MOSFETのゲート電極に含まれる上記ゲート絶縁膜は、カチオン比で5%以上のAl元素を含むことを特徴とする請求項10または11に記載の相補型半導体装置。
【請求項15】
上記ゲート絶縁膜が、Hf元素を含むhigh−k材料からなることを特徴とする請求項10〜14のいずれかに記載の相補型半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【公開番号】特開2009−141040(P2009−141040A)
【公開日】平成21年6月25日(2009.6.25)
【国際特許分類】
【出願番号】特願2007−314224(P2007−314224)
【出願日】平成19年12月5日(2007.12.5)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】