半導体装置及びその製造方法
【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に金属材料からなるゲート電極を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴの微細化が進められている。ＭＩＳＦＥＴの微細化によるゲート絶縁膜の極薄膜化に伴い、ポリシリコンゲート電極の空乏容量の顕在化及びボロンのチャネル領域への突き抜けという問題がある。この問題の解決策として、ｎ型ＭＩＳＦＥＴ（以下、「ｎ型ＭＩＳトランジスタ」と称す）のゲート電極として金属材料からなるメタルゲート電極を用いると共に、ｐ型ＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）のゲート電極として金属材料からなるメタルゲート電極を用いたデュアルメタルゲート構造の半導体装置が検討されている。
【０００３】
デュアルメタルゲート構造の半導体装置の場合、ｎ型ＭＩＳトランジスタのゲート電極と、ｐ型ＭＩＳトランジスタのゲート電極とが互いに異なる金属材料からなることが必要とされる。例えば、ｎ型ＭＩＳトランジスタのゲート電極は、４．０５ｅＶ以上で４．６ｅＶ以下の仕事関数を有する金属材料からなる一方、ｐ型ＭＩＳトランジスタのゲート電極は、４．６ｅＶ以上で５．１５ｅＶ以下の仕事関数を有する金属材料からなることが必要とされる。
【０００４】
デュアルメタルゲート構造の半導体装置の製造方法としては、例えば、第１の従来の半導体装置の製造方法（例えば非特許文献１参照）、及び第２の従来の半導体装置の製造方法（例えば非特許文献２参照）が提案されている。
【非特許文献１】Z.B.Zhang et al., “Integration of Dual Metal Gate CMOS withTaSiN(NMOS) and Ru(PMOS) Gate Electrodes on HfO2 Gate Dielectric”, VLSI2005
【非特許文献２】S.C.Song et al., “Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration”, VLSI2006
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、第１，第２の従来の半導体装置の製造方法では、以下に示す問題がある。
【０００６】
以下に、第１の従来の半導体装置の製造方法及びその問題点について順に説明する。第１の従来の半導体装置の製造方法について、図１３を参照しながら説明する。図１３は、第１の従来の半導体装置の製造方法を示すゲート幅方向の要部工程断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０００７】
まず、半導体基板１００の上部に素子分離領域１０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１０１に囲まれた第１の活性領域１００ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１０１に囲まれた第２の活性領域１００ｂが形成される。その後、半導体基板１００におけるｎ型ＭＩＳ形成領域にｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるｐ型ＭＩＳ形成領域にｎ型ウェル領域１０２ｂを形成する。
【０００８】
次に、半導体基板１００上に、ゲート絶縁膜形成膜、ｎ型ＭＩＳトランジスタ用のゲート電極材料（以下、「ｎＭＩＳ用金属材料」と称す）からなる第１の金属膜、ｐ型ＭＩＳトランジスタ用のゲート電極材料（以下、「ｐＭＩＳ用金属材料」と称す）からなる第２の金属膜、及びシリコン膜を順次形成する。
【０００９】
このようにして、図１３に示すように、第１の活性領域１００ａ上に、ゲート絶縁膜形成膜１０３ａ、第１の金属膜１０４ａ、第２の金属膜１０５ａ、及びシリコン膜１０６ａが順次形成された第１のパターニング部１０７Ａを形成すると共に、第２の活性領域１００ｂ上に、ゲート絶縁膜形成膜１０３ｂ、第２の金属膜１０５ｂ、及びシリコン膜１０６ｂが順次形成された第２のパターニング部１０７Ｂを形成する。
【００１０】
その後、図示しないが、シリコン膜１０６ａ，１０６ｂ上に形成されたゲートパターン形状を有するレジストをマスクにして、ドライエッチング法により、第１のパターニング部１０７Ａをパターニングして、ゲート絶縁膜形成膜１０３ａからなる第１のゲート絶縁膜、並びに第１の金属膜１０４ａ、第２の金属膜１０５ａ、及びシリコン膜１０６ａからなる第１のゲート電極を形成すると共に、第２のパターニング部１０７Ｂをパターニングして、ゲート絶縁膜形成膜１０３ｂからなる第２のゲート絶縁膜、並びに第２の金属膜１０５ｂ及びシリコン膜１０６ｂからなる第２のゲート電極を形成する。
【００１１】
ここで、第１の従来の半導体装置の製造方法における問題点について説明する。第１の従来の半導体装置の製造方法では、図１３に示すように、第１のパターニング部１０７Ａと第２のパターニング部１０７Ｂとは、互いに構成が異なるにも拘わらず（詳細には、第１のパターニング部１０７Ａの構成は４層構成であるのに対し、第２のパターニング部１０７Ｂの構成は３層構成である）、互いに同一の工程において、すなわち、互いに同一のエッチング条件の下、パターニングされるため、第１のゲート電極及び第２のゲート電極の双方を精度良く形成することができないという問題がある。例えば、エッチング条件を、第２のゲート電極が精度良く形成されるエッチング条件にした場合、第１のパターニング部１０７Ａにおける第１の金属膜１０４ａ及びゲート絶縁膜形成膜１０３ａがエッチングされずに残存するため、第１のゲート電極を精度良く形成することができない。一方、例えば、エッチング条件を、第１のゲート電極が精度良く形成されるエッチング条件にした場合、ｐ型ＭＩＳ形成領域の半導体基板１００及び素子分離領域１０１中にエッチング削れが発生するので、第２のゲート電極を精度良く形成することができない。
【００１２】
以下に、第２の従来の半導体装置の製造方法及びその問題点について順に説明する。第２の従来の半導体装置の製造方法について、図１４(a) 〜(e) を参照しながら説明する。図１４(a) 〜(e) は、第２の従来の半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００１３】
まず、半導体基板２００の上部に素子分離領域２０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域２０１に囲まれた第１の活性領域２００ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域２０１に囲まれた第２の活性領域２００ｂが形成される。その後、半導体基板２００におけるｎ型ＭＩＳ形成領域にｐ型ウェル領域２０２ａを形成する一方、半導体基板２００におけるｐ型ＭＩＳ形成領域にｎ型ウェル領域２０２ｂを形成する。
【００１４】
次に、半導体基板２００上に、ｎ型ＭＩＳトランジスタ用のゲート絶縁膜材料（以下、「ｎＭＩＳ用絶縁材料」と称す）からなる第１のゲート絶縁膜形成膜、ｎＭＩＳ用金属材料からなる第１の金属膜、及び第１のマスク膜を順次形成する。その後、図１４(a) に示すように、フォトリソグラフィ法により、第１のマスク膜上にｎ型ＭＩＳ形成領域を覆うレジストマスク２０６を形成する。
【００１５】
次に、レジストマスク２０６をマスクにして、第１のマスク膜をエッチングして、第１のマスク膜２０５ａを形成した後、レジストマスク２０６を除去する。その後、第１のマスク膜２０５ａをマスクにして、第１の金属膜２０４、及び第１のゲート絶縁膜形成膜２０３を順次エッチングする。
【００１６】
次に、図１４(b) に示すように、半導体基板２００上に、ｐ型ＭＩＳトランジスタ用のゲート絶縁膜材料（以下、「ｐＭＩＳ用絶縁材料」と称す）からなる第２のゲート絶縁膜形成膜２０７、ｐＭＩＳ用金属材料からなる第２の金属膜２０８、及び第２のマスク膜２０９を順次形成する。その後、フォトリソグラフィ法により、第２のマスク膜２０９上にｐ型ＭＩＳ形成領域を覆うレジストマスク２１０を形成する。
【００１７】
次に、図１４(c) に示すように、レジストマスク２１０をマスクにして、第２のマスク膜２０９をエッチングして、第２のマスク膜２０９ｂを形成した後、レジストマスク２１０を除去する。その後、第２のマスク膜２０９ｂをマスクにして、第２の金属膜２０８、及び第２のゲート絶縁膜形成膜２０７を順次エッチングする。
【００１８】
次に、図１４(d) に示すように、第１，第２のマスク膜２０５ａ，２０９ｂを除去した後、第１の金属膜２０４及び第２の金属膜２０８上に、シリコン膜２１１を形成する。
【００１９】
このようにして、図１４(d) に示すように、第１の活性領域２００ａ上に、第１のゲート絶縁膜形成膜２０３、第１の金属膜２０４、及びシリコン膜２１１が順次形成された第１のパターニング部を形成すると共に、第２の活性領域２００ｂ上に、第２のゲート絶縁膜形成膜２０７、第２の金属膜２０８、及びシリコン膜２１１が順次形成された第２のパターニング部を形成する。
【００２０】
次に、図１４(e) に示すように、フォトリソグラフィ法により、シリコン膜２１１上にゲートパターン形状を有するレジスト（図示せず）を形成した後、レジストをマスクにして、エッチング法により、第１のパターニング部をパターニングして、第１のゲート絶縁膜２０３ａ、並びに第１の金属膜２０４ａ及び第１のシリコン膜２１１ａからなる第１のゲート電極２１２Ａを形成すると共に、第２のパターニング部をパターニングして、第２のゲート絶縁膜２０７ｂ、並びに第２の金属膜２０８ｂ及び第２のシリコン膜２１１ｂからなる第２のゲート電極２１２Ｂを形成する。
【００２１】
ここで、第２の従来の半導体装置の製造方法における問題点について、図１５を参照しながら説明する。図１５は、第２の従来の半導体装置の製造方法における問題点について示す平面図である。なお、図１５に示すXIVe-XIVe線は、図１４(e) に示す断面図の断面線に相当する。
【００２２】
ｐ型ＭＩＳ形成領域を覆うレジストマスク２１０が、ゲート幅方向にずれて形成されて、図１４(b) に示すように、レジストマスク２１０のゲート幅方向の端部が、ｎ型ＭＩＳ形成領域側に位置すると、図１４(d) に示すように、素子分離領域２０１上に、第１のマスク膜２０５ａの残部２０５ｃ、第２のゲート絶縁膜形成膜２０７の残部２０７ｃ、及び第２の金属膜２０８の残部２０８ｃからなる残部ｒが突出して形成される。
【００２３】
この残部ｒが形成された状態でパターニングを行うと、図１５に示すように、素子分離領域２０１上に、ゲート長方向に伸びるように、パターニングされた残部ｒｐ（なお、パターニングされた残部ｒｐは、図１４(e) に示すように、パターニングされた残部２０５ｃｐと、パターニングされた残部２０７ｃｐと、パターニングされた残部２０８ｃｐとからなる）が残存する。加えて、パターニングされた残部ｒｐのゲート幅方向の側面上に、シリコン膜２１１からなる側壁絶縁膜２１１ｃが形成される。
【００２４】
パターニングされた残部ｒｐ（又は側壁絶縁膜２１１ｃ）により、第１，第２のゲート電極２１２Ａ，２１２Ｂが、第１，第２のゲート電極２１２Ａ，２１２Ｂとゲート長方向に沿って隣り合う他の第１，第２のゲート電極（図示せず）と電気的に接続するため、第１，第２のゲート電極２１２Ａ，２１２Ｂはゲート電極としての機能を果たさない。このように、第２の従来の半導体装置の製造方法では、第１，第２のゲート電極２１２Ａ，２１２Ｂを形成することができないという問題がある。
【００２５】
なお、この問題の要因として、ｐ型ＭＩＳ形成領域を覆うレジストマスク２１０がｎ型ＭＩＳ形成領域側にずれて形成される場合を具体例に挙げて説明したが、仮にレジストマスク２１０がｎ型ＭＩＳ形成領域側にずれて形成されることがなくとも、ｎ型ＭＩＳ形成領域を覆うレジストマスク２０６がｐ型ＭＩＳ形成領域側にずれて形成されることにより、上記と同様の問題が生じる。すなわち、図１４(a) に示す工程において、レジストマスク２０６が、ｐ型ＭＩＳ形成領域側にずれて形成された場合、図１６に示すように、素子分離領域２０１上に残部ｒが突出して形成される。
【００２６】
ここで、上記の問題は、素子分離領域２０１のゲート幅方向の幅を拡げることで回避することが可能である。すなわち、素子分離領域２０１に予め合わせマージン（余裕領域）を設けて、素子分離領域２０１のゲート幅方向の幅を拡げることで、図１４(a) に示す工程において、レジストマスク２０６の形成の際に、レジストマスク２０６がゲート幅方向にずれて形成されることがあっても、レジストマスク２０６のゲート幅方向の端部を、ｐ型ＭＩＳ形成領域側に位置させずに、ｎ型ＭＩＳ形成領域側に位置させることができる。それと共に、図１４(b) に示す工程において、レジストマスク２１０の形成の際に、レジストマスク２１０がゲート幅方向にずれて形成されることがあっても、レジストマスク２１０のゲート幅方向の端部を、ｎ型ＭＩＳ形成領域側に位置させずに、ｐ型ＭＩＳ形成領域側に位置させることができる。しかしながら、この場合、次に示す問題がある。すなわち、レジストマスク２０６の形成、及びレジストマスク２１０の形成の際に、素子分離領域２０１に合わせマージンが必要とされるため、素子分離領域２０１のゲート幅方向の幅を縮小化することができないという問題がある。
【００２７】
さらに、第２の従来の半導体装置の製造方法では、図１４(d) に示すように、第１のパターニング部と第２のパターニング部とは、互いに構成が異なるにも拘わらず（詳細には、第１，第２のパターニング部は、互いに同一のシリコン膜２１１を有するものの、互いに異なる第１，第２のゲート絶縁膜形成膜２０３，２０７及び第１，第２の金属膜２０４，２０８を有する）、言い換えれば、互いにエッチング特性が異なるにも拘わらず、互いに同一のエッチング条件の下、パターニングされるため、第１，第２のゲート電極の双方を精度良く形成することができないという問題もある。
【００２８】
このように、第２の従来の半導体装置の製造方法では、第１，第２のゲート電極を形成することは可能なものの、第１，第２のゲート電極の双方を精度良く形成することはできず、さらに、素子分離領域２０１のゲート幅方向の幅を縮小化することができないという問題がある。
【００２９】
以上のように、第１の従来の半導体装置の製造方法では、第１，第２のゲート電極の双方を精度良く形成することができないという問題がある。一方、第２の従来の半導体装置の製造方法では、第１，第２のゲート電極の双方を精度良く形成することができないだけでなく、さらに、素子分離領域のゲート幅方向の幅を縮小化することができないという問題がある。
【００３０】
前記に鑑み、本発明の目的は、互いに異なる金属材料からなるゲート電極を有するｎ型，ｐ型ＭＩＳトランジスタを備えた半導体装置において、精度良く形成されたｎ型，ｐ型ＭＩＳトランジスタのゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現することである。
【課題を解決するための手段】
【００３１】
前記の目的を達成するために、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第２の金属膜からなる第１のゲート電極と、第１のゲート電極の側面上から第１の活性領域における第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され第１の金属膜と第１の金属膜上に形成された導電膜とからなる第２のゲート電極と、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１のゲート電極及び第２のゲート電極の各上面上には、絶縁膜が形成されていないことを特徴とする。
【００３２】
本発明に係る半導体装置によると、精度良く形成された第１，第２のゲート電極を実現することができる。加えて、ゲート幅方向の幅が縮小化された素子分離領域を実現することができるので、半導体装置の微細化を図ることができる。
【００３３】
本発明に係る半導体装置において、第１の金属膜は、第２の金属膜に比べて膜厚が薄いことが好ましい。
【００３４】
本発明に係る半導体装置において、第１の金属膜と第２の金属膜とは、互いに仕事関数が異なっていることが好ましい。
【００３５】
本発明に係る半導体装置において、絶縁膜の膜厚は、第１のゲート電極の膜厚に比べて薄いことが好ましい。
【００３６】
本発明に係る半導体装置において、導電膜は、第２の金属膜からなることが好ましい。
【００３７】
本発明に係る半導体装置において、導電膜は、シリコン膜からなり、シリコン膜上に形成された金属シリサイド膜をさらに備えていることが好ましい。
【００３８】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第２のゲート絶縁膜と同じ絶縁材料からなることが好ましい。
【００３９】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第２のゲート絶縁膜と異なる絶縁材料からなることが好ましい。
【００４０】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第２のゲート電極の側面上に形成された断面形状がＬ字状の第２の内側サイドウォールとをさらに備え、絶縁膜は、第１の内側サイドウォール及び第２の内側サイドウォールの上に接して形成されていることが好ましい。
【００４１】
本発明に係る半導体装置において、絶縁膜は、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせる応力絶縁膜であることが好ましい。
【００４２】
このようにすると、応力絶縁膜により、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を印加して、第１のＭＩＳトランジスタの駆動能力を向上させることができる。
【００４３】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、絶縁膜は、シリコン窒化膜からなり、第１の応力は、引っ張り応力であることが好ましい。
【００４４】
本発明に係る半導体装置において、第２の活性領域における第２のゲート電極の外側方下に形成されたソースドレイン領域をさらに備え、ソースドレイン領域は、第２の活性領域に設けられたトレンチ内に形成され、第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせるシリコン混晶層を含むことが好ましい。
【００４５】
このようにすると、シリコン混晶層により、第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を印加して、第２のＭＩＳトランジスタの駆動能力を向上させることができる。
【００４６】
本発明に係る半導体装置において、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、シリコン混晶層は、ＳｉＧｅ層からなり、第２の応力は、圧縮応力であることが好ましい。
【００４７】
本発明に係る半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが好ましい。
【００４８】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、第１の活性領域上に第１のゲート絶縁膜、第１の金属膜及び第１のシリコン膜を有する第１のゲート電極形成部を形成すると共に、第２の活性領域上に第２のゲート絶縁膜、第１の金属膜及び第２のシリコン膜を有する第２のゲート電極形成部を形成する工程（ａ）と、工程（ａ）の後に、半導体基板上に第１のゲート電極形成部及び第２のゲート電極形成部を覆う絶縁膜を形成する工程（ｂ）と、第１のゲート電極形成部及び第２のゲート電極形成部の上に形成されている絶縁膜を除去して、第１のゲート電極形成部における第１のシリコン膜及び第２のゲート電極形成部における第２のシリコン膜の各上面を露出する工程（ｃ）と、工程（ｃ）の後に、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を順次除去して、第１の活性領域上に絶縁膜に囲まれた第１の凹部を形成する工程（ｄ）と、第１の凹部内に第２の金属膜を形成する工程（ｅ）とを備え、第１のＭＩＳトランジスタの第１のゲート電極は、第２の金属膜からなり、第２のＭＩＳトランジスタの第２のゲート電極は、第２のゲート電極形成部における第１の金属膜を含むことを特徴とする。
【００４９】
本発明に係る半導体装置の製造方法によると、互いに同一の工程において、第１，第２のゲート電極形成部を形成した後、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を順次除去して形成された第１の凹部内に、第２の金属膜を形成して、第２の金属膜からなる第１のゲート電極を形成する。一方、第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成する。そのため、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を、第２の金属膜に置換するに当たっては、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の際には、素子分離領域に合わせマージンは必要とされない。従って、素子分離領域に合わせマージンが必要とされる工程数を削減することができるため、合わせマージンのゲート幅方向の幅を狭くして、素子分離領域のゲート幅方向の幅を縮小化することができるので、半導体装置の微細化を図ることができる。
【００５０】
加えて、互いに同一の工程において、互いに同一の構成の第１，第２のゲート電極形成部（言い換えれば、互いに同一のエッチング特性の第１，第２のゲート電極形成部）を形成するため、第１，第２のゲート電極形成部を容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部における第１の金属膜及び第１のシリコン膜を、第２の金属膜と置換して、第２の金属膜からなる第１のゲート電極を形成することができる。一方、精度良く形成された第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成することができるため、精度良く形成された第１，第２のゲート電極を実現することができる。
【００５１】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上に第１のゲート絶縁膜が底面に露出する第１の凹部を形成すると共に、第２のゲート電極形成部における第２のシリコン膜を除去して、第２の活性領域上に絶縁膜に囲まれ、第１の金属膜が底面に露出する第２の凹部を形成する工程を含み、工程（ｅ）は、第１の凹部内における第１のゲート絶縁膜上に第２の金属膜を形成すると共に、第２の凹部内における第１の金属膜上に第２の金属膜を形成する工程を含み、第２のゲート電極は、第２のゲート電極形成部における第１の金属膜と、第１の金属膜上に形成された第２の金属膜とからなることが好ましい。
【００５２】
このようにすると、第１のゲート電極形成部における第１の金属膜の除去の際には、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の形成の際には、素子分離領域に合わせマージンは必要とされないため、素子分離領域に合わせマージンが必要とされる工程数を１回に抑えることができる。
【００５３】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上に第１のゲート絶縁膜が底面に露出する第１の凹部を形成する工程を含み、工程（ｅ）は、第１の凹部内における第１のゲート絶縁膜上に第２の金属膜を形成する工程を含み、工程（ｅ）の後に、第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、第２のゲート電極は、第２のゲート電極形成部における第１の金属膜及び第２のシリコン膜からなることが好ましい。
【００５４】
このようにすると、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜の除去の際には、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の形成の際には、素子分離領域に合わせマージンは必要とされないため、素子分離領域に合わせマージンが必要とされる工程数を１回に抑えることができる。
【００５５】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１のゲート電極形成部における第１のシリコン膜、第１の金属膜及び第１のゲート絶縁膜を順次除去して、第１の活性領域上に第１の活性領域が底面に露出する第１の凹部を形成する工程を含み、工程（ｅ）は、第１の凹部内に第３のゲート絶縁膜を形成すると共に、第３のゲート絶縁膜上に第２の金属膜を形成する工程を含み、工程（ｅ）の後に、第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、第２のゲート電極は、第２のゲート電極形成部における第１の金属膜及び第２のシリコン膜からなることが好ましい。
【００５６】
このようにすると、第１のゲート電極形成部における第１のシリコン膜、第１の金属膜及び第１のゲート絶縁膜の除去の際には、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の形成の際には、素子分離領域に合わせマージンは必要とされないため、素子分離領域に合わせマージンが必要とされる工程数を１回に抑えることができる。
【００５７】
本発明に係る半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、第１のゲート電極形成部の側面上に断面形状がＬ字状の第１の内側サイドウォールを形成すると共に、第２のゲート電極形成部の側面上に断面形状がＬ字状の第２の内側サイドウォールを形成する工程（ｇ）をさらに備え、工程（ｂ）において、絶縁膜を、第１の内側サイドウォール及び第２の内側サイドウォールの上に接して形成することが好ましい。
【００５８】
本発明に係る半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、第２の活性領域における第２のゲート電極形成部の外側方下にトレンチを形成する工程（ｈ）と、トレンチ内に、第２の活性領域におけるチャネル領域のゲート長方向に応力を生じさせるシリコン混晶層を形成する工程（ｉ）とをさらに備えていることが好ましい。
【発明の効果】
【００５９】
本発明に係る半導体装置及びその製造方法によると、互いに同一の工程において、第１，第２のゲート電極形成部を形成した後、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を順次除去して形成された第１の凹部内に、第２の金属膜を形成して、第２の金属膜からなる第１のゲート電極を形成する。一方、第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成する。そのため、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を、第２の金属膜に置換するに当たっては、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の際には、素子分離領域に合わせマージンは必要とされない。従って、素子分離領域に合わせマージンが必要とされる工程数を削減することができるため、合わせマージンのゲート幅方向の幅を狭くして、素子分離領域のゲート幅方向の幅を縮小化することができるので、半導体装置の微細化を図ることができる。
【００６０】
加えて、互いに同一の工程において、互いに同一の構成の第１，第２のゲート電極形成部を形成するため、第１，第２のゲート電極形成部を容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部における第１の金属膜及び第１のシリコン膜を、第２の金属膜と置換して、第２の金属膜からなる第１のゲート電極を形成することができる。一方、精度良く形成された第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成することができるため、精度良く形成された第１，第２のゲート電極を実現することができる。
【発明を実施するための最良の形態】
【００６１】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００６２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００６３】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、図２(a) 〜(d) 、図３(a) 〜(d) 、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。図１(a) 〜図５(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００６４】
まず、図１(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１１に囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１１に囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入した後、半導体基板１０に対して例えば８５０℃，３０秒間の熱処理を施すことにより、半導体基板１０におけるｎ型ＭＩＳ形成領域に、ｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、ｎ型ウェル領域１２ｂを形成する。
【００６５】
次に、図１(b) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ（Ｉn-Ｓitu Ｓteam Ｇeneration）酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８〜１ｎｍ程度のシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えば有機金属気相堆積（Ｍetal Ｏrganic Ｃhemical Ｖapor Ｄeposition：ＭＯＣＶＤ）法により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３としては、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが望ましい。
【００６６】
その後、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法、ＡＬＤ（Ａtomic Ｌayer Ｄeposition）法、又はスパッタ法等により、例えば窒化チタン（ＴｉＮ）からなる第１の金属膜１４を堆積する。ここで、第１の金属膜１４としては、ｐ型ＭＩＳトランジスタ用に最適化された金属材料又は金属化合物材料（以下、「ｐＭＩＳ用金属材料」と称す）からなり、４．６ｅＶ以上で５．１５ｅＶ以下の仕事関数を有することが望ましい。そして、第１の金属膜１４の具体例としては、ＴｉＮ膜の他に、例えば、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）若しくはタングステン（Ｗ）等の金属、又はＴｉ、Ｒｕ、Ｐｔ及びＷのうち少なくとも１種以上の金属を含む窒化物、炭素窒化物若しくは珪素窒化物等が挙げられる。その後、例えばＣＶＤ法により、第１の金属膜１４上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜１５を堆積した後、例えばＣＶＤ法により、シリコン膜１５上に、例えば膜厚が３０ｎｍのシリコン酸化膜からなる保護膜１６を堆積する。
【００６７】
次に、図１(c) に示すように、フォトリソグラフィ法により、保護膜１６上に、ゲートパターン形状を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、ドライエッチング法により、保護膜１６、シリコン膜１５、第１の金属膜１４及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ、第１のシリコン膜１５ａ及び第１の保護膜１６ａを順次形成すると共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ、第２のシリコン膜１５ｂ及び第２の保護膜１６ｂを順次形成する。
【００６８】
このようにして、第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを有する第１のゲート電極形成部１４Ａを形成すると共に、第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ及び第２のシリコン膜１５ｂを有する第２のゲート電極形成部１４Ｂを形成する。
【００６９】
次に、図１(d) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極形成部１４Ａの側面上に第１のオフセットスペーサ１７ａを形成すると共に、第２のゲート電極形成部１４Ｂの側面上に第２のオフセットスペーサ１７ｂを形成する。
【００７０】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成した後、第１の活性領域１０ａに、第１のゲート電極形成部１４Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のゲート電極形成部１４Ａの側方下に接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８ａを自己整合的に形成する。一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成した後、第２の活性領域１０ｂに、第２のゲート電極形成部１４Ｂをマスクにして、例えばＢＦ2等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のゲート電極形成部１４Ｂの側方下に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８ｂを自己整合的に形成する。
【００７１】
次に、図２(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる第１の絶縁膜、及び膜厚が３０ｎｍのシリコン窒化膜からなる第２の絶縁膜を順次堆積した後、第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極形成部１４Ａの側面上に、第１のオフセットスペーサ１７ａを介して、断面形状がＬ字状の第１の絶縁膜からなる第１の内側サイドウォール１９ａと第１の内側サイドウォール１９ａ上に形成された第２の絶縁膜からなる第１の外側サイドウォール２０ａとで構成された第１のサイドウォール２０Ａを形成すると共に、第２のゲート電極形成部１４Ｂの側面上に、第２のオフセットスペーサ１７ｂを介して、断面形状がＬ字状の第１の絶縁膜からなる第２の内側サイドウォール１９ｂと第２の内側サイドウォール１９ｂ上に形成された第２の絶縁膜からなる第２の外側サイドウォール２０ｂとで構成された第２のサイドウォール２０Ｂを形成する。
【００７２】
次に、図２(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる表面保護膜２１を堆積する。
【００７３】
次に、図２(c) に示すように、表面保護膜２１上に、ｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジストマスク２２を形成した後、第２の外側サイドウォール２０ｂ（シリコン窒化膜）と選択比のある異方性ドライエッチング法を用いて、ｐ型ＭＩＳ形成領域に形成されている表面保護膜２１を除去して、ｎ型ＭＩＳ形成領域に表面保護膜２１ａを残存させる。これにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下の領域、すなわち、ソースドレイン形成領域の表面を露出させる。
【００７４】
次に、図２(d) に示すように、レジストマスク２２を除去した後、表面保護膜２１ａ（シリコン酸化膜）、第２の保護膜１６ｂ（シリコン酸化膜）、第２のオフセットスペーサ１７ｂ（シリコン酸化膜）、第２の内側サイドウォール１９ｂ（シリコン酸化膜）及び第２の外側サイドウォール２０ｂ（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、表面に露出されている第２の活性領域１０ｂをエッチングする。これにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下の領域（すなわちソースドレイン形成領域）に、例えば深さが６０ｎｍのトレンチ２３を形成する。このとき、第１の活性領域１０ａの表面は表面保護膜２１ａで覆われているため、第１の活性領域１０ａはエッチングされない。また、第１のシリコン膜１５ａの上面は第１の保護膜１６ａ及び表面保護膜２１ａで順次覆われている一方、第２のシリコン膜１５ｂの上面は第２の保護膜１６ｂで覆われているため、第１，第２のシリコン膜１５ａ，１５ｂはエッチングされない。
【００７５】
次に、図３(a) に示すように、例えばフッ酸処理により、トレンチ２３内のエッチング残渣及び自然酸化膜等を除去した後、例えばＣＶＤ法により、例えばシランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）を、例えばジボランガス（Ｂ2Ｈ6）等のｐ型ドーパントガスと共に例えば６５０〜７００℃の温度で供給することにより、トレンチ２３内を充填するようにｐ型ＳｉＧｅ層からなるシリコン混晶層２４をエピタキシャル成長させる。このとき、第１の活性領域１０ａの表面は表面保護膜２１ａで覆われているため、第１の活性領域１０ａ上にＳｉＧｅ層はエピタキシャル成長されない。また、第１のシリコン膜１５ａの上面は第１の保護膜１６ａ及び表面保護膜２１ａで順次覆われている一方、第２のシリコン膜１５ｂの上面は第２の保護膜１６ｂで覆われているため、第１，第２のシリコン膜１５ａ，１５ｂ上にＳｉＧｅ層はエピタキシャル成長されない。
【００７６】
その後、半導体基板１０及び第１の外側サイドウォール２０ａ（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、ｎ型ＭＩＳ形成領域に形成されている表面保護膜２１ａを除去して、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下の領域、すなわち、ソースドレイン形成領域の表面を露出させる。
【００７７】
このように図２(b) 〜図３(a) に示す工程を順次経ることにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下に形成されたトレンチ２３内に、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせるシリコン混晶層２４を形成する。
【００７８】
次に、図３(b) に示すように、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極形成部１４Ａ、第１のオフセットスペーサ１７ａ及び第１のサイドウォール２０Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に、浅いｎ型ソースドレイン領域１８ａよりも深い接合深さを有し、接合深さが比較的深いｎ型ソースドレイン領域２５ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極形成部１４Ｂ、第２のオフセットスペーサ１７ｂ及び第２のサイドウォール２０Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下に、浅いｐ型ソースドレイン領域１８ｂよりも深い接合深さを有し、接合深さが比較的深いｐ型ソースドレイン領域２５ｂを自己整合的に形成する。その後、熱処理により、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂに含まれる不純物を活性化させる。
【００７９】
このように、深いｐ型ソースドレイン領域２５ｂは、第２の活性領域１０ｂに設けられたトレンチ２３内に形成されたシリコン混晶層２４を含むように形成される。
【００８０】
次に、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂのＳｉと金属膜のＮｉとを反応させて、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂの上部に、ニッケルシリサイドからなる第１，第２の金属シリサイド膜２６ａ，２６ｂを形成する。
【００８１】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、第１，第２のオフセットスペーサ１７ａ，１７ｂ及び第１，第２のサイドウォール２０Ａ，２０Ｂ等の上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２の金属シリサイド膜２６ａ，２６ｂのシリサイド組成比を安定化させる。
【００８２】
次に、図３(c) に示すように、例えば、第１，第２の内側サイドウォール１９ａ，１９ｂ（シリコン酸化膜）と選択比のあるドライエッチング法を用いて、第１の外側サイドウォール２０ａ（シリコン窒化膜）及び第２の外側サイドウォール２０ｂ（シリコン窒化膜）を除去する。
【００８３】
次に、図３(d) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる絶縁膜２７を堆積する。
【００８４】
このように、絶縁膜２７は、表面に第１の保護膜１６ａが形成された第１のゲート電極形成部１４Ａ、及び表面に第２の保護膜１６ｂが形成された第２のゲート電極形成部１４Ｂを覆うように形成される。そして、絶縁膜２７は、第１の外側サイドウォール２０ａが除去された断面形状がＬ字状の第１の内側サイドウォール１９ａ、及び第２の外側サイドウォール２０ｂが除去された断面形状がＬ字状の第２の内側サイドウォール１９ｂの上に接して形成される。
【００８５】
その後、例えばＣＶＤ法により、絶縁膜２７上に、シリコン酸化膜からなる第１の層間絶縁膜２８を堆積した後、例えばＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法により、第１の層間絶縁膜２８の表面の平坦化を行いながら、第１の保護膜１６ａ及び第２の保護膜１６ｂの上に形成されている絶縁膜２７の上面が露出するまで、第１の層間絶縁膜２８を研磨除去する。
【００８６】
次に、図４(a) に示すように、第１，第２のシリコン膜（ポリシリコン膜）１５ａ，１５ｂと選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａ、及び第２のゲート電極形成部１４Ｂの上に形成されている第１，第２の保護膜（シリコン酸化膜）１６ａ,１６ｂ及び絶縁膜（シリコン窒化膜）２７を除去して、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ、及び第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂの上面を露出する。このとき、第１のゲート電極形成部１４Ａ及び第２のゲート電極形成部１４Ｂの側方に形成されている第１，第２のオフセットスペーサ１７ａ，１７ｂ、第１，第２の内側サイドウォール１９ａ，１９ｂ、絶縁膜２７、及び第１の層間絶縁膜２８は、その上面高さが、第１，第２のシリコン膜１５ａ，１５ｂの上面高さと同じ又は同程度になるまで同時に除去される。
【００８７】
このように、絶縁膜２７は、第１，第２のゲート電極形成部１４Ａ，１４Ｂの側面上から第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極形成部１４Ａ，１４Ｂの側方に位置する領域の上面上に跨って形成される一方、第１，第２のゲート電極形成部１４Ａ，１４Ｂの上面上には形成されない。
【００８８】
次に、図４(b) に示すように、第１，第２の金属膜（ＴｉＮ膜）１４ａ，１４ｂ、第１，第２のオフセットスペーサ１７ａ，１７ｂ、第１，第２の内側サイドウォール１９ａ，１９ｂ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ、及び第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去する。
【００８９】
次に、図４(c) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジストマスク２９を形成した後、第１のゲート絶縁膜１３ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａを除去する。
【００９０】
このように図４(b) 〜(c) に示す工程を順次経ることにより、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して、第１の活性領域１０ａ上に、第１のオフセットスペーサ１７ａ及び第１の内側サイドウォール１９ａを順次介して絶縁膜２７に囲まれ、第１のゲート絶縁膜１３ａが底面に露出する第１の凹部Ｃａを形成する。それと共に、図４(b) に示す工程を経ることにより、第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去して、第２の活性領域１０ｂ上に、第２のオフセットスペーサ１７ｂ及び第２の内側サイドウォール１９ｂを順次介して絶縁膜２７に囲まれ、第１の金属膜１４ｂが底面に露出する第２の凹部Ｃｂを形成する。
【００９１】
次に、図５(a) に示すように、レジストマスク２９を除去した後、半導体基板１０上に、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、第１の凹部Ｃａ及び第２の凹部Ｃｂ内を埋め込むように、例えば窒化タンタル（ＴａＮ）からなる第２の金属膜３０を堆積する。ここで、第２の金属膜３０としては、ｎ型ＭＩＳトランジスタ用に最適化された金属材料又は金属化合物材料（以下、「ｎＭＩＳ用金属材料」と称す）からなり、４．０５ｅＶ以上で４．６ｅＶ以下の仕事関数を有することが望ましい。そして、第２の金属膜３０の具体例としては、例えばＴａＮの他に、タンタル（Ｔａ）若しくはハフニウム（Ｈｆ）等の金属、又はＴａ及びＨｆのうち少なくとも１種を含む窒化物、炭素窒化物若しくは珪素窒化物等が挙げられる。
【００９２】
次に、図５(b) に示すように、例えばＣＭＰ法、又はエッチバック法により、絶縁膜２７の上面が露出するまで、第２の金属膜３０を除去する。これにより、第１の凹部Ｃａ内における第１のゲート絶縁膜１３ａ上に第２の金属膜３０ａを形成すると共に、第２の凹部Ｃｂ内における第１の金属膜１４ｂ上に第２の金属膜３０ｂを形成する。
【００９３】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂを形成する。
【００９４】
次に、図５(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２８上に、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第２の層間絶縁膜３１を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３１の表面の平坦化を行う。
【００９５】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、第２の層間絶縁膜３１上に、レジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、絶縁膜２７、第１の層間絶縁膜２８及び第２の層間絶縁膜３１中に、第１，第２の金属シリサイド膜２６ａ，２６ｂの上面に到達する第１，第２のコンタクトホール３２ａ，３２ｂを形成する。このとき、絶縁膜２７が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、第１，第２の金属シリサイド膜２６ａ，２６ｂのオーバーエッチング量を減らすことができる。
【００９６】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール３２ａ，３２ｂの底部及び側壁部に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜３１上に、第１，第２のコンタクトホール３２ａ，３２ｂ内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、第１，第２のコンタクトホール３２ａ，３２ｂ外に形成されているタングステン膜を除去する。このようにして、第１，第２のコンタクトホール３２ａ，３２ｂ内に、バリアメタル膜を介してタングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ３３ａ，３３ｂを形成する。その後、第２の層間絶縁膜３１上に、第１，第２のコンタクトプラグ３３ａ，３３ｂと電気的に接続する金属配線（図示せず）を形成する。
【００９７】
以上のようにして、本実施形態に係る半導体装置、すなわち、第２の金属膜３０ａからなる第１のゲート電極３０Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第１の金属膜１４ｂ及び第２の金属膜（導電膜）３０ｂからなる第２のゲート電極３０Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置を製造することができる。
【００９８】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図６(a) 及び(b) を参照しながら説明する。図６(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構成について示す図であり、具体的には、図６(a) は平面図であり、図６(b) は図６(a) に示すVIb-VIb線におけるゲート幅方向の断面図である。なお、図６(a) に示すVl-Vl線は、図５(c) 中の左図における断面線に相当する一方、図６(a) に示すVr-Vr線は、図５(c) 中の右図における断面線に相当する。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００９９】
図６(a) に示すように、ｎ型ＭＩＳ形成領域には、素子分離領域に囲まれた第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域に囲まれた第２の活性領域１０ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜を介して、第１のゲート電極３０Ａが形成されていると共に、第２の活性領域１０ｂ上には、第２のゲート絶縁膜を介して、第２のゲート電極３０Ｂが形成されている。第１，第２のゲート電極３０Ａ，３０Ｂの側面上には、第１，第２のオフセットスペーサ１７ａ，１７ｂ及び第１，第２の内側サイドウォール１９ａ，１９ｂを順次介して、絶縁膜２７が形成されている。なお、図６(a) においては、第１の層間絶縁膜（図５(c)：２８参照）、及び第２の層間絶縁膜（図５(c)：３１参照）の図示を省略しているが、第１の層間絶縁膜は、絶縁膜２７上に形成されている。また、第２の層間絶縁膜は、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第１の層間絶縁膜上に形成されている。
【０１００】
図６(b) に示すように、半導体基板１０の上部には、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。半導体基板１０におけるｎ型ＭＩＳ形成領域には、ｐ型ウェル領域１２ａが形成されている一方、半導体基板１０におけるｐ型ＭＩＳ形成領域には、ｎ型ウェル領域１２ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂと第１の金属膜１４ｂ上に形成された第２の金属膜（導電膜）３０ｂとからなる第２のゲート電極３０Ｂが形成されている。半導体基板１０上には、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように第２の層間絶縁膜３１が形成されている。
【０１０１】
ここで、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの構成について、図５(c) を参照しながら詳細に説明する。
【０１０２】
ｎ型ＭＩＳトランジスタＮＴｒは、図５(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた第１の活性領域１０ａと、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極３０Ａの側面上に第１のオフセットスペーサ１７ａを介して形成され断面形状がＬ字状の第１の内側サイドウォール１９ａと、第１の活性領域１０ａにおける第１のゲート電極３０Ａの側方下に形成された浅いｎ型ソースドレイン領域１８ａと、第１の活性領域１０ａにおける第１の内側サイドウォール１９ａの外側方下に形成された深いｎ型ソースドレイン領域２５ａと、第１のゲート電極３０Ａの側面上から第１の活性領域１０ａにおける第１のゲート電極３０Ａの側方に位置する領域の上面上に跨って形成された絶縁膜２７と、深いｎ型ソースドレイン領域２５ａの上部に形成された第１の金属シリサイド膜２６ａとを備えている。
【０１０３】
ｐ型ＭＩＳトランジスタＰＴｒは、図５(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた第２の活性領域１０ｂと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂ及び第２の金属膜（導電膜）３０ｂからなる第２のゲート電極３０Ｂと、第２のゲート電極３０Ｂの側面上に第２のオフセットスペーサ１７ｂを介して形成され断面形状がＬ字状の第２の内側サイドウォール１９ｂと、第２の活性領域１０ｂにおける第１のゲート電極３０Ｂの側方下に形成された浅いｐ型ソースドレイン領域１８ｂと、第２の活性領域１０ｂにおける第２の内側サイドウォール１９ｂの外側方下に形成されシリコン混晶層２４を含む深いｐ型ソースドレイン領域２５ｂと、第２のゲート電極３０Ｂの側面上から第２の活性領域１０ｂにおける第２のゲート電極３０Ｂの側方に位置する領域の上面上に跨って形成された絶縁膜２７と、深いｐ型ソースドレイン領域２５ｂの上部に形成された第２の金属シリサイド膜２６ｂとを備えている。
【０１０４】
第１のゲート電極３０Ａを構成する第２の金属膜３０ａは、４．０５ｅＶ以上で４．６ｅＶ以下の仕事関数を有する金属材料（又は金属化合物材料）からなる一方、第２のゲート電極３０Ｂを構成する第１の金属膜１４ｂは、４．６ｅＶ以上で５．１５ｅＶ以下の仕事関数を有する金属材料（又は金属化合物材料）からなる。このように、第２の金属膜３０ａと第１の金属膜１４ｂとは、互いに異なる仕事関数を有し、互いに異なる金属材料（又は金属化合物材料）からなる。
【０１０５】
また、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとは、その上面高さが互いに同じであり、第１のゲート電極３０Ａは、第２の金属膜３０ａからなる一方、第２のゲート電極３０Ｂは、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる。そのため、第２の金属膜３０ａの膜厚は、第１の金属膜１４ｂの膜厚及び第２の金属膜（導電膜）３０ｂの膜厚に比べて厚い。
【０１０６】
絶縁膜２７は、第１，第２のゲート電極３０Ａ，３０Ｂの側面上から第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極３０Ａ，３０Ｂの側方に位置する領域の上面上に跨って形成されている一方、第１，第２のゲート電極３０Ａ，３０Ｂの上面上には形成されていない。そして、絶縁膜２７の膜厚は、第１，第２のゲート電極３０Ａ，３０Ｂの膜厚に比べて薄い。
【０１０７】
第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂとは、互いに同一の工程において形成され、互いに同じ絶縁材料からなる。
【０１０８】
本実施形態によると、互いに同一の工程において、第１，第２のゲート電極形成部１４Ａ，１４Ｂ（図１(c) 参照）を形成した後、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して形成された第１の凹部Ｃａ（図４(c) 参照）内に、第２の金属膜３０ａを形成して、第２の金属膜３０ａからなる第１のゲート電極３０Ａ（図５(b) 参照）を形成する。一方、第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去して形成された第２の凹部Ｃｂ（図４(b) 参照）内に、第２の金属膜３０ｂを形成して、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂ（図５(b) 参照）を形成する。そのため、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａの除去の際には、図４(c) に示すように、ｎ型ＭＩＳ形成領域及びｐ型ＭＩＳ形成領域の一方を開口し他方を覆うレジストマスク２９を形成するため、素子分離領域１１に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部１４Ａ，１４Ｂの形成の際には、素子分離領域１１に合わせマージンは必要とされない。従って、素子分離領域１１に合わせマージンが必要とされる工程（以下、「合わせマージン必要工程」と称す）数を１回に抑えることができるので、合わせマージンのゲート幅方向の幅を狭くして、素子分離領域１１のゲート幅方向の幅（図６(b)：Ｗｎｐ参照）を縮小化することができるので、半導体装置の微細化を図ることができる。
【０１０９】
これに対し、第２の従来の半導体装置の製造方法では、図１４(a) に示す工程において、レジストマスク２０６の形成の際に素子分離領域２０１に合わせマージンが必要とされると共に、図１４(b) に示す工程において、レジストマスク２１０の形成の際に素子分離領域２０１に合わせマージンが必要とされるため、２回の合わせマージン必要工程があるので、既述の通り、素子分離領域２０１のゲート幅方向の幅を縮小化することができない。
【０１１０】
加えて、図１(c) に示すように、互いに同一の工程において、互いに同一のシリコン膜１５、同一の第１の金属膜１４、及び同一のゲート絶縁膜形成膜１３が順次パターニングされて、第１，第２のゲート電極形成部１４Ａ，１４Ｂが形成されるため、第１，第２のゲート電極形成部１４Ａ，１４Ｂを容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａ及び第１のシリコン膜１５ａを、第２の金属膜３０ａと置換して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、精度良く形成された第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを、第２の金属膜３０ｂと置換して、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂを形成することができるため、精度良く形成された第１，第２のゲート電極３０Ａ，３０Ｂを実現することができる。
【０１１１】
これに対し、第１の従来の半導体装置の製造方法では、図１３に示すように、第１のパターニング部１０７Ａと第２のパターニング部１０７Ｂとが、互いに構成が異なるにも拘わらず、互いに同一の工程において、パターニングされるため、既述の通り、第１，第２のゲート電極の双方を精度良く形成することができない。一方、第２の従来の半導体装置の製造方法においても、図１４(d) に示すように、第１のパターニング部と第２のパターニング部とが、互いに構成が異なるにも拘わらず、互いに同一の工程において、パターニングされるため、既述の通り、第１，第２のゲート電極の双方を精度良く形成することができない。
【０１１２】
さらに、深いｐ型ソースドレイン領域２５ｂが、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせるシリコン混晶層２４を含むことにより、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を印加することができるので、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１３】
なお、第１の実施形態では、ｐ型ＭＩＳトランジスタの駆動能力を向上させることを目的に、第１，第２のサイドウォール２０Ａ，２０Ｂの形成（図２(a) 参照）後で、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂの形成（図３(b) 参照）前に、図２(b) 〜図３(a) に示す工程を順次行い、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下に形成されたトレンチ２３内に、例えばｐ型ＳｉＧｅ層からなるシリコン混晶層２４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１４】
例えば、図２(a) に示すように、第１，第２のサイドウォール２０Ａ，２０Ｂを形成した後、図２(b) 〜図３(a) に示す工程を順次行うことなく、すなわち、シリコン混晶層２４を形成することなく、図３(b) に示すように、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂを形成してもよい。
【０１１５】
また例えば、第１，第２のサイドウォール２０Ａ，２０Ｂの形成（図２(a) 参照）後で、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂの形成（図３(b) 参照）前に、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に形成されたトレンチ内に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン混晶層（例えばｎ型ＳｉＣ層）を形成してもよい。この場合、ｐ型ＭＩＳトランジスタではなく、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第２の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１１７】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図７(a) 〜(c) 及び図８(a) 〜(c) を参照しながら説明する。図７(a) 〜図８(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図７(a) 〜図８(c) において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１(a) 〜図５(c) に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１１８】
まず、第１の実施形態における図１(a) 〜図４(a) に示す工程を順次行い、図７(a) に示す構成（すなわち、図４(a) に示す構成と同一の構成）を得る。
【０１１９】
次に、図７(b) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジストマスク２９を形成した後、第１の金属膜１４ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａを除去する。その後、第１のゲート絶縁膜１３ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａを除去する。
【０１２０】
このようにして、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して、第１の活性領域１０ａ上に、第１のオフセットスペーサ１７ａ及び第１の内側サイドウォール１９ａを順次介して絶縁膜２７に囲まれ、第１のゲート絶縁膜１３ａが底面に露出する第１の凹部Ｃａを形成する。
【０１２１】
次に、図７(c) に示すように、レジストマスク２９を除去した後、半導体基板１０上に、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、第１の凹部Ｃａ内を埋め込むように、例えばＴａＮからなる第２の金属膜３０を堆積する。
【０１２２】
次に、図８(a) に示すように、例えばＣＭＰ法、又はエッチバック法により、絶縁膜２７の上面が露出するまで、第２の金属膜３０を除去する。これにより、第１の凹部Ｃａ内における第１のゲート絶縁膜１３ａ上に第２の金属膜３０ａを形成する。
【０１２３】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。
【０１２４】
次に、図８(b) に示すように、第２のシリコン膜１５ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ処理により、第２のシリコン膜１５ｂのＳｉと金属膜のＮｉとを反応させて、第２のシリコン膜１５ｂの上部に、ニッケルシリサイドからなる金属シリサイド膜３４を形成する。
【０１２５】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、第１の層間絶縁膜２８、絶縁膜２７、第１，第２の内側サイドウォール１９ａ，１９ｂ、及び第１，第２のオフセットスペーサ１７ａ，１７ｂ等の上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、金属シリサイド膜３４のシリサイド組成比を安定化させる。
【０１２６】
次に、図８(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２８上に、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第２の層間絶縁膜３１を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３１の表面の平坦化を行う。その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、絶縁膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜３１中の第１，第２のコンタクトホール３２ａ，３２ｂ内に形成され、第１，第２の金属シリサイド膜２６ａ，２６ｂと接続する第１，第２のコンタクトプラグ３３ａ，３３ｂを形成する。その後、第２の層間絶縁膜３１上に、第１，第２のコンタクトプラグ３３ａ，３３ｂと電気的に接続する金属配線（図示せず）を形成する。
【０１２７】
以上のようにして、本実施形態に係る半導体装置、すなわち、第２の金属膜３０ａからなる第１のゲート電極３０Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第１の金属膜１４ｂ及び第２のシリコン膜（導電膜）１５ｂからなる第２のゲート電極３０Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置を製造することができる。
【０１２８】
ここで、本実施形態と第１の実施形態との製造方法上の相違点は、以下に示す点である。
【０１２９】
第１の実施形態では、図４(b) に示すように、第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去して形成された第２の凹部Ｃｂ内に、第２の金属膜３０ｂを形成して、第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ、及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂを形成する。
【０１３０】
これに対し、本実施形態では、第１の実施形態における図４(b) に示すように第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去せずに、第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。そして、第２のゲート電極３０Ｂの形成後に、図８(b) に示すように、第２のゲート電極３０Ｂにおける第２のシリコン膜１５ｂ上に金属シリサイド膜３４を形成する。
【０１３１】
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図９を参照しながら説明する。図９は、本発明の第２の実施形態に係る半導体装置の構成について示すゲート幅方向の断面図である。なお、図９において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図６(b) に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１３２】
図９に示すように、第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂと第１の金属膜１４ｂ上に形成された第２のシリコン膜（導電膜）１５ｂとからなる第２のゲート電極３０Ｂが形成されている。第２のシリコン膜１５ｂ上には、金属シリサイド膜３４が形成されている。
【０１３３】
ここで、本実施形態と第１の実施形態との構造上の相違点は、以下に示す点である。
【０１３４】
本実施形態では、第２のゲート電極３０Ｂは、第１の金属膜１４ｂと第２のシリコン膜１５ｂとからなる。そして、第２のシリコン膜１５ｂ上には、金属シリサイド膜３４が形成されている。これに対し、第１の実施形態では、第２のゲート電極３０Ｂは、第１の金属膜１４ｂと第２の金属膜３０ｂとからなる。
【０１３５】
このように、第２のゲート電極３０Ｂにおける第１の金属膜１４ｂ上に形成された導電膜が、本実施形態では第２のシリコン膜１５ｂであるのに対し、第１の実施形態では第２の金属膜３０ｂである。
【０１３６】
本実施形態によると、互いに同一の工程において、第１，第２のゲート電極形成部１４Ａ，１４Ｂ（図１(c) 参照）を形成した後、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して形成された第１の凹部Ｃａ（図７(b) 参照）内に、第２の金属膜３０ａを形成して、第２の金属膜３０ａからなる第１のゲート電極３０Ａ（図８(a) 参照）を形成する。一方、第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。そのため、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａの除去の際には、図７(b) に示すように、ｎ型ＭＩＳ形成領域及びｐ型ＭＩＳ形成領域の一方を開口し他方を覆うレジストマスク２９を形成するため、素子分離領域１１に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部１４Ａ，１４Ｂの形成の際には、素子分離領域１１に合わせマージンは必要とされない。従って、合わせマージン必要工程数を１回に抑えることができるため、素子分離領域１１のゲート幅方向の幅（図９：Ｗｎｐ参照）を縮小化することができるので、半導体装置の微細化を図ることができる。
【０１３７】
加えて、図１(c) に示すように、互いに同一の工程において、互いに同一のシリコン膜１５、同一の第１の金属膜１４、及び同一のゲート絶縁膜形成膜１３が順次パターニングされて、第１，第２のゲート電極形成部１４Ａ，１４Ｂが形成されるため、第１，第２のゲート電極形成部１４Ａ，１４Ｂを容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａ及び第１のシリコン膜１５ａを、第２の金属膜３０ａと置換して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、精度良く形成された第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成することができるため、精度良く形成された第１，第２のゲート電極３０Ａ，３０Ｂを実現することができる。
【０１３８】
さらに、第１の実施形態と同様に、深いｐ型ソースドレイン領域２５ｂがシリコン混晶層２４を含むことにより、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を印加することができるので、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１３９】
（第２の実施形態の変形例）
以下に、本発明の第２の実施形態の変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第２の実施形態の変形例に係る半導体装置及びその製造方法について、前述の第２の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１４０】
以下に、本発明の第２の実施形態の変形例に係る半導体装置の製造方法について、図１０(a) 〜(c) 及び図１１(a) 〜(c) を参照しながら説明する。図１０(a) 〜図１１(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図１０(a) 〜図１１(c) において、前述の第２の実施形態における構成要素と同一の構成要素には、第２の実施形態における図７(a) 〜図８(c) に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１４１】
まず、第１の実施形態における図１(a) 〜図４(a) に示す工程を順次行い、第２の実施形態と同様に、図７(a) に示す構成を得る。但し、本変形例におけるゲート絶縁膜形成膜１３としては、ｐ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｐ型ＭＩＳトランジスタ用に最適化された絶縁材料からなることが望ましい。
【０１４２】
次に、図１０(a) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジストマスク２９を形成した後、第１の金属膜１４ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａを除去する。その後、第１のゲート絶縁膜１３ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａを除去する。このように、第２の実施形態における図７(b) に示す工程と同様の工程を行う。
【０１４３】
その後、半導体基板と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のゲート絶縁膜１３ａを除去する。
【０１４４】
このようにして、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ、第１の金属膜１４ａ、及び第１のゲート絶縁膜１３ａを順次除去して、第１の活性領域１０ａ上に、第１のオフセットスペーサ１７ａ及び第１の内側サイドウォール１９ａを順次介して絶縁膜２７に囲まれ、第１の活性領域１０ａが底面に露出する第１の凹部Ｃａを形成する。
【０１４５】
次に、図１０(b) に示すように、レジストマスク２９を除去した後、例えばＨＰＭ（Ｈydrochloric Ａcid/Ｈydrogen Ｐeroxide/Ｗater Ｍixture）処理により、半導体基板１０の表面にケミカル酸化膜（図示せず）を形成した後、例えばＭＯＣＶＤ法により、半導体基板１０上に、第１の凹部Ｃａ内を覆うように、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜３５を堆積する。ここで、ゲート絶縁膜形成膜３５としては、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが望ましい。さらに、ゲート絶縁膜形成膜３５としては、ｎ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｎ型ＭＩＳトランジスタ用に最適化された絶縁材料からなることが望ましい。
【０１４６】
その後、半導体基板１０上に、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、ゲート絶縁膜形成膜３５を介して第１の凹部Ｃａ内を埋め込むように、例えばＴａＮからなる第２の金属膜３０を堆積する。
【０１４７】
次に、図１０(c) に示すように、例えばＣＭＰ法、又はエッチバック法により、絶縁膜２７の上面が露出するまで、第２の金属膜３０及びゲート絶縁膜形成膜３５を除去する。これにより、第１の凹部Ｃａ内に第３のゲート絶縁膜３５ａを形成すると共に、第３のゲート絶縁膜３５ａ上に第２の金属膜３０ａを形成する。ここで、第３のゲート絶縁膜３５ａは、第１の凹部Ｃａ内における第１の活性領域１０ａ上から第２の金属膜３０ａの側面上に亘って形成される。そのため、図１０(c) に示す図は、ゲート長方向の断面図であるため図示されないが、第３のゲート絶縁膜３５ａは、ゲート幅方向に沿って互いに隣り合う第２の金属膜３０ａと第１の金属膜１４ｂ及び第２のシリコン膜１５ｂとの間に介在するように形成される。
【０１４８】
次に、図１１(a) に示すように、第２の金属膜３０ａと選択比のあるエッチング法、又は例えば希釈フッ酸処理により、第３のゲート絶縁膜３５ａの上部を除去して、第３のゲート絶縁膜３５ａの上端高さを、第２の金属膜３０ａの上面高さよりも低くして、溝Ｒを形成する。ここで、溝Ｒは、第２の金属膜３０ａの周縁に沿って、第２の金属膜３０ａの側面を露出するように形成される。そのため、図１１(a) に示す図は、ゲート長方向の断面図であるため図示されないが、溝Ｒは、ゲート幅方向に沿って互いに隣り合う第２の金属膜３０ａと第２のシリコン膜１５ｂとの間に形成され、溝Ｒ内に、第２の金属膜３０ａのゲート幅方向の側面と、第２のシリコン膜１５ｂのゲート幅方向の側面とが露出される。
【０１４９】
このように図１０(b) 〜図１１(a) に示す工程を順次経ることにより、第１の凹部Ｃａ内に第３のゲート絶縁膜３５ａを形成すると共に、第３のゲート絶縁膜３５ａ上に、溝Ｒ内に側面が露出する第２の金属膜３０ａを形成する。
【０１５０】
このようにして、第１の活性領域１０ａ上に、第３のゲート絶縁膜３５ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。
【０１５１】
次に、図１１(b) に示すように、第２のシリコン膜１５ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ処理により、第２のシリコン膜１５ｂのＳｉと金属膜のＮｉとを反応させて、第２のシリコン膜１５ｂの上部に、ニッケルシリサイドからなる金属シリサイド膜３４を形成する。このとき、本変形例における金属シリサイド膜３４は、その体積膨張により、第２の金属膜３０ａと第２のシリコン膜１５ｂとの間に形成された溝Ｒ内にも形成される。すなわち、溝Ｒ内に露出する第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面の上に接して形成される（後述の図１２：３４参照）。そのため、金属シリサイド膜３４により、第２の金属膜３０ａと第２のシリコン膜１５ｂとを電気的に接続することができる。
【０１５２】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、第１の層間絶縁膜２８、絶縁膜２７、第１，第２の内側サイドウォール１９ａ，１９ｂ、及び第１，第２のオフセットスペーサ１７ａ，１７ｂ等の上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、金属シリサイド膜３４のシリサイド組成比を安定化させる。
【０１５３】
次に、図１１(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２８上に、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第２の層間絶縁膜３１を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３１の表面の平坦化を行う。その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、絶縁膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜３１中の第１，第２のコンタクトホール３２ａ，３２ｂ内に形成され、第１，第２の金属シリサイド膜２６ａ，２６ｂと接続する第１，第２のコンタクトプラグ３３ａ，３３ｂを形成する。その後、第２の層間絶縁膜３１上に、第１，第２のコンタクトプラグ３３ａ，３３ｂと電気的に接続する金属配線（図示せず）を形成する。このように、第２の実施形態における図８(c) に示す工程と同様の工程を行う。
【０１５４】
以上のようにして、本実施形態に係る半導体装置、すなわち、第２の金属膜３０ａからなる第１のゲート電極３０Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第１の金属膜１４ｂ及び第２のシリコン膜（導電膜）１５ｂからなる第２のゲート電極３０Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置を製造することができる。
【０１５５】
ここで、本変形例と第２の実施形態との製造方法上の相違点は、以下に示す点である。
【０１５６】
第２の実施形態では、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを除去して形成された第１の凹部Ｃａ（図７(b) 参照）内における第１のゲート絶縁膜１３ａ上に、第２の金属膜３０ａを形成する。
【０１５７】
これに対し、本変形例では、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａに加えて第１のゲート絶縁膜１３ａを除去して形成された第１の凹部Ｃａ（図１０(a) 参照）内に第３のゲート絶縁膜３５ａを形成すると共に、第３のゲート絶縁膜３５ａ上に第２の金属膜３０ａを形成する。
【０１５８】
そして、本変形例では、第１のゲート電極形成部１４Ａにおける第１のゲート絶縁膜１３ａを、第３のゲート絶縁膜３５ａと置換したことに伴い、ゲート幅方向に沿って互いに隣り合う第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの間に、第３のゲート絶縁膜３５ａが介在する。そのため、本変形例では、金属シリサイド膜３４（図１１(b) 参照）の形成の際に、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの電気的接続を図ることを目的に、図１１(a) に示すように、第３のゲート絶縁膜３５ａの上部を除去し溝Ｒを形成して、溝Ｒ内に、第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面を露出させる。これにより、図１１(b) に示す図は、ゲート長方向の断面図であるため図示されないが、金属シリサイド膜３４を、後述の図１２に示すように、溝Ｒ内に露出する第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面の上に接して形成することができるので、第２の金属膜３０ａと第２のシリコン膜１５ｂとを電気的に接続させて、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの電気的接続を図ることができる。
【０１５９】
以下に、本発明の第２の実施形態の変形例に係る半導体装置の構成について、図１２を参照しながら説明する。図１２は、本発明の第２の実施形態の変形例に係る半導体装置の構成について示すゲート幅方向の断面図である。なお、図１２において、第２の実施形態における構成要素と同一の構成要素には、第２の実施形態における図９に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１６０】
図１２に示すように、第１の活性領域１０ａ上には、第３のゲート絶縁膜３５ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂと第１の金属膜１４ｂ上に形成された第２のシリコン膜（導電膜）１５ｂとからなる第２のゲート電極３０Ｂが形成されている。第２のシリコン膜１５ｂ上には、金属シリサイド膜３４が形成されている。
【０１６１】
ここで、本変形例と第２の実施形態との構造上の相違点は、以下に示す点である。
【０１６２】
本変形例では、第３のゲート絶縁膜３５ａは、第２のゲート絶縁膜１３ｂと異なる絶縁材料からなる。そして、第３のゲート絶縁膜３５ａは、図１２に示すように、第１の活性領域１０ａ上から第２の金属膜３０ａのゲート幅方向の側面上に亘って形成され、第１のゲート電極３０Ａの下部領域と第２のゲート電極３０Ｂの下部領域との間に介在している（なお、第３のゲート絶縁膜３５ａは、図１１(c) に示すように、第２の金属膜３０ａのゲート幅方向の側面上だけでなくゲート長方向の側面上にも形成されている）。また、金属シリサイド膜３４は、溝Ｒ内に露出する第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面の上に接して形成されている。そして、金属シリサイド膜３４により、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとが電気的に接続している。
【０１６３】
これに対し、第２の実施形態では、第１のゲート絶縁膜１３ａは、第２のゲート絶縁膜１３ｂと同じ絶縁材料からなる。そして、第１のゲート絶縁膜１３ａは、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの間に介在していない。
【０１６４】
このように、ｎ型ＭＩＳ形成領域のゲート絶縁膜とｐ型ＭＩＳ形成領域のゲート絶縁膜とが、本変形例では互いに異なる絶縁材料からなるのに対し、第２の実施形態では互いに同じ絶縁材料からなる。
【０１６５】
本変形例によると、第２の実施形態と同様の効果を得ることができる。
【０１６６】
加えて、第３のゲート絶縁膜３５ａは、ｎ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｎ型ＭＩＳトランジスタ用に最適化された絶縁材料（以下、「ｎＭＩＳ用絶縁材料」と称す）からなると共に、第２のゲート絶縁膜１３ｂは、ｐ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｐ型ＭＩＳトランジスタ用に最適化された絶縁材料（以下、「ｐＭＩＳ用絶縁材料」と称す）からなるため、トランジスタ設計の自由度が増し、所望のトランジスタ特性を実現することができる。
【０１６７】
なお、第１，第２の実施形態では、第１の金属膜１４としてｐＭＩＳ用金属材料からなるｐＭＩＳ用金属膜を用いると共に第２の金属膜３０としてｎＭＩＳ用金属材料からなるｎＭＩＳ用金属膜を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜（ｐＭＩＳ用金属膜）１４ａ及び第１のシリコン膜１５ａを、第２の金属膜（ｎＭＩＳ用金属膜）３０ａと置換して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２のゲート電極形成部１４Ｂにおける第１の金属膜（ｐＭＩＳ用金属膜）１４ｂを含む第２のゲート電極３０Ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６８】
その反対に、第１の金属膜１４としてｎＭＩＳ用金属膜を用いると共に第２の金属膜３０としてｐＭＩＳ用金属膜を用いてもよい。但し、この場合、第２のゲート電極形成部における第１の金属膜（ｎＭＩＳ用金属膜）及び第２のシリコン膜を、第２の金属膜（ｐＭＩＳ用金属膜）と置換して、第２の金属膜からなる第２のゲート電極を形成する一方、第１のゲート電極形成部における第１の金属膜（ｎＭＩＳ用金属膜）を含む第１のゲート電極を形成する。
【０１６９】
また、第２の実施形態の変形例においても、第１の金属膜１４としてｎＭＩＳ用金属膜を用いると共に第２の金属膜３０としてｐＭＩＳ用金属膜を用いてもよい。但し、この場合、ゲート絶縁膜形成膜１３としてｎＭＩＳ用絶縁材料からなるｎＭＩＳ用絶縁膜を用いると共に、ゲート絶縁膜形成膜３５としてｐＭＩＳ用絶縁材料からなるｐＭＩＳ用絶縁膜を用いる。
【０１７０】
なお、第１, 第２の実施形態及びその変形例では、図３(c) に示すように、第１，第２の外側サイドウォール２０ａ，２０ｂの除去後、図３(d) に示すように、絶縁膜２７として、例えばプラズマＣＶＤ法により、シリコン窒化膜からなる下地絶縁膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２の外側サイドウォール２０ａ，２０ｂの除去後、絶縁膜２７として、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を形成してもよい。ここで、応力絶縁膜の形成方法の具体例としては、例えばプラズマＣＶＤ法により、水素を多量に含むシリコン窒化膜を堆積した後、紫外線照射により、シリコン窒化膜に含まれる水素を飛ばして、シリコン窒化膜からなる応力絶縁膜を形成する方法が挙げられる。
【０１７１】
このようにすると、応力絶縁膜により、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加して、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。そのため、第１，第２の実施形態及びその変形例のようにシリコン混晶層２４によりｐ型ＭＩＳトランジスタの駆動能力を向上させるのに加えて、応力絶縁膜によりｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１７２】
加えて、第１，第２の外側サイドウォール２０ａ，２０ｂの除去後に応力絶縁膜が形成されるため、第１，第２の外側サイドウォール２０ａ，２０ｂの除去分だけ、応力絶縁膜を厚く形成することができるため、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができる。
【０１７３】
さらに、第１，第２の外側サイドウォール２０ａ，２０ｂの除去分だけ、応力絶縁膜を、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができるので、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力をより一層効果的に印加することができる。
【０１７４】
このように、絶縁膜２７として、下地絶縁膜ではなく応力絶縁膜を用いた場合、応力絶縁膜の形成前に、第１，第２の外側サイドウォール２０ａ，２０ｂを予め除去することにより、応力絶縁膜による引っ張り応力を、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１７５】
一方、絶縁膜２７として、第１，第２の実施形態及びその変形例のように下地絶縁膜を用いた場合、絶縁膜２７の形成前に、図３(c) に示すように、第１，第２の外側サイドウォール２０ａ，２０ｂを除去する必要は必ずしもない。
【０１７６】
なお、第１，第２の実施形態及びその変形例では、シリコン混晶層２４により、ｐ型ＭＩＳトランジスタの駆動能力を向上させる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ｎ型ＭＩＳトランジスタの駆動能力及びｐ型ＭＩＳトランジスタの駆動能力の双方を向上させてもよい。第１に例えば、第１，第２の実施形態及びその変形例のようにシリコン混晶層２４を設ける一方、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に形成されたトレンチ内に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン混晶層を設けてもよい。第２に例えば、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に形成されたトレンチ内に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン混晶層を設ける一方、絶縁膜２７として、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる応力絶縁膜を設けてもよい。
【０１７７】
なお、第１，第２の実施形態におけるゲート絶縁膜形成膜１３、又は、第２の実施形態の変形例におけるゲート絶縁膜形成膜１３及びゲート絶縁膜形成膜３５の具体例としては、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）、及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物、並びにタンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、又はランタン（Ｌａ）等を含む酸化物が挙げられる。第１，第２の実施形態におけるゲート絶縁膜形成膜１３として、これらの絶縁材料の中からｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方に適した絶縁材料を使用する。また、第２の実施形態の変形例におけるゲート絶縁膜形成膜１３及びゲート絶縁膜形成膜３５として、ｐ型ＭＩＳトランジスタに最適化した絶縁材料及びｎ型ＭＩＳトランジスタに最適化した絶縁材料をそれぞれ使用する。このとき、ｎ型ＭＩＳトランジスタ用のゲート絶縁膜形成膜３５とｐ型ＭＩＳトランジスタ用のゲート絶縁膜形成膜１３とで、異なる絶縁材料を使用しても良いし、同じ絶縁材料でもそれぞれの膜厚又は組成（濃度）を変えて最適化して使用しても良い。
【０１７８】
また、第１, 第２の実施形態及びその変形例では、シリコン膜１５として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコン膜等を含む他の半導体材料からなるシリコン膜を用いてもよい。
【０１７９】
また、第１, 第２の実施形態及びその変形例では、第１，第２の金属シリサイド膜２６ａ，２６ｂの形成の際に、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂの上部と反応させる金属膜として、ニッケルからなる金属膜を用いたが、これに代えて、例えば白金、コバルト、チタン、及びタングステン等のシリサイド化用金属からなる金属膜を用いてもよい。
【産業上の利用可能性】
【０１８０】
本発明は、精度良く形成されたｎ型，ｐ型ＭＩＳトランジスタのゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現することができるので、デュアルメタルゲート構造の半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１８１】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構成について示す図である。
【図７】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の構成について示すゲート幅方向の断面図である。
【図１０】(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１１】(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１２】本発明の第２の実施形態の変形例に係る半導体装置の構成について示すゲート幅方向の断面図である。
【図１３】第１の従来の半導体装置の製造方法を示すゲート幅方向の要部工程断面図である。
【図１４】(a) 〜(e) は、第２の従来の半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図１５】第２の従来の半導体装置の製造方法における問題点について示す平面図である。
【図１６】第２の従来の半導体装置の製造方法における問題点について示すゲート幅方向の断面図である。
【符号の説明】
【０１８２】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ ゲート絶縁膜形成膜
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４，１４ａ，１４ｂ 第１の金属膜
１５ シリコン膜
１５ａ 第１のシリコン膜
１５ｂ 第２のシリコン膜
１６ 保護膜
１６ａ 第１の保護膜
１６ｂ 第２の保護膜
１７ａ 第１のオフセットスペーサ
１７ｂ 第２のオフセットスペーサ
１８ａ 浅いｎ型ソースドレイン領域
１８ｂ 浅いｐ型ソースドレイン領域
１９ａ 第１の内側サイドウォール
１９ｂ 第２の内側サイドウォール
２０ａ 第１の外側サイドウォール
２０ｂ 第２の外側サイドウォール
２０Ａ 第１のサイドウォール
２０Ｂ 第２のサイドウォール
２１，２１ａ 表面保護膜
２２ レジストマスク
２３ トレンチ
２４ シリコン混晶層
２５ａ 深いｎ型ソースドレイン領域
２５ｂ 深いｐ型ソースドレイン領域
２６ａ 第１の金属シリサイド膜
２６ｂ 第２の金属シリサイド膜
２７ 絶縁膜
２８ 第１の層間絶縁膜
２９ レジストマスク
３０，３０ａ，３０ｂ 第２の金属膜
３０Ａ 第１のゲート電極
３０Ｂ 第２のゲート電極
３１ 第２の層間絶縁膜
３２ａ 第１のコンタクトホール
３２ｂ 第２のコンタクトホール
３３ａ 第１のコンタクトプラグ
３３ｂ 第２のコンタクトプラグ
３４ 金属シリサイド膜
３５ ゲート絶縁膜形成膜
３５ａ 第３のゲート絶縁膜
Ｗｎｐ 素子分離領域のゲート幅方向の幅
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に金属材料からなるゲート電極を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴの微細化が進められている。ＭＩＳＦＥＴの微細化によるゲート絶縁膜の極薄膜化に伴い、ポリシリコンゲート電極の空乏容量の顕在化及びボロンのチャネル領域への突き抜けという問題がある。この問題の解決策として、ｎ型ＭＩＳＦＥＴ（以下、「ｎ型ＭＩＳトランジスタ」と称す）のゲート電極として金属材料からなるメタルゲート電極を用いると共に、ｐ型ＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）のゲート電極として金属材料からなるメタルゲート電極を用いたデュアルメタルゲート構造の半導体装置が検討されている。
【０００３】
デュアルメタルゲート構造の半導体装置の場合、ｎ型ＭＩＳトランジスタのゲート電極と、ｐ型ＭＩＳトランジスタのゲート電極とが互いに異なる金属材料からなることが必要とされる。例えば、ｎ型ＭＩＳトランジスタのゲート電極は、４．０５ｅＶ以上で４．６ｅＶ以下の仕事関数を有する金属材料からなる一方、ｐ型ＭＩＳトランジスタのゲート電極は、４．６ｅＶ以上で５．１５ｅＶ以下の仕事関数を有する金属材料からなることが必要とされる。
【０００４】
デュアルメタルゲート構造の半導体装置の製造方法としては、例えば、第１の従来の半導体装置の製造方法（例えば非特許文献１参照）、及び第２の従来の半導体装置の製造方法（例えば非特許文献２参照）が提案されている。
【非特許文献１】Z.B.Zhang et al., “Integration of Dual Metal Gate CMOS withTaSiN(NMOS) and Ru(PMOS) Gate Electrodes on HfO2 Gate Dielectric”, VLSI2005
【非特許文献２】S.C.Song et al., “Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration”, VLSI2006
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、第１，第２の従来の半導体装置の製造方法では、以下に示す問題がある。
【０００６】
以下に、第１の従来の半導体装置の製造方法及びその問題点について順に説明する。第１の従来の半導体装置の製造方法について、図１３を参照しながら説明する。図１３は、第１の従来の半導体装置の製造方法を示すゲート幅方向の要部工程断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０００７】
まず、半導体基板１００の上部に素子分離領域１０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１０１に囲まれた第１の活性領域１００ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１０１に囲まれた第２の活性領域１００ｂが形成される。その後、半導体基板１００におけるｎ型ＭＩＳ形成領域にｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるｐ型ＭＩＳ形成領域にｎ型ウェル領域１０２ｂを形成する。
【０００８】
次に、半導体基板１００上に、ゲート絶縁膜形成膜、ｎ型ＭＩＳトランジスタ用のゲート電極材料（以下、「ｎＭＩＳ用金属材料」と称す）からなる第１の金属膜、ｐ型ＭＩＳトランジスタ用のゲート電極材料（以下、「ｐＭＩＳ用金属材料」と称す）からなる第２の金属膜、及びシリコン膜を順次形成する。
【０００９】
このようにして、図１３に示すように、第１の活性領域１００ａ上に、ゲート絶縁膜形成膜１０３ａ、第１の金属膜１０４ａ、第２の金属膜１０５ａ、及びシリコン膜１０６ａが順次形成された第１のパターニング部１０７Ａを形成すると共に、第２の活性領域１００ｂ上に、ゲート絶縁膜形成膜１０３ｂ、第２の金属膜１０５ｂ、及びシリコン膜１０６ｂが順次形成された第２のパターニング部１０７Ｂを形成する。
【００１０】
その後、図示しないが、シリコン膜１０６ａ，１０６ｂ上に形成されたゲートパターン形状を有するレジストをマスクにして、ドライエッチング法により、第１のパターニング部１０７Ａをパターニングして、ゲート絶縁膜形成膜１０３ａからなる第１のゲート絶縁膜、並びに第１の金属膜１０４ａ、第２の金属膜１０５ａ、及びシリコン膜１０６ａからなる第１のゲート電極を形成すると共に、第２のパターニング部１０７Ｂをパターニングして、ゲート絶縁膜形成膜１０３ｂからなる第２のゲート絶縁膜、並びに第２の金属膜１０５ｂ及びシリコン膜１０６ｂからなる第２のゲート電極を形成する。
【００１１】
ここで、第１の従来の半導体装置の製造方法における問題点について説明する。第１の従来の半導体装置の製造方法では、図１３に示すように、第１のパターニング部１０７Ａと第２のパターニング部１０７Ｂとは、互いに構成が異なるにも拘わらず（詳細には、第１のパターニング部１０７Ａの構成は４層構成であるのに対し、第２のパターニング部１０７Ｂの構成は３層構成である）、互いに同一の工程において、すなわち、互いに同一のエッチング条件の下、パターニングされるため、第１のゲート電極及び第２のゲート電極の双方を精度良く形成することができないという問題がある。例えば、エッチング条件を、第２のゲート電極が精度良く形成されるエッチング条件にした場合、第１のパターニング部１０７Ａにおける第１の金属膜１０４ａ及びゲート絶縁膜形成膜１０３ａがエッチングされずに残存するため、第１のゲート電極を精度良く形成することができない。一方、例えば、エッチング条件を、第１のゲート電極が精度良く形成されるエッチング条件にした場合、ｐ型ＭＩＳ形成領域の半導体基板１００及び素子分離領域１０１中にエッチング削れが発生するので、第２のゲート電極を精度良く形成することができない。
【００１２】
以下に、第２の従来の半導体装置の製造方法及びその問題点について順に説明する。第２の従来の半導体装置の製造方法について、図１４(a) 〜(e) を参照しながら説明する。図１４(a) 〜(e) は、第２の従来の半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００１３】
まず、半導体基板２００の上部に素子分離領域２０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域２０１に囲まれた第１の活性領域２００ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域２０１に囲まれた第２の活性領域２００ｂが形成される。その後、半導体基板２００におけるｎ型ＭＩＳ形成領域にｐ型ウェル領域２０２ａを形成する一方、半導体基板２００におけるｐ型ＭＩＳ形成領域にｎ型ウェル領域２０２ｂを形成する。
【００１４】
次に、半導体基板２００上に、ｎ型ＭＩＳトランジスタ用のゲート絶縁膜材料（以下、「ｎＭＩＳ用絶縁材料」と称す）からなる第１のゲート絶縁膜形成膜、ｎＭＩＳ用金属材料からなる第１の金属膜、及び第１のマスク膜を順次形成する。その後、図１４(a) に示すように、フォトリソグラフィ法により、第１のマスク膜上にｎ型ＭＩＳ形成領域を覆うレジストマスク２０６を形成する。
【００１５】
次に、レジストマスク２０６をマスクにして、第１のマスク膜をエッチングして、第１のマスク膜２０５ａを形成した後、レジストマスク２０６を除去する。その後、第１のマスク膜２０５ａをマスクにして、第１の金属膜２０４、及び第１のゲート絶縁膜形成膜２０３を順次エッチングする。
【００１６】
次に、図１４(b) に示すように、半導体基板２００上に、ｐ型ＭＩＳトランジスタ用のゲート絶縁膜材料（以下、「ｐＭＩＳ用絶縁材料」と称す）からなる第２のゲート絶縁膜形成膜２０７、ｐＭＩＳ用金属材料からなる第２の金属膜２０８、及び第２のマスク膜２０９を順次形成する。その後、フォトリソグラフィ法により、第２のマスク膜２０９上にｐ型ＭＩＳ形成領域を覆うレジストマスク２１０を形成する。
【００１７】
次に、図１４(c) に示すように、レジストマスク２１０をマスクにして、第２のマスク膜２０９をエッチングして、第２のマスク膜２０９ｂを形成した後、レジストマスク２１０を除去する。その後、第２のマスク膜２０９ｂをマスクにして、第２の金属膜２０８、及び第２のゲート絶縁膜形成膜２０７を順次エッチングする。
【００１８】
次に、図１４(d) に示すように、第１，第２のマスク膜２０５ａ，２０９ｂを除去した後、第１の金属膜２０４及び第２の金属膜２０８上に、シリコン膜２１１を形成する。
【００１９】
このようにして、図１４(d) に示すように、第１の活性領域２００ａ上に、第１のゲート絶縁膜形成膜２０３、第１の金属膜２０４、及びシリコン膜２１１が順次形成された第１のパターニング部を形成すると共に、第２の活性領域２００ｂ上に、第２のゲート絶縁膜形成膜２０７、第２の金属膜２０８、及びシリコン膜２１１が順次形成された第２のパターニング部を形成する。
【００２０】
次に、図１４(e) に示すように、フォトリソグラフィ法により、シリコン膜２１１上にゲートパターン形状を有するレジスト（図示せず）を形成した後、レジストをマスクにして、エッチング法により、第１のパターニング部をパターニングして、第１のゲート絶縁膜２０３ａ、並びに第１の金属膜２０４ａ及び第１のシリコン膜２１１ａからなる第１のゲート電極２１２Ａを形成すると共に、第２のパターニング部をパターニングして、第２のゲート絶縁膜２０７ｂ、並びに第２の金属膜２０８ｂ及び第２のシリコン膜２１１ｂからなる第２のゲート電極２１２Ｂを形成する。
【００２１】
ここで、第２の従来の半導体装置の製造方法における問題点について、図１５を参照しながら説明する。図１５は、第２の従来の半導体装置の製造方法における問題点について示す平面図である。なお、図１５に示すXIVe-XIVe線は、図１４(e) に示す断面図の断面線に相当する。
【００２２】
ｐ型ＭＩＳ形成領域を覆うレジストマスク２１０が、ゲート幅方向にずれて形成されて、図１４(b) に示すように、レジストマスク２１０のゲート幅方向の端部が、ｎ型ＭＩＳ形成領域側に位置すると、図１４(d) に示すように、素子分離領域２０１上に、第１のマスク膜２０５ａの残部２０５ｃ、第２のゲート絶縁膜形成膜２０７の残部２０７ｃ、及び第２の金属膜２０８の残部２０８ｃからなる残部ｒが突出して形成される。
【００２３】
この残部ｒが形成された状態でパターニングを行うと、図１５に示すように、素子分離領域２０１上に、ゲート長方向に伸びるように、パターニングされた残部ｒｐ（なお、パターニングされた残部ｒｐは、図１４(e) に示すように、パターニングされた残部２０５ｃｐと、パターニングされた残部２０７ｃｐと、パターニングされた残部２０８ｃｐとからなる）が残存する。加えて、パターニングされた残部ｒｐのゲート幅方向の側面上に、シリコン膜２１１からなる側壁絶縁膜２１１ｃが形成される。
【００２４】
パターニングされた残部ｒｐ（又は側壁絶縁膜２１１ｃ）により、第１，第２のゲート電極２１２Ａ，２１２Ｂが、第１，第２のゲート電極２１２Ａ，２１２Ｂとゲート長方向に沿って隣り合う他の第１，第２のゲート電極（図示せず）と電気的に接続するため、第１，第２のゲート電極２１２Ａ，２１２Ｂはゲート電極としての機能を果たさない。このように、第２の従来の半導体装置の製造方法では、第１，第２のゲート電極２１２Ａ，２１２Ｂを形成することができないという問題がある。
【００２５】
なお、この問題の要因として、ｐ型ＭＩＳ形成領域を覆うレジストマスク２１０がｎ型ＭＩＳ形成領域側にずれて形成される場合を具体例に挙げて説明したが、仮にレジストマスク２１０がｎ型ＭＩＳ形成領域側にずれて形成されることがなくとも、ｎ型ＭＩＳ形成領域を覆うレジストマスク２０６がｐ型ＭＩＳ形成領域側にずれて形成されることにより、上記と同様の問題が生じる。すなわち、図１４(a) に示す工程において、レジストマスク２０６が、ｐ型ＭＩＳ形成領域側にずれて形成された場合、図１６に示すように、素子分離領域２０１上に残部ｒが突出して形成される。
【００２６】
ここで、上記の問題は、素子分離領域２０１のゲート幅方向の幅を拡げることで回避することが可能である。すなわち、素子分離領域２０１に予め合わせマージン（余裕領域）を設けて、素子分離領域２０１のゲート幅方向の幅を拡げることで、図１４(a) に示す工程において、レジストマスク２０６の形成の際に、レジストマスク２０６がゲート幅方向にずれて形成されることがあっても、レジストマスク２０６のゲート幅方向の端部を、ｐ型ＭＩＳ形成領域側に位置させずに、ｎ型ＭＩＳ形成領域側に位置させることができる。それと共に、図１４(b) に示す工程において、レジストマスク２１０の形成の際に、レジストマスク２１０がゲート幅方向にずれて形成されることがあっても、レジストマスク２１０のゲート幅方向の端部を、ｎ型ＭＩＳ形成領域側に位置させずに、ｐ型ＭＩＳ形成領域側に位置させることができる。しかしながら、この場合、次に示す問題がある。すなわち、レジストマスク２０６の形成、及びレジストマスク２１０の形成の際に、素子分離領域２０１に合わせマージンが必要とされるため、素子分離領域２０１のゲート幅方向の幅を縮小化することができないという問題がある。
【００２７】
さらに、第２の従来の半導体装置の製造方法では、図１４(d) に示すように、第１のパターニング部と第２のパターニング部とは、互いに構成が異なるにも拘わらず（詳細には、第１，第２のパターニング部は、互いに同一のシリコン膜２１１を有するものの、互いに異なる第１，第２のゲート絶縁膜形成膜２０３，２０７及び第１，第２の金属膜２０４，２０８を有する）、言い換えれば、互いにエッチング特性が異なるにも拘わらず、互いに同一のエッチング条件の下、パターニングされるため、第１，第２のゲート電極の双方を精度良く形成することができないという問題もある。
【００２８】
このように、第２の従来の半導体装置の製造方法では、第１，第２のゲート電極を形成することは可能なものの、第１，第２のゲート電極の双方を精度良く形成することはできず、さらに、素子分離領域２０１のゲート幅方向の幅を縮小化することができないという問題がある。
【００２９】
以上のように、第１の従来の半導体装置の製造方法では、第１，第２のゲート電極の双方を精度良く形成することができないという問題がある。一方、第２の従来の半導体装置の製造方法では、第１，第２のゲート電極の双方を精度良く形成することができないだけでなく、さらに、素子分離領域のゲート幅方向の幅を縮小化することができないという問題がある。
【００３０】
前記に鑑み、本発明の目的は、互いに異なる金属材料からなるゲート電極を有するｎ型，ｐ型ＭＩＳトランジスタを備えた半導体装置において、精度良く形成されたｎ型，ｐ型ＭＩＳトランジスタのゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現することである。
【課題を解決するための手段】
【００３１】
前記の目的を達成するために、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第２の金属膜からなる第１のゲート電極と、第１のゲート電極の側面上から第１の活性領域における第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され第１の金属膜と第１の金属膜上に形成された導電膜とからなる第２のゲート電極と、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１のゲート電極及び第２のゲート電極の各上面上には、絶縁膜が形成されていないことを特徴とする。
【００３２】
本発明に係る半導体装置によると、精度良く形成された第１，第２のゲート電極を実現することができる。加えて、ゲート幅方向の幅が縮小化された素子分離領域を実現することができるので、半導体装置の微細化を図ることができる。
【００３３】
本発明に係る半導体装置において、第１の金属膜は、第２の金属膜に比べて膜厚が薄いことが好ましい。
【００３４】
本発明に係る半導体装置において、第１の金属膜と第２の金属膜とは、互いに仕事関数が異なっていることが好ましい。
【００３５】
本発明に係る半導体装置において、絶縁膜の膜厚は、第１のゲート電極の膜厚に比べて薄いことが好ましい。
【００３６】
本発明に係る半導体装置において、導電膜は、第２の金属膜からなることが好ましい。
【００３７】
本発明に係る半導体装置において、導電膜は、シリコン膜からなり、シリコン膜上に形成された金属シリサイド膜をさらに備えていることが好ましい。
【００３８】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第２のゲート絶縁膜と同じ絶縁材料からなることが好ましい。
【００３９】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第２のゲート絶縁膜と異なる絶縁材料からなることが好ましい。
【００４０】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第２のゲート電極の側面上に形成された断面形状がＬ字状の第２の内側サイドウォールとをさらに備え、絶縁膜は、第１の内側サイドウォール及び第２の内側サイドウォールの上に接して形成されていることが好ましい。
【００４１】
本発明に係る半導体装置において、絶縁膜は、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせる応力絶縁膜であることが好ましい。
【００４２】
このようにすると、応力絶縁膜により、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を印加して、第１のＭＩＳトランジスタの駆動能力を向上させることができる。
【００４３】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、絶縁膜は、シリコン窒化膜からなり、第１の応力は、引っ張り応力であることが好ましい。
【００４４】
本発明に係る半導体装置において、第２の活性領域における第２のゲート電極の外側方下に形成されたソースドレイン領域をさらに備え、ソースドレイン領域は、第２の活性領域に設けられたトレンチ内に形成され、第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせるシリコン混晶層を含むことが好ましい。
【００４５】
このようにすると、シリコン混晶層により、第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を印加して、第２のＭＩＳトランジスタの駆動能力を向上させることができる。
【００４６】
本発明に係る半導体装置において、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、シリコン混晶層は、ＳｉＧｅ層からなり、第２の応力は、圧縮応力であることが好ましい。
【００４７】
本発明に係る半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが好ましい。
【００４８】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、第１の活性領域上に第１のゲート絶縁膜、第１の金属膜及び第１のシリコン膜を有する第１のゲート電極形成部を形成すると共に、第２の活性領域上に第２のゲート絶縁膜、第１の金属膜及び第２のシリコン膜を有する第２のゲート電極形成部を形成する工程（ａ）と、工程（ａ）の後に、半導体基板上に第１のゲート電極形成部及び第２のゲート電極形成部を覆う絶縁膜を形成する工程（ｂ）と、第１のゲート電極形成部及び第２のゲート電極形成部の上に形成されている絶縁膜を除去して、第１のゲート電極形成部における第１のシリコン膜及び第２のゲート電極形成部における第２のシリコン膜の各上面を露出する工程（ｃ）と、工程（ｃ）の後に、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を順次除去して、第１の活性領域上に絶縁膜に囲まれた第１の凹部を形成する工程（ｄ）と、第１の凹部内に第２の金属膜を形成する工程（ｅ）とを備え、第１のＭＩＳトランジスタの第１のゲート電極は、第２の金属膜からなり、第２のＭＩＳトランジスタの第２のゲート電極は、第２のゲート電極形成部における第１の金属膜を含むことを特徴とする。
【００４９】
本発明に係る半導体装置の製造方法によると、互いに同一の工程において、第１，第２のゲート電極形成部を形成した後、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を順次除去して形成された第１の凹部内に、第２の金属膜を形成して、第２の金属膜からなる第１のゲート電極を形成する。一方、第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成する。そのため、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を、第２の金属膜に置換するに当たっては、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の際には、素子分離領域に合わせマージンは必要とされない。従って、素子分離領域に合わせマージンが必要とされる工程数を削減することができるため、合わせマージンのゲート幅方向の幅を狭くして、素子分離領域のゲート幅方向の幅を縮小化することができるので、半導体装置の微細化を図ることができる。
【００５０】
加えて、互いに同一の工程において、互いに同一の構成の第１，第２のゲート電極形成部（言い換えれば、互いに同一のエッチング特性の第１，第２のゲート電極形成部）を形成するため、第１，第２のゲート電極形成部を容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部における第１の金属膜及び第１のシリコン膜を、第２の金属膜と置換して、第２の金属膜からなる第１のゲート電極を形成することができる。一方、精度良く形成された第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成することができるため、精度良く形成された第１，第２のゲート電極を実現することができる。
【００５１】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上に第１のゲート絶縁膜が底面に露出する第１の凹部を形成すると共に、第２のゲート電極形成部における第２のシリコン膜を除去して、第２の活性領域上に絶縁膜に囲まれ、第１の金属膜が底面に露出する第２の凹部を形成する工程を含み、工程（ｅ）は、第１の凹部内における第１のゲート絶縁膜上に第２の金属膜を形成すると共に、第２の凹部内における第１の金属膜上に第２の金属膜を形成する工程を含み、第２のゲート電極は、第２のゲート電極形成部における第１の金属膜と、第１の金属膜上に形成された第２の金属膜とからなることが好ましい。
【００５２】
このようにすると、第１のゲート電極形成部における第１の金属膜の除去の際には、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の形成の際には、素子分離領域に合わせマージンは必要とされないため、素子分離領域に合わせマージンが必要とされる工程数を１回に抑えることができる。
【００５３】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上に第１のゲート絶縁膜が底面に露出する第１の凹部を形成する工程を含み、工程（ｅ）は、第１の凹部内における第１のゲート絶縁膜上に第２の金属膜を形成する工程を含み、工程（ｅ）の後に、第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、第２のゲート電極は、第２のゲート電極形成部における第１の金属膜及び第２のシリコン膜からなることが好ましい。
【００５４】
このようにすると、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜の除去の際には、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の形成の際には、素子分離領域に合わせマージンは必要とされないため、素子分離領域に合わせマージンが必要とされる工程数を１回に抑えることができる。
【００５５】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１のゲート電極形成部における第１のシリコン膜、第１の金属膜及び第１のゲート絶縁膜を順次除去して、第１の活性領域上に第１の活性領域が底面に露出する第１の凹部を形成する工程を含み、工程（ｅ）は、第１の凹部内に第３のゲート絶縁膜を形成すると共に、第３のゲート絶縁膜上に第２の金属膜を形成する工程を含み、工程（ｅ）の後に、第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、第２のゲート電極は、第２のゲート電極形成部における第１の金属膜及び第２のシリコン膜からなることが好ましい。
【００５６】
このようにすると、第１のゲート電極形成部における第１のシリコン膜、第１の金属膜及び第１のゲート絶縁膜の除去の際には、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の形成の際には、素子分離領域に合わせマージンは必要とされないため、素子分離領域に合わせマージンが必要とされる工程数を１回に抑えることができる。
【００５７】
本発明に係る半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、第１のゲート電極形成部の側面上に断面形状がＬ字状の第１の内側サイドウォールを形成すると共に、第２のゲート電極形成部の側面上に断面形状がＬ字状の第２の内側サイドウォールを形成する工程（ｇ）をさらに備え、工程（ｂ）において、絶縁膜を、第１の内側サイドウォール及び第２の内側サイドウォールの上に接して形成することが好ましい。
【００５８】
本発明に係る半導体装置の製造方法において、工程（ａ）の後で、工程（ｂ）の前に、第２の活性領域における第２のゲート電極形成部の外側方下にトレンチを形成する工程（ｈ）と、トレンチ内に、第２の活性領域におけるチャネル領域のゲート長方向に応力を生じさせるシリコン混晶層を形成する工程（ｉ）とをさらに備えていることが好ましい。
【発明の効果】
【００５９】
本発明に係る半導体装置及びその製造方法によると、互いに同一の工程において、第１，第２のゲート電極形成部を形成した後、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を順次除去して形成された第１の凹部内に、第２の金属膜を形成して、第２の金属膜からなる第１のゲート電極を形成する。一方、第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成する。そのため、第１のゲート電極形成部における第１のシリコン膜及び第１の金属膜を、第２の金属膜に置換するに当たっては、素子分離領域に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部の際には、素子分離領域に合わせマージンは必要とされない。従って、素子分離領域に合わせマージンが必要とされる工程数を削減することができるため、合わせマージンのゲート幅方向の幅を狭くして、素子分離領域のゲート幅方向の幅を縮小化することができるので、半導体装置の微細化を図ることができる。
【００６０】
加えて、互いに同一の工程において、互いに同一の構成の第１，第２のゲート電極形成部を形成するため、第１，第２のゲート電極形成部を容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部における第１の金属膜及び第１のシリコン膜を、第２の金属膜と置換して、第２の金属膜からなる第１のゲート電極を形成することができる。一方、精度良く形成された第２のゲート電極形成部における第１の金属膜を含む第２のゲート電極を形成することができるため、精度良く形成された第１，第２のゲート電極を実現することができる。
【発明を実施するための最良の形態】
【００６１】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００６２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００６３】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、図２(a) 〜(d) 、図３(a) 〜(d) 、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。図１(a) 〜図５(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００６４】
まず、図１(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１１に囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１１に囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入した後、半導体基板１０に対して例えば８５０℃，３０秒間の熱処理を施すことにより、半導体基板１０におけるｎ型ＭＩＳ形成領域に、ｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、ｎ型ウェル領域１２ｂを形成する。
【００６５】
次に、図１(b) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ（Ｉn-Ｓitu Ｓteam Ｇeneration）酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８〜１ｎｍ程度のシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えば有機金属気相堆積（Ｍetal Ｏrganic Ｃhemical Ｖapor Ｄeposition：ＭＯＣＶＤ）法により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３としては、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが望ましい。
【００６６】
その後、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法、ＡＬＤ（Ａtomic Ｌayer Ｄeposition）法、又はスパッタ法等により、例えば窒化チタン（ＴｉＮ）からなる第１の金属膜１４を堆積する。ここで、第１の金属膜１４としては、ｐ型ＭＩＳトランジスタ用に最適化された金属材料又は金属化合物材料（以下、「ｐＭＩＳ用金属材料」と称す）からなり、４．６ｅＶ以上で５．１５ｅＶ以下の仕事関数を有することが望ましい。そして、第１の金属膜１４の具体例としては、ＴｉＮ膜の他に、例えば、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）若しくはタングステン（Ｗ）等の金属、又はＴｉ、Ｒｕ、Ｐｔ及びＷのうち少なくとも１種以上の金属を含む窒化物、炭素窒化物若しくは珪素窒化物等が挙げられる。その後、例えばＣＶＤ法により、第１の金属膜１４上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜１５を堆積した後、例えばＣＶＤ法により、シリコン膜１５上に、例えば膜厚が３０ｎｍのシリコン酸化膜からなる保護膜１６を堆積する。
【００６７】
次に、図１(c) に示すように、フォトリソグラフィ法により、保護膜１６上に、ゲートパターン形状を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、ドライエッチング法により、保護膜１６、シリコン膜１５、第１の金属膜１４及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ、第１のシリコン膜１５ａ及び第１の保護膜１６ａを順次形成すると共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ、第２のシリコン膜１５ｂ及び第２の保護膜１６ｂを順次形成する。
【００６８】
このようにして、第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを有する第１のゲート電極形成部１４Ａを形成すると共に、第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ及び第２のシリコン膜１５ｂを有する第２のゲート電極形成部１４Ｂを形成する。
【００６９】
次に、図１(d) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極形成部１４Ａの側面上に第１のオフセットスペーサ１７ａを形成すると共に、第２のゲート電極形成部１４Ｂの側面上に第２のオフセットスペーサ１７ｂを形成する。
【００７０】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成した後、第１の活性領域１０ａに、第１のゲート電極形成部１４Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のゲート電極形成部１４Ａの側方下に接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８ａを自己整合的に形成する。一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成した後、第２の活性領域１０ｂに、第２のゲート電極形成部１４Ｂをマスクにして、例えばＢＦ2等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のゲート電極形成部１４Ｂの側方下に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１８ｂを自己整合的に形成する。
【００７１】
次に、図２(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる第１の絶縁膜、及び膜厚が３０ｎｍのシリコン窒化膜からなる第２の絶縁膜を順次堆積した後、第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極形成部１４Ａの側面上に、第１のオフセットスペーサ１７ａを介して、断面形状がＬ字状の第１の絶縁膜からなる第１の内側サイドウォール１９ａと第１の内側サイドウォール１９ａ上に形成された第２の絶縁膜からなる第１の外側サイドウォール２０ａとで構成された第１のサイドウォール２０Ａを形成すると共に、第２のゲート電極形成部１４Ｂの側面上に、第２のオフセットスペーサ１７ｂを介して、断面形状がＬ字状の第１の絶縁膜からなる第２の内側サイドウォール１９ｂと第２の内側サイドウォール１９ｂ上に形成された第２の絶縁膜からなる第２の外側サイドウォール２０ｂとで構成された第２のサイドウォール２０Ｂを形成する。
【００７２】
次に、図２(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる表面保護膜２１を堆積する。
【００７３】
次に、図２(c) に示すように、表面保護膜２１上に、ｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジストマスク２２を形成した後、第２の外側サイドウォール２０ｂ（シリコン窒化膜）と選択比のある異方性ドライエッチング法を用いて、ｐ型ＭＩＳ形成領域に形成されている表面保護膜２１を除去して、ｎ型ＭＩＳ形成領域に表面保護膜２１ａを残存させる。これにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下の領域、すなわち、ソースドレイン形成領域の表面を露出させる。
【００７４】
次に、図２(d) に示すように、レジストマスク２２を除去した後、表面保護膜２１ａ（シリコン酸化膜）、第２の保護膜１６ｂ（シリコン酸化膜）、第２のオフセットスペーサ１７ｂ（シリコン酸化膜）、第２の内側サイドウォール１９ｂ（シリコン酸化膜）及び第２の外側サイドウォール２０ｂ（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、表面に露出されている第２の活性領域１０ｂをエッチングする。これにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下の領域（すなわちソースドレイン形成領域）に、例えば深さが６０ｎｍのトレンチ２３を形成する。このとき、第１の活性領域１０ａの表面は表面保護膜２１ａで覆われているため、第１の活性領域１０ａはエッチングされない。また、第１のシリコン膜１５ａの上面は第１の保護膜１６ａ及び表面保護膜２１ａで順次覆われている一方、第２のシリコン膜１５ｂの上面は第２の保護膜１６ｂで覆われているため、第１，第２のシリコン膜１５ａ，１５ｂはエッチングされない。
【００７５】
次に、図３(a) に示すように、例えばフッ酸処理により、トレンチ２３内のエッチング残渣及び自然酸化膜等を除去した後、例えばＣＶＤ法により、例えばシランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）を、例えばジボランガス（Ｂ2Ｈ6）等のｐ型ドーパントガスと共に例えば６５０〜７００℃の温度で供給することにより、トレンチ２３内を充填するようにｐ型ＳｉＧｅ層からなるシリコン混晶層２４をエピタキシャル成長させる。このとき、第１の活性領域１０ａの表面は表面保護膜２１ａで覆われているため、第１の活性領域１０ａ上にＳｉＧｅ層はエピタキシャル成長されない。また、第１のシリコン膜１５ａの上面は第１の保護膜１６ａ及び表面保護膜２１ａで順次覆われている一方、第２のシリコン膜１５ｂの上面は第２の保護膜１６ｂで覆われているため、第１，第２のシリコン膜１５ａ，１５ｂ上にＳｉＧｅ層はエピタキシャル成長されない。
【００７６】
その後、半導体基板１０及び第１の外側サイドウォール２０ａ（シリコン窒化膜）と選択比のあるドライエッチング法を用いる、又はこれらの膜と選択比のあるドライエッチング法及びウェットエッチング法を順次組み合わせて用いて、ｎ型ＭＩＳ形成領域に形成されている表面保護膜２１ａを除去して、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下の領域、すなわち、ソースドレイン形成領域の表面を露出させる。
【００７７】
このように図２(b) 〜図３(a) に示す工程を順次経ることにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下に形成されたトレンチ２３内に、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせるシリコン混晶層２４を形成する。
【００７８】
次に、図３(b) に示すように、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極形成部１４Ａ、第１のオフセットスペーサ１７ａ及び第１のサイドウォール２０Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に、浅いｎ型ソースドレイン領域１８ａよりも深い接合深さを有し、接合深さが比較的深いｎ型ソースドレイン領域２５ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極形成部１４Ｂ、第２のオフセットスペーサ１７ｂ及び第２のサイドウォール２０Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下に、浅いｐ型ソースドレイン領域１８ｂよりも深い接合深さを有し、接合深さが比較的深いｐ型ソースドレイン領域２５ｂを自己整合的に形成する。その後、熱処理により、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂに含まれる不純物を活性化させる。
【００７９】
このように、深いｐ型ソースドレイン領域２５ｂは、第２の活性領域１０ｂに設けられたトレンチ２３内に形成されたシリコン混晶層２４を含むように形成される。
【００８０】
次に、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂのＳｉと金属膜のＮｉとを反応させて、深いｎ型ソースドレイン領域２５ａ及び深いｐ型ソースドレイン領域２５ｂの上部に、ニッケルシリサイドからなる第１，第２の金属シリサイド膜２６ａ，２６ｂを形成する。
【００８１】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、第１，第２のオフセットスペーサ１７ａ，１７ｂ及び第１，第２のサイドウォール２０Ａ，２０Ｂ等の上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２の金属シリサイド膜２６ａ，２６ｂのシリサイド組成比を安定化させる。
【００８２】
次に、図３(c) に示すように、例えば、第１，第２の内側サイドウォール１９ａ，１９ｂ（シリコン酸化膜）と選択比のあるドライエッチング法を用いて、第１の外側サイドウォール２０ａ（シリコン窒化膜）及び第２の外側サイドウォール２０ｂ（シリコン窒化膜）を除去する。
【００８３】
次に、図３(d) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる絶縁膜２７を堆積する。
【００８４】
このように、絶縁膜２７は、表面に第１の保護膜１６ａが形成された第１のゲート電極形成部１４Ａ、及び表面に第２の保護膜１６ｂが形成された第２のゲート電極形成部１４Ｂを覆うように形成される。そして、絶縁膜２７は、第１の外側サイドウォール２０ａが除去された断面形状がＬ字状の第１の内側サイドウォール１９ａ、及び第２の外側サイドウォール２０ｂが除去された断面形状がＬ字状の第２の内側サイドウォール１９ｂの上に接して形成される。
【００８５】
その後、例えばＣＶＤ法により、絶縁膜２７上に、シリコン酸化膜からなる第１の層間絶縁膜２８を堆積した後、例えばＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法により、第１の層間絶縁膜２８の表面の平坦化を行いながら、第１の保護膜１６ａ及び第２の保護膜１６ｂの上に形成されている絶縁膜２７の上面が露出するまで、第１の層間絶縁膜２８を研磨除去する。
【００８６】
次に、図４(a) に示すように、第１，第２のシリコン膜（ポリシリコン膜）１５ａ，１５ｂと選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａ、及び第２のゲート電極形成部１４Ｂの上に形成されている第１，第２の保護膜（シリコン酸化膜）１６ａ,１６ｂ及び絶縁膜（シリコン窒化膜）２７を除去して、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ、及び第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂの上面を露出する。このとき、第１のゲート電極形成部１４Ａ及び第２のゲート電極形成部１４Ｂの側方に形成されている第１，第２のオフセットスペーサ１７ａ，１７ｂ、第１，第２の内側サイドウォール１９ａ，１９ｂ、絶縁膜２７、及び第１の層間絶縁膜２８は、その上面高さが、第１，第２のシリコン膜１５ａ，１５ｂの上面高さと同じ又は同程度になるまで同時に除去される。
【００８７】
このように、絶縁膜２７は、第１，第２のゲート電極形成部１４Ａ，１４Ｂの側面上から第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極形成部１４Ａ，１４Ｂの側方に位置する領域の上面上に跨って形成される一方、第１，第２のゲート電極形成部１４Ａ，１４Ｂの上面上には形成されない。
【００８８】
次に、図４(b) に示すように、第１，第２の金属膜（ＴｉＮ膜）１４ａ，１４ｂ、第１，第２のオフセットスペーサ１７ａ，１７ｂ、第１，第２の内側サイドウォール１９ａ，１９ｂ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ、及び第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去する。
【００８９】
次に、図４(c) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジストマスク２９を形成した後、第１のゲート絶縁膜１３ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａを除去する。
【００９０】
このように図４(b) 〜(c) に示す工程を順次経ることにより、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して、第１の活性領域１０ａ上に、第１のオフセットスペーサ１７ａ及び第１の内側サイドウォール１９ａを順次介して絶縁膜２７に囲まれ、第１のゲート絶縁膜１３ａが底面に露出する第１の凹部Ｃａを形成する。それと共に、図４(b) に示す工程を経ることにより、第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去して、第２の活性領域１０ｂ上に、第２のオフセットスペーサ１７ｂ及び第２の内側サイドウォール１９ｂを順次介して絶縁膜２７に囲まれ、第１の金属膜１４ｂが底面に露出する第２の凹部Ｃｂを形成する。
【００９１】
次に、図５(a) に示すように、レジストマスク２９を除去した後、半導体基板１０上に、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、第１の凹部Ｃａ及び第２の凹部Ｃｂ内を埋め込むように、例えば窒化タンタル（ＴａＮ）からなる第２の金属膜３０を堆積する。ここで、第２の金属膜３０としては、ｎ型ＭＩＳトランジスタ用に最適化された金属材料又は金属化合物材料（以下、「ｎＭＩＳ用金属材料」と称す）からなり、４．０５ｅＶ以上で４．６ｅＶ以下の仕事関数を有することが望ましい。そして、第２の金属膜３０の具体例としては、例えばＴａＮの他に、タンタル（Ｔａ）若しくはハフニウム（Ｈｆ）等の金属、又はＴａ及びＨｆのうち少なくとも１種を含む窒化物、炭素窒化物若しくは珪素窒化物等が挙げられる。
【００９２】
次に、図５(b) に示すように、例えばＣＭＰ法、又はエッチバック法により、絶縁膜２７の上面が露出するまで、第２の金属膜３０を除去する。これにより、第１の凹部Ｃａ内における第１のゲート絶縁膜１３ａ上に第２の金属膜３０ａを形成すると共に、第２の凹部Ｃｂ内における第１の金属膜１４ｂ上に第２の金属膜３０ｂを形成する。
【００９３】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂを形成する。
【００９４】
次に、図５(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２８上に、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第２の層間絶縁膜３１を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３１の表面の平坦化を行う。
【００９５】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、第２の層間絶縁膜３１上に、レジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、絶縁膜２７、第１の層間絶縁膜２８及び第２の層間絶縁膜３１中に、第１，第２の金属シリサイド膜２６ａ，２６ｂの上面に到達する第１，第２のコンタクトホール３２ａ，３２ｂを形成する。このとき、絶縁膜２７が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、第１，第２の金属シリサイド膜２６ａ，２６ｂのオーバーエッチング量を減らすことができる。
【００９６】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール３２ａ，３２ｂの底部及び側壁部に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜３１上に、第１，第２のコンタクトホール３２ａ，３２ｂ内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、第１，第２のコンタクトホール３２ａ，３２ｂ外に形成されているタングステン膜を除去する。このようにして、第１，第２のコンタクトホール３２ａ，３２ｂ内に、バリアメタル膜を介してタングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ３３ａ，３３ｂを形成する。その後、第２の層間絶縁膜３１上に、第１，第２のコンタクトプラグ３３ａ，３３ｂと電気的に接続する金属配線（図示せず）を形成する。
【００９７】
以上のようにして、本実施形態に係る半導体装置、すなわち、第２の金属膜３０ａからなる第１のゲート電極３０Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第１の金属膜１４ｂ及び第２の金属膜（導電膜）３０ｂからなる第２のゲート電極３０Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置を製造することができる。
【００９８】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図６(a) 及び(b) を参照しながら説明する。図６(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構成について示す図であり、具体的には、図６(a) は平面図であり、図６(b) は図６(a) に示すVIb-VIb線におけるゲート幅方向の断面図である。なお、図６(a) に示すVl-Vl線は、図５(c) 中の左図における断面線に相当する一方、図６(a) に示すVr-Vr線は、図５(c) 中の右図における断面線に相当する。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００９９】
図６(a) に示すように、ｎ型ＭＩＳ形成領域には、素子分離領域に囲まれた第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域に囲まれた第２の活性領域１０ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜を介して、第１のゲート電極３０Ａが形成されていると共に、第２の活性領域１０ｂ上には、第２のゲート絶縁膜を介して、第２のゲート電極３０Ｂが形成されている。第１，第２のゲート電極３０Ａ，３０Ｂの側面上には、第１，第２のオフセットスペーサ１７ａ，１７ｂ及び第１，第２の内側サイドウォール１９ａ，１９ｂを順次介して、絶縁膜２７が形成されている。なお、図６(a) においては、第１の層間絶縁膜（図５(c)：２８参照）、及び第２の層間絶縁膜（図５(c)：３１参照）の図示を省略しているが、第１の層間絶縁膜は、絶縁膜２７上に形成されている。また、第２の層間絶縁膜は、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第１の層間絶縁膜上に形成されている。
【０１００】
図６(b) に示すように、半導体基板１０の上部には、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。半導体基板１０におけるｎ型ＭＩＳ形成領域には、ｐ型ウェル領域１２ａが形成されている一方、半導体基板１０におけるｐ型ＭＩＳ形成領域には、ｎ型ウェル領域１２ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂと第１の金属膜１４ｂ上に形成された第２の金属膜（導電膜）３０ｂとからなる第２のゲート電極３０Ｂが形成されている。半導体基板１０上には、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように第２の層間絶縁膜３１が形成されている。
【０１０１】
ここで、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの構成について、図５(c) を参照しながら詳細に説明する。
【０１０２】
ｎ型ＭＩＳトランジスタＮＴｒは、図５(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた第１の活性領域１０ａと、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極３０Ａの側面上に第１のオフセットスペーサ１７ａを介して形成され断面形状がＬ字状の第１の内側サイドウォール１９ａと、第１の活性領域１０ａにおける第１のゲート電極３０Ａの側方下に形成された浅いｎ型ソースドレイン領域１８ａと、第１の活性領域１０ａにおける第１の内側サイドウォール１９ａの外側方下に形成された深いｎ型ソースドレイン領域２５ａと、第１のゲート電極３０Ａの側面上から第１の活性領域１０ａにおける第１のゲート電極３０Ａの側方に位置する領域の上面上に跨って形成された絶縁膜２７と、深いｎ型ソースドレイン領域２５ａの上部に形成された第１の金属シリサイド膜２６ａとを備えている。
【０１０３】
ｐ型ＭＩＳトランジスタＰＴｒは、図５(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた第２の活性領域１０ｂと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂ及び第２の金属膜（導電膜）３０ｂからなる第２のゲート電極３０Ｂと、第２のゲート電極３０Ｂの側面上に第２のオフセットスペーサ１７ｂを介して形成され断面形状がＬ字状の第２の内側サイドウォール１９ｂと、第２の活性領域１０ｂにおける第１のゲート電極３０Ｂの側方下に形成された浅いｐ型ソースドレイン領域１８ｂと、第２の活性領域１０ｂにおける第２の内側サイドウォール１９ｂの外側方下に形成されシリコン混晶層２４を含む深いｐ型ソースドレイン領域２５ｂと、第２のゲート電極３０Ｂの側面上から第２の活性領域１０ｂにおける第２のゲート電極３０Ｂの側方に位置する領域の上面上に跨って形成された絶縁膜２７と、深いｐ型ソースドレイン領域２５ｂの上部に形成された第２の金属シリサイド膜２６ｂとを備えている。
【０１０４】
第１のゲート電極３０Ａを構成する第２の金属膜３０ａは、４．０５ｅＶ以上で４．６ｅＶ以下の仕事関数を有する金属材料（又は金属化合物材料）からなる一方、第２のゲート電極３０Ｂを構成する第１の金属膜１４ｂは、４．６ｅＶ以上で５．１５ｅＶ以下の仕事関数を有する金属材料（又は金属化合物材料）からなる。このように、第２の金属膜３０ａと第１の金属膜１４ｂとは、互いに異なる仕事関数を有し、互いに異なる金属材料（又は金属化合物材料）からなる。
【０１０５】
また、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとは、その上面高さが互いに同じであり、第１のゲート電極３０Ａは、第２の金属膜３０ａからなる一方、第２のゲート電極３０Ｂは、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる。そのため、第２の金属膜３０ａの膜厚は、第１の金属膜１４ｂの膜厚及び第２の金属膜（導電膜）３０ｂの膜厚に比べて厚い。
【０１０６】
絶縁膜２７は、第１，第２のゲート電極３０Ａ，３０Ｂの側面上から第１，第２の活性領域１０ａ，１０ｂにおける第１，第２のゲート電極３０Ａ，３０Ｂの側方に位置する領域の上面上に跨って形成されている一方、第１，第２のゲート電極３０Ａ，３０Ｂの上面上には形成されていない。そして、絶縁膜２７の膜厚は、第１，第２のゲート電極３０Ａ，３０Ｂの膜厚に比べて薄い。
【０１０７】
第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂとは、互いに同一の工程において形成され、互いに同じ絶縁材料からなる。
【０１０８】
本実施形態によると、互いに同一の工程において、第１，第２のゲート電極形成部１４Ａ，１４Ｂ（図１(c) 参照）を形成した後、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して形成された第１の凹部Ｃａ（図４(c) 参照）内に、第２の金属膜３０ａを形成して、第２の金属膜３０ａからなる第１のゲート電極３０Ａ（図５(b) 参照）を形成する。一方、第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去して形成された第２の凹部Ｃｂ（図４(b) 参照）内に、第２の金属膜３０ｂを形成して、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂ（図５(b) 参照）を形成する。そのため、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａの除去の際には、図４(c) に示すように、ｎ型ＭＩＳ形成領域及びｐ型ＭＩＳ形成領域の一方を開口し他方を覆うレジストマスク２９を形成するため、素子分離領域１１に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部１４Ａ，１４Ｂの形成の際には、素子分離領域１１に合わせマージンは必要とされない。従って、素子分離領域１１に合わせマージンが必要とされる工程（以下、「合わせマージン必要工程」と称す）数を１回に抑えることができるので、合わせマージンのゲート幅方向の幅を狭くして、素子分離領域１１のゲート幅方向の幅（図６(b)：Ｗｎｐ参照）を縮小化することができるので、半導体装置の微細化を図ることができる。
【０１０９】
これに対し、第２の従来の半導体装置の製造方法では、図１４(a) に示す工程において、レジストマスク２０６の形成の際に素子分離領域２０１に合わせマージンが必要とされると共に、図１４(b) に示す工程において、レジストマスク２１０の形成の際に素子分離領域２０１に合わせマージンが必要とされるため、２回の合わせマージン必要工程があるので、既述の通り、素子分離領域２０１のゲート幅方向の幅を縮小化することができない。
【０１１０】
加えて、図１(c) に示すように、互いに同一の工程において、互いに同一のシリコン膜１５、同一の第１の金属膜１４、及び同一のゲート絶縁膜形成膜１３が順次パターニングされて、第１，第２のゲート電極形成部１４Ａ，１４Ｂが形成されるため、第１，第２のゲート電極形成部１４Ａ，１４Ｂを容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａ及び第１のシリコン膜１５ａを、第２の金属膜３０ａと置換して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、精度良く形成された第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを、第２の金属膜３０ｂと置換して、第１の金属膜１４ｂ及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂを形成することができるため、精度良く形成された第１，第２のゲート電極３０Ａ，３０Ｂを実現することができる。
【０１１１】
これに対し、第１の従来の半導体装置の製造方法では、図１３に示すように、第１のパターニング部１０７Ａと第２のパターニング部１０７Ｂとが、互いに構成が異なるにも拘わらず、互いに同一の工程において、パターニングされるため、既述の通り、第１，第２のゲート電極の双方を精度良く形成することができない。一方、第２の従来の半導体装置の製造方法においても、図１４(d) に示すように、第１のパターニング部と第２のパターニング部とが、互いに構成が異なるにも拘わらず、互いに同一の工程において、パターニングされるため、既述の通り、第１，第２のゲート電極の双方を精度良く形成することができない。
【０１１２】
さらに、深いｐ型ソースドレイン領域２５ｂが、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせるシリコン混晶層２４を含むことにより、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を印加することができるので、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１３】
なお、第１の実施形態では、ｐ型ＭＩＳトランジスタの駆動能力を向上させることを目的に、第１，第２のサイドウォール２０Ａ，２０Ｂの形成（図２(a) 参照）後で、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂの形成（図３(b) 参照）前に、図２(b) 〜図３(a) に示す工程を順次行い、第２の活性領域１０ｂにおける第２のサイドウォール２０Ｂの外側方下に形成されたトレンチ２３内に、例えばｐ型ＳｉＧｅ層からなるシリコン混晶層２４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１４】
例えば、図２(a) に示すように、第１，第２のサイドウォール２０Ａ，２０Ｂを形成した後、図２(b) 〜図３(a) に示す工程を順次行うことなく、すなわち、シリコン混晶層２４を形成することなく、図３(b) に示すように、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂを形成してもよい。
【０１１５】
また例えば、第１，第２のサイドウォール２０Ａ，２０Ｂの形成（図２(a) 参照）後で、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂの形成（図３(b) 参照）前に、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に形成されたトレンチ内に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン混晶層（例えばｎ型ＳｉＣ層）を形成してもよい。この場合、ｐ型ＭＩＳトランジスタではなく、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第２の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１１７】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図７(a) 〜(c) 及び図８(a) 〜(c) を参照しながら説明する。図７(a) 〜図８(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図７(a) 〜図８(c) において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１(a) 〜図５(c) に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１１８】
まず、第１の実施形態における図１(a) 〜図４(a) に示す工程を順次行い、図７(a) に示す構成（すなわち、図４(a) に示す構成と同一の構成）を得る。
【０１１９】
次に、図７(b) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジストマスク２９を形成した後、第１の金属膜１４ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａを除去する。その後、第１のゲート絶縁膜１３ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａを除去する。
【０１２０】
このようにして、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して、第１の活性領域１０ａ上に、第１のオフセットスペーサ１７ａ及び第１の内側サイドウォール１９ａを順次介して絶縁膜２７に囲まれ、第１のゲート絶縁膜１３ａが底面に露出する第１の凹部Ｃａを形成する。
【０１２１】
次に、図７(c) に示すように、レジストマスク２９を除去した後、半導体基板１０上に、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、第１の凹部Ｃａ内を埋め込むように、例えばＴａＮからなる第２の金属膜３０を堆積する。
【０１２２】
次に、図８(a) に示すように、例えばＣＭＰ法、又はエッチバック法により、絶縁膜２７の上面が露出するまで、第２の金属膜３０を除去する。これにより、第１の凹部Ｃａ内における第１のゲート絶縁膜１３ａ上に第２の金属膜３０ａを形成する。
【０１２３】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。
【０１２４】
次に、図８(b) に示すように、第２のシリコン膜１５ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ処理により、第２のシリコン膜１５ｂのＳｉと金属膜のＮｉとを反応させて、第２のシリコン膜１５ｂの上部に、ニッケルシリサイドからなる金属シリサイド膜３４を形成する。
【０１２５】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、第１の層間絶縁膜２８、絶縁膜２７、第１，第２の内側サイドウォール１９ａ，１９ｂ、及び第１，第２のオフセットスペーサ１７ａ，１７ｂ等の上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、金属シリサイド膜３４のシリサイド組成比を安定化させる。
【０１２６】
次に、図８(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２８上に、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第２の層間絶縁膜３１を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３１の表面の平坦化を行う。その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、絶縁膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜３１中の第１，第２のコンタクトホール３２ａ，３２ｂ内に形成され、第１，第２の金属シリサイド膜２６ａ，２６ｂと接続する第１，第２のコンタクトプラグ３３ａ，３３ｂを形成する。その後、第２の層間絶縁膜３１上に、第１，第２のコンタクトプラグ３３ａ，３３ｂと電気的に接続する金属配線（図示せず）を形成する。
【０１２７】
以上のようにして、本実施形態に係る半導体装置、すなわち、第２の金属膜３０ａからなる第１のゲート電極３０Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第１の金属膜１４ｂ及び第２のシリコン膜（導電膜）１５ｂからなる第２のゲート電極３０Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置を製造することができる。
【０１２８】
ここで、本実施形態と第１の実施形態との製造方法上の相違点は、以下に示す点である。
【０１２９】
第１の実施形態では、図４(b) に示すように、第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去して形成された第２の凹部Ｃｂ内に、第２の金属膜３０ｂを形成して、第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ、及び第２の金属膜３０ｂからなる第２のゲート電極３０Ｂを形成する。
【０１３０】
これに対し、本実施形態では、第１の実施形態における図４(b) に示すように第２のゲート電極形成部１４Ｂにおける第２のシリコン膜１５ｂを除去せずに、第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。そして、第２のゲート電極３０Ｂの形成後に、図８(b) に示すように、第２のゲート電極３０Ｂにおける第２のシリコン膜１５ｂ上に金属シリサイド膜３４を形成する。
【０１３１】
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図９を参照しながら説明する。図９は、本発明の第２の実施形態に係る半導体装置の構成について示すゲート幅方向の断面図である。なお、図９において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図６(b) に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１３２】
図９に示すように、第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂと第１の金属膜１４ｂ上に形成された第２のシリコン膜（導電膜）１５ｂとからなる第２のゲート電極３０Ｂが形成されている。第２のシリコン膜１５ｂ上には、金属シリサイド膜３４が形成されている。
【０１３３】
ここで、本実施形態と第１の実施形態との構造上の相違点は、以下に示す点である。
【０１３４】
本実施形態では、第２のゲート電極３０Ｂは、第１の金属膜１４ｂと第２のシリコン膜１５ｂとからなる。そして、第２のシリコン膜１５ｂ上には、金属シリサイド膜３４が形成されている。これに対し、第１の実施形態では、第２のゲート電極３０Ｂは、第１の金属膜１４ｂと第２の金属膜３０ｂとからなる。
【０１３５】
このように、第２のゲート電極３０Ｂにおける第１の金属膜１４ｂ上に形成された導電膜が、本実施形態では第２のシリコン膜１５ｂであるのに対し、第１の実施形態では第２の金属膜３０ｂである。
【０１３６】
本実施形態によると、互いに同一の工程において、第１，第２のゲート電極形成部１４Ａ，１４Ｂ（図１(c) 参照）を形成した後、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを順次除去して形成された第１の凹部Ｃａ（図７(b) 参照）内に、第２の金属膜３０ａを形成して、第２の金属膜３０ａからなる第１のゲート電極３０Ａ（図８(a) 参照）を形成する。一方、第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。そのため、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａの除去の際には、図７(b) に示すように、ｎ型ＭＩＳ形成領域及びｐ型ＭＩＳ形成領域の一方を開口し他方を覆うレジストマスク２９を形成するため、素子分離領域１１に合わせマージンが必要とされるものの、第１，第２のゲート電極形成部１４Ａ，１４Ｂの形成の際には、素子分離領域１１に合わせマージンは必要とされない。従って、合わせマージン必要工程数を１回に抑えることができるため、素子分離領域１１のゲート幅方向の幅（図９：Ｗｎｐ参照）を縮小化することができるので、半導体装置の微細化を図ることができる。
【０１３７】
加えて、図１(c) に示すように、互いに同一の工程において、互いに同一のシリコン膜１５、同一の第１の金属膜１４、及び同一のゲート絶縁膜形成膜１３が順次パターニングされて、第１，第２のゲート電極形成部１４Ａ，１４Ｂが形成されるため、第１，第２のゲート電極形成部１４Ａ，１４Ｂを容易に且つ精度良く形成することができる。これにより、精度良く形成された第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａ及び第１のシリコン膜１５ａを、第２の金属膜３０ａと置換して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、精度良く形成された第２のゲート電極形成部１４Ｂにおける第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成することができるため、精度良く形成された第１，第２のゲート電極３０Ａ，３０Ｂを実現することができる。
【０１３８】
さらに、第１の実施形態と同様に、深いｐ型ソースドレイン領域２５ｂがシリコン混晶層２４を含むことにより、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を印加することができるので、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１３９】
（第２の実施形態の変形例）
以下に、本発明の第２の実施形態の変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第２の実施形態の変形例に係る半導体装置及びその製造方法について、前述の第２の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１４０】
以下に、本発明の第２の実施形態の変形例に係る半導体装置の製造方法について、図１０(a) 〜(c) 及び図１１(a) 〜(c) を参照しながら説明する。図１０(a) 〜図１１(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図１０(a) 〜図１１(c) において、前述の第２の実施形態における構成要素と同一の構成要素には、第２の実施形態における図７(a) 〜図８(c) に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１４１】
まず、第１の実施形態における図１(a) 〜図４(a) に示す工程を順次行い、第２の実施形態と同様に、図７(a) に示す構成を得る。但し、本変形例におけるゲート絶縁膜形成膜１３としては、ｐ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｐ型ＭＩＳトランジスタ用に最適化された絶縁材料からなることが望ましい。
【０１４２】
次に、図１０(a) に示すように、半導体基板１０上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジストマスク２９を形成した後、第１の金属膜１４ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａを除去する。その後、第１のゲート絶縁膜１３ａ、第１のオフセットスペーサ１７ａ、第１の内側サイドウォール１９ａ、絶縁膜２７、及び第１の層間絶縁膜２８と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜１４ａを除去する。このように、第２の実施形態における図７(b) に示す工程と同様の工程を行う。
【０１４３】
その後、半導体基板と選択比のあるウェットエッチング法を用いて、第１のゲート電極形成部１４Ａにおける第１のゲート絶縁膜１３ａを除去する。
【０１４４】
このようにして、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ、第１の金属膜１４ａ、及び第１のゲート絶縁膜１３ａを順次除去して、第１の活性領域１０ａ上に、第１のオフセットスペーサ１７ａ及び第１の内側サイドウォール１９ａを順次介して絶縁膜２７に囲まれ、第１の活性領域１０ａが底面に露出する第１の凹部Ｃａを形成する。
【０１４５】
次に、図１０(b) に示すように、レジストマスク２９を除去した後、例えばＨＰＭ（Ｈydrochloric Ａcid/Ｈydrogen Ｐeroxide/Ｗater Ｍixture）処理により、半導体基板１０の表面にケミカル酸化膜（図示せず）を形成した後、例えばＭＯＣＶＤ法により、半導体基板１０上に、第１の凹部Ｃａ内を覆うように、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜３５を堆積する。ここで、ゲート絶縁膜形成膜３５としては、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが望ましい。さらに、ゲート絶縁膜形成膜３５としては、ｎ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｎ型ＭＩＳトランジスタ用に最適化された絶縁材料からなることが望ましい。
【０１４６】
その後、半導体基板１０上に、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、ゲート絶縁膜形成膜３５を介して第１の凹部Ｃａ内を埋め込むように、例えばＴａＮからなる第２の金属膜３０を堆積する。
【０１４７】
次に、図１０(c) に示すように、例えばＣＭＰ法、又はエッチバック法により、絶縁膜２７の上面が露出するまで、第２の金属膜３０及びゲート絶縁膜形成膜３５を除去する。これにより、第１の凹部Ｃａ内に第３のゲート絶縁膜３５ａを形成すると共に、第３のゲート絶縁膜３５ａ上に第２の金属膜３０ａを形成する。ここで、第３のゲート絶縁膜３５ａは、第１の凹部Ｃａ内における第１の活性領域１０ａ上から第２の金属膜３０ａの側面上に亘って形成される。そのため、図１０(c) に示す図は、ゲート長方向の断面図であるため図示されないが、第３のゲート絶縁膜３５ａは、ゲート幅方向に沿って互いに隣り合う第２の金属膜３０ａと第１の金属膜１４ｂ及び第２のシリコン膜１５ｂとの間に介在するように形成される。
【０１４８】
次に、図１１(a) に示すように、第２の金属膜３０ａと選択比のあるエッチング法、又は例えば希釈フッ酸処理により、第３のゲート絶縁膜３５ａの上部を除去して、第３のゲート絶縁膜３５ａの上端高さを、第２の金属膜３０ａの上面高さよりも低くして、溝Ｒを形成する。ここで、溝Ｒは、第２の金属膜３０ａの周縁に沿って、第２の金属膜３０ａの側面を露出するように形成される。そのため、図１１(a) に示す図は、ゲート長方向の断面図であるため図示されないが、溝Ｒは、ゲート幅方向に沿って互いに隣り合う第２の金属膜３０ａと第２のシリコン膜１５ｂとの間に形成され、溝Ｒ内に、第２の金属膜３０ａのゲート幅方向の側面と、第２のシリコン膜１５ｂのゲート幅方向の側面とが露出される。
【０１４９】
このように図１０(b) 〜図１１(a) に示す工程を順次経ることにより、第１の凹部Ｃａ内に第３のゲート絶縁膜３５ａを形成すると共に、第３のゲート絶縁膜３５ａ上に、溝Ｒ内に側面が露出する第２の金属膜３０ａを形成する。
【０１５０】
このようにして、第１の活性領域１０ａ上に、第３のゲート絶縁膜３５ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極３０Ｂを形成する。
【０１５１】
次に、図１１(b) に示すように、第２のシリコン膜１５ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ処理により、第２のシリコン膜１５ｂのＳｉと金属膜のＮｉとを反応させて、第２のシリコン膜１５ｂの上部に、ニッケルシリサイドからなる金属シリサイド膜３４を形成する。このとき、本変形例における金属シリサイド膜３４は、その体積膨張により、第２の金属膜３０ａと第２のシリコン膜１５ｂとの間に形成された溝Ｒ内にも形成される。すなわち、溝Ｒ内に露出する第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面の上に接して形成される（後述の図１２：３４参照）。そのため、金属シリサイド膜３４により、第２の金属膜３０ａと第２のシリコン膜１５ｂとを電気的に接続することができる。
【０１５２】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、第１の層間絶縁膜２８、絶縁膜２７、第１，第２の内側サイドウォール１９ａ，１９ｂ、及び第１，第２のオフセットスペーサ１７ａ，１７ｂ等の上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、金属シリサイド膜３４のシリサイド組成比を安定化させる。
【０１５３】
次に、図１１(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２８上に、第１，第２のゲート電極３０Ａ，３０Ｂを覆うように、第２の層間絶縁膜３１を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３１の表面の平坦化を行う。その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、絶縁膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜３１中の第１，第２のコンタクトホール３２ａ，３２ｂ内に形成され、第１，第２の金属シリサイド膜２６ａ，２６ｂと接続する第１，第２のコンタクトプラグ３３ａ，３３ｂを形成する。その後、第２の層間絶縁膜３１上に、第１，第２のコンタクトプラグ３３ａ，３３ｂと電気的に接続する金属配線（図示せず）を形成する。このように、第２の実施形態における図８(c) に示す工程と同様の工程を行う。
【０１５４】
以上のようにして、本実施形態に係る半導体装置、すなわち、第２の金属膜３０ａからなる第１のゲート電極３０Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第１の金属膜１４ｂ及び第２のシリコン膜（導電膜）１５ｂからなる第２のゲート電極３０Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置を製造することができる。
【０１５５】
ここで、本変形例と第２の実施形態との製造方法上の相違点は、以下に示す点である。
【０１５６】
第２の実施形態では、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａを除去して形成された第１の凹部Ｃａ（図７(b) 参照）内における第１のゲート絶縁膜１３ａ上に、第２の金属膜３０ａを形成する。
【０１５７】
これに対し、本変形例では、第１のゲート電極形成部１４Ａにおける第１のシリコン膜１５ａ及び第１の金属膜１４ａに加えて第１のゲート絶縁膜１３ａを除去して形成された第１の凹部Ｃａ（図１０(a) 参照）内に第３のゲート絶縁膜３５ａを形成すると共に、第３のゲート絶縁膜３５ａ上に第２の金属膜３０ａを形成する。
【０１５８】
そして、本変形例では、第１のゲート電極形成部１４Ａにおける第１のゲート絶縁膜１３ａを、第３のゲート絶縁膜３５ａと置換したことに伴い、ゲート幅方向に沿って互いに隣り合う第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの間に、第３のゲート絶縁膜３５ａが介在する。そのため、本変形例では、金属シリサイド膜３４（図１１(b) 参照）の形成の際に、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの電気的接続を図ることを目的に、図１１(a) に示すように、第３のゲート絶縁膜３５ａの上部を除去し溝Ｒを形成して、溝Ｒ内に、第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面を露出させる。これにより、図１１(b) に示す図は、ゲート長方向の断面図であるため図示されないが、金属シリサイド膜３４を、後述の図１２に示すように、溝Ｒ内に露出する第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面の上に接して形成することができるので、第２の金属膜３０ａと第２のシリコン膜１５ｂとを電気的に接続させて、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの電気的接続を図ることができる。
【０１５９】
以下に、本発明の第２の実施形態の変形例に係る半導体装置の構成について、図１２を参照しながら説明する。図１２は、本発明の第２の実施形態の変形例に係る半導体装置の構成について示すゲート幅方向の断面図である。なお、図１２において、第２の実施形態における構成要素と同一の構成要素には、第２の実施形態における図９に示す符号と同一の符号を付している。また、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【０１６０】
図１２に示すように、第１の活性領域１０ａ上には、第３のゲート絶縁膜３５ａを介して、第２の金属膜３０ａからなる第１のゲート電極３０Ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂと第１の金属膜１４ｂ上に形成された第２のシリコン膜（導電膜）１５ｂとからなる第２のゲート電極３０Ｂが形成されている。第２のシリコン膜１５ｂ上には、金属シリサイド膜３４が形成されている。
【０１６１】
ここで、本変形例と第２の実施形態との構造上の相違点は、以下に示す点である。
【０１６２】
本変形例では、第３のゲート絶縁膜３５ａは、第２のゲート絶縁膜１３ｂと異なる絶縁材料からなる。そして、第３のゲート絶縁膜３５ａは、図１２に示すように、第１の活性領域１０ａ上から第２の金属膜３０ａのゲート幅方向の側面上に亘って形成され、第１のゲート電極３０Ａの下部領域と第２のゲート電極３０Ｂの下部領域との間に介在している（なお、第３のゲート絶縁膜３５ａは、図１１(c) に示すように、第２の金属膜３０ａのゲート幅方向の側面上だけでなくゲート長方向の側面上にも形成されている）。また、金属シリサイド膜３４は、溝Ｒ内に露出する第２の金属膜３０ａのゲート幅方向の側面及び第２のシリコン膜１５ｂのゲート幅方向の側面の上に接して形成されている。そして、金属シリサイド膜３４により、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとが電気的に接続している。
【０１６３】
これに対し、第２の実施形態では、第１のゲート絶縁膜１３ａは、第２のゲート絶縁膜１３ｂと同じ絶縁材料からなる。そして、第１のゲート絶縁膜１３ａは、第１のゲート電極３０Ａと第２のゲート電極３０Ｂとの間に介在していない。
【０１６４】
このように、ｎ型ＭＩＳ形成領域のゲート絶縁膜とｐ型ＭＩＳ形成領域のゲート絶縁膜とが、本変形例では互いに異なる絶縁材料からなるのに対し、第２の実施形態では互いに同じ絶縁材料からなる。
【０１６５】
本変形例によると、第２の実施形態と同様の効果を得ることができる。
【０１６６】
加えて、第３のゲート絶縁膜３５ａは、ｎ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｎ型ＭＩＳトランジスタ用に最適化された絶縁材料（以下、「ｎＭＩＳ用絶縁材料」と称す）からなると共に、第２のゲート絶縁膜１３ｂは、ｐ型ＭＩＳトランジスタ用に最適化された膜厚を有し、ｐ型ＭＩＳトランジスタ用に最適化された絶縁材料（以下、「ｐＭＩＳ用絶縁材料」と称す）からなるため、トランジスタ設計の自由度が増し、所望のトランジスタ特性を実現することができる。
【０１６７】
なお、第１，第２の実施形態では、第１の金属膜１４としてｐＭＩＳ用金属材料からなるｐＭＩＳ用金属膜を用いると共に第２の金属膜３０としてｎＭＩＳ用金属材料からなるｎＭＩＳ用金属膜を用いて、第１のゲート電極形成部１４Ａにおける第１の金属膜（ｐＭＩＳ用金属膜）１４ａ及び第１のシリコン膜１５ａを、第２の金属膜（ｎＭＩＳ用金属膜）３０ａと置換して、第２の金属膜３０ａからなる第１のゲート電極３０Ａを形成する一方、第２のゲート電極形成部１４Ｂにおける第１の金属膜（ｐＭＩＳ用金属膜）１４ｂを含む第２のゲート電極３０Ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６８】
その反対に、第１の金属膜１４としてｎＭＩＳ用金属膜を用いると共に第２の金属膜３０としてｐＭＩＳ用金属膜を用いてもよい。但し、この場合、第２のゲート電極形成部における第１の金属膜（ｎＭＩＳ用金属膜）及び第２のシリコン膜を、第２の金属膜（ｐＭＩＳ用金属膜）と置換して、第２の金属膜からなる第２のゲート電極を形成する一方、第１のゲート電極形成部における第１の金属膜（ｎＭＩＳ用金属膜）を含む第１のゲート電極を形成する。
【０１６９】
また、第２の実施形態の変形例においても、第１の金属膜１４としてｎＭＩＳ用金属膜を用いると共に第２の金属膜３０としてｐＭＩＳ用金属膜を用いてもよい。但し、この場合、ゲート絶縁膜形成膜１３としてｎＭＩＳ用絶縁材料からなるｎＭＩＳ用絶縁膜を用いると共に、ゲート絶縁膜形成膜３５としてｐＭＩＳ用絶縁材料からなるｐＭＩＳ用絶縁膜を用いる。
【０１７０】
なお、第１, 第２の実施形態及びその変形例では、図３(c) に示すように、第１，第２の外側サイドウォール２０ａ，２０ｂの除去後、図３(d) に示すように、絶縁膜２７として、例えばプラズマＣＶＤ法により、シリコン窒化膜からなる下地絶縁膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２の外側サイドウォール２０ａ，２０ｂの除去後、絶縁膜２７として、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を形成してもよい。ここで、応力絶縁膜の形成方法の具体例としては、例えばプラズマＣＶＤ法により、水素を多量に含むシリコン窒化膜を堆積した後、紫外線照射により、シリコン窒化膜に含まれる水素を飛ばして、シリコン窒化膜からなる応力絶縁膜を形成する方法が挙げられる。
【０１７１】
このようにすると、応力絶縁膜により、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加して、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。そのため、第１，第２の実施形態及びその変形例のようにシリコン混晶層２４によりｐ型ＭＩＳトランジスタの駆動能力を向上させるのに加えて、応力絶縁膜によりｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１７２】
加えて、第１，第２の外側サイドウォール２０ａ，２０ｂの除去後に応力絶縁膜が形成されるため、第１，第２の外側サイドウォール２０ａ，２０ｂの除去分だけ、応力絶縁膜を厚く形成することができるため、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができる。
【０１７３】
さらに、第１，第２の外側サイドウォール２０ａ，２０ｂの除去分だけ、応力絶縁膜を、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができるので、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力をより一層効果的に印加することができる。
【０１７４】
このように、絶縁膜２７として、下地絶縁膜ではなく応力絶縁膜を用いた場合、応力絶縁膜の形成前に、第１，第２の外側サイドウォール２０ａ，２０ｂを予め除去することにより、応力絶縁膜による引っ張り応力を、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１７５】
一方、絶縁膜２７として、第１，第２の実施形態及びその変形例のように下地絶縁膜を用いた場合、絶縁膜２７の形成前に、図３(c) に示すように、第１，第２の外側サイドウォール２０ａ，２０ｂを除去する必要は必ずしもない。
【０１７６】
なお、第１，第２の実施形態及びその変形例では、シリコン混晶層２４により、ｐ型ＭＩＳトランジスタの駆動能力を向上させる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ｎ型ＭＩＳトランジスタの駆動能力及びｐ型ＭＩＳトランジスタの駆動能力の双方を向上させてもよい。第１に例えば、第１，第２の実施形態及びその変形例のようにシリコン混晶層２４を設ける一方、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に形成されたトレンチ内に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン混晶層を設けてもよい。第２に例えば、第１の活性領域１０ａにおける第１のサイドウォール２０Ａの外側方下に形成されたトレンチ内に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせるシリコン混晶層を設ける一方、絶縁膜２７として、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる応力絶縁膜を設けてもよい。
【０１７７】
なお、第１，第２の実施形態におけるゲート絶縁膜形成膜１３、又は、第２の実施形態の変形例におけるゲート絶縁膜形成膜１３及びゲート絶縁膜形成膜３５の具体例としては、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）、及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物、並びにタンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、又はランタン（Ｌａ）等を含む酸化物が挙げられる。第１，第２の実施形態におけるゲート絶縁膜形成膜１３として、これらの絶縁材料の中からｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方に適した絶縁材料を使用する。また、第２の実施形態の変形例におけるゲート絶縁膜形成膜１３及びゲート絶縁膜形成膜３５として、ｐ型ＭＩＳトランジスタに最適化した絶縁材料及びｎ型ＭＩＳトランジスタに最適化した絶縁材料をそれぞれ使用する。このとき、ｎ型ＭＩＳトランジスタ用のゲート絶縁膜形成膜３５とｐ型ＭＩＳトランジスタ用のゲート絶縁膜形成膜１３とで、異なる絶縁材料を使用しても良いし、同じ絶縁材料でもそれぞれの膜厚又は組成（濃度）を変えて最適化して使用しても良い。
【０１７８】
また、第１, 第２の実施形態及びその変形例では、シリコン膜１５として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコン膜等を含む他の半導体材料からなるシリコン膜を用いてもよい。
【０１７９】
また、第１, 第２の実施形態及びその変形例では、第１，第２の金属シリサイド膜２６ａ，２６ｂの形成の際に、深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂの上部と反応させる金属膜として、ニッケルからなる金属膜を用いたが、これに代えて、例えば白金、コバルト、チタン、及びタングステン等のシリサイド化用金属からなる金属膜を用いてもよい。
【産業上の利用可能性】
【０１８０】
本発明は、精度良く形成されたｎ型，ｐ型ＭＩＳトランジスタのゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現することができるので、デュアルメタルゲート構造の半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１８１】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構成について示す図である。
【図７】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の構成について示すゲート幅方向の断面図である。
【図１０】(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１１】(a) 〜(c) は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１２】本発明の第２の実施形態の変形例に係る半導体装置の構成について示すゲート幅方向の断面図である。
【図１３】第１の従来の半導体装置の製造方法を示すゲート幅方向の要部工程断面図である。
【図１４】(a) 〜(e) は、第２の従来の半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図１５】第２の従来の半導体装置の製造方法における問題点について示す平面図である。
【図１６】第２の従来の半導体装置の製造方法における問題点について示すゲート幅方向の断面図である。
【符号の説明】
【０１８２】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ ゲート絶縁膜形成膜
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４，１４ａ，１４ｂ 第１の金属膜
１５ シリコン膜
１５ａ 第１のシリコン膜
１５ｂ 第２のシリコン膜
１６ 保護膜
１６ａ 第１の保護膜
１６ｂ 第２の保護膜
１７ａ 第１のオフセットスペーサ
１７ｂ 第２のオフセットスペーサ
１８ａ 浅いｎ型ソースドレイン領域
１８ｂ 浅いｐ型ソースドレイン領域
１９ａ 第１の内側サイドウォール
１９ｂ 第２の内側サイドウォール
２０ａ 第１の外側サイドウォール
２０ｂ 第２の外側サイドウォール
２０Ａ 第１のサイドウォール
２０Ｂ 第２のサイドウォール
２１，２１ａ 表面保護膜
２２ レジストマスク
２３ トレンチ
２４ シリコン混晶層
２５ａ 深いｎ型ソースドレイン領域
２５ｂ 深いｐ型ソースドレイン領域
２６ａ 第１の金属シリサイド膜
２６ｂ 第２の金属シリサイド膜
２７ 絶縁膜
２８ 第１の層間絶縁膜
２９ レジストマスク
３０，３０ａ，３０ｂ 第２の金属膜
３０Ａ 第１のゲート電極
３０Ｂ 第２のゲート電極
３１ 第２の層間絶縁膜
３２ａ 第１のコンタクトホール
３２ｂ 第２のコンタクトホール
３３ａ 第１のコンタクトプラグ
３３ｂ 第２のコンタクトプラグ
３４ 金属シリサイド膜
３５ ゲート絶縁膜形成膜
３５ａ 第３のゲート絶縁膜
Ｗｎｐ 素子分離領域のゲート幅方向の幅
【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第２の金属膜からなる第１のゲート電極と、
前記第１のゲート電極の側面上から前記第１の活性領域における前記第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され第１の金属膜と前記第１の金属膜上に形成された導電膜とからなる第２のゲート電極と、
前記第２のゲート電極の側面上から前記第２の活性領域における前記第２のゲート電極の側方に位置する領域の上面上に跨って形成された前記絶縁膜とを備え、
前記第１の金属膜と前記第２の金属膜とは、互いに異なる金属材料からなり、
前記第１のゲート電極及び前記第２のゲート電極の各上面上には、前記絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の金属膜は、前記第２の金属膜に比べて膜厚が薄いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の金属膜と前記第２の金属膜とは、互いに仕事関数が異なっていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記絶縁膜の膜厚は、前記第１のゲート電極の膜厚に比べて薄いことを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記導電膜は、前記第２の金属膜からなることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記導電膜は、シリコン膜からなり、
前記シリコン膜上に形成された金属シリサイド膜をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜と同じ絶縁材料からなることを特徴とする半導体装置。
【請求項８】
請求項１〜４、６のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜と異なる絶縁材料からなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、
前記第２のゲート電極の側面上に形成された断面形状がＬ字状の第２の内側サイドウォールとをさらに備え、
前記絶縁膜は、前記第１の内側サイドウォール及び前記第２の内側サイドウォールの上に接して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記絶縁膜は、前記第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせる応力絶縁膜であることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記絶縁膜は、シリコン窒化膜からなり、
前記第１の応力は、引っ張り応力であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の外側方下に形成されたソースドレイン領域をさらに備え、
前記ソースドレイン領域は、前記第２の活性領域に設けられたトレンチ内に形成され、前記第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせるシリコン混晶層を含むことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層からなり、
前記第２の応力は、圧縮応力であることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことを特徴とする半導体装置。
【請求項１５】
半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、
前記第１の活性領域上に第１のゲート絶縁膜、第１の金属膜及び第１のシリコン膜を有する第１のゲート電極形成部を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜、第１の金属膜及び第２のシリコン膜を有する第２のゲート電極形成部を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板上に前記第１のゲート電極形成部及び前記第２のゲート電極形成部を覆う絶縁膜を形成する工程（ｂ）と、
前記第１のゲート電極形成部及び前記第２のゲート電極形成部の上に形成されている前記絶縁膜を除去して、前記第１のゲート電極形成部における前記第１のシリコン膜及び前記第２のゲート電極形成部における前記第２のシリコン膜の各上面を露出する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１のゲート電極形成部における前記第１のシリコン膜及び前記第１の金属膜を順次除去して、前記第１の活性領域上に前記絶縁膜に囲まれた第１の凹部を形成する工程（ｄ）と、
前記第１の凹部内に第２の金属膜を形成する工程（ｅ）とを備え、
前記第１のＭＩＳトランジスタの第１のゲート電極は、前記第２の金属膜からなり、
前記第２のＭＩＳトランジスタの第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上に前記第１のゲート絶縁膜が底面に露出する前記第１の凹部を形成すると共に、前記第２のゲート電極形成部における前記第２のシリコン膜を除去して、前記第２の活性領域上に前記絶縁膜に囲まれ、前記第１の金属膜が底面に露出する第２の凹部を形成する工程を含み、
前記工程（ｅ）は、前記第１の凹部内における前記第１のゲート絶縁膜上に前記第２の金属膜を形成すると共に、前記第２の凹部内における前記第１の金属膜上に前記第２の金属膜を形成する工程を含み、
前記第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜と、前記第１の金属膜上に形成された前記第２の金属膜とからなることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上に前記第１のゲート絶縁膜が底面に露出する前記第１の凹部を形成する工程を含み、
前記工程（ｅ）は、前記第１の凹部内における前記第１のゲート絶縁膜上に前記第２の金属膜を形成する工程を含み、
前記工程（ｅ）の後に、前記第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、
前記第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜及び前記第２のシリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１のゲート電極形成部における前記第１のシリコン膜、前記第１の金属膜及び前記第１のゲート絶縁膜を順次除去して、前記第１の活性領域上に前記第１の活性領域が底面に露出する前記第１の凹部を形成する工程を含み、
前記工程（ｅ）は、前記第１の凹部内に第３のゲート絶縁膜を形成すると共に、前記第３のゲート絶縁膜上に前記第２の金属膜を形成する工程を含み、
前記工程（ｅ）の後に、前記第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、
前記第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜及び前記第２のシリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、前記第１のゲート電極形成部の側面上に断面形状がＬ字状の第１の内側サイドウォールを形成すると共に、前記第２のゲート電極形成部の側面上に断面形状がＬ字状の第２の内側サイドウォールを形成する工程（ｇ）をさらに備え、
前記工程（ｂ）において、前記絶縁膜を、前記第１の内側サイドウォール及び前記第２の内側サイドウォールの上に接して形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１５〜１９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、前記第２の活性領域における前記第２のゲート電極形成部の外側方下にトレンチを形成する工程（ｈ）と、前記トレンチ内に、前記第２の活性領域におけるチャネル領域のゲート長方向に応力を生じさせるシリコン混晶層を形成する工程（ｉ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第２の金属膜からなる第１のゲート電極と、
前記第１のゲート電極の側面上から前記第１の活性領域における前記第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され第１の金属膜と前記第１の金属膜上に形成された導電膜とからなる第２のゲート電極と、
前記第２のゲート電極の側面上から前記第２の活性領域における前記第２のゲート電極の側方に位置する領域の上面上に跨って形成された前記絶縁膜とを備え、
前記第１の金属膜と前記第２の金属膜とは、互いに異なる金属材料からなり、
前記第１のゲート電極及び前記第２のゲート電極の各上面上には、前記絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の金属膜は、前記第２の金属膜に比べて膜厚が薄いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の金属膜と前記第２の金属膜とは、互いに仕事関数が異なっていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記絶縁膜の膜厚は、前記第１のゲート電極の膜厚に比べて薄いことを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記導電膜は、前記第２の金属膜からなることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記導電膜は、シリコン膜からなり、
前記シリコン膜上に形成された金属シリサイド膜をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜と同じ絶縁材料からなることを特徴とする半導体装置。
【請求項８】
請求項１〜４、６のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜と異なる絶縁材料からなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、
前記第２のゲート電極の側面上に形成された断面形状がＬ字状の第２の内側サイドウォールとをさらに備え、
前記絶縁膜は、前記第１の内側サイドウォール及び前記第２の内側サイドウォールの上に接して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記絶縁膜は、前記第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせる応力絶縁膜であることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
前記絶縁膜は、シリコン窒化膜からなり、
前記第１の応力は、引っ張り応力であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の外側方下に形成されたソースドレイン領域をさらに備え、
前記ソースドレイン領域は、前記第２の活性領域に設けられたトレンチ内に形成され、前記第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせるシリコン混晶層を含むことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記シリコン混晶層は、ＳｉＧｅ層からなり、
前記第２の応力は、圧縮応力であることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことを特徴とする半導体装置。
【請求項１５】
半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、
前記第１の活性領域上に第１のゲート絶縁膜、第１の金属膜及び第１のシリコン膜を有する第１のゲート電極形成部を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜、第１の金属膜及び第２のシリコン膜を有する第２のゲート電極形成部を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板上に前記第１のゲート電極形成部及び前記第２のゲート電極形成部を覆う絶縁膜を形成する工程（ｂ）と、
前記第１のゲート電極形成部及び前記第２のゲート電極形成部の上に形成されている前記絶縁膜を除去して、前記第１のゲート電極形成部における前記第１のシリコン膜及び前記第２のゲート電極形成部における前記第２のシリコン膜の各上面を露出する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１のゲート電極形成部における前記第１のシリコン膜及び前記第１の金属膜を順次除去して、前記第１の活性領域上に前記絶縁膜に囲まれた第１の凹部を形成する工程（ｄ）と、
前記第１の凹部内に第２の金属膜を形成する工程（ｅ）とを備え、
前記第１のＭＩＳトランジスタの第１のゲート電極は、前記第２の金属膜からなり、
前記第２のＭＩＳトランジスタの第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上に前記第１のゲート絶縁膜が底面に露出する前記第１の凹部を形成すると共に、前記第２のゲート電極形成部における前記第２のシリコン膜を除去して、前記第２の活性領域上に前記絶縁膜に囲まれ、前記第１の金属膜が底面に露出する第２の凹部を形成する工程を含み、
前記工程（ｅ）は、前記第１の凹部内における前記第１のゲート絶縁膜上に前記第２の金属膜を形成すると共に、前記第２の凹部内における前記第１の金属膜上に前記第２の金属膜を形成する工程を含み、
前記第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜と、前記第１の金属膜上に形成された前記第２の金属膜とからなることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上に前記第１のゲート絶縁膜が底面に露出する前記第１の凹部を形成する工程を含み、
前記工程（ｅ）は、前記第１の凹部内における前記第１のゲート絶縁膜上に前記第２の金属膜を形成する工程を含み、
前記工程（ｅ）の後に、前記第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、
前記第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜及び前記第２のシリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１のゲート電極形成部における前記第１のシリコン膜、前記第１の金属膜及び前記第１のゲート絶縁膜を順次除去して、前記第１の活性領域上に前記第１の活性領域が底面に露出する前記第１の凹部を形成する工程を含み、
前記工程（ｅ）は、前記第１の凹部内に第３のゲート絶縁膜を形成すると共に、前記第３のゲート絶縁膜上に前記第２の金属膜を形成する工程を含み、
前記工程（ｅ）の後に、前記第２のシリコン膜上に金属シリサイド膜を形成する工程（ｆ）をさらに備え、
前記第２のゲート電極は、前記第２のゲート電極形成部における前記第１の金属膜及び前記第２のシリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、前記第１のゲート電極形成部の側面上に断面形状がＬ字状の第１の内側サイドウォールを形成すると共に、前記第２のゲート電極形成部の側面上に断面形状がＬ字状の第２の内側サイドウォールを形成する工程（ｇ）をさらに備え、
前記工程（ｂ）において、前記絶縁膜を、前記第１の内側サイドウォール及び前記第２の内側サイドウォールの上に接して形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１５〜１９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）の後で、前記工程（ｂ）の前に、前記第２の活性領域における前記第２のゲート電極形成部の外側方下にトレンチを形成する工程（ｈ）と、前記トレンチ内に、前記第２の活性領域におけるチャネル領域のゲート長方向に応力を生じさせるシリコン混晶層を形成する工程（ｉ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−２２４３８６（Ｐ２００９−２２４３８６Ａ）
【公開日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願番号】特願２００８−６４４３５（Ｐ２００８−６４４３５）
【出願日】平成２０年３月１３日（２００８．３．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願日】平成２０年３月１３日（２００８．３．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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