半導体装置及びその製造方法
【課題】不純物層が浅く形成された場合にも接合リーク電流の増大を抑制できるようにすると共に、コンタクトホール形成時に位置合わせずれが生じた場合にもコンタクト抵抗の上昇を抑制できるようにする。
【解決手段】基板１００上に素子分離領域１０２及び不純物層１０３が互いに隣接するように形成されている。不純物層１０３上にシリサイド層１０６Ｂが形成されており、シリサイド層１０６Ｂ上に形成されたコンタクト１０９が形成されている。不純物層１０３とシリサイド層１０６Ｂとの界面は、素子分離領域１０２の上面よりも低く、シリサイド層１０６Ｂは素子分離領域１０２の上部コーナーを覆っている。
【解決手段】基板１００上に素子分離領域１０２及び不純物層１０３が互いに隣接するように形成されている。不純物層１０３上にシリサイド層１０６Ｂが形成されており、シリサイド層１０６Ｂ上に形成されたコンタクト１０９が形成されている。不純物層１０３とシリサイド層１０６Ｂとの界面は、素子分離領域１０２の上面よりも低く、シリサイド層１０６Ｂは素子分離領域１０２の上部コーナーを覆っている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスは多数の露光用マスクを用いて製造されている。各マスクパターンを転写したパターン同士を重ね合わせる際には、パターン間に位置合わせずれが発生するが、この位置合わせずれについては一定の範囲内に制御する必要がある。特に、微細化の進行に伴い、位置合わせの精度が非常に重要になる。言い換えると、位置合わせずれに強い加工方法や構造が求められることになる。
【０００３】
そのような位置合わせずれに強い加工方法の１つであるセルフアラインコンタクト（ＳＡＣ）技術は、ソース・ドレイン領域となる不純物層上にコンタクトホールを自己整合的に形成する技術であり、多くの半導体装置の製造方法において使用されるようになってきている。
【０００４】
さらに、コンタクトホールパターンを転写する際に位置合わせずれが発生した場合の対策として、例えば特許文献１に開示されているような方法が提案されている。
【０００５】
特許文献１に開示されている方法は、コンタクトホールパターンを転写する際に位置合わせずれが発生した場合にもリーク電流の小さい半導体素子構造を実現するものであって、その具体的内容は以下の通りである。
【０００６】
図４（ａ）〜（ｆ）は、特許文献１に開示されている従来の半導体装置の製造方法の各工程を示す断面図である。
【０００７】
まず、図４（ａ）に示すように、半導体基板５００に素子分離用のトレンチ５０１を形成した後、トレンチ５０１内に素子分離用絶縁膜５０２をその表面が半導体基板５００の表面と面一になるように埋め込む。続いて、素子分離用絶縁膜５０２と隣接する領域に位置する半導体基板５００の表面部に不純物をイオン注入して不純物層５０３を形成する。その後、図４（ｂ）に示すように、素子分離用絶縁膜５０２の上部をエッチングにより除去してトレンチ５０１の壁面の一部を露出させる。
【０００８】
次に、図４（ｃ）に示すように、素子分離用絶縁膜５０２上を含む半導体基板５００上の全面に金属膜５０４及びキャップ膜５０５を順次形成した後、熱処理を行って、金属膜５０４と不純物層５０３の表面部とを反応させる。これにより、図４（ｄ）に示すように、不純物層５０３の上面上及びトレンチ５０１の壁面の一部の上に金属シリサイド膜５０６が形成される。続いて、図４（ｅ）に示すように、キャップ膜５０５及び未反応の金属膜５０４を除去した後、図４（ｆ）に示すように、半導体基板５００上の全面に絶縁膜５０７を形成し、その後、絶縁膜５０７に、金属シリサイド膜５０６に達するコンタクトホール５０８を形成した後、コンタクトホール５０８に導電膜を埋め込んでコンタクト５０９を形成する。
【０００９】
このように形成された従来の半導体装置は、素子分離用のトレンチ５０１の壁面の一部が金属シリサイド膜５０６によって被覆されていることを特徴としている。
【００１０】
この特徴により、コンタクトホールを形成時に位置合わせずれが発生しても、トレンチ５０１の壁面を覆う金属シリサイド膜５０６によって、コンタクトホールを形成するためのエッチング時に過剰なオーバーエッチングが発生する事態を阻止することができるので、リーク電流の小さい半導体素子構造を形成することが可能になる。
【特許文献１】特開２００４−１３４５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近年、デバイスの微細化に伴い、ショートチャネル効果と呼ばれる、ゲート長が小さくなったときに生じるしきい値電圧や飽和電流の変動を抑制するために、ソース・ドレイン領域となる不純物層はますます浅くなってきている。一般的には、Ｐチャネル型トランジスタにおいてはＮ型ウェル領域にソース・ドレイン領域となるＰ型不純物層が形成されており、Ｎチャネル型トランジスタにおいてはＰ型ウェル領域にＮ型不純物層が形成されている。
【００１２】
しかしながら、特許文献１に開示されている方法のように、素子分離用絶縁膜５０２の上部をエッチングにより除去してトレンチ５０１の壁面の一部を露出させ、当該壁面の一部の上に金属シリサイド膜５０６を形成した場合には、次のような問題が生じる。
【００１３】
まず、図５（ａ）に示すように、ソース・ドレイン領域となる不純物層５０３が浅く形成されると、トレンチ５０１の壁面を覆う金属シリサイド膜５０６の最下部とＰＮ接合との間隔が小さくなるので、接合リーク電流が生じやすくなり、回路の誤動作や消費電力の増大等の問題が起こる。
【００１４】
また、図５（ｂ）に示すように、コンタクトホール５０８の形成時に位置合わせずれが生じると、不純物層５０３上の金属シリサイド膜５０６とコンタクト５０９との接触面積が小さくなり、コンタクト抵抗が上昇するので、信号遅延や回路の誤動作等の問題が起こる。
【００１５】
本発明は、以上の課題に鑑みてなされたものであり、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置において、不純物層が浅く形成された場合にも接合リーク電流の増大を抑制できるようにすること、及び、コンタクトホール形成時に位置合わせずれが生じた場合にもコンタクト抵抗の上昇を抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明に係る半導体装置は、基板上に形成された素子分離領域と、前記素子分離領域と隣接するように前記基板上に形成された不純物層と、前記不純物層上に形成されたシリサイド層と、前記シリサイド層と接続するように前記シリサイド層上に形成されたコンタクトとを備え、前記不純物層と前記シリサイド層との界面は、前記素子分離領域の上面よりも低く、前記シリサイド層は前記素子分離領域の上部コーナーを覆っている。
【００１７】
本発明に係る半導体装置によると、不純物層とシリサイド層との界面が素子分離領域の上面よりも低くなるようにシリサイド層が形成されているため、シリサイド層の最下部が不純物層上面よりも下側に位置することはない。従って、不純物層が浅く形成された場合にも、シリサイド層とＰＮ接合（不純物層の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層は素子分離領域の上部コーナーを覆っているため、言い換えると、不純物層近傍の素子分離領域の上面がシリサイド層により覆われているため、コンタクトホール形成時に位置合わせずれが生じた場合にも、具体的には、素子分離領域とオーバーラップするようにコンタクトホールが形成された場合にも、シリサイド層とコンタクトとの接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層近傍の素子分離領域の上面がシリサイド層により覆われているため、コンタクトホール形成のためのエッチング時に、素子分離領域を構成する絶縁膜がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００１８】
本発明に係る半導体装置において、前記素子分離領域はトレンチ構造を有していてもよい。
【００１９】
本発明に係る半導体装置において、前記素子分離領域は前記不純物層よりも深く形成されていてもよい。
【００２０】
本発明に係る半導体装置において、前記素子分離領域の幅が１００ｎｍ以下であると、前述の本発明の効果が顕著に発揮される。すなわち、本発明は、デザインルールが３２ｎｍ以下の場合に好適である。
【００２１】
本発明に係る半導体装置において、前記シリサイド層と前記素子分離領域の上面とのオーバーラップ幅が１ｎｍ以上で且つ２０ｎｍ以下であると、素子分離領域上での素子同士の意図せぬ導通を防止しながら、前述の本発明の効果を得ることができる。
【００２２】
本発明に係る半導体装置において、前記シリサイド層は、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム及びパラジウムのうちの少なくとも１つの金属を含んでいてもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法は、基板上に素子分離領域を形成する工程（ａ）と、前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、前記不純物層上及び前記素子分離領域上に金属膜及びキャップ膜を順次形成する工程（ｃ）と、熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、前記工程（ｃ）において、前記素子分離領域と前記不純物層との境界上に位置する部分の前記キャップ膜にクラックを発生させ、前記工程（ｄ）において、前記クラックに沿ってシリサイド反応を進展させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成する。
【００２４】
本発明に係る第１の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができる。
【００２５】
本発明に係る第１の半導体装置の製造方法において、前記キャップ膜は、金属、金属酸化物又は金属窒化物から構成されていてもよい。
【００２６】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｃ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、前記工程（ｃ）において、前記キャップ膜の厚さを前記段差の高さの３倍以上に設定すると、前記工程（ｃ）において、素子分離領域と不純物層との境界上に位置する部分のキャップ膜に確実にクラックを発生させることができる。
【００２７】
本発明に係る第２の半導体装置の製造方法は、基板上に素子分離領域を形成する工程（ａ）と、前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、前記工程（ｂ）と前記工程（ｃ）との間に、イオン注入又は逆スパッタを用いて、前記不純物層の一部分を除去すると共に当該一部分の構成物質を、前記不純物層近傍の前記素子分離領域上に付着させる工程（ｅ）をさらに備え、前記工程（ｄ）において、前記素子分離領域上の前記構成物質と前記金属膜とを反応させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成する。
【００２８】
本発明に係る第２の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができる。
【００２９】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｅ）で、前記不純物層を構成する元素よりも重い元素を用いてイオン注入を行うと、前記工程（ｅ）において、不純物層の一部分を除去して当該一部分の構成物質を、不純物層近傍の素子分離領域上に確実に付着させることができる。
【００３０】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｅ）で、Ａｒを用いて逆スパッタを行ってもよい。
【００３１】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｅ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、前記工程（ｅ）において、前記段差の上部に位置する前記不純物層を除去すると、前記工程（ｅ）において、当該除去部分の構成物質を、不純物層近傍の素子分離領域上に確実に付着させることができる。
【００３２】
本発明に係る第３の半導体装置の製造方法は、基板上に素子分離領域を形成する工程（ａ）と、前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、前記金属膜は、シリサイド反応時にシリコンよりも拡散しやすい第１の金属と、シリサイド反応時にシリコンよりも拡散しにくい第２の金属とを含み、前記工程（ｄ）において、前記不純物層近傍の前記素子分離領域上に位置する部分の前記金属膜中にシリコンを拡散させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成する。
【００３３】
本発明に係る第３の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができる。
【００３４】
本発明に係る第３の半導体装置の製造方法において、前記第１の金属は、ニッケル、モリブデン、タングステン又は鉄であり、前記第２の金属は、白金、コバルト又はチタンであってもよい。
【００３５】
本発明に係る第３の半導体装置の製造方法において、前記工程（ｃ）で、前記素子分離領域の上面と前記不純物層の上面とは面一であってもよい。言い換えると、本発明に係る第３の半導体装置の製造方法においては、前記工程（ｃ）よりも前に、素子分離領域の上面が不純物層の上面よりも低くなるように段差を形成しなくてもよい。
【発明の効果】
【００３６】
本発明によれば、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置において、不純物層が浅く形成された場合にも接合リーク電流の増大を抑制することができると共に、コンタクトホール形成時に位置合わせずれが生じた場合にもコンタクト抵抗の上昇を抑制することができる。すなわち、信頼性の高い半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３８】
図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３９】
まず、図１（ａ）に示すように、公知のフォトレジスト工程及び異方性ドライエッチングを用いて、例えばシリコンからなる半導体基板１００に素子分離用のトレンチ１０１を形成した後、例えばＣＶＤ（chemical vapor deposition ）法や塗布法などを用いて、トレンチ１０１内に素子分離用絶縁膜１０２を埋め込む。トレンチ１０１の幅は例えば６０〜８０ｎｍ程度であり、トレンチ１０１の深さは例えば２００〜３００ｎｍ程度である。その後、例えば化学機械研磨法などを用いて、素子分離用絶縁膜１０２の上面が半導体基板１００の上面と面一になるように素子分離用絶縁膜１０２の上面を平坦化する。続いて、素子分離用絶縁膜１０２と隣接する領域に位置する半導体基板１００の表面部に不純物をイオン注入して、例えばトランジスタのソース・ドレイン領域となる不純物層１０３を形成する。尚、トレンチ１０１内に埋め込まれた素子分離用絶縁膜１０２（つまり素子分離領域）は不純物層１０３よりも深く形成されている。
【００４０】
その後、図１（ａ）に示すように、例えばドライエッチングやウェットエッチングを用いて、トレンチ１０１内に埋め込まれた素子分離用絶縁膜１０２の上部をエッチングにより除去する。具体的には、素子分離用絶縁膜１０２の上面が半導体基板１００の上面よりも５ｎｍ程度低くなるように素子分離用絶縁膜１０２を掘り下げる。
【００４１】
次に、図１（ｂ）に示すように、素子分離用絶縁膜１０２上を含む半導体基板１００上の全面に、シリサイド形成用の金属膜１０４及びキャップ膜１０５を順次形成する。キャップ膜１０５は、例えば、金属膜、金属酸化膜又は金属窒化膜等からなり、具体的には、キャップ膜１０５の材料として、チタン、窒化チタン、タンタル、窒化タンタル、タングステン又は窒化タングステン等を用いてもよい。また、キャップ膜１０５は、例えばＣＶＤ法、蒸着法又はスパッタ法などを用いて成膜されるが、本実施形態においては、キャップ膜１０５の膜厚を、素子分離用絶縁膜１０２の上面と半導体基板１００の上面との間に形成した段差の高さの３倍程度以上（つまり１５ｎｍ程度以上）に設定する。これにより、図１（ｂ）に示すように、当該段差上に位置する部分のキャップ膜１０５、つまり素子分離用絶縁膜１０２（素子分離領域）と不純物層１０３との境界上に位置する部分のキャップ膜１０５に応力が集中して、当該部分にクラック（膜割れ）１０５ａが発生する。
【００４２】
次に、金属膜１０４に対して１回目のシリサイド化熱処理を行うことにより、図１（ｃ）に示すように、不純物層１０３の表面部と金属膜１０４とを反応させてシリサイド（ダイ金属シリサイド：Ｍ2 Ｓｉ（Ｍは金属））層１０６Ａを形成する。例えば、金属膜１０４としてニッケルを用いた場合、３００℃程度の温度で３０秒間のアニールを行い、シリサイド層１０６ＡとしてＮｉ2 Ｓｉを形成する。
【００４３】
ところで、金属とシリコンとの化合物であるシリサイドが形成される場合には体積膨張が起きるが、本実施形態では、素子分離用絶縁膜１０２と不純物層１０３との境界上に位置する部分のキャップ膜１０５にクラック１０５ａが生じているため、クラック１０５ａに沿ってシリサイド反応が進展する。その結果、図１（ｃ）に示すように、素子分離用絶縁膜１０２（素子分離領域）の上部コーナーを覆うようにシリサイド層１０６Ａが形成される。すなわち、本実施形態では、シリサイド層１０６Ａの下面が素子分離用絶縁膜１０２の上面よりも低くなり、且つシリサイド層１０６Ａの側端部が素子分離用絶縁膜１０２の上面と重なるように、シリサイド層１０６Ａを形成する。尚、シリサイド層１０６Ａの形成後の時点で、不純物層１０３の厚さは例えば３０ｎｍ程度であり、不純物層１０３上のシリサイド層１０６Ａの厚さは例えば２０〜３０ｎｍ程度である。
【００４４】
次に、図１（ｄ）に示すように、未反応の金属膜１０４とキャップ膜１０５とを除去する。例えば、金属膜１０４としてニッケル膜、キャップ膜１０５として窒化チタン膜を用いた場合には、硫酸と過酸化水素との混合液を用いることにより、残存する金属膜１０４及びキャップ膜１０５の除去が可能である。
【００４５】
次に、シリサイド層１０６Ａに対して２回目のシリサイド化熱処理を行うことにより、図１（ｅ）に示すように、所望の低抵抗値を持つシリサイド層１０６Ｂを形成する。例えば、金属膜１０４としてニッケルを用いた場合、５００℃程度の温度で３０秒間のアニールを行い、シリサイド層１０６Ｂを形成する。
【００４６】
次に、図１（ｆ）に示すように、シリサイド層１０６Ｂ上及び素子分離用絶縁膜１０２上を含む半導体基板１００上の全面に公知の方法を用いて、例えば厚さ２００〜３００ｎｍ程度の絶縁膜１０７を形成した後、リソグラフィー法及び異方性ドライエッチング法を用いて、絶縁膜１０７にシリサイド層１０６Ｂに達するコンタクトホール１０８を形成する。コンタクトホール１０８の口径は例えば５０〜６０ｎｍ程度である。その後、コンタクトホール１０８に導電膜を埋め込むことにより、シリサイド層１０６Ｂを通じて不純物層１０３と電気的に接続するコンタクト１０９を形成する。
【００４７】
以上に説明した第１の実施形態によると、不純物層１０３とシリサイド層１０６Ｂとの界面が素子分離用絶縁膜１０２（素子分離領域）の上面よりも低くなるようにシリサイド層１０６Ｂが形成されているため、シリサイド層１０６Ｂの最下部が不純物層１０３の上面よりも下側に位置することはない。従って、不純物層１０３が浅く形成された場合にも、シリサイド層１０６ＢとＰＮ接合（不純物層１０３の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層１０６Ｂは素子分離用絶縁膜１０２の上部コーナーを覆っているため、言い換えると、不純物層１０３近傍の素子分離用絶縁膜１０２の上面がシリサイド層１０６Ｂにより覆われているため、コンタクトホール１０８の形成時に位置合わせずれが生じた場合にも、具体的には、素子分離用絶縁膜１０２とオーバーラップするようにコンタクトホール１０８が形成された場合にも、シリサイド層１０６Ｂとコンタクト１０９との接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層１０３近傍の素子分離用絶縁膜１０２の上面がシリサイド層１０６Ｂにより覆われているため、コンタクトホール１０８を形成するためのエッチング時に、素子分離用絶縁膜１０２がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００４８】
また、第１の実施形態によると、シリサイド形成用の金属膜１０４を覆うキャップ膜１０５を形成する際に、素子分離用絶縁膜１０２と不純物層１０３との境界上（素子分離用絶縁膜１０２の上面と不純物層１０３の上面との間の段差上）に位置する部分のキャップ膜１０５にクラック１０５ａを発生させている。このため、金属膜１０４に対してシリサイド化熱処理を行う際に、クラック１０５ａに沿ってシリサイド反応を進展させることができるので、素子分離用絶縁膜１０２（素子分離領域）の上部コーナーを覆うようにシリサイド層１０６Ａを形成することができ、前述の本実施形態の特徴的構造を実現することができる。
【００４９】
尚、以上に述べた本実施形態の効果は、デザインルールが３２ｎｍ以下の世代において特に顕著に発揮されるものである。すなわち、本発明は素子分離領域幅が１００ｎｍ以下の場合に特に好適である。
【００５０】
また、本実施形態において、シリサイド層１０６Ｂと素子分離用絶縁膜１０２（素子分離領域）の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。このようにすると、素子分離用絶縁膜１０２上での素子同士の意図せぬ導通を防止しながら、前述の本実施形態の効果を得ることができる。
【００５１】
また、本実施形態において、金属膜１０４の材料、つまりシリサイド層１０６Ｂの構成金属は特に限定されるものではないが、例えば、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム又はパラジウム等を用いることができる。
【００５２】
また、本実施形態において、金属膜１０４を覆うキャップ膜１０５を形成する時点で、素子分離用絶縁膜１０２の上面と不純物層１０３の上面との間の段差高さが５ｎｍ程度以上あり、且つキャップ膜１０５の厚さが１５ｎｍ程度以上であること、つまり、キャップ膜１０５の厚さを前記段差高さの３倍以上に設定することが好ましい。このようにすると、素子分離用絶縁膜１０２と不純物層１０３との境界上に位置する部分のキャップ膜１０５にクラック１０５ａを確実に発生させることができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５４】
図２（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５５】
まず、図２（ａ）に示すように、公知のフォトレジスト工程及び異方性ドライエッチングを用いて、例えばシリコンからなる半導体基板２００に素子分離用のトレンチ２０１を形成した後、例えばＣＶＤ法や塗布法などを用いて、トレンチ２０１内に素子分離用絶縁膜２０２を埋め込む。トレンチ２０１の幅は例えば６０〜８０ｎｍ程度であり、トレンチ２０１の深さは例えば２００〜３００ｎｍ程度である。その後、例えば化学機械研磨法などを用いて、素子分離用絶縁膜２０２の上面が半導体基板２００の上面と面一になるように素子分離用絶縁膜２０２の上面を平坦化する。続いて、素子分離用絶縁膜２０２と隣接する領域に位置する半導体基板２００の表面部に不純物をイオン注入して、例えばトランジスタのソース・ドレイン領域となる不純物層２０３を形成する。尚、トレンチ２０１内に埋め込まれた素子分離用絶縁膜２０２（つまり素子分離領域）は不純物層２０３よりも深く形成されている。
【００５６】
その後、図２（ａ）に示すように、例えばドライエッチングやウェットエッチングを用いて、トレンチ２０１内に埋め込まれた素子分離用絶縁膜２０２の上部をエッチングにより除去する。具体的には、素子分離用絶縁膜２０２の上面が半導体基板２００の上面よりも５ｎｍ程度低くなるように素子分離用絶縁膜２０２を掘り下げる。
【００５７】
次に、図２（ｂ）に示すように、イオン注入法により、Ｇｅイオン２０４を、注入エネルギーが２０ｋｅＶ、ドーズ量が１×１０14atom／ｃｍ2 の条件で半導体基板２００の全面に注入する。これにより、トレンチ２０１内の素子分離用絶縁膜２０２の上面よりも高い部分の半導体基板２００がＧｅイオン２０４によってスパッタされることになり、半導体基板２００（つまり不純物層２０３）の一部分が除去されると共に当該一部分の構成物質が半導体基板２００上に再付着する。特に、素子分離用絶縁膜２０２との間の段差の上部に位置する不純物層２０３においてこの現象が顕著に発生するため、当該部分の不純物層２０３がＧｅイオン２０４によってスパッタされ、その結果、当該部分の構成物質（主としてＳｉ）２０５が、不純物層２０３近傍の素子分離用絶縁膜２０２上に再付着する。
【００５８】
次に、図２（ｃ）に示すように、素子分離用絶縁膜２０２上を含む半導体基板２００上の全面に、シリサイド形成用の金属膜２０６を形成する。このとき、金属膜２０６を覆うようにキャップ膜を形成してもよい。
【００５９】
次に、金属膜２０６に対して１回目のシリサイド化熱処理を行うことにより、図２（ｄ）に示すように、不純物層２０３の表面部と金属膜２０６とを反応させてシリサイド（ダイ金属シリサイド：Ｍ2 Ｓｉ（Ｍは金属））層２０７Ａを形成する。例えば、金属膜２０６としてニッケルを用いた場合、３００℃程度の温度で３０秒間のアニールを行い、シリサイド層２０７ＡとしてＮｉ2 Ｓｉを形成する。このとき、図２（ｂ）に示す工程で素子分離用絶縁膜２０２上に再付着した構成物質（不純物層２０３つまり基板２００を構成するＳｉ）２０５と金属膜２０６との間でもシリサイド反応が生じる結果、素子分離用絶縁膜２０２（素子分離領域）の上部コーナーを覆うようにシリサイド層２０７Ａが形成される。すなわち、本実施形態では、シリサイド層２０７Ａの下面が素子分離用絶縁膜２０２の上面よりも低くなり、且つシリサイド層２０７Ａの側端部が素子分離用絶縁膜２０２の上面と重なるように、シリサイド層２０７Ａを形成する。尚、シリサイド層２０７Ａの形成後の時点で、不純物層２０３の厚さは例えば３０ｎｍ程度であり、不純物層２０３上のシリサイド層２０７Ａの厚さは例えば２０〜３０ｎｍ程度である。
【００６０】
次に、図２（ｅ）に示すように、未反応の金属膜２０６を除去する。例えば、金属膜２０６としてニッケル膜を用いた場合には、硫酸と過酸化水素との混合液を用いることにより、残存する金属膜２０６の除去が可能である。
【００６１】
次に、シリサイド層２０７Ａに対して２回目のシリサイド化熱処理を行うことにより、図２（ｆ）に示すように、所望の低抵抗値を持つシリサイド層２０７Ｂを形成する。例えば、金属膜２０６としてニッケルを用いた場合、５００℃程度の温度で３０秒間のアニールを行い、シリサイド層２０７Ｂを形成する。
【００６２】
次に、図２（ｇ）に示すように、シリサイド層２０７Ｂ上及び素子分離用絶縁膜２０２上を含む半導体基板２００上の全面に公知の方法を用いて、例えば厚さ２００〜３００ｎｍ程度の絶縁膜２０８を形成した後、リソグラフィー法及び異方性ドライエッチング法を用いて、絶縁膜２０８にシリサイド層２０７Ｂに達するコンタクトホール２０９を形成する。コンタクトホール２０９の口径は例えば５０〜６０ｎｍ程度である。その後、コンタクトホール２０９に導電膜を埋め込むことにより、シリサイド層２０７Ｂを通じて不純物層２０３と電気的に接続するコンタクト２１０を形成する。
【００６３】
以上に説明した第２の実施形態によると、不純物層２０３とシリサイド層２０７Ｂとの界面が素子分離用絶縁膜２０２（素子分離領域）の上面よりも低くなるようにシリサイド層２０７Ｂが形成されているため、シリサイド層２０７Ｂの最下部が不純物層２０３の上面よりも下側に位置することはない。従って、不純物層２０３が浅く形成された場合にも、シリサイド層２０７ＢとＰＮ接合（不純物層２０３の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層２０７Ｂは素子分離用絶縁膜２０２の上部コーナーを覆っているため、言い換えると、不純物層２０３近傍の素子分離用絶縁膜２０２の上面がシリサイド層２０７Ｂにより覆われているため、コンタクトホール２０９の形成時に位置合わせずれが生じた場合にも、具体的には、素子分離用絶縁膜２０２とオーバーラップするようにコンタクトホール２０９が形成された場合にも、シリサイド層２０７Ｂとコンタクト２１０との接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層２０３近傍の素子分離用絶縁膜２０２の上面がシリサイド層２０７Ｂにより覆われているため、コンタクトホール２０９を形成するためのエッチング時に、素子分離用絶縁膜２０２がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００６４】
また、第２の実施形態によると、シリサイド形成用の金属膜２０６を形成する前に、イオン注入を用いて、不純物層２０３の一部分を除去すると共に当該一部分の構成物質２０５を、不純物層２０３近傍の素子分離用絶縁膜２０２上に付着させている。このため、金属膜２０６に対してシリサイド化熱処理を行う際に、当該構成物質２０５と金属膜２０６との間でもシリサイド反応が生じる結果、素子分離用絶縁膜２０２（素子分離領域）の上部コーナーを覆うようにシリサイド層２０７Ａを形成することができ、前述の本実施形態の特徴的構造を実現することができる。
【００６５】
また、第２の実施形態によると、図２（ｂ）に示すイオン注入工程よりも前に、図２（ａ）に示す工程で、素子分離用絶縁膜２０２の上面が不純物層２０３の上面よりも低くなるように段差を形成している。このため、図２（ｂ）に示す工程で、素子分離用絶縁膜２０２との間の段差の上部に位置する不純物層２０３をイオンによってスパッタ除去し、それにより、当該除去部分の構成物質（主としてＳｉ）２０５を、不純物層２０３近傍の素子分離用絶縁膜２０２上に確実に再付着させることができる。
【００６６】
尚、以上に述べた本実施形態の効果は、デザインルールが３２ｎｍ以下の世代において特に顕著に発揮されるものである。すなわち、本発明は素子分離領域幅が１００ｎｍ以下の場合に特に好適である。
【００６７】
また、本実施形態において、シリサイド層２０７Ｂと素子分離用絶縁膜２０２（素子分離領域）の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。このようにすると、素子分離用絶縁膜２０２上での素子同士の意図せぬ導通を防止しながら、前述の本実施形態の効果を得ることができる。
【００６８】
また、本実施形態において、金属膜２０６の材料、つまりシリサイド層２０７Ｂの構成金属は特に限定されるものではないが、例えば、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム又はパラジウム等を用いることができる。
【００６９】
また、本実施形態において、図２（ｂ）に示すイオン注入工程で用いるイオンとしては、基板特性（不純物層２０３の特性）を変えないイオン、例えば窒素イオンや、基板構成元素と同族の元素のイオン（Ｓｉ基板であればIV族元素イオン）を用いることができ、その中でも特に、基板構成元素よりも重い元素のイオン（Ｓｉ基板であればIV族元素イオンのうちのＧｅイオン）を用いることが好ましい。このようにすると、半導体基板２００（つまり不純物層２０３）の一部分を除去し、当該一部分の構成物質を半導体基板２００上に確実に再付着させることができる。
【００７０】
また、本実施形態において、図２（ｂ）に示す工程で、イオン注入に代えて、例えばＡｒを用いて逆スパッタを行ってもよい。この場合にも、本実施形態と同様の効果を得ることができる。
【００７１】
また、本実施形態において、図２（ｂ）に示すイオン注入工程よりも前に、図２（ａ）に示す工程で、素子分離用絶縁膜２０２の上面が不純物層２０３の上面よりも低くなるように段差を形成したが、当該段差形成工程を省略しても良い。
【００７２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７３】
図３（ａ）〜（ｆ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００７４】
まず、図３（ａ）に示すように、公知のフォトレジスト工程及び異方性ドライエッチングを用いて、例えばシリコンからなる半導体基板３００に素子分離用のトレンチ３０１を形成した後、例えばＣＶＤ法や塗布法などを用いて、トレンチ３０１内に素子分離用絶縁膜３０２を埋め込む。トレンチ３０１の幅は例えば６０〜８０ｎｍ程度であり、トレンチ３０１の深さは例えば２００〜３００ｎｍ程度である。その後、例えば化学機械研磨法などを用いて、素子分離用絶縁膜３０２の上面が半導体基板３００の上面と面一になるように素子分離用絶縁膜３０２の上面を平坦化する。続いて、素子分離用絶縁膜３０２と隣接する領域に位置する半導体基板３００の表面部に不純物をイオン注入して、例えばトランジスタのソース・ドレイン領域となる不純物層３０３を形成する。尚、トレンチ３０１内に埋め込まれた素子分離用絶縁膜３０２（つまり素子分離領域）は不純物層３０３よりも深く形成されている。
【００７５】
次に、図３（ｂ）に示すように、素子分離用絶縁膜３０２上を含む半導体基板３００上の全面に、シリサイド形成用の金属膜３０４を形成する。このとき、金属膜３０４を覆うようにキャップ膜を形成してもよい。また、本実施形態の特徴として、金属膜３０４は、シリサイド反応時にシリコンよりも拡散しやすい（つまり金属拡散が支配的になる）第１の金属（例えばニッケル、モリブデン、タングステン又は鉄）と、シリサイド反応時にシリコンよりも拡散しにくい（つまりシリコン拡散が支配的になる）第２の金属（例えば白金、コバルト又はチタン）とを含んでいる。
【００７６】
次に、金属膜３０４に対して１回目のシリサイド化熱処理を行うことにより、図３（ｃ）に示すように、不純物層３０３の表面部と金属膜３０４とを反応させてシリサイド（ダイ金属シリサイド：Ｍ2 Ｓｉ（Ｍは金属））層３０５Ａを形成する。例えば、金属膜３０４として、ニッケル及びコバルトを含む合金膜を用いた場合、４５０℃程度の温度で３０秒間のアニールを行い、シリサイド層３０５ＡとしてＮｉＣｏＳｉを形成する。このとき、コバルトのシリサイド化反応においてはシリコンの拡散が支配的であるため、金属膜３０４中にシリコンが拡散する結果、素子分離用絶縁膜３０２（素子分離領域）の上部コーナーを覆うようにシリサイド層３０５Ａが形成される。すなわち、シリサイド層３０５Ａの側端部が素子分離用絶縁膜３０２の上面と重なるようにシリサイド層３０５Ａが形成される。また、ニッケルのシリサイド化反応においてはニッケルの拡散が支配的であるため、不純物層３０３中にニッケルが拡散する結果、シリサイド層３０５Ａの下面は素子分離用絶縁膜３０２の上面よりも低くなる。尚、シリサイド層３０５Ａの形成後の時点で、不純物層３０３の厚さは例えば３０ｎｍ程度であり、不純物層３０３上のシリサイド層３０５Ａの厚さは例えば２０〜３０ｎｍ程度である。
【００７７】
次に、図３（ｄ）に示すように、未反応の金属膜３０４を除去する。例えば、金属膜３０４として、ニッケル及びコバルトを含む合金膜を用いた場合には、硫酸と過酸化水素との混合液を用いることにより、残存する金属膜３０４の除去が可能である。
【００７８】
次に、シリサイド層３０５Ａに対して２回目のシリサイド化熱処理を行うことにより、図３（ｅ）に示すように、所望の低抵抗値を持つシリサイド層３０５Ｂを形成する。例えば、金属膜３０４として、ニッケル及びコバルトを含む合金膜を用いた場合、５００℃程度の温度で３０秒間のアニールを行い、シリサイド層３０５Ｂを形成する。
【００７９】
次に、図３（ｆ）に示すように、シリサイド層３０５Ｂ上及び素子分離用絶縁膜３０２上を含む半導体基板３００上の全面に公知の方法を用いて、例えば厚さ２００〜３００ｎｍ程度の絶縁膜３０６を形成した後、リソグラフィー法及び異方性ドライエッチング法を用いて、絶縁膜３０６にシリサイド層３０５Ｂに達するコンタクトホール３０７を形成する。コンタクトホール３０７の口径は例えば５０〜６０ｎｍ程度である。その後、コンタクトホール３０７に導電膜を埋め込むことにより、シリサイド層３０５Ｂを通じて不純物層３０３と電気的に接続するコンタクト３０８を形成する。
【００８０】
以上に説明した第３の実施形態によると、不純物層３０３とシリサイド層３０５Ｂとの界面が素子分離用絶縁膜３０２（素子分離領域）の上面よりも低くなるようにシリサイド層３０５Ｂが形成されているため、シリサイド層３０５Ｂの最下部が不純物層３０３の上面よりも下側に位置することはない。従って、不純物層３０３が浅く形成された場合にも、シリサイド層３０５ＢとＰＮ接合（不純物層３０３の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層３０５Ｂは素子分離用絶縁膜３０２の上部コーナーを覆っているため、言い換えると、不純物層３０３近傍の素子分離用絶縁膜３０２の上面がシリサイド層３０５Ｂにより覆われているため、コンタクトホール３０７の形成時に位置合わせずれが生じた場合にも、具体的には、素子分離用絶縁膜３０２とオーバーラップするようにコンタクトホール３０７が形成された場合にも、シリサイド層３０５Ｂとコンタクト３０８との接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層３０３近傍の素子分離用絶縁膜３０２の上面がシリサイド層３０５Ｂにより覆われているため、コンタクトホール３０７を形成するためのエッチング時に、素子分離用絶縁膜３０２がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００８１】
また、第３の実施形態によると、シリサイド形成用の金属膜３０４が、シリサイド反応時にシリコンよりも拡散しやすい第１の金属と、シリサイド反応時にシリコンよりも拡散しにくい第２の金属とを含んでいる。このため、金属膜３０４に対してシリサイド化熱処理を行った際に、第２の金属のシリサイド化反応においてはシリコンの拡散が支配的であるため、金属膜３０４中にシリコンが拡散する結果、素子分離用絶縁膜３０２（素子分離領域）の上部コーナーを覆うようにシリサイド層３０５Ａを形成することができ、前述の本実施形態の特徴的構造を実現することができる。
【００８２】
尚、以上に述べた本実施形態の効果は、デザインルールが３２ｎｍ以下の世代において特に顕著に発揮されるものである。すなわち、本発明は素子分離領域幅が１００ｎｍ以下の場合に特に好適である。
【００８３】
また、本実施形態において、シリサイド層３０５Ｂと素子分離用絶縁膜３０２（素子分離領域）の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。このようにすると、素子分離用絶縁膜３０２上での素子同士の意図せぬ導通を防止しながら、前述の本実施形態の効果を得ることができる。
【産業上の利用可能性】
【００８４】
本発明は、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置において、接合リーク電流の増大及びコンタクト抵抗の上昇を抑制することにより、信頼性の高い半導体装置を提供するものであり、非常に有用である。
【図面の簡単な説明】
【００８５】
【図１】図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｇ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｆ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は、従来の半導体装置の製造方法により生じる問題点を説明する図である。
【符号の説明】
【００８６】
１００ 半導体基板
１０１ トレンチ
１０２ 素子分離用絶縁膜
１０３ 不純物層
１０４ 金属膜
１０５ キャップ膜
１０５ａ キャップ膜のクラック
１０６Ａ、１０６Ｂ シリサイド層
１０７ 絶縁膜
１０８ コンタクトホール
１０９ コンタクト
２００ 半導体基板
２０１ トレンチ
２０２ 素子分離用絶縁膜
２０３ 不純物層
２０４ Ｇｅイオン
２０５ 半導体基板（不純物層）の構成物質
２０６ 金属膜
２０７Ａ、２０７Ｂ シリサイド層
２０８ 絶縁膜
２０９ コンタクトホール
２１０ コンタクト
３００ 半導体基板
３０１ トレンチ
３０２ 素子分離用絶縁膜
３０３ 不純物層
３０４ 金属膜
３０５Ａ、３０５Ｂ シリサイド層
３０６ 絶縁膜
３０７ コンタクトホール
３０８ コンタクト
【技術分野】
【０００１】
本発明は、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスは多数の露光用マスクを用いて製造されている。各マスクパターンを転写したパターン同士を重ね合わせる際には、パターン間に位置合わせずれが発生するが、この位置合わせずれについては一定の範囲内に制御する必要がある。特に、微細化の進行に伴い、位置合わせの精度が非常に重要になる。言い換えると、位置合わせずれに強い加工方法や構造が求められることになる。
【０００３】
そのような位置合わせずれに強い加工方法の１つであるセルフアラインコンタクト（ＳＡＣ）技術は、ソース・ドレイン領域となる不純物層上にコンタクトホールを自己整合的に形成する技術であり、多くの半導体装置の製造方法において使用されるようになってきている。
【０００４】
さらに、コンタクトホールパターンを転写する際に位置合わせずれが発生した場合の対策として、例えば特許文献１に開示されているような方法が提案されている。
【０００５】
特許文献１に開示されている方法は、コンタクトホールパターンを転写する際に位置合わせずれが発生した場合にもリーク電流の小さい半導体素子構造を実現するものであって、その具体的内容は以下の通りである。
【０００６】
図４（ａ）〜（ｆ）は、特許文献１に開示されている従来の半導体装置の製造方法の各工程を示す断面図である。
【０００７】
まず、図４（ａ）に示すように、半導体基板５００に素子分離用のトレンチ５０１を形成した後、トレンチ５０１内に素子分離用絶縁膜５０２をその表面が半導体基板５００の表面と面一になるように埋め込む。続いて、素子分離用絶縁膜５０２と隣接する領域に位置する半導体基板５００の表面部に不純物をイオン注入して不純物層５０３を形成する。その後、図４（ｂ）に示すように、素子分離用絶縁膜５０２の上部をエッチングにより除去してトレンチ５０１の壁面の一部を露出させる。
【０００８】
次に、図４（ｃ）に示すように、素子分離用絶縁膜５０２上を含む半導体基板５００上の全面に金属膜５０４及びキャップ膜５０５を順次形成した後、熱処理を行って、金属膜５０４と不純物層５０３の表面部とを反応させる。これにより、図４（ｄ）に示すように、不純物層５０３の上面上及びトレンチ５０１の壁面の一部の上に金属シリサイド膜５０６が形成される。続いて、図４（ｅ）に示すように、キャップ膜５０５及び未反応の金属膜５０４を除去した後、図４（ｆ）に示すように、半導体基板５００上の全面に絶縁膜５０７を形成し、その後、絶縁膜５０７に、金属シリサイド膜５０６に達するコンタクトホール５０８を形成した後、コンタクトホール５０８に導電膜を埋め込んでコンタクト５０９を形成する。
【０００９】
このように形成された従来の半導体装置は、素子分離用のトレンチ５０１の壁面の一部が金属シリサイド膜５０６によって被覆されていることを特徴としている。
【００１０】
この特徴により、コンタクトホールを形成時に位置合わせずれが発生しても、トレンチ５０１の壁面を覆う金属シリサイド膜５０６によって、コンタクトホールを形成するためのエッチング時に過剰なオーバーエッチングが発生する事態を阻止することができるので、リーク電流の小さい半導体素子構造を形成することが可能になる。
【特許文献１】特開２００４−１３４５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近年、デバイスの微細化に伴い、ショートチャネル効果と呼ばれる、ゲート長が小さくなったときに生じるしきい値電圧や飽和電流の変動を抑制するために、ソース・ドレイン領域となる不純物層はますます浅くなってきている。一般的には、Ｐチャネル型トランジスタにおいてはＮ型ウェル領域にソース・ドレイン領域となるＰ型不純物層が形成されており、Ｎチャネル型トランジスタにおいてはＰ型ウェル領域にＮ型不純物層が形成されている。
【００１２】
しかしながら、特許文献１に開示されている方法のように、素子分離用絶縁膜５０２の上部をエッチングにより除去してトレンチ５０１の壁面の一部を露出させ、当該壁面の一部の上に金属シリサイド膜５０６を形成した場合には、次のような問題が生じる。
【００１３】
まず、図５（ａ）に示すように、ソース・ドレイン領域となる不純物層５０３が浅く形成されると、トレンチ５０１の壁面を覆う金属シリサイド膜５０６の最下部とＰＮ接合との間隔が小さくなるので、接合リーク電流が生じやすくなり、回路の誤動作や消費電力の増大等の問題が起こる。
【００１４】
また、図５（ｂ）に示すように、コンタクトホール５０８の形成時に位置合わせずれが生じると、不純物層５０３上の金属シリサイド膜５０６とコンタクト５０９との接触面積が小さくなり、コンタクト抵抗が上昇するので、信号遅延や回路の誤動作等の問題が起こる。
【００１５】
本発明は、以上の課題に鑑みてなされたものであり、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置において、不純物層が浅く形成された場合にも接合リーク電流の増大を抑制できるようにすること、及び、コンタクトホール形成時に位置合わせずれが生じた場合にもコンタクト抵抗の上昇を抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明に係る半導体装置は、基板上に形成された素子分離領域と、前記素子分離領域と隣接するように前記基板上に形成された不純物層と、前記不純物層上に形成されたシリサイド層と、前記シリサイド層と接続するように前記シリサイド層上に形成されたコンタクトとを備え、前記不純物層と前記シリサイド層との界面は、前記素子分離領域の上面よりも低く、前記シリサイド層は前記素子分離領域の上部コーナーを覆っている。
【００１７】
本発明に係る半導体装置によると、不純物層とシリサイド層との界面が素子分離領域の上面よりも低くなるようにシリサイド層が形成されているため、シリサイド層の最下部が不純物層上面よりも下側に位置することはない。従って、不純物層が浅く形成された場合にも、シリサイド層とＰＮ接合（不純物層の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層は素子分離領域の上部コーナーを覆っているため、言い換えると、不純物層近傍の素子分離領域の上面がシリサイド層により覆われているため、コンタクトホール形成時に位置合わせずれが生じた場合にも、具体的には、素子分離領域とオーバーラップするようにコンタクトホールが形成された場合にも、シリサイド層とコンタクトとの接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層近傍の素子分離領域の上面がシリサイド層により覆われているため、コンタクトホール形成のためのエッチング時に、素子分離領域を構成する絶縁膜がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００１８】
本発明に係る半導体装置において、前記素子分離領域はトレンチ構造を有していてもよい。
【００１９】
本発明に係る半導体装置において、前記素子分離領域は前記不純物層よりも深く形成されていてもよい。
【００２０】
本発明に係る半導体装置において、前記素子分離領域の幅が１００ｎｍ以下であると、前述の本発明の効果が顕著に発揮される。すなわち、本発明は、デザインルールが３２ｎｍ以下の場合に好適である。
【００２１】
本発明に係る半導体装置において、前記シリサイド層と前記素子分離領域の上面とのオーバーラップ幅が１ｎｍ以上で且つ２０ｎｍ以下であると、素子分離領域上での素子同士の意図せぬ導通を防止しながら、前述の本発明の効果を得ることができる。
【００２２】
本発明に係る半導体装置において、前記シリサイド層は、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム及びパラジウムのうちの少なくとも１つの金属を含んでいてもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法は、基板上に素子分離領域を形成する工程（ａ）と、前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、前記不純物層上及び前記素子分離領域上に金属膜及びキャップ膜を順次形成する工程（ｃ）と、熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、前記工程（ｃ）において、前記素子分離領域と前記不純物層との境界上に位置する部分の前記キャップ膜にクラックを発生させ、前記工程（ｄ）において、前記クラックに沿ってシリサイド反応を進展させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成する。
【００２４】
本発明に係る第１の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができる。
【００２５】
本発明に係る第１の半導体装置の製造方法において、前記キャップ膜は、金属、金属酸化物又は金属窒化物から構成されていてもよい。
【００２６】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｃ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、前記工程（ｃ）において、前記キャップ膜の厚さを前記段差の高さの３倍以上に設定すると、前記工程（ｃ）において、素子分離領域と不純物層との境界上に位置する部分のキャップ膜に確実にクラックを発生させることができる。
【００２７】
本発明に係る第２の半導体装置の製造方法は、基板上に素子分離領域を形成する工程（ａ）と、前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、前記工程（ｂ）と前記工程（ｃ）との間に、イオン注入又は逆スパッタを用いて、前記不純物層の一部分を除去すると共に当該一部分の構成物質を、前記不純物層近傍の前記素子分離領域上に付着させる工程（ｅ）をさらに備え、前記工程（ｄ）において、前記素子分離領域上の前記構成物質と前記金属膜とを反応させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成する。
【００２８】
本発明に係る第２の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができる。
【００２９】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｅ）で、前記不純物層を構成する元素よりも重い元素を用いてイオン注入を行うと、前記工程（ｅ）において、不純物層の一部分を除去して当該一部分の構成物質を、不純物層近傍の素子分離領域上に確実に付着させることができる。
【００３０】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｅ）で、Ａｒを用いて逆スパッタを行ってもよい。
【００３１】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｅ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、前記工程（ｅ）において、前記段差の上部に位置する前記不純物層を除去すると、前記工程（ｅ）において、当該除去部分の構成物質を、不純物層近傍の素子分離領域上に確実に付着させることができる。
【００３２】
本発明に係る第３の半導体装置の製造方法は、基板上に素子分離領域を形成する工程（ａ）と、前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、前記金属膜は、シリサイド反応時にシリコンよりも拡散しやすい第１の金属と、シリサイド反応時にシリコンよりも拡散しにくい第２の金属とを含み、前記工程（ｄ）において、前記不純物層近傍の前記素子分離領域上に位置する部分の前記金属膜中にシリコンを拡散させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成する。
【００３３】
本発明に係る第３の半導体装置の製造方法によると、前述の本発明に係る半導体装置を確実に製造することができる。
【００３４】
本発明に係る第３の半導体装置の製造方法において、前記第１の金属は、ニッケル、モリブデン、タングステン又は鉄であり、前記第２の金属は、白金、コバルト又はチタンであってもよい。
【００３５】
本発明に係る第３の半導体装置の製造方法において、前記工程（ｃ）で、前記素子分離領域の上面と前記不純物層の上面とは面一であってもよい。言い換えると、本発明に係る第３の半導体装置の製造方法においては、前記工程（ｃ）よりも前に、素子分離領域の上面が不純物層の上面よりも低くなるように段差を形成しなくてもよい。
【発明の効果】
【００３６】
本発明によれば、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置において、不純物層が浅く形成された場合にも接合リーク電流の増大を抑制することができると共に、コンタクトホール形成時に位置合わせずれが生じた場合にもコンタクト抵抗の上昇を抑制することができる。すなわち、信頼性の高い半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３８】
図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３９】
まず、図１（ａ）に示すように、公知のフォトレジスト工程及び異方性ドライエッチングを用いて、例えばシリコンからなる半導体基板１００に素子分離用のトレンチ１０１を形成した後、例えばＣＶＤ（chemical vapor deposition ）法や塗布法などを用いて、トレンチ１０１内に素子分離用絶縁膜１０２を埋め込む。トレンチ１０１の幅は例えば６０〜８０ｎｍ程度であり、トレンチ１０１の深さは例えば２００〜３００ｎｍ程度である。その後、例えば化学機械研磨法などを用いて、素子分離用絶縁膜１０２の上面が半導体基板１００の上面と面一になるように素子分離用絶縁膜１０２の上面を平坦化する。続いて、素子分離用絶縁膜１０２と隣接する領域に位置する半導体基板１００の表面部に不純物をイオン注入して、例えばトランジスタのソース・ドレイン領域となる不純物層１０３を形成する。尚、トレンチ１０１内に埋め込まれた素子分離用絶縁膜１０２（つまり素子分離領域）は不純物層１０３よりも深く形成されている。
【００４０】
その後、図１（ａ）に示すように、例えばドライエッチングやウェットエッチングを用いて、トレンチ１０１内に埋め込まれた素子分離用絶縁膜１０２の上部をエッチングにより除去する。具体的には、素子分離用絶縁膜１０２の上面が半導体基板１００の上面よりも５ｎｍ程度低くなるように素子分離用絶縁膜１０２を掘り下げる。
【００４１】
次に、図１（ｂ）に示すように、素子分離用絶縁膜１０２上を含む半導体基板１００上の全面に、シリサイド形成用の金属膜１０４及びキャップ膜１０５を順次形成する。キャップ膜１０５は、例えば、金属膜、金属酸化膜又は金属窒化膜等からなり、具体的には、キャップ膜１０５の材料として、チタン、窒化チタン、タンタル、窒化タンタル、タングステン又は窒化タングステン等を用いてもよい。また、キャップ膜１０５は、例えばＣＶＤ法、蒸着法又はスパッタ法などを用いて成膜されるが、本実施形態においては、キャップ膜１０５の膜厚を、素子分離用絶縁膜１０２の上面と半導体基板１００の上面との間に形成した段差の高さの３倍程度以上（つまり１５ｎｍ程度以上）に設定する。これにより、図１（ｂ）に示すように、当該段差上に位置する部分のキャップ膜１０５、つまり素子分離用絶縁膜１０２（素子分離領域）と不純物層１０３との境界上に位置する部分のキャップ膜１０５に応力が集中して、当該部分にクラック（膜割れ）１０５ａが発生する。
【００４２】
次に、金属膜１０４に対して１回目のシリサイド化熱処理を行うことにより、図１（ｃ）に示すように、不純物層１０３の表面部と金属膜１０４とを反応させてシリサイド（ダイ金属シリサイド：Ｍ2 Ｓｉ（Ｍは金属））層１０６Ａを形成する。例えば、金属膜１０４としてニッケルを用いた場合、３００℃程度の温度で３０秒間のアニールを行い、シリサイド層１０６ＡとしてＮｉ2 Ｓｉを形成する。
【００４３】
ところで、金属とシリコンとの化合物であるシリサイドが形成される場合には体積膨張が起きるが、本実施形態では、素子分離用絶縁膜１０２と不純物層１０３との境界上に位置する部分のキャップ膜１０５にクラック１０５ａが生じているため、クラック１０５ａに沿ってシリサイド反応が進展する。その結果、図１（ｃ）に示すように、素子分離用絶縁膜１０２（素子分離領域）の上部コーナーを覆うようにシリサイド層１０６Ａが形成される。すなわち、本実施形態では、シリサイド層１０６Ａの下面が素子分離用絶縁膜１０２の上面よりも低くなり、且つシリサイド層１０６Ａの側端部が素子分離用絶縁膜１０２の上面と重なるように、シリサイド層１０６Ａを形成する。尚、シリサイド層１０６Ａの形成後の時点で、不純物層１０３の厚さは例えば３０ｎｍ程度であり、不純物層１０３上のシリサイド層１０６Ａの厚さは例えば２０〜３０ｎｍ程度である。
【００４４】
次に、図１（ｄ）に示すように、未反応の金属膜１０４とキャップ膜１０５とを除去する。例えば、金属膜１０４としてニッケル膜、キャップ膜１０５として窒化チタン膜を用いた場合には、硫酸と過酸化水素との混合液を用いることにより、残存する金属膜１０４及びキャップ膜１０５の除去が可能である。
【００４５】
次に、シリサイド層１０６Ａに対して２回目のシリサイド化熱処理を行うことにより、図１（ｅ）に示すように、所望の低抵抗値を持つシリサイド層１０６Ｂを形成する。例えば、金属膜１０４としてニッケルを用いた場合、５００℃程度の温度で３０秒間のアニールを行い、シリサイド層１０６Ｂを形成する。
【００４６】
次に、図１（ｆ）に示すように、シリサイド層１０６Ｂ上及び素子分離用絶縁膜１０２上を含む半導体基板１００上の全面に公知の方法を用いて、例えば厚さ２００〜３００ｎｍ程度の絶縁膜１０７を形成した後、リソグラフィー法及び異方性ドライエッチング法を用いて、絶縁膜１０７にシリサイド層１０６Ｂに達するコンタクトホール１０８を形成する。コンタクトホール１０８の口径は例えば５０〜６０ｎｍ程度である。その後、コンタクトホール１０８に導電膜を埋め込むことにより、シリサイド層１０６Ｂを通じて不純物層１０３と電気的に接続するコンタクト１０９を形成する。
【００４７】
以上に説明した第１の実施形態によると、不純物層１０３とシリサイド層１０６Ｂとの界面が素子分離用絶縁膜１０２（素子分離領域）の上面よりも低くなるようにシリサイド層１０６Ｂが形成されているため、シリサイド層１０６Ｂの最下部が不純物層１０３の上面よりも下側に位置することはない。従って、不純物層１０３が浅く形成された場合にも、シリサイド層１０６ＢとＰＮ接合（不純物層１０３の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層１０６Ｂは素子分離用絶縁膜１０２の上部コーナーを覆っているため、言い換えると、不純物層１０３近傍の素子分離用絶縁膜１０２の上面がシリサイド層１０６Ｂにより覆われているため、コンタクトホール１０８の形成時に位置合わせずれが生じた場合にも、具体的には、素子分離用絶縁膜１０２とオーバーラップするようにコンタクトホール１０８が形成された場合にも、シリサイド層１０６Ｂとコンタクト１０９との接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層１０３近傍の素子分離用絶縁膜１０２の上面がシリサイド層１０６Ｂにより覆われているため、コンタクトホール１０８を形成するためのエッチング時に、素子分離用絶縁膜１０２がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００４８】
また、第１の実施形態によると、シリサイド形成用の金属膜１０４を覆うキャップ膜１０５を形成する際に、素子分離用絶縁膜１０２と不純物層１０３との境界上（素子分離用絶縁膜１０２の上面と不純物層１０３の上面との間の段差上）に位置する部分のキャップ膜１０５にクラック１０５ａを発生させている。このため、金属膜１０４に対してシリサイド化熱処理を行う際に、クラック１０５ａに沿ってシリサイド反応を進展させることができるので、素子分離用絶縁膜１０２（素子分離領域）の上部コーナーを覆うようにシリサイド層１０６Ａを形成することができ、前述の本実施形態の特徴的構造を実現することができる。
【００４９】
尚、以上に述べた本実施形態の効果は、デザインルールが３２ｎｍ以下の世代において特に顕著に発揮されるものである。すなわち、本発明は素子分離領域幅が１００ｎｍ以下の場合に特に好適である。
【００５０】
また、本実施形態において、シリサイド層１０６Ｂと素子分離用絶縁膜１０２（素子分離領域）の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。このようにすると、素子分離用絶縁膜１０２上での素子同士の意図せぬ導通を防止しながら、前述の本実施形態の効果を得ることができる。
【００５１】
また、本実施形態において、金属膜１０４の材料、つまりシリサイド層１０６Ｂの構成金属は特に限定されるものではないが、例えば、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム又はパラジウム等を用いることができる。
【００５２】
また、本実施形態において、金属膜１０４を覆うキャップ膜１０５を形成する時点で、素子分離用絶縁膜１０２の上面と不純物層１０３の上面との間の段差高さが５ｎｍ程度以上あり、且つキャップ膜１０５の厚さが１５ｎｍ程度以上であること、つまり、キャップ膜１０５の厚さを前記段差高さの３倍以上に設定することが好ましい。このようにすると、素子分離用絶縁膜１０２と不純物層１０３との境界上に位置する部分のキャップ膜１０５にクラック１０５ａを確実に発生させることができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５４】
図２（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５５】
まず、図２（ａ）に示すように、公知のフォトレジスト工程及び異方性ドライエッチングを用いて、例えばシリコンからなる半導体基板２００に素子分離用のトレンチ２０１を形成した後、例えばＣＶＤ法や塗布法などを用いて、トレンチ２０１内に素子分離用絶縁膜２０２を埋め込む。トレンチ２０１の幅は例えば６０〜８０ｎｍ程度であり、トレンチ２０１の深さは例えば２００〜３００ｎｍ程度である。その後、例えば化学機械研磨法などを用いて、素子分離用絶縁膜２０２の上面が半導体基板２００の上面と面一になるように素子分離用絶縁膜２０２の上面を平坦化する。続いて、素子分離用絶縁膜２０２と隣接する領域に位置する半導体基板２００の表面部に不純物をイオン注入して、例えばトランジスタのソース・ドレイン領域となる不純物層２０３を形成する。尚、トレンチ２０１内に埋め込まれた素子分離用絶縁膜２０２（つまり素子分離領域）は不純物層２０３よりも深く形成されている。
【００５６】
その後、図２（ａ）に示すように、例えばドライエッチングやウェットエッチングを用いて、トレンチ２０１内に埋め込まれた素子分離用絶縁膜２０２の上部をエッチングにより除去する。具体的には、素子分離用絶縁膜２０２の上面が半導体基板２００の上面よりも５ｎｍ程度低くなるように素子分離用絶縁膜２０２を掘り下げる。
【００５７】
次に、図２（ｂ）に示すように、イオン注入法により、Ｇｅイオン２０４を、注入エネルギーが２０ｋｅＶ、ドーズ量が１×１０14atom／ｃｍ2 の条件で半導体基板２００の全面に注入する。これにより、トレンチ２０１内の素子分離用絶縁膜２０２の上面よりも高い部分の半導体基板２００がＧｅイオン２０４によってスパッタされることになり、半導体基板２００（つまり不純物層２０３）の一部分が除去されると共に当該一部分の構成物質が半導体基板２００上に再付着する。特に、素子分離用絶縁膜２０２との間の段差の上部に位置する不純物層２０３においてこの現象が顕著に発生するため、当該部分の不純物層２０３がＧｅイオン２０４によってスパッタされ、その結果、当該部分の構成物質（主としてＳｉ）２０５が、不純物層２０３近傍の素子分離用絶縁膜２０２上に再付着する。
【００５８】
次に、図２（ｃ）に示すように、素子分離用絶縁膜２０２上を含む半導体基板２００上の全面に、シリサイド形成用の金属膜２０６を形成する。このとき、金属膜２０６を覆うようにキャップ膜を形成してもよい。
【００５９】
次に、金属膜２０６に対して１回目のシリサイド化熱処理を行うことにより、図２（ｄ）に示すように、不純物層２０３の表面部と金属膜２０６とを反応させてシリサイド（ダイ金属シリサイド：Ｍ2 Ｓｉ（Ｍは金属））層２０７Ａを形成する。例えば、金属膜２０６としてニッケルを用いた場合、３００℃程度の温度で３０秒間のアニールを行い、シリサイド層２０７ＡとしてＮｉ2 Ｓｉを形成する。このとき、図２（ｂ）に示す工程で素子分離用絶縁膜２０２上に再付着した構成物質（不純物層２０３つまり基板２００を構成するＳｉ）２０５と金属膜２０６との間でもシリサイド反応が生じる結果、素子分離用絶縁膜２０２（素子分離領域）の上部コーナーを覆うようにシリサイド層２０７Ａが形成される。すなわち、本実施形態では、シリサイド層２０７Ａの下面が素子分離用絶縁膜２０２の上面よりも低くなり、且つシリサイド層２０７Ａの側端部が素子分離用絶縁膜２０２の上面と重なるように、シリサイド層２０７Ａを形成する。尚、シリサイド層２０７Ａの形成後の時点で、不純物層２０３の厚さは例えば３０ｎｍ程度であり、不純物層２０３上のシリサイド層２０７Ａの厚さは例えば２０〜３０ｎｍ程度である。
【００６０】
次に、図２（ｅ）に示すように、未反応の金属膜２０６を除去する。例えば、金属膜２０６としてニッケル膜を用いた場合には、硫酸と過酸化水素との混合液を用いることにより、残存する金属膜２０６の除去が可能である。
【００６１】
次に、シリサイド層２０７Ａに対して２回目のシリサイド化熱処理を行うことにより、図２（ｆ）に示すように、所望の低抵抗値を持つシリサイド層２０７Ｂを形成する。例えば、金属膜２０６としてニッケルを用いた場合、５００℃程度の温度で３０秒間のアニールを行い、シリサイド層２０７Ｂを形成する。
【００６２】
次に、図２（ｇ）に示すように、シリサイド層２０７Ｂ上及び素子分離用絶縁膜２０２上を含む半導体基板２００上の全面に公知の方法を用いて、例えば厚さ２００〜３００ｎｍ程度の絶縁膜２０８を形成した後、リソグラフィー法及び異方性ドライエッチング法を用いて、絶縁膜２０８にシリサイド層２０７Ｂに達するコンタクトホール２０９を形成する。コンタクトホール２０９の口径は例えば５０〜６０ｎｍ程度である。その後、コンタクトホール２０９に導電膜を埋め込むことにより、シリサイド層２０７Ｂを通じて不純物層２０３と電気的に接続するコンタクト２１０を形成する。
【００６３】
以上に説明した第２の実施形態によると、不純物層２０３とシリサイド層２０７Ｂとの界面が素子分離用絶縁膜２０２（素子分離領域）の上面よりも低くなるようにシリサイド層２０７Ｂが形成されているため、シリサイド層２０７Ｂの最下部が不純物層２０３の上面よりも下側に位置することはない。従って、不純物層２０３が浅く形成された場合にも、シリサイド層２０７ＢとＰＮ接合（不純物層２０３の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層２０７Ｂは素子分離用絶縁膜２０２の上部コーナーを覆っているため、言い換えると、不純物層２０３近傍の素子分離用絶縁膜２０２の上面がシリサイド層２０７Ｂにより覆われているため、コンタクトホール２０９の形成時に位置合わせずれが生じた場合にも、具体的には、素子分離用絶縁膜２０２とオーバーラップするようにコンタクトホール２０９が形成された場合にも、シリサイド層２０７Ｂとコンタクト２１０との接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層２０３近傍の素子分離用絶縁膜２０２の上面がシリサイド層２０７Ｂにより覆われているため、コンタクトホール２０９を形成するためのエッチング時に、素子分離用絶縁膜２０２がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００６４】
また、第２の実施形態によると、シリサイド形成用の金属膜２０６を形成する前に、イオン注入を用いて、不純物層２０３の一部分を除去すると共に当該一部分の構成物質２０５を、不純物層２０３近傍の素子分離用絶縁膜２０２上に付着させている。このため、金属膜２０６に対してシリサイド化熱処理を行う際に、当該構成物質２０５と金属膜２０６との間でもシリサイド反応が生じる結果、素子分離用絶縁膜２０２（素子分離領域）の上部コーナーを覆うようにシリサイド層２０７Ａを形成することができ、前述の本実施形態の特徴的構造を実現することができる。
【００６５】
また、第２の実施形態によると、図２（ｂ）に示すイオン注入工程よりも前に、図２（ａ）に示す工程で、素子分離用絶縁膜２０２の上面が不純物層２０３の上面よりも低くなるように段差を形成している。このため、図２（ｂ）に示す工程で、素子分離用絶縁膜２０２との間の段差の上部に位置する不純物層２０３をイオンによってスパッタ除去し、それにより、当該除去部分の構成物質（主としてＳｉ）２０５を、不純物層２０３近傍の素子分離用絶縁膜２０２上に確実に再付着させることができる。
【００６６】
尚、以上に述べた本実施形態の効果は、デザインルールが３２ｎｍ以下の世代において特に顕著に発揮されるものである。すなわち、本発明は素子分離領域幅が１００ｎｍ以下の場合に特に好適である。
【００６７】
また、本実施形態において、シリサイド層２０７Ｂと素子分離用絶縁膜２０２（素子分離領域）の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。このようにすると、素子分離用絶縁膜２０２上での素子同士の意図せぬ導通を防止しながら、前述の本実施形態の効果を得ることができる。
【００６８】
また、本実施形態において、金属膜２０６の材料、つまりシリサイド層２０７Ｂの構成金属は特に限定されるものではないが、例えば、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム又はパラジウム等を用いることができる。
【００６９】
また、本実施形態において、図２（ｂ）に示すイオン注入工程で用いるイオンとしては、基板特性（不純物層２０３の特性）を変えないイオン、例えば窒素イオンや、基板構成元素と同族の元素のイオン（Ｓｉ基板であればIV族元素イオン）を用いることができ、その中でも特に、基板構成元素よりも重い元素のイオン（Ｓｉ基板であればIV族元素イオンのうちのＧｅイオン）を用いることが好ましい。このようにすると、半導体基板２００（つまり不純物層２０３）の一部分を除去し、当該一部分の構成物質を半導体基板２００上に確実に再付着させることができる。
【００７０】
また、本実施形態において、図２（ｂ）に示す工程で、イオン注入に代えて、例えばＡｒを用いて逆スパッタを行ってもよい。この場合にも、本実施形態と同様の効果を得ることができる。
【００７１】
また、本実施形態において、図２（ｂ）に示すイオン注入工程よりも前に、図２（ａ）に示す工程で、素子分離用絶縁膜２０２の上面が不純物層２０３の上面よりも低くなるように段差を形成したが、当該段差形成工程を省略しても良い。
【００７２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７３】
図３（ａ）〜（ｆ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００７４】
まず、図３（ａ）に示すように、公知のフォトレジスト工程及び異方性ドライエッチングを用いて、例えばシリコンからなる半導体基板３００に素子分離用のトレンチ３０１を形成した後、例えばＣＶＤ法や塗布法などを用いて、トレンチ３０１内に素子分離用絶縁膜３０２を埋め込む。トレンチ３０１の幅は例えば６０〜８０ｎｍ程度であり、トレンチ３０１の深さは例えば２００〜３００ｎｍ程度である。その後、例えば化学機械研磨法などを用いて、素子分離用絶縁膜３０２の上面が半導体基板３００の上面と面一になるように素子分離用絶縁膜３０２の上面を平坦化する。続いて、素子分離用絶縁膜３０２と隣接する領域に位置する半導体基板３００の表面部に不純物をイオン注入して、例えばトランジスタのソース・ドレイン領域となる不純物層３０３を形成する。尚、トレンチ３０１内に埋め込まれた素子分離用絶縁膜３０２（つまり素子分離領域）は不純物層３０３よりも深く形成されている。
【００７５】
次に、図３（ｂ）に示すように、素子分離用絶縁膜３０２上を含む半導体基板３００上の全面に、シリサイド形成用の金属膜３０４を形成する。このとき、金属膜３０４を覆うようにキャップ膜を形成してもよい。また、本実施形態の特徴として、金属膜３０４は、シリサイド反応時にシリコンよりも拡散しやすい（つまり金属拡散が支配的になる）第１の金属（例えばニッケル、モリブデン、タングステン又は鉄）と、シリサイド反応時にシリコンよりも拡散しにくい（つまりシリコン拡散が支配的になる）第２の金属（例えば白金、コバルト又はチタン）とを含んでいる。
【００７６】
次に、金属膜３０４に対して１回目のシリサイド化熱処理を行うことにより、図３（ｃ）に示すように、不純物層３０３の表面部と金属膜３０４とを反応させてシリサイド（ダイ金属シリサイド：Ｍ2 Ｓｉ（Ｍは金属））層３０５Ａを形成する。例えば、金属膜３０４として、ニッケル及びコバルトを含む合金膜を用いた場合、４５０℃程度の温度で３０秒間のアニールを行い、シリサイド層３０５ＡとしてＮｉＣｏＳｉを形成する。このとき、コバルトのシリサイド化反応においてはシリコンの拡散が支配的であるため、金属膜３０４中にシリコンが拡散する結果、素子分離用絶縁膜３０２（素子分離領域）の上部コーナーを覆うようにシリサイド層３０５Ａが形成される。すなわち、シリサイド層３０５Ａの側端部が素子分離用絶縁膜３０２の上面と重なるようにシリサイド層３０５Ａが形成される。また、ニッケルのシリサイド化反応においてはニッケルの拡散が支配的であるため、不純物層３０３中にニッケルが拡散する結果、シリサイド層３０５Ａの下面は素子分離用絶縁膜３０２の上面よりも低くなる。尚、シリサイド層３０５Ａの形成後の時点で、不純物層３０３の厚さは例えば３０ｎｍ程度であり、不純物層３０３上のシリサイド層３０５Ａの厚さは例えば２０〜３０ｎｍ程度である。
【００７７】
次に、図３（ｄ）に示すように、未反応の金属膜３０４を除去する。例えば、金属膜３０４として、ニッケル及びコバルトを含む合金膜を用いた場合には、硫酸と過酸化水素との混合液を用いることにより、残存する金属膜３０４の除去が可能である。
【００７８】
次に、シリサイド層３０５Ａに対して２回目のシリサイド化熱処理を行うことにより、図３（ｅ）に示すように、所望の低抵抗値を持つシリサイド層３０５Ｂを形成する。例えば、金属膜３０４として、ニッケル及びコバルトを含む合金膜を用いた場合、５００℃程度の温度で３０秒間のアニールを行い、シリサイド層３０５Ｂを形成する。
【００７９】
次に、図３（ｆ）に示すように、シリサイド層３０５Ｂ上及び素子分離用絶縁膜３０２上を含む半導体基板３００上の全面に公知の方法を用いて、例えば厚さ２００〜３００ｎｍ程度の絶縁膜３０６を形成した後、リソグラフィー法及び異方性ドライエッチング法を用いて、絶縁膜３０６にシリサイド層３０５Ｂに達するコンタクトホール３０７を形成する。コンタクトホール３０７の口径は例えば５０〜６０ｎｍ程度である。その後、コンタクトホール３０７に導電膜を埋め込むことにより、シリサイド層３０５Ｂを通じて不純物層３０３と電気的に接続するコンタクト３０８を形成する。
【００８０】
以上に説明した第３の実施形態によると、不純物層３０３とシリサイド層３０５Ｂとの界面が素子分離用絶縁膜３０２（素子分離領域）の上面よりも低くなるようにシリサイド層３０５Ｂが形成されているため、シリサイド層３０５Ｂの最下部が不純物層３０３の上面よりも下側に位置することはない。従って、不純物層３０３が浅く形成された場合にも、シリサイド層３０５ＢとＰＮ接合（不純物層３０３の下面）との間隔が小さくなることがないので、接合リーク電流の増大を抑制することができる。また、シリサイド層３０５Ｂは素子分離用絶縁膜３０２の上部コーナーを覆っているため、言い換えると、不純物層３０３近傍の素子分離用絶縁膜３０２の上面がシリサイド層３０５Ｂにより覆われているため、コンタクトホール３０７の形成時に位置合わせずれが生じた場合にも、具体的には、素子分離用絶縁膜３０２とオーバーラップするようにコンタクトホール３０７が形成された場合にも、シリサイド層３０５Ｂとコンタクト３０８との接触面積を確保することができる。従って、コンタクト抵抗の上昇を抑制することができる。また、この場合、不純物層３０３近傍の素子分離用絶縁膜３０２の上面がシリサイド層３０５Ｂにより覆われているため、コンタクトホール３０７を形成するためのエッチング時に、素子分離用絶縁膜３０２がエッチングされる量を低減できるので、接合リーク電流をさらに抑制することができる。
【００８１】
また、第３の実施形態によると、シリサイド形成用の金属膜３０４が、シリサイド反応時にシリコンよりも拡散しやすい第１の金属と、シリサイド反応時にシリコンよりも拡散しにくい第２の金属とを含んでいる。このため、金属膜３０４に対してシリサイド化熱処理を行った際に、第２の金属のシリサイド化反応においてはシリコンの拡散が支配的であるため、金属膜３０４中にシリコンが拡散する結果、素子分離用絶縁膜３０２（素子分離領域）の上部コーナーを覆うようにシリサイド層３０５Ａを形成することができ、前述の本実施形態の特徴的構造を実現することができる。
【００８２】
尚、以上に述べた本実施形態の効果は、デザインルールが３２ｎｍ以下の世代において特に顕著に発揮されるものである。すなわち、本発明は素子分離領域幅が１００ｎｍ以下の場合に特に好適である。
【００８３】
また、本実施形態において、シリサイド層３０５Ｂと素子分離用絶縁膜３０２（素子分離領域）の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。このようにすると、素子分離用絶縁膜３０２上での素子同士の意図せぬ導通を防止しながら、前述の本実施形態の効果を得ることができる。
【産業上の利用可能性】
【００８４】
本発明は、不純物層上に形成されたシリサイド層と、不純物層と電気的に接続するコンタクトとを具備する半導体装置において、接合リーク電流の増大及びコンタクト抵抗の上昇を抑制することにより、信頼性の高い半導体装置を提供するものであり、非常に有用である。
【図面の簡単な説明】
【００８５】
【図１】図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｇ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｆ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は、従来の半導体装置の製造方法により生じる問題点を説明する図である。
【符号の説明】
【００８６】
１００ 半導体基板
１０１ トレンチ
１０２ 素子分離用絶縁膜
１０３ 不純物層
１０４ 金属膜
１０５ キャップ膜
１０５ａ キャップ膜のクラック
１０６Ａ、１０６Ｂ シリサイド層
１０７ 絶縁膜
１０８ コンタクトホール
１０９ コンタクト
２００ 半導体基板
２０１ トレンチ
２０２ 素子分離用絶縁膜
２０３ 不純物層
２０４ Ｇｅイオン
２０５ 半導体基板（不純物層）の構成物質
２０６ 金属膜
２０７Ａ、２０７Ｂ シリサイド層
２０８ 絶縁膜
２０９ コンタクトホール
２１０ コンタクト
３００ 半導体基板
３０１ トレンチ
３０２ 素子分離用絶縁膜
３０３ 不純物層
３０４ 金属膜
３０５Ａ、３０５Ｂ シリサイド層
３０６ 絶縁膜
３０７ コンタクトホール
３０８ コンタクト
【特許請求の範囲】
【請求項１】
基板上に形成された素子分離領域と、
前記素子分離領域と隣接するように前記基板上に形成された不純物層と、
前記不純物層上に形成されたシリサイド層と、
前記シリサイド層と接続するように前記シリサイド層上に形成されたコンタクトとを備え、
前記不純物層と前記シリサイド層との界面は、前記素子分離領域の上面よりも低く、
前記シリサイド層は前記素子分離領域の上部コーナーを覆っていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記素子分離領域はトレンチ構造を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記素子分離領域は前記不純物層よりも深く形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記素子分離領域の幅は１００ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記シリサイド層と前記素子分離領域の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記シリサイド層は、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム及びパラジウムのうちの少なくとも１つの金属を含むことを特徴とする半導体装置。
【請求項７】
基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、
前記不純物層上及び前記素子分離領域上に金属膜及びキャップ膜を順次形成する工程（ｃ）と、
熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、
前記工程（ｃ）において、前記素子分離領域と前記不純物層との境界上に位置する部分の前記キャップ膜にクラックを発生させ、
前記工程（ｄ）において、前記クラックに沿ってシリサイド反応を進展させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記キャップ膜は、金属、金属酸化物又は金属窒化物からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、
前記工程（ｃ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、
前記工程（ｃ）において、前記キャップ膜の厚さを前記段差の高さの３倍以上に設定することを特徴とする半導体装置の製造方法。
【請求項１０】
基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、
前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、
熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、
前記工程（ｂ）と前記工程（ｃ）との間に、イオン注入又は逆スパッタを用いて、前記不純物層の一部分を除去すると共に当該一部分の構成物質を、前記不純物層近傍の前記素子分離領域上に付着させる工程（ｅ）をさらに備え、
前記工程（ｄ）において、前記素子分離領域上の前記構成物質と前記金属膜とを反応させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記不純物層を構成する元素よりも重い元素を用いてイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）において、Ａｒを用いて逆スパッタを行うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、
前記工程（ｅ）において、前記段差の上部に位置する前記不純物層を除去することを特徴とする半導体装置の製造方法。
【請求項１４】
基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、
前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、
熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、
前記金属膜は、シリサイド反応時にシリコンよりも拡散しやすい第１の金属と、シリサイド反応時にシリコンよりも拡散しにくい第２の金属とを含み、
前記工程（ｄ）において、前記不純物層近傍の前記素子分離領域上に位置する部分の前記金属膜中にシリコンを拡散させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１の金属は、ニッケル、モリブデン、タングステン又は鉄であり、
前記第２の金属は、白金、コバルト又はチタンであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記素子分離領域の上面と前記不純物層の上面とは面一であることを特徴とする半導体装置の製造方法。
【請求項１】
基板上に形成された素子分離領域と、
前記素子分離領域と隣接するように前記基板上に形成された不純物層と、
前記不純物層上に形成されたシリサイド層と、
前記シリサイド層と接続するように前記シリサイド層上に形成されたコンタクトとを備え、
前記不純物層と前記シリサイド層との界面は、前記素子分離領域の上面よりも低く、
前記シリサイド層は前記素子分離領域の上部コーナーを覆っていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記素子分離領域はトレンチ構造を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記素子分離領域は前記不純物層よりも深く形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記素子分離領域の幅は１００ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記シリサイド層と前記素子分離領域の上面とのオーバーラップ幅は１ｎｍ以上で且つ２０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記シリサイド層は、ニッケル、白金、コバルト、チタン、ジルコニウム、ハフニウム、タンタル、モリブデン、タングステン、鉄、イリジウム及びパラジウムのうちの少なくとも１つの金属を含むことを特徴とする半導体装置。
【請求項７】
基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、
前記不純物層上及び前記素子分離領域上に金属膜及びキャップ膜を順次形成する工程（ｃ）と、
熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、
前記工程（ｃ）において、前記素子分離領域と前記不純物層との境界上に位置する部分の前記キャップ膜にクラックを発生させ、
前記工程（ｄ）において、前記クラックに沿ってシリサイド反応を進展させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記キャップ膜は、金属、金属酸化物又は金属窒化物からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、
前記工程（ｃ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、
前記工程（ｃ）において、前記キャップ膜の厚さを前記段差の高さの３倍以上に設定することを特徴とする半導体装置の製造方法。
【請求項１０】
基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、
前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、
熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、
前記工程（ｂ）と前記工程（ｃ）との間に、イオン注入又は逆スパッタを用いて、前記不純物層の一部分を除去すると共に当該一部分の構成物質を、前記不純物層近傍の前記素子分離領域上に付着させる工程（ｅ）をさらに備え、
前記工程（ｄ）において、前記素子分離領域上の前記構成物質と前記金属膜とを反応させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記不純物層を構成する元素よりも重い元素を用いてイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｅ）において、Ａｒを用いて逆スパッタを行うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）よりも前に、前記素子分離領域の上面が前記不純物層の上面よりも低くなるように段差を形成する工程をさらに備え、
前記工程（ｅ）において、前記段差の上部に位置する前記不純物層を除去することを特徴とする半導体装置の製造方法。
【請求項１４】
基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域と隣接するように前記基板上に不純物層を形成する工程（ｂ）と、
前記不純物層上及び前記素子分離領域上に金属膜を形成する工程（ｃ）と、
熱処理を行うことにより、前記不純物層の表面部と前記金属膜とを反応させてシリサイド層を形成する工程（ｄ）とを備え、
前記金属膜は、シリサイド反応時にシリコンよりも拡散しやすい第１の金属と、シリサイド反応時にシリコンよりも拡散しにくい第２の金属とを含み、
前記工程（ｄ）において、前記不純物層近傍の前記素子分離領域上に位置する部分の前記金属膜中にシリコンを拡散させることにより、前記素子分離領域の上部コーナーを覆うように前記シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１の金属は、ニッケル、モリブデン、タングステン又は鉄であり、
前記第２の金属は、白金、コバルト又はチタンであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記素子分離領域の上面と前記不純物層の上面とは面一であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１８２９６２（Ｐ２０１０−１８２９６２Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２６５８８（Ｐ２００９−２６５８８）
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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