説明

半導体装置及びその製造方法

【課題】従来よりも少数のLEを用いてより小面積のDFFを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、
複数のトランジスタと、これらに接続された第1メタル層とが形成された基板において、第1メタル層の上に、第1ビアパターンを含む第1ビア層を形成する工程と、
第1ビア層の上に第2メタル層、第2ビア層および第3メタル層を形成する工程と、
第3メタル層の上に、第3ビアパターンを含む第3ビア層を形成する工程とを含み、
複数の前記トランジスタによって基本論理素子が構成され、
基本論理素子が、2つのN型トランジスタ及び2つのP型トランジスタ(CS2)と、1つのAOIゲート(AOI)と、2つのインバータ(INV)とを備え、
第1ビアパターンによって基本論理素子の論理を決定し、
第3ビアパターンによって基本論理素子間の配線を決定する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特に、ビアパターンによって論理を変更可能な半導体装置及びその製造方法に関する。
【背景技術】
【0002】
集積回路の微細化・高集積化技術の進歩により、SoC(System On a Chip)フォトマスクコストや設計費用といった初期開発費用が増加しているため、生涯生産個数の少ない(10万個以下)少量多品種ASICの製造が経済的に難しくなっている。このため、ASICの生産品種数は減少しており、これに代わってFPGAのようなプログラマブルデバイスが製品に使用されるようになってきた。しかしながら、FPGAはスタンダードセルベースASICと比べて消費電力が大きく、チップ面積が数十倍になるなど、性能面で劣っているため、チップコストの制約や低消費電力が要求される用途では使用することができない。
【0003】
このために、近年ストラクチャードASICと呼ばれるASICとFPGAの中間に位置する製造方式が、低コストLSI製造方式として提案されてきている。ストラクチャードASICでは、トランジスタ作製などの工程において使用されるマスクは共用化し、数層のメタルおよびビア工程用マスクを作成することで論理をカスタマイズすることができる。このように作成するマスク枚数が少ないことからフォトマスク作成費用を大きく削減することができ、少量生産ASICの初期コスト低減に効果がある。
【0004】
また、さらにマスクコストを削減する手法として、配線層マスクも共用化し、ビア工程用マスクのみを変更する「ビアプログラマブルデバイス」が提案されている。図12は、上記したLSIに関して、生涯生産個数と作製総コストとの関係を概念的に示すグラフである。ASICは初期開発費用が高額ではあるがチップ1個あたりの費用は低額であるため、大量生産するLSIでは総費用が少ない。反対に、FPGAでは、初期開発費用は低額ではあるがチップ1個あたりの費用は高額であるため、ごく少量生産LSIで総費用が少ない。一方、ストラクチャードASICの1種であるビアプログラマブルデバイスは少量から中量生産するLSIで総費用がもっとも低額になる。
【0005】
現在までにいくつかのビアプログラマブルデバイスが提案されており、基本論理素子(Logic Element、以下、LEとも記す)としてルックアップテーブル(LUT:Look Up Table)を使用するデバイスや、ゲートアレイをベースとしたデバイスが知られている。一方、これらと異なる基本論理素子を採用したビアプログラマブルロジックデバイス(Via Programmable logic using Exclusive or array、以下「VPEX」とも記す)が提案されている(下記非特許文献1、2参照)。
【0006】
VPEXでは、LEとして、EXOR(Exclusive-or)を構成可能な複合ゲート部とインバータ(以下、INVとも記す)とを組み合わせた回路を使用しており、一般的なLUTをLEとして用いるデバイスと比較すると、面積・スピードに優れ、特に消費電力が1/3程度と非常に小さいことが報告されている。
【0007】
図13にVPEXのLEの回路図及びレイアウト図を示す。図13(a)に示したように、LEは回路ブロックCGとインバータINVとで構成され、回路ブロックCGはAOI複合ゲートとNORゲートとで構成されている。AOI複合ゲートは、図14に示すように、放電パス及び充電パスから構成されている。放電パスは、NMOSトランジスタN1及びN2が直列に接続され、それに並列にNMOSトランジスタN3が接続されて構成されている。充電パスは、放電パスと相補的に動作しなければならず、PMOSトランジスタP1及びP2が並列に接続され、それに直列にPMOSトランジスタP3が接続されて構成されている。
【0008】
VPEXでは、図15に示した断面図のように、第1ビア層のビアV1でLEの論理を決定し、第3ビア層のビアV3でLE間の接続を決定する方式を採用している。すなわち、VPEXでは、第1ビア層のビアパターンを変更することによってLEの論理を変更することができ、第3ビア層のビアパターンを変更することによって配線接続を変更することができる。それ以外のビア層のビアV2、V4、メタル層のメタルM1〜M5、及びコンタクト層のコンタクトCの形成には、既存のフォトマスクが使用される。すなわち、第1及び第3ビア層を除く層は、マスクをカスタマイズせずに、多様な製品種類で共通のフォトマスクを使用してパターン形成される。従って、これらに関しては、カスタマイズに伴うフォトマスク費用が発生せず、ビアV1およびビアV3マスクの作製をするだけでLSIをカスタマイズすることが可能であり、少量生産ASICの初期コストを大幅に削減できる。また、第1及び第3ビア層のビアV1、V3の形成には、電子ビームウエハ直接描画技術(EB直描)、特にキャラクタプロジェクション露光方法を採用することも可能であり、この場合マスクをまったく作製せずにカスタマイズすることも可能である。
【0009】
複合ゲート部がEXORゲートとして使用される場合には、図13(a)の細い破線で示したように接続される。また、EXORゲート以外の論理を演算するためには、第1ビア層のビアパターンを変更して、AOIゲート、NORゲートおよびINV間の接続を変更する。回路の接続の変更は、図13(b)の丸印で示すビア(第1ビア層)の候補位置の複数を選択することで行われる。例えば、ANDを構成する場合の例を図16に示す。図16(a)において、ANDを構成する場合のビアの位置を黒丸で示している。図16(a)に付したIN1、IN2、OUT、Cの符号は、(b)に示した各端子に対応する。このように、接続変更は図13(b)の丸印で示したビアを打ち変えることで可能となる。第1ビア層のビアパターンの打ち変えで、1つのLEから出力可能な論理は、図17に示すように1入力1出力論理のインバータINV、バッファBUF、2入力1出力論理のすべて(AND、NAND、OR、NOR、BubAND(論理反転AND)、BubOR(論理反転OR)、EXOR、EXNOR)、3入力1出力論理のAOI、BMUX(反転論理マルチプレクサ)の12種類の論理が実現可能となる。このように、VPEXは2入力1出力素子の全ての論理を含む12種類の論理を組み合わせてあらゆる論理関数を出力できる。
【先行技術文献】
【非特許文献】
【0010】
【非特許文献1】川原崎正英,中村明博,西本智広,下林義明,藤野毅,“EB直描を使ったマスクレスビアプログラマブルデバイスVPEXの提案と回路性能評価”,電子情報通信学会,pp.61-66,11月(2007)
【非特許文献2】中村明博,川原崎正英,吉川雅弥,藤野毅,“EB描画を使った少量生産システムLSIのためのビアプログラマブルデバイス(VPEX)の開発”,第10回LSI IPデザインアワード,2008年
【発明の概要】
【発明が解決しようとする課題】
【0011】
LSIには、組み合わせ論理回路に加えて、データを一時的に記憶するためのDフリップフロップが必要であり、これらを組み合わせて、さまざまな演算を実行するための順序回路を構成することができる。VPEXでは、複数のLEを用いてReset付Dフリップフロップ(DFF)を構成できる。しかし、一般的なDFFでよく用いられているトランスミッションゲート(Tg)を作製できないため、図18に示すような特殊な回路構成のDFFを使用していた。即ち、DFF構成時には、4つのLE(破線領域)が必要となり、面積が大きくなる問題があった。
【0012】
従って、本発明は、上記の課題を解決すべく、従来よりも少ない数のLEを用いてより小さい面積のDFFを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
上記の課題は以下によって解決される。なお、括弧を付して符号を記載しているが、これは本発明の理解を容易にするためであり、本発明を限定することを意図したものではない。
【0014】
本発明に係る第1の半導体装置の製造方法は、
複数のトランジスタと、各トランジスタのゲート、ソース及びドレインと接続された第1メタル層(M1)とが形成された基板において、前記第1メタル層の上に、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層(V1)を形成する第1工程と、
前記ビア層の上に、少なくとも第2メタル層(M2)を形成する第2工程と、
前記第2メタル層の上に、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層(V3)を形成する第3工程とを含み、
複数の前記トランジスタによって基本論理素子(LE)が構成され、
前記基本論理素子(LE)が、第1N型トランジスタ及び第2N型トランジスタ並びに第1P型トランジスタ及び第2P型トランジスタ(CG2)と、1つのAOIゲート(AOI)と、2つのインバータ(INV)とを備え、
前記AOIゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された2つのN型トランジスタ(N1、N2)と、直列接続されたこれら2つのN型トランジスタに並列接続された1つのN型トランジスタ(N3)とを備え、
前記充電パスが、並列接続された2つのP型トランジスタ(P1、P2)と、並列接続されたこれら2つのP型トランジスタに直列接続された1つのP型トランジスタ(P3)とを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第1及び第2N型トランジスタ、前記第1及び第2P型トランジスタ、前記AOIゲート、並びに前記インバータ間の接続を決定することを特徴としている。
【0015】
本発明に係る第2の半導体装置の製造方法は、上記第1の半導体装置の製造方法において、
前記論理決定用ビアパターンが、1つの前記基本論理素子内に、1つのNORゲート、2つのトランスミッションゲート及び2つの並列インバータの何れかを形成するように、前記第1及び第2N型トランジスタ並びに前記第1及び第2P型トランジスタ間を接続することを特徴としている。
【0016】
本発明に係る第3の半導体装置の製造方法は、上記第1又は第2の半導体装置の製造方法において、
前記論理決定用ビアパターンに応じて、インバータ、バッファ、NAND、NOR、AND、OR、論理反転AND、論理反転OR、EXOR、EXNOR、前記AOI、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも1つが形成されることを特徴としている。
【0017】
本発明に係る第1の半導体装置は、
基板に形成された複数のトランジスタと、
前記トランジスタのゲート、ソース及びドレインに接続された第1メタル層(M1)と、
前記第1メタル層(M1)の上に形成された、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層(V1)と、
前記ビア層の上に形成された第2メタル層(M2)と、
前記第2メタル層の上に形成された、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層(V3)とを備え、
複数の前記トランジスタによって基本論理素子(LE)が構成され、
前記基本論理素子(LE)が、第1N型トランジスタ及び第2N型トランジスタ並びに第1P型トランジスタ及び第2P型トランジスタ(CG2)と、1つのAOIゲート(AOI)と、2つのインバータ(INV)とを備え、
前記AOIゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された2つのN型トランジスタ(N1、N2)と、直列接続されたこれら2つのN型トランジスタに並列接続された1つのN型トランジスタ(N3)とを備え、
前記充電パスが、並列接続された2つのP型トランジスタ(P1、P2)と、並列接続されたこれら2つのP型トランジスタに直列接続された1つのP型トランジスタ(P3)とを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第1及び第2N型トランジスタ、前記第1及び第2P型トランジスタ、前記AOIゲート、並びに前記インバータ間の接続を決定することを特徴としている。
【0018】
本発明に係る第2の半導体装置は、上記第1の半導体装置において、
前記論理決定用ビアパターンが、1つの前記基本論理素子内に、1つのNORゲート、2つのトランスミッションゲート及び2つの並列インバータの何れかを形成するように、第1及び第2前記N型トランジスタ並びに前記第1及び第2P型トランジスタ間を接続していることを特徴としている。
【0019】
本発明に係る第3の半導体装置は、上記第1又は第2の半導体装置において、
前記論理決定用ビアパターンに応じて、インバータ、バッファ、NAND、NOR、AND、OR、論理反転AND、論理反転OR、EXOR、EXNOR、前記AOI、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも1つが形成されることを特徴としている。
【発明の効果】
【0020】
本発明によれば、Reset付Dフリップフロップ(DFF)を構成するのに、従来のVPEXでは4つのLEを必要としたのに対して、2つのLEでDFFを構成することが可能となる。
【0021】
また、従来のVPEXよりも、平均して20%程度の回路面積削減を実現できる。さらに、LEを構成する論理ゲート回路論理およびトランジスタサイズを最適化すれば、従来のVPEXよりも、ゲート遅延を20〜50%削減し高性能化を実現できる。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態に係る半導体装置の基本論理素子を示す図である。
【図2】本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図3】図1の基本論理素子のうちの2つのN型トランジスタ及び2つのP型トランジスタ(CG2)を用いて、第1ビアパターンを用いて形成される、3種類の回路(NORゲート、トランスミッションゲート、並列インバータ)構成を示す平面図である。
【図4】図1の基本論理素子で構成されたDフリップフロップを示す回路図である。
【図5】図1の基本論理素子で構成可能な13種の論理素子を示す回路図である。
【図6】本発明の実施の形態に係る半導体装置における、第3ビア層によって接続される第3及び第4メタル層の配置を示す平面図である。
【図7】本発明の半導体装置に関するシミュレーション条件を示す回路図である。
【図8】本発明の半導体装置の有効性を示すシミュレーション結果(動作遅延時間)を示すグラフである。
【図9】本発明の半導体装置の有効性を示すシミュレーション結果(DFF遅延時間)を示すグラフである。
【図10】本発明の半導体装置の有効性を示すシミュレーション結果(全面積)を示すグラフである。
【図11】本発明の半導体装置の有効性を示すシミュレーション結果(面積比)を示すグラフである。
【図12】LSIの生涯生産個数と作製総コストとの関係を示すグラフである。
【図13】従来のビアプログラマブルデバイスの基本論理素子及びそのレイアウトを示す図である。
【図14】AOI複合ゲートの構成を示す回路図である。
【図15】従来のビアプログラマブルデバイスの概略構成を示す断面図である。
【図16】ANDを構成する場合のビアの位置を示す図である。
【図17】図13の基本論理素子で構成可能な論理素子を示す回路図である。
【図18】図13の基本論理素子で構成されたDフリップフロップを示す回路図である。
【図19】NORゲートの回路図である。
【発明を実施するための形態】
【0023】
以下、本発明に係る実施の形態を、添付した図面に基づいて説明する。本発明のビアプログラマブルロジックデバイスは、上記非特許文献1、2で開示されている従来のビアプログラマブルロジックデバイスを改良したものである。従って、以下においては、従来及び本発明のビアプログラマブルロジックデバイスをそれぞれVPEX1、VPEX2と表記し、従来のビアプログラマブルロジックデバイスVPEX1との違いを中心に説明することとし、従来のビアプログラマブルロジックデバイスVPEX1と同様の点に関しては記載を一部省略する。
【0024】
図1に、VPEX2の回路図及びレイアウト図を示す。図1(a)に示したように、LEは回路ブロックCG1と2つのインバータINVとで構成され、回路ブロックCG1はAOIゲートとNORゲート等を構成可能な2つのN型トランジスタ及び2つのP型トランジスタより構成されるサブ回路ブロックCG2とで構成されている。図1において、インバータINV、AOIゲートは、図13(a)と同じである。サブ回路ブロックCG2は、図13(a)のNORゲートに対応するが、後述するように、NOR以外の論理素子としても構成され得る。
【0025】
図2は、VPEX2の構成を概略的に示す断面図である。図2において、層間絶縁膜などは省略されている。VPEX2の構成は、VPEX1(図15)に類似しているが、LEがサブ回路ブロックCG2を含んで構成されている点で異なる。すなわち、VPEX2のサブ回路ブロックCG2では、VPEX1のNORを構成するトランジスタの1つの不純物拡散領域(例えば、図15のd3)に対応する部分が、2つの不純物拡散領域(例えば、図2のd1、d2)に分離されている。図19に示したNOR回路であれば、図15の拡散領域d3は、例えばNMOSトランジスタQ1、Q2の共通ノードn1、又は、PMOSトランジスタQ3、Q4の共通ノードn2に対応する。これに対して、サブ回路ブロックCG2では、共通ノードn1、n2がそれぞれ2つに分離されていることになる。
【0026】
VPEX2は、VPEX1と同様に、第1ビア層のビアV1でLEの論理を決定し、第3ビア層のビアV3でLE間の接続を決定する方式を採用している。すなわち、VPEXでは、第1ビア層のビアパターンを変更することによってLEの論理を変更することができ、第3ビア層のビアパターンを変更することによって配線接続を変更することができる。それ以外のビア層のビアV2、V4、メタル層のメタルM1〜M5、及びコンタクト層のコンタクトCは、既存のフォトマスクを使用して形成される。すなわち、第1及び第3ビア層を除く層は、マスクをカスタマイズせずに、多様な製品種類で共通のフォトマスクを使用してパターン形成される。
【0027】
第1及び第3ビア層のビアV1、V3の形成には、VPEX1と同様に、EB直描、特にキャラクタプロジェクション露光方法を使用することが望ましいが、これに限定されず、所望の場所にビアを形成することができる公知の方法を使用することができる。キャラクタプロジェクション露光方法を使用する場合には、図1(b)に示したように(2つの破線領域参照)、2回のショットで第1ビア層のビアパターンを形成することができる。
【0028】
サブ回路ブロックCG2は、第1ビア層のビアパターンを変更することで、1つのNOR、2つのトランスミッションゲートTg、又は、1つの並列インバータINVを構成可能である。具体例を図3に示す。図3(a)はNORを構成する場合の配線を示す。例えば、「×」の位置の電極が、第1ビア層のビアV1が形成されることによって、第2メタル層のメタルM2を介して相互に接続され、4つトランジスタ間の接続が形成される。同様に、図3(b)、(c)は、2つのTg、並列INVを構成する場合の配線を示す。
【0029】
図4は、VPEX2を用いてDFFを構成する場合の回路を示す。破線で囲まれた部分(2つの矩形領域)が各LEを示す。図4の上段に、サブ回路ブロックがNORを構成する場合のLEの構成を示し、下段にVPEX2を用いて構成されたDFFを示す。DFF回路の下側には、破線の楕円で示した部分に対応するLEの構成要素を示す。DFFを構成する場合、VPEX1では4つのLEを必要としていた(図18参照)が、VPEX2では、図4に示した通り2つのLEで構成可能である。VPEX2のLEの面積をVPEX1のLEと同じにすることができるので、VPEX2は、カウンタやステートマシンなどの順序回路を構成する際には、VPEX1よりも回路面積を大きく削減できるという利点がある。
【0030】
また、VPEX2のLEの構成を改良したのと同時に、1つのLEで構成可能な回路論理の一部を変更した。変更した論理を含むすべての論理ゲート構成内容を図5に示す(VPEX1から変更および追加した論理は破線で囲まれた論理である)。さらに、VPEX2では従来のVPEX1では構成できなかったMUXの構成も可能となり、全部で13種類の論理の構成が可能となる。このようにLEの内部構成を変更することにより、VPEX2は、VPEX1と比較して性能面で改善される。
【0031】
VPEX2の製造方法の一例を示せば、次の通りである。
第1工程:シリコン基板上にトランジスタを形成し、そのゲート、ソース及びドレインを、コンタクトを介して第1メタル層のメタルM1に接続する。
第2工程:第1メタル層の上に、キャラクタプロジェクション露光方法により、第1ビア層のビアV1を形成する。
第3工程:第1ビア層の上に、第2メタル層、第2ビア層、及び第3メタル層を順次形成する。
第4工程:第3メタル層の上に、キャラクタプロジェクション露光方法により、第3ビア層のビアV3を形成する。
第5工程:第3ビア層の上に、第4メタル層、第4ビア層、及び第5メタル層を順次形成する。
【0032】
第1〜第5工程において、半導体プロセスにおける周知の処理方法を使用することができる。すなわち、洗浄、熱処理(酸化、アニールなど)、不純物注入(イオン注入、拡散、プラズマドーピングなど)、薄膜形成(CVD、PVDなど)、リソグラフィ(レジストパターン形成、エッチング、アッシングなど)、平坦化(CMP、エッチバックなど)などを使用することができる。なお、第2及び第4工程において、キャラクタプロジェクション露光方法以外の電子ビームウエハ直接描画技術を使用してもよく、電子ビームウエハ直接描画技術とは別の公知のパターン形成技術を使用してもよい。
【0033】
上記したように、VPEX2では、LEの論理機能は第1ビア層V1のビアパターンによりプログラムされ(第2工程)、各LEの入出力信号は第3メタル配線M3にマッピングされ、第3メタル配線M3および第4メタル配線M4間の第3ビア層V3のビアパターンによって配線される(第4工程)。
【0034】
VPEX2のLEの配線レイアウト例を図6に示す。VPEX2は、3つのエリア(CG1とその左右に位置する2つのINV)で構成される(図6には2列2行に配置された4つのLEを示す)。VPEX2では、第3及び第4メタル配線M3、M4を重ね、直交する地点で第3ビア層のビアV3を打ちかえる(第4工程)ことで配線している。図6では、黒丸で示した6つのビアV3によって接続されるメタル線を太く描画している。このようにLEをアレイ状に並べ、LE間の配線をメタルM3、ビアV3、メタルM4を用いて行うことで所望の論理機能を実現する。
【0035】
以上、実施の形態を示して本発明を説明したが、本発明は上記の実施の形態に限定されず、種々変更して実施することができる。
【0036】
例えば、図2に示した階層数に限定されない。また、典型的には、LEの論理を決定するために第1ビア層のビアV1を使用し、LE間の接続を決定するために第3ビア層のビアV3を使用するが、これに限定されない。すなわち、LEの論理を決定するのに、最下位のビア層(第1ビア層)から最上位のビア層までの少なくとも1層のビアを使用し、LE間の接続を決定するのに、最下位のビア層(第1ビア層)から最上位のビア層までの少なくとも1層(LEの論理を決定するためのビア層と異なる層)のビアを使用すればよい。従って、図2よりも少ない階層であっても、多い階層であってもよい。例えば、第4ビア層にLE間の配線を決定する役割を持たせてもよい。この場合、図2の第3メタル層、第3ビア層及び第4メタル層に加えて第4ビア層と第5メタル層を用いてLE間の配線を実施することができる。また、第5メタル層の上に、さらにビア層及びメタル層が介在していてもよい。また、第2ビア層にLE間の配線を決定する役割を持たせてもよい。
【実施例】
【0037】
以下に実施例を示し、本発明の特徴とするところをより一層明確にする。
具体的には、公知のSPICEシミュレーションによって、VPEX2について、VPEX1やローム社製の0.18μmスタンダードセルベース(以下、スタセルとも記す)との性能比較を行った。VPEX2、VPEX1のトランジスタ幅は、図7に示すように設定した。測定方法は、次段のファンアウト数を3とした素子を直列に20段並べた回路を用意し、5段目と15段目の素子の間の立ち上がり、立下り時間の差を測定した。この結果を素子間の段数10で割った値を素子1段分の遅延時間とした。
【0038】
遅延時間に関する測定結果を図8に示す。測定結果から、すべての論理で動作遅延の向上が得られた。特に、VPEX2になって論理構造が変更になったINV、BUF、AND、OR、BubAND、BubOR(図5参照)においては、VPEX1よりも20〜50%の大幅な動作遅延の改善が見られた。
【0039】
また、DFFを構成して、DFF動作遅延(Setup time、Hold time、tDQ、tCQ)について比較・検証を行なった。その結果を図9に示す。図9では、Setup time、Hold time、tDQ遅延、tCQ遅延の検証結果を、スタセルを1として比で表している。図9から、回路遅延の指標であるtDQ、tCQとも、VPEX2の方がVPEX1よりも10〜20%ほど改善されている。
【0040】
また、VPEXで作成したDFFの面積削減に関して、VPEX1、VPEX2、及び一般的なスタセルのレイアウトで検証を行った。DFF単体を作成した時の面積比較結果は表1のようになる。VPEX1はスタセルの約4.4倍の面積であったが、VPEX2では2.2倍に収まっている。
【0041】
【表1】

【0042】
また、小規模回路を構成した時のレイアウト面積を比較した。その結果を図10に示す。図10では、4bitカウンタ(count10)、乗算回路(multi4nc)、ムーア型有限ステート・マシン(MooreFSM)を、それぞれVPEX1、VPEX2、スタセルで作成した場合の全体の回路面積を、スタセルを1とした比で表している。ただし、VPEX1、VPEX2においてはユーティライゼーションを100%、スタセルにおいてはユーティライゼーションを70%と考えて比較した。また、スタセルはフルスタセル(論理の種類124)で、VPEXは1LEで実現可能な12論理及びDFFで論理合成を行った。
【0043】
回路を作成したときスタセルの全体面積から見ると、それぞれの回路でVPEX1が約4.2倍、VPEX2が約3.4倍となり、VPEX1からVPEX2にレイアウトを変更することにより、20%ほど面積を抑えることができた。
【0044】
前述したように、LSIには、組み合わせ論理回路に加えて、データを一時的に記憶するためのDフリップフロップが必要であり、これらを組み合わせて、さまざまな演算を実行するための順序回路を構成することができる。VPEXでは、複数のLEを用いてReset付Dフリップフロップ(DFF)を構成できるが、他のプログラマブルデバイスではLE以外に別途DFFを用意して必要に応じて用意してあるDFFを使用する方法が存在する。そのようなDFFを別途用意するプログラマブルデバイスとVPEXの面積比較を行った結果を図11に示す。図11において、1DFF−kLE(ここで、kは1〜6の整数)との表記は、1つのDFFに対してk個のLEを備える回路構成を意味する。図11は、デバイス毎に、所定のDFF率を実現するようにそのデバイスがプログラムされた場合の回路面積を、VPEX1の面積に対する比率(%)で表したグラフである。1DFF−kLEの各グラフは、DFF率=1/(k+1)のときに極小となっている。これは、1つのデバイス(1DFF−kLE)の機能におけるLEにより実現される論理演算とDFFにより実現される記憶機能の比率がk:1であれば、全てのDFF及びLEが使用されるので最も効率的であり、これから外れると、DFF及びLEの何れかが使用されずに無駄になってしまうことを意味する。
【0045】
図11から分かるように、VPEX1は、一部のDFF率の範囲で、1DFF−kLE(k=1〜6)よりも小さい面積で同じDFF率を実現することができる。例えば、DFF率が約20%よりも大きい領域、特に50%よりも大きい領域においては、VPEX1の面積は、1DFF−kLE(k=4〜6)よりも小さい面積になっている。しかし、それ以外の1DFF−kLE(k=1〜3)と比較すると、VPEX1の面積の方が大きくなっている。
【0046】
これに対して、VPEX2のグラフは、DFF率の全領域において、VPEX1のグラフよりも下に位置しており、VPEX1よりも小さい面積で同じDFF率を実現できることが分かる。さらに、VPEX2のグラフは、DFF率の広い範囲において、1DFF−kLE(k=4〜6)よりも小さい面積で同じDFF率を実現できることが分かる。例えば、1DFF−kLE(k=3〜6)と比較した場合、ほぼ全範囲にわたってVPEX2の方が面積が小さい。1DFF−1LEと比較した場合でも約0〜約35%の範囲で、VPEX2の方が面積が小さく、1DFF−2LEと比較した場合でも約20〜約50%以外の範囲で、VPEX2の方が面積が小さい。すなわち、VPEX2は、種々の機能のLSIを、従来よりも小さい面積で実現することができる。
【符号の説明】
【0047】
CG 回路ブロック(VPEX1の場合)
CG1 回路ブロック(VPEX2の場合)
CG2 サブ回路ブロック(VPEX2の場合)
V1〜V4 ビア
M1〜M5 メタル
C コンタクト
d1〜d3 不純物拡散領域
Q1、Q2 NMOSトランジスタ
Q3、Q4 PMOSトランジスタ

【特許請求の範囲】
【請求項1】
複数のトランジスタと、各トランジスタのゲート、ソース及びドレインに接続された第1メタル層とが形成された基板において、前記第1メタル層の上に、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層を形成する第1工程と、
前記ビア層の上に、少なくとも第2メタル層を形成する第2工程と、
前記第2メタル層の上に、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層を形成する第3工程とを含み、
複数の前記トランジスタによって前記基本論理素子が構成され、
前記基本論理素子が、第1N型トランジスタ及び第2N型トランジスタ並びに第1P型トランジスタ及び第2P型トランジスタと、1つのAOIゲートと、2つのインバータとを備え、
前記AOIゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された2つのN型トランジスタと、直列接続されたこれら2つのN型トランジスタに並列接続された1つのN型トランジスタとを備え、
前記充電パスが、並列接続された2つのP型トランジスタと、並列接続されたこれら2つのP型トランジスタに直列接続された1つのP型トランジスタとを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第1及び第2N型トランジスタ、前記第1及び第2P型トランジスタ、前記AOIゲート、並びに前記インバータ間の接続を決定する
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記論理決定用ビアパターンが、1つの前記基本論理素子内に、1つのNORゲート、2つのトランスミッションゲート及び2つの並列インバータの何れかを形成するように、前記第1及び第2N型トランジスタ並びに前記第1及び第2P型トランジスタ間を接続することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記論理決定用ビアパターンに応じて、インバータ、バッファ、NAND、NOR、AND、OR、論理反転AND、論理反転OR、EXOR、EXNOR、前記AOI、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも1つが形成されることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
基板に形成された複数のトランジスタと、
前記トランジスタのゲート、ソース及びドレインに接続された第1メタル層(M1)と、
前記第1メタル層の上に形成された、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層と、
前記ビア層の上に形成された少なくとも一層の第2メタル層と、
前記第2メタル層の上に形成された、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層とを備え、
複数の前記トランジスタによって前記基本論理素子が構成され、
前記基本論理素子が、第1N型トランジスタ及び第2N型トランジスタ並びに第1P型トランジスタ及び第2P型トランジスタ(CG2)と、1つのAOIゲートと、2つのインバータ(INV)とを備え、
前記AOIゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された2つのN型トランジスタと、直列接続されたこれら2つのN型トランジスタに並列接続された1つのN型トランジスタとを備え、
前記充電パスが、並列接続された2つのP型トランジスタと、並列接続されたこれら2つのP型トランジスタに直列接続された1つのP型トランジスタとを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第1及び第2N型トランジスタ、前記第1及び第2P型トランジスタ、前記AOIゲート、並びに前記インバータ間の接続を決定する
ことを特徴とする半導体装置。
【請求項5】
前記論理決定用ビアパターンが、1つの前記基本論理素子内に、1つのNORゲート、2つのトランスミッションゲート及び2つの並列インバータの何れかを形成するように、第1及び第2前記N型トランジスタ並びに前記第1及び第2P型トランジスタ間を接続していることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記論理決定用ビアパターンに応じて、インバータ、バッファ、NAND、NOR、AND、OR、論理反転AND、論理反転OR、EXOR、EXNOR、前記AOI、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも1つが形成されることを特徴とする請求項4又は5に記載の半導体装置。

【図3】
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【図4】
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【図5】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図14】
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【図17】
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【図18】
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【図19】
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【図1】
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【図2】
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【図6】
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【図13】
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【図15】
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【図16】
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【公開番号】特開2010−283087(P2010−283087A)
【公開日】平成22年12月16日(2010.12.16)
【国際特許分類】
【出願番号】特願2009−134429(P2009−134429)
【出願日】平成21年6月3日(2009.6.3)
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 発行者名 社団法人 電子情報通信学会 刊行物名 電子情報通信学会技術研究報告 信学技報 Vol.108 No.347 発行日 2008年12月4日
【出願人】(593006630)学校法人立命館 (359)
【Fターム(参考)】