説明

半導体装置及びその製造方法

【課題】トンネルFETの閾値ばらつきの抑制をはかる。
【解決手段】Si1-x Gex (0<x≦1)の第1の半導体層13上にゲート絶縁膜21を介して形成されたゲート電極22と、Geを主成分とする第2の半導体と金属との化合物で形成されたソース電極24と、第1の半導体と金属との化合物で形成されたドレイン電極25と、ソース電極24と第1の半導体層13との間に形成されたSi薄膜26とを具備した半導体装置であって、ゲート電極22に対しソース電極24のゲート側端部とドレイン電極25のゲート側端部とは非対称の位置関係にあり、ドレイン電極25のゲート側の端部の方がソース電極24のゲート側の端部よりも、ゲート電極22の端部からゲート外側方向に遠く離れている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トンネルFETを有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来、Geチャネルを有するトンネルFET(TFET)では、イオン注入により形成するpin接合によって、ソース,チャネル,及びドレインが形成される。そして、ソース接合でのBTBT(Band To Band Tunneling)で電流駆動能力が決定される。このため、駆動電流を向上させるには、高濃度且つ急峻な接合を形成することで、トンネルバリアを1〜3nmに薄膜化することが必須となる(例えば、非特許文献1参照)。しかし、この接合形成はイオン注入及び活性化アニールにて成されるため、イオン注入環境及び不純物拡散等により接合急峻性の制御には限界がある。
【0003】
イオン注入よりも急峻な不純物プロファイルを実現可能な方法として、B及びAsドープのSiエピタキシャル成長によりソース/ドレインを形成する方法も提案されている(例えば、非特許文献2参照)。しかし、エピタキシャル成長でソース/ドレインを形成したこの方法においても、チャネル中に不純物が拡散し、急峻な接合を形成できていないのが現状である。従って、接合形成後の不純物分布ばらつきによる閾値ばらつきが不可避であった。
【0004】
一方、オフリーク電流はドレイン接合でのBTBTによって決定される。このため、低消費電力化を志向する素子では、チャネル/ドレインの低濃度且つ緩やかな接合を形成することでトンネルバリアを厚膜化し、リーク電流を低減することが要求される。しかし、この方法では、ドレインの低濃度化による寄生抵抗の上昇が免れない。
【0005】
また、ソースをバンドギャップが小さいGe(0.69eV)、チャネル及びドレインをバンドギャップが大きいSi(1.12eV)で形成することで、ソース端のトンネルバリアの薄膜化とドレイン端のトンネルバリアの厚膜化を目指した素子も提案されている(例えば、非特許文献3参照)。しかし、この素子においても、不純物拡散により形成する接合界面急峻性の制御と不純物分布ばらつきに起因する閾値ばらつきに関しては解決策が見出されていない。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】E-H. Toh et.al.:JOURNAL OF APPLIED PHYSICS 103, 104504 (2008)
【非特許文献2】K.Bhuwalka et.al.:Jan.J. Appl.Phys. 45(2006) 3106-3109
【非特許文献3】T. Krishnamohan et.al.:Tech.Dig. IEEE IEDM, p.947-949 (2008)
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、トンネルFETの閾値ばらつきの抑制をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
本発明の一態様に係わる半導体装置は、Si1-x Gex (0<x≦1)の第1の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記第1の半導体層の少なくとも表面部を挟んで形成され、且つGeを主成分とする第2の半導体と金属との化合物で形成されたソース/ドレイン電極と、前記ソース電極と前記第1の半導体層との間に形成されたSi薄膜と、を具備し、前記ゲート電極に対し、前記ソース電極のゲート側の端部と前記ドレイン電極のゲート側の端部とは非対称の位置関係にあり、前記ドレイン電極のゲート側の端部の方が前記ソース電極のゲート側の端部よりも、前記ゲート電極の端部からゲート外側方向に遠く離れている。
【0009】
また、本発明の別の一態様に係わる半導体装置の製造方法は、Si1-x Gex (0<x≦1)の第1の半導体層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記第1の半導体層の前記ゲート電極に対応するチャネル領域を挟むソース/ドレイン領域のうち、ソース領域をエッチングして溝部を形成する工程と、前記溝部に露出した前記チャネル領域の側面にSi薄膜をエピタキシャル成長する工程と、前記Si薄膜を有する溝部内にGeを主成分とする第2の半導体層をエピタキシャル成長により埋め込み形成する工程と、前記第2の半導体層が埋め込み形成された前記ソース領域及び前記ドレイン領域の各表面に金属膜を堆積した後、熱処理により前記ソース領域及び前記ドレイン領域を金属化合物化する工程と、を含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、トンネルFETの閾値ばらつきの抑制をはかることができる。
【図面の簡単な説明】
【0011】
【図1】第1の実施形態に係わる半導体装置(n型FET)の素子構造を示す断面図。
【図2】図1のn型FETにおけるエネルギーバンド図。
【図3】第1の実施形態に係わる半導体装置(p型FET)の素子構造を示す断面図。
【図4】図3のp型FETにおけるエネルギーバンド図。
【図5】第2の実施形態に係わる半導体装置の製造工程を示す断面図。
【図6】第2の実施形態に係わる半導体装置の製造工程を示す断面図。
【図7】第2の実施形態に係わる半導体装置の製造工程を示す断面図。
【図8】APMを用いてGe層を選択エッチングしたときの断面形状を示す図。
【図9】熱処理温度に対するゲルマニウム化合物の形成状態を示す顕微鏡写真。
【図10】熱処理温度とシート抵抗との関係を示す図。
【図11】熱処理時間に対するゲルマニウム化合物の形成状態を示す顕微鏡写真。
【図12】熱処理時間とシート抵抗との関係を示す図。
【図13】本発明の変形例を説明するための断面図。
【発明を実施するための形態】
【0012】
以下、本発明の詳細を図示の実施形態によって説明する。
【0013】
(第1の実施形態)
図1乃至図4は本発明の第1の実施形態に係わる半導体装置を説明するためのもので、図1はn型FETの素子構造を示す断面図、図2(a)(b)は図1のn型FETの動作を説明するためのエネルギーバンド図、図3はp型FETの素子構造を示す断面図、図4(a)(b)は図3のp型FETの動作を説明するためのエネルギーバンド図である。
【0014】
この実施形態は、NiGeソースと歪みGeチャネルの間にトンネルバリア層としてSi薄膜を挿入した新しいトンネルFETであり、n型FET及びp型FETの何れにも適用可能である。
【0015】
n型FETの場合は図1に示すように、Si基板11上に埋め込み絶縁膜12を介してGe層13を形成したGOI(Ge-On-Insulator)基板10上の一部に、ゲート電極部が形成されている。即ち、GOI基板10のソース/ドレイン領域間のチャネル領域上に、ゲート絶縁膜21を介してゲート電極22が形成されている。ゲート電極22の側部には側壁絶縁膜23が形成されている。ここで、GOI基板10のGe層13からなるGeチャネルは歪みを有している。
【0016】
ソース/ドレイン領域は、Ni及びPtの何れか、或いはこれらの合金を用いた金属化合物であり、例えばNiGeで形成された金属電極となっている。ソース電極24とGeチャネル領域との間にトンネルバリア層としてのSi薄膜26が挿入されている。ソース電極24とSi薄膜26との界面及びSi薄膜26とチャネル領域との界面は、共に基板面に垂直となっている。一方、ドレイン電極25とチャネル領域との界面は、通常のpn接合と同様になだらかになっている。
【0017】
ゲート電極22のソース側の端部は、Si薄膜26とソース電極24との界面に一致しているか、或いはソース電極24上にオーバーラップしている。ドレイン電極25のゲート側端部は、ゲート電極22のドレイン側端部よりもドレイン電極側に後退している。即ち、ゲート電極22に対しソース電極24のゲート側端部とドレイン電極25のゲート側端部とは非対称の位置関係にあり、ドレイン電極25のゲート側の端部は、ソース電極24のゲート側の端部よりも、ゲート電極22の端部からゲート外側方向により離れている。これは、ソース側ではゲート電極による電界の寄与を大きくし、ドレイン側ではゲート電極の電界による寄与を小さくしたいためである。
【0018】
一方、p型FETの場合は図3に示すように、n型FETと同様の構成であり、GOI基板10上に、ゲート絶縁膜31,ゲート電極32,及び側壁絶縁膜33が形成されている。ソース/ドレイン領域は、例えばNiGeからなるジャーマナイド電極であり、ソース電極34とGeチャネル領域との間にトンネルバリア層としてのSi薄膜36が挿入されている。ソース電極34,Si薄膜36,及びチャネル領域の各界面は基板面に垂直となっており、ドレイン電極35とチャネル領域との界面はなだらかになっている。ゲート電極32のソース側の端部は、Si薄膜36とソース電極34との界面に一致若しくはソース電極34上にオーバーラップしており、ドレイン電極35のゲート側端部は、ゲート電極32のドレイン側端部よりもドレイン電極側に後退している。
【0019】
n型FETにおいては、図2(a)(b)に示すように、Si薄膜26の伝導帯端のエネルギーEcは、Ge層13の伝導帯端のエネルギーよりも高く、ソース電極24及びドレイン電極25のフェルミエネルギーはGe層13のミッドギャップEfよりも伝導帯寄りとなっている。一方、p型FETにおいては、図4(a)(b)に示すように、Si薄膜36の価電子帯端のエネルギーEvが、Ge層13の価電子帯端のエネルギーよりも低く、ソース電極34及びドレイン電極35のフェルミエネルギーはGe層13のミッドギャップEfよりも価電子帯寄りとなっている。
【0020】
n型FETにおいて、オン状態では、図2(a)に示すように、Si薄膜26の薄いバリアをトンネルしてキャリアが流れる。オフ状態では、図2(b)に示すように、Si薄膜26のバリアと共にGe層13のソース近傍の伝導帯端のエネルギーがソース電極24のフェルミエネルギーよりも高くなるため、キャリアは流れない。Ge層13の歪みはSi薄膜26とGe層13とのバンドエネルギーの段差に寄与し、歪みがあるとバンド差が大きくなるため、特にn型FETに関してはチャネルとなるn層に歪みを与える方が望ましい。
【0021】
p型FETにおいて、オン状態では、図4(a)に示すように、Si薄膜36の薄いバリアをトンネルしてキャリアが流れる。オフ状態では、図4(b)に示すように、Si薄膜36のバリアと共にGe層13のソース近傍の価電子端のエネルギーがソース電極34のフェルミエネルギーよりも低くなるため、キャリアは流れない。
【0022】
このように本実施形態では、従来pn接合で構成されているソース及びドレインをNi及びPtの何れか、或いはこれらの合金を用いた金属化合物化であるジャーマナイド(ゲルマニウム化物:Germanide)で構成したショットキー接合にする。この際、ソース側のみにチャネルである歪みGeよりも伝導帯エネルギー及び価電子帯エネルギーの高いSi薄膜26,36を1nmから3nmの範囲で挿入したGe/Si/Geへテロ構造によるSiトンネル層を形成する。このGe/Siヘテロ接合において、後述する実施形態で説明するように、ジャーマナイドの成長が界面で自己停止する選択ジャーマナイド法を用いてNiGe/Si/Ge構造を形成する。
【0023】
Siによるトンネル層は、選択エピタキシャル成長により正確に膜厚制御が可能であり、伝導帯及び価電子帯にバンドオフセットを形成するため、高濃度不純物ドーピングなしで急峻なトンネルバリアが得られるといった特徴を持つ。さらに、不純物分布ばらつきを排除できるため、イオン注入によって形成するpn接合型に比べ閾値ばらつきを抑制できる。
【0024】
なお、Geに対して、ジャーマナイドの準位は価電子帯から約60meV付近にピンニングされることが知られている。Siに対しても同様に価電子帯側にピンニングされること知られている。n型FETに関しては、ソース端においてジャーマナイドの準位がピンニングされる位置をS,Seといった元素を界面に偏析させる手法によって伝導帯側にシフトさせることでチャネルへのキャリア注入効率を上げ、電流駆動能力を増大することが可能である。逆に、p型FETではピンニング位置はSiに対してもGeに対しても価電子帯側であることから、Si/歪み接合によって形成される価電子帯のバンドオフセットを考慮してトンネル層の膜厚を決定する。
【0025】
また、従来構造ではオフリーク低減のために低不純物濃度化が必要なドレイン部においても、リーク電流を低く維持したまま、寄生抵抗を低減する設計が可能である。これは、ドレイン部をメタルS/D化することに加え、ドレイン端においてジャーマナイドの準位がピンニングされる位置を、S,Seといった元素を界面に偏析させる手法によって適切に制御できるためである。さらに、ドレインもジャーマナイドで構成されるため、pn接合型では問題となる低濃度化の影響による寄生抵抗の影響も低減される。
【0026】
具体的には、n型FETに対してはS,Se等によってピンニング位置を伝導帯側にシフトさせることで、ドレインからチャネルへのホールのトンネルを抑制し、リーク電流を低減する(図2)。一方、p型FETではピンニング位置の制御を行わなくても、ドレインからチャネルへの電子のトンネルには0.6eV程度のバリアがあり、リーク電流を抑制する構造となっている(図4)。
【0027】
また、ソース端ではGe(110)面を優先的に残す異方性エッチング法の併用により閾値ばらつきの原因となる接合界面のLER(Line Edge Roughness)を低減させ、均一かつ急峻なソース接合を実現することで大幅な歩留まり向上も期待できる。
【0028】
このように本実施形態によれば、GOIチャネルショットキーバリアTFETにおいて、NiGeソースとGeチャネルの間にトンネルバリア層としてSi薄膜26,36を挿入する。このSi薄膜26,36を十分薄くする(例えば1〜3nm)ことにより、高濃度不純物のドーピングなしで急峻なトンネルバリアが得られる。不純物ばらつきを排除できるため、イオン注入やエピタキシャル成長によって形成するpn接合型に比べ閾値ばらつきを抑制できる。
【0029】
(第2の実施形態)
図5乃至図7は、本発明の第2の実施形態に係わる半導体装置の製造工程を示す断面図である。この実施形態は、歪みGOIチャネル Germanide S/D TFETによる相補型トランジスタである。
【0030】
まず、図5(a)に示すように、歪みGOI基板10上に周知の方法によりSTI(Shallow Trench Isolation)による素子分離層41を形成する。GOI基板10のGe層13の厚みは15〜30nmである。続いて、絶縁膜を介して導電層を形成した後、RIEでこれらを加工することにより、nFET側にゲート絶縁膜21及びゲート電極22を、pFET側にゲート絶縁膜31及びゲート電極32を形成する。ゲート絶縁膜21,31としては、GeO2,GeON,SiO2,SiON,HfO2,Al23,HfAlxy,HfLaO,Laxy 等の絶縁膜を用いることができる。ゲート電極22,32としては、ポリSi,金属,若しくはその積層構造を用いることができる。続いて、全面に厚さ5nmの絶縁膜を堆積した後にエッチバックし、ゲート側壁部にこの絶縁膜を残すことにより、ゲート側壁絶縁膜23,33を形成する。ゲート側壁絶縁膜23,33としては、Si酸化膜,Si窒化膜,若しくはこれらの積層構造を用いることができる。この状態で、10nm程度の酸化膜42により素子全体をカバーする。
【0031】
次いで、図5(b)に示すように、カーボンを斜めイオン注入により1013〜1015cm-2オーダーのドーズ量で注入し、ドレイン側を被覆している酸化膜42の改質を行う。カーボンによって改質された酸化膜42はエッチングレートが低下する。
【0032】
次いで、希釈弗酸(Dilute Hydrogen Fluoride:DHF)溶液によるウェットエッチングにより酸化膜42のエッチングを行う。カーボンによって改質された酸化膜42はエッチングレートが低下するため、図5(c)に示すように、ソース部のみが選択的に開口する。
【0033】
次いで、図6(d)に示すように、開口したソース部のGeチャネルをRIE(Reactive Ion Etching)によって選択エッチングする。
【0034】
次いで、図6(e)に示すように、例えばアンモニア過酸化水素水混合溶液又は塩酸過酸化水素混合液による異方性エッチングによって、溝部の側面に(110)面を出現させてゲート端のラインエッジラフネスを低減させると共に、ソースのゲートオーバーラップ長が2nm程度となるように調整する。このオーバーラップ長は電流駆動能力と寄生容量となるオーバーラップ容量を決定するパラメータなる。両者にはトレードオフ関係が成り立つため、ゲート容量と電流駆動能力の関係から最適化を行う。
【0035】
ここで、上記の異方性エッチングについて更に説明する。
【0036】
本実施形態では、NH4OH,H22 混合液(APM)若しくはHCl,H22 混合液(HPM)による異方性ウェットエッチングによってGeチャネル部のみを選択エッチングする。本発明者らは、レジストをマスクにしてGe基板上に堆積したSiO2 膜をRIEによって加工した後、このSiO2 膜をマスクとしてRIEによってフィンを加工した。このフィンに対し、上記のエッチング溶液を(NH4OH:H22 =250:1)による異方性エッチングを行った。その結果、図8の電子顕微鏡写真のように、マスク直下から垂直にフィン側面に(110)面が形成され、フィン幅の均一性が向上しているのが確認された。さらに、LERが改善し、フィン側面(基板面と垂直な面)は(110)面を優先的に残す異方性を示しているのが確認された。なお、図8ではGe基板であるが、本実施形態のように絶縁膜12上に形成されたGe層13のように膜厚が薄いと、Ge層13の側面全体が(110)面になる。
【0037】
また、APMの濃度によりエッチングプロファイルは変化する。即ち、NH4OHとH22 の混合比でエッチングプロファイルは変化する。NH4OHの濃度が比較的高いと等方性に近くなり、図8に示すように、エッチング側面に良質の(110)面が現れている。しかし、NH4OHの濃度が高過ぎる(H22 の濃度が低過ぎる)と、完全な等方性となり(110)面は生じなくなり、更にエッチング速度も極めて遅くなる。一方、H22 の濃度が高過ぎる(NH4OHの濃度が低過ぎる)と、エッチング断面の異方性が強くなり(111)面が現れてしまい、(110)面は生じなくなる。
【0038】
本発明者らは、APMを用いたエッチングを各種濃度で実験し、エッチング側面に(110)面が現れる濃度を見出した。その結果を、(表1)に示す。
【表1】

【0039】
また、混合比を1:1:500(モル濃度比0.55:1)としたときには、(110)面は出現しない。上記の実験結果から、H22 を1としたときのNH4 OHのモル濃度比が6以上で且つ552以下で(110)面が出現することが分かる。従って、Ge層のエッチング側面に(110)面を出すためには、NH4 OHのモル濃度比を6〜552の範囲にするのが望ましい。なお、この範囲外でも(110)が出現する可能性はあるが、本発明者らの実験結果からは、少なくともこの範囲内であれば確実に(110)面が出願するのが確認されている。また、H2Oの濃度はエッチング速度には関係するが、エッチングプロファイルには殆ど関係しない。
【0040】
HPMの場合は、HClの濃度が比較的低いと等方性に近くなり、エッチング側面に良質の(110)面が現れる。しかし、HClの濃度が低過ぎる(H22 の濃度が高過ぎる)と、異方性が強くなり(111)面が現れてしまい、(110)面は生じなくなる。また、HClの濃度が高過ぎる(H22 の濃度が低過ぎる)と、完全な等方性となり(110)面は生じなくなり、更にエッチング速度も極めて遅くなる。
【0041】
本発明者らは、HPMを用いたエッチングを各種濃度で実験し、(110)面が現れる濃度を見出した。その結果を、(表2)に示す。
【表2】

【0042】
上記の実験結果から、H22 を1としたときのHClのモル濃度比が0.5以上で且つ24以下で(110)面が出現することが分かる。従って、Ge層のエッチング側面に(110)面を出すためには、HClのモル濃度比を0.5〜24の範囲にするのが望ましい。
【0043】
なお、HPMを用いてGe層をエッチングした場合、Ge層の上部に逆テーパ部が残ってしまうことがある。この場合、HPMによるエッチング後にAPMによるエッチングを行うことにより、逆テーパ部を除去することができる。従って、逆テーパ部が問題とならない場合は、HPMによるエッチングで形成したGeフィン構造をそのままFinFET形成基板として用いることができる。逆テーパ部が問題となる場合は、HPMによるエッチング後にAPMによるエッチングを行えばよい。
【0044】
次いで、例えばUHV(Ultra High Vacuum)CVDによる選択エピタキシャル成長によって、図6(f)に示すように、ソース端に厚さ2nmのSi薄膜26,36を選択成長し、更にGe層43の選択成長を行い、Ge/Si/Geのヘテロ構造を形成する。選択エピタキシャル成長後、ドレイン側を被覆している酸化膜をRIEによって除去する。なお、Si薄膜26,36の厚さは、1nmより薄いとバリアとして機能しなくなり、3nmより厚いとトンネルできなくなるため、1〜3nmが望ましい。
【0045】
次いで、図7(g)に示すように、フォトリソグラフィ工程によってp型FET部にレジストマスク45を形成した後、n型FET部のみにS若しくはSeを1015cm2 程度イオン注入する。なお、S若しくはSeのイオン注入は、ソース/ドレインのジャーマナイド電極を形成した後であっても良い。
【0046】
次いで、レジストマスク45を剥離後、図7(h)に示すように、全面にスパッタによりニッケル膜46を10nm堆積する。
【0047】
次いで、RTAによって250℃,1分の熱処理を行った後、薬液処理によって未反応のニッケル膜46を除去する。続いて、再びRTAによって300℃,1分の熱処理を行うことにより、図7(i)に示すように、ソース/ドレイン領域に金属化合物層(NiGe)を形成する。このNiGeがn型FETのソース/ドレイン電極24,25及びp型FETのソース/ドレイン電極34,35となる。本手法により形成したNiGeはソース端においてSi界面でその成長が自己停止するため、急峻なNiGe/Si/Ge構造が実現される。
【0048】
なお、ドレイン側ではジャーマナイドがGe層13の最下部まで達しておらず、ソース/ドレインでNiGeの形状が異なるのは、エピタキシャル成長により形成したソース領域の方がジャーマナイド化の速度が速いためである。
【0049】
ここで、NiGeの成長がSi界面で停止する理由について説明する。
【0050】
本発明者らは、面方位(100)又は(110)のSi基板の上に30nmのGe層を形成した試料において、選択的にゲルマニウム化合物が形成される温度領域を実験的に確認している。上記試料を異なる温度で熱処理した場合の顕微鏡写真を、図9(a)〜(c)に示す。
【0051】
図9(a)は、Si基板上にGe層を形成した状態である。この試料に対しGe層上にNi層を形成し、250℃で熱処理した場合、図9(b)に示すように、GeとNiは殆ど反応しない。これに対し300℃で熱処理した場合、図9(c)に示すように、全てのGeがジャーマナイド化に使用され、GeとNiが反応してNiGe層が形成される。このとき、NiとSiは殆ど反応しない。これは、シリサイド化温度がジャーマナイド化温度に比して高いためである。また、350℃で熱処理すると、図9(d)に示すように、NiGe層が形成されると共に、NiとSiが反応してNiSi層が形成される。これは、温度が高くなりSiもNiと反応するようになったためである。
【0052】
図10は、アニール温度とシート抵抗との関係を示す図である。白丸はGeの面方位が(100)の場合、黒丸はGeの面方位が(110)の場合である。250℃以下ではシート抵抗は大きく(特に(100)のシート抵抗が大きく)なっている。これは、NiとGeが殆ど反応していないことを意味する。275℃以上になると、シート抵抗が低下している。これは、NiとGeが反応していることを意味する。また、325℃を越えると、(100)のシート抵抗は大幅に低下している。これは、NiとSiが反応していることを意味している。従って、GeのみをNiと反応させるには、275℃〜325℃が望ましい温度範囲と云える。
【0053】
また、本発明者らは、300℃で熱処理した場合、熱処理時間に殆ど影響されることなくゲルマニウム化合物が選択的に形成されるのを実験的に確認している。先と同じ試料を用い、異なる時間で熱処理した場合の顕微鏡写真を、図11(a)〜(c)に示す。
【0054】
300℃,5分の熱処理では、図11(a)に示すように、NiとGeとの反応が進み、NiGeが形成されるのが分かる。300℃,10分の熱処理では、図11(b)に示すように、NiとGeの反応が更に進みGeの全体がNiと反応してNiGeになっているのが分かる。300℃,20分の熱処理では、図11(c)に示すように、NiGeの量は殆ど変わらず、NiとGeの反応が既に飽和しているのが分かる。このとき、NiとSiとの反応は殆ど生じていない。
【0055】
図12は、面方位が(100)のGe層を300℃で熱処理したときのアニール時間に対するシート抵抗の変化を示す図である。アニールが始まるとシート抵抗が徐々に低下し、10分でほぼ一定となり、それ以上の時間アニールしてもシート抵抗の変化は殆ど無い。これは、Si基板上に薄く形成されたGeのみがNiと反応し、下地のSiはNiと反応していないことを意味する。
【0056】
従って、275℃〜325℃の温度でジャーマナイド化することにより、熱処理時間に影響されることなく、Ge層43のみをジャーマナイド化してNiGeソース電極24,34を形成することができる。これにより、膜厚制御されたSi薄膜26,36の膜厚を維持することができる。
【0057】
このように本実施形態によれば、ソース領域をエッチングして溝を形成する際に、RIEによるエッチングのみではなく、Ge(110)面を優先的に残す異方性エッチング法を併用することにより、閾値ばらつきの原因となる接合界面のLERを低減させることができる。しかも、ソース端のGe/Siヘテロ接合において、ジャーマナイド成長が界面で自己停止する選択ジャーマナイド法を用いて、ソース電極24,34を作製することにより、均一かつ急峻なソース接合を実現することができ、大幅な歩留まり向上も期待できる。また、n型FETに対するS若しくはSeのイオン注入をソース/ドレインのジャーマナイド電極の形成前にイオン注入しているので、後注入に際して生じるジャーマナイド中の注入欠陥を低減することができ、ジャーマナイドのシート抵抗上昇を抑制することも可能となる。
【0058】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、n型FETとp型FETの両方を有する相補型のFETの例で説明したが、必ずしも相補型に限らずn型FETのみ又はp型FETのみの構成であっても良い。
【0059】
また、FETのチャネルとなる第1の半導体層は、必ずしも絶縁膜上に形成されたGe層に限るものではなく、Ge基板を用いることもでき、更にGeとSiとの化合物であるSi1-xGex (0<x≦1)層を用いることが可能である。より具体的には、トンネルバリア層がSiであるとして、伝導帯バンドオフセットΔEcを0.2eV以上に設定するためには、チャネルGe濃度は35%以上が必要であり、0.35≦x≦1であればよい。さらに、第1の半導体層の歪みは緩和されていても良い。チャネルの歪みはn型FETに対して有効であることから、n型FETのチャネルのみに歪みを与えるようにしても良い。
【0060】
また、ソース/ドレインの溝部に形成する第2の半導体層は必ずしもGeに限定されるものではなく、仕様に応じて適宜変更可能であり、Ge濃度が70%以上のSiGeであっても良い。ソース/ドレイン電極を形成するために第2の半導体層と化合させる金属は、必ずしもNiに限らずPt,Pdを用いることも可能である。さらに、Ni,Pt,Pdの合金を用いることも可能である。
【0061】
また、第2の実施形態で説明したプロセスフローにおいて、ソース部分のマスクを選択的に除去する工程としては、前記図5(b)に示すカーボンの斜め注入に限らず、図13(a)に示すように、ソース部開口を通常のフォトリソグラフィ工程によるレジストマスク48で行う方法を用いても良い。さらに、図13(b)に示すような斜めRIEによる手法によっても可能である。
【0062】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【符号の説明】
【0063】
10…GOI基板
11…Si基板
12…埋め込み絶縁膜
13…Ge層
21,31…ゲート絶縁膜
22,32…ゲート電極
23,33…側壁絶縁膜
24,34…NiGeソース電極
25,35…NiGeドレイン電極
26,36…Si薄膜
41…素子分離層
42…酸化膜
43…Ge層
45,48…レジストマスク
46…ニッケル膜

【特許請求の範囲】
【請求項1】
Si1-x Gex (0<x≦1)の第1の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記第1の半導体層の少なくとも表面部を挟む2つの領域の一方に形成され、且つGeを主成分とする第2の半導体と金属との化合物で形成されたソース電極と、
前記第1の半導体層の少なくとも表面部を挟む2つの領域の他方に形成され、且つ前記第1の半導体と前記金属との化合物で形成されたドレイン電極と、
前記ソース電極と前記第1の半導体層との間に形成されたSi薄膜と、
を具備し、
前記ゲート電極に対し、前記ソース電極のゲート側の端部と前記ドレイン電極のゲート側の端部とは非対称の位置関係にあり、前記ドレイン電極のゲート側の端部の方が前記ソース電極のゲート側の端部よりも、前記ゲート電極の端部からゲート外側方向に遠く離れていることを特徴とする半導体装置。
【請求項2】
前記ゲート電極のソース側の端部は、前記Si薄膜と前記ソース電極との界面に一致しているか、又は前記ソース電極上にオーバーラップしており、前記ドレイン電極のゲート電極側の端部は、前記ゲート電極のドレイン側の端部からゲート外側方向に離間していることを特徴とする請求項1記載半導体装置。
【請求項3】
前記第1の半導体層,前記ゲート電極,前記ゲート絶縁膜,前記ソース電極,前記ドレイン電極,及び前記Si薄膜はn型FETを形成するものであり、前記第1の半導体層は圧縮歪みを有することを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1の半導体層,前記ゲート電極,前記ゲート絶縁膜,前記ソース電極,前記ドレイン電極,及び前記Si薄膜はn型FETを形成するものであり、前記ソース電極と前記Si薄膜との界面及び前記ドレイン電極と前記第1の半導体層との界面に、S及びSeの少なくとも一方が偏析していることを特徴とする請求項1〜3の何れかに記載の半導体装置。
【請求項5】
前記第1の半導体層,前記Si薄膜,前記ソース電極,及び前記ドレイン電極は、絶縁膜上に形成されていることを特徴とする請求項1〜4の何れかに記載の半導体装置。
【請求項6】
請求項1の構成で、前記Si薄膜の伝導帯端のエネルギーが前記第1の半導体層の伝導帯端のエネルギーよりも高く、前記ソース電極及びドレイン電極のフェルミエネルギーが前記第1の半導体層のミッドギャップよりも伝導帯寄りとなるn型FETと、
請求項1の構成で、前記Si薄膜の価電子帯端のエネルギーが前記第1の半導体層の価電子帯端のエネルギーよりも低く、前記ソース電極及びドレイン電極のフェルミエネルギーが前記第1の半導体層のミッドギャップよりも価電子帯寄りとなるp型FETと、
を備えたことを特徴とする半導体装置。
【請求項7】
Si1-x Gex (0<x≦1)の第1の半導体層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1の半導体層の前記ゲート電極に対応するチャネル領域を挟むソース/ドレイン領域のうち、ソース領域をエッチングして溝部を形成する工程と、
前記溝部に露出した前記チャネル領域の側面にSi薄膜をエピタキシャル成長する工程と、
前記Si薄膜を有する溝部内にGeを主成分とする第2の半導体層をエピタキシャル成長により埋め込み形成する工程と、
前記第2の半導体層が埋め込み形成された前記ソース領域及び前記ドレイン領域の各表面に金属膜を堆積した後、熱処理により前記ソース領域及び前記ドレイン領域を金属化合物化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記Si薄膜及び前記第2の半導体層の形成後で、前記ソース領域及び前記ドレイン領域を金属化合物化する前又は後に、前記ソース領域及び前記ドレイン領域にS及びSeの少なくとも一方のイオンを注入し、前記ソース領域と前記Si薄膜との界面及び前記ドレイン領域と前記第1の半導体層との界面にS及びSeの少なくとも一方を偏析させることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記溝部を形成する工程として、前記ソース領域をリアクティブイオンエッチングによりエッチングした後に、前記チャネル領域の側面をアンモニアと過酸化水素の混合液又は塩酸と過酸化水素の混合液によりエッチングすることを特徴とする請求項7又は8に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【公開番号】特開2011−181617(P2011−181617A)
【公開日】平成23年9月15日(2011.9.15)
【国際特許分類】
【出願番号】特願2010−42942(P2010−42942)
【出願日】平成22年2月26日(2010.2.26)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤(MIRAI)プロジェクト/次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計)/新構造極限CMOSトランジスタ「関連技術開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】