半導体装置及びその製造方法
【課題】ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１トランジスタ１１及び第２トランジスタ１２を備えている。第１トランジスタ１１は、第１ゲート絶縁膜１３１と、第１ゲート電極１３３とを有し、第２トランジスタ１２は、第２ゲート絶縁膜１３２と、第２ゲート電極１３４とを有している。第１ゲート絶縁膜１３１及び第２ゲート絶縁膜１３２は、第１絶縁層１５１及び第２絶縁層１５２を含む。第１ゲート電極１３３及び第２ゲート電極１３４は、断面凹形の第１導電層１５５及び該第１導電層１５５の上に形成された第２導電層１５６を含む。第１絶縁層１５１及び第２絶縁層１５２は平板状であり、第１ゲート絶縁膜１３１は、仕事関数調整用の第１元素を含んでいる。
【解決手段】半導体装置は、第１トランジスタ１１及び第２トランジスタ１２を備えている。第１トランジスタ１１は、第１ゲート絶縁膜１３１と、第１ゲート電極１３３とを有し、第２トランジスタ１２は、第２ゲート絶縁膜１３２と、第２ゲート電極１３４とを有している。第１ゲート絶縁膜１３１及び第２ゲート絶縁膜１３２は、第１絶縁層１５１及び第２絶縁層１５２を含む。第１ゲート電極１３３及び第２ゲート電極１３４は、断面凹形の第１導電層１５５及び該第１導電層１５５の上に形成された第２導電層１５６を含む。第１絶縁層１５１及び第２絶縁層１５２は平板状であり、第１ゲート絶縁膜１３１は、仕事関数調整用の第１元素を含んでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にｎ型トランジスタ及びｐ型トランジスタを有している半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）を高性能化するため、従来のシリコン酸化膜よりも比誘電率が高い金属酸化物（Ｈｉｇｈ−ｋ）材料をゲート絶縁層に採用し、金属材料をゲート電極に採用したＨｉｇｈ−ｋ／メタルゲート構造を備えた半導体デバイスの開発が進められている。Ｈｉｇｈ−ｋ材料からなるＨｉｇｈ−ｋゲート絶縁膜は、誘電率が高い分、物理的な膜厚を厚くしてもゲート容量を維持して高い駆動電流を得ることができる。加えて、物理的な膜厚を厚くすることができるので、その分リーク電流を低減できるという効果も得られる。また、金属材料をゲート電極として用いたメタルゲート電極では、ポリシリコン電極の場合に発生するゲート電極の空乏化による実効的な絶縁層厚の増加が生じない。
【０００３】
ｎＭＯＳトランジスタにおいては、Ｓｉの伝導帯端（４．０５ｅＶ）に近い仕事関数を持つ金属を用いたメタルゲート電極が閾値電圧の点から好ましい。一方、ｐＭＯＳトランジスタにおいては、Ｓｉの価電子帯端（５．１７ｅＶ）に近い仕事関数を持つ金属を用いたメタルゲート電極が閾値電圧の点から好ましい。しかし、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれに異なる材料からなるメタルゲート電極を形成しようとすると、製造プロセスが複雑化し、製造コストも増加する。このため、メタルゲート電極の材料を、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとにおいて同一とする、デュアルキャップ・シングルメタルゲート（Dual Cap Single Metal Gate：ＤＣＳＭＧ）−ＣＭＯＳプロセスが検討されている（例えば、非特許文献１を参照。）。ＤＣＳＭＧ−ＣＭＯＳプロセスは、メタルゲート電極の下に閾値電圧を調整するためのキャップ層を挿入する。ｎＭＯＳトランジスタと、ｐＭＯＳトランジスタとでは、キャップ層に含まれる閾値電圧調整用の元素に異なる元素を用いる。ＤＣＳＭＧ−ＣＭＯＳプロセスでは、キャップ層中に含まれる金属元素がＨｉｇｈ−ｋゲート絶縁膜とその下に形成されたＳｉＯ2膜との界面まで拡散し、そこでダイポールを形成する。ダイポールの形成によりｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに好ましい閾値電圧を実現できる。
【０００４】
ＤＣＳＭＧ−ＣＭＯＳプロセスは、メタルゲート電極、キャップ層及びＨｉｇｈ−ｋゲート絶縁膜の積層構造が、ソースドレインの形成工程において高温に曝される。積層構造が高温に曝されると、Ｈｉｇｈ−ｋゲート絶縁膜中の酸素が抜け出して、酸素欠損が生じる。酸素欠損は正電荷として作用して、ｐＭＯＳトランジスタでは閾値電圧が上昇する。高温熱処理によるｐＭＯＳトランジスタの閾値電圧上昇という問題に対して、高温熱処理後にゲート電極を作り直す、ゲートラストプロセスという方法が検討されている（例えば、特許文献１を参照。）。
【０００５】
ゲートラストプロセスは、以下のように行われる。まず、Ｈｉｇｈ−ｋゲート絶縁膜を堆積した後、犠牲層として一度、ポリシリコンによる仮のゲート電極を形成する。この後、通常のゲート加工、ソースドレイン注入及び活性化のための高温熱処理が行われる。さらに、絶縁層によるトランジスタの埋め込み、ＣＭＰ(Chemical Mechanical Polishing)による仮のゲート電極の頭出しをした後、仮のゲート電極及びＨｉｇｈ−ｋゲート絶縁膜を除去する。仮のゲート電極及びＨｉｇｈ−ｋゲート絶縁膜を除去して形成したトレンチ溝にＨｉｇｈ−ｋゲート絶縁膜を再度堆積する。再度堆積したＨｉｇ−Ｋゲート絶縁膜の上に金属障壁層、仕事関数設定金属層及びキャップ層を有するメタルゲート電極を形成する。金属障壁層は、Ｈｉｇｈ−ｋゲート絶縁膜と仕事関数設定金属層との密着性を改善すると共にＨｉｇｈ−ｋゲート絶縁膜と金属層との直接の反応を抑制するために形成する。金属障壁層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通の材料を使用する。仕事関数設定金属層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタで異なる材料を使用する。キャップ層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通の材料を使用する。ゲート電極を作り直すゲートラストプロセスでは、高温熱処理による影響を受けることなく、ｐＭＯＳトランジスタに適切な閾値電圧を得ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００８−５１５１９０号公報
【非特許文献】
【０００７】
【非特許文献１】C.S.Park et al., VLSI Technology Symposium p.208 (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のゲートラストプロセスは、トレンチ溝の中に形成する仕事金属設定金属層を、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なる材料とするため、製造プロセスが複雑になるという問題がある。また、閾値電圧の調整は、金属障壁層越しに仕事関数設定金属層から金属元素を拡散することにより行う。仕事関数設定金属層はトレンチ溝の中に形成するため、金属障壁層よりもゲート長方向及びゲート幅方向において内側に存在する。従って、ゲート端まで十分に金属元素が拡散されず、閾値電圧の調整が困難になるという問題がある。
【０００９】
さらに、従来のゲートラストプロセスではＨｉｇｈ−ｋゲート絶縁膜を活性化熱処理後にゲートのトレンチ溝内に再度堆積する。このため、Ｈｉｇｈ−ｋゲート絶縁膜の焼き締めを行うことができない。また、微細なトレンチ溝の中に膜を形成するため、膜厚が変動しやすい。このため、閾値電圧がばらつき、結果として信頼性の劣化も懸念される。
【００１０】
本発明は、前記の問題を解決し、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにすることを目的としている。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は半導体装置を、熱処理によりゲート絶縁膜中に仕事関数調整用の元素を拡散させた後、ゲート電極だけを再形成した構成とする。
【００１２】
具体的に、本発明に係る第１の半導体装置は、半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、第１トランジスタは、半導体基板の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、第２トランジスタは、半導体基板の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、第１ゲート電極及び第２ゲート電極はそれぞれ、断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含み、第１絶縁層及び第２絶縁層は平板状であり、第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいる。
【００１３】
第１の半導体装置は、第１ゲート絶縁膜が仕事関数調整用の第１元素を含み、第１ゲート電極及び第２ゲート電極がそれぞれ断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含む構成としている。このため、第１トランジスタ及び第２トランジスタの閾値電圧を最適化しつつ、ゲート電極を作り別ける必要がない。また、ゲート絶縁膜及びゲート電極の膜厚及び組成等のばらつきを抑えて、閾値電圧のばらつきを生じにくくすることができる。
【００１４】
第１の半導体装置において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムとすればよい。この場合において、第２トランジスタはｐ型であり、第２絶縁層は、仕事関数調整用の第２元素としてアルミニウム、チタン、タンタル又はハフニウムを含んでいる構成としてもよい。
【００１５】
また、第１トランジスタはｐ型であり、第１元素は、アルミニウム、チタン、タンタル又はハフニウムとしてもよい。この場合において、第２トランジスタはｎ型であり、第２絶縁層は、仕事関数調整用の第２元素として希土類元素又はマグネシウムを含んでいる構成としてもよい。
【００１６】
第１の半導体装置において、第１絶縁層は、シリコンを含む膜であり、第２絶縁層は、ハフニウム又はジルコニウムを含む膜であり、第１導電層は、窒化チタン又は窒化タンタルを含む膜からなり、第２導電層は、第１導電層よりも抵抗率が低い材料からなる構成としてもよい。
【００１７】
第１の半導体装置において、第２導電層は、アルミニウム、銅又はタングステンとしてもよい。
【００１８】
本発明に係る第２の半導体装置は、半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、第１トランジスタは、半導体基板の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、第２トランジスタは、半導体基板の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、第１ゲート電極及び第２ゲート電極はそれぞれ、第１導電層を含み、第１絶縁層及び第２絶縁層は平板状であり、第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいる。
【００１９】
第１及び第２の半導体装置は、半導体基板における第１ゲート電極の側方に形成された第１ソースドレインと、半導体基板における第２ゲート電極の側方に形成された第２ソースドレインと、第１ソースドレイン又は第２ソースドレインと接続されたコンタクトプラグとをさらに備え、コンタクトプラグは、第１ゲート電極及び第２ゲート電極と同じ材料からなる構成としてもよい。
【００２０】
本発明に係る半導体装置の製造方法は、素子分離領域により互いに分離された第１領域及び第２領域を有する半導体基板上の全面に、第１絶縁層を形成する工程（ａ）と、第１絶縁層の上に第２絶縁層を形成する工程（ｂ）と、工程（ａ）よりも後に、第１領域に選択的に第１元素を含む第１キャップ層を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に犠牲層を形成する工程（ｄ）と、犠牲層、第２絶縁層及び第１絶縁層を含む第１ダミーゲート及び第２ダミーゲートをそれぞれ、第１領域及び第２領域に形成する工程（ｅ）と、第１ダミーゲート及び第２ダミーゲートの側面上にそれぞれ、第１サイドウォール及び第２サイドウォールを形成する工程（ｆ）と、第１ダミーゲート及び第１サイドウォールをマスクとして第１領域に第１導電型の不純物を選択的に注入して第１ソースドレインを形成し、第２ダミーゲート及び第２サイドウォールをマスクとして第２領域に第２導電型の不純物を選択的に注入して第２ソースドレインを形成する工程（ｇ）と、工程（ｇ）よりも後に、熱を加えることにより、第１ソースドレイン及び第２ソースドレインを活性化すると共に、第１領域において第１キャップ層に含まれる第１元素を第２絶縁層及び第１絶縁層中に拡散させる工程（ｈ）と、工程（ｈ）よりも後に、第１ダミーゲート及び第２ダミーゲートを覆う層間絶縁膜を形成した後、犠牲層を露出するように層間絶縁膜を研磨する工程（ｉ）と、工程（ｉ）よりも後に、犠牲層を除去することにより、第１サイドウォールに囲まれた第１トレンチ溝及び第２サイドウォールに囲まれた第２トレンチ溝を形成する工程（ｊ）と、工程（ｊ）よりも後に、第１トレンチ溝及び第２トレンチ溝に導電材料を埋め込んで第１ゲート電極及び第２ゲート電極を形成する工程（ｋ）とを備え、第１ゲート電極及び第２ゲート電極は、同一の材料からなる。
【００２１】
本発明の半導体装置の製造方法は、閾値電圧を最適化しつつ、第１ゲート電極及び第２ゲート電極を同一の材料により同一の工程において形成することを可能とする。また、トレンチ溝内に断面凹状の絶縁層及びキャップ層を形成する場合と異なり、ゲート端まで仕事関数調整用の第１元素を拡散させることができる。また、絶縁層及びキャップ層の膜厚の変動も小さくすることができるため、閾値電圧のばらつきを小さくすることができる。さらに、絶縁層を焼き締めることも可能となり、ゲート絶縁膜の信頼性を向上させることができる。その結果、工程を簡略化しつつ、半導体装置の閾値電圧を最適化し且つ信頼性を向上させることが可能となる。
【００２２】
本発明の半導体装置の製造方法において、工程（ｋ）は、半導体基板上の全面に、第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層及び第２導電層を順次形成した後、第１トレンチ溝及び第２トレンチ溝を除いて第１導電層及び第２導電層を除去する工程とすればよい。
【００２３】
本発明の半導体装置の製造方法において、工程（ｋ）は、半導体基板上の全面に、第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層を形成した後、第１トレンチ溝及び第２トレンチ溝を除いて第１導電層を除去する工程としてもよい。
【００２４】
本発明の半導体装置の製造方法において、工程（ｃ）は、工程（ｂ）よりも後に行う構成としても、工程（ｂ）よりも前に行う構成としてもよい。
【００２５】
本発明の半導体装置の製造方法において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムとしても、第１トランジスタはｐ型であり、第１元素は、アルミニウム、チタン、タンタル又はハフニウムとしてもよい。
【００２６】
本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｄ）よりも前に、第２領域に選択的に第２元素を含む第２キャップ層を形成する工程（ｌ）をさらに備え、工程（ｈ）において、第２領域において第２キャップ層に含まれる第２元素を第２絶縁層及び第１絶縁層中に拡散させる構成としてもよい。
【００２７】
この場合において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムであり、第２トランジスタはｐ型であり、第２元素は、アルミニウム、チタン、タンタル又はハフニウムである構成としてもよい。
【００２８】
本発明の半導体装置の製造方法は、工程（ｄ）よりも後に、犠牲層の上にハードマスクを形成する工程（ｍ）をさらに備え、第１ダミーゲート及び第２ダミーゲートは、ハードマスクを含み、工程（ｉ）では、第１ダミーゲート及び第２ダミーゲートを覆うように層間絶縁膜を形成した後、ハードマスクをストッパとして層間絶縁膜を犠牲層が露出するまで研磨する構成としてもよい。
【００２９】
本発明の半導体装置の製造方法において、工程（ｉ）よりも後で且つ工程（ｋ）よりも前に、層間絶縁膜に第１ソースドレイン又は第２ソースドレインを露出すコンタクトホールを形成する工程（ｎ）をさらに備え、工程（ｋ）では、コンタクトホールに導電材料で埋め込んで、第１ゲート電極及び第２ゲート電極と共に、コンタクトプラグを形成する構成としてもよい。
【発明の効果】
【００３０】
本発明に係る半導体装置によれば、メタルゲート電極の材質を変えることなくｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに適切な閾値電圧を備えた半導体装置を実現することができる。
【図面の簡単な説明】
【００３１】
【図１】一実施形態に係る半導体装置を示す断面図である。
【図２】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図３】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図７】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図８】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図９】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１０】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１１】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１２】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１３】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１４】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１５】一実施形態に係る半導体装置の変形例を示す断面図である。
【図１６】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図１７】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図１８】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図１９】一実施形態に係る半導体装置の変形例を示す断面図である。
【図２０】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２１】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２２】一実施形態に係る半導体装置の変形例を示す断面図である。
【図２３】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２４】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２５】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２６】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２７】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２８】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２９】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【発明を実施するための形態】
【００３２】
図１に示すように、一実施形態に係る半導体装置は、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタ１２とを備えている。ｎＭＯＳトランジスタ１１は、半導体基板１０１の第１領域１１１に形成されている。ｐＭＯＳトランジスタ１２は、素子分離領域１１３により第１領域１１１と分離された第２領域１１２に形成されている。ｎＭＯＳトランジスタ１１及びｐＭＯＳトランジスタ１２は層間絶縁膜１１８に覆われており、通常は層間絶縁膜１１８の上に形成された配線等と接続されている。
【００３３】
第１領域１１１にはｐウェル１１５が形成され、第２領域１１２にはｎウェル１１６が形成されている。ｐウェル１１５には、ｎＭＯＳトランジスタ１１のｎ型エクステンション・ポケット領域１２１とｎ型ソースドレイン１２２とが形成されている。ｎウェル１１６にはｐＭＯＳトランジスタ１２のｐ型エクステンション・ポケット領域１２３とｐ型ソースドレイン１２４とが形成されている。第１領域１１１の上には、ｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１、第１ゲート電極１３３及び第１サイドウォール１３５が形成されている。第２領域１１２の上には、ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２、第２ゲート電極１３４及び第２サイドウォール１３６が形成されている。
【００３４】
第１ゲート絶縁膜１３１は、第１絶縁層１５１と、第１絶縁層１５１の上に形成された第２絶縁層１５２Ａとを有している。第１絶縁層１５１は、シリコン酸化膜（ＳｉＯ2膜）等からなる。第２絶縁層１５２ＡはＨｉｇｈ−ｋ膜であり、ハフニウム（Ｈｆ）若しくはジルコニウム（Ｚｒ）等を含む酸化膜又は酸窒化膜等を用いることができる。また、ＨｆＳｉＯＮ等のＳｉを含む膜であってもよい。第２絶縁層１５２Ａは、仕事関数調整用の元素として、希土類元素又はマグネシウム（Ｍｇ）等を含んでいる。希土類元素とは、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）又はルテチウム（Ｌｕ）であるが、中でも、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｇｄ、Ｄｙ及びＬｕ等が好ましい。
【００３５】
第１ゲート電極１３３は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等からなり、断面凹状の第１導電層１５５と、凹部を埋めるように形成されたアルミニウム（Ａｌ）、銅（Ｃｕ）又はタングステン（Ｗ）等からなる第２導電層１５６とを有している。第２導電層１５６は、第１導電層１５５よりも抵抗率が低い材料からなることが好ましい。第１サイドウォール１３５は、第１ゲート絶縁膜１３１及び第１ゲート電極１３３の側面上に形成されており、断面Ｌ字状の内側サイドウォール１５７と内側サイドウォール１５７の上に形成された外側サイドウォール１５８とを有している。なお、内側サイドウォール１５７は断面Ｌ字状である必要はなく、断面Ｉ字状であってもよい。
【００３６】
第２ゲート絶縁膜１３２は、第１絶縁層１５１と、第１絶縁層１５１の上に形成された第２絶縁層１５２とを有している。第１絶縁層１５１はＳｉＯ2等からなる。第２絶縁層１５２はＨｉｇｈ−ｋ膜であり、ハフニウム（Ｈｆ）若しくはジルコニウム（Ｚｒ）等を含む酸化膜又は酸窒化膜等を用いることができる。また、ＨｆＳｉＯＮ等のＳｉを含む膜であってもよい。第２絶縁層１５２は、仕事関数調整用の元素を含んでいない。第２ゲート電極１３４はＴｉＮ等からなる断面凹状の第１導電層１５５と、凹部を埋めるように形成されたＡｌ等からなる第２導電層１５６とを有している。第２サイドウォール１３６は、第２ゲート絶縁膜１３２及び第２ゲート電極１３４の側面上に形成されており、断面Ｌ字状の内側サイドウォール１５７と内側サイドウォール１５７の上に形成された外側サイドウォール１５８とを有している。なお、内側サイドウォール１５７は断面Ｌ字状である必要はなく、断面Ｉ字状であってもよい。
【００３７】
以下に、本実施形態の半導体装置の製造方法を説明する。まず、図２に示すように、Ｓｉ基板等の半導体基板１０１の上部に素子分離領域１１３により互いに分離された第１領域１１１及び第２領域１１２を形成する。素子分離領域１１３は、半導体基板１０１の上部をエッチングして形成したトレンチに、化学気相堆積法（ＣＶＤ法）等によりＳｉＯ2膜を埋め込んで形成すればよい。続いて、第１領域１１１にｐ型不純物を注入してｐウェル１１５を形成し、第２領域１１２にｎ型不純物を注入してｎウェル１１６を形成する。この後、半導体基板１０１上の全面に、厚さが１ｎｍ以下のＳｉＯ2膜である第１絶縁層１５１を形成する。ＳｉＯ2からなる第１絶縁層１５１は、熱酸化法又はプラズマ酸化法等により形成すればよい。ＳｉＯ2膜に代えて、シリコン酸窒化膜（ＳｉＯＮ膜）又はシリコン窒化膜（ＳｉＮ膜）等を用いることも可能である。
【００３８】
次に、図３に示すように第１絶縁層１５１の上に、厚さが２ｎｍ以下のＨｆ又はＺｒを含む金属酸化物等からなる第２絶縁層１５２を形成する。第２絶縁層１５２は、原子層堆積法（ＡＬＤ法）又はＣＶＤ法等により形成すればよい。
【００３９】
次に、図４に示すように第２絶縁層１５２の上に、厚さが０．５ｎｍ以下のキャップ層１６１を形成する。キャップ層１６１は、ｎＭＯＳトランジスタにおける仕事関数調整用の元素であるＬａ若しくはＳｃ等の希土類元素又はＭｇ等を含む膜であり、例えばＬａ2Ｏ3とすればよい。キャップ層１６１は、物理蒸着法（ＰＶＤ法）又はＡＬＤ法等により形成すればよい。
【００４０】
次に、図５に示すように第１領域１１１を覆い第２領域１１２を露出する、レジストマスク１７１を形成する。この後、レジストマスク１７１を用いてキャップ層１６１における第２領域１１２の上に形成された部分を選択的に除去する。
【００４１】
次に、レジストマスク１７１を除去した後、図６に示すように半導体基板１０１上の全面に厚さが１００ｎｍ程度のポリシリコンからなる犠牲層１６３を形成する。続いて、犠牲層１６３の上に、厚さが２０ｎｍ以下のＳｉＯ2膜又はＳｉＮ膜等からなるハードマスク１６４を形成する。犠牲層１６３及びハードマスク１６４は、ＣＶＤ法又はＰＶＤ法等により形成すればよい。また、ハードマスク１６４は必要に応じて形成すればよく、形成しなくてもよい。ハードマスク１６４を形成することにより、後の層間絶縁膜を形成する工程において、ダミーゲートの頭出しが容易となる。
【００４２】
次に、図７に示すように第１絶縁層１５１からハードマスク１６４までを選択的に除去して、第１領域１１１に第１ダミーゲート１６６Ａを形成し、第２領域１１２に第２ダミーゲート１６６Ｂを形成する。第１ダミーゲート１６６Ａは、半導体基板１０１上に順次積層された第１絶縁層１５１、第２絶縁層１５２、キャップ層１６１、犠牲層１６３及びハードマスク１６４を有している。第２ダミーゲート１６６Ｂは、半導体基板１０１上に順次積層された第１絶縁層１５１、第２絶縁層１５２、犠牲層１６３及びハードマスク１６４を有している。
【００４３】
次に、図８に示すように第１領域１１１にｎ型エクステンション・ポケット領域１２１及びｎ型ソースドレイン１２２を形成し、第２領域１１２にｐ型エクステンション・ポケット領域１２３及びｐ型ソースドレイン１２４を形成する。
【００４４】
具体的にはまず、第１ダミーゲート１６６Ａ及び第２ダミーゲート１６６Ｂの側面上にそれぞれ、内側サイドウォール１５７を形成する。内側サイドウォール１５７は、ＳｉＯ２膜、シリコン酸窒化膜（ＳｉＯＮ膜）又はＳｉＮ膜等とすればよい。この後、第１領域１１１において内側サイドウォール１５７越しにｎ型不純物を注入して、ｎ型エクステンション・ポケット領域１２１を形成する。第２領域１１２において内側サイドウォール１５７越しにｐ型不純物を注入して、ｐ型エクステンション・ポケット領域１２３を形成する。この後、内側サイドウォール１５７を覆うように、外側サイドウォール１５８を形成する。外側サイドウォール１５８は、ＳｉＯ2膜、ＳｉＯＮ膜又はＳｉＮ膜等とすればよい。第１領域１１１においては、第１ダミーゲート１６６Ａの側面上に内側サイドウォール１５７及び外側サイドウォール１５８を有する第１サイドウォール１３５が形成される。第２領域１１２においては、第２ダミーゲート１６６Ｂの側面上に内側サイドウォール１５７及び外側サイドウォール１５８を有する第２サイドウォール１３６が形成される。第１領域１１１において、第１サイドウォール１３５をマスクとしてｎ型不純物を注入し、ｎ型ソースドレイン１２２を形成し、第２領域１１２において第２サイドウォール１３６をマスクとしてｐ型不純物を注入し、ｐ型ソースドレイン１２４を形成する。
【００４５】
この後、１０００℃〜１３５０℃の温度で、時間が０．１ｍｓ〜１００ｍｓのミリセカンドアニールを行う。これにより、ｎ型エクステンション・ポケット領域１２１、ｐ型エクステンション・ポケット領域１２３、ｎ型ソースドレイン１２２及びｐ型ソースドレイン１２４が活性化される。また、第１領域１１１においてキャップ層１６１中に含まれる仕事関数調整用の元素が第１絶縁層１５１と第２絶縁層１５２との界面近傍まで拡散し、第２絶縁層１５２は仕事関数調整用の元素を含む第２絶縁層１５２Ａとなる。この際に、厚さが非常に薄いキャップ層１６１は、第２絶縁層１５２Ａと混ざり合い、第２絶縁層１５２Ａと一体となる。但し、キャップ層１６１の膜厚及び熱処理条件等によっては、キャップ層１６１が第２絶縁層１５２Ａの上に残存する場合がある。キャップ層１６１が第２絶縁層１５２Ａの上に残存していてもかまわない。仕事関数調整用の元素が、第１絶縁層１５１と第２絶縁層１５２の界面近傍に存在していればよく、通常は第１絶縁層１５１と第２絶縁層１５２との界面を越えて第１絶縁層１５１に拡散している。
【００４６】
次に、図９に示すように半導体基板１０１上の全面にＣＶＤ法等により、ＳｉＯ2膜等からなる層間絶縁膜１１８を形成する。
【００４７】
次に、図１０に示すように層間絶縁膜１１８をＣＭＰ法等により研磨して、第１ダミーゲート１６６Ａ及び第２ダミーゲート１６６Ｂの犠牲層１６３が露出するようにする。層間絶縁膜１１８を研磨する際には、ハードマスク１６４をＣＭＰストッパとして用いることができる。
【００４８】
次に、図１１に示すように、犠牲層１６３をエッチングし、トレンチ溝１１８ａを形成する。トレンチ溝１１８ａは、第１領域１１１においては第１サイドウォール１３５に囲まれており、第２領域１１２においては第２サイドウォール１３６に囲まれている。
【００４９】
次に、図１２に示すように半導体基板１０１上の全面に厚さが２０ｎｍ以下の第１導電層１５５を形成する。第１導電層１５５は、ＴｉＮ又はＴａＮ等とすればよく、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法又は電界めっき法等により形成すればよい。
【００５０】
次に、図１３に示すように第１導電層１５５の上に厚さが１０ｎｍ以下の第２導電層１５６を形成する。第２導電層１５６は、第１導電層１５５よりも抵抗率が低い材料からなることが好ましく、Ａｌ、Ｃｕ又はＷ等とすればよい。第２導電層１５６は、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法又は電界めっき法等により形成すればよい。
【００５１】
次に、図１４に示すようにＣＭＰ法等により、トレンチ溝１１８ａの外側に形成された第１導電層１５５及び第２導電層１５６を除去する。これにより、第１領域１１１には第１ゲート電極１３３が形成され、第２領域１１２には第２ゲート電極１３４が形成される。
【００５２】
以上のように、本実施形態の半導体装置の製造方法は、ゲート絶縁膜をソースドレインの形成後に再形成しない。このため、第１導電層及び第２導電層だけでなく、第１絶縁層及び第２絶縁層もトレンチ溝内に再形成する場合と異なり、第１絶縁層１５１及び第２絶縁層１５２は断面凹状ではなく平板状となる。また、第１絶縁層１５１及び第２絶縁層１５２のゲート長方向及びゲート幅方向の幅は等しくなる。
【００５３】
本実施形態の半導体装置の製造方法によれば、ｎＭＯＳトランジスタにおいてゲート電極の再形成前に仕事関数調整用の元素による閾値電圧調整を行うことができる。従って、キャップ層からゲート絶縁膜への仕事関数調整用の元素の拡散をトレンチ溝内にゲート絶縁膜を再形成する場合よりもはるかに均一に行うことができる。従って、仕事関数調整用の元素の拡散のばらつきによる閾値電圧の変動を抑えることができる。また、トレンチ溝内にゲート絶縁膜を再形成する場合よりもゲート絶縁膜の組成及び膜厚のばらつきを抑えることができ、組成及び膜厚のばらつきによる閾値電圧のばらつきも抑制することができる。さらに、Ｈｉｇｈ−ｋ膜である第２絶縁層の焼き締めを行うことができるという利点もある。
【００５４】
また、第１ゲート電極及び第２ゲート電極を、同一の材料を用いた同一のプロセスにより同時に形成することができる。従って、第１ゲート電極及び第２ゲート電極の形成が容易であり、プロセスの複雑化と高コスト化を避けることができる。また、トレンチ溝内に形成する第１ゲート電極及び第２ゲート電極の組成及び膜厚等のばらつきを抑えることができるため、閾値電圧のばらつきを小さくすることができる。
【００５５】
本実施形態において、第１ゲート電極１３３及び第２ゲート電極１３４を、第１導電層１５５と第２導電層１５６との積層膜としたが、図１５に示すように第１導電層１５５の単層としてもよい。この場合には、図１６に示すようにトレンチ溝１１８ａを埋めるように、厚さが５０ｎｍ程度の第１導電層１５５を形成し、トレンチ溝１１８ａの外側に堆積した第１導電層１５５を除去すればよい。
【００５６】
本実施形態において、仕事関数調整用の元素を含むキャップ層１６１を第２絶縁層１５２の上に形成した。しかし、第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１を形成してもよい。第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１を形成する場合には、第２絶縁層１５２の上にキャップ層１６１を形成する場合よりも、第２絶縁層１５２と第１絶縁層１５１との界面近傍に形成されるダイポールの絶対量が増加する。このため、第２絶縁層上にキャップ層を形成した場合と比べ、キャップ層１６１の膜厚を薄くすることが可能となり、閾値電圧の調整がさらに容易となる。また、第１絶縁層１５１への仕事関数調整用の元素の拡散が生じやすくなるため、第１絶縁層１５１の誘電率が増加する。このため、第１絶縁層１５１の電気的な膜厚（Equivalent Oxide Thickness：ＥＯＴ）を薄膜化することができ、ＭＯＳトランジスタの駆動電流を増加させることができる。なお、この場合には、第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１が残存していてもよい。
【００５７】
この場合には、図１７に示すように、第１絶縁層１５１の上にキャップ層１６１を形成した後、図１８に示すようにキャップ層１６１の第２領域１１２の上に形成された部分を選択的に除去した後、第２絶縁層１５２を形成する。この後、犠牲層の形成以降の工程は、先に示した工程と同様にして行えばよい。
【００５８】
本実施形態においては、ｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１が仕事関数調整用の元素を含む構成とした。しかし、図１９に示すようにｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む第２絶縁層１５２Ｂを有する構成としてもよい。
【００５９】
この場合には、例えば第２絶縁層１５２を形成した後、図２０に示すようにｐＭＯＳトランジスタにおける仕事関数調整用の元素である、Ａｌ、Ｔｉ、Ｔａ又はＨｆ等を含むキャップ層１６２を形成する。Ａｌ等は金属単体であっても、酸化物又は窒化物等となっていてもよい。次に、図２１に示すように第２領域１１２を覆い第１領域１１１を露出するレジストマスク１７２を形成し、レジストマスク１７２を用いてキャップ層１６２における第１領域１１１の上に形成された部分を選択的に除去する。この後、エクステンション・ポケット領域及びソースドレインの形成並びに活性化等を行うことにより、キャップ層１６２中に含まれる第２元素が、第２領域１１２において第１絶縁層１５１と第２絶縁層１５２との界面近傍にまで拡散し、仕事関数調整用の元素を含む第２絶縁層１５２Ｂが形成される。さらに、先に示した工程と同様にして、犠牲層１６３の除去、第１ゲート電極及び第２ゲート電極の形成等を行えばよい。
【００６０】
図１９はキャップ層１６２が完全に拡散して、第２絶縁層１５２Ｂと一体となっている例を示しているが、第２絶縁層１５２Ｂの上にキャップ層１６２が残存していてもよい。
【００６１】
ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む構成とする場合も、キャップ層１６２を第１絶縁層１５１と第２絶縁層１５２との間に形成し、第１絶縁層１５１中に仕事関数調整用の元素を拡散させてもよい。
【００６２】
さらに、図２２に示すようにｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１及びｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２の両方が仕事関数調整用の元素を含む構成としてもよい。
【００６３】
この場合には、図２３に示すように第２絶縁層１５２を形成した後、ｐＭＯＳトランジスタにおける仕事関数調整用の元素である、Ａｌ等を含むキャップ層１６２を形成する。次に、図２４に示すように第２領域１１２を覆い第１領域１１１を露出するハードマスク１７５を形成し、ハードマスク１７５を用いてキャップ層１６２における第１領域１１１の上に形成された部分を選択的に除去する。次に、図２５に示すように半導体基板１０１上の全面に、ｎＭＯＳトランジスタにおける仕事関数調整用の元素である、Ｌａ等を含むキャップ層１６１を形成する。次に、図２６に示すようにハードマスク１７５の上に形成されたキャップ層１６１を除去した後、ハードマスク１７５を除去する。これにより、第１領域１１１にはＬａ等を含むキャップ層１６１が形成され、第２領域１１２にはＡｌ等を含むキャップ層１６２が形成される。
【００６４】
この後、先に示した工程と同様にしてエクステンション・ポケット領域及びソースドレインの形成並びに活性化等を行う。これにより第１領域１１１においては、キャップ層１６１中に含まれるＬａ等が第２絶縁層１５２中に拡散し、ｎＭＯＳトランジスタ用の仕事関数調整用の元素を含む第２絶縁層１５２Ａが形成される。一方、第２領域１１２においては、キャップ層１６２中に含まれるＡｌ等が第２絶縁層１５２中に拡散し、ｐＭＯＳトランジスタ用の仕事関数調整用の元素を含む第２絶縁層１５２Ｂが形成される。さらに、犠牲層の除去、第１ゲート電極及び第２ゲート電極の形成等を行えばよい。
【００６５】
この場合においても、キャップ層を第１絶縁層と第２絶縁層との間に形成してもよい。また、一方のキャップ層を第２絶縁層の上に形成し、もう一方のキャップ層を第１絶縁層と第２絶縁層との間に形成してもよい。
【００６６】
本実施形態の半導体装置の製造方法は、ソースドレインと接続されたコンタクトプラグを容易に形成できるという利点もある。例えば、図２７に示すように犠牲層を除去してトレンチ溝１１８ａを形成した後、層間絶縁膜１１８をエッチングして、ｎ型ソースドレイン１２２及びｐ型ソースドレイン１２４を露出するコンタクトホール１１８ｂを形成する。次に、図２８に示すように半導体基板１０１上の全面に第１導電層１５５及び第２導電層１５６を順次形成する。次に、図２９に示すようにトレンチ溝１１８ａ及びコンタクトホール１１８ｂの外側に堆積した第１導電層１５５及び第２導電層１５６を除去する。これにより、第１ゲート電極１３３、第２ゲート電極１３４及びコンタクトプラグ１３８が同時に形成される。なお、コンタクトホール１１８ｂは、トレンチ溝１１８ａよりも前に形成してもよい。第１導電層１５５の膜厚を５０ｎｍ程度として、第１ゲート電極１３３、第２ゲート電極１３４及びコンタクトプラグ１３８を、第１導電層１５５の単層としてもよい。ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む場合及びｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１及びｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２の両方が仕事関数調整用の元素を含む場合にも同様の方法によりコンタクトプラグを形成することができる。
【産業上の利用可能性】
【００６７】
本発明に係る半導体装置及びその製造方法は、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧を適切な値に調整でき、特に微細メタルゲート及びＨｉｇｈ−ｋゲート絶縁膜を有するＭＯＳトランジスタを含む半導体装置に利用することができる。
【符号の説明】
【００６８】
１１ ｎＭＯＳトランジスタ
１２ ｐＭＯＳトランジスタ
１０１ 半導体基板
１１１ 第１領域
１１２ 第２領域
１１３ 素子分離領域
１１５ ｐウェル
１１６ ｎウェル
１１８ 層間絶縁膜
１１８ａ トレンチ溝
１１８ｂ コンタクトホール
１２１ ｎ型エクステンション・ポケット領域
１２２ ｎ型ソースドレイン
１２３ ｐ型エクステンション・ポケット領域
１２４ ｐ型ソースドレイン
１３１ 第１ゲート絶縁膜
１３２ 第２ゲート絶縁膜
１３３ 第１ゲート電極
１３４ 第２ゲート電極
１３５ 第１サイドウォール
１３６ 第２サイドウォール
１３８ コンタクトプラグ
１５１ 第１絶縁層
１５２ 第２絶縁層
１５２Ａ 仕事関数調整用の元素を含む第２絶縁層
１５２Ｂ 仕事関数調整用の元素を含む第２絶縁層
１５５ 第１導電層
１５６ 第２導電層
１５７ 内側サイドウォール
１５８ 外側サイドウォール
１６１ キャップ層
１６２ キャップ層
１６３ 犠牲層
１６４ ハードマスク
１６６Ａ 第１ダミーゲート
１６６Ｂ 第２ダミーゲート
１７１ レジストマスク
１７２ レジストマスク
１７５ ハードマスク
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にｎ型トランジスタ及びｐ型トランジスタを有している半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）を高性能化するため、従来のシリコン酸化膜よりも比誘電率が高い金属酸化物（Ｈｉｇｈ−ｋ）材料をゲート絶縁層に採用し、金属材料をゲート電極に採用したＨｉｇｈ−ｋ／メタルゲート構造を備えた半導体デバイスの開発が進められている。Ｈｉｇｈ−ｋ材料からなるＨｉｇｈ−ｋゲート絶縁膜は、誘電率が高い分、物理的な膜厚を厚くしてもゲート容量を維持して高い駆動電流を得ることができる。加えて、物理的な膜厚を厚くすることができるので、その分リーク電流を低減できるという効果も得られる。また、金属材料をゲート電極として用いたメタルゲート電極では、ポリシリコン電極の場合に発生するゲート電極の空乏化による実効的な絶縁層厚の増加が生じない。
【０００３】
ｎＭＯＳトランジスタにおいては、Ｓｉの伝導帯端（４．０５ｅＶ）に近い仕事関数を持つ金属を用いたメタルゲート電極が閾値電圧の点から好ましい。一方、ｐＭＯＳトランジスタにおいては、Ｓｉの価電子帯端（５．１７ｅＶ）に近い仕事関数を持つ金属を用いたメタルゲート電極が閾値電圧の点から好ましい。しかし、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれに異なる材料からなるメタルゲート電極を形成しようとすると、製造プロセスが複雑化し、製造コストも増加する。このため、メタルゲート電極の材料を、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとにおいて同一とする、デュアルキャップ・シングルメタルゲート（Dual Cap Single Metal Gate：ＤＣＳＭＧ）−ＣＭＯＳプロセスが検討されている（例えば、非特許文献１を参照。）。ＤＣＳＭＧ−ＣＭＯＳプロセスは、メタルゲート電極の下に閾値電圧を調整するためのキャップ層を挿入する。ｎＭＯＳトランジスタと、ｐＭＯＳトランジスタとでは、キャップ層に含まれる閾値電圧調整用の元素に異なる元素を用いる。ＤＣＳＭＧ−ＣＭＯＳプロセスでは、キャップ層中に含まれる金属元素がＨｉｇｈ−ｋゲート絶縁膜とその下に形成されたＳｉＯ2膜との界面まで拡散し、そこでダイポールを形成する。ダイポールの形成によりｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに好ましい閾値電圧を実現できる。
【０００４】
ＤＣＳＭＧ−ＣＭＯＳプロセスは、メタルゲート電極、キャップ層及びＨｉｇｈ−ｋゲート絶縁膜の積層構造が、ソースドレインの形成工程において高温に曝される。積層構造が高温に曝されると、Ｈｉｇｈ−ｋゲート絶縁膜中の酸素が抜け出して、酸素欠損が生じる。酸素欠損は正電荷として作用して、ｐＭＯＳトランジスタでは閾値電圧が上昇する。高温熱処理によるｐＭＯＳトランジスタの閾値電圧上昇という問題に対して、高温熱処理後にゲート電極を作り直す、ゲートラストプロセスという方法が検討されている（例えば、特許文献１を参照。）。
【０００５】
ゲートラストプロセスは、以下のように行われる。まず、Ｈｉｇｈ−ｋゲート絶縁膜を堆積した後、犠牲層として一度、ポリシリコンによる仮のゲート電極を形成する。この後、通常のゲート加工、ソースドレイン注入及び活性化のための高温熱処理が行われる。さらに、絶縁層によるトランジスタの埋め込み、ＣＭＰ(Chemical Mechanical Polishing)による仮のゲート電極の頭出しをした後、仮のゲート電極及びＨｉｇｈ−ｋゲート絶縁膜を除去する。仮のゲート電極及びＨｉｇｈ−ｋゲート絶縁膜を除去して形成したトレンチ溝にＨｉｇｈ−ｋゲート絶縁膜を再度堆積する。再度堆積したＨｉｇ−Ｋゲート絶縁膜の上に金属障壁層、仕事関数設定金属層及びキャップ層を有するメタルゲート電極を形成する。金属障壁層は、Ｈｉｇｈ−ｋゲート絶縁膜と仕事関数設定金属層との密着性を改善すると共にＨｉｇｈ−ｋゲート絶縁膜と金属層との直接の反応を抑制するために形成する。金属障壁層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通の材料を使用する。仕事関数設定金属層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタで異なる材料を使用する。キャップ層は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通の材料を使用する。ゲート電極を作り直すゲートラストプロセスでは、高温熱処理による影響を受けることなく、ｐＭＯＳトランジスタに適切な閾値電圧を得ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００８−５１５１９０号公報
【非特許文献】
【０００７】
【非特許文献１】C.S.Park et al., VLSI Technology Symposium p.208 (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のゲートラストプロセスは、トレンチ溝の中に形成する仕事金属設定金属層を、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なる材料とするため、製造プロセスが複雑になるという問題がある。また、閾値電圧の調整は、金属障壁層越しに仕事関数設定金属層から金属元素を拡散することにより行う。仕事関数設定金属層はトレンチ溝の中に形成するため、金属障壁層よりもゲート長方向及びゲート幅方向において内側に存在する。従って、ゲート端まで十分に金属元素が拡散されず、閾値電圧の調整が困難になるという問題がある。
【０００９】
さらに、従来のゲートラストプロセスではＨｉｇｈ−ｋゲート絶縁膜を活性化熱処理後にゲートのトレンチ溝内に再度堆積する。このため、Ｈｉｇｈ−ｋゲート絶縁膜の焼き締めを行うことができない。また、微細なトレンチ溝の中に膜を形成するため、膜厚が変動しやすい。このため、閾値電圧がばらつき、結果として信頼性の劣化も懸念される。
【００１０】
本発明は、前記の問題を解決し、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにすることを目的としている。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は半導体装置を、熱処理によりゲート絶縁膜中に仕事関数調整用の元素を拡散させた後、ゲート電極だけを再形成した構成とする。
【００１２】
具体的に、本発明に係る第１の半導体装置は、半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、第１トランジスタは、半導体基板の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、第２トランジスタは、半導体基板の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、第１ゲート電極及び第２ゲート電極はそれぞれ、断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含み、第１絶縁層及び第２絶縁層は平板状であり、第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいる。
【００１３】
第１の半導体装置は、第１ゲート絶縁膜が仕事関数調整用の第１元素を含み、第１ゲート電極及び第２ゲート電極がそれぞれ断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含む構成としている。このため、第１トランジスタ及び第２トランジスタの閾値電圧を最適化しつつ、ゲート電極を作り別ける必要がない。また、ゲート絶縁膜及びゲート電極の膜厚及び組成等のばらつきを抑えて、閾値電圧のばらつきを生じにくくすることができる。
【００１４】
第１の半導体装置において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムとすればよい。この場合において、第２トランジスタはｐ型であり、第２絶縁層は、仕事関数調整用の第２元素としてアルミニウム、チタン、タンタル又はハフニウムを含んでいる構成としてもよい。
【００１５】
また、第１トランジスタはｐ型であり、第１元素は、アルミニウム、チタン、タンタル又はハフニウムとしてもよい。この場合において、第２トランジスタはｎ型であり、第２絶縁層は、仕事関数調整用の第２元素として希土類元素又はマグネシウムを含んでいる構成としてもよい。
【００１６】
第１の半導体装置において、第１絶縁層は、シリコンを含む膜であり、第２絶縁層は、ハフニウム又はジルコニウムを含む膜であり、第１導電層は、窒化チタン又は窒化タンタルを含む膜からなり、第２導電層は、第１導電層よりも抵抗率が低い材料からなる構成としてもよい。
【００１７】
第１の半導体装置において、第２導電層は、アルミニウム、銅又はタングステンとしてもよい。
【００１８】
本発明に係る第２の半導体装置は、半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、第１トランジスタは、半導体基板の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、第２トランジスタは、半導体基板の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、第１ゲート電極及び第２ゲート電極はそれぞれ、第１導電層を含み、第１絶縁層及び第２絶縁層は平板状であり、第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいる。
【００１９】
第１及び第２の半導体装置は、半導体基板における第１ゲート電極の側方に形成された第１ソースドレインと、半導体基板における第２ゲート電極の側方に形成された第２ソースドレインと、第１ソースドレイン又は第２ソースドレインと接続されたコンタクトプラグとをさらに備え、コンタクトプラグは、第１ゲート電極及び第２ゲート電極と同じ材料からなる構成としてもよい。
【００２０】
本発明に係る半導体装置の製造方法は、素子分離領域により互いに分離された第１領域及び第２領域を有する半導体基板上の全面に、第１絶縁層を形成する工程（ａ）と、第１絶縁層の上に第２絶縁層を形成する工程（ｂ）と、工程（ａ）よりも後に、第１領域に選択的に第１元素を含む第１キャップ層を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に犠牲層を形成する工程（ｄ）と、犠牲層、第２絶縁層及び第１絶縁層を含む第１ダミーゲート及び第２ダミーゲートをそれぞれ、第１領域及び第２領域に形成する工程（ｅ）と、第１ダミーゲート及び第２ダミーゲートの側面上にそれぞれ、第１サイドウォール及び第２サイドウォールを形成する工程（ｆ）と、第１ダミーゲート及び第１サイドウォールをマスクとして第１領域に第１導電型の不純物を選択的に注入して第１ソースドレインを形成し、第２ダミーゲート及び第２サイドウォールをマスクとして第２領域に第２導電型の不純物を選択的に注入して第２ソースドレインを形成する工程（ｇ）と、工程（ｇ）よりも後に、熱を加えることにより、第１ソースドレイン及び第２ソースドレインを活性化すると共に、第１領域において第１キャップ層に含まれる第１元素を第２絶縁層及び第１絶縁層中に拡散させる工程（ｈ）と、工程（ｈ）よりも後に、第１ダミーゲート及び第２ダミーゲートを覆う層間絶縁膜を形成した後、犠牲層を露出するように層間絶縁膜を研磨する工程（ｉ）と、工程（ｉ）よりも後に、犠牲層を除去することにより、第１サイドウォールに囲まれた第１トレンチ溝及び第２サイドウォールに囲まれた第２トレンチ溝を形成する工程（ｊ）と、工程（ｊ）よりも後に、第１トレンチ溝及び第２トレンチ溝に導電材料を埋め込んで第１ゲート電極及び第２ゲート電極を形成する工程（ｋ）とを備え、第１ゲート電極及び第２ゲート電極は、同一の材料からなる。
【００２１】
本発明の半導体装置の製造方法は、閾値電圧を最適化しつつ、第１ゲート電極及び第２ゲート電極を同一の材料により同一の工程において形成することを可能とする。また、トレンチ溝内に断面凹状の絶縁層及びキャップ層を形成する場合と異なり、ゲート端まで仕事関数調整用の第１元素を拡散させることができる。また、絶縁層及びキャップ層の膜厚の変動も小さくすることができるため、閾値電圧のばらつきを小さくすることができる。さらに、絶縁層を焼き締めることも可能となり、ゲート絶縁膜の信頼性を向上させることができる。その結果、工程を簡略化しつつ、半導体装置の閾値電圧を最適化し且つ信頼性を向上させることが可能となる。
【００２２】
本発明の半導体装置の製造方法において、工程（ｋ）は、半導体基板上の全面に、第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層及び第２導電層を順次形成した後、第１トレンチ溝及び第２トレンチ溝を除いて第１導電層及び第２導電層を除去する工程とすればよい。
【００２３】
本発明の半導体装置の製造方法において、工程（ｋ）は、半導体基板上の全面に、第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層を形成した後、第１トレンチ溝及び第２トレンチ溝を除いて第１導電層を除去する工程としてもよい。
【００２４】
本発明の半導体装置の製造方法において、工程（ｃ）は、工程（ｂ）よりも後に行う構成としても、工程（ｂ）よりも前に行う構成としてもよい。
【００２５】
本発明の半導体装置の製造方法において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムとしても、第１トランジスタはｐ型であり、第１元素は、アルミニウム、チタン、タンタル又はハフニウムとしてもよい。
【００２６】
本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｄ）よりも前に、第２領域に選択的に第２元素を含む第２キャップ層を形成する工程（ｌ）をさらに備え、工程（ｈ）において、第２領域において第２キャップ層に含まれる第２元素を第２絶縁層及び第１絶縁層中に拡散させる構成としてもよい。
【００２７】
この場合において、第１トランジスタはｎ型であり、第１元素は、希土類元素又はマグネシウムであり、第２トランジスタはｐ型であり、第２元素は、アルミニウム、チタン、タンタル又はハフニウムである構成としてもよい。
【００２８】
本発明の半導体装置の製造方法は、工程（ｄ）よりも後に、犠牲層の上にハードマスクを形成する工程（ｍ）をさらに備え、第１ダミーゲート及び第２ダミーゲートは、ハードマスクを含み、工程（ｉ）では、第１ダミーゲート及び第２ダミーゲートを覆うように層間絶縁膜を形成した後、ハードマスクをストッパとして層間絶縁膜を犠牲層が露出するまで研磨する構成としてもよい。
【００２９】
本発明の半導体装置の製造方法において、工程（ｉ）よりも後で且つ工程（ｋ）よりも前に、層間絶縁膜に第１ソースドレイン又は第２ソースドレインを露出すコンタクトホールを形成する工程（ｎ）をさらに備え、工程（ｋ）では、コンタクトホールに導電材料で埋め込んで、第１ゲート電極及び第２ゲート電極と共に、コンタクトプラグを形成する構成としてもよい。
【発明の効果】
【００３０】
本発明に係る半導体装置によれば、メタルゲート電極の材質を変えることなくｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれに適切な閾値電圧を備えた半導体装置を実現することができる。
【図面の簡単な説明】
【００３１】
【図１】一実施形態に係る半導体装置を示す断面図である。
【図２】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図３】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図７】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図８】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図９】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１０】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１１】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１２】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１３】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１４】一実施形態に係る半導体装置の製造方法における一工程を示す断面図である。
【図１５】一実施形態に係る半導体装置の変形例を示す断面図である。
【図１６】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図１７】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図１８】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図１９】一実施形態に係る半導体装置の変形例を示す断面図である。
【図２０】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２１】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２２】一実施形態に係る半導体装置の変形例を示す断面図である。
【図２３】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２４】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２５】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２６】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２７】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２８】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【図２９】一実施形態に係る半導体装置の変形例の製造方法における一工程を示す断面図である。
【発明を実施するための形態】
【００３２】
図１に示すように、一実施形態に係る半導体装置は、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタ１２とを備えている。ｎＭＯＳトランジスタ１１は、半導体基板１０１の第１領域１１１に形成されている。ｐＭＯＳトランジスタ１２は、素子分離領域１１３により第１領域１１１と分離された第２領域１１２に形成されている。ｎＭＯＳトランジスタ１１及びｐＭＯＳトランジスタ１２は層間絶縁膜１１８に覆われており、通常は層間絶縁膜１１８の上に形成された配線等と接続されている。
【００３３】
第１領域１１１にはｐウェル１１５が形成され、第２領域１１２にはｎウェル１１６が形成されている。ｐウェル１１５には、ｎＭＯＳトランジスタ１１のｎ型エクステンション・ポケット領域１２１とｎ型ソースドレイン１２２とが形成されている。ｎウェル１１６にはｐＭＯＳトランジスタ１２のｐ型エクステンション・ポケット領域１２３とｐ型ソースドレイン１２４とが形成されている。第１領域１１１の上には、ｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１、第１ゲート電極１３３及び第１サイドウォール１３５が形成されている。第２領域１１２の上には、ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２、第２ゲート電極１３４及び第２サイドウォール１３６が形成されている。
【００３４】
第１ゲート絶縁膜１３１は、第１絶縁層１５１と、第１絶縁層１５１の上に形成された第２絶縁層１５２Ａとを有している。第１絶縁層１５１は、シリコン酸化膜（ＳｉＯ2膜）等からなる。第２絶縁層１５２ＡはＨｉｇｈ−ｋ膜であり、ハフニウム（Ｈｆ）若しくはジルコニウム（Ｚｒ）等を含む酸化膜又は酸窒化膜等を用いることができる。また、ＨｆＳｉＯＮ等のＳｉを含む膜であってもよい。第２絶縁層１５２Ａは、仕事関数調整用の元素として、希土類元素又はマグネシウム（Ｍｇ）等を含んでいる。希土類元素とは、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）又はルテチウム（Ｌｕ）であるが、中でも、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｇｄ、Ｄｙ及びＬｕ等が好ましい。
【００３５】
第１ゲート電極１３３は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等からなり、断面凹状の第１導電層１５５と、凹部を埋めるように形成されたアルミニウム（Ａｌ）、銅（Ｃｕ）又はタングステン（Ｗ）等からなる第２導電層１５６とを有している。第２導電層１５６は、第１導電層１５５よりも抵抗率が低い材料からなることが好ましい。第１サイドウォール１３５は、第１ゲート絶縁膜１３１及び第１ゲート電極１３３の側面上に形成されており、断面Ｌ字状の内側サイドウォール１５７と内側サイドウォール１５７の上に形成された外側サイドウォール１５８とを有している。なお、内側サイドウォール１５７は断面Ｌ字状である必要はなく、断面Ｉ字状であってもよい。
【００３６】
第２ゲート絶縁膜１３２は、第１絶縁層１５１と、第１絶縁層１５１の上に形成された第２絶縁層１５２とを有している。第１絶縁層１５１はＳｉＯ2等からなる。第２絶縁層１５２はＨｉｇｈ−ｋ膜であり、ハフニウム（Ｈｆ）若しくはジルコニウム（Ｚｒ）等を含む酸化膜又は酸窒化膜等を用いることができる。また、ＨｆＳｉＯＮ等のＳｉを含む膜であってもよい。第２絶縁層１５２は、仕事関数調整用の元素を含んでいない。第２ゲート電極１３４はＴｉＮ等からなる断面凹状の第１導電層１５５と、凹部を埋めるように形成されたＡｌ等からなる第２導電層１５６とを有している。第２サイドウォール１３６は、第２ゲート絶縁膜１３２及び第２ゲート電極１３４の側面上に形成されており、断面Ｌ字状の内側サイドウォール１５７と内側サイドウォール１５７の上に形成された外側サイドウォール１５８とを有している。なお、内側サイドウォール１５７は断面Ｌ字状である必要はなく、断面Ｉ字状であってもよい。
【００３７】
以下に、本実施形態の半導体装置の製造方法を説明する。まず、図２に示すように、Ｓｉ基板等の半導体基板１０１の上部に素子分離領域１１３により互いに分離された第１領域１１１及び第２領域１１２を形成する。素子分離領域１１３は、半導体基板１０１の上部をエッチングして形成したトレンチに、化学気相堆積法（ＣＶＤ法）等によりＳｉＯ2膜を埋め込んで形成すればよい。続いて、第１領域１１１にｐ型不純物を注入してｐウェル１１５を形成し、第２領域１１２にｎ型不純物を注入してｎウェル１１６を形成する。この後、半導体基板１０１上の全面に、厚さが１ｎｍ以下のＳｉＯ2膜である第１絶縁層１５１を形成する。ＳｉＯ2からなる第１絶縁層１５１は、熱酸化法又はプラズマ酸化法等により形成すればよい。ＳｉＯ2膜に代えて、シリコン酸窒化膜（ＳｉＯＮ膜）又はシリコン窒化膜（ＳｉＮ膜）等を用いることも可能である。
【００３８】
次に、図３に示すように第１絶縁層１５１の上に、厚さが２ｎｍ以下のＨｆ又はＺｒを含む金属酸化物等からなる第２絶縁層１５２を形成する。第２絶縁層１５２は、原子層堆積法（ＡＬＤ法）又はＣＶＤ法等により形成すればよい。
【００３９】
次に、図４に示すように第２絶縁層１５２の上に、厚さが０．５ｎｍ以下のキャップ層１６１を形成する。キャップ層１６１は、ｎＭＯＳトランジスタにおける仕事関数調整用の元素であるＬａ若しくはＳｃ等の希土類元素又はＭｇ等を含む膜であり、例えばＬａ2Ｏ3とすればよい。キャップ層１６１は、物理蒸着法（ＰＶＤ法）又はＡＬＤ法等により形成すればよい。
【００４０】
次に、図５に示すように第１領域１１１を覆い第２領域１１２を露出する、レジストマスク１７１を形成する。この後、レジストマスク１７１を用いてキャップ層１６１における第２領域１１２の上に形成された部分を選択的に除去する。
【００４１】
次に、レジストマスク１７１を除去した後、図６に示すように半導体基板１０１上の全面に厚さが１００ｎｍ程度のポリシリコンからなる犠牲層１６３を形成する。続いて、犠牲層１６３の上に、厚さが２０ｎｍ以下のＳｉＯ2膜又はＳｉＮ膜等からなるハードマスク１６４を形成する。犠牲層１６３及びハードマスク１６４は、ＣＶＤ法又はＰＶＤ法等により形成すればよい。また、ハードマスク１６４は必要に応じて形成すればよく、形成しなくてもよい。ハードマスク１６４を形成することにより、後の層間絶縁膜を形成する工程において、ダミーゲートの頭出しが容易となる。
【００４２】
次に、図７に示すように第１絶縁層１５１からハードマスク１６４までを選択的に除去して、第１領域１１１に第１ダミーゲート１６６Ａを形成し、第２領域１１２に第２ダミーゲート１６６Ｂを形成する。第１ダミーゲート１６６Ａは、半導体基板１０１上に順次積層された第１絶縁層１５１、第２絶縁層１５２、キャップ層１６１、犠牲層１６３及びハードマスク１６４を有している。第２ダミーゲート１６６Ｂは、半導体基板１０１上に順次積層された第１絶縁層１５１、第２絶縁層１５２、犠牲層１６３及びハードマスク１６４を有している。
【００４３】
次に、図８に示すように第１領域１１１にｎ型エクステンション・ポケット領域１２１及びｎ型ソースドレイン１２２を形成し、第２領域１１２にｐ型エクステンション・ポケット領域１２３及びｐ型ソースドレイン１２４を形成する。
【００４４】
具体的にはまず、第１ダミーゲート１６６Ａ及び第２ダミーゲート１６６Ｂの側面上にそれぞれ、内側サイドウォール１５７を形成する。内側サイドウォール１５７は、ＳｉＯ２膜、シリコン酸窒化膜（ＳｉＯＮ膜）又はＳｉＮ膜等とすればよい。この後、第１領域１１１において内側サイドウォール１５７越しにｎ型不純物を注入して、ｎ型エクステンション・ポケット領域１２１を形成する。第２領域１１２において内側サイドウォール１５７越しにｐ型不純物を注入して、ｐ型エクステンション・ポケット領域１２３を形成する。この後、内側サイドウォール１５７を覆うように、外側サイドウォール１５８を形成する。外側サイドウォール１５８は、ＳｉＯ2膜、ＳｉＯＮ膜又はＳｉＮ膜等とすればよい。第１領域１１１においては、第１ダミーゲート１６６Ａの側面上に内側サイドウォール１５７及び外側サイドウォール１５８を有する第１サイドウォール１３５が形成される。第２領域１１２においては、第２ダミーゲート１６６Ｂの側面上に内側サイドウォール１５７及び外側サイドウォール１５８を有する第２サイドウォール１３６が形成される。第１領域１１１において、第１サイドウォール１３５をマスクとしてｎ型不純物を注入し、ｎ型ソースドレイン１２２を形成し、第２領域１１２において第２サイドウォール１３６をマスクとしてｐ型不純物を注入し、ｐ型ソースドレイン１２４を形成する。
【００４５】
この後、１０００℃〜１３５０℃の温度で、時間が０．１ｍｓ〜１００ｍｓのミリセカンドアニールを行う。これにより、ｎ型エクステンション・ポケット領域１２１、ｐ型エクステンション・ポケット領域１２３、ｎ型ソースドレイン１２２及びｐ型ソースドレイン１２４が活性化される。また、第１領域１１１においてキャップ層１６１中に含まれる仕事関数調整用の元素が第１絶縁層１５１と第２絶縁層１５２との界面近傍まで拡散し、第２絶縁層１５２は仕事関数調整用の元素を含む第２絶縁層１５２Ａとなる。この際に、厚さが非常に薄いキャップ層１６１は、第２絶縁層１５２Ａと混ざり合い、第２絶縁層１５２Ａと一体となる。但し、キャップ層１６１の膜厚及び熱処理条件等によっては、キャップ層１６１が第２絶縁層１５２Ａの上に残存する場合がある。キャップ層１６１が第２絶縁層１５２Ａの上に残存していてもかまわない。仕事関数調整用の元素が、第１絶縁層１５１と第２絶縁層１５２の界面近傍に存在していればよく、通常は第１絶縁層１５１と第２絶縁層１５２との界面を越えて第１絶縁層１５１に拡散している。
【００４６】
次に、図９に示すように半導体基板１０１上の全面にＣＶＤ法等により、ＳｉＯ2膜等からなる層間絶縁膜１１８を形成する。
【００４７】
次に、図１０に示すように層間絶縁膜１１８をＣＭＰ法等により研磨して、第１ダミーゲート１６６Ａ及び第２ダミーゲート１６６Ｂの犠牲層１６３が露出するようにする。層間絶縁膜１１８を研磨する際には、ハードマスク１６４をＣＭＰストッパとして用いることができる。
【００４８】
次に、図１１に示すように、犠牲層１６３をエッチングし、トレンチ溝１１８ａを形成する。トレンチ溝１１８ａは、第１領域１１１においては第１サイドウォール１３５に囲まれており、第２領域１１２においては第２サイドウォール１３６に囲まれている。
【００４９】
次に、図１２に示すように半導体基板１０１上の全面に厚さが２０ｎｍ以下の第１導電層１５５を形成する。第１導電層１５５は、ＴｉＮ又はＴａＮ等とすればよく、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法又は電界めっき法等により形成すればよい。
【００５０】
次に、図１３に示すように第１導電層１５５の上に厚さが１０ｎｍ以下の第２導電層１５６を形成する。第２導電層１５６は、第１導電層１５５よりも抵抗率が低い材料からなることが好ましく、Ａｌ、Ｃｕ又はＷ等とすればよい。第２導電層１５６は、ＡＬＤ法、ＰＶＤ法、ＣＶＤ法又は電界めっき法等により形成すればよい。
【００５１】
次に、図１４に示すようにＣＭＰ法等により、トレンチ溝１１８ａの外側に形成された第１導電層１５５及び第２導電層１５６を除去する。これにより、第１領域１１１には第１ゲート電極１３３が形成され、第２領域１１２には第２ゲート電極１３４が形成される。
【００５２】
以上のように、本実施形態の半導体装置の製造方法は、ゲート絶縁膜をソースドレインの形成後に再形成しない。このため、第１導電層及び第２導電層だけでなく、第１絶縁層及び第２絶縁層もトレンチ溝内に再形成する場合と異なり、第１絶縁層１５１及び第２絶縁層１５２は断面凹状ではなく平板状となる。また、第１絶縁層１５１及び第２絶縁層１５２のゲート長方向及びゲート幅方向の幅は等しくなる。
【００５３】
本実施形態の半導体装置の製造方法によれば、ｎＭＯＳトランジスタにおいてゲート電極の再形成前に仕事関数調整用の元素による閾値電圧調整を行うことができる。従って、キャップ層からゲート絶縁膜への仕事関数調整用の元素の拡散をトレンチ溝内にゲート絶縁膜を再形成する場合よりもはるかに均一に行うことができる。従って、仕事関数調整用の元素の拡散のばらつきによる閾値電圧の変動を抑えることができる。また、トレンチ溝内にゲート絶縁膜を再形成する場合よりもゲート絶縁膜の組成及び膜厚のばらつきを抑えることができ、組成及び膜厚のばらつきによる閾値電圧のばらつきも抑制することができる。さらに、Ｈｉｇｈ−ｋ膜である第２絶縁層の焼き締めを行うことができるという利点もある。
【００５４】
また、第１ゲート電極及び第２ゲート電極を、同一の材料を用いた同一のプロセスにより同時に形成することができる。従って、第１ゲート電極及び第２ゲート電極の形成が容易であり、プロセスの複雑化と高コスト化を避けることができる。また、トレンチ溝内に形成する第１ゲート電極及び第２ゲート電極の組成及び膜厚等のばらつきを抑えることができるため、閾値電圧のばらつきを小さくすることができる。
【００５５】
本実施形態において、第１ゲート電極１３３及び第２ゲート電極１３４を、第１導電層１５５と第２導電層１５６との積層膜としたが、図１５に示すように第１導電層１５５の単層としてもよい。この場合には、図１６に示すようにトレンチ溝１１８ａを埋めるように、厚さが５０ｎｍ程度の第１導電層１５５を形成し、トレンチ溝１１８ａの外側に堆積した第１導電層１５５を除去すればよい。
【００５６】
本実施形態において、仕事関数調整用の元素を含むキャップ層１６１を第２絶縁層１５２の上に形成した。しかし、第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１を形成してもよい。第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１を形成する場合には、第２絶縁層１５２の上にキャップ層１６１を形成する場合よりも、第２絶縁層１５２と第１絶縁層１５１との界面近傍に形成されるダイポールの絶対量が増加する。このため、第２絶縁層上にキャップ層を形成した場合と比べ、キャップ層１６１の膜厚を薄くすることが可能となり、閾値電圧の調整がさらに容易となる。また、第１絶縁層１５１への仕事関数調整用の元素の拡散が生じやすくなるため、第１絶縁層１５１の誘電率が増加する。このため、第１絶縁層１５１の電気的な膜厚（Equivalent Oxide Thickness：ＥＯＴ）を薄膜化することができ、ＭＯＳトランジスタの駆動電流を増加させることができる。なお、この場合には、第１絶縁層１５１と第２絶縁層１５２との間にキャップ層１６１が残存していてもよい。
【００５７】
この場合には、図１７に示すように、第１絶縁層１５１の上にキャップ層１６１を形成した後、図１８に示すようにキャップ層１６１の第２領域１１２の上に形成された部分を選択的に除去した後、第２絶縁層１５２を形成する。この後、犠牲層の形成以降の工程は、先に示した工程と同様にして行えばよい。
【００５８】
本実施形態においては、ｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１が仕事関数調整用の元素を含む構成とした。しかし、図１９に示すようにｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む第２絶縁層１５２Ｂを有する構成としてもよい。
【００５９】
この場合には、例えば第２絶縁層１５２を形成した後、図２０に示すようにｐＭＯＳトランジスタにおける仕事関数調整用の元素である、Ａｌ、Ｔｉ、Ｔａ又はＨｆ等を含むキャップ層１６２を形成する。Ａｌ等は金属単体であっても、酸化物又は窒化物等となっていてもよい。次に、図２１に示すように第２領域１１２を覆い第１領域１１１を露出するレジストマスク１７２を形成し、レジストマスク１７２を用いてキャップ層１６２における第１領域１１１の上に形成された部分を選択的に除去する。この後、エクステンション・ポケット領域及びソースドレインの形成並びに活性化等を行うことにより、キャップ層１６２中に含まれる第２元素が、第２領域１１２において第１絶縁層１５１と第２絶縁層１５２との界面近傍にまで拡散し、仕事関数調整用の元素を含む第２絶縁層１５２Ｂが形成される。さらに、先に示した工程と同様にして、犠牲層１６３の除去、第１ゲート電極及び第２ゲート電極の形成等を行えばよい。
【００６０】
図１９はキャップ層１６２が完全に拡散して、第２絶縁層１５２Ｂと一体となっている例を示しているが、第２絶縁層１５２Ｂの上にキャップ層１６２が残存していてもよい。
【００６１】
ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む構成とする場合も、キャップ層１６２を第１絶縁層１５１と第２絶縁層１５２との間に形成し、第１絶縁層１５１中に仕事関数調整用の元素を拡散させてもよい。
【００６２】
さらに、図２２に示すようにｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１及びｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２の両方が仕事関数調整用の元素を含む構成としてもよい。
【００６３】
この場合には、図２３に示すように第２絶縁層１５２を形成した後、ｐＭＯＳトランジスタにおける仕事関数調整用の元素である、Ａｌ等を含むキャップ層１６２を形成する。次に、図２４に示すように第２領域１１２を覆い第１領域１１１を露出するハードマスク１７５を形成し、ハードマスク１７５を用いてキャップ層１６２における第１領域１１１の上に形成された部分を選択的に除去する。次に、図２５に示すように半導体基板１０１上の全面に、ｎＭＯＳトランジスタにおける仕事関数調整用の元素である、Ｌａ等を含むキャップ層１６１を形成する。次に、図２６に示すようにハードマスク１７５の上に形成されたキャップ層１６１を除去した後、ハードマスク１７５を除去する。これにより、第１領域１１１にはＬａ等を含むキャップ層１６１が形成され、第２領域１１２にはＡｌ等を含むキャップ層１６２が形成される。
【００６４】
この後、先に示した工程と同様にしてエクステンション・ポケット領域及びソースドレインの形成並びに活性化等を行う。これにより第１領域１１１においては、キャップ層１６１中に含まれるＬａ等が第２絶縁層１５２中に拡散し、ｎＭＯＳトランジスタ用の仕事関数調整用の元素を含む第２絶縁層１５２Ａが形成される。一方、第２領域１１２においては、キャップ層１６２中に含まれるＡｌ等が第２絶縁層１５２中に拡散し、ｐＭＯＳトランジスタ用の仕事関数調整用の元素を含む第２絶縁層１５２Ｂが形成される。さらに、犠牲層の除去、第１ゲート電極及び第２ゲート電極の形成等を行えばよい。
【００６５】
この場合においても、キャップ層を第１絶縁層と第２絶縁層との間に形成してもよい。また、一方のキャップ層を第２絶縁層の上に形成し、もう一方のキャップ層を第１絶縁層と第２絶縁層との間に形成してもよい。
【００６６】
本実施形態の半導体装置の製造方法は、ソースドレインと接続されたコンタクトプラグを容易に形成できるという利点もある。例えば、図２７に示すように犠牲層を除去してトレンチ溝１１８ａを形成した後、層間絶縁膜１１８をエッチングして、ｎ型ソースドレイン１２２及びｐ型ソースドレイン１２４を露出するコンタクトホール１１８ｂを形成する。次に、図２８に示すように半導体基板１０１上の全面に第１導電層１５５及び第２導電層１５６を順次形成する。次に、図２９に示すようにトレンチ溝１１８ａ及びコンタクトホール１１８ｂの外側に堆積した第１導電層１５５及び第２導電層１５６を除去する。これにより、第１ゲート電極１３３、第２ゲート電極１３４及びコンタクトプラグ１３８が同時に形成される。なお、コンタクトホール１１８ｂは、トレンチ溝１１８ａよりも前に形成してもよい。第１導電層１５５の膜厚を５０ｎｍ程度として、第１ゲート電極１３３、第２ゲート電極１３４及びコンタクトプラグ１３８を、第１導電層１５５の単層としてもよい。ｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２が仕事関数調整用の元素を含む場合及びｎＭＯＳトランジスタ１１の第１ゲート絶縁膜１３１及びｐＭＯＳトランジスタ１２の第２ゲート絶縁膜１３２の両方が仕事関数調整用の元素を含む場合にも同様の方法によりコンタクトプラグを形成することができる。
【産業上の利用可能性】
【００６７】
本発明に係る半導体装置及びその製造方法は、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧を適切な値に調整でき、特に微細メタルゲート及びＨｉｇｈ−ｋゲート絶縁膜を有するＭＯＳトランジスタを含む半導体装置に利用することができる。
【符号の説明】
【００６８】
１１ ｎＭＯＳトランジスタ
１２ ｐＭＯＳトランジスタ
１０１ 半導体基板
１１１ 第１領域
１１２ 第２領域
１１３ 素子分離領域
１１５ ｐウェル
１１６ ｎウェル
１１８ 層間絶縁膜
１１８ａ トレンチ溝
１１８ｂ コンタクトホール
１２１ ｎ型エクステンション・ポケット領域
１２２ ｎ型ソースドレイン
１２３ ｐ型エクステンション・ポケット領域
１２４ ｐ型ソースドレイン
１３１ 第１ゲート絶縁膜
１３２ 第２ゲート絶縁膜
１３３ 第１ゲート電極
１３４ 第２ゲート電極
１３５ 第１サイドウォール
１３６ 第２サイドウォール
１３８ コンタクトプラグ
１５１ 第１絶縁層
１５２ 第２絶縁層
１５２Ａ 仕事関数調整用の元素を含む第２絶縁層
１５２Ｂ 仕事関数調整用の元素を含む第２絶縁層
１５５ 第１導電層
１５６ 第２導電層
１５７ 内側サイドウォール
１５８ 外側サイドウォール
１６１ キャップ層
１６２ キャップ層
１６３ 犠牲層
１６４ ハードマスク
１６６Ａ 第１ダミーゲート
１６６Ｂ 第２ダミーゲート
１７１ レジストマスク
１７２ レジストマスク
１７５ ハードマスク
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、
前記第１トランジスタは、
前記半導体基板の上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、
前記第２トランジスタは、
前記半導体基板の上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、
前記第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、前記半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、
前記第１ゲート電極及び第２ゲート電極はそれぞれ、断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含み、
前記第１絶縁層及び第２絶縁層は平板状であり、
前記第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいることを特徴とする半導体装置。
【請求項２】
前記第１トランジスタはｎ型であり、前記第１元素は、希土類元素又はマグネシウムであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２トランジスタはｐ型であり、前記第２絶縁層は、仕事関数調整用の第２元素としてアルミニウム、チタン、タンタル又はハフニウムを含んでいることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１トランジスタはｐ型であり、前記第１元素は、アルミニウム、チタン、タンタル又はハフニウムであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２トランジスタはｎ型であり、前記第２絶縁層は、仕事関数調整用の第２元素として希土類元素又はマグネシウムを含んでいることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１絶縁層は、シリコンを含む膜であり、
前記第２絶縁層は、ハフニウム又はジルコニウムを含む膜であり、
前記第１導電層は、窒化チタン又は窒化タンタルを含む膜からなり、
前記第２導電層は、前記第１導電層よりも抵抗率が低い材料からなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２導電層は、アルミニウム、銅又はタングステンからなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、
前記第１トランジスタは、
前記半導体基板の上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、
前記第２トランジスタは、
前記半導体基板の上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、
前記第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、前記半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、
前記第１ゲート電極及び第２ゲート電極はそれぞれ、第１導電層を含み、
前記第１絶縁層及び第２絶縁層は平板状であり、
前記第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいることを特徴とする半導体装置。
【請求項９】
前記半導体基板における前記第１ゲート電極の側方に形成された第１ソースドレインと、
前記半導体基板における前記第２ゲート電極の側方に形成された第２ソースドレインと、
前記第１ソースドレイン又は第２ソースドレインと接続されたコンタクトプラグとをさらに備え、
前記コンタクトプラグは、前記第１ゲート電極及び第２ゲート電極と同じ材料からなることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
素子分離領域により互いに分離された第１領域及び第２領域を有する半導体基板上の全面に、第１絶縁層を形成する工程（ａ）と、
前記第１絶縁層の上に第２絶縁層を形成する工程（ｂ）と、
前記工程（ａ）よりも後に、前記第１領域に選択的に第１元素を含む第１キャップ層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上の全面に犠牲層を形成する工程（ｄ）と、
前記犠牲層、第２絶縁層及び第１絶縁層を含む第１ダミーゲート及び第２ダミーゲートをそれぞれ、前記第１領域及び第２領域に形成する工程（ｅ）と、
前記第１ダミーゲート及び第２ダミーゲートの側面上にそれぞれ、第１サイドウォール及び第２サイドウォールを形成する工程（ｆ）と、
前記第１ダミーゲート及び第１サイドウォールをマスクとして前記第１領域に第１導電型の不純物を選択的に注入して第１ソースドレインを形成し、前記第２ダミーゲート及び第２サイドウォールをマスクとして前記第２領域に第２導電型の不純物を選択的に注入して第２ソースドレインを形成する工程（ｇ）と、
前記工程（ｇ）よりも後に、熱を加えることにより、前記第１ソースドレイン及び第２ソースドレインを活性化すると共に、前記第１領域において前記第１キャップ層に含まれる前記第１元素を前記第２絶縁層及び第１絶縁層中に拡散させる工程（ｈ）と、
前記工程（ｈ）よりも後に、前記第１ダミーゲート及び第２ダミーゲートを覆う層間絶縁膜を形成した後、前記犠牲層が露出するように前記層間絶縁膜を研磨する工程（ｉ）と、
前記工程（ｉ）よりも後に、前記犠牲層を除去することにより、前記第１サイドウォールに囲まれた第１トレンチ溝及び前記第２サイドウォールに囲まれた第２トレンチ溝を形成する工程（ｊ）と、
前記工程（ｊ）よりも後に、前記第１トレンチ溝及び第２トレンチ溝に導電材料を埋め込んで第１ゲート電極及び第２ゲート電極を形成する工程（ｋ）とを備え、
前記第１ゲート電極及び第２ゲート電極は、同一の材料からなることを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ｋ）は、前記半導体基板上の全面に、前記第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層及び第２導電層を順次形成した後、前記第１トレンチ溝及び第２トレンチ溝を除いて前記第１導電層及び第２導電層を除去する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｋ）は、前記半導体基板上の全面に、前記第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層を形成した後、前記第１トレンチ溝及び第２トレンチ溝を除いて前記第１導電層を除去する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）は、前記工程（ｂ）よりも後に行うことを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）は、前記工程（ｂ）よりも前に行うことを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１トランジスタはｎ型であり、前記第１元素は、希土類元素又はマグネシウムであることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第１トランジスタはｐ型であり、前記第１元素は、アルミニウム、チタン、タンタル又はハフニウムであることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ａ）よりも後で且つ前記工程（ｄ）よりも前に、第２元素を含む第２キャップ層を前記第２領域に選択的に形成する工程（ｌ）をさらに備え、
前記工程（ｈ）において、前記第２領域において前記第２キャップ層に含まれる前記第２元素を前記第２絶縁層及び第１絶縁層中に拡散させることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１トランジスタはｎ型であり、前記第１元素は、希土類元素又はマグネシウムであり、
前記第２トランジスタはｐ型であり、前記第２元素は、アルミニウム、チタン、タンタル又はハフニウムであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｄ）よりも後に、前記犠牲層の上にハードマスクを形成する工程（ｍ）をさらに備え、
前記第１ダミーゲート及び第２ダミーゲートは、前記ハードマスクを含み、
前記工程（ｉ）では、前記第１ダミーゲート及び第２ダミーゲートを覆うように前記層間絶縁膜を形成した後、前記ハードマスクをストッパとして前記層間絶縁膜を前記犠牲層が露出するまで研磨することを特徴とする請求項１０〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｉ）よりも後で且つ前記工程（ｋ）よりも前に、前記層間絶縁膜に前記第１ソースドレイン又は前記第２ソースドレインを露出すコンタクトホールを形成する工程（ｎ）をさらに備え、
前記工程（ｋ）では、前記コンタクトホールに前記導電材料で埋め込んで、前記第１ゲート電極及び第２ゲート電極と共に、コンタクトプラグを形成することを特徴とする請求項１０〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、
前記第１トランジスタは、
前記半導体基板の上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、
前記第２トランジスタは、
前記半導体基板の上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、
前記第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、前記半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、
前記第１ゲート電極及び第２ゲート電極はそれぞれ、断面凹形の第１導電層及び該第１導電層の上に形成された第２導電層を含み、
前記第１絶縁層及び第２絶縁層は平板状であり、
前記第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいることを特徴とする半導体装置。
【請求項２】
前記第１トランジスタはｎ型であり、前記第１元素は、希土類元素又はマグネシウムであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２トランジスタはｐ型であり、前記第２絶縁層は、仕事関数調整用の第２元素としてアルミニウム、チタン、タンタル又はハフニウムを含んでいることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１トランジスタはｐ型であり、前記第１元素は、アルミニウム、チタン、タンタル又はハフニウムであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２トランジスタはｎ型であり、前記第２絶縁層は、仕事関数調整用の第２元素として希土類元素又はマグネシウムを含んでいることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１絶縁層は、シリコンを含む膜であり、
前記第２絶縁層は、ハフニウム又はジルコニウムを含む膜であり、
前記第１導電層は、窒化チタン又は窒化タンタルを含む膜からなり、
前記第２導電層は、前記第１導電層よりも抵抗率が低い材料からなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２導電層は、アルミニウム、銅又はタングステンからなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板の上に形成された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備え、
前記第１トランジスタは、
前記半導体基板の上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に形成された第１ゲート電極とを有し、
前記第２トランジスタは、
前記半導体基板の上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に形成された第２ゲート電極とを有し、
前記第１ゲート絶縁膜及び第２ゲート絶縁膜はそれぞれ、前記半導体基板側から積層された第１絶縁層及び第２絶縁層を含み、
前記第１ゲート電極及び第２ゲート電極はそれぞれ、第１導電層を含み、
前記第１絶縁層及び第２絶縁層は平板状であり、
前記第１ゲート絶縁膜は、仕事関数調整用の第１元素を含んでいることを特徴とする半導体装置。
【請求項９】
前記半導体基板における前記第１ゲート電極の側方に形成された第１ソースドレインと、
前記半導体基板における前記第２ゲート電極の側方に形成された第２ソースドレインと、
前記第１ソースドレイン又は第２ソースドレインと接続されたコンタクトプラグとをさらに備え、
前記コンタクトプラグは、前記第１ゲート電極及び第２ゲート電極と同じ材料からなることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
素子分離領域により互いに分離された第１領域及び第２領域を有する半導体基板上の全面に、第１絶縁層を形成する工程（ａ）と、
前記第１絶縁層の上に第２絶縁層を形成する工程（ｂ）と、
前記工程（ａ）よりも後に、前記第１領域に選択的に第１元素を含む第１キャップ層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上の全面に犠牲層を形成する工程（ｄ）と、
前記犠牲層、第２絶縁層及び第１絶縁層を含む第１ダミーゲート及び第２ダミーゲートをそれぞれ、前記第１領域及び第２領域に形成する工程（ｅ）と、
前記第１ダミーゲート及び第２ダミーゲートの側面上にそれぞれ、第１サイドウォール及び第２サイドウォールを形成する工程（ｆ）と、
前記第１ダミーゲート及び第１サイドウォールをマスクとして前記第１領域に第１導電型の不純物を選択的に注入して第１ソースドレインを形成し、前記第２ダミーゲート及び第２サイドウォールをマスクとして前記第２領域に第２導電型の不純物を選択的に注入して第２ソースドレインを形成する工程（ｇ）と、
前記工程（ｇ）よりも後に、熱を加えることにより、前記第１ソースドレイン及び第２ソースドレインを活性化すると共に、前記第１領域において前記第１キャップ層に含まれる前記第１元素を前記第２絶縁層及び第１絶縁層中に拡散させる工程（ｈ）と、
前記工程（ｈ）よりも後に、前記第１ダミーゲート及び第２ダミーゲートを覆う層間絶縁膜を形成した後、前記犠牲層が露出するように前記層間絶縁膜を研磨する工程（ｉ）と、
前記工程（ｉ）よりも後に、前記犠牲層を除去することにより、前記第１サイドウォールに囲まれた第１トレンチ溝及び前記第２サイドウォールに囲まれた第２トレンチ溝を形成する工程（ｊ）と、
前記工程（ｊ）よりも後に、前記第１トレンチ溝及び第２トレンチ溝に導電材料を埋め込んで第１ゲート電極及び第２ゲート電極を形成する工程（ｋ）とを備え、
前記第１ゲート電極及び第２ゲート電極は、同一の材料からなることを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ｋ）は、前記半導体基板上の全面に、前記第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層及び第２導電層を順次形成した後、前記第１トレンチ溝及び第２トレンチ溝を除いて前記第１導電層及び第２導電層を除去する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｋ）は、前記半導体基板上の全面に、前記第１トレンチ溝及び第２トレンチ溝を埋めるように第１導電層を形成した後、前記第１トレンチ溝及び第２トレンチ溝を除いて前記第１導電層を除去する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）は、前記工程（ｂ）よりも後に行うことを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）は、前記工程（ｂ）よりも前に行うことを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１トランジスタはｎ型であり、前記第１元素は、希土類元素又はマグネシウムであることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第１トランジスタはｐ型であり、前記第１元素は、アルミニウム、チタン、タンタル又はハフニウムであることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ａ）よりも後で且つ前記工程（ｄ）よりも前に、第２元素を含む第２キャップ層を前記第２領域に選択的に形成する工程（ｌ）をさらに備え、
前記工程（ｈ）において、前記第２領域において前記第２キャップ層に含まれる前記第２元素を前記第２絶縁層及び第１絶縁層中に拡散させることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１トランジスタはｎ型であり、前記第１元素は、希土類元素又はマグネシウムであり、
前記第２トランジスタはｐ型であり、前記第２元素は、アルミニウム、チタン、タンタル又はハフニウムであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｄ）よりも後に、前記犠牲層の上にハードマスクを形成する工程（ｍ）をさらに備え、
前記第１ダミーゲート及び第２ダミーゲートは、前記ハードマスクを含み、
前記工程（ｉ）では、前記第１ダミーゲート及び第２ダミーゲートを覆うように前記層間絶縁膜を形成した後、前記ハードマスクをストッパとして前記層間絶縁膜を前記犠牲層が露出するまで研磨することを特徴とする請求項１０〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｉ）よりも後で且つ前記工程（ｋ）よりも前に、前記層間絶縁膜に前記第１ソースドレイン又は前記第２ソースドレインを露出すコンタクトホールを形成する工程（ｎ）をさらに備え、
前記工程（ｋ）では、前記コンタクトホールに前記導電材料で埋め込んで、前記第１ゲート電極及び第２ゲート電極と共に、コンタクトプラグを形成することを特徴とする請求項１０〜１９のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−１８６３４９（Ｐ２０１２−１８６３４９Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４９０５７（Ｐ２０１１−４９０５７）
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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