半導体装置及びその製造方法
【課題】ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供する。
【解決手段】半導体装置２は、半導体チップ１０と、半導体チップ１０の表面１０Ｔに形成された電子回路と、半導体チップ１０の少なくとも１つの側面１０Ｌ、１０Ｒに形成され、半導体チップ１０側から内部電極２１と絶縁膜２２と外部電極２３との積層構造を有するＭＩＭキャパシタ２０とを備えている。半導体装置２は、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。
【解決手段】半導体装置２は、半導体チップ１０と、半導体チップ１０の表面１０Ｔに形成された電子回路と、半導体チップ１０の少なくとも１つの側面１０Ｌ、１０Ｒに形成され、半導体チップ１０側から内部電極２１と絶縁膜２２と外部電極２３との積層構造を有するＭＩＭキャパシタ２０とを備えている。半導体装置２は、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ（Metal Insulator Metal）キャパシタを備えた半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
ＭＩＭキャパシタは、電極（Metal）／絶縁膜（Insulator）／電極（Metal）の積層構造を有する。
従来のＭＩＭキャパシタを有する半導体装置は、特許文献３の図７に示されるように、半導体基板の一方の面上に内部電極と絶縁膜と外部電極との積層構造を有するＭＩＭキャパシタが形成された構造を有している。
例えば、高周波（ＲＦ）デバイスにおいては、高周波短絡回路を形成するために、容量の大きいＭＩＭキャパシタが必要とされている。
しかしながら、上記従来構造では、大容量のＭＩＭキャパシタが基板面積を占有するため、デバイスの縮小化が難しい。デバイスサイズの縮小化を考慮すれば、キャパシタの容量には制限があり、回路構成上どうしても大容量のキャパシタが必要な場合には、集積回路からいったん外部に配線を引き出し、チップコンデンサ等を外付けすることで対応している。
【０００３】
特許文献１、２では、半導体基板を貫通するバイアホールの内部にＭＩＭキャパシタを設けた半導体装置が提案されている（特許文献１の第１図、特許文献２の図１等）。かかる構成では、ＭＩＭキャパシタの基板占有面積を小さくでき、チップを小型化しつつ大きな容量を得ることができる。
【０００４】
特許文献３には、半導体チップの少なくとも側面または裏面にＭＩＭキャパシタを設けた半導体装置が提案されている（請求項１、図１、図２）。かかる構成では、ＭＩＭキャパシタの基板占有面積を小さくでき、チップを小型化しつつ大きな容量を得ることができる。
特許文献３に記載の半導体装置の製造方法では、半導体基板の主表面上のスクライブラインとなるべき領域を一定の深さでエッチングし凹部を形成する工程と、半導体基板主表面に形成された電子回路の配線の一部を凹部上まで形成する工程と、半導体基板の主表面を保護し半導体基板をスクライブラインに沿ってダイシングし半導体チップに分割する工程と、半導体チップの側面および裏面に内部電極を形成する工程と、内部電極上に絶縁膜を堆積する工程と、絶縁膜上に外部電極を形成する工程と、半導体チップをリードフレーム上にダイスボンドし電気的に外部と接続する工程とを含んでいる（請求項５、図３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平03-99461号公報
【特許文献２】特開平11-195751号公報
【特許文献３】特開平07-106515号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１、２の構成は、バイアホールを持たない半導体チップには適用できない。また、特許文献１、２の構成では、バイアホール内に形成できるＭＩＭキャパシタの最大容量は、バイアホールの内面積によって決まる。そのため、それ以上の容量が必要な場合（例えば平滑コンデンサではできるだけ大きな容量が必要となる）には基板面上にＭＩＭキャパシタを延設する必要があるため、ＭＩＭキャパシタの基板占有面積が増大してしまい、チップの小型化が難しい。
【０００７】
特許文献１〜３の半導体装置はいずれも、裏面側が半導体パッケージ等に実装される。これらの半導体装置では、裏面側がグランド電位に固定され、キャパシタへの入力電圧をグランド電位にすることしかできず、デバイスの出力側にしか使用することができない。デバイスの入力側にキャパシタを必要とする場合、チップの巨大化を防ぐためには外付けのチップコンデンサ等が必要となる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、
半導体チップと、
前記半導体チップの表面に形成された電子回路と、
前記半導体チップの少なくとも１つの側面に形成され、前記半導体チップ側から内部電極と絶縁膜と外部電極との積層構造を有するＭＩＭ（Metal Insulator Metal）キャパシタとを備え、
前記半導体チップの前記表面上から前記側面に形成された前記ＭＩＭキャパシタ上に平面的に延びて、前記ＭＩＭキャパシタの前記内部電極に接触した表面電極を備えたものである。
【０００９】
本発明の半導体装置においては、半導体チップの少なくとも１つの側面にＭＩＭキャパシタが形成されている。したがって、本発明の半導体装置においては、バイアホールを必須とせず、ＭＩＭキャパシタが半導体チップの表面を占有することなく大きなＭＩＭキャパシタ面積が得られ、小さなチップサイズにおいても大きなキャパシタ容量を実現することができる。
さらに、本発明の半導体装置は、半導体チップの表面上から半導体チップの側面に形成されたＭＩＭキャパシタ上に平面的に延びて、ＭＩＭキャパシタの内部電極に接触した表面電極を備えている。かかる構成では、ＭＩＭキャパシタの表面電極又は外部電極に任意の電位を印加することができるので、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い。
【発明の効果】
【００１０】
本発明によれば、ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】第１実施形態に係る半導体装置の一態様を示す要部断面図である。
【図１Ｂ】第１実施形態に係る半導体装置の他の態様を示す要部断面図である。
【図２Ａ】図１Ｂの半導体装置の製造工程図である。
【図２Ｂ】図１Ｂの半導体装置の製造工程図である。
【図２Ｃ】図１Ｂの半導体装置の製造工程図である。
【図２Ｄ】図１Ｂの半導体装置の製造工程図である。
【図３Ａ】図１Ｂの半導体装置の実装例を示す要部断面図である。
【図３Ｂ】図１Ｂの半導体装置の他の実装例を示す要部断面図である。
【図３Ｃ】図１Ｂの半導体装置の他の実装例を示す要部断面図である。
【図４】第２実施形態に係る半導体装置を示す要部断面図である。
【図５Ａ】図４の半導体装置の製造工程図である。
【図５Ｂ】図４の半導体装置の製造工程図である。
【図５Ｃ】図４の半導体装置の製造工程図である。
【図５Ｄ】図４の半導体装置の製造工程図である。
【発明を実施するための形態】
【００１２】
「第１実施形態」
図面を参照して、本発明に係る第１実施形態の半導体装置の構成について説明する。図１Ａ及び図１Ｂは本実施形態に係る半導体装置の態様を示す要部断面図である。図２Ａ〜図２Ｄは図１Ｂの半導体装置の製造工程図である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜実際のものとは異ならせて、簡略化してある。
【００１３】
図１Ａ及び図１Ｂに示す半導体装置１Ａ、１Ｂは、半導体チップ１０に少なくとも１つのＭＩＭ（Metal Insulator Metal）キャパシタ２０が形成されたものである。
半導体チップ１０は、半導体基板１１の表面１０Ｔ（図示上面）に半導体素子及び配線等が形成されて、電子回路が形成されたものである。
【００１４】
図１Ａに示す態様では、半導体チップ１０の１つの側面１０Ｌ（図示左側面）に、ＭＩＭキャパシタ２０が形成されている。
図１Ｂに示す態様では、半導体チップ１０の２つの側面１０Ｌ（図示左側面）、１０Ｒ（図示右側面）に、ＭＩＭキャパシタ２０が形成されている。
いずれの態様において、ＭＩＭキャパシタ２０は、半導体チップ１０側から内部電極２１と絶縁膜（容量膜）２２と外部電極２３との積層構造を有している。
【００１５】
半導体装置１Ａ、１Ｂには、半導体チップ１０の表面１０Ｔ上から側面に形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０が設けられている。表面電極３０の数は、半導体チップ１０の側面に形成されたＭＩＭキャパシタ２０の数に対応している。
【００１６】
図示するように、ＭＩＭキャパシタ２０の内部電極２１は、半導体チップ１０の側面１０Ｌ又は側面１０Ｒと表面電極３０の半導体チップ１０より張り出した部分の下面に跨って、断面視Ｌ字状に屈曲して形成されている。この内部電極２１上に、内部電極２１の形状に沿って断面視Ｌ字状の絶縁膜２２が積層され、その上に平坦な外部電極２３が積層されている。
内部電極２１／絶縁膜２２／外部電極２３の積層パターンは、内部電極２１が表面電極３０に接し、外部電極２３が表面電極３０に接しないものであればよく、適宜設計変更できる。
【００１７】
半導体基板１１としては特に制限なく、ＧａＡｓ基板等が挙げられる。
内部電極２１及び外部電極２３の主成分は導電性金属であれば特に制限なく、ＴｉＰｔＡｕ、ＴｉＡｕ、及びＡｌ等が挙げられる。内部電極２１と外部電極２３の主成分は同一でも非同一でもよい。内部電極２１及び外部電極２３の厚さは特に制限なく、５００〜１００００Å程度が好ましい。
絶縁膜（容量膜）２２としては特に制限なく、ＳｉＮ膜等が挙げられる。絶縁膜の厚さは特に制限なく、７５０〜５０００Å程度の範囲内で、所望の容量密度が得られる厚さとする。例えば、１０００Å厚のＳｉＮ膜、１００μｍ×１００μｍの面積サイズの場合、約７ｐＦの容量が得られる。
【００１８】
図２Ａ〜図２Ｄを参照して、上記の半導体装置１Ｂの製造方法例について説明する。
【００１９】
［工程（１）］
はじめに、複数の半導体チップ１０を形成可能な半導体基板１１を用意する。
上記の半導体基板１１の各チップ形成領域の表面１０Ｔに、半導体素子及び配線等を含む電子回路を形成する。その後必要に応じて、半導体基板１１の裏面側を部分的に除去して、基板１１を薄板化することができる。このとき、半導体基板１１の表面１０Ｔを支持基板等に保持させてもよい。
【００２０】
［工程（２）］
次に図２Ａに示すように、半導体基板１１の表面１０Ｔに、複数の半導体装置１Ｂの表面電極３０を、互いに隣接する半導体チップ１０の表面電極３０同士が繋がるようにパターン形成する。
【００２１】
［工程（３）］
次に図２Ｂに示すように、表面電極３０を残したまま半導体基板１１を裏面側からエッチングし、半導体基板１１を複数の半導体チップ１０に分割する（エッチカット）。
【００２２】
［工程（４）〜工程（５）］
次に図２Ｂ〜図２Ｄに示すように、複数の半導体チップ１０の側面１０Ｌ、１０ＲにＭＩＭキャパシタ２０を形成し（工程（４））、互いに隣接する半導体チップ１０の表面電極３０を分離する（工程（５））。
【００２３】
図示する例では、工程（４）〜工程（５）を以下のように実施している。
複数の半導体チップ１０に分割した半導体基板１１に対して、裏面１０Ｂ側から内部電極２１の材料をスパッタするなどして、各半導体チップ１０の裏面１０Ｂ、各半導体チップ１０の側面１０Ｌ、１０Ｒ、及び表面電極３０の裏面１０Ｂ側の露出面に内部電極２１を成膜し、さらにその上に絶縁膜２２を同様のパターンで成膜する。
次に、半導体基板１１の裏面１０Ｂ側に所定パターンのフォトレジスト膜を形成し、これをマスクとして外部電極２３の材料をスパッタするなどして、外部電極２３をパターン成膜する。このとき、各半導体チップ１０の側面１０Ｌ、１０Ｒ上にのみ外部電極２３をパターン成膜する。
その後、半導体基板１１の裏面１０Ｂ上の内部電極２１と絶縁膜２２、及び互いに隣接する半導体チップ１０間の表面電極３０と内部電極２１と絶縁膜２２の積層部分をエッチング除去する。
工程（４）〜工程（５）における各層の成膜とパターニングは適宜変更可能である。
以上のようにして、半導体装置１Ｂが製造される。
【００２４】
上記の半導体装置１Ｂは、図３Ａ〜図３Ｃに例を示すように、セラミック製等の半導体パッケージに実装することができる。図３Ａ〜図３Ｃにおいて、同じ構成要素については同じ参照符号を付してある。
【００２５】
図３Ａ〜図３Ｃに示す例ではいずれも、半導体装置１Ｂが半導体パッケージ５０の内底面に絶縁性半田５１を介して実装されている（図３Ｃでは、絶縁性半田５１の図示を省略）。半導体装置１Ｂの側面１０Ｌ、１０Ｒに形成された２個のＭＩＭキャパシタ２０に対して、それぞれリード線６１、６２が接続されている。リード線６１、６２としては、銅線に金メッキを施したものなどが使用できる。
いずれの例においても、リード線６１、６２は表面電極３０又はＭＩＭキャパシタ２０の外部電極２３に導通されている。
【００２６】
図３Ａに示す例では半導体パッケージ５０内に図示右側方からリード線６１が挿入され、その先端が半導体チップ１０の図示右側面１０Ｒに形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
半導体パッケージ５０内に図示左側方からリード線６２が挿入され、半導体チップ１０の図示左側面１０Ｌに形成されたＭＩＭキャパシタ２０の内部電極２１に接触する表面電極３０とリード線６２とがワイヤボンディングにより接続されている。
【００２７】
図３Ｂに示す例では、半導体パッケージ５０の図示右内壁面に内部電極５２が形成されており、半導体パッケージ５０に図示右側方から挿入されたリード線６１の先端が内部電極５２に圧着されている。そして、半導体装置１Ｂの図示右側面１０Ｒに形成されたＭＩＭキャパシタ２０の外部電極２３が内部電極５２に当接されている。
半導体パッケージ５０内に図示左側方からリード線６２が挿入され、その先端が半導体チップ１０の図示左側面１０Ｌ（図示左側面）に形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
【００２８】
図３Ｃに示す例では、半導体パッケージ５０内に図示右側方からリード線６１が挿入され、その先端が半導体チップ１０の図示右側面１０Ｒに形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
半導体パッケージ５０内に図示左側方からリード線６２が挿入され、その先端が半導体チップ１０の図示左側面１０Ｌ（図示左側面）に形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
【００２９】
リード線６１、６２と表面電極３０又はＭＩＭキャパシタ２０の外部電極２３との導電接続構造は適宜設計変更可能である。
【００３０】
本実施形態の半導体装置１Ａ、１Ｂにおいては、ＭＩＭキャパシタ２０が半導体チップ１０の側面１０Ｌ、若しくは１０Ｌ及び１０Ｒに形成されている。
本実施形態では、ＭＩＭキャパシタ２０が半導体チップ１０の１つ又は２つの側面に形成されているが、３つ以上の側面にＭＩＭキャパシタ２０を設けてもよい。
本実施形態の半導体装置１Ａ、１Ｂにおいては、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができる。
【００３１】
「背景技術の項」で挙げた特許文献１、２のように、バイアホール内にＭＩＭキャパシタを形成する場合、例えば、基板厚さが１００μｍのとき、半径５０μｍφのストレートなバイアホールの内面積は１５７００μｍ２であり、このバイアホールが半導体チップに６個ある場合、１０５９７５μｍ２が最大ＭＩＭキャパシタ面積となる。
これに対して、半導体チップの側面にＭＩＭキャパシタを形成する場合、例えば、チップサイズが１０００μｍ×１０００μｍ、基板厚さ１００μｍの条件で、ＭＩＭキャパシタの面積を最大４０００００μｍ２にすることができる。
本実施形態の構成では、このような大きな容量を実現しつつも、ＭＩＭキャパシタ２０が半導体チップ１０の表面を占有することなく、バイアホールを用いた構成よりもＭＩＭキャパシタ２０の基板占有面積を低減できる。
本実施形態の半導体装置１Ａ、１Ｂは、バイアホールのない半導体チップにも適用可能であり、適用範囲が広い。
【００３２】
さらに本実施形態の半導体装置１Ａ、１Ｂは、半導体チップ１０の表面１０Ｔ上から半導体チップ１０の側面に形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。かかる構成では、図３Ａ〜図３Ｃに例示したように、ＭＩＭキャパシタ２０の内部電極２１と導通された表面電極３０又は外部電極２３にリード線６１、６２等を介して任意の電位を印加することができるので、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い。したがって、本実施形態では、「背景技術の項」で挙げた特許文献１〜３のように裏面側がグランド電位に固定されることなく、デバイスの入力側と出力側のいずれにも使用できる。
本実施形態の半導体装置１Ａ、１Ｂでは、外付けのチップコンデンサ等が不要であり、デバイスの小型化を図ることができる。
【００３３】
以上のように、本実施形態によれば、ＭＩＭキャパシタ２０を備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い半導体装置１Ａ、１Ｂを提供することができる。
【００３４】
「第２実施形態」
図面を参照して、本発明に係る第２実施形態の半導体装置の構成について説明する。図４は本実施形態に係る半導体装置の要部断面図である。図５Ａ〜図５Ｄは図４の半導体装置の製造工程図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明を省略する。
【００３５】
第１実施形態では、半導体チップ１０の少なくとも１つの側面にＭＩＭキャパシタが形成された態様について説明したが、ＭＩＭキャパシタは半導体チップ１０の少なくとも１つの側面と裏面に形成されてもよい。
【００３６】
図４に示す半導体装置２では、半導体チップ１０の１つの側面１０Ｌ（図示左側面）から裏面１０Ｂに跨って形成されたＭＩＭキャパシタ２０と、半導体チップ１０の他方の側面１０Ｒ（図示右側面）から裏面１０Ｂに跨って形成されたＭＩＭキャパシタ２０（計２つのＭＩＭキャパシタ２０）が形成されている。２つのＭＩＭキャパシタ２０間には、開口部２５が形成されている。
ＭＩＭキャパシタ２０の積層構造は、第１実施形態と同様である。
【００３７】
本実施形態においても、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した２つの表面電極３０が設けられている。表面電極３０の数は、半導体チップ１０の側面に形成されたＭＩＭキャパシタ２０の数に対応している。
半導体チップ１０の側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０と表面電極３０との接続構造は第１実施形態と同様である。
【００３８】
図５Ａ〜図５Ｄを参照して、上記の半導体装置２の製造方法例について説明する。
【００３９】
［工程（１）］
はじめに、複数の半導体チップ１０を形成可能な半導体基板１１を用意する。
上記の半導体基板１１の各チップ形成領域の表面１０Ｔに、半導体素子及び配線等を含む電子回路を形成する。その後必要に応じて、半導体基板１１の裏面側を部分的に除去して、基板１１を薄板化することができる。このとき、半導体基板１１の表面を支持基板等に保持させてもよい。
【００４０】
［工程（２）］
次に図５Ａに示すように、半導体基板１１の表面１０Ｔに、複数の半導体装置２の表面電極３０を、互いに隣接する半導体チップ１０の表面電極３０同士が繋がるように形成する。
【００４１】
［工程（３）］
次に図５Ｂに示すように、表面電極３０を残したまま半導体基板１１を裏面側からエッチングし、半導体基板１１を複数の半導体チップ１０に分割する（エッチカット）。
【００４２】
［工程（４）〜工程（５）］
次に図５Ｂ〜図５Ｄに示すように、複数の半導体チップ１０にそれぞれＭＩＭキャパシタ２０を形成し（工程（４））、互いに隣接する半導体チップ１０の表面電極３０を分離する（工程（５））。
【００４３】
図示する例では、工程（４）〜工程（５）を以下のように実施している。
複数の半導体チップ１０に分割した半導体基板１１に対して、裏面１０Ｂ側から内部電極２１の材料をスパッタするなどして、各半導体チップ１０の裏面１０Ｂ、各半導体チップ１０の側面１０Ｌ、１０Ｒ、及び表面電極３０の裏面１０Ｂ側の露出面に内部電極２１を成膜し、さらにその上に絶縁膜２２を同様のパターンで成膜する。
次に、半導体基板１１の裏面１０Ｂ側に所定パターンのフォトレジスト膜を形成し、これをマスクとして外部電極２３の材料をスパッタするなどして、外部電極２３をパターン成膜する。このとき、各半導体チップ１０の側面１０Ｌ、１０Ｒ及び裏面１０Ｂ上に、開口部２５を有する外部電極２３をパターン成膜する。
その後、半導体基板１１の裏面１０Ｂ上の開口部２５領域の内部電極２１と絶縁膜２２の積層部分、及び互いに隣接する半導体チップ１０間の表面電極３０と内部電極２１と絶縁膜２２の積層部分をエッチング除去する。
工程（４）〜工程（５）における各層の成膜とパターニングは適宜変更可能である。
以上のようにして、半導体装置２が製造される。
【００４４】
本実施形態の半導体装置２においては、ＭＩＭキャパシタ２０が半導体チップ１０の少なくとも１つの側面と裏面に形成されている。したがって、本実施形態においても、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができる。
【００４５】
第１実施形態で説明したように、「背景技術の項」で挙げた特許文献１、２のように、バイアホール内にＭＩＭキャパシタを形成する場合、例えば、基板厚さ１００μｍのとき、半径５０μｍφのストレートなバイアホールの内面積は１５７００μｍ２であり、このバイアホールが半導体チップに６個ある場合、１０５９７５μｍ２が最大ＭＩＭキャパシタ面積となる。
例えば、チップサイズが１０００μｍ×１０００μｍ、基板厚さ１００μｍの条件で、半導体チップの側面及び裏面の全体にＭＩＭキャパシタを形成する場合、ＭＩＭキャパシタの面積を最大１４０００００μｍ２にすることができる。この面積はバイアホールを用いた上記従来構成に比して約１２倍の面積に相当する。本実施形態の構成では、このような巨大容量を実現しつつも、ＭＩＭキャパシタ２０が半導体チップ１０の表面を占有することなく、バイアホールを用いた構成よりもＭＩＭキャパシタ２０の基板占有面積を低減できる。
【００４６】
本実施形態の半導体装置２においても、半導体チップ１０の表面１０Ｔ上から半導体チップ１０の側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。かかる構成では、第１実施形態と同様に、ＭＩＭキャパシタ２０の内部電極２１と接続された表面電極３０又は外部電極２３にリード線等を介して任意の電位を印加することができるので、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い。したがって、本実施形態においても、「背景技術の項」で挙げた特許文献１〜３のように裏面側がグランド電位に固定されることなく、デバイスの入力側と出力側のいずれにも使用できる。
本実施形態の半導体装置２においても、外付けのチップコンデンサ等が不要であり、デバイスの小型化を図ることができる。
【００４７】
以上説明したように、本実施形態によっても、ＭＩＭキャパシタ２０を備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い半導体装置２を提供することができる。
【００４８】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
【符号の説明】
【００４９】
１Ａ、１Ｂ、２ 半導体装置
１０ 半導体チップ
１０Ｔ 表面
１０Ｂ 裏面
１０Ｌ、１０Ｒ 側面
１１ 半導体基板
２０ ＭＩＭキャパシタ
２１ 内部電極
２２ 絶縁膜
２３ 外部電極
３０ 表面電極
５０ 半導体パッケージ
６１、６２ リード線
【技術分野】
【０００１】
本発明は、ＭＩＭ（Metal Insulator Metal）キャパシタを備えた半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
ＭＩＭキャパシタは、電極（Metal）／絶縁膜（Insulator）／電極（Metal）の積層構造を有する。
従来のＭＩＭキャパシタを有する半導体装置は、特許文献３の図７に示されるように、半導体基板の一方の面上に内部電極と絶縁膜と外部電極との積層構造を有するＭＩＭキャパシタが形成された構造を有している。
例えば、高周波（ＲＦ）デバイスにおいては、高周波短絡回路を形成するために、容量の大きいＭＩＭキャパシタが必要とされている。
しかしながら、上記従来構造では、大容量のＭＩＭキャパシタが基板面積を占有するため、デバイスの縮小化が難しい。デバイスサイズの縮小化を考慮すれば、キャパシタの容量には制限があり、回路構成上どうしても大容量のキャパシタが必要な場合には、集積回路からいったん外部に配線を引き出し、チップコンデンサ等を外付けすることで対応している。
【０００３】
特許文献１、２では、半導体基板を貫通するバイアホールの内部にＭＩＭキャパシタを設けた半導体装置が提案されている（特許文献１の第１図、特許文献２の図１等）。かかる構成では、ＭＩＭキャパシタの基板占有面積を小さくでき、チップを小型化しつつ大きな容量を得ることができる。
【０００４】
特許文献３には、半導体チップの少なくとも側面または裏面にＭＩＭキャパシタを設けた半導体装置が提案されている（請求項１、図１、図２）。かかる構成では、ＭＩＭキャパシタの基板占有面積を小さくでき、チップを小型化しつつ大きな容量を得ることができる。
特許文献３に記載の半導体装置の製造方法では、半導体基板の主表面上のスクライブラインとなるべき領域を一定の深さでエッチングし凹部を形成する工程と、半導体基板主表面に形成された電子回路の配線の一部を凹部上まで形成する工程と、半導体基板の主表面を保護し半導体基板をスクライブラインに沿ってダイシングし半導体チップに分割する工程と、半導体チップの側面および裏面に内部電極を形成する工程と、内部電極上に絶縁膜を堆積する工程と、絶縁膜上に外部電極を形成する工程と、半導体チップをリードフレーム上にダイスボンドし電気的に外部と接続する工程とを含んでいる（請求項５、図３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平03-99461号公報
【特許文献２】特開平11-195751号公報
【特許文献３】特開平07-106515号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１、２の構成は、バイアホールを持たない半導体チップには適用できない。また、特許文献１、２の構成では、バイアホール内に形成できるＭＩＭキャパシタの最大容量は、バイアホールの内面積によって決まる。そのため、それ以上の容量が必要な場合（例えば平滑コンデンサではできるだけ大きな容量が必要となる）には基板面上にＭＩＭキャパシタを延設する必要があるため、ＭＩＭキャパシタの基板占有面積が増大してしまい、チップの小型化が難しい。
【０００７】
特許文献１〜３の半導体装置はいずれも、裏面側が半導体パッケージ等に実装される。これらの半導体装置では、裏面側がグランド電位に固定され、キャパシタへの入力電圧をグランド電位にすることしかできず、デバイスの出力側にしか使用することができない。デバイスの入力側にキャパシタを必要とする場合、チップの巨大化を防ぐためには外付けのチップコンデンサ等が必要となる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、
半導体チップと、
前記半導体チップの表面に形成された電子回路と、
前記半導体チップの少なくとも１つの側面に形成され、前記半導体チップ側から内部電極と絶縁膜と外部電極との積層構造を有するＭＩＭ（Metal Insulator Metal）キャパシタとを備え、
前記半導体チップの前記表面上から前記側面に形成された前記ＭＩＭキャパシタ上に平面的に延びて、前記ＭＩＭキャパシタの前記内部電極に接触した表面電極を備えたものである。
【０００９】
本発明の半導体装置においては、半導体チップの少なくとも１つの側面にＭＩＭキャパシタが形成されている。したがって、本発明の半導体装置においては、バイアホールを必須とせず、ＭＩＭキャパシタが半導体チップの表面を占有することなく大きなＭＩＭキャパシタ面積が得られ、小さなチップサイズにおいても大きなキャパシタ容量を実現することができる。
さらに、本発明の半導体装置は、半導体チップの表面上から半導体チップの側面に形成されたＭＩＭキャパシタ上に平面的に延びて、ＭＩＭキャパシタの内部電極に接触した表面電極を備えている。かかる構成では、ＭＩＭキャパシタの表面電極又は外部電極に任意の電位を印加することができるので、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い。
【発明の効果】
【００１０】
本発明によれば、ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】第１実施形態に係る半導体装置の一態様を示す要部断面図である。
【図１Ｂ】第１実施形態に係る半導体装置の他の態様を示す要部断面図である。
【図２Ａ】図１Ｂの半導体装置の製造工程図である。
【図２Ｂ】図１Ｂの半導体装置の製造工程図である。
【図２Ｃ】図１Ｂの半導体装置の製造工程図である。
【図２Ｄ】図１Ｂの半導体装置の製造工程図である。
【図３Ａ】図１Ｂの半導体装置の実装例を示す要部断面図である。
【図３Ｂ】図１Ｂの半導体装置の他の実装例を示す要部断面図である。
【図３Ｃ】図１Ｂの半導体装置の他の実装例を示す要部断面図である。
【図４】第２実施形態に係る半導体装置を示す要部断面図である。
【図５Ａ】図４の半導体装置の製造工程図である。
【図５Ｂ】図４の半導体装置の製造工程図である。
【図５Ｃ】図４の半導体装置の製造工程図である。
【図５Ｄ】図４の半導体装置の製造工程図である。
【発明を実施するための形態】
【００１２】
「第１実施形態」
図面を参照して、本発明に係る第１実施形態の半導体装置の構成について説明する。図１Ａ及び図１Ｂは本実施形態に係る半導体装置の態様を示す要部断面図である。図２Ａ〜図２Ｄは図１Ｂの半導体装置の製造工程図である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜実際のものとは異ならせて、簡略化してある。
【００１３】
図１Ａ及び図１Ｂに示す半導体装置１Ａ、１Ｂは、半導体チップ１０に少なくとも１つのＭＩＭ（Metal Insulator Metal）キャパシタ２０が形成されたものである。
半導体チップ１０は、半導体基板１１の表面１０Ｔ（図示上面）に半導体素子及び配線等が形成されて、電子回路が形成されたものである。
【００１４】
図１Ａに示す態様では、半導体チップ１０の１つの側面１０Ｌ（図示左側面）に、ＭＩＭキャパシタ２０が形成されている。
図１Ｂに示す態様では、半導体チップ１０の２つの側面１０Ｌ（図示左側面）、１０Ｒ（図示右側面）に、ＭＩＭキャパシタ２０が形成されている。
いずれの態様において、ＭＩＭキャパシタ２０は、半導体チップ１０側から内部電極２１と絶縁膜（容量膜）２２と外部電極２３との積層構造を有している。
【００１５】
半導体装置１Ａ、１Ｂには、半導体チップ１０の表面１０Ｔ上から側面に形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０が設けられている。表面電極３０の数は、半導体チップ１０の側面に形成されたＭＩＭキャパシタ２０の数に対応している。
【００１６】
図示するように、ＭＩＭキャパシタ２０の内部電極２１は、半導体チップ１０の側面１０Ｌ又は側面１０Ｒと表面電極３０の半導体チップ１０より張り出した部分の下面に跨って、断面視Ｌ字状に屈曲して形成されている。この内部電極２１上に、内部電極２１の形状に沿って断面視Ｌ字状の絶縁膜２２が積層され、その上に平坦な外部電極２３が積層されている。
内部電極２１／絶縁膜２２／外部電極２３の積層パターンは、内部電極２１が表面電極３０に接し、外部電極２３が表面電極３０に接しないものであればよく、適宜設計変更できる。
【００１７】
半導体基板１１としては特に制限なく、ＧａＡｓ基板等が挙げられる。
内部電極２１及び外部電極２３の主成分は導電性金属であれば特に制限なく、ＴｉＰｔＡｕ、ＴｉＡｕ、及びＡｌ等が挙げられる。内部電極２１と外部電極２３の主成分は同一でも非同一でもよい。内部電極２１及び外部電極２３の厚さは特に制限なく、５００〜１００００Å程度が好ましい。
絶縁膜（容量膜）２２としては特に制限なく、ＳｉＮ膜等が挙げられる。絶縁膜の厚さは特に制限なく、７５０〜５０００Å程度の範囲内で、所望の容量密度が得られる厚さとする。例えば、１０００Å厚のＳｉＮ膜、１００μｍ×１００μｍの面積サイズの場合、約７ｐＦの容量が得られる。
【００１８】
図２Ａ〜図２Ｄを参照して、上記の半導体装置１Ｂの製造方法例について説明する。
【００１９】
［工程（１）］
はじめに、複数の半導体チップ１０を形成可能な半導体基板１１を用意する。
上記の半導体基板１１の各チップ形成領域の表面１０Ｔに、半導体素子及び配線等を含む電子回路を形成する。その後必要に応じて、半導体基板１１の裏面側を部分的に除去して、基板１１を薄板化することができる。このとき、半導体基板１１の表面１０Ｔを支持基板等に保持させてもよい。
【００２０】
［工程（２）］
次に図２Ａに示すように、半導体基板１１の表面１０Ｔに、複数の半導体装置１Ｂの表面電極３０を、互いに隣接する半導体チップ１０の表面電極３０同士が繋がるようにパターン形成する。
【００２１】
［工程（３）］
次に図２Ｂに示すように、表面電極３０を残したまま半導体基板１１を裏面側からエッチングし、半導体基板１１を複数の半導体チップ１０に分割する（エッチカット）。
【００２２】
［工程（４）〜工程（５）］
次に図２Ｂ〜図２Ｄに示すように、複数の半導体チップ１０の側面１０Ｌ、１０ＲにＭＩＭキャパシタ２０を形成し（工程（４））、互いに隣接する半導体チップ１０の表面電極３０を分離する（工程（５））。
【００２３】
図示する例では、工程（４）〜工程（５）を以下のように実施している。
複数の半導体チップ１０に分割した半導体基板１１に対して、裏面１０Ｂ側から内部電極２１の材料をスパッタするなどして、各半導体チップ１０の裏面１０Ｂ、各半導体チップ１０の側面１０Ｌ、１０Ｒ、及び表面電極３０の裏面１０Ｂ側の露出面に内部電極２１を成膜し、さらにその上に絶縁膜２２を同様のパターンで成膜する。
次に、半導体基板１１の裏面１０Ｂ側に所定パターンのフォトレジスト膜を形成し、これをマスクとして外部電極２３の材料をスパッタするなどして、外部電極２３をパターン成膜する。このとき、各半導体チップ１０の側面１０Ｌ、１０Ｒ上にのみ外部電極２３をパターン成膜する。
その後、半導体基板１１の裏面１０Ｂ上の内部電極２１と絶縁膜２２、及び互いに隣接する半導体チップ１０間の表面電極３０と内部電極２１と絶縁膜２２の積層部分をエッチング除去する。
工程（４）〜工程（５）における各層の成膜とパターニングは適宜変更可能である。
以上のようにして、半導体装置１Ｂが製造される。
【００２４】
上記の半導体装置１Ｂは、図３Ａ〜図３Ｃに例を示すように、セラミック製等の半導体パッケージに実装することができる。図３Ａ〜図３Ｃにおいて、同じ構成要素については同じ参照符号を付してある。
【００２５】
図３Ａ〜図３Ｃに示す例ではいずれも、半導体装置１Ｂが半導体パッケージ５０の内底面に絶縁性半田５１を介して実装されている（図３Ｃでは、絶縁性半田５１の図示を省略）。半導体装置１Ｂの側面１０Ｌ、１０Ｒに形成された２個のＭＩＭキャパシタ２０に対して、それぞれリード線６１、６２が接続されている。リード線６１、６２としては、銅線に金メッキを施したものなどが使用できる。
いずれの例においても、リード線６１、６２は表面電極３０又はＭＩＭキャパシタ２０の外部電極２３に導通されている。
【００２６】
図３Ａに示す例では半導体パッケージ５０内に図示右側方からリード線６１が挿入され、その先端が半導体チップ１０の図示右側面１０Ｒに形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
半導体パッケージ５０内に図示左側方からリード線６２が挿入され、半導体チップ１０の図示左側面１０Ｌに形成されたＭＩＭキャパシタ２０の内部電極２１に接触する表面電極３０とリード線６２とがワイヤボンディングにより接続されている。
【００２７】
図３Ｂに示す例では、半導体パッケージ５０の図示右内壁面に内部電極５２が形成されており、半導体パッケージ５０に図示右側方から挿入されたリード線６１の先端が内部電極５２に圧着されている。そして、半導体装置１Ｂの図示右側面１０Ｒに形成されたＭＩＭキャパシタ２０の外部電極２３が内部電極５２に当接されている。
半導体パッケージ５０内に図示左側方からリード線６２が挿入され、その先端が半導体チップ１０の図示左側面１０Ｌ（図示左側面）に形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
【００２８】
図３Ｃに示す例では、半導体パッケージ５０内に図示右側方からリード線６１が挿入され、その先端が半導体チップ１０の図示右側面１０Ｒに形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
半導体パッケージ５０内に図示左側方からリード線６２が挿入され、その先端が半導体チップ１０の図示左側面１０Ｌ（図示左側面）に形成されたＭＩＭキャパシタ２０の外部電極２３に圧着されている。
【００２９】
リード線６１、６２と表面電極３０又はＭＩＭキャパシタ２０の外部電極２３との導電接続構造は適宜設計変更可能である。
【００３０】
本実施形態の半導体装置１Ａ、１Ｂにおいては、ＭＩＭキャパシタ２０が半導体チップ１０の側面１０Ｌ、若しくは１０Ｌ及び１０Ｒに形成されている。
本実施形態では、ＭＩＭキャパシタ２０が半導体チップ１０の１つ又は２つの側面に形成されているが、３つ以上の側面にＭＩＭキャパシタ２０を設けてもよい。
本実施形態の半導体装置１Ａ、１Ｂにおいては、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができる。
【００３１】
「背景技術の項」で挙げた特許文献１、２のように、バイアホール内にＭＩＭキャパシタを形成する場合、例えば、基板厚さが１００μｍのとき、半径５０μｍφのストレートなバイアホールの内面積は１５７００μｍ２であり、このバイアホールが半導体チップに６個ある場合、１０５９７５μｍ２が最大ＭＩＭキャパシタ面積となる。
これに対して、半導体チップの側面にＭＩＭキャパシタを形成する場合、例えば、チップサイズが１０００μｍ×１０００μｍ、基板厚さ１００μｍの条件で、ＭＩＭキャパシタの面積を最大４０００００μｍ２にすることができる。
本実施形態の構成では、このような大きな容量を実現しつつも、ＭＩＭキャパシタ２０が半導体チップ１０の表面を占有することなく、バイアホールを用いた構成よりもＭＩＭキャパシタ２０の基板占有面積を低減できる。
本実施形態の半導体装置１Ａ、１Ｂは、バイアホールのない半導体チップにも適用可能であり、適用範囲が広い。
【００３２】
さらに本実施形態の半導体装置１Ａ、１Ｂは、半導体チップ１０の表面１０Ｔ上から半導体チップ１０の側面に形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。かかる構成では、図３Ａ〜図３Ｃに例示したように、ＭＩＭキャパシタ２０の内部電極２１と導通された表面電極３０又は外部電極２３にリード線６１、６２等を介して任意の電位を印加することができるので、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い。したがって、本実施形態では、「背景技術の項」で挙げた特許文献１〜３のように裏面側がグランド電位に固定されることなく、デバイスの入力側と出力側のいずれにも使用できる。
本実施形態の半導体装置１Ａ、１Ｂでは、外付けのチップコンデンサ等が不要であり、デバイスの小型化を図ることができる。
【００３３】
以上のように、本実施形態によれば、ＭＩＭキャパシタ２０を備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い半導体装置１Ａ、１Ｂを提供することができる。
【００３４】
「第２実施形態」
図面を参照して、本発明に係る第２実施形態の半導体装置の構成について説明する。図４は本実施形態に係る半導体装置の要部断面図である。図５Ａ〜図５Ｄは図４の半導体装置の製造工程図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明を省略する。
【００３５】
第１実施形態では、半導体チップ１０の少なくとも１つの側面にＭＩＭキャパシタが形成された態様について説明したが、ＭＩＭキャパシタは半導体チップ１０の少なくとも１つの側面と裏面に形成されてもよい。
【００３６】
図４に示す半導体装置２では、半導体チップ１０の１つの側面１０Ｌ（図示左側面）から裏面１０Ｂに跨って形成されたＭＩＭキャパシタ２０と、半導体チップ１０の他方の側面１０Ｒ（図示右側面）から裏面１０Ｂに跨って形成されたＭＩＭキャパシタ２０（計２つのＭＩＭキャパシタ２０）が形成されている。２つのＭＩＭキャパシタ２０間には、開口部２５が形成されている。
ＭＩＭキャパシタ２０の積層構造は、第１実施形態と同様である。
【００３７】
本実施形態においても、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した２つの表面電極３０が設けられている。表面電極３０の数は、半導体チップ１０の側面に形成されたＭＩＭキャパシタ２０の数に対応している。
半導体チップ１０の側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０と表面電極３０との接続構造は第１実施形態と同様である。
【００３８】
図５Ａ〜図５Ｄを参照して、上記の半導体装置２の製造方法例について説明する。
【００３９】
［工程（１）］
はじめに、複数の半導体チップ１０を形成可能な半導体基板１１を用意する。
上記の半導体基板１１の各チップ形成領域の表面１０Ｔに、半導体素子及び配線等を含む電子回路を形成する。その後必要に応じて、半導体基板１１の裏面側を部分的に除去して、基板１１を薄板化することができる。このとき、半導体基板１１の表面を支持基板等に保持させてもよい。
【００４０】
［工程（２）］
次に図５Ａに示すように、半導体基板１１の表面１０Ｔに、複数の半導体装置２の表面電極３０を、互いに隣接する半導体チップ１０の表面電極３０同士が繋がるように形成する。
【００４１】
［工程（３）］
次に図５Ｂに示すように、表面電極３０を残したまま半導体基板１１を裏面側からエッチングし、半導体基板１１を複数の半導体チップ１０に分割する（エッチカット）。
【００４２】
［工程（４）〜工程（５）］
次に図５Ｂ〜図５Ｄに示すように、複数の半導体チップ１０にそれぞれＭＩＭキャパシタ２０を形成し（工程（４））、互いに隣接する半導体チップ１０の表面電極３０を分離する（工程（５））。
【００４３】
図示する例では、工程（４）〜工程（５）を以下のように実施している。
複数の半導体チップ１０に分割した半導体基板１１に対して、裏面１０Ｂ側から内部電極２１の材料をスパッタするなどして、各半導体チップ１０の裏面１０Ｂ、各半導体チップ１０の側面１０Ｌ、１０Ｒ、及び表面電極３０の裏面１０Ｂ側の露出面に内部電極２１を成膜し、さらにその上に絶縁膜２２を同様のパターンで成膜する。
次に、半導体基板１１の裏面１０Ｂ側に所定パターンのフォトレジスト膜を形成し、これをマスクとして外部電極２３の材料をスパッタするなどして、外部電極２３をパターン成膜する。このとき、各半導体チップ１０の側面１０Ｌ、１０Ｒ及び裏面１０Ｂ上に、開口部２５を有する外部電極２３をパターン成膜する。
その後、半導体基板１１の裏面１０Ｂ上の開口部２５領域の内部電極２１と絶縁膜２２の積層部分、及び互いに隣接する半導体チップ１０間の表面電極３０と内部電極２１と絶縁膜２２の積層部分をエッチング除去する。
工程（４）〜工程（５）における各層の成膜とパターニングは適宜変更可能である。
以上のようにして、半導体装置２が製造される。
【００４４】
本実施形態の半導体装置２においては、ＭＩＭキャパシタ２０が半導体チップ１０の少なくとも１つの側面と裏面に形成されている。したがって、本実施形態においても、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができる。
【００４５】
第１実施形態で説明したように、「背景技術の項」で挙げた特許文献１、２のように、バイアホール内にＭＩＭキャパシタを形成する場合、例えば、基板厚さ１００μｍのとき、半径５０μｍφのストレートなバイアホールの内面積は１５７００μｍ２であり、このバイアホールが半導体チップに６個ある場合、１０５９７５μｍ２が最大ＭＩＭキャパシタ面積となる。
例えば、チップサイズが１０００μｍ×１０００μｍ、基板厚さ１００μｍの条件で、半導体チップの側面及び裏面の全体にＭＩＭキャパシタを形成する場合、ＭＩＭキャパシタの面積を最大１４０００００μｍ２にすることができる。この面積はバイアホールを用いた上記従来構成に比して約１２倍の面積に相当する。本実施形態の構成では、このような巨大容量を実現しつつも、ＭＩＭキャパシタ２０が半導体チップ１０の表面を占有することなく、バイアホールを用いた構成よりもＭＩＭキャパシタ２０の基板占有面積を低減できる。
【００４６】
本実施形態の半導体装置２においても、半導体チップ１０の表面１０Ｔ上から半導体チップ１０の側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。かかる構成では、第１実施形態と同様に、ＭＩＭキャパシタ２０の内部電極２１と接続された表面電極３０又は外部電極２３にリード線等を介して任意の電位を印加することができるので、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い。したがって、本実施形態においても、「背景技術の項」で挙げた特許文献１〜３のように裏面側がグランド電位に固定されることなく、デバイスの入力側と出力側のいずれにも使用できる。
本実施形態の半導体装置２においても、外付けのチップコンデンサ等が不要であり、デバイスの小型化を図ることができる。
【００４７】
以上説明したように、本実施形態によっても、ＭＩＭキャパシタ２０を備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタ２０の内部電極２１と外部電極２３の電位の設定自由度が高い半導体装置２を提供することができる。
【００４８】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
【符号の説明】
【００４９】
１Ａ、１Ｂ、２ 半導体装置
１０ 半導体チップ
１０Ｔ 表面
１０Ｂ 裏面
１０Ｌ、１０Ｒ 側面
１１ 半導体基板
２０ ＭＩＭキャパシタ
２１ 内部電極
２２ 絶縁膜
２３ 外部電極
３０ 表面電極
５０ 半導体パッケージ
６１、６２ リード線
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの表面に形成された電子回路と、
前記半導体チップの少なくとも１つの側面に形成され、前記半導体チップ側から内部電極と絶縁膜と外部電極との積層構造を有するＭＩＭ（Metal Insulator Metal）キャパシタとを備え、
前記半導体チップの前記表面上から前記側面に形成された前記ＭＩＭキャパシタ上に平面的に延びて、前記ＭＩＭキャパシタの前記内部電極に接触した表面電極を備えた半導体装置。
【請求項２】
前記ＭＩＭキャパシタは、前記半導体チップの少なくとも１つの前記側面から前記裏面に跨って形成された請求項１に記載の半導体装置。
【請求項３】
前記ＭＩＭキャパシタの前記表面電極又は前記外部電極にリード線が導通された請求項１又は２に記載の半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置の製造方法であって、
複数の前記半導体チップを形成可能な半導体基板を用意する工程（１）と、
前記半導体基板の前記表面に、前記複数の半導体装置の前記表面電極を、互いに隣接する前記半導体チップの前記表面電極同士が繋がるように形成する工程（２）と、
前記表面電極を残したまま前記半導体基板を裏面側からエッチングし、前記半導体基板を複数の前記半導体チップに分割する工程（３）と、
前記複数の半導体チップに前記ＭＩＭキャパシタを形成する工程（４）と、
互いに隣接する前記半導体チップの前記表面電極を分離する工程（５）とを順次有する半導体装置の製造方法。
【請求項５】
工程（５）は、
前記半導体基板の裏面側から前記内部電極を成膜する工程と、
前記半導体基板の裏面側から前記絶縁膜を成膜する工程と
前記半導体基板の裏面側から前記外部電極を成膜する工程とを含む請求項４に記載の製造方法。
【請求項１】
半導体チップと、
前記半導体チップの表面に形成された電子回路と、
前記半導体チップの少なくとも１つの側面に形成され、前記半導体チップ側から内部電極と絶縁膜と外部電極との積層構造を有するＭＩＭ（Metal Insulator Metal）キャパシタとを備え、
前記半導体チップの前記表面上から前記側面に形成された前記ＭＩＭキャパシタ上に平面的に延びて、前記ＭＩＭキャパシタの前記内部電極に接触した表面電極を備えた半導体装置。
【請求項２】
前記ＭＩＭキャパシタは、前記半導体チップの少なくとも１つの前記側面から前記裏面に跨って形成された請求項１に記載の半導体装置。
【請求項３】
前記ＭＩＭキャパシタの前記表面電極又は前記外部電極にリード線が導通された請求項１又は２に記載の半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置の製造方法であって、
複数の前記半導体チップを形成可能な半導体基板を用意する工程（１）と、
前記半導体基板の前記表面に、前記複数の半導体装置の前記表面電極を、互いに隣接する前記半導体チップの前記表面電極同士が繋がるように形成する工程（２）と、
前記表面電極を残したまま前記半導体基板を裏面側からエッチングし、前記半導体基板を複数の前記半導体チップに分割する工程（３）と、
前記複数の半導体チップに前記ＭＩＭキャパシタを形成する工程（４）と、
互いに隣接する前記半導体チップの前記表面電極を分離する工程（５）とを順次有する半導体装置の製造方法。
【請求項５】
工程（５）は、
前記半導体基板の裏面側から前記内部電極を成膜する工程と、
前記半導体基板の裏面側から前記絶縁膜を成膜する工程と
前記半導体基板の裏面側から前記外部電極を成膜する工程とを含む請求項４に記載の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【公開番号】特開２０１２−２２１９９０（Ｐ２０１２−２２１９９０Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８２８３０（Ｐ２０１１−８２８３０）
【出願日】平成２３年４月４日（２０１１．４．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月４日（２０１１．４．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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