半導体装置及びその製造方法
【課題】さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現する。
【解決手段】ゲート電極１２０ｂは、第１の仕事関数を有する第１の金属含有膜１１４ｂと、第１の金属含有膜１１４ｂ上に形成されており且つ第２の仕事関数を有する第２の金属含有膜１１７ｂとを含む。ゲート電極１２０ａは、第１の金属含有膜１１４を含まないと共に第２の金属含有膜１１７ａを含む。ゲート電極１２０ｂにおける第１の金属含有膜１１４ｂと第２の金属含有膜１１７ｂとの間に拡散防止層１１５ｂが形成されている。
【解決手段】ゲート電極１２０ｂは、第１の仕事関数を有する第１の金属含有膜１１４ｂと、第１の金属含有膜１１４ｂ上に形成されており且つ第２の仕事関数を有する第２の金属含有膜１１７ｂとを含む。ゲート電極１２０ａは、第１の金属含有膜１１４を含まないと共に第２の金属含有膜１１７ａを含む。ゲート電極１２０ｂにおける第１の金属含有膜１１４ｂと第２の金属含有膜１１７ｂとの間に拡散防止層１１５ｂが形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、金属含有膜を含むゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ））の微細化が進められている。
【０００３】
一方、ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の薄膜化を進めると、トンネル現象に起因するゲートリーク電流の増大、又はポリシリコンゲート電極の空乏化等の影響が顕著になり、オン電流の確保、ひいてはＭＩＳＦＥＴの動作速度の維持又は向上が難しくなってくる。
【０００４】
この問題を解決するために、ゲート絶縁膜として、従来のシリコン酸化膜に代えて、ハフニウム酸化膜（ＨｆＯ2 ）等のより誘電率が高い絶縁膜（高誘電率絶縁膜（high-k膜））を用いると共に、ゲート電極における少なくともゲート絶縁膜と接する部分の材料をポリシリコンから金属含有材料に置き換えることが検討されている。これにより、ゲート絶縁膜の物理的な厚さを大きくしながら、酸化膜換算膜厚（ＥＯＴ（Equivalent Oxide Thickness）を低減すること、及び、ゲート電極の空乏化を抑えて反転層厚さ（Tinv）を低減すること等が期待される。すなわち、ゲート絶縁膜の電気的な厚さを薄くすることが期待される。ここで、酸化膜換算膜厚ＥＯＴとは、酸化シリコンと異なる比誘電率を持つ誘電体膜の膜厚を酸化シリコンの比誘電率で換算した膜厚値をいう。
【０００５】
前述の高誘電率ゲート絶縁膜及び金属含有ゲート電極を用いたトランジスタの実現において最も重要な課題の１つは適正な閾値電圧Ｖｔを得ることである。そのためには、ｐチャネルＭＩＳＦＥＴのゲート電極構造においてはＳｉの価電子帯（5.15eV）に近い仕事関数を有するｐチャネル用金属含有膜を用いると共にｎチャネルＭＩＳＦＥＴのゲート電極構造においてはＳｉの伝導帯（4.05eV）に近い仕事関数を有するｎチャネル用金属含有膜を用いた構造、つまり、デュアルメタルゲート構造を実現する必要がある。
【０００６】
以下、従来のデュアルメタルゲート構造の一例として、特許文献１に開示されている構造について説明する。図７（ａ）〜（ｅ）及び図８（ａ）〜（ｃ）は、特許文献１に開示されている従来の半導体装置の製造方法の各工程を示す図である。
【０００７】
まず、図７（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部に、シャロウトレンチ分離（ＳＴＩ）からなる素子分離領域２を選択的に形成する。続いて、イオン注入法により、ｎチャネルＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ領域という）にはｐ型ウェル領域３ａを形成し、ｐチャネルＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ領域という）にはｎ型ウェル領域３ｂを形成する。続いて、半導体基板１の表面上に下地膜４を介して高誘電率絶縁膜５を形成した後、高誘電率絶縁膜５上にｐチャネル用金属含有膜６を形成する。
【０００８】
次に、図７（ｂ）に示すように、ＰＭＩＳ領域を覆うマスクパターン７を形成した後、マスクパターン７を用いて、図７（ｃ）に示すように、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜６をエッチバックして除去し、その後、マスクパターン７を除去する。次に、図７（ｄ）に示すように、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜５上、及びＰＭＩＳ領域に残存するｐチャネル用金属含有膜６上に、ｎチャネル用金属含有膜８を形成する。
【０００９】
次に、図７（ｅ）に示すように、ｎチャネル用金属含有膜８上に導電膜９を形成した後、ＮＭＩＳ領域及びＰＭＩＳ領域それぞれのゲート電極形成領域を覆うマスクパターン１０を形成する。次に、マスクパターン１０を用いたドライエッチングによって、図８（ａ）に示すように、導電膜９、ｎチャネル用金属含有膜８及びｐチャネル用金属含有膜６を順次パターニングした後、マスクパターン１０を除去する。これにより、ＮＭＩＳ領域には、ｎチャネル用金属含有膜８ａ及び導電膜９ａからなるｎチャネル用ゲート電極１２ａが形成されると共に、ＰＭＩＳ領域には、ｐチャネル用金属含有膜６ｂ、ｎチャネル用金属含有膜８ｂ及び導電膜９ｂからなるｐチャネル用ゲート電極１２ｂが形成される。このとき、ｎチャネル用ゲート電極１２ａ及びｐチャネル用ゲート電極１２ｂのそれぞれの外側に位置する部分の下地膜４及び高誘電率絶縁膜５が除去されて、半導体基板１とｎチャネル用ゲート電極１２ａとの間に、下地膜４ａ及び高誘電率絶縁膜５ａからなるゲート絶縁膜１１ａが形成されると共に、半導体基板１とｐチャネル用ゲート電極１２ｂとの間に、下地膜４ｂ及び高誘電率絶縁膜５ｂからなるゲート絶縁膜１１ｂが形成される。
【００１０】
次に、図８（ｂ）に示すように、イオン注入法により、半導体基板１におけるｎチャネル用ゲート電極１２ａの両側にｎ型エクステンション領域１３ａを形成し、半導体基板１におけるｐチャネル用ゲート電極１２ｂの両側にｐ型エクステンション領域１３ｂを形成する。次に、図８（ｃ）に示すように、ｎチャネル用ゲート電極１２ａ及びｐチャネル用ゲート電極１２ｂのそれぞれの側面上に、絶縁性サイドウォールスペーサ１４ａ及び１４ｂを形成した後、イオン注入法により、半導体基板１におけるｎチャネル用ゲート電極１２ａ及び絶縁性サイドウォールスペーサ１４ａの両側にｎ型ソース／ドレイン領域１５ａを形成し、半導体基板１におけるｐチャネル用ゲート電極１２ｂ及び絶縁性サイドウォールスペーサ１４ｂの両側にｐ型ソース／ドレイン領域１５ｂを形成する。
【００１１】
以上に説明したように、従来のデュアルメタルゲート構造を有する半導体装置によると、ＮＭＩＳ領域においては高誘電率ゲート絶縁膜上にｎチャネル用金属含有膜を有するゲート電極が形成されており、ＰＭＩＳ領域においては高誘電率ゲート絶縁膜上にｐチャネル用金属含有膜を有するゲート電極が形成されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第７６２５７９１号明細書
【特許文献２】米国特許第６７９４２３４号明細書
【非特許文献】
【００１３】
【非特許文献１】K.Mistry他、A 45nm Logic Technology with High-k+Metal gate Transitors,Strained Silicon,9 Cu Interconnect Layers,193nm Dry Patterning,and 100% Pb-free Packaging、ＩＥＤＭ２００７、p.247-250
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のデュアルメタルゲート構造を有する半導体装置においては、微細化に伴い、適正な閾値電圧Ｖｔが得られなくなるという問題が生じる。
【００１５】
前記に鑑み、本発明は、さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現することを目的とする。
【課題を解決するための手段】
【００１６】
前述の目的を達成するために、本願発明者が、従来のデュアルメタルゲート構造において微細化に伴って適正な閾値電圧Ｖｔが得られなくなる原因について検討したところ、以下のような知見を得た。
【００１７】
図７（ａ）〜（ｅ）及び図８（ａ）〜（ｃ）に示す従来技術によると、ＰＭＩＳＦＥＴのゲート電極用金属含有膜（ｐチャネル用金属含有膜６）については、ゲートパターニング前に、ＮＭＩＳ領域に形成されている部分をエッチバックにより除去している。それに対して、ＮＭＩＳＦＥＴのゲート電極用金属含有膜（ｎチャネル用金属含有膜８）については、プロセスダメージの軽減やプロセスの簡便化等を目的として、ゲートパターニングまで、ＰＭＩＳ領域に形成されている部分を残存させている。従って、ＰＭＩＳＦＥＴのゲート電極（ｐチャネル用ゲート電極１２ｂ）は、ｐチャネル用金属含有膜６ｂと、ｎチャネル用金属含有膜８ｂとの積層構造を有することになる。ここで、前述の従来技術においては、ｐチャネル用ゲート電極１２ｂの実効仕事関数が、ゲート絶縁膜１１ｂのより近くに位置しているｐチャネル用金属含有膜６ｂによって実質的に決定されること、言い換えると、ｐチャネル用ゲート電極１２ｂの実効仕事関数に対して、ゲート絶縁膜１１ｂから離れて位置しているｎチャネル用金属含有膜８ｂが実質的な影響を及ぼさないことを前提としている。尚、「実効仕事関数」とは、ＭＩＳＦＥＴの電気特性から求められる仕事関数であって、真空準位と金属のエネルギー準位との差を示す物性的な仕事関数に絶縁膜中の準位などの影響を加味したものを意味する。
【００１８】
しかしながら、実際には、例えばゲートパターニング後における不純物（ソース／ドレイン領域に含まれる不純物）の活性化熱処理等の工程においてゲート電極構造が１０００℃以上の高温プロセスに曝される。その結果、図９に示すように、ｐチャネル用ゲート電極１２ｂにおいて、ｐチャネル用金属含有膜６ｂとｎチャネル用金属含有膜８ｂとの積層構造中で界面反応が生じて合金化層（合金化層２０）が形成されてしまう恐れがある。この合金化層の生成の程度によっては、下層に位置するゲート電極用金属含有膜（ｐチャネル用金属含有膜６ｂ）の実効仕事関数が所望値から外れてしまう。その結果、従来のデュアルメタルゲート構造を有する半導体装置において、適正な閾値電圧Ｖｔが得られなくなってしまう。
【００１９】
尚、図７（ａ）〜（ｅ）及び図８（ａ）〜（ｃ）に示す従来技術においては、ｐチャネル用金属含有膜６ｂの厚さを十分に大きくすれば、前述の合金化層（合金化層２０）の影響を抑制できるものの、この場合には、ｐチャネル用金属含有膜６ｂの選択的エッチバック及びゲートパターニングにおけるプロセス負荷が増大するという別の問題が生じる。
【００２０】
また、特許文献２には、特許文献１に類似した異種のゲート電極用金属含有膜の積層構造における界面合金化反応を利用して、合金化反応後の仕事関数を利用する構成が提案されている。しかしながら、特許文献２に開示されている技術においては、合金化反応後の仕事関数を利用できる金属材料の選択肢が少ないという実用上の問題がある上に、合金化反応自体の制御が困難であるために、特許文献１と同様の問題を生じる恐れがある。
【００２１】
また、非特許文献１には、特許文献１及び２のようなゲートファースト法に代えて、ゲートラスト法を用いたデュアルメタルゲート構造形成が開示されている。ゲートラスト法を用いた場合、ゲート電極の形成前にソース／ドレイン領域を形成できるため、ゲート電極形成後の工程における主な熱負荷は、４２０〜４３０℃程度のシンタの熱負荷位になるので、特許文献１及び２のようにゲートファースト法を用いた場合と比較して、異種のゲート電極用金属含有膜の積層構造における望ましくない合金化反応を抑制できる可能性がある。しかしながら、例えばアルミニウム等の金属材料を用いた場合には、シンタの熱負荷であっても金属拡散及び合金化が生じてしまう。また、ゲートラスト法においては、ポリシリコン等からなるダミーゲート電極の除去により形成されるリセス内に、異種の金属含有膜の積層構造が埋め込まれるが、微細化に伴って当該リセスの寸法（例えばゲート電極高さとなるリセス深さ）が小さくなるので、仕事関数を決定する各ゲート電極用金属含有膜の厚さを例えば１０ｎｍ程度以下に薄くする必要がある。その結果、異種のゲート電極用金属含有膜の積層構造における界面合金化反応を十分に抑制できないと、合金化層の形成に起因して下層のゲート電極用金属含有膜の厚さが例えば５ｎｍ程度以下になってしまい、所望の仕事関数を得ることができなくなる。
【００２２】
以上に述べたように、本発明の目的を達成するためには、つまり、さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現するためには、ゲートファースト法及びゲートラスト法のいずれを用いた場合においても、仕事関数を決定する異種のゲート電極用金属含有膜の積層構造（ｐチャネル用金属含有膜とｎチャネル用金属含有膜との積層構造）における界面合金化反応を極力抑えることが極めて重要な課題となる。
【００２３】
本発明は、以上の知見に基づきなされたものであって、その要旨は、仕事関数を決定する異種のゲート電極用金属含有膜の積層構造（ｐチャネル用金属含有膜とｎチャネル用金属含有膜との積層構造）における当該各金属含有膜同士の間に、金属拡散を防止するための拡散防止層を形成することである。これにより、さらなる微細化に対しても、異種のゲート電極用金属含有膜の積層構造における界面合金化反応を抑制して所望の仕事関数を得ることができるので、適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現することができる。尚、拡散防止層の形成に際しては、特に、プロセスの複雑化を避けるために、また、拡散防止層そのものを新たに挿入形成することに起因するゲート電極の厚さの増大や仕事関数に対する影響等を極力抑えるために、下層のゲート電極用金属含有膜の表面改質、又は異種のゲート電極用金属含有膜同士の界面の改質を行うことが好ましい。また、改質手段としては、膜堆積の他、例えば、熱処理、プラズマ処理又はイオン注入等を用いることができる。また、有効な拡散防止層材料としては、例えば、金属酸化物、金属窒化物又は金属酸窒化物等を用いることができる。
【００２４】
具体的には、本発明に係る半導体装置は、第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置であって、前記第１のゲート電極は、第１の仕事関数を有する第１の金属含有膜と、前記第１の金属含有膜上に形成されており且つ第２の仕事関数を有する第２の金属含有膜とを含み、前記第２のゲート電極は、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含み、前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に拡散防止層が形成されている。
【００２５】
尚、前記拡散防止層は、ゲート電極の抵抗低減の観点からは、導電層であることが好ましいが、トンネル効果を生じる極薄（例えば２ｎｍ程度以下）の絶縁層であってもよい。また、前記拡散防止層が導電層であっても、微細化の観点（特にゲートラスト法を用いる場合）からは、前記拡散防止層の厚さは５ｎｍ程度以下であることが好ましく、ゲート電極の抵抗低減の観点からは、前記拡散防止層の厚さは２ｎｍ程度以下であることがより好ましい。
【００２６】
本発明に係る半導体装置において、前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。
【００２７】
本発明に係る半導体装置において、前記第１導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、前記第２導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属から構成されており、前記第２の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物から構成されていてもよい。ここで、前記拡散防止層は、Ｔｉ又はＴａを含む酸化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属から構成されており、前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物から構成されていてもよい。また、前記第１の金属含有膜は、貴金属から構成されており、前記拡散防止層は、貴金属の酸化物、窒化物又は酸窒化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物から構成されており、前記拡散防止層は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物から構成されていてもよい。
【００２８】
本発明に係る半導体装置において、前記第１導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、前記第２導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物から構成されており、前記第２の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属から構成されていてもよい。ここで、前記拡散防止層は、Ｔｉ又はＴａを含む酸化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物から構成されており、前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物から構成されており、前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物から構成されており、前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物から構成されていてもよい。
【００２９】
本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの下に、高誘電率絶縁膜を含むゲート絶縁膜が形成されていてもよい。ここで、前記ゲート絶縁膜は、前記高誘電率絶縁膜の下に形成されており且つシリコン酸化膜からなる下地膜を含んでいてもよい。
【００３０】
本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極はそれぞれ、前記第２の金属含有膜上に形成された導電膜を含んでいてもよい。
【００３１】
また、本発明に係る半導体装置の製造方法は、第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置の製造方法であって、前記半導体基板における前記第１導電型ＭＩＳＦＥＴの形成領域の上に、第１の仕事関数を有する第１の金属含有膜を形成する工程（ａ）と、前記工程（ａ）よりも後に、前記第１の金属含有膜の上、及び前記半導体基板における前記第２導電型ＭＩＳＦＥＴの形成領域の上に、第２の仕事関数を有する第２の金属含有膜を形成する工程（ｂ）と、前記工程（ｂ）よりも後に、前記第１の金属含有膜及び前記第２の金属含有膜をパターニングして、前記第１の金属含有膜及び前記第２の金属含有膜を含む前記第１のゲート電極と、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含む前記第２のゲート電極とを形成する工程（ｃ）とを備え、前記工程（ａ）と前記工程（ｃ）との間に、前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に介在する拡散防止層を形成する工程（ｄ）をさらに備えている。
【００３２】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）において、前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成してもよい。ここで、前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、前記工程（ｄ）において、酸素及び窒素の少なくとも一方を含む雰囲気中での熱処理又はプラズマ処理によって、前記第１の金属含有膜の表面部を改質してもよい。また、前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成し、前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去してもよい。或いは、前記工程（ｄ）は、前記工程（ｂ）よりも後に実施され、前記工程（ｄ）において、酸素及び窒素の少なくとも一方のイオン注入によって、前記第１の金属含有膜の表面部を改質してもよい。
【００３３】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、前記工程（ｄ）において、前記第１の金属含有膜の上に前記拡散防止層を成膜してもよい。ここで、前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の上に前記拡散防止層を成膜し、前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去してもよい。尚、前記拡散防止層を成膜により形成する場合、ピンホールの発生を防止する観点から、前記拡散防止層の厚さは１ｎｍ程度以上であることが好ましい。
【００３４】
本発明に係る半導体装置の製造方法において、前記第１のゲート電極及び前記第２のゲート電極をゲートラスト法を用いて形成してもよい。
【発明の効果】
【００３５】
本発明によると、さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現することができる。
【図面の簡単な説明】
【００３６】
【図１】図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｅ）は、従来の半導体装置の製造方法の各工程を説明する図である。
【図８】図８（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を説明する図である。
【図９】図９は、従来の半導体装置の問題点を説明する図である。
【発明を実施するための形態】
【００３７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｆ）及び図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３８】
まず、図１（ａ）に示すように、例えばシリコン（Ｓｉ）からなる基板１００の上部に、例えばシャロウトレンチ分離（ＳＴＩ）構造を有する素子分離領域１０２を選択的に形成することにより、ｎチャネルＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ領域という）とｐチャネルＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ領域という）とを区画する。続いて、例えばイオン注入法により、ＮＭＩＳ領域の基板１００にｐ型ウェル領域１０３ａを形成し、ＰＭＩＳ領域の基板１００にｎ型ウェル領域１０３ｂを形成する。続いて、基板１００の表面に対して、例えば公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行った後、当該表面が清浄化された基板１００に対して、例えば温度が６００℃〜１０００℃程度の酸素雰囲気で熱処理を行う。これにより、ＮＭＩＳ領域及びＰＭＩＳ領域（つまりＣＭＩＳ（Complementary Metal-Insulator-Semiconductor）デバイス形成領域）の基板１００の上に、例えばシリコン酸化膜（ＳｉＯ2 膜）からなる厚さ１〜３ｎｍ程度の絶縁膜１０４が形成される。ここで、例えばウェット処理を用いて、例えばケミカルシリコン酸化膜やＩＳＳＧ（In Situ Steam Generation）膜からなる絶縁膜１０４を形成してもよい。次に、絶縁膜１０４上に、所望のゲート電極高さに相当する例えば６０〜８０ｎｍ程度の厚さを持つ例えばアモルファスシリコンからなるダミーゲート電極膜１０５を堆積する。続いて、ダミーゲート電極膜１０５上に、リソグラフィ技術を用いて、例えばハードマスク材料やレジスト材料からなり且つＮＭＩＳ領域及びＰＭＩＳ領域それぞれのゲート電極形成領域を覆うマスクパターン１０６を形成する。
【００３９】
次に、マスクパターン１０６を用いて、例えば塩素（Ｃｌ2 ）ガス等によるドライエッチング又はウェットエッチングを行うことによって、図１（ｂ）に示すように、ダミーゲート電極膜１０５をパターニングした後、マスクパターン１０６を除去する。これにより、ＮＭＩＳ領域には、ｎチャネル用ダミーゲート電極１０５ａが形成されると共に、ＰＭＩＳ領域には、ｐチャネル用ダミーゲート電極１０５ｂが形成される。このとき、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの外側に位置する部分の絶縁膜１０４が除去されて、基板１００とｎチャネル用ダミーゲート電極１０５ａとの間にダミーゲート絶縁膜１０４ａが形成されると共に、基板１００とｐチャネル用ダミーゲート電極１０５ｂとの間にダミーゲート絶縁膜１０４ｂが形成される。
【００４０】
次に、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの側面上にオフセットスペーサ（図示省略）を形成した後、図１（ｃ）に示すように、例えばイオン注入法により、基板１００の上部におけるｎチャネル用ダミーゲート電極１０５ａの両側にｎ型エクステンション領域１０７ａを形成し、基板１００の上部におけるｐチャネル用ダミーゲート電極１０５ｂの両側にｐ型エクステンション領域１０７ｂを形成する。
【００４１】
次に、図１（ｄ）に示すように、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの側面上に、前述のオフセットスペーサを介して、例えば窒化シリコンからなる絶縁性サイドウォールスペーサ１０８ａ及び１０８ｂを形成する。その後、例えばイオン注入法により、基板１００の上部におけるｎチャネル用ダミーゲート電極１０５ａ及び絶縁性サイドウォールスペーサ１０８ａの両側にｎ型ソース／ドレイン領域１０９ａを形成し、基板１００の上部におけるｐチャネル用ダミーゲート電極１０５ｂ及び絶縁性サイドウォールスペーサ１０８ｂの両側にｐ型ソース／ドレイン領域１０９ｂを形成する。その後、例えば１０００℃以上の温度で、ｎ型エクステンション領域１０７ａ及びｐ型エクステンション領域１０７ｂ並びにｎ型ソース／ドレイン領域１０９ａ及びｐ型ソース／ドレイン領域１０９ｂのそれぞれに注入された不純物に対して活性化アニールを行う。これにより、ダミーゲートトランジスタ構造が完成する。
【００４２】
その後、図示は省略しているが、ｎ型ソース／ドレイン領域１０９ａ及びｐ型ソース／ドレイン領域１０９ｂのそれぞれの表面部をシリサイド化した後、図１（ｅ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition ）法により、基板１００上の全面に亘って、例えば酸化シリコンを主成分とする層間絶縁膜１１０を堆積する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing ）法やドライエッチ法により、堆積した層間絶縁膜１１０に対して平坦化やエッチバックを行って、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの上面を露出させる。
【００４３】
次に、図１（ｆ）に示すように、例えば塩素（Ｃｌ2 ）ガスを主成分とるエッチングガスを用いたドライエッチング、又は例えばテトラエチル水酸化アンモニウム（ＴＭＡＨ）を用いたウェットエッチングにより、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂを除去する。続いて、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、シリコン酸化膜（ＳｉＯ2 ）からなるダミーゲート絶縁膜１０４ａ及び１０４ｂを除去する。これにより、ダミーゲート構造が除去されて、絶縁性サイドウォールスペーサ１０８ａを側壁面とし且つ基板１００を底面とするリセス１１１ａが形成されると共に絶縁性サイドウォールスペーサ１０８ｂを側壁面とし且つ基板１００を底面とするリセス１１１ｂが形成される。
【００４４】
次に、図２（ａ）に示すように、例えばオゾン酸化を用いたウェット処理を行うことによって、リセス１１１ａ及び１１１ｂそれぞれの底面となる基板１００上に、例えばシリコン酸化膜（ＳｉＯ2 ）からなる厚さ１ｎｍ程度の下地膜１１２ａ及び１１２ｂを形成する。ここで、例えば熱処理を用いて、例えばシリコン熱酸化膜やＩＳＳＧ膜からなる下地膜１１２ａ及び１１２ｂを形成してもよいが、下地膜１１２ａ及び１１２ｂの形成工程は前述のシリサイド化工程後に行われるので、熱処理温度は最大でも６００℃を超えないようにする必要がある。次に、リセス１１１ａ及び１１１ｂそれぞれの底面上に形成された下地膜１１２ａ及び１１２ｂの上を含む基板１００上の全面に、例えばＡＬＤ（Atomic Layer Deposition ；原子層堆積）法を用いて、例えば絶縁性金属酸化物からなる厚さ３ｎｍ程度の高誘電率絶縁膜１１３を成膜する。具体的には、高誘電率絶縁膜１１３として、例えばＨｆＯ2 膜を成膜する場合、Ｈｆ原料としてＨｆＣｌ4 を、酸化材としてＨ2 Ｏを用いると共に成膜温度を２００〜４００℃に設定し、ＨｆＣｌ4 の供給、パージ、Ｈ2 Ｏの供給及びパージのサイクルを繰り返し行うことによって、ＨｆＯ2 を原子層レベルで成長させて、所望の厚さを持つＨｆＯ2 膜からなる高誘電率絶縁膜１１３を得ることができる。
【００４５】
ＣＭＩＳトランジスタを構成するには、高誘電率絶縁膜１１３の形成後、ＰＭＩＳ領域及びＮＭＩＳ領域のそれぞれにおいて、バンドエッジ（価電子帯及び伝導帯）付近の好適な仕事関数を持った異種のゲート電極用金属含有膜（ｐチャネル用金属含有膜及びｎチャネル用金属含有膜）を形成する必要がある。ここで、ｐチャネル用金属含有膜及びｎチャネル用金属含有膜のいずれを先に形成するかは、各ゲート電極材料の加工時の選択性等を考慮して決定すべきことであるが、以下、本実施形態では、ｐチャネル用金属含有膜を先に形成する場合を例として説明する。
【００４６】
高誘電率絶縁膜１１３の形成後、図２（ａ）に示すように、高誘電率絶縁膜１１３上に、ＰＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｐチャネル用金属含有膜１１４を形成する。リセス１１１ａ及び１１１ｂが高アスペクト比を有する場合には、ｐチャネル用金属含有膜１１４の形成方法としては、例えば、コンフォーマルな堆積が可能なＡＬＤ法若しくはＣＶＤ法、又はボトムカバレッジのよい（つまり高指向性の）ＰＶＤ（Physical Vapor Deposition ）法等を用いてもよい。
【００４７】
続いて、図２（ａ）に示すように、ｐチャネル用金属含有膜１１４と、後述するｎチャネル用金属含有膜１１７（図２（ｃ）参照）との間の合金化反応を抑制するために、例えばｐチャネル用金属含有膜１１４の表面部に対して改質処理を実施して拡散防止層１１５を形成する。拡散防止層１１５については後で詳細に述べる。その後、拡散防止層１１５上に、ＰＭＩＳ領域を覆うマスクパターン１１６を形成する。
【００４８】
次に、マスクパターン１１６を用いて、図２（ｂ）に示すように、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜１１４及び拡散防止層１１５をエッチバックして除去し、その後、マスクパターン１１６を除去する。次に、図２（ｃ）に示すように、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜１１３上、及びＰＭＩＳ領域に残存する拡散防止層１１５上に、ＮＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｎチャネル用金属含有膜１１７を形成する。リセス１１１ａ及び１１１ｂが高アスペクト比を有する場合には、ｎチャネル用金属含有膜１１７の形成方法としては、例えば、コンフォーマルな堆積が可能なＡＬＤ法若しくはＣＶＤ法、又はボトムカバレッジのよい（つまり高指向性の）ＰＶＤ法等を用いてもよい。
【００４９】
次に、図２（ｄ）に示すように、リセス１１１ａ及び１１１ｂの空隙部分が完全に埋まるように、ｎチャネル用金属含有膜１１７上に、例えばＡｌ、Ｔｉ、Ｗ又はＣｕ等の低抵抗の金属からなる導電膜１１８を形成する。
【００５０】
最後に、図２（ｅ）に示すように、リセス１１１ａ及び１１１ｂからはみ出た部分の導電膜１１８、ｎチャネル用金属含有膜１１７、拡散防止層１１５、ｐチャネル用金属含有膜１１４及び高誘電率絶縁膜１１３を、例えばＣＭＰ法による平坦化又はドライエッチング法によるエッチバックによって除去する。これにより、ＮＭＩＳ領域においては、下地膜１１２ａ及び高誘電率絶縁膜１１３ａからなるゲート絶縁膜１１９ａを挟んでリセス１１１ａに埋め込まれており且つｎチャネル用金属含有膜１１７ａ及び導電膜１１８ａからなるｎチャネル用ゲート電極１２０ａが形成される。また、ＰＭＩＳ領域においては、下地膜１１２ｂ及び高誘電率絶縁膜１１３ｂからなるゲート絶縁膜１１９ｂを挟んでリセス１１１ｂに埋め込まれており且つｐチャネル用金属含有膜１１４ｂ、拡散防止層１１５ｂ、ｎチャネル用金属含有膜１１７ｂ及び導電膜１１８ｂからなるｐチャネル用ゲート電極１２０ｂが形成される。すなわち、ゲートラスト型トランジスタの基本構造が完成する。
【００５１】
以上に説明したように、本実施形態によると、ｐチャネル用ゲート電極１２０ｂにおけるｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間に拡散防止層１１５ｂが形成されている。このため、ゲート電極形成後のシンタ等の工程において熱負荷が加えられたとしても、ｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間の合金化反応を抑制して所望の仕事関数を得ることができるので、適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現できる。また、本実施形態ではゲートラスト法を用いているため、ソース／ドレイン領域形成に伴う不純物活性化熱処理をゲート電極形成前に実施できるので、ゲート電極形成後の工程における熱負荷を低減でき、それによって、前述の合金化反応をより一層抑制することができる。
【００５２】
尚、本実施形態において、拡散防止層１１５は、ゲート電極抵抗の低減の観点からは、導電層であることが好ましいが、トンネル効果を生じる極薄（例えば２ｎｍ程度以下）の絶縁層であってもよい。また、拡散防止層１１５が導電層であっても、微細化の観点（特に本実施形態のようにゲートラスト法を用いる場合）からは、拡散防止層１１５の厚さは５ｎｍ程度以下であることが好ましく、ゲート電極抵抗の低減の観点からは、拡散防止層１１５の厚さは２ｎｍ程度以下であることがより好ましい。特に、２０ｎｍ世代以降を想定した場合、拡散防止層１１５の厚さのみならず、実効仕事関数を決定するｐチャネル用金属含有膜１１４及びｎチャネル用金属含有膜１１７の厚さについても、数ｎｍ以下程度に抑制することが望ましい。
【００５３】
また、本実施形態のように、ｐチャネル用金属含有膜１１４がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなり、ｎチャネル用金属含有膜１１７がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる場合、拡散防止層１１５は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜１１４がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＷ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層１１５は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜１１４がＰｔ、Ｐｄ若しくはＲｕ等の貴金属からなる場合、拡散防止層１１５は、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜１１４がＴｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物からなる場合、拡散防止層１１５は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物から構成されていてもよい。
【００５４】
また、本実施形態において、拡散防止層１１５を形成するために、例えばｐチャネル用金属含有膜１１４の表面改質を行ってもよい。表面改質の具体的方法としては、簡単には、拡散防止効果のある元素、例えば窒素及び酸素の少なくとも一方を含む雰囲気中で熱処理を行う方法がある。このような方法を用いると、ｐチャネル用金属含有膜１１４を構成する材料の酸化物、窒化物又は酸窒化物からなる拡散防止層１１５が形成される。尚、窒素及び酸素の少なくとも一方を含む雰囲気中での熱処理に代えて、例えば窒素及び酸素の少なくとも一方を含むガスからなるプラズマにｐチャネル用金属含有膜１１４の表面を曝してもよい。このようなプラズマ処理を行う場合、処理深さの点で、図２（ｃ）に示すｎチャネル用金属含有膜１１７の形成前に行うのが効果的である。
【００５５】
また、本実施形態において、ｐチャネル用金属含有膜１１４の表面改質を用いずに、ｐチャネル用金属含有膜１１４上に拡散防止層１１５を成膜してもよい。例えばＴｉ又はＴａ等からなる高融点金属ターゲットを用いて、窒素及び酸素の少なくとも一方を含む雰囲気中で反応性スパッタを行うことによって、拡散防止層１１５を成膜してもよい。拡散防止層１１５を成膜する場合、ピンホールの発生を防止する観点から、拡散防止層１１５の厚さは１ｎｍ程度以上であることが好ましい。
【００５６】
また、本実施形態においては、図２（ｃ）に示すｎチャネル用金属含有膜１１７の形成前に拡散防止層１１５を形成したが、これに代えて、ｎチャネル用金属含有膜１１７の形成後に、例えば窒素及び酸素の少なくとも一方のイオン注入を行うことにより、ｐチャネル用金属含有膜１１４とｎチャネル用金属含有膜１１７との積層界面近傍を改質して拡散防止層１１５を形成してもよい。この場合、ｐチャネル用金属含有膜１１４の上面近傍（つまり表面部）のみならず、ｎチャネル用金属含有膜１１７の下面近傍にも拡散防止層１１５を形成することができるので、拡散防止効果を高めるのに効果的である。
【００５７】
また、本実施形態においては、図２（ａ）〜（ｃ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜１１４を形成した後、ｐチャネル用金属含有膜１１４上に拡散防止層１１５を形成し、その後、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜１１４及び拡散防止層１１５をエッチバックして選択的に除去した。しかし、これに代えて、図３（ａ）〜（ｃ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜１１４を形成した後、ＰＭＩＳ領域を覆うマスクパターン１１６を用いて、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜１１４をエッチバックして選択的に除去し、その後、残存するｐチャネル用金属含有膜１１４上に拡散防止層１１５を形成してもよい。尚、ｐチャネル用金属含有膜１１４の選択的除去と拡散防止層１１５の形成との前後関係については、各ゲート電極材料の組み合わせによって決まる選択性等に応じて最適のシーケンスを選択すればよい。具体的には、図２（ａ）〜（ｃ）に示すシーケンスの場合、ｐチャネル用金属含有膜１１４及び拡散防止層１１５のエッチングは複雑になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜１１３に対するダメージは、ｐチャネル用金属含有膜１１４及び拡散防止層１１５のエッチングによる１回だけ生じる。一方、図３（ａ）〜（ｃ）に示すシーケンスの場合、ｐチャネル用金属含有膜１１４のエッチングは簡単になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜１１３に対するダメージは、ｐチャネル用金属含有膜１１４のエッチング、及び拡散防止層１１５の形成による２回生じる。
【００５８】
また、本実施形態においては、ｐチャネル用金属含有膜１１４を先に形成したため、ｐチャネル用ゲート電極１２０ｂが、ｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの積層構造を持つので、ｐチャネル用ゲート電極１２０ｂにおけるｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間に拡散防止層１１５ｂを形成した。しかし、これに代えて、ｎチャネル用金属含有膜を先に形成することにより、ｎチャネル用ゲート電極が、ｎチャネル用金属含有膜とｐチャネル用金属含有膜との積層構造を持ち、それに対応して、ｎチャネル用ゲート電極におけるｎチャネル用金属含有膜とｐチャネル用金属含有膜との間に拡散防止層を形成してもよい。このとき、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなり、ｐチャネル用金属含有膜がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物から構成されていてもよい。
【００５９】
また、本実施形態において、ｐチャネル用金属含有膜１１４及びｎチャネル用金属含有膜１１７はそれぞれ仕事関数調整層を含んでいても良い。また、本実施形態において、ｎチャネル用ゲート電極１２０ａをｎチャネル用金属含有膜１１７ａ及び導電膜１１８ａから構成し、ｐチャネル用ゲート電極１２０ｂをｐチャネル用金属含有膜１１４ｂ、拡散防止層１１５ｂ、ｎチャネル用金属含有膜１１７ｂ及び導電膜１１８ｂから構成したが、リセス１１１ａ及び１１１ｂの寸法によっては、少なくともｐチャネル用ゲート電極１２０ｂが導電膜１１８を含まない場合もあり得る。
【００６０】
また、本実施形態において、ｐチャネル用ゲート電極１２０ｂにおけるｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間の合金化反応を防止するために、ｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間に拡散防止層１１５ｂを形成した。しかし、ｎチャネル用ゲート電極１２０ａにおけるｎチャネル用金属含有膜１１７ａと導電膜１１８ａとの間でも合金化反応が生じる恐れがある場合には、ｎチャネル用金属含有膜１１７ａと導電膜１１８ａとの間に拡散防止層を形成してもよいことは言うまでもない。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、第１の実施形態１ではゲートラスト法を用いてＭＩＳＦＥＴ形成を行ったのに対して、本実施形態ではゲートファースト法を用いてＭＩＳＦＥＴ形成を行う。
【００６２】
図４（ａ）〜（ｅ）及び図５（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６３】
まず、図４（ａ）に示すように、例えばシリコン（Ｓｉ）からなる基板２００の上部に、例えばシャロウトレンチ分離（ＳＴＩ）構造を有する素子分離領域２０１を選択的に形成することにより、ｎチャネルＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ領域という）とｐチャネルＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ領域という）とを区画する。続いて、例えばイオン注入法により、ＮＭＩＳ領域の基板２００にｐ型ウェル領域２０２ａを形成し、ＰＭＩＳ領域の基板２００にｎ型ウェル領域２０２ｂを形成する。続いて、基板２００の表面に対して、例えば公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行った後、当該表面が清浄化された基板２００に対して、例えば温度が６００℃〜１０００℃程度の酸素雰囲気で熱処理を行う。これにより、ＮＭＩＳ領域及びＰＭＩＳ領域（つまりＣＭＩＳデバイス形成領域）の基板２００の上に、例えばシリコン酸化膜（ＳｉＯ2 膜）からなる厚さ１ｎｍ程度の下地膜２０３が形成される。ここで、例えばウェット処理を用いて、例えばケミカルシリコン酸化膜やＩＳＳＧ膜からなる下地膜２０３を形成してもよい。次に、下地膜２０３上に、例えばＡＬＤ法を用いて、例えば絶縁性金属酸化物からなる厚さ３ｎｍ程度の高誘電率絶縁膜２０４を成膜する。具体的には、高誘電率絶縁膜２０４として、例えばＨｆＯ2 膜を成膜する場合、Ｈｆ原料としてＨｆＣｌ4 を、酸化材としてＨ2 Ｏを用いると共に成膜温度を２００〜４００℃に設定し、ＨｆＣｌ4 の供給、パージ、Ｈ2 Ｏの供給及びパージのサイクルを繰り返し行うことによって、ＨｆＯ2 を原子層レベルで成長させて、所望の厚さを持つＨｆＯ2 膜からなる高誘電率絶縁膜２０４を得ることができる。
【００６４】
ＣＭＩＳトランジスタを構成するには、高誘電率絶縁膜２０４の形成後、ＰＭＩＳ領域及びＮＭＩＳ領域のそれぞれにおいて、バンドエッジ（価電子帯及び伝導帯）付近の好適な仕事関数を持った異種のゲート電極用金属含有膜（ｐチャネル用金属含有膜及びｎチャネル用金属含有膜）を形成する必要がある。ここで、ｐチャネル用金属含有膜及びｎチャネル用金属含有膜のいずれを先に形成するかは、各ゲート電極材料の加工時の選択性等を考慮して決定すべきことであるが、以下、本実施形態では、ｐチャネル用金属含有膜を先に形成する場合を例として説明する。
【００６５】
高誘電率絶縁膜２０４の形成後、図４（ａ）に示すように、高誘電率絶縁膜２０４上に、ＰＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｐチャネル用金属含有膜２０５を形成する。
【００６６】
次に、図４（ｂ）に示すように、ｐチャネル用金属含有膜２０５上に、ＰＭＩＳ領域を覆うマスクパターン２０６を形成した後、当該マスクパターン２０６を用いて、図４（ｃ）に示すように、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜２０５をエッチバックして除去し、その後、マスクパターン２０６を除去する。
【００６７】
続いて、図４（ｄ）に示すように、ｐチャネル用金属含有膜２０５と、後述するｎチャネル用金属含有膜２０８（図４（ｅ）参照）との間の合金化反応（特に後述するソース／ドレイン領域形成に伴う不純物活性化熱処理等の高温プロセスに起因する合金化反応）を抑制するために、例えばｐチャネル用金属含有膜２０５の表面部に対して改質処理を実施して拡散防止層２０７を形成する。拡散防止層２０７については後で詳細に述べる。
【００６８】
次に、図４（ｅ）に示すように、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜２０４上、及びＰＭＩＳ領域に位置する拡散防止層２０７上に、ＮＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｎチャネル用金属含有膜２０８を形成する。
【００６９】
次に、ゲート電極抵抗値を所望の値に下げるために、図５（ａ）に示すように、ｎチャネル用金属含有膜２０８上に、例えば、導電性ポリシリコン、又はＴｉ、Ｔａ、Ｗ若しくはＮｉ等の金属若しくは当該金属の窒化物等からなる厚さ数十ｎｍ程度の導電膜２０９を形成する。続いて、例えばリソグラフィ技術により、導電膜２０９上に、ＮＭＩＳ領域及びＰＭＩＳ領域それぞれのゲート電極形成領域を覆うマスクパターン２１０を形成する。
【００７０】
次に、マスクパターン２１０を用いて、例えば塩素（Ｃｌ2 ）ガスを主成分とするエッチングガス等によるドライエッチング又はウェットエッチングを行うことによって、図５（ｂ）に示すように、導電膜２０９、ｎチャネル用金属含有膜２０８、拡散防止層２０７及びｐチャネル用金属含有膜２０５を順次パターニングした後、マスクパターン２１０を除去する。これにより、ＮＭＩＳ領域においては、ｎチャネル用金属含有膜２０８ａ及び導電膜２０９ａからなるｎチャネル用ゲート電極２１２ａが形成されると共に、ＰＭＩＳ領域においては、ｐチャネル用金属含有膜２０５ｂ、拡散防止層２０７ｂ、ｎチャネル用金属含有膜２０８ｂ及び導電膜２０９ｂからなるｐチャネル用ゲート電極２１２ｂが形成される。このとき、ｎチャネル用ゲート電極２１２ａ及びｐチャネル用ゲート電極２１２ｂのそれぞれの外側に位置する部分の下地膜２０３及び高誘電率絶縁膜２０４が除去されて、基板２００とｎチャネル用ゲート電極２１２ａとの間に、下地膜２０３ａ及び高誘電率絶縁膜２０４ａからなるゲート絶縁膜２１１ａが形成されると共に、基板２００とｐチャネル用ゲート電極２１２ｂとの間に、下地膜２０３ｂ及び高誘電率絶縁膜２０４ｂからなるゲート絶縁膜２１１ｂが形成される。
【００７１】
尚、図５（ｂ）に示すゲートパターニング工程における加工性及び選択性を良好に保つためには、ｐチャネル用金属含有膜２０５、拡散防止層２０７及びｎチャネル用金属含有膜２０８のそれぞれの厚さを、所望の実効仕事関数を実現できる最低限の厚さに抑えることが望ましい。特に、２０ｎｍ世代以降を想定した場合、実効仕事関数を決定するｐチャネル用金属含有膜２０５、拡散防止層２０７及びｎチャネル用金属含有膜２０８のそれぞれの厚さを数ｎｍ以下程度に抑制することが望ましい。
【００７２】
次に、ｎチャネル用ゲート電極２１２ａ及びｐチャネル用ゲート電極２１２ｂのそれぞれの側面上にオフセットスペーサ（図示省略）を形成した後、図５（ｃ）に示すように、例えばイオン注入法により、基板２００の上部におけるｎチャネル用ゲート電極２１２ａの両側にｎ型エクステンション領域２１３ａを形成し、基板２００の上部におけるｐチャネル用ゲート電極２１２ｂの両側にｐ型エクステンション領域２１３ｂを形成する。
【００７３】
次に、図５（ｄ）に示すように、ｎチャネル用ゲート電極２１２ａ及びｐチャネル用ゲート電極２１２ｂのそれぞれの側面上に、前述のオフセットスペーサを介して、例えば窒化シリコンからなる絶縁性サイドウォールスペーサ２１４ａ及び２１４ｂを形成する。その後、例えばイオン注入法により、基板２００の上部におけるｎチャネル用ゲート電極２１２ａ及び絶縁性サイドウォールスペーサ２１４ａの両側にｎ型ソース／ドレイン領域２１５ａを形成し、基板２００の上部におけるｐチャネル用ゲート電極２１２ｂ及び絶縁性サイドウォールスペーサ２１４ｂの両側にｐ型ソース／ドレイン領域２１５ｂを形成する。その後、例えば１０００℃以上の温度で、ｎ型エクステンション領域２１３ａ及びｐ型エクステンション領域２１３ｂ並びにｎ型ソース／ドレイン領域２１５ａ及びｐ型ソース／ドレイン領域２１５ｂのそれぞれに注入された不純物に対して活性化アニールを行う。
【００７４】
その後、図示は省略しているが、ｎ型ソース／ドレイン領域２１５ａ及びｐ型ソース／ドレイン領域２１５ｂのそれぞれの表面部をシリサイド化することによって、ゲートファースト型トランジスタの基本構造が完成する。
【００７５】
以上に説明したように、本実施形態によると、ｐチャネル用ゲート電極２１２ｂにおけるｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間に拡散防止層２０７ｂが形成されている。このため、ゲート電極形成後のソース／ドレイン領域形成に伴う不純物活性化熱処理等の工程において例えば１０００℃以上の熱負荷が加えられたとしても、ｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間の合金化反応を抑制して所望の仕事関数を得ることができるので、適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現できる。
【００７６】
尚、本実施形態において、拡散防止層２０７は、ゲート電極抵抗の低減の観点からは、導電層であることが好ましいが、トンネル効果を生じる極薄（例えば２ｎｍ程度以下）の絶縁層であってもよい。また、拡散防止層２０７が導電層であっても、微細化の観点からは、拡散防止層２０７の厚さは５ｎｍ程度以下であることが好ましく、ゲート電極抵抗の低減の観点からは、拡散防止層２０７の厚さは２ｎｍ程度以下であることがより好ましい。特に、２０ｎｍ世代以降を想定した場合、拡散防止層２０７の厚さのみならず、実効仕事関数を決定するｐチャネル用金属含有膜２０５及びｎチャネル用金属含有膜２０８の厚さについても、数ｎｍ以下程度に抑制することが望ましい。
【００７７】
また、本実施形態のように、ｐチャネル用金属含有膜２０５がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなり、ｎチャネル用金属含有膜２０８がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる場合、拡散防止層２０７は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜２０５がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＷ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層２０７は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜２０５がＰｔ、Ｐｄ若しくはＲｕ等の貴金属からなる場合、拡散防止層２０７は、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜２０５がＴｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物からなる場合、拡散防止層２０７は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物から構成されていてもよい。
【００７８】
また、本実施形態において、拡散防止層２０７を形成するために、例えばｐチャネル用金属含有膜２０５の表面改質を行ってもよい。表面改質の具体的方法としては、簡単には、拡散防止効果のある元素、例えば窒素及び酸素の少なくとも一方を含む雰囲気中で熱処理を行う方法がある。このような方法を用いると、ｐチャネル用金属含有膜２０５を構成する材料の酸化物、窒化物又は酸窒化物からなる拡散防止層２０７が形成される。尚、窒素及び酸素の少なくとも一方を含む雰囲気中での熱処理に代えて、例えば窒素及び酸素の少なくとも一方を含むガスからなるプラズマにｐチャネル用金属含有膜２０５の表面を曝してもよい。このようなプラズマ処理を行う場合、処理深さの点で、図４（ｅ）に示すｎチャネル用金属含有膜２０８の形成前に行うのが効果的である。
【００７９】
また、本実施形態において、ｐチャネル用金属含有膜２０５の表面改質を用いずに、ｐチャネル用金属含有膜２０５上に拡散防止層２０７を成膜してもよい。例えばＴｉ又はＴａ等からなる高融点金属ターゲットを用いて、窒素及び酸素の少なくとも一方を含む雰囲気中で反応性スパッタを行うことによって、拡散防止層２０７を成膜してもよい。拡散防止層２０７を成膜する場合、ピンホールの発生を防止する観点から、拡散防止層２０７の厚さは１ｎｍ程度以上であることが好ましい。
【００８０】
また、本実施形態においては、図４（ｅ）に示すｎチャネル用金属含有膜２０８の形成前に拡散防止層２０７を形成したが、これに代えて、ｎチャネル用金属含有膜２０８の形成後に、例えば窒素及び酸素の少なくとも一方のイオン注入を行うことにより、ｐチャネル用金属含有膜２０５とｎチャネル用金属含有膜２０８との積層界面近傍を改質して拡散防止層２０７を形成してもよい。この場合、ｐチャネル用金属含有膜２０５の上面近傍（つまり表面部）のみならず、ｎチャネル用金属含有膜２０８の下面近傍にも拡散防止層２０７を形成することができるので、拡散防止効果を高めるのに効果的である。
【００８１】
また、本実施形態においては、図４（ａ）〜（ｄ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜２０５を形成した後、ＰＭＩＳ領域を覆うマスクパターン２０６を用いて、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜２０５をエッチバックして選択的に除去し、その後、残存するｐチャネル用金属含有膜２０５上に拡散防止層２０７を形成した。しかし、これに代えて、図６（ａ）〜（ｄ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜２０５を形成した後、ｐチャネル用金属含有膜２０５上に拡散防止層２０７を形成し、その後、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜２０５及び拡散防止層２０７をエッチバックして選択的に除去してもよい。尚、ｐチャネル用金属含有膜２０５の選択的除去と拡散防止層２０７の形成との前後関係については、各ゲート電極材料の組み合わせによって決まる選択性等に応じて最適のシーケンスを選択すればよい。具体的には、図４（ａ）〜（ｄ）に示すシーケンスの場合、ｐチャネル用金属含有膜２０５のエッチングは簡単になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜２０４に対するダメージは、ｐチャネル用金属含有膜２０５のエッチング、及び拡散防止層２０７の形成による２回生じる。一方、図６（ａ）〜（ｄ）に示すシーケンスの場合、ｐチャネル用金属含有膜２０５及び拡散防止層２０７のエッチングは複雑になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜２０４に対するダメージは、ｐチャネル用金属含有膜２０５及び拡散防止層２０７のエッチングによる１回だけ生じる。
【００８２】
また、本実施形態においては、ｐチャネル用金属含有膜２０５を先に形成したため、ｐチャネル用ゲート電極２１２ｂが、ｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの積層構造を持つので、ｐチャネル用ゲート電極２１２ｂにおけるｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間に拡散防止層２０７ｂを形成した。しかし、これに代えて、ｎチャネル用金属含有膜を先に形成することにより、ｎチャネル用ゲート電極が、ｎチャネル用金属含有膜とｐチャネル用金属含有膜との積層構造を持ち、それに対応して、ｎチャネル用ゲート電極におけるｎチャネル用金属含有膜とｐチャネル用金属含有膜との間に拡散防止層を形成してもよい。このとき、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなり、ｐチャネル用金属含有膜がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物から構成されていてもよい。
【００８３】
また、本実施形態において、ｐチャネル用金属含有膜２０５及びｎチャネル用金属含有膜２０８はそれぞれ仕事関数調整層を含んでいても良い。また、本実施形態において、ｎチャネル用ゲート電極２１２ａをｎチャネル用金属含有膜２０８ａ及び導電膜２０９ａから構成し、ｐチャネル用ゲート電極２１２ｂをｐチャネル用金属含有膜２０５ｂ、拡散防止層２０７ｂ、ｎチャネル用金属含有膜２０８ｂ及び導電膜２０９ｂから構成したが、少なくともｐチャネル用ゲート電極２１２ｂが導電膜２０９を含まない場合もあり得る。
【００８４】
また、本実施形態において、ｐチャネル用ゲート電極２１２ｂにおけるｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間の合金化反応を防止するために、ｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０７ｂとの間に拡散防止層２０７ｂを形成した。しかし、ｎチャネル用ゲート電極２１２ａにおけるｎチャネル用金属含有膜２０８ａと導電膜２０９ａとの間でも合金化反応が生じる恐れがある場合には、ｎチャネル用金属含有膜２０８ａと導電膜２０９ａとの間に拡散防止層を形成してもよいことは言うまでもない。
【産業上の利用可能性】
【００８５】
本発明は、仕事関数を決定する金属含有膜を含むゲート電極を有する半導体装置において、異種のゲート電極用金属含有膜の積層構造における界面合金化反応を抑制して所望の仕事関数を得ることを可能とするものであり、適切な閾値電圧を有するＣＭＩＳ型の半導体装置等の実現に有用である。
【符号の説明】
【００８６】
１００ 基板
１０２ 素子分離領域
１０３ａ ｐ型ウェル領域
１０３ｂ ｎ型ウェル領域
１０４ 絶縁膜
１０４ａ、１０４ｂ ダミーゲート絶縁膜
１０５ ダミーゲート電極膜
１０５ａ ｎチャネル用ダミーゲート電極
１０５ｂ ｐチャネル用ダミーゲート電極
１０６ マスクパターン
１０７ａ ｎ型エクステンション領域
１０７ｂ ｐ型エクステンション領域
１０８ａ、１０８ｂ 絶縁性サイドウォールスペーサ
１０９ａ ｎ型ソース／ドレイン領域
１０９ｂ ｐ型ソース／ドレイン領域
１１０ 層間絶縁膜
１１１ａ、１１１ｂ リセス
１１２ａ、１１２ｂ 下地膜
１１３、１１３ａ、１１３ｂ 高誘電率絶縁膜
１１４、１１４ｂ ｐチャネル用金属含有膜
１１５、１１５ｂ 拡散防止層
１１６ マスクパターン
１１７、１１７ａ、１１７ｂ ｎチャネル用金属含有膜
１１８、１１８ａ、１１８ｂ 導電膜
１１９ａ、１１９ｂ ゲート絶縁膜
１２０ａ ｎチャネル用ゲート電極
１２０ｂ ｐチャネル用ゲート電極
２００ 基板
２０１ 素子分離領域
２０２ａ ｐ型ウェル領域
２０２ｂ ｎ型ウェル領域
２０３、２０３ａ、２０３ｂ 下地膜
２０４、２０４ａ、２０４ｂ 高誘電率絶縁膜
２０５、２０５ｂ ｐチャネル用金属含有膜
２０６ マスクパターン
２０７、２０７ｂ 拡散防止層
２０８、２０８ａ、２０８ｂ ｎチャネル用金属含有膜
２０９、２０９ａ、２０９ｂ 導電膜
２１０ マスクパターン
２１１ａ、２１１ｂ ゲート絶縁膜
２１２ａ ｎチャネル用ゲート電極
２１２ｂ ｐチャネル用ゲート電極
２１３ａ ｎ型エクステンション領域
２１３ｂ ｐ型エクステンション領域
２１４ａ、２１４ｂ 絶縁性サイドウォールスペーサ
２１５ａ ｎ型ソース／ドレイン領域
２１５ｂ ｐ型ソース／ドレイン領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、金属含有膜を含むゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ））の微細化が進められている。
【０００３】
一方、ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の薄膜化を進めると、トンネル現象に起因するゲートリーク電流の増大、又はポリシリコンゲート電極の空乏化等の影響が顕著になり、オン電流の確保、ひいてはＭＩＳＦＥＴの動作速度の維持又は向上が難しくなってくる。
【０００４】
この問題を解決するために、ゲート絶縁膜として、従来のシリコン酸化膜に代えて、ハフニウム酸化膜（ＨｆＯ2 ）等のより誘電率が高い絶縁膜（高誘電率絶縁膜（high-k膜））を用いると共に、ゲート電極における少なくともゲート絶縁膜と接する部分の材料をポリシリコンから金属含有材料に置き換えることが検討されている。これにより、ゲート絶縁膜の物理的な厚さを大きくしながら、酸化膜換算膜厚（ＥＯＴ（Equivalent Oxide Thickness）を低減すること、及び、ゲート電極の空乏化を抑えて反転層厚さ（Tinv）を低減すること等が期待される。すなわち、ゲート絶縁膜の電気的な厚さを薄くすることが期待される。ここで、酸化膜換算膜厚ＥＯＴとは、酸化シリコンと異なる比誘電率を持つ誘電体膜の膜厚を酸化シリコンの比誘電率で換算した膜厚値をいう。
【０００５】
前述の高誘電率ゲート絶縁膜及び金属含有ゲート電極を用いたトランジスタの実現において最も重要な課題の１つは適正な閾値電圧Ｖｔを得ることである。そのためには、ｐチャネルＭＩＳＦＥＴのゲート電極構造においてはＳｉの価電子帯（5.15eV）に近い仕事関数を有するｐチャネル用金属含有膜を用いると共にｎチャネルＭＩＳＦＥＴのゲート電極構造においてはＳｉの伝導帯（4.05eV）に近い仕事関数を有するｎチャネル用金属含有膜を用いた構造、つまり、デュアルメタルゲート構造を実現する必要がある。
【０００６】
以下、従来のデュアルメタルゲート構造の一例として、特許文献１に開示されている構造について説明する。図７（ａ）〜（ｅ）及び図８（ａ）〜（ｃ）は、特許文献１に開示されている従来の半導体装置の製造方法の各工程を示す図である。
【０００７】
まず、図７（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部に、シャロウトレンチ分離（ＳＴＩ）からなる素子分離領域２を選択的に形成する。続いて、イオン注入法により、ｎチャネルＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ領域という）にはｐ型ウェル領域３ａを形成し、ｐチャネルＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ領域という）にはｎ型ウェル領域３ｂを形成する。続いて、半導体基板１の表面上に下地膜４を介して高誘電率絶縁膜５を形成した後、高誘電率絶縁膜５上にｐチャネル用金属含有膜６を形成する。
【０００８】
次に、図７（ｂ）に示すように、ＰＭＩＳ領域を覆うマスクパターン７を形成した後、マスクパターン７を用いて、図７（ｃ）に示すように、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜６をエッチバックして除去し、その後、マスクパターン７を除去する。次に、図７（ｄ）に示すように、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜５上、及びＰＭＩＳ領域に残存するｐチャネル用金属含有膜６上に、ｎチャネル用金属含有膜８を形成する。
【０００９】
次に、図７（ｅ）に示すように、ｎチャネル用金属含有膜８上に導電膜９を形成した後、ＮＭＩＳ領域及びＰＭＩＳ領域それぞれのゲート電極形成領域を覆うマスクパターン１０を形成する。次に、マスクパターン１０を用いたドライエッチングによって、図８（ａ）に示すように、導電膜９、ｎチャネル用金属含有膜８及びｐチャネル用金属含有膜６を順次パターニングした後、マスクパターン１０を除去する。これにより、ＮＭＩＳ領域には、ｎチャネル用金属含有膜８ａ及び導電膜９ａからなるｎチャネル用ゲート電極１２ａが形成されると共に、ＰＭＩＳ領域には、ｐチャネル用金属含有膜６ｂ、ｎチャネル用金属含有膜８ｂ及び導電膜９ｂからなるｐチャネル用ゲート電極１２ｂが形成される。このとき、ｎチャネル用ゲート電極１２ａ及びｐチャネル用ゲート電極１２ｂのそれぞれの外側に位置する部分の下地膜４及び高誘電率絶縁膜５が除去されて、半導体基板１とｎチャネル用ゲート電極１２ａとの間に、下地膜４ａ及び高誘電率絶縁膜５ａからなるゲート絶縁膜１１ａが形成されると共に、半導体基板１とｐチャネル用ゲート電極１２ｂとの間に、下地膜４ｂ及び高誘電率絶縁膜５ｂからなるゲート絶縁膜１１ｂが形成される。
【００１０】
次に、図８（ｂ）に示すように、イオン注入法により、半導体基板１におけるｎチャネル用ゲート電極１２ａの両側にｎ型エクステンション領域１３ａを形成し、半導体基板１におけるｐチャネル用ゲート電極１２ｂの両側にｐ型エクステンション領域１３ｂを形成する。次に、図８（ｃ）に示すように、ｎチャネル用ゲート電極１２ａ及びｐチャネル用ゲート電極１２ｂのそれぞれの側面上に、絶縁性サイドウォールスペーサ１４ａ及び１４ｂを形成した後、イオン注入法により、半導体基板１におけるｎチャネル用ゲート電極１２ａ及び絶縁性サイドウォールスペーサ１４ａの両側にｎ型ソース／ドレイン領域１５ａを形成し、半導体基板１におけるｐチャネル用ゲート電極１２ｂ及び絶縁性サイドウォールスペーサ１４ｂの両側にｐ型ソース／ドレイン領域１５ｂを形成する。
【００１１】
以上に説明したように、従来のデュアルメタルゲート構造を有する半導体装置によると、ＮＭＩＳ領域においては高誘電率ゲート絶縁膜上にｎチャネル用金属含有膜を有するゲート電極が形成されており、ＰＭＩＳ領域においては高誘電率ゲート絶縁膜上にｐチャネル用金属含有膜を有するゲート電極が形成されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第７６２５７９１号明細書
【特許文献２】米国特許第６７９４２３４号明細書
【非特許文献】
【００１３】
【非特許文献１】K.Mistry他、A 45nm Logic Technology with High-k+Metal gate Transitors,Strained Silicon,9 Cu Interconnect Layers,193nm Dry Patterning,and 100% Pb-free Packaging、ＩＥＤＭ２００７、p.247-250
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のデュアルメタルゲート構造を有する半導体装置においては、微細化に伴い、適正な閾値電圧Ｖｔが得られなくなるという問題が生じる。
【００１５】
前記に鑑み、本発明は、さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現することを目的とする。
【課題を解決するための手段】
【００１６】
前述の目的を達成するために、本願発明者が、従来のデュアルメタルゲート構造において微細化に伴って適正な閾値電圧Ｖｔが得られなくなる原因について検討したところ、以下のような知見を得た。
【００１７】
図７（ａ）〜（ｅ）及び図８（ａ）〜（ｃ）に示す従来技術によると、ＰＭＩＳＦＥＴのゲート電極用金属含有膜（ｐチャネル用金属含有膜６）については、ゲートパターニング前に、ＮＭＩＳ領域に形成されている部分をエッチバックにより除去している。それに対して、ＮＭＩＳＦＥＴのゲート電極用金属含有膜（ｎチャネル用金属含有膜８）については、プロセスダメージの軽減やプロセスの簡便化等を目的として、ゲートパターニングまで、ＰＭＩＳ領域に形成されている部分を残存させている。従って、ＰＭＩＳＦＥＴのゲート電極（ｐチャネル用ゲート電極１２ｂ）は、ｐチャネル用金属含有膜６ｂと、ｎチャネル用金属含有膜８ｂとの積層構造を有することになる。ここで、前述の従来技術においては、ｐチャネル用ゲート電極１２ｂの実効仕事関数が、ゲート絶縁膜１１ｂのより近くに位置しているｐチャネル用金属含有膜６ｂによって実質的に決定されること、言い換えると、ｐチャネル用ゲート電極１２ｂの実効仕事関数に対して、ゲート絶縁膜１１ｂから離れて位置しているｎチャネル用金属含有膜８ｂが実質的な影響を及ぼさないことを前提としている。尚、「実効仕事関数」とは、ＭＩＳＦＥＴの電気特性から求められる仕事関数であって、真空準位と金属のエネルギー準位との差を示す物性的な仕事関数に絶縁膜中の準位などの影響を加味したものを意味する。
【００１８】
しかしながら、実際には、例えばゲートパターニング後における不純物（ソース／ドレイン領域に含まれる不純物）の活性化熱処理等の工程においてゲート電極構造が１０００℃以上の高温プロセスに曝される。その結果、図９に示すように、ｐチャネル用ゲート電極１２ｂにおいて、ｐチャネル用金属含有膜６ｂとｎチャネル用金属含有膜８ｂとの積層構造中で界面反応が生じて合金化層（合金化層２０）が形成されてしまう恐れがある。この合金化層の生成の程度によっては、下層に位置するゲート電極用金属含有膜（ｐチャネル用金属含有膜６ｂ）の実効仕事関数が所望値から外れてしまう。その結果、従来のデュアルメタルゲート構造を有する半導体装置において、適正な閾値電圧Ｖｔが得られなくなってしまう。
【００１９】
尚、図７（ａ）〜（ｅ）及び図８（ａ）〜（ｃ）に示す従来技術においては、ｐチャネル用金属含有膜６ｂの厚さを十分に大きくすれば、前述の合金化層（合金化層２０）の影響を抑制できるものの、この場合には、ｐチャネル用金属含有膜６ｂの選択的エッチバック及びゲートパターニングにおけるプロセス負荷が増大するという別の問題が生じる。
【００２０】
また、特許文献２には、特許文献１に類似した異種のゲート電極用金属含有膜の積層構造における界面合金化反応を利用して、合金化反応後の仕事関数を利用する構成が提案されている。しかしながら、特許文献２に開示されている技術においては、合金化反応後の仕事関数を利用できる金属材料の選択肢が少ないという実用上の問題がある上に、合金化反応自体の制御が困難であるために、特許文献１と同様の問題を生じる恐れがある。
【００２１】
また、非特許文献１には、特許文献１及び２のようなゲートファースト法に代えて、ゲートラスト法を用いたデュアルメタルゲート構造形成が開示されている。ゲートラスト法を用いた場合、ゲート電極の形成前にソース／ドレイン領域を形成できるため、ゲート電極形成後の工程における主な熱負荷は、４２０〜４３０℃程度のシンタの熱負荷位になるので、特許文献１及び２のようにゲートファースト法を用いた場合と比較して、異種のゲート電極用金属含有膜の積層構造における望ましくない合金化反応を抑制できる可能性がある。しかしながら、例えばアルミニウム等の金属材料を用いた場合には、シンタの熱負荷であっても金属拡散及び合金化が生じてしまう。また、ゲートラスト法においては、ポリシリコン等からなるダミーゲート電極の除去により形成されるリセス内に、異種の金属含有膜の積層構造が埋め込まれるが、微細化に伴って当該リセスの寸法（例えばゲート電極高さとなるリセス深さ）が小さくなるので、仕事関数を決定する各ゲート電極用金属含有膜の厚さを例えば１０ｎｍ程度以下に薄くする必要がある。その結果、異種のゲート電極用金属含有膜の積層構造における界面合金化反応を十分に抑制できないと、合金化層の形成に起因して下層のゲート電極用金属含有膜の厚さが例えば５ｎｍ程度以下になってしまい、所望の仕事関数を得ることができなくなる。
【００２２】
以上に述べたように、本発明の目的を達成するためには、つまり、さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現するためには、ゲートファースト法及びゲートラスト法のいずれを用いた場合においても、仕事関数を決定する異種のゲート電極用金属含有膜の積層構造（ｐチャネル用金属含有膜とｎチャネル用金属含有膜との積層構造）における界面合金化反応を極力抑えることが極めて重要な課題となる。
【００２３】
本発明は、以上の知見に基づきなされたものであって、その要旨は、仕事関数を決定する異種のゲート電極用金属含有膜の積層構造（ｐチャネル用金属含有膜とｎチャネル用金属含有膜との積層構造）における当該各金属含有膜同士の間に、金属拡散を防止するための拡散防止層を形成することである。これにより、さらなる微細化に対しても、異種のゲート電極用金属含有膜の積層構造における界面合金化反応を抑制して所望の仕事関数を得ることができるので、適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現することができる。尚、拡散防止層の形成に際しては、特に、プロセスの複雑化を避けるために、また、拡散防止層そのものを新たに挿入形成することに起因するゲート電極の厚さの増大や仕事関数に対する影響等を極力抑えるために、下層のゲート電極用金属含有膜の表面改質、又は異種のゲート電極用金属含有膜同士の界面の改質を行うことが好ましい。また、改質手段としては、膜堆積の他、例えば、熱処理、プラズマ処理又はイオン注入等を用いることができる。また、有効な拡散防止層材料としては、例えば、金属酸化物、金属窒化物又は金属酸窒化物等を用いることができる。
【００２４】
具体的には、本発明に係る半導体装置は、第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置であって、前記第１のゲート電極は、第１の仕事関数を有する第１の金属含有膜と、前記第１の金属含有膜上に形成されており且つ第２の仕事関数を有する第２の金属含有膜とを含み、前記第２のゲート電極は、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含み、前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に拡散防止層が形成されている。
【００２５】
尚、前記拡散防止層は、ゲート電極の抵抗低減の観点からは、導電層であることが好ましいが、トンネル効果を生じる極薄（例えば２ｎｍ程度以下）の絶縁層であってもよい。また、前記拡散防止層が導電層であっても、微細化の観点（特にゲートラスト法を用いる場合）からは、前記拡散防止層の厚さは５ｎｍ程度以下であることが好ましく、ゲート電極の抵抗低減の観点からは、前記拡散防止層の厚さは２ｎｍ程度以下であることがより好ましい。
【００２６】
本発明に係る半導体装置において、前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。
【００２７】
本発明に係る半導体装置において、前記第１導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、前記第２導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属から構成されており、前記第２の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物から構成されていてもよい。ここで、前記拡散防止層は、Ｔｉ又はＴａを含む酸化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属から構成されており、前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物から構成されていてもよい。また、前記第１の金属含有膜は、貴金属から構成されており、前記拡散防止層は、貴金属の酸化物、窒化物又は酸窒化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物から構成されており、前記拡散防止層は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物から構成されていてもよい。
【００２８】
本発明に係る半導体装置において、前記第１導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、前記第２導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物から構成されており、前記第２の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属から構成されていてもよい。ここで、前記拡散防止層は、Ｔｉ又はＴａを含む酸化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物から構成されており、前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物から構成されており、前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。また、前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物から構成されており、前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物から構成されていてもよい。
【００２９】
本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの下に、高誘電率絶縁膜を含むゲート絶縁膜が形成されていてもよい。ここで、前記ゲート絶縁膜は、前記高誘電率絶縁膜の下に形成されており且つシリコン酸化膜からなる下地膜を含んでいてもよい。
【００３０】
本発明に係る半導体装置において、前記第１のゲート電極及び前記第２のゲート電極はそれぞれ、前記第２の金属含有膜上に形成された導電膜を含んでいてもよい。
【００３１】
また、本発明に係る半導体装置の製造方法は、第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置の製造方法であって、前記半導体基板における前記第１導電型ＭＩＳＦＥＴの形成領域の上に、第１の仕事関数を有する第１の金属含有膜を形成する工程（ａ）と、前記工程（ａ）よりも後に、前記第１の金属含有膜の上、及び前記半導体基板における前記第２導電型ＭＩＳＦＥＴの形成領域の上に、第２の仕事関数を有する第２の金属含有膜を形成する工程（ｂ）と、前記工程（ｂ）よりも後に、前記第１の金属含有膜及び前記第２の金属含有膜をパターニングして、前記第１の金属含有膜及び前記第２の金属含有膜を含む前記第１のゲート電極と、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含む前記第２のゲート電極とを形成する工程（ｃ）とを備え、前記工程（ａ）と前記工程（ｃ）との間に、前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に介在する拡散防止層を形成する工程（ｄ）をさらに備えている。
【００３２】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）において、前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成してもよい。ここで、前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、前記工程（ｄ）において、酸素及び窒素の少なくとも一方を含む雰囲気中での熱処理又はプラズマ処理によって、前記第１の金属含有膜の表面部を改質してもよい。また、前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成し、前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去してもよい。或いは、前記工程（ｄ）は、前記工程（ｂ）よりも後に実施され、前記工程（ｄ）において、酸素及び窒素の少なくとも一方のイオン注入によって、前記第１の金属含有膜の表面部を改質してもよい。
【００３３】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、前記工程（ｄ）において、前記第１の金属含有膜の上に前記拡散防止層を成膜してもよい。ここで、前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の上に前記拡散防止層を成膜し、前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去してもよい。尚、前記拡散防止層を成膜により形成する場合、ピンホールの発生を防止する観点から、前記拡散防止層の厚さは１ｎｍ程度以上であることが好ましい。
【００３４】
本発明に係る半導体装置の製造方法において、前記第１のゲート電極及び前記第２のゲート電極をゲートラスト法を用いて形成してもよい。
【発明の効果】
【００３５】
本発明によると、さらなる微細化に対しても適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現することができる。
【図面の簡単な説明】
【００３６】
【図１】図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｅ）は、従来の半導体装置の製造方法の各工程を説明する図である。
【図８】図８（ａ）〜（ｃ）は、従来の半導体装置の製造方法の各工程を説明する図である。
【図９】図９は、従来の半導体装置の問題点を説明する図である。
【発明を実施するための形態】
【００３７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｆ）及び図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３８】
まず、図１（ａ）に示すように、例えばシリコン（Ｓｉ）からなる基板１００の上部に、例えばシャロウトレンチ分離（ＳＴＩ）構造を有する素子分離領域１０２を選択的に形成することにより、ｎチャネルＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ領域という）とｐチャネルＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ領域という）とを区画する。続いて、例えばイオン注入法により、ＮＭＩＳ領域の基板１００にｐ型ウェル領域１０３ａを形成し、ＰＭＩＳ領域の基板１００にｎ型ウェル領域１０３ｂを形成する。続いて、基板１００の表面に対して、例えば公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行った後、当該表面が清浄化された基板１００に対して、例えば温度が６００℃〜１０００℃程度の酸素雰囲気で熱処理を行う。これにより、ＮＭＩＳ領域及びＰＭＩＳ領域（つまりＣＭＩＳ（Complementary Metal-Insulator-Semiconductor）デバイス形成領域）の基板１００の上に、例えばシリコン酸化膜（ＳｉＯ2 膜）からなる厚さ１〜３ｎｍ程度の絶縁膜１０４が形成される。ここで、例えばウェット処理を用いて、例えばケミカルシリコン酸化膜やＩＳＳＧ（In Situ Steam Generation）膜からなる絶縁膜１０４を形成してもよい。次に、絶縁膜１０４上に、所望のゲート電極高さに相当する例えば６０〜８０ｎｍ程度の厚さを持つ例えばアモルファスシリコンからなるダミーゲート電極膜１０５を堆積する。続いて、ダミーゲート電極膜１０５上に、リソグラフィ技術を用いて、例えばハードマスク材料やレジスト材料からなり且つＮＭＩＳ領域及びＰＭＩＳ領域それぞれのゲート電極形成領域を覆うマスクパターン１０６を形成する。
【００３９】
次に、マスクパターン１０６を用いて、例えば塩素（Ｃｌ2 ）ガス等によるドライエッチング又はウェットエッチングを行うことによって、図１（ｂ）に示すように、ダミーゲート電極膜１０５をパターニングした後、マスクパターン１０６を除去する。これにより、ＮＭＩＳ領域には、ｎチャネル用ダミーゲート電極１０５ａが形成されると共に、ＰＭＩＳ領域には、ｐチャネル用ダミーゲート電極１０５ｂが形成される。このとき、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの外側に位置する部分の絶縁膜１０４が除去されて、基板１００とｎチャネル用ダミーゲート電極１０５ａとの間にダミーゲート絶縁膜１０４ａが形成されると共に、基板１００とｐチャネル用ダミーゲート電極１０５ｂとの間にダミーゲート絶縁膜１０４ｂが形成される。
【００４０】
次に、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの側面上にオフセットスペーサ（図示省略）を形成した後、図１（ｃ）に示すように、例えばイオン注入法により、基板１００の上部におけるｎチャネル用ダミーゲート電極１０５ａの両側にｎ型エクステンション領域１０７ａを形成し、基板１００の上部におけるｐチャネル用ダミーゲート電極１０５ｂの両側にｐ型エクステンション領域１０７ｂを形成する。
【００４１】
次に、図１（ｄ）に示すように、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの側面上に、前述のオフセットスペーサを介して、例えば窒化シリコンからなる絶縁性サイドウォールスペーサ１０８ａ及び１０８ｂを形成する。その後、例えばイオン注入法により、基板１００の上部におけるｎチャネル用ダミーゲート電極１０５ａ及び絶縁性サイドウォールスペーサ１０８ａの両側にｎ型ソース／ドレイン領域１０９ａを形成し、基板１００の上部におけるｐチャネル用ダミーゲート電極１０５ｂ及び絶縁性サイドウォールスペーサ１０８ｂの両側にｐ型ソース／ドレイン領域１０９ｂを形成する。その後、例えば１０００℃以上の温度で、ｎ型エクステンション領域１０７ａ及びｐ型エクステンション領域１０７ｂ並びにｎ型ソース／ドレイン領域１０９ａ及びｐ型ソース／ドレイン領域１０９ｂのそれぞれに注入された不純物に対して活性化アニールを行う。これにより、ダミーゲートトランジスタ構造が完成する。
【００４２】
その後、図示は省略しているが、ｎ型ソース／ドレイン領域１０９ａ及びｐ型ソース／ドレイン領域１０９ｂのそれぞれの表面部をシリサイド化した後、図１（ｅ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition ）法により、基板１００上の全面に亘って、例えば酸化シリコンを主成分とする層間絶縁膜１１０を堆積する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing ）法やドライエッチ法により、堆積した層間絶縁膜１１０に対して平坦化やエッチバックを行って、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂのそれぞれの上面を露出させる。
【００４３】
次に、図１（ｆ）に示すように、例えば塩素（Ｃｌ2 ）ガスを主成分とるエッチングガスを用いたドライエッチング、又は例えばテトラエチル水酸化アンモニウム（ＴＭＡＨ）を用いたウェットエッチングにより、ｎチャネル用ダミーゲート電極１０５ａ及びｐチャネル用ダミーゲート電極１０５ｂを除去する。続いて、例えばフッ酸（ＨＦ）を用いたウェットエッチングにより、シリコン酸化膜（ＳｉＯ2 ）からなるダミーゲート絶縁膜１０４ａ及び１０４ｂを除去する。これにより、ダミーゲート構造が除去されて、絶縁性サイドウォールスペーサ１０８ａを側壁面とし且つ基板１００を底面とするリセス１１１ａが形成されると共に絶縁性サイドウォールスペーサ１０８ｂを側壁面とし且つ基板１００を底面とするリセス１１１ｂが形成される。
【００４４】
次に、図２（ａ）に示すように、例えばオゾン酸化を用いたウェット処理を行うことによって、リセス１１１ａ及び１１１ｂそれぞれの底面となる基板１００上に、例えばシリコン酸化膜（ＳｉＯ2 ）からなる厚さ１ｎｍ程度の下地膜１１２ａ及び１１２ｂを形成する。ここで、例えば熱処理を用いて、例えばシリコン熱酸化膜やＩＳＳＧ膜からなる下地膜１１２ａ及び１１２ｂを形成してもよいが、下地膜１１２ａ及び１１２ｂの形成工程は前述のシリサイド化工程後に行われるので、熱処理温度は最大でも６００℃を超えないようにする必要がある。次に、リセス１１１ａ及び１１１ｂそれぞれの底面上に形成された下地膜１１２ａ及び１１２ｂの上を含む基板１００上の全面に、例えばＡＬＤ（Atomic Layer Deposition ；原子層堆積）法を用いて、例えば絶縁性金属酸化物からなる厚さ３ｎｍ程度の高誘電率絶縁膜１１３を成膜する。具体的には、高誘電率絶縁膜１１３として、例えばＨｆＯ2 膜を成膜する場合、Ｈｆ原料としてＨｆＣｌ4 を、酸化材としてＨ2 Ｏを用いると共に成膜温度を２００〜４００℃に設定し、ＨｆＣｌ4 の供給、パージ、Ｈ2 Ｏの供給及びパージのサイクルを繰り返し行うことによって、ＨｆＯ2 を原子層レベルで成長させて、所望の厚さを持つＨｆＯ2 膜からなる高誘電率絶縁膜１１３を得ることができる。
【００４５】
ＣＭＩＳトランジスタを構成するには、高誘電率絶縁膜１１３の形成後、ＰＭＩＳ領域及びＮＭＩＳ領域のそれぞれにおいて、バンドエッジ（価電子帯及び伝導帯）付近の好適な仕事関数を持った異種のゲート電極用金属含有膜（ｐチャネル用金属含有膜及びｎチャネル用金属含有膜）を形成する必要がある。ここで、ｐチャネル用金属含有膜及びｎチャネル用金属含有膜のいずれを先に形成するかは、各ゲート電極材料の加工時の選択性等を考慮して決定すべきことであるが、以下、本実施形態では、ｐチャネル用金属含有膜を先に形成する場合を例として説明する。
【００４６】
高誘電率絶縁膜１１３の形成後、図２（ａ）に示すように、高誘電率絶縁膜１１３上に、ＰＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｐチャネル用金属含有膜１１４を形成する。リセス１１１ａ及び１１１ｂが高アスペクト比を有する場合には、ｐチャネル用金属含有膜１１４の形成方法としては、例えば、コンフォーマルな堆積が可能なＡＬＤ法若しくはＣＶＤ法、又はボトムカバレッジのよい（つまり高指向性の）ＰＶＤ（Physical Vapor Deposition ）法等を用いてもよい。
【００４７】
続いて、図２（ａ）に示すように、ｐチャネル用金属含有膜１１４と、後述するｎチャネル用金属含有膜１１７（図２（ｃ）参照）との間の合金化反応を抑制するために、例えばｐチャネル用金属含有膜１１４の表面部に対して改質処理を実施して拡散防止層１１５を形成する。拡散防止層１１５については後で詳細に述べる。その後、拡散防止層１１５上に、ＰＭＩＳ領域を覆うマスクパターン１１６を形成する。
【００４８】
次に、マスクパターン１１６を用いて、図２（ｂ）に示すように、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜１１４及び拡散防止層１１５をエッチバックして除去し、その後、マスクパターン１１６を除去する。次に、図２（ｃ）に示すように、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜１１３上、及びＰＭＩＳ領域に残存する拡散防止層１１５上に、ＮＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｎチャネル用金属含有膜１１７を形成する。リセス１１１ａ及び１１１ｂが高アスペクト比を有する場合には、ｎチャネル用金属含有膜１１７の形成方法としては、例えば、コンフォーマルな堆積が可能なＡＬＤ法若しくはＣＶＤ法、又はボトムカバレッジのよい（つまり高指向性の）ＰＶＤ法等を用いてもよい。
【００４９】
次に、図２（ｄ）に示すように、リセス１１１ａ及び１１１ｂの空隙部分が完全に埋まるように、ｎチャネル用金属含有膜１１７上に、例えばＡｌ、Ｔｉ、Ｗ又はＣｕ等の低抵抗の金属からなる導電膜１１８を形成する。
【００５０】
最後に、図２（ｅ）に示すように、リセス１１１ａ及び１１１ｂからはみ出た部分の導電膜１１８、ｎチャネル用金属含有膜１１７、拡散防止層１１５、ｐチャネル用金属含有膜１１４及び高誘電率絶縁膜１１３を、例えばＣＭＰ法による平坦化又はドライエッチング法によるエッチバックによって除去する。これにより、ＮＭＩＳ領域においては、下地膜１１２ａ及び高誘電率絶縁膜１１３ａからなるゲート絶縁膜１１９ａを挟んでリセス１１１ａに埋め込まれており且つｎチャネル用金属含有膜１１７ａ及び導電膜１１８ａからなるｎチャネル用ゲート電極１２０ａが形成される。また、ＰＭＩＳ領域においては、下地膜１１２ｂ及び高誘電率絶縁膜１１３ｂからなるゲート絶縁膜１１９ｂを挟んでリセス１１１ｂに埋め込まれており且つｐチャネル用金属含有膜１１４ｂ、拡散防止層１１５ｂ、ｎチャネル用金属含有膜１１７ｂ及び導電膜１１８ｂからなるｐチャネル用ゲート電極１２０ｂが形成される。すなわち、ゲートラスト型トランジスタの基本構造が完成する。
【００５１】
以上に説明したように、本実施形態によると、ｐチャネル用ゲート電極１２０ｂにおけるｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間に拡散防止層１１５ｂが形成されている。このため、ゲート電極形成後のシンタ等の工程において熱負荷が加えられたとしても、ｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間の合金化反応を抑制して所望の仕事関数を得ることができるので、適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現できる。また、本実施形態ではゲートラスト法を用いているため、ソース／ドレイン領域形成に伴う不純物活性化熱処理をゲート電極形成前に実施できるので、ゲート電極形成後の工程における熱負荷を低減でき、それによって、前述の合金化反応をより一層抑制することができる。
【００５２】
尚、本実施形態において、拡散防止層１１５は、ゲート電極抵抗の低減の観点からは、導電層であることが好ましいが、トンネル効果を生じる極薄（例えば２ｎｍ程度以下）の絶縁層であってもよい。また、拡散防止層１１５が導電層であっても、微細化の観点（特に本実施形態のようにゲートラスト法を用いる場合）からは、拡散防止層１１５の厚さは５ｎｍ程度以下であることが好ましく、ゲート電極抵抗の低減の観点からは、拡散防止層１１５の厚さは２ｎｍ程度以下であることがより好ましい。特に、２０ｎｍ世代以降を想定した場合、拡散防止層１１５の厚さのみならず、実効仕事関数を決定するｐチャネル用金属含有膜１１４及びｎチャネル用金属含有膜１１７の厚さについても、数ｎｍ以下程度に抑制することが望ましい。
【００５３】
また、本実施形態のように、ｐチャネル用金属含有膜１１４がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなり、ｎチャネル用金属含有膜１１７がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる場合、拡散防止層１１５は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜１１４がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＷ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層１１５は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜１１４がＰｔ、Ｐｄ若しくはＲｕ等の貴金属からなる場合、拡散防止層１１５は、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜１１４がＴｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物からなる場合、拡散防止層１１５は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物から構成されていてもよい。
【００５４】
また、本実施形態において、拡散防止層１１５を形成するために、例えばｐチャネル用金属含有膜１１４の表面改質を行ってもよい。表面改質の具体的方法としては、簡単には、拡散防止効果のある元素、例えば窒素及び酸素の少なくとも一方を含む雰囲気中で熱処理を行う方法がある。このような方法を用いると、ｐチャネル用金属含有膜１１４を構成する材料の酸化物、窒化物又は酸窒化物からなる拡散防止層１１５が形成される。尚、窒素及び酸素の少なくとも一方を含む雰囲気中での熱処理に代えて、例えば窒素及び酸素の少なくとも一方を含むガスからなるプラズマにｐチャネル用金属含有膜１１４の表面を曝してもよい。このようなプラズマ処理を行う場合、処理深さの点で、図２（ｃ）に示すｎチャネル用金属含有膜１１７の形成前に行うのが効果的である。
【００５５】
また、本実施形態において、ｐチャネル用金属含有膜１１４の表面改質を用いずに、ｐチャネル用金属含有膜１１４上に拡散防止層１１５を成膜してもよい。例えばＴｉ又はＴａ等からなる高融点金属ターゲットを用いて、窒素及び酸素の少なくとも一方を含む雰囲気中で反応性スパッタを行うことによって、拡散防止層１１５を成膜してもよい。拡散防止層１１５を成膜する場合、ピンホールの発生を防止する観点から、拡散防止層１１５の厚さは１ｎｍ程度以上であることが好ましい。
【００５６】
また、本実施形態においては、図２（ｃ）に示すｎチャネル用金属含有膜１１７の形成前に拡散防止層１１５を形成したが、これに代えて、ｎチャネル用金属含有膜１１７の形成後に、例えば窒素及び酸素の少なくとも一方のイオン注入を行うことにより、ｐチャネル用金属含有膜１１４とｎチャネル用金属含有膜１１７との積層界面近傍を改質して拡散防止層１１５を形成してもよい。この場合、ｐチャネル用金属含有膜１１４の上面近傍（つまり表面部）のみならず、ｎチャネル用金属含有膜１１７の下面近傍にも拡散防止層１１５を形成することができるので、拡散防止効果を高めるのに効果的である。
【００５７】
また、本実施形態においては、図２（ａ）〜（ｃ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜１１４を形成した後、ｐチャネル用金属含有膜１１４上に拡散防止層１１５を形成し、その後、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜１１４及び拡散防止層１１５をエッチバックして選択的に除去した。しかし、これに代えて、図３（ａ）〜（ｃ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜１１４を形成した後、ＰＭＩＳ領域を覆うマスクパターン１１６を用いて、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜１１４をエッチバックして選択的に除去し、その後、残存するｐチャネル用金属含有膜１１４上に拡散防止層１１５を形成してもよい。尚、ｐチャネル用金属含有膜１１４の選択的除去と拡散防止層１１５の形成との前後関係については、各ゲート電極材料の組み合わせによって決まる選択性等に応じて最適のシーケンスを選択すればよい。具体的には、図２（ａ）〜（ｃ）に示すシーケンスの場合、ｐチャネル用金属含有膜１１４及び拡散防止層１１５のエッチングは複雑になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜１１３に対するダメージは、ｐチャネル用金属含有膜１１４及び拡散防止層１１５のエッチングによる１回だけ生じる。一方、図３（ａ）〜（ｃ）に示すシーケンスの場合、ｐチャネル用金属含有膜１１４のエッチングは簡単になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜１１３に対するダメージは、ｐチャネル用金属含有膜１１４のエッチング、及び拡散防止層１１５の形成による２回生じる。
【００５８】
また、本実施形態においては、ｐチャネル用金属含有膜１１４を先に形成したため、ｐチャネル用ゲート電極１２０ｂが、ｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの積層構造を持つので、ｐチャネル用ゲート電極１２０ｂにおけるｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間に拡散防止層１１５ｂを形成した。しかし、これに代えて、ｎチャネル用金属含有膜を先に形成することにより、ｎチャネル用ゲート電極が、ｎチャネル用金属含有膜とｐチャネル用金属含有膜との積層構造を持ち、それに対応して、ｎチャネル用ゲート電極におけるｎチャネル用金属含有膜とｐチャネル用金属含有膜との間に拡散防止層を形成してもよい。このとき、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなり、ｐチャネル用金属含有膜がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物から構成されていてもよい。
【００５９】
また、本実施形態において、ｐチャネル用金属含有膜１１４及びｎチャネル用金属含有膜１１７はそれぞれ仕事関数調整層を含んでいても良い。また、本実施形態において、ｎチャネル用ゲート電極１２０ａをｎチャネル用金属含有膜１１７ａ及び導電膜１１８ａから構成し、ｐチャネル用ゲート電極１２０ｂをｐチャネル用金属含有膜１１４ｂ、拡散防止層１１５ｂ、ｎチャネル用金属含有膜１１７ｂ及び導電膜１１８ｂから構成したが、リセス１１１ａ及び１１１ｂの寸法によっては、少なくともｐチャネル用ゲート電極１２０ｂが導電膜１１８を含まない場合もあり得る。
【００６０】
また、本実施形態において、ｐチャネル用ゲート電極１２０ｂにおけるｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間の合金化反応を防止するために、ｐチャネル用金属含有膜１１４ｂとｎチャネル用金属含有膜１１７ｂとの間に拡散防止層１１５ｂを形成した。しかし、ｎチャネル用ゲート電極１２０ａにおけるｎチャネル用金属含有膜１１７ａと導電膜１１８ａとの間でも合金化反応が生じる恐れがある場合には、ｎチャネル用金属含有膜１１７ａと導電膜１１８ａとの間に拡散防止層を形成してもよいことは言うまでもない。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、第１の実施形態１ではゲートラスト法を用いてＭＩＳＦＥＴ形成を行ったのに対して、本実施形態ではゲートファースト法を用いてＭＩＳＦＥＴ形成を行う。
【００６２】
図４（ａ）〜（ｅ）及び図５（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６３】
まず、図４（ａ）に示すように、例えばシリコン（Ｓｉ）からなる基板２００の上部に、例えばシャロウトレンチ分離（ＳＴＩ）構造を有する素子分離領域２０１を選択的に形成することにより、ｎチャネルＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ領域という）とｐチャネルＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ領域という）とを区画する。続いて、例えばイオン注入法により、ＮＭＩＳ領域の基板２００にｐ型ウェル領域２０２ａを形成し、ＰＭＩＳ領域の基板２００にｎ型ウェル領域２０２ｂを形成する。続いて、基板２００の表面に対して、例えば公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行った後、当該表面が清浄化された基板２００に対して、例えば温度が６００℃〜１０００℃程度の酸素雰囲気で熱処理を行う。これにより、ＮＭＩＳ領域及びＰＭＩＳ領域（つまりＣＭＩＳデバイス形成領域）の基板２００の上に、例えばシリコン酸化膜（ＳｉＯ2 膜）からなる厚さ１ｎｍ程度の下地膜２０３が形成される。ここで、例えばウェット処理を用いて、例えばケミカルシリコン酸化膜やＩＳＳＧ膜からなる下地膜２０３を形成してもよい。次に、下地膜２０３上に、例えばＡＬＤ法を用いて、例えば絶縁性金属酸化物からなる厚さ３ｎｍ程度の高誘電率絶縁膜２０４を成膜する。具体的には、高誘電率絶縁膜２０４として、例えばＨｆＯ2 膜を成膜する場合、Ｈｆ原料としてＨｆＣｌ4 を、酸化材としてＨ2 Ｏを用いると共に成膜温度を２００〜４００℃に設定し、ＨｆＣｌ4 の供給、パージ、Ｈ2 Ｏの供給及びパージのサイクルを繰り返し行うことによって、ＨｆＯ2 を原子層レベルで成長させて、所望の厚さを持つＨｆＯ2 膜からなる高誘電率絶縁膜２０４を得ることができる。
【００６４】
ＣＭＩＳトランジスタを構成するには、高誘電率絶縁膜２０４の形成後、ＰＭＩＳ領域及びＮＭＩＳ領域のそれぞれにおいて、バンドエッジ（価電子帯及び伝導帯）付近の好適な仕事関数を持った異種のゲート電極用金属含有膜（ｐチャネル用金属含有膜及びｎチャネル用金属含有膜）を形成する必要がある。ここで、ｐチャネル用金属含有膜及びｎチャネル用金属含有膜のいずれを先に形成するかは、各ゲート電極材料の加工時の選択性等を考慮して決定すべきことであるが、以下、本実施形態では、ｐチャネル用金属含有膜を先に形成する場合を例として説明する。
【００６５】
高誘電率絶縁膜２０４の形成後、図４（ａ）に示すように、高誘電率絶縁膜２０４上に、ＰＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｐチャネル用金属含有膜２０５を形成する。
【００６６】
次に、図４（ｂ）に示すように、ｐチャネル用金属含有膜２０５上に、ＰＭＩＳ領域を覆うマスクパターン２０６を形成した後、当該マスクパターン２０６を用いて、図４（ｃ）に示すように、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜２０５をエッチバックして除去し、その後、マスクパターン２０６を除去する。
【００６７】
続いて、図４（ｄ）に示すように、ｐチャネル用金属含有膜２０５と、後述するｎチャネル用金属含有膜２０８（図４（ｅ）参照）との間の合金化反応（特に後述するソース／ドレイン領域形成に伴う不純物活性化熱処理等の高温プロセスに起因する合金化反応）を抑制するために、例えばｐチャネル用金属含有膜２０５の表面部に対して改質処理を実施して拡散防止層２０７を形成する。拡散防止層２０７については後で詳細に述べる。
【００６８】
次に、図４（ｅ）に示すように、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜２０４上、及びＰＭＩＳ領域に位置する拡散防止層２０７上に、ＮＭＩＳＦＥＴに好適な仕事関数を持った材料、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる厚さ数ｎｍ〜十数ｎｍ程度のｎチャネル用金属含有膜２０８を形成する。
【００６９】
次に、ゲート電極抵抗値を所望の値に下げるために、図５（ａ）に示すように、ｎチャネル用金属含有膜２０８上に、例えば、導電性ポリシリコン、又はＴｉ、Ｔａ、Ｗ若しくはＮｉ等の金属若しくは当該金属の窒化物等からなる厚さ数十ｎｍ程度の導電膜２０９を形成する。続いて、例えばリソグラフィ技術により、導電膜２０９上に、ＮＭＩＳ領域及びＰＭＩＳ領域それぞれのゲート電極形成領域を覆うマスクパターン２１０を形成する。
【００７０】
次に、マスクパターン２１０を用いて、例えば塩素（Ｃｌ2 ）ガスを主成分とするエッチングガス等によるドライエッチング又はウェットエッチングを行うことによって、図５（ｂ）に示すように、導電膜２０９、ｎチャネル用金属含有膜２０８、拡散防止層２０７及びｐチャネル用金属含有膜２０５を順次パターニングした後、マスクパターン２１０を除去する。これにより、ＮＭＩＳ領域においては、ｎチャネル用金属含有膜２０８ａ及び導電膜２０９ａからなるｎチャネル用ゲート電極２１２ａが形成されると共に、ＰＭＩＳ領域においては、ｐチャネル用金属含有膜２０５ｂ、拡散防止層２０７ｂ、ｎチャネル用金属含有膜２０８ｂ及び導電膜２０９ｂからなるｐチャネル用ゲート電極２１２ｂが形成される。このとき、ｎチャネル用ゲート電極２１２ａ及びｐチャネル用ゲート電極２１２ｂのそれぞれの外側に位置する部分の下地膜２０３及び高誘電率絶縁膜２０４が除去されて、基板２００とｎチャネル用ゲート電極２１２ａとの間に、下地膜２０３ａ及び高誘電率絶縁膜２０４ａからなるゲート絶縁膜２１１ａが形成されると共に、基板２００とｐチャネル用ゲート電極２１２ｂとの間に、下地膜２０３ｂ及び高誘電率絶縁膜２０４ｂからなるゲート絶縁膜２１１ｂが形成される。
【００７１】
尚、図５（ｂ）に示すゲートパターニング工程における加工性及び選択性を良好に保つためには、ｐチャネル用金属含有膜２０５、拡散防止層２０７及びｎチャネル用金属含有膜２０８のそれぞれの厚さを、所望の実効仕事関数を実現できる最低限の厚さに抑えることが望ましい。特に、２０ｎｍ世代以降を想定した場合、実効仕事関数を決定するｐチャネル用金属含有膜２０５、拡散防止層２０７及びｎチャネル用金属含有膜２０８のそれぞれの厚さを数ｎｍ以下程度に抑制することが望ましい。
【００７２】
次に、ｎチャネル用ゲート電極２１２ａ及びｐチャネル用ゲート電極２１２ｂのそれぞれの側面上にオフセットスペーサ（図示省略）を形成した後、図５（ｃ）に示すように、例えばイオン注入法により、基板２００の上部におけるｎチャネル用ゲート電極２１２ａの両側にｎ型エクステンション領域２１３ａを形成し、基板２００の上部におけるｐチャネル用ゲート電極２１２ｂの両側にｐ型エクステンション領域２１３ｂを形成する。
【００７３】
次に、図５（ｄ）に示すように、ｎチャネル用ゲート電極２１２ａ及びｐチャネル用ゲート電極２１２ｂのそれぞれの側面上に、前述のオフセットスペーサを介して、例えば窒化シリコンからなる絶縁性サイドウォールスペーサ２１４ａ及び２１４ｂを形成する。その後、例えばイオン注入法により、基板２００の上部におけるｎチャネル用ゲート電極２１２ａ及び絶縁性サイドウォールスペーサ２１４ａの両側にｎ型ソース／ドレイン領域２１５ａを形成し、基板２００の上部におけるｐチャネル用ゲート電極２１２ｂ及び絶縁性サイドウォールスペーサ２１４ｂの両側にｐ型ソース／ドレイン領域２１５ｂを形成する。その後、例えば１０００℃以上の温度で、ｎ型エクステンション領域２１３ａ及びｐ型エクステンション領域２１３ｂ並びにｎ型ソース／ドレイン領域２１５ａ及びｐ型ソース／ドレイン領域２１５ｂのそれぞれに注入された不純物に対して活性化アニールを行う。
【００７４】
その後、図示は省略しているが、ｎ型ソース／ドレイン領域２１５ａ及びｐ型ソース／ドレイン領域２１５ｂのそれぞれの表面部をシリサイド化することによって、ゲートファースト型トランジスタの基本構造が完成する。
【００７５】
以上に説明したように、本実施形態によると、ｐチャネル用ゲート電極２１２ｂにおけるｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間に拡散防止層２０７ｂが形成されている。このため、ゲート電極形成後のソース／ドレイン領域形成に伴う不純物活性化熱処理等の工程において例えば１０００℃以上の熱負荷が加えられたとしても、ｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間の合金化反応を抑制して所望の仕事関数を得ることができるので、適正な閾値電圧Ｖｔが得られるデュアルメタルゲート構造を実現できる。
【００７６】
尚、本実施形態において、拡散防止層２０７は、ゲート電極抵抗の低減の観点からは、導電層であることが好ましいが、トンネル効果を生じる極薄（例えば２ｎｍ程度以下）の絶縁層であってもよい。また、拡散防止層２０７が導電層であっても、微細化の観点からは、拡散防止層２０７の厚さは５ｎｍ程度以下であることが好ましく、ゲート電極抵抗の低減の観点からは、拡散防止層２０７の厚さは２ｎｍ程度以下であることがより好ましい。特に、２０ｎｍ世代以降を想定した場合、拡散防止層２０７の厚さのみならず、実効仕事関数を決定するｐチャネル用金属含有膜２０５及びｎチャネル用金属含有膜２０８の厚さについても、数ｎｍ以下程度に抑制することが望ましい。
【００７７】
また、本実施形態のように、ｐチャネル用金属含有膜２０５がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなり、ｎチャネル用金属含有膜２０８がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなる場合、拡散防止層２０７は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜２０５がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＷ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層２０７は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜２０５がＰｔ、Ｐｄ若しくはＲｕ等の貴金属からなる場合、拡散防止層２０７は、Ｐｔ、Ｐｄ若しくはＲｕ等の貴金属の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｐチャネル用金属含有膜２０５がＴｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物からなる場合、拡散防止層２０７は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物から構成されていてもよい。
【００７８】
また、本実施形態において、拡散防止層２０７を形成するために、例えばｐチャネル用金属含有膜２０５の表面改質を行ってもよい。表面改質の具体的方法としては、簡単には、拡散防止効果のある元素、例えば窒素及び酸素の少なくとも一方を含む雰囲気中で熱処理を行う方法がある。このような方法を用いると、ｐチャネル用金属含有膜２０５を構成する材料の酸化物、窒化物又は酸窒化物からなる拡散防止層２０７が形成される。尚、窒素及び酸素の少なくとも一方を含む雰囲気中での熱処理に代えて、例えば窒素及び酸素の少なくとも一方を含むガスからなるプラズマにｐチャネル用金属含有膜２０５の表面を曝してもよい。このようなプラズマ処理を行う場合、処理深さの点で、図４（ｅ）に示すｎチャネル用金属含有膜２０８の形成前に行うのが効果的である。
【００７９】
また、本実施形態において、ｐチャネル用金属含有膜２０５の表面改質を用いずに、ｐチャネル用金属含有膜２０５上に拡散防止層２０７を成膜してもよい。例えばＴｉ又はＴａ等からなる高融点金属ターゲットを用いて、窒素及び酸素の少なくとも一方を含む雰囲気中で反応性スパッタを行うことによって、拡散防止層２０７を成膜してもよい。拡散防止層２０７を成膜する場合、ピンホールの発生を防止する観点から、拡散防止層２０７の厚さは１ｎｍ程度以上であることが好ましい。
【００８０】
また、本実施形態においては、図４（ｅ）に示すｎチャネル用金属含有膜２０８の形成前に拡散防止層２０７を形成したが、これに代えて、ｎチャネル用金属含有膜２０８の形成後に、例えば窒素及び酸素の少なくとも一方のイオン注入を行うことにより、ｐチャネル用金属含有膜２０５とｎチャネル用金属含有膜２０８との積層界面近傍を改質して拡散防止層２０７を形成してもよい。この場合、ｐチャネル用金属含有膜２０５の上面近傍（つまり表面部）のみならず、ｎチャネル用金属含有膜２０８の下面近傍にも拡散防止層２０７を形成することができるので、拡散防止効果を高めるのに効果的である。
【００８１】
また、本実施形態においては、図４（ａ）〜（ｄ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜２０５を形成した後、ＰＭＩＳ領域を覆うマスクパターン２０６を用いて、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜２０５をエッチバックして選択的に除去し、その後、残存するｐチャネル用金属含有膜２０５上に拡散防止層２０７を形成した。しかし、これに代えて、図６（ａ）〜（ｄ）に示すように、ＣＭＩＳデバイス形成領域全体にｐチャネル用金属含有膜２０５を形成した後、ｐチャネル用金属含有膜２０５上に拡散防止層２０７を形成し、その後、ＮＭＩＳ領域に位置する部分のｐチャネル用金属含有膜２０５及び拡散防止層２０７をエッチバックして選択的に除去してもよい。尚、ｐチャネル用金属含有膜２０５の選択的除去と拡散防止層２０７の形成との前後関係については、各ゲート電極材料の組み合わせによって決まる選択性等に応じて最適のシーケンスを選択すればよい。具体的には、図４（ａ）〜（ｄ）に示すシーケンスの場合、ｐチャネル用金属含有膜２０５のエッチングは簡単になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜２０４に対するダメージは、ｐチャネル用金属含有膜２０５のエッチング、及び拡散防止層２０７の形成による２回生じる。一方、図６（ａ）〜（ｄ）に示すシーケンスの場合、ｐチャネル用金属含有膜２０５及び拡散防止層２０７のエッチングは複雑になるものの、ＮＭＩＳ領域に位置する部分の高誘電率絶縁膜２０４に対するダメージは、ｐチャネル用金属含有膜２０５及び拡散防止層２０７のエッチングによる１回だけ生じる。
【００８２】
また、本実施形態においては、ｐチャネル用金属含有膜２０５を先に形成したため、ｐチャネル用ゲート電極２１２ｂが、ｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの積層構造を持つので、ｐチャネル用ゲート電極２１２ｂにおけるｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間に拡散防止層２０７ｂを形成した。しかし、これに代えて、ｎチャネル用金属含有膜を先に形成することにより、ｎチャネル用ゲート電極が、ｎチャネル用金属含有膜とｐチャネル用金属含有膜との積層構造を持ち、それに対応して、ｎチャネル用ゲート電極におけるｎチャネル用金属含有膜とｐチャネル用金属含有膜との間に拡散防止層を形成してもよい。このとき、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなり、ｐチャネル用金属含有膜がＰｔ、Ｐｄ若しくはＲｕ等の貴金属、又はＴｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む酸化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物からなる場合、拡散防止層は、例えばＴｉ又はＴａを含む金属窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物から構成されていてもよい。或いは、ｎチャネル用金属含有膜がＨｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物からなる場合、拡散防止層は、ｎチャネル用金属含有膜を構成する材料の酸化物から構成されていてもよい。
【００８３】
また、本実施形態において、ｐチャネル用金属含有膜２０５及びｎチャネル用金属含有膜２０８はそれぞれ仕事関数調整層を含んでいても良い。また、本実施形態において、ｎチャネル用ゲート電極２１２ａをｎチャネル用金属含有膜２０８ａ及び導電膜２０９ａから構成し、ｐチャネル用ゲート電極２１２ｂをｐチャネル用金属含有膜２０５ｂ、拡散防止層２０７ｂ、ｎチャネル用金属含有膜２０８ｂ及び導電膜２０９ｂから構成したが、少なくともｐチャネル用ゲート電極２１２ｂが導電膜２０９を含まない場合もあり得る。
【００８４】
また、本実施形態において、ｐチャネル用ゲート電極２１２ｂにおけるｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０８ｂとの間の合金化反応を防止するために、ｐチャネル用金属含有膜２０５ｂとｎチャネル用金属含有膜２０７ｂとの間に拡散防止層２０７ｂを形成した。しかし、ｎチャネル用ゲート電極２１２ａにおけるｎチャネル用金属含有膜２０８ａと導電膜２０９ａとの間でも合金化反応が生じる恐れがある場合には、ｎチャネル用金属含有膜２０８ａと導電膜２０９ａとの間に拡散防止層を形成してもよいことは言うまでもない。
【産業上の利用可能性】
【００８５】
本発明は、仕事関数を決定する金属含有膜を含むゲート電極を有する半導体装置において、異種のゲート電極用金属含有膜の積層構造における界面合金化反応を抑制して所望の仕事関数を得ることを可能とするものであり、適切な閾値電圧を有するＣＭＩＳ型の半導体装置等の実現に有用である。
【符号の説明】
【００８６】
１００ 基板
１０２ 素子分離領域
１０３ａ ｐ型ウェル領域
１０３ｂ ｎ型ウェル領域
１０４ 絶縁膜
１０４ａ、１０４ｂ ダミーゲート絶縁膜
１０５ ダミーゲート電極膜
１０５ａ ｎチャネル用ダミーゲート電極
１０５ｂ ｐチャネル用ダミーゲート電極
１０６ マスクパターン
１０７ａ ｎ型エクステンション領域
１０７ｂ ｐ型エクステンション領域
１０８ａ、１０８ｂ 絶縁性サイドウォールスペーサ
１０９ａ ｎ型ソース／ドレイン領域
１０９ｂ ｐ型ソース／ドレイン領域
１１０ 層間絶縁膜
１１１ａ、１１１ｂ リセス
１１２ａ、１１２ｂ 下地膜
１１３、１１３ａ、１１３ｂ 高誘電率絶縁膜
１１４、１１４ｂ ｐチャネル用金属含有膜
１１５、１１５ｂ 拡散防止層
１１６ マスクパターン
１１７、１１７ａ、１１７ｂ ｎチャネル用金属含有膜
１１８、１１８ａ、１１８ｂ 導電膜
１１９ａ、１１９ｂ ゲート絶縁膜
１２０ａ ｎチャネル用ゲート電極
１２０ｂ ｐチャネル用ゲート電極
２００ 基板
２０１ 素子分離領域
２０２ａ ｐ型ウェル領域
２０２ｂ ｎ型ウェル領域
２０３、２０３ａ、２０３ｂ 下地膜
２０４、２０４ａ、２０４ｂ 高誘電率絶縁膜
２０５、２０５ｂ ｐチャネル用金属含有膜
２０６ マスクパターン
２０７、２０７ｂ 拡散防止層
２０８、２０８ａ、２０８ｂ ｎチャネル用金属含有膜
２０９、２０９ａ、２０９ｂ 導電膜
２１０ マスクパターン
２１１ａ、２１１ｂ ゲート絶縁膜
２１２ａ ｎチャネル用ゲート電極
２１２ｂ ｐチャネル用ゲート電極
２１３ａ ｎ型エクステンション領域
２１３ｂ ｐ型エクステンション領域
２１４ａ、２１４ｂ 絶縁性サイドウォールスペーサ
２１５ａ ｎ型ソース／ドレイン領域
２１５ｂ ｐ型ソース／ドレイン領域
【特許請求の範囲】
【請求項１】
第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置であって、
前記第１のゲート電極は、第１の仕事関数を有する第１の金属含有膜と、前記第１の金属含有膜上に形成されており且つ第２の仕事関数を有する第２の金属含有膜とを含み、
前記第２のゲート電極は、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含み、
前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に拡散防止層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物からなることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、
前記第２導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、
前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属からなり、
前記第２の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記拡散防止層は、Ｔｉ又はＴａを含む酸化物からなることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第１の金属含有膜は、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属からなり、
前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物からなることを特徴とする半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記第１の金属含有膜は、貴金属からなり、
前記拡散防止層は、貴金属の酸化物、窒化物又は酸窒化物からなることを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置において、
前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物からなり、
前記拡散防止層は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物からなることを特徴とする半導体装置。
【請求項８】
請求項１又は２に記載の半導体装置において、
前記第１導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、
前記第２導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなり、
前記第２の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属からなることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記拡散防止層は、Ｔｉ又はＴａを含む酸化物からなることを特徴とする半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物からなり、
前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物からなることを特徴とする半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物からなり、
前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物からなることを特徴とする半導体装置。
【請求項１２】
請求項８に記載の半導体装置において、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物からなり、
前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物からなることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの下に、高誘電率絶縁膜を含むゲート絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記ゲート絶縁膜は、前記高誘電率絶縁膜の下に形成されており且つシリコン酸化膜からなる下地膜を含むことを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極はそれぞれ、前記第２の金属含有膜上に形成された導電膜を含むことを特徴とする半導体装置。
【請求項１６】
第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板における前記第１導電型ＭＩＳＦＥＴの形成領域の上に、第１の仕事関数を有する第１の金属含有膜を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記第１の金属含有膜の上、及び前記半導体基板における前記第２導電型ＭＩＳＦＥＴの形成領域の上に、第２の仕事関数を有する第２の金属含有膜を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の金属含有膜及び前記第２の金属含有膜をパターニングして、前記第１の金属含有膜及び前記第２の金属含有膜を含む前記第１のゲート電極と、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含む前記第２のゲート電極とを形成する工程（ｃ）とを備え、
前記工程（ａ）と前記工程（ｃ）との間に、前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に介在する拡散防止層を形成する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｄ）において、前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、
前記工程（ｄ）において、酸素及び窒素の少なくとも一方を含む雰囲気中での熱処理又はプラズマ処理によって、前記第１の金属含有膜の表面部を改質することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、
前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、
前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成し、
前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）よりも後に実施され、
前記工程（ｄ）において、酸素及び窒素の少なくとも一方のイオン注入によって、前記第１の金属含有膜の表面部を改質することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、
前記工程（ｄ）において、前記第１の金属含有膜の上に前記拡散防止層を成膜することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、
前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、
前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の上に前記拡散防止層を成膜し、
前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６〜２２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極をゲートラスト法を用いて形成することを特徴とする半導体装置の製造方法。
【請求項１】
第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置であって、
前記第１のゲート電極は、第１の仕事関数を有する第１の金属含有膜と、前記第１の金属含有膜上に形成されており且つ第２の仕事関数を有する第２の金属含有膜とを含み、
前記第２のゲート電極は、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含み、
前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に拡散防止層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物からなることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、
前記第２導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、
前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属からなり、
前記第２の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記拡散防止層は、Ｔｉ又はＴａを含む酸化物からなることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第１の金属含有膜は、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属からなり、
前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物からなることを特徴とする半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記第１の金属含有膜は、貴金属からなり、
前記拡散防止層は、貴金属の酸化物、窒化物又は酸窒化物からなることを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置において、
前記第１の金属含有膜は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属窒化物からなり、
前記拡散防止層は、Ｔｉ、Ｔａ、Ｗ又はＮｉを含む金属酸窒化物からなることを特徴とする半導体装置。
【請求項８】
請求項１又は２に記載の半導体装置において、
前記第１導電型ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、
前記第２導電型ＭＩＳＦＥＴはｐチャネルＭＩＳＦＥＴであり、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物若しくは炭化物からなり、
前記第２の金属含有膜は、Ｔｉ、Ｔａ、Ｗ若しくはＮｉを含む金属窒化物、又は貴金属からなることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記拡散防止層は、Ｔｉ又はＴａを含む酸化物からなることを特徴とする半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の窒化物（但しＴｉ又はＴａの窒化物を除く）若しくは炭化物からなり、
前記拡散防止層は、Ｔｉ又はＴａを含む金属窒化物からなることを特徴とする半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属、前記金属群の中から選ばれた２つ以上の金属の合金、又は前記１つの金属若しくは前記合金の炭化物からなり、
前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物、窒化物又は酸窒化物からなることを特徴とする半導体装置。
【請求項１２】
請求項８に記載の半導体装置において、
前記第１の金属含有膜は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを包含する金属群の中から選ばれた１つの金属の窒化物、又は前記金属群の中から選ばれた２つ以上の金属の合金の窒化物からなり、
前記拡散防止層は、前記第１の金属含有膜を構成する材料の酸化物からなることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの下に、高誘電率絶縁膜を含むゲート絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記ゲート絶縁膜は、前記高誘電率絶縁膜の下に形成されており且つシリコン酸化膜からなる下地膜を含むことを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極はそれぞれ、前記第２の金属含有膜上に形成された導電膜を含むことを特徴とする半導体装置。
【請求項１６】
第１のゲート電極を有する第１導電型ＭＩＳＦＥＴと、第２のゲート電極を有する第２導電型ＭＩＳＦＥＴとを半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板における前記第１導電型ＭＩＳＦＥＴの形成領域の上に、第１の仕事関数を有する第１の金属含有膜を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記第１の金属含有膜の上、及び前記半導体基板における前記第２導電型ＭＩＳＦＥＴの形成領域の上に、第２の仕事関数を有する第２の金属含有膜を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の金属含有膜及び前記第２の金属含有膜をパターニングして、前記第１の金属含有膜及び前記第２の金属含有膜を含む前記第１のゲート電極と、前記第１の金属含有膜を含まないと共に前記第２の金属含有膜を含む前記第２のゲート電極とを形成する工程（ｃ）とを備え、
前記工程（ａ）と前記工程（ｃ）との間に、前記第１のゲート電極における前記第１の金属含有膜と前記第２の金属含有膜との間に介在する拡散防止層を形成する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｄ）において、前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、
前記工程（ｄ）において、酸素及び窒素の少なくとも一方を含む雰囲気中での熱処理又はプラズマ処理によって、前記第１の金属含有膜の表面部を改質することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、
前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、
前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の表面部を改質することによって前記拡散防止層を形成し、
前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）よりも後に実施され、
前記工程（ｄ）において、酸素及び窒素の少なくとも一方のイオン注入によって、前記第１の金属含有膜の表面部を改質することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）よりも前に実施され、
前記工程（ｄ）において、前記第１の金属含有膜の上に前記拡散防止層を成膜することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板における前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に、前記第１の金属含有膜を形成する工程（ａ１）と、前記工程（ａ１）よりも後に、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記第１の金属含有膜を選択的に除去する工程（ａ２）とを含み、
前記工程（ｄ）は、前記工程（ａ１）と前記工程（ａ２）との間に実施され、
前記工程（ｄ）において、前記第１導電型ＭＩＳＦＥＴ及び前記第２導電型ＭＩＳＦＥＴのそれぞれの形成領域の上に形成された前記第１の金属含有膜の上に前記拡散防止層を成膜し、
前記工程（ａ２）において、前記第２導電型ＭＩＳＦＥＴの形成領域の上に形成された部分の前記拡散防止層を選択的に除去することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６〜２２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極をゲートラスト法を用いて形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２３１０７１（Ｐ２０１２−２３１０７１Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９９５７８（Ｐ２０１１−９９５７８）
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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