半導体装置及びその製造方法
【課題】種類の異なる半導体チップの間で接合不良が発生することを防止した半導体装置及びその製造方法を提供する。
【解決手段】配線基板２の一面に実装されたチップ積層体３は、配線基板２の一面とは反対側から順に、一面側に第１のバンプ電極１２と他面側に第２のバンプ電極１３とを有する複数のメモリーチップ１０ａ〜１０ｄを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層し、その上に、一面側に第３のバンプ電極１５と他面側に第４のバンプ電極１６とを有するロジックチップ１１を、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを接合部材１８を介して接合して積層した構造を有する。
【解決手段】配線基板２の一面に実装されたチップ積層体３は、配線基板２の一面とは反対側から順に、一面側に第１のバンプ電極１２と他面側に第２のバンプ電極１３とを有する複数のメモリーチップ１０ａ〜１０ｄを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層し、その上に、一面側に第３のバンプ電極１５と他面側に第４のバンプ電極１６とを有するロジックチップ１１を、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを接合部材１８を介して接合して積層した構造を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Multi Chip Package)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ(Chip on Chip)型の半導体パッケージが注目されている（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２１４２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述したＣｏＣ型の半導体パッケージでは、例えばＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数のメモリーチップを積層したチップ積層体の上に更に、このメモリーチップを制御するロジック回路などが形成されたロジックチップを積層搭載することが検討されている。
【０００６】
しかしながら、メモリーチップとロジックチップとの種類の異なる半導体チップの間では、互いの接続端子（バンプ電極）を構成する電極材料の制約などによって、これら接続端子の間で接合不良が生じる虞があった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体パッケージであって、チップ積層体は、配線基板の一面とは反対側から順に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１の接続端子と第２の接続端子とを接合して積層し、その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある第１の半導体チップの他面とを対向させながら、その間にある第２の接続端子と第３の接続端子とを接合部材を介して接合して積層した構造を有することを特徴とする。
【０００８】
また、本発明に係る半導体装置の製造方法は、少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体パッケージの製造方法であって、チップ積層体を形成する際に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１の接続端子と第２の接続端子とを接合して積層する工程と、積層された複数の第１の半導体チップの最上層に位置する第１の半導体チップの第２の接続端子の上に接合部材を配置する工程と、その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある第１の半導体チップの他面とを対向させながら、その間にある第２の接続端子と第３の接続端子とを接合部材を介して接合して積層する工程とを含むことを特徴とする。
【発明の効果】
【０００９】
以上のように、本発明では、複数の第１の半導体チップを積層し、その上に第２の半導体チップを積層したチップ積層体において、種類の異なる第１の半導体チップと第２の半導体チップとの間で互いの接続端子を接合する際に、これら接続端子の間に接合部材を介在させることによって、電極材料や接合方法などの制約がなく、熱による接合が困難な半導体チップの接続端子同士を良好に接合することが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明を適用した半導体パッケージの一例を示す断面図である。
【図１Ｂ】図１Ａに示す半導体パッケージの要部を拡大して示す断面図である。
【図２Ａ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップを積層する工程を順に示す断面図である。
【図２Ｂ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップを積層する工程を順に示す断面図である。
【図２Ｃ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップを積層する工程を順に示す断面図である。
【図３Ａ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図３Ｂ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図３Ｃ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図３Ｄ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図４Ａ】図１Ａに示す半導体パッケージの製造工程として、第１の接合部材を配置する工程を順に示す断面図である。
【図４Ｂ】図１Ａに示す半導体パッケージの製造工程として、第１の接合部材を配置する工程を順に示す断面図である。
【図４Ｃ】図１Ａに示す半導体パッケージの製造工程として、第１の接合部材を配置する工程を順に示す断面図である。
【図５Ａ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの上にロジックチップを積層する工程を順に示す断面図である。
【図５Ｂ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの上にロジックチップを積層する工程を順に示す断面図である。
【図６Ａ】図１Ａに示す半導体パッケージの製造工程として、ロジックチップとメモリーチップとの間に第２のアンダーフィル材を充填する工程を順に示す断面図である。
【図６Ｂ】図１Ａに示す半導体パッケージの製造工程として、ロジックチップとメモリーチップとの間に第２のアンダーフィル材を充填する工程を順に示す断面図である。
【図７Ａ】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図７Ｂ】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図７Ｃ】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図８】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を第２の封止体で封止する工程を示す断面図である。
【図９】図１Ａに示す半導体パッケージの製造工程として、はんだボールを配置する工程を示す断面図である。
【図１０】図１Ａに示す半導体パッケージの製造工程として、個々の半導体パッケージに分割する工程を示す断面図である。
【図１１Ａ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層した後、第１の封止体で封止する工程を順に示す断面図である。
【図１１Ｂ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層して、第１の封止体で封止する工程を順に示す断面図である。
【図１１Ｃ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層して、第１の封止体で封止する工程を順に示す断面図である。
【図１１Ｄ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層して、第１の封止体で封止する工程を順に示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
（半導体装置）
先ず、本発明を適用した半導体装置の一例として、図１Ａに示すＣｏＣ型の半導体パッケージ１について説明する。
この半導体パッケージ１は、図１Ａに示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３と、このチップ積層体３を覆う第１の封止体４と、この第１の封止体４を覆う第２の封止体５と、配線基板２の他面に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００１３】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、この配線基板２の上面中央部には、チップ積層体３が実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第５の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビア（貫通電極）や配線パターンなどの引回し配線部９（図１Ａ中において模式的に示す。）が設けられている。また、配線基板２の表面は、パッド電極７や接続ランド８などを除いて、例えばソルダーレジストなどの絶縁膜（図示せず。）で覆われている。
【００１４】
チップ積層体３は、配線基板２の一面とは反対側から順に、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数（本例では４つ）のメモリーチップ（第１の半導体チップ）１０ａ〜１０ｄと、この上に、各メモリーチップ１０ａ〜１０ｄを制御するロジック回路などが形成されたロジックチップ（第２の半導体チップ）１１を積層した構造を有している。
【００１５】
このうち、複数のメモリーチップ１０ａ〜１０ｄは、平面視で矩形状を為すと共に、配線基板２よりも小さく、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２と、他面側に複数の第２のバンプ電極（第２の接続端子）１３と、これら第１のバンプ電極１２と第２のバンプ電極１３との間を接続する複数の貫通電極（ＴＳＶ）１４とを有している。そして、これら複数のメモリーチップ１０ａ〜１０ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層されている。
【００１６】
一方、ロジックチップ１１は、平面視で矩形状を為すと共に、メモリーチップ１０ａ〜１０ｄよりも僅かに小さく、一面側に複数の第３のバンプ電極（第３の接続端子）１５と、他面側に複数の第４のバンプ電極（第４の接続端子）１６と、これら第３のバンプ電極１５と第４のバンプ電極１６との間を接続する複数の貫通電極（ＴＳＶ）１７とを有している。また、第４のバンプ電極１６は、例えば３０μｍ程度のＣｕピラーが形成されることによって、第３のバンプ電極１５より高く形成されている。これにより、ロジックチップ１１に反りが発生しても、配線基板２との間で良好に接合を維持できる。
【００１７】
そして、このロジックチップ１１は、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合して積層されている。
【００１８】
チップ積層体３は、配線基板２の一面とロジックチップ１１の他面とを対向させながら、その間からはみ出して設けられた絶縁性の接着部材１９を介して配線基板２の実装領域２ａに接着固定されている。また、その間にある第４のバンプ電極１６とパッド電極７とが第２の接合部材２０を介して接合されている。この第２の接合部材２０には、ワイヤーバンプを用いることができる。
【００１９】
第１の封止体４は、複数のメモリーチップ１０ａ〜１０ｄの各隙間に充填された第１のアンダーフィル材４ａと、ロジックチップ１１とメモリーチップ１０ｄとの隙間に充填された第２のアンダーフィル材４ｂとによって、チップ積層体３を封止している。
【００２０】
第２の封止体５は、第１の封止体４で封止されたチップ積層体３の全体を覆うモールド樹脂によって、配線基板２の一面側を全面的に封止している。
【００２１】
ところで、この半導体パッケージ１では、上述した複数のメモリーチップ１０ａ〜１０ｄを、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する際に、これら第１のバンプ電極１２と第２のバンプ電極１３との接続性を考慮して、例えばＣｕの表面にＳｎＡｇ層が形成された第１のバンプ電極１２と、例えばＣｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３とを用いている。そして、ボンディングツールを用いて約３００℃で加熱しながら荷重を加えることで、これら第１のバンプ電極１２と第２のバンプ電極１３とを熱圧着により接合（フリップチップボンディング）している。
【００２２】
すなわち、複数のメモリーチップ１０ａ〜１０ｄを、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する際は、第１のバンプ電極１２にボンディングツールで加熱溶融される電極材料を用いる一方、第２のバンプ電極１３にそれよりも融点の高い電極材料を用いている。これにより、熱圧着時に、高温のボンディングツールによって加熱された第１のバンプ電極１２が溶融される温度となっても、第２のバンプ電極１３は溶融しないため、ボンディングツールに付着することなく、これら第１のバンプ電極１２と第２のバンプ電極１３とを熱圧着により接合することができる。
【００２３】
一方、ロジックチップ１１は、上述したメモリーチップ１０ａ〜１０ｄのように多段に積層する構成とはなっておらず、例えばＣｕの表面にＮｉＡｕ層が形成された第３のバンプ電極１５及び第４のバンプ電極１６を用いている。したがって、このロジックチップ１１を上記複数のメモリーチップ１０ａ〜１０ｄの上に積層搭載する際は、ロジックチップ１１の第３のバンプ電極１５と、その下にあるメモリーチップ１０ｄの第２のバンプ電極１３とが対向することになる。しかしながら、これら対向する第２のバンプ電極１３及び第３のバンプ電極１５は、何れもＣｕの表面にＮｉＡｕ層が形成された電極材料を用いており、上述したボンディングツールを用いて熱圧着により直接接合することは困難である。
【００２４】
そこで、本発明を適用した半導体パッケージ１では、ロジックチップ１１の第３のバンプ電極１５と、その下にあるメモリーチップ１０ｄの第２のバンプ電極１３との間に第１の接合部材１８を介在させることによって、これらＣｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３と第３のバンプ電極１５とを良好に接合することが可能となっている。この第１の接合部材１８には、第２のバンプ電極１３と第３のバンプ電極１５とを良好に接合できる材料であればよく、例えば、はんだバンプを用いることができる。
【００２５】
以上のように、本発明を適用した半導体パッケージ１では、複数のメモリーチップ１０ａ〜１０ｄを積層し、その上にロジックチップ１１を積層したチップ積層体３において、これら種類の異なるメモリーチップ１０ｄとロジックチップ１１との間で互いのバンプ電極１３，１５を接合する際に、これらバンプ電極１３，１５の間に第１の接合部材１８を介在させることによって、電極材料や接合方法の制約がなく、熱による接合が困難なメモリーチップ１０ｄとロジックチップ１１のバンプ電極１３，１５同士を良好に接合することが可能である。
【００２６】
また、本発明では、図１Ｂに示すように、第２のバンプ電極１３と第３のバンプ電極１５との互いに対向する面に、それぞれ凹部１３ａ，１５ａを設けた構成としてもよい。これら凹部１３ａ，１５ａは、第２のバンプ電極１３及び第３のバンプ電極１５の互いに対向する面の中央部分を凹ませた形状を有している。
【００２７】
この場合、第２のバンプ電極１３と第３のバンプ電極１５との凹部１３ａ，１５ａの間には、第１の接合部材１８を内側に保持するのに十分な空間が形成されるため、第２のバンプ電極１３と第３のバンプ電極１５との接合時に加圧された第１の接合部材（はんだバンプ）１８が、これらバンプ電極１３，１５の間から外側に流出し、ショート等の接合不良が発生することを防止できる。
【００２８】
また、第１の接合部材１８を形成するはんだバンプは、第２のバンプ電極１３と第３のバンプ電極１５との間隔が狭くなり過ぎると、接合時にＡｕの拡散によってＡｕ濃度の高い部分が生じてしまい、接合強度が低下することがある。これに対して、上記凹部１３，１５を設けた構成では、第２のバンプ電極１３と第３のバンプ電極１５との間隔を十分確保できるため、Ａｕ濃度が高くなる部分を減らし、これらバンプ電極１３，１５間の接合強度を高めることが可能である。
【００２９】
因みに、第１の接合部材１８を形成するはんだバンプは、接合時にＣｕの拡散によって一部のはんだが硬い構造のＣｕＳｎ系はんだに変わることで、バンプ電極１３，１５の間からの流出が防止されるものの、Ｃｕが露出した状態からはんだを供給する方式は、Ｃｕの酸化等の問題を招くため適用が困難である。
【００３０】
凹部１３ａ，１５ａの形成方法については、特に限定されないものの、例えば上記貫通電極１４を形成した後に、これに連続するバンプ電極１３，１５をめっき形成する際のめっき条件を調整することで、その中央部分よりも周辺部分のめっき成長速度を高くし、バンプ電極１３，１５の中央部分に凹みを形成することが可能である。
【００３１】
なお、本発明は、第２のバンプ電極１３と第３のバンプ電極１５との互いに対向する少なくとも一方の面に上記凹部１３ａ，１５ｂを設けた構成であればよい。
また、本発明では、複数のメモリーチップ１０ａ〜１０ｄの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合する場合にも、上述したはんだバンプを用いた接合方法や、更に凹部を設けるといった接合方法を適用してもよい。
【００３２】
（半導体パッケージの製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１Ａに示す半導体パッケージ１の製造工程について説明する。
上記半導体パッケージ１を製造する際は、先ず、図２Ａ〜図２Ｃに示すように、例えば厚みが５０μｍ程度の上記複数のメモリーチップ１０ａ〜１０ｄを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する。
【００３３】
具体的には、図２Ａに示すように、吸着ステージ２００上に、１層目のメモリーチップ１０ａを複数の第１のバンプ電極１２が形成された面（一面）を下方に向けた状態で載置する。そして、このメモリーチップ１０ａは、吸着ステージ２００に設けられた複数の吸引孔２０１により吸引されながら、この吸着ステージ２００上に保持される。
【００３４】
この状態から、図２Ｂに示すように、ボンディングツール３００を用いて、２層目のメモリーチップ１０ｂを１層目のメモリーチップ１０ａ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール３００に設けられた吸引孔３０１により２層目のメモリーチップ１０ｂを吸引保持しながら、このボンディングツール３００がメモリーチップ１０ｂを複数の第１のバンプ電極１２が形成された面（一面）を下方に向けた状態で保持する。
【００３５】
このボンディングツール３００は、２層目のメモリーチップ１０ｂの一面と、その下にある１層目のメモリーチップ１０ａの他面とを対向させながら、その間にある第１のバンプ電極１２と第２のバンプ電極１３との位置を合わせた状態で、２層目のメモリーチップ１０ｂを１層目のメモリーチップ１０ａ上に載置する。そして、この状態でボンディングツール３００が約３００℃で加熱しながら荷重を加えることによって、上記Ｃｕの表面にＳｎＡｇ層が形成された第１のバンプ電極１２と、上記Ｃｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３とを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００３６】
これにより、第１のバンプ電極１２と第２のバンプ電極１３との間が電気的に接続（フリップチップ接続）されて、２層目のメモリーチップ１０ｂが１層目のメモリーチップ１０ａ上にフリップチップ実装される。
【００３７】
この状態から更に、図２Ｃに示すように、上述した１層目のメモリーチップ１０ａ上に２層目のメモリーチップ１０ｂをフリップチップ実装する場合と同様の方法を用いて、この２層目のメモリーチップ１０ｂ上に３層目のメモリーチップ１０ｃと、この３層目のメモリーチップ１０ｃ上に４層目のメモリーチップ１０ｄとを、順にフリップチップ実装する。
【００３８】
次に、図３Ａ〜図３Ｄに示すように、上記複数のメモリーチップ１０ａ〜１０ｄを積層した積層体の各隙間に第１のアンダーフィル材４ａを充填し、この第１のアンダーフィル材４ａによりメモリーチップ１０ａ〜１０ｄの積層体を封止する。
【００３９】
具体的には、図３Ａに示すように、塗布ステージ４００上に、上記メモリーチップ１０ａ〜１０ｄの積層体を載置する。この塗布ステージ４００の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、第１のアンダーフィル材４ａとの濡れ性の悪い材料からなる塗布用シート４０１が貼り渡されている。
【００４０】
この状態から、図３Ｂに示すように、液状の第１のアンダーフィル材４ａを供給するディスペンサー５００を用いて、上記メモリーチップ１０ａ〜１０ｄの積層体の端部近傍に向かって第１のアンダーフィル材４ａを塗布する。このとき、第１のアンダーフィル材４ａは、毛細管現象により、各メモリーチップ１０ａ〜１０ｄの間に形成される隙間、及びメモリーチップ１０ａと上記塗布用シート４０１との間に形成される隙間に浸透しながら充填される。また、各隙間からはみ出した第１のアンダーフィル材４ａは、上記塗布用シート４０１によって面内に広がることが抑制される。これにより、各隙間からはみ出す第１のアンダーフィル材４ａの幅を縮小することができる。
【００４１】
この状態から、図３Ｃに示すように、第１のアンダーフィル材４ａを例えば１５０℃程度で加熱（キュア）することで、この第１のアンダーフィル材４ａを硬化させる。そして、第１のアンダーフィル材４ａが硬化した後は、図３Ｄに示すように、この第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体を塗布用シート４０１から引き剥がす。上述したように、塗布用シート４０１には、第１のアンダーフィル材４ａとの濡れ性が悪い材料を用いているため、この第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体は、塗布用シート４０１から容易に引き剥がすことが可能である。
【００４２】
そして、この第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体は、図示を省略する収納用トレイに収容されて、次工程へと送られる。なお、上記メモリーチップ１０ａ〜１０ｄの積層体を第１のアンダーフィル材４ａにより封止する際は、リング状治具に貼り渡した塗布用シート４０１に上記メモリーチップ１０ａ〜１０ｄの積層体を搭載して、このリング状治具の内側に第１のアンダーフィル材４ａを供給するようにしてもよい。
【００４３】
次に、図４Ａ〜図４Ｃに示すように、上記積層体の最上層に位置するメモリーチップ１０ｄの第２のバンプ電極１３の上に第１の接合部材１８を配置する。
【００４４】
具体的には、図４Ａに示すように、上記第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体の上に印刷用マスク６００を配置する。この印刷用マスク６００には、メモリーチップ１０ｄの第２のバンプ電極１３に対応した位置に孔部６０１が設けられている。そして、この印刷用マスク６００の上に、上記第１の接合部材１８となるはんだペーストＰを塗布した後、スキージ６０２を用いてスクリーン印刷を行う。
【００４５】
すなわち、図４Ａから図４Ｂに示すように、スキージ６０２を印刷用マスク６００上で移動させながら、この印刷用マスク６００上に塗布されたはんだペーストＰを孔部６０１に埋め込み配置する。その後、所定の温度でリフローすることで、図４Ｃに示すように、メモリーチップ１０ｄの第２のバンプ電極１３の上に上記はんだバンプからなる第１の接合部材１８が配置される。
【００４６】
次に、図５Ａに示すように、例えば厚みが５０μｍ程度の上記ロジックチップ１１を、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合して積層する。
【００４７】
具体的には、１層目のメモリーチップ１０ａを下方に向けた状態で、上記第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体を吸着ステージ２００上に載置する。そして、この積層体は、吸着ステージ２００の複数の吸引孔２０１により吸引されながら、この吸着ステージ２００上に保持される。
【００４８】
この状態から、ボンディングツール３００を用いて、ロジックチップ１１を最上層（４層目）に位置するメモリーチップ１０ｄ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール３００の吸引孔３０１によりロジックチップ１１を吸引保持しながら、このボンディングツール３００がロジックチップ１１を複数の第３のバンプ電極１５が形成された面（一面）を下方に向けた状態で保持する。
【００４９】
このボンディングツール３００は、ロジックチップ１１の一面と、その下にある４層目のメモリーチップ１０ｄの他面とを対向させながら、その間にある第３のバンプ電極１３と第３のバンプ電極１５との位置を合わせた状態で、ロジックチップ１１を４層目のメモリーチップ１０ｄ上に載置する。そして、この状態でボンディングツール３００が約３００℃で加熱しながら荷重を加えることによって、上記Ｃｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３と、上記Ｃｕの表面にＮｉＡｕ層が形成された第３のバンプ電極１５とを第１の接合部材（はんだバンプ）１８を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００５０】
これにより、第２のバンプ電極１３と第３のバンプ電極１５との間が第１の接合部材（はんだバンプ）１８を介して電気的に接続（フリップチップ接続）されて、ロジックチップ１１が４層目のメモリーチップ１０ｄ上にフリップチップ実装される。
【００５１】
また、このフリップチップ実装後は、図５Ｂに示すように、ロジックチップ１１と４層目のメモリーチップ１０ｄとの間の隙間を広げるようにボンディングツール３００を上方へと移動させる。これにより、第１の接合部材１８を形成するはんだバンプの量を多めにしても、隣接するバンプ電極１３，１５に広がりショートを引き起こすリスクを低減できる。また、はんだバンプの量を多めにすることで、ロジックチップ１１に反りが発生しても良好に接合を維持できる。
【００５２】
また、本発明では、上記図１Ｂに示すように、第２のバンプ電極１３と第３のバンプ電極１５との互いに対向する少なくとも一方の面に、上述した凹部１３ａ，１５ａを形成しておくことで、これら第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合する際に、その接合強度を更に高めることが可能である。
【００５３】
次に、図６Ａ及び図６Ｂに示すように、ロジックチップ１１と４層目のメモリーチップ１０ｄとの隙間に第２のアンダーフィル材４ｂを充填し、この第２のアンダーフィル材４ｂによりロジックチップ１１を封止する。
【００５４】
具体的には、図６Ａに示すように、塗布ステージ４００の塗布用シート４０１上に、上記メモリーチップ１０ａ〜１０ｄ及びロジックチップ１１の積層体を載置した後、液状の第２のアンダーフィル材４ｂを供給するディスペンサー７００を用いて、ロジックチップ１１の端部近傍に向かって第２のアンダーフィル材４ｂを塗布する。
【００５５】
このとき、第２のアンダーフィル材４ｂは、毛細管現象により、ロジックチップ１１と４層目のメモリーチップ１０ｄとの間に形成される隙間に浸透しながら充填される。また、ロジックチップ１１は、４層目のメモリーチップ１０ｄよりも小さいため、隙間からはみ出した第２のアンダーフィル材４ｂは、メモリーチップ１０ｄ上に留まることになる。
【００５６】
この状態から、第２のアンダーフィル材４ｂを例えば１５０℃程度で加熱（キュア）することで、この第２のアンダーフィル材４ｂを硬化させる。そして、第２のアンダーフィル材４ｂが硬化した後は、図３Ｂに示すように、チップ積層体３を上記塗布用シート４０１から引き剥がす。なお、この場合もチップ積層体３を上記塗布用シート４０１から容易に引き剥がすことが可能である。そして、このチップ積層体３は、図示を省略する収納用トレイに収容されて、次工程へと送られる。
【００５７】
次に、図７Ａ〜図７Ｃに示すように、上記配線基板２となる部分が複数並んで形成された母配線基板１００を用意する。この母配線基板１００は、例えば厚み０．１４ｍｍ程度のガラスエポキシ配線基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。また、上記配線基板２となる部分の各パッド電極７上には、上記第２の接合部材２０となるワイヤーバンプが配置されている。
【００５８】
そして、この母配線基板１００の一面に、上記チップ積層体３を上記配線基板２となる部分毎に実装する。具体的には、図７Ａに示すように、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１９を供給するディスペンサー８００を用いて、母配線基板１００上に、上記配線基板２となる部分の実装領域２ａ毎に液状の接着部材１９を塗布する。
【００５９】
この状態から、図７Ｂに示すように、ボンディングツール３００を用いて、チップ積層体３を母配線基板１００の上記配線基板２となる部分の実装領域２ａにフリップ実装する。このフリップチップ実装では、ボンディングツール３００の吸引孔３０１によりチップ積層体３を吸引保持しながら、このボンディングツール３００がチップ積層体３をロジックチップ１１を下方に向けた状態で保持する。
【００６０】
このボンディングツール３００は、ロジックチップ１１と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第４のバンプ電極１６とパッド電極７との位置を合わせた状態で、チップ積層体３を上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツール３００が約３００℃で加熱しながら荷重を加えることによって、第４のバンプ電極１６とパッド電極７とを第２の接合部材（ワイヤーバンプ）２０を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００６１】
これにより、第４のバンプ電極１６とパッド電極７との間が第２の接合部材（ワイヤーバンプ）２０を介して電気的に接続（フリップチップ接続）されて、チップ積層体３が母配線基板１００の配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【００６２】
また、接着部材１９は、図７Ｃに示すように、配線基板２の一面とロジックチップ１１の他面との間からはみ出した状態で硬化される。これにより、チップ積層体３は、この接着部材１９を介して母配線基板１００の配線基板２となる部分の実装領域２ａに接着固定される。
【００６３】
ここで、チップ積層体３を封止する第１の封止体４（第１のアンダーフィル材４ａ及び第２のアンダーフィル材４ｂ）は、このチップ積層体３の各隙間からはみ出す第１及び第２のアンダーフィル材４ａ，４ｂの幅が下層側から上層側に向かって漸次大きくなる、いわゆる逆テーパー形状を有している。この場合、配線基板２の一面とロジックチップ１１の他面との間からはみ出した接着部材１９の這い上がりを防止できるため、ボンディングツール３００への接着部材１９の付着に起因するチップ積層体３の割れや接合不良等の発生を低減できる。
【００６４】
次に、図８に示すように、チップ積層体３を覆うように母配線基板１００の一面側を上記第２の封止体５となるモールド樹脂で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板１００の他面側を保持する下金型（固定型）と、母配線基板１００の一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【００６５】
そして、このトランスファモールド装置の成形金型に、上記チップ積層体３が実装された母配線基板１００をセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００６６】
そして、この状態で、モールド樹脂を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板１００の一面側が上記第２の封止体５となるモールド樹脂で完全に封止される。
【００６７】
本発明では、上述したように、第１の封止体４（第１のアンダーフィル材４ａ及び第２のアンダーフィル材４ｂ）で封止された複数のチップ積層体３を母配線基板１００上に実装した後、この母配線基板１００上を第２の封止体５で一括的に封止することで、ボイド（気泡）の発生を低減できる。
【００６８】
次に、図９に示すように、母配線基板１００の各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、複数の吸着孔（図示せず。）が形成されたボールマウンターのマウントツール９００を用いて、複数のはんだボール６をマウントツール９００で吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板１００の各配線基板２となる部分毎にはんだボール６を接続ランド７上に載置する。そして、母配線基板１００の全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板１００をリフローする。これにより、母配線基板１００の各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【００６９】
次に、図１０に示すように、母配線基板１００を配線基板２となる部分毎に切断することによって個々の半導体パッケージ１に分割する。具体的には、母配線基板１００の第２の封止体５側にダイシングテープ１０００を貼着した後、ダイシングブレード１００１を用いて母配線基板１００をダイシングテープ１０００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１毎に分割される。そして、これら半導体パッケージ１をダイシングテープ１０００から引き剥がすことで、上記図１Ａに示す半導体パッケージ１を得ることができる。
【００７０】
以上のように、本発明を適用した半導体パッケージ１の製造方法では、上述したように、ロジックチップ１１の第３のバンプ電極１５と、その下にあるメモリーチップ１０ｄの第２のバンプ電極１３との間に第１の接合部材１８を介在させることによって、電極材料や接合方法の制約がなく、熱による接合が困難なメモリーチップ１０ｄとロジックチップ１１のバンプ電極１３，１５同士を良好に接合することが可能である。
【００７１】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。なお、以下の説明では、上記半導体パッケージ１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００７２】
例えば、本発明では、図１１Ａ〜図１１Ｄに示すように、複数のメモリーチップ１０ａ〜１０ｄ及びロジックチップ１１を積層した後に、この積層体の各隙間に上記第１の封止体４となるアンダーフィル材を充填するようにしてもよい。この場合、製造工程を簡略化することが可能である。
【００７３】
具体的には、先ず、図１１Ａに示すように、上記図２Ａ〜図２Ｃに示す場合と同様にして、吸着ステージ２００上に、複数のメモリーチップ１０ａ〜１０ｄを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する。
【００７４】
次に、図１１Ｂに示すように、上記図４Ａ〜図４Ｃに示す場合と同様にして、最上層に位置するメモリーチップ１０ｄの第２のバンプ電極１３の上に第１の接合部材１８を配置する。
【００７５】
次に、図１１Ｃに示すように、上記図５Ａ及び図５Ｂに示す場合と同様にして、ロジックチップ１１を、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合して積層した後、ボンディングツール３００（図示せず。）を上方へと移動させながら、ロジックチップ１１と４層目のメモリーチップ１１ｄとの間の隙間を広げるようにする。
【００７６】
次に、図１１Ｄに示すように、上記複数のメモリーチップ１０ａ〜１０ｄ及びロジックチップ１１を積層した積層体の各隙間にアンダーフィル材を充填し、このアンダーフィル材（第１の封止体４）によりチップ積層体３を封止する。
【００７７】
また、上記実施形態では、母配線基板１００上に接着部材１９を塗布した後、チップ積層体３を実装するようにしたが、母配線基板１００上にチップ積層体３を実装した後に、その間に接着部材１９を充填するようにしてもよい。この場合、ロジックチップ１１の第４のバンプ電極１６を高く形成することで、チップ積層体３と母配線基板１００との隙間を広く確保することができ、接着部材１９の充填性を向上できる。
【００７８】
なお、上記チップ積層体３は、４つのメモリーチップ１０ａ〜１０ｄとロジックチップ１１を積層した構成となっているが、メモリーチップの積層数については２つ以上であればよく、このような構成に必ずしも限定されるものではない。
【００７９】
また、上記チップ積層体３は、メモリーチップとロジックチップとを組み合わせた構成となっているが、種類の異なるデバイスを直接接続するチップ積層体であればどのようなチップの組合せ、又はデバイスチップとＳｉインターポーザの組合せに、本発明を適用してもよい。
【００８０】
また、本発明は、上記ＢＧＡ型の半導体パッケージ１に限らず、例えば、ＬＧＡ（Land Grid Array）型やＣＳＰ(Chip Size Package)型などの他の半導体パッケージにも適用可能である。
【符号の説明】
【００８１】
１…半導体パッケージ（半導体装置） ２…配線基板 ２ａ…実装領域 ３…チップ積層体 ４…第１の封止体 ４ａ…第１のアンダーフィル材 ４ｂ…第２のアンダーフィル材 ５…第２の封止体 ６…はんだボール（外部接続端子） ７…パッド電極（第５の接続端子） ８…接続ランド ９…引回し配線部 １０ａ〜１０ｄ…メモリーチップ（第１の半導体チップ） １１…ロジックチップ（第２の半導体チップ） １２…第１のバンプ電極（第１の接続端子） １３…第２のバンプ電極（第２の接続端子） １３ａ…凹部 １４…貫通電極 １５…第３のバンプ電極（第３の接続端子） １５ａ…凹部 １６…第４のバンプ電極（第４の接続端子） １７…貫通電極 １８…第１の接合部材 １９…接着部材 ２０…第２の接合部材 １００…母配線基板
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Multi Chip Package)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ(Chip on Chip)型の半導体パッケージが注目されている（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２１４２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述したＣｏＣ型の半導体パッケージでは、例えばＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数のメモリーチップを積層したチップ積層体の上に更に、このメモリーチップを制御するロジック回路などが形成されたロジックチップを積層搭載することが検討されている。
【０００６】
しかしながら、メモリーチップとロジックチップとの種類の異なる半導体チップの間では、互いの接続端子（バンプ電極）を構成する電極材料の制約などによって、これら接続端子の間で接合不良が生じる虞があった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体パッケージであって、チップ積層体は、配線基板の一面とは反対側から順に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１の接続端子と第２の接続端子とを接合して積層し、その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある第１の半導体チップの他面とを対向させながら、その間にある第２の接続端子と第３の接続端子とを接合部材を介して接合して積層した構造を有することを特徴とする。
【０００８】
また、本発明に係る半導体装置の製造方法は、少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体パッケージの製造方法であって、チップ積層体を形成する際に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１の接続端子と第２の接続端子とを接合して積層する工程と、積層された複数の第１の半導体チップの最上層に位置する第１の半導体チップの第２の接続端子の上に接合部材を配置する工程と、その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある第１の半導体チップの他面とを対向させながら、その間にある第２の接続端子と第３の接続端子とを接合部材を介して接合して積層する工程とを含むことを特徴とする。
【発明の効果】
【０００９】
以上のように、本発明では、複数の第１の半導体チップを積層し、その上に第２の半導体チップを積層したチップ積層体において、種類の異なる第１の半導体チップと第２の半導体チップとの間で互いの接続端子を接合する際に、これら接続端子の間に接合部材を介在させることによって、電極材料や接合方法などの制約がなく、熱による接合が困難な半導体チップの接続端子同士を良好に接合することが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明を適用した半導体パッケージの一例を示す断面図である。
【図１Ｂ】図１Ａに示す半導体パッケージの要部を拡大して示す断面図である。
【図２Ａ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップを積層する工程を順に示す断面図である。
【図２Ｂ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップを積層する工程を順に示す断面図である。
【図２Ｃ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップを積層する工程を順に示す断面図である。
【図３Ａ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図３Ｂ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図３Ｃ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図３Ｄ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの間に第１のアンダーフィル材を充填する工程を順に示す断面図である。
【図４Ａ】図１Ａに示す半導体パッケージの製造工程として、第１の接合部材を配置する工程を順に示す断面図である。
【図４Ｂ】図１Ａに示す半導体パッケージの製造工程として、第１の接合部材を配置する工程を順に示す断面図である。
【図４Ｃ】図１Ａに示す半導体パッケージの製造工程として、第１の接合部材を配置する工程を順に示す断面図である。
【図５Ａ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの上にロジックチップを積層する工程を順に示す断面図である。
【図５Ｂ】図１Ａに示す半導体パッケージの製造工程として、複数のメモリーチップの上にロジックチップを積層する工程を順に示す断面図である。
【図６Ａ】図１Ａに示す半導体パッケージの製造工程として、ロジックチップとメモリーチップとの間に第２のアンダーフィル材を充填する工程を順に示す断面図である。
【図６Ｂ】図１Ａに示す半導体パッケージの製造工程として、ロジックチップとメモリーチップとの間に第２のアンダーフィル材を充填する工程を順に示す断面図である。
【図７Ａ】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図７Ｂ】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図７Ｃ】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図８】図１Ａに示す半導体パッケージの製造工程として、チップ積層体を第２の封止体で封止する工程を示す断面図である。
【図９】図１Ａに示す半導体パッケージの製造工程として、はんだボールを配置する工程を示す断面図である。
【図１０】図１Ａに示す半導体パッケージの製造工程として、個々の半導体パッケージに分割する工程を示す断面図である。
【図１１Ａ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層した後、第１の封止体で封止する工程を順に示す断面図である。
【図１１Ｂ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層して、第１の封止体で封止する工程を順に示す断面図である。
【図１１Ｃ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層して、第１の封止体で封止する工程を順に示す断面図である。
【図１１Ｄ】図１Ａに示す半導体パッケージの別の製造工程として、複数のメモリーチップ及びロジックチップを積層して、第１の封止体で封止する工程を順に示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
（半導体装置）
先ず、本発明を適用した半導体装置の一例として、図１Ａに示すＣｏＣ型の半導体パッケージ１について説明する。
この半導体パッケージ１は、図１Ａに示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３と、このチップ積層体３を覆う第１の封止体４と、この第１の封止体４を覆う第２の封止体５と、配線基板２の他面に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００１３】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、この配線基板２の上面中央部には、チップ積層体３が実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第５の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビア（貫通電極）や配線パターンなどの引回し配線部９（図１Ａ中において模式的に示す。）が設けられている。また、配線基板２の表面は、パッド電極７や接続ランド８などを除いて、例えばソルダーレジストなどの絶縁膜（図示せず。）で覆われている。
【００１４】
チップ積層体３は、配線基板２の一面とは反対側から順に、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数（本例では４つ）のメモリーチップ（第１の半導体チップ）１０ａ〜１０ｄと、この上に、各メモリーチップ１０ａ〜１０ｄを制御するロジック回路などが形成されたロジックチップ（第２の半導体チップ）１１を積層した構造を有している。
【００１５】
このうち、複数のメモリーチップ１０ａ〜１０ｄは、平面視で矩形状を為すと共に、配線基板２よりも小さく、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２と、他面側に複数の第２のバンプ電極（第２の接続端子）１３と、これら第１のバンプ電極１２と第２のバンプ電極１３との間を接続する複数の貫通電極（ＴＳＶ）１４とを有している。そして、これら複数のメモリーチップ１０ａ〜１０ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層されている。
【００１６】
一方、ロジックチップ１１は、平面視で矩形状を為すと共に、メモリーチップ１０ａ〜１０ｄよりも僅かに小さく、一面側に複数の第３のバンプ電極（第３の接続端子）１５と、他面側に複数の第４のバンプ電極（第４の接続端子）１６と、これら第３のバンプ電極１５と第４のバンプ電極１６との間を接続する複数の貫通電極（ＴＳＶ）１７とを有している。また、第４のバンプ電極１６は、例えば３０μｍ程度のＣｕピラーが形成されることによって、第３のバンプ電極１５より高く形成されている。これにより、ロジックチップ１１に反りが発生しても、配線基板２との間で良好に接合を維持できる。
【００１７】
そして、このロジックチップ１１は、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合して積層されている。
【００１８】
チップ積層体３は、配線基板２の一面とロジックチップ１１の他面とを対向させながら、その間からはみ出して設けられた絶縁性の接着部材１９を介して配線基板２の実装領域２ａに接着固定されている。また、その間にある第４のバンプ電極１６とパッド電極７とが第２の接合部材２０を介して接合されている。この第２の接合部材２０には、ワイヤーバンプを用いることができる。
【００１９】
第１の封止体４は、複数のメモリーチップ１０ａ〜１０ｄの各隙間に充填された第１のアンダーフィル材４ａと、ロジックチップ１１とメモリーチップ１０ｄとの隙間に充填された第２のアンダーフィル材４ｂとによって、チップ積層体３を封止している。
【００２０】
第２の封止体５は、第１の封止体４で封止されたチップ積層体３の全体を覆うモールド樹脂によって、配線基板２の一面側を全面的に封止している。
【００２１】
ところで、この半導体パッケージ１では、上述した複数のメモリーチップ１０ａ〜１０ｄを、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する際に、これら第１のバンプ電極１２と第２のバンプ電極１３との接続性を考慮して、例えばＣｕの表面にＳｎＡｇ層が形成された第１のバンプ電極１２と、例えばＣｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３とを用いている。そして、ボンディングツールを用いて約３００℃で加熱しながら荷重を加えることで、これら第１のバンプ電極１２と第２のバンプ電極１３とを熱圧着により接合（フリップチップボンディング）している。
【００２２】
すなわち、複数のメモリーチップ１０ａ〜１０ｄを、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する際は、第１のバンプ電極１２にボンディングツールで加熱溶融される電極材料を用いる一方、第２のバンプ電極１３にそれよりも融点の高い電極材料を用いている。これにより、熱圧着時に、高温のボンディングツールによって加熱された第１のバンプ電極１２が溶融される温度となっても、第２のバンプ電極１３は溶融しないため、ボンディングツールに付着することなく、これら第１のバンプ電極１２と第２のバンプ電極１３とを熱圧着により接合することができる。
【００２３】
一方、ロジックチップ１１は、上述したメモリーチップ１０ａ〜１０ｄのように多段に積層する構成とはなっておらず、例えばＣｕの表面にＮｉＡｕ層が形成された第３のバンプ電極１５及び第４のバンプ電極１６を用いている。したがって、このロジックチップ１１を上記複数のメモリーチップ１０ａ〜１０ｄの上に積層搭載する際は、ロジックチップ１１の第３のバンプ電極１５と、その下にあるメモリーチップ１０ｄの第２のバンプ電極１３とが対向することになる。しかしながら、これら対向する第２のバンプ電極１３及び第３のバンプ電極１５は、何れもＣｕの表面にＮｉＡｕ層が形成された電極材料を用いており、上述したボンディングツールを用いて熱圧着により直接接合することは困難である。
【００２４】
そこで、本発明を適用した半導体パッケージ１では、ロジックチップ１１の第３のバンプ電極１５と、その下にあるメモリーチップ１０ｄの第２のバンプ電極１３との間に第１の接合部材１８を介在させることによって、これらＣｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３と第３のバンプ電極１５とを良好に接合することが可能となっている。この第１の接合部材１８には、第２のバンプ電極１３と第３のバンプ電極１５とを良好に接合できる材料であればよく、例えば、はんだバンプを用いることができる。
【００２５】
以上のように、本発明を適用した半導体パッケージ１では、複数のメモリーチップ１０ａ〜１０ｄを積層し、その上にロジックチップ１１を積層したチップ積層体３において、これら種類の異なるメモリーチップ１０ｄとロジックチップ１１との間で互いのバンプ電極１３，１５を接合する際に、これらバンプ電極１３，１５の間に第１の接合部材１８を介在させることによって、電極材料や接合方法の制約がなく、熱による接合が困難なメモリーチップ１０ｄとロジックチップ１１のバンプ電極１３，１５同士を良好に接合することが可能である。
【００２６】
また、本発明では、図１Ｂに示すように、第２のバンプ電極１３と第３のバンプ電極１５との互いに対向する面に、それぞれ凹部１３ａ，１５ａを設けた構成としてもよい。これら凹部１３ａ，１５ａは、第２のバンプ電極１３及び第３のバンプ電極１５の互いに対向する面の中央部分を凹ませた形状を有している。
【００２７】
この場合、第２のバンプ電極１３と第３のバンプ電極１５との凹部１３ａ，１５ａの間には、第１の接合部材１８を内側に保持するのに十分な空間が形成されるため、第２のバンプ電極１３と第３のバンプ電極１５との接合時に加圧された第１の接合部材（はんだバンプ）１８が、これらバンプ電極１３，１５の間から外側に流出し、ショート等の接合不良が発生することを防止できる。
【００２８】
また、第１の接合部材１８を形成するはんだバンプは、第２のバンプ電極１３と第３のバンプ電極１５との間隔が狭くなり過ぎると、接合時にＡｕの拡散によってＡｕ濃度の高い部分が生じてしまい、接合強度が低下することがある。これに対して、上記凹部１３，１５を設けた構成では、第２のバンプ電極１３と第３のバンプ電極１５との間隔を十分確保できるため、Ａｕ濃度が高くなる部分を減らし、これらバンプ電極１３，１５間の接合強度を高めることが可能である。
【００２９】
因みに、第１の接合部材１８を形成するはんだバンプは、接合時にＣｕの拡散によって一部のはんだが硬い構造のＣｕＳｎ系はんだに変わることで、バンプ電極１３，１５の間からの流出が防止されるものの、Ｃｕが露出した状態からはんだを供給する方式は、Ｃｕの酸化等の問題を招くため適用が困難である。
【００３０】
凹部１３ａ，１５ａの形成方法については、特に限定されないものの、例えば上記貫通電極１４を形成した後に、これに連続するバンプ電極１３，１５をめっき形成する際のめっき条件を調整することで、その中央部分よりも周辺部分のめっき成長速度を高くし、バンプ電極１３，１５の中央部分に凹みを形成することが可能である。
【００３１】
なお、本発明は、第２のバンプ電極１３と第３のバンプ電極１５との互いに対向する少なくとも一方の面に上記凹部１３ａ，１５ｂを設けた構成であればよい。
また、本発明では、複数のメモリーチップ１０ａ〜１０ｄの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合する場合にも、上述したはんだバンプを用いた接合方法や、更に凹部を設けるといった接合方法を適用してもよい。
【００３２】
（半導体パッケージの製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１Ａに示す半導体パッケージ１の製造工程について説明する。
上記半導体パッケージ１を製造する際は、先ず、図２Ａ〜図２Ｃに示すように、例えば厚みが５０μｍ程度の上記複数のメモリーチップ１０ａ〜１０ｄを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する。
【００３３】
具体的には、図２Ａに示すように、吸着ステージ２００上に、１層目のメモリーチップ１０ａを複数の第１のバンプ電極１２が形成された面（一面）を下方に向けた状態で載置する。そして、このメモリーチップ１０ａは、吸着ステージ２００に設けられた複数の吸引孔２０１により吸引されながら、この吸着ステージ２００上に保持される。
【００３４】
この状態から、図２Ｂに示すように、ボンディングツール３００を用いて、２層目のメモリーチップ１０ｂを１層目のメモリーチップ１０ａ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール３００に設けられた吸引孔３０１により２層目のメモリーチップ１０ｂを吸引保持しながら、このボンディングツール３００がメモリーチップ１０ｂを複数の第１のバンプ電極１２が形成された面（一面）を下方に向けた状態で保持する。
【００３５】
このボンディングツール３００は、２層目のメモリーチップ１０ｂの一面と、その下にある１層目のメモリーチップ１０ａの他面とを対向させながら、その間にある第１のバンプ電極１２と第２のバンプ電極１３との位置を合わせた状態で、２層目のメモリーチップ１０ｂを１層目のメモリーチップ１０ａ上に載置する。そして、この状態でボンディングツール３００が約３００℃で加熱しながら荷重を加えることによって、上記Ｃｕの表面にＳｎＡｇ層が形成された第１のバンプ電極１２と、上記Ｃｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３とを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００３６】
これにより、第１のバンプ電極１２と第２のバンプ電極１３との間が電気的に接続（フリップチップ接続）されて、２層目のメモリーチップ１０ｂが１層目のメモリーチップ１０ａ上にフリップチップ実装される。
【００３７】
この状態から更に、図２Ｃに示すように、上述した１層目のメモリーチップ１０ａ上に２層目のメモリーチップ１０ｂをフリップチップ実装する場合と同様の方法を用いて、この２層目のメモリーチップ１０ｂ上に３層目のメモリーチップ１０ｃと、この３層目のメモリーチップ１０ｃ上に４層目のメモリーチップ１０ｄとを、順にフリップチップ実装する。
【００３８】
次に、図３Ａ〜図３Ｄに示すように、上記複数のメモリーチップ１０ａ〜１０ｄを積層した積層体の各隙間に第１のアンダーフィル材４ａを充填し、この第１のアンダーフィル材４ａによりメモリーチップ１０ａ〜１０ｄの積層体を封止する。
【００３９】
具体的には、図３Ａに示すように、塗布ステージ４００上に、上記メモリーチップ１０ａ〜１０ｄの積層体を載置する。この塗布ステージ４００の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、第１のアンダーフィル材４ａとの濡れ性の悪い材料からなる塗布用シート４０１が貼り渡されている。
【００４０】
この状態から、図３Ｂに示すように、液状の第１のアンダーフィル材４ａを供給するディスペンサー５００を用いて、上記メモリーチップ１０ａ〜１０ｄの積層体の端部近傍に向かって第１のアンダーフィル材４ａを塗布する。このとき、第１のアンダーフィル材４ａは、毛細管現象により、各メモリーチップ１０ａ〜１０ｄの間に形成される隙間、及びメモリーチップ１０ａと上記塗布用シート４０１との間に形成される隙間に浸透しながら充填される。また、各隙間からはみ出した第１のアンダーフィル材４ａは、上記塗布用シート４０１によって面内に広がることが抑制される。これにより、各隙間からはみ出す第１のアンダーフィル材４ａの幅を縮小することができる。
【００４１】
この状態から、図３Ｃに示すように、第１のアンダーフィル材４ａを例えば１５０℃程度で加熱（キュア）することで、この第１のアンダーフィル材４ａを硬化させる。そして、第１のアンダーフィル材４ａが硬化した後は、図３Ｄに示すように、この第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体を塗布用シート４０１から引き剥がす。上述したように、塗布用シート４０１には、第１のアンダーフィル材４ａとの濡れ性が悪い材料を用いているため、この第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体は、塗布用シート４０１から容易に引き剥がすことが可能である。
【００４２】
そして、この第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体は、図示を省略する収納用トレイに収容されて、次工程へと送られる。なお、上記メモリーチップ１０ａ〜１０ｄの積層体を第１のアンダーフィル材４ａにより封止する際は、リング状治具に貼り渡した塗布用シート４０１に上記メモリーチップ１０ａ〜１０ｄの積層体を搭載して、このリング状治具の内側に第１のアンダーフィル材４ａを供給するようにしてもよい。
【００４３】
次に、図４Ａ〜図４Ｃに示すように、上記積層体の最上層に位置するメモリーチップ１０ｄの第２のバンプ電極１３の上に第１の接合部材１８を配置する。
【００４４】
具体的には、図４Ａに示すように、上記第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体の上に印刷用マスク６００を配置する。この印刷用マスク６００には、メモリーチップ１０ｄの第２のバンプ電極１３に対応した位置に孔部６０１が設けられている。そして、この印刷用マスク６００の上に、上記第１の接合部材１８となるはんだペーストＰを塗布した後、スキージ６０２を用いてスクリーン印刷を行う。
【００４５】
すなわち、図４Ａから図４Ｂに示すように、スキージ６０２を印刷用マスク６００上で移動させながら、この印刷用マスク６００上に塗布されたはんだペーストＰを孔部６０１に埋め込み配置する。その後、所定の温度でリフローすることで、図４Ｃに示すように、メモリーチップ１０ｄの第２のバンプ電極１３の上に上記はんだバンプからなる第１の接合部材１８が配置される。
【００４６】
次に、図５Ａに示すように、例えば厚みが５０μｍ程度の上記ロジックチップ１１を、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合して積層する。
【００４７】
具体的には、１層目のメモリーチップ１０ａを下方に向けた状態で、上記第１のアンダーフィル材４ａにより封止されたメモリーチップ１０ａ〜１０ｄの積層体を吸着ステージ２００上に載置する。そして、この積層体は、吸着ステージ２００の複数の吸引孔２０１により吸引されながら、この吸着ステージ２００上に保持される。
【００４８】
この状態から、ボンディングツール３００を用いて、ロジックチップ１１を最上層（４層目）に位置するメモリーチップ１０ｄ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール３００の吸引孔３０１によりロジックチップ１１を吸引保持しながら、このボンディングツール３００がロジックチップ１１を複数の第３のバンプ電極１５が形成された面（一面）を下方に向けた状態で保持する。
【００４９】
このボンディングツール３００は、ロジックチップ１１の一面と、その下にある４層目のメモリーチップ１０ｄの他面とを対向させながら、その間にある第３のバンプ電極１３と第３のバンプ電極１５との位置を合わせた状態で、ロジックチップ１１を４層目のメモリーチップ１０ｄ上に載置する。そして、この状態でボンディングツール３００が約３００℃で加熱しながら荷重を加えることによって、上記Ｃｕの表面にＮｉＡｕ層が形成された第２のバンプ電極１３と、上記Ｃｕの表面にＮｉＡｕ層が形成された第３のバンプ電極１５とを第１の接合部材（はんだバンプ）１８を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００５０】
これにより、第２のバンプ電極１３と第３のバンプ電極１５との間が第１の接合部材（はんだバンプ）１８を介して電気的に接続（フリップチップ接続）されて、ロジックチップ１１が４層目のメモリーチップ１０ｄ上にフリップチップ実装される。
【００５１】
また、このフリップチップ実装後は、図５Ｂに示すように、ロジックチップ１１と４層目のメモリーチップ１０ｄとの間の隙間を広げるようにボンディングツール３００を上方へと移動させる。これにより、第１の接合部材１８を形成するはんだバンプの量を多めにしても、隣接するバンプ電極１３，１５に広がりショートを引き起こすリスクを低減できる。また、はんだバンプの量を多めにすることで、ロジックチップ１１に反りが発生しても良好に接合を維持できる。
【００５２】
また、本発明では、上記図１Ｂに示すように、第２のバンプ電極１３と第３のバンプ電極１５との互いに対向する少なくとも一方の面に、上述した凹部１３ａ，１５ａを形成しておくことで、これら第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合する際に、その接合強度を更に高めることが可能である。
【００５３】
次に、図６Ａ及び図６Ｂに示すように、ロジックチップ１１と４層目のメモリーチップ１０ｄとの隙間に第２のアンダーフィル材４ｂを充填し、この第２のアンダーフィル材４ｂによりロジックチップ１１を封止する。
【００５４】
具体的には、図６Ａに示すように、塗布ステージ４００の塗布用シート４０１上に、上記メモリーチップ１０ａ〜１０ｄ及びロジックチップ１１の積層体を載置した後、液状の第２のアンダーフィル材４ｂを供給するディスペンサー７００を用いて、ロジックチップ１１の端部近傍に向かって第２のアンダーフィル材４ｂを塗布する。
【００５５】
このとき、第２のアンダーフィル材４ｂは、毛細管現象により、ロジックチップ１１と４層目のメモリーチップ１０ｄとの間に形成される隙間に浸透しながら充填される。また、ロジックチップ１１は、４層目のメモリーチップ１０ｄよりも小さいため、隙間からはみ出した第２のアンダーフィル材４ｂは、メモリーチップ１０ｄ上に留まることになる。
【００５６】
この状態から、第２のアンダーフィル材４ｂを例えば１５０℃程度で加熱（キュア）することで、この第２のアンダーフィル材４ｂを硬化させる。そして、第２のアンダーフィル材４ｂが硬化した後は、図３Ｂに示すように、チップ積層体３を上記塗布用シート４０１から引き剥がす。なお、この場合もチップ積層体３を上記塗布用シート４０１から容易に引き剥がすことが可能である。そして、このチップ積層体３は、図示を省略する収納用トレイに収容されて、次工程へと送られる。
【００５７】
次に、図７Ａ〜図７Ｃに示すように、上記配線基板２となる部分が複数並んで形成された母配線基板１００を用意する。この母配線基板１００は、例えば厚み０．１４ｍｍ程度のガラスエポキシ配線基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。また、上記配線基板２となる部分の各パッド電極７上には、上記第２の接合部材２０となるワイヤーバンプが配置されている。
【００５８】
そして、この母配線基板１００の一面に、上記チップ積層体３を上記配線基板２となる部分毎に実装する。具体的には、図７Ａに示すように、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１９を供給するディスペンサー８００を用いて、母配線基板１００上に、上記配線基板２となる部分の実装領域２ａ毎に液状の接着部材１９を塗布する。
【００５９】
この状態から、図７Ｂに示すように、ボンディングツール３００を用いて、チップ積層体３を母配線基板１００の上記配線基板２となる部分の実装領域２ａにフリップ実装する。このフリップチップ実装では、ボンディングツール３００の吸引孔３０１によりチップ積層体３を吸引保持しながら、このボンディングツール３００がチップ積層体３をロジックチップ１１を下方に向けた状態で保持する。
【００６０】
このボンディングツール３００は、ロジックチップ１１と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第４のバンプ電極１６とパッド電極７との位置を合わせた状態で、チップ積層体３を上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツール３００が約３００℃で加熱しながら荷重を加えることによって、第４のバンプ電極１６とパッド電極７とを第２の接合部材（ワイヤーバンプ）２０を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００６１】
これにより、第４のバンプ電極１６とパッド電極７との間が第２の接合部材（ワイヤーバンプ）２０を介して電気的に接続（フリップチップ接続）されて、チップ積層体３が母配線基板１００の配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【００６２】
また、接着部材１９は、図７Ｃに示すように、配線基板２の一面とロジックチップ１１の他面との間からはみ出した状態で硬化される。これにより、チップ積層体３は、この接着部材１９を介して母配線基板１００の配線基板２となる部分の実装領域２ａに接着固定される。
【００６３】
ここで、チップ積層体３を封止する第１の封止体４（第１のアンダーフィル材４ａ及び第２のアンダーフィル材４ｂ）は、このチップ積層体３の各隙間からはみ出す第１及び第２のアンダーフィル材４ａ，４ｂの幅が下層側から上層側に向かって漸次大きくなる、いわゆる逆テーパー形状を有している。この場合、配線基板２の一面とロジックチップ１１の他面との間からはみ出した接着部材１９の這い上がりを防止できるため、ボンディングツール３００への接着部材１９の付着に起因するチップ積層体３の割れや接合不良等の発生を低減できる。
【００６４】
次に、図８に示すように、チップ積層体３を覆うように母配線基板１００の一面側を上記第２の封止体５となるモールド樹脂で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板１００の他面側を保持する下金型（固定型）と、母配線基板１００の一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【００６５】
そして、このトランスファモールド装置の成形金型に、上記チップ積層体３が実装された母配線基板１００をセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００６６】
そして、この状態で、モールド樹脂を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板１００の一面側が上記第２の封止体５となるモールド樹脂で完全に封止される。
【００６７】
本発明では、上述したように、第１の封止体４（第１のアンダーフィル材４ａ及び第２のアンダーフィル材４ｂ）で封止された複数のチップ積層体３を母配線基板１００上に実装した後、この母配線基板１００上を第２の封止体５で一括的に封止することで、ボイド（気泡）の発生を低減できる。
【００６８】
次に、図９に示すように、母配線基板１００の各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、複数の吸着孔（図示せず。）が形成されたボールマウンターのマウントツール９００を用いて、複数のはんだボール６をマウントツール９００で吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板１００の各配線基板２となる部分毎にはんだボール６を接続ランド７上に載置する。そして、母配線基板１００の全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板１００をリフローする。これにより、母配線基板１００の各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【００６９】
次に、図１０に示すように、母配線基板１００を配線基板２となる部分毎に切断することによって個々の半導体パッケージ１に分割する。具体的には、母配線基板１００の第２の封止体５側にダイシングテープ１０００を貼着した後、ダイシングブレード１００１を用いて母配線基板１００をダイシングテープ１０００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１毎に分割される。そして、これら半導体パッケージ１をダイシングテープ１０００から引き剥がすことで、上記図１Ａに示す半導体パッケージ１を得ることができる。
【００７０】
以上のように、本発明を適用した半導体パッケージ１の製造方法では、上述したように、ロジックチップ１１の第３のバンプ電極１５と、その下にあるメモリーチップ１０ｄの第２のバンプ電極１３との間に第１の接合部材１８を介在させることによって、電極材料や接合方法の制約がなく、熱による接合が困難なメモリーチップ１０ｄとロジックチップ１１のバンプ電極１３，１５同士を良好に接合することが可能である。
【００７１】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。なお、以下の説明では、上記半導体パッケージ１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００７２】
例えば、本発明では、図１１Ａ〜図１１Ｄに示すように、複数のメモリーチップ１０ａ〜１０ｄ及びロジックチップ１１を積層した後に、この積層体の各隙間に上記第１の封止体４となるアンダーフィル材を充填するようにしてもよい。この場合、製造工程を簡略化することが可能である。
【００７３】
具体的には、先ず、図１１Ａに示すように、上記図２Ａ〜図２Ｃに示す場合と同様にして、吸着ステージ２００上に、複数のメモリーチップ１０ａ〜１０ｄを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２と第２のバンプ電極１３とを接合して積層する。
【００７４】
次に、図１１Ｂに示すように、上記図４Ａ〜図４Ｃに示す場合と同様にして、最上層に位置するメモリーチップ１０ｄの第２のバンプ電極１３の上に第１の接合部材１８を配置する。
【００７５】
次に、図１１Ｃに示すように、上記図５Ａ及び図５Ｂに示す場合と同様にして、ロジックチップ１１を、その一面と、その下にあるメモリーチップ１０ｄの他面とを対向させながら、その間にある第２のバンプ電極１３と第３のバンプ電極１５とを第１の接合部材１８を介して接合して積層した後、ボンディングツール３００（図示せず。）を上方へと移動させながら、ロジックチップ１１と４層目のメモリーチップ１１ｄとの間の隙間を広げるようにする。
【００７６】
次に、図１１Ｄに示すように、上記複数のメモリーチップ１０ａ〜１０ｄ及びロジックチップ１１を積層した積層体の各隙間にアンダーフィル材を充填し、このアンダーフィル材（第１の封止体４）によりチップ積層体３を封止する。
【００７７】
また、上記実施形態では、母配線基板１００上に接着部材１９を塗布した後、チップ積層体３を実装するようにしたが、母配線基板１００上にチップ積層体３を実装した後に、その間に接着部材１９を充填するようにしてもよい。この場合、ロジックチップ１１の第４のバンプ電極１６を高く形成することで、チップ積層体３と母配線基板１００との隙間を広く確保することができ、接着部材１９の充填性を向上できる。
【００７８】
なお、上記チップ積層体３は、４つのメモリーチップ１０ａ〜１０ｄとロジックチップ１１を積層した構成となっているが、メモリーチップの積層数については２つ以上であればよく、このような構成に必ずしも限定されるものではない。
【００７９】
また、上記チップ積層体３は、メモリーチップとロジックチップとを組み合わせた構成となっているが、種類の異なるデバイスを直接接続するチップ積層体であればどのようなチップの組合せ、又はデバイスチップとＳｉインターポーザの組合せに、本発明を適用してもよい。
【００８０】
また、本発明は、上記ＢＧＡ型の半導体パッケージ１に限らず、例えば、ＬＧＡ（Land Grid Array）型やＣＳＰ(Chip Size Package)型などの他の半導体パッケージにも適用可能である。
【符号の説明】
【００８１】
１…半導体パッケージ（半導体装置） ２…配線基板 ２ａ…実装領域 ３…チップ積層体 ４…第１の封止体 ４ａ…第１のアンダーフィル材 ４ｂ…第２のアンダーフィル材 ５…第２の封止体 ６…はんだボール（外部接続端子） ７…パッド電極（第５の接続端子） ８…接続ランド ９…引回し配線部 １０ａ〜１０ｄ…メモリーチップ（第１の半導体チップ） １１…ロジックチップ（第２の半導体チップ） １２…第１のバンプ電極（第１の接続端子） １３…第２のバンプ電極（第２の接続端子） １３ａ…凹部 １４…貫通電極 １５…第３のバンプ電極（第３の接続端子） １５ａ…凹部 １６…第４のバンプ電極（第４の接続端子） １７…貫通電極 １８…第１の接合部材 １９…接着部材 ２０…第２の接合部材 １００…母配線基板
【特許請求の範囲】
【請求項１】
少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体パッケージであって、
前記チップ積層体は、前記配線基板の一面とは反対側から順に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層し、その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある前記第１の半導体チップの他面とを対向させながら、その間にある前記第２の接続端子と前記第３の接続端子とを接合部材を介して接合して積層した構造を有することを特徴とする半導体装置。
【請求項２】
前記第２の接続端子と前記第３の接続端子との互いに対向する面の少なくとも一方の面が凹部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の半導体チップは、それぞれ前記第１の接続端子と前記第２の接続端子との間及び前記第３の接続端子と前記第４の接続端子との間を接続する貫通電極を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の半導体チップの第４の接続端子と、前記配線基板の一面に設けられた第５の接続端子とが接合部材を介して接合されていることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記第２の半導体チップと前記配線基板との間に接着部材が設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記配線基板の一面側に、前記チップ積層体を覆う第１の封止体と、この第１の封止体を覆う第２の封止体とが設けられていることを特徴とする請求項１〜５の何れか一項に記載の半導体装置。
【請求項７】
前記配線基板の他面側に、外部接続端子が設けられていることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
【請求項８】
少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体装置の製造方法であって、
前記チップ積層体を形成する際に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層する工程と、
前記積層された複数の第１の半導体チップの最上層に位置する第１の半導体チップの前記第２の接続端子の上に接合部材を配置する工程と、
その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある前記第１の半導体チップの他面とを対向させながら、その間にある前記第２の接続端子と前記第３の接続端子とを前記接合部材を介して接合して積層する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記最上層に位置する第１の半導体チップとして、前記第２の接続端子の前記接合部材が配置される面に凹部を有する第１の半導体チップを用いることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の半導体チップとして、前記第３の接続端子の前記接合部材を介して前記第２の接続端子と接合される面に凹部を有する第２の半導体チップを用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記チップ積層体を覆うように第１の封止体で封止する工程を含むことを特徴とする請求項８〜１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記チップ積層体を前記第１の封止体で封止する工程は、前記複数の第１の半導体チップを積層した後と、前記第２の半導体チップを積層した後とに分けて行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記チップ積層体を前記第１の封止体で封止する工程は、前記複数の第１の半導体チップと前記第２の半導体チップとを積層した後に連続して行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第２の半導体チップを対向させながら、前記第１の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、
前記第１の封止体で封止されたチップ積層体を覆うように前記母配線基板の一面側を第２の封止体で封止する工程と、
前記母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項１１〜１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の封止体で封止されたチップ積層体を前記母配線基板の一面に実装する際に、
前記母配線基板の前記配線基板となる部分に設けられた第５の接続端子の上に接合部材を配置する工程と、
前記母配線基板の前記配線基板となる部分に接着部材を配置する工程と、
前記母配線基板の一面と前記第２の半導体チップの他面とを対向させながら、その間を前記接着部材で接着すると共に、その間にある前記第４の接続端子と前記第５の接続端子とを前記接合部材を介して接合する工程とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１】
少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体パッケージであって、
前記チップ積層体は、前記配線基板の一面とは反対側から順に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層し、その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある前記第１の半導体チップの他面とを対向させながら、その間にある前記第２の接続端子と前記第３の接続端子とを接合部材を介して接合して積層した構造を有することを特徴とする半導体装置。
【請求項２】
前記第２の接続端子と前記第３の接続端子との互いに対向する面の少なくとも一方の面が凹部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の半導体チップは、それぞれ前記第１の接続端子と前記第２の接続端子との間及び前記第３の接続端子と前記第４の接続端子との間を接続する貫通電極を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の半導体チップの第４の接続端子と、前記配線基板の一面に設けられた第５の接続端子とが接合部材を介して接合されていることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記第２の半導体チップと前記配線基板との間に接着部材が設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記配線基板の一面側に、前記チップ積層体を覆う第１の封止体と、この第１の封止体を覆う第２の封止体とが設けられていることを特徴とする請求項１〜５の何れか一項に記載の半導体装置。
【請求項７】
前記配線基板の他面側に、外部接続端子が設けられていることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
【請求項８】
少なくとも配線基板と、この配線基板の一面に実装されたチップ積層体とを備える半導体装置の製造方法であって、
前記チップ積層体を形成する際に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の第１の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層する工程と、
前記積層された複数の第１の半導体チップの最上層に位置する第１の半導体チップの前記第２の接続端子の上に接合部材を配置する工程と、
その上に、一面側に第３の接続端子と他面側に第４の接続端子とを有する第２の半導体チップを、その一面と、その下にある前記第１の半導体チップの他面とを対向させながら、その間にある前記第２の接続端子と前記第３の接続端子とを前記接合部材を介して接合して積層する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記最上層に位置する第１の半導体チップとして、前記第２の接続端子の前記接合部材が配置される面に凹部を有する第１の半導体チップを用いることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の半導体チップとして、前記第３の接続端子の前記接合部材を介して前記第２の接続端子と接合される面に凹部を有する第２の半導体チップを用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記チップ積層体を覆うように第１の封止体で封止する工程を含むことを特徴とする請求項８〜１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記チップ積層体を前記第１の封止体で封止する工程は、前記複数の第１の半導体チップを積層した後と、前記第２の半導体チップを積層した後とに分けて行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記チップ積層体を前記第１の封止体で封止する工程は、前記複数の第１の半導体チップと前記第２の半導体チップとを積層した後に連続して行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第２の半導体チップを対向させながら、前記第１の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、
前記第１の封止体で封止されたチップ積層体を覆うように前記母配線基板の一面側を第２の封止体で封止する工程と、
前記母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項１１〜１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の封止体で封止されたチップ積層体を前記母配線基板の一面に実装する際に、
前記母配線基板の前記配線基板となる部分に設けられた第５の接続端子の上に接合部材を配置する工程と、
前記母配線基板の前記配線基板となる部分に接着部材を配置する工程と、
前記母配線基板の一面と前記第２の半導体チップの他面とを対向させながら、その間を前記接着部材で接着すると共に、その間にある前記第４の接続端子と前記第５の接続端子とを前記接合部材を介して接合する工程とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【公開番号】特開２０１２−６９９０３（Ｐ２０１２−６９９０３Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１１−３８２６３（Ｐ２０１１−３８２６３）
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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