半導体装置及びその製造方法
【課題】半導体装置の特性の均一化を図る。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に設けられた積層体と、絶縁膜と、チャネルボディと、半導体層とを備えている。前記積層体は、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する。前記絶縁膜は、前記積層体を積層方向に貫通して形成されたホールの側壁に設けられている。前記チャネルボディは、前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲む。前記半導体層は、前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれている。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に設けられた積層体と、絶縁膜と、チャネルボディと、半導体層とを備えている。前記積層体は、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する。前記絶縁膜は、前記積層体を積層方向に貫通して形成されたホールの側壁に設けられている。前記チャネルボディは、前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲む。前記半導体層は、前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
そのような３次元積層メモリに特有のデータ消去方法として、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用した消去方法が提案されている。この消去方法を利用するには、メモリセルの上方に設けられた選択ゲートの上端部近傍のチャネルボディに高濃度の不純物拡散領域が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の特性の均一化を図る。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、基板と、前記基板上に設けられた積層体と、絶縁膜と、チャネルボディと、半導体層とを備えている。前記積層体は、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する。前記絶縁膜は、前記積層体を積層方向に貫通して形成されたホールの側壁に設けられている。前記チャネルボディは、前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲む。前記半導体層は、前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置におけるメモリセルの模式拡大断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体装置におけるメモリセルアレイの模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００１２】
バックゲートＢＧ上には、複数の第１の絶縁層４２（図２に示す）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から（基板１０側から）１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図４（ｂ）〜図５（ｂ）に示す絶縁膜４５が設けられている。
【００１６】
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１７】
電極層の層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。また、図２に示す第１の絶縁層４２を、単に絶縁層４２と表すこともある。
【００１８】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層４２は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層を用いることができる。
【００１９】
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００２０】
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２２】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。
【００２３】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、図５（ｂ）に示すＵ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールｈが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールｈが形成されている。それらＺ方向に延びる一対のホールｈは、バックゲートＢＧ内に形成された溝８１を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２５】
メモリホールＭＨの内部には、図２に示すチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜を用いることができる。チャネルボディ２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２６】
電極層ＷＬ及び絶縁層４２を貫通する部分で、チャネルボディ２０はメモリホールＭＨの中心軸側に空洞が残るように形成される。チャネルボディ２０は、メモリホールＭＨの中心軸まわりに、空洞を囲んでいる。
【００２７】
ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間、およびソース側選択ゲートＳＧＳとチャネルボディ２０との間には、図７（ｃ）に示すゲート絶縁膜ＧＤが設けられている。
【００２８】
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ２０との間には、図２に示すように、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２９】
チャネルボディ２０は、メモリセルトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３０】
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。
【００３２】
トンネル膜３３は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００３３】
ブロック膜３１は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタを構成する。ドレイン側選択トランジスタにおけるチャネルボディ２０は、ビット線ＢＬと接続されている。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタを構成する。ソース側選択トランジスタにおけるチャネルボディ２０は、ソース線ＳＬと接続されている。
【００３６】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタを構成する。
【００３７】
ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１Ｄをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４Ｓをコントロールゲートとするメモリセルが複数設けられている。
【００３８】
それら複数のメモリセル、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３９】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４０】
次に、図３（ａ）〜図７（ｃ）を参照して、実施形態の半導体装置におけるメモリセルアレイの製造方法について説明する。
【００４１】
図３（ａ）に示すように、基板１０上には絶縁層１１を介してバックゲートＢＧが設けられる。なお、図３（ｂ）以降の工程断面図では、基板１０及び絶縁層１１の図示は省略する。
【００４２】
バックゲートＢＧ上にはレジスト９４が形成される。レジスト９４はパターニングされ、レジスト９４には選択的に開口９４ａが形成される。
【００４３】
そのレジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図３（ｂ）に示すように、バックゲートＢＧに溝（または凹部）８１が形成される。
【００４４】
溝８１内には、図３（ｃ）に示すように、犠牲膜８２が埋め込まれる。犠牲膜８２は、例えばシリコン窒化膜を用いることができる。その後、犠牲膜８２を全面エッチングして、図３（ｄ）に示すように、溝８１と溝８１との間のバックゲートＢＧの上面を露出させる。
【００４５】
次に、図４（ａ）に示すように、バックゲートＢＧ上に絶縁層４１を形成した後、その上に、複数の電極層ＷＬ及び複数の絶縁層４２を含む第１の積層体を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在される。最上層の電極層ＷＬ上には、絶縁層４３が形成される。
【００４６】
次に、フォトリソグラフィとエッチングにより、第１の積層体を分断し、絶縁層４１に達する溝を形成した後、その溝を、図４（ｂ）に示すように、絶縁膜４５で埋め込む。
【００４７】
溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁層４３を露出させる。その絶縁層４３上には、図４（ｃ）に示すように、絶縁層４６が形成される。
【００４８】
さらに、絶縁層４６上には、選択ゲートＳＧ及び第２の絶縁層（以下、単に絶縁層とも言う）４７を含む第２の積層体が形成される。絶縁膜４６上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層４７が形成される。選択ゲートＳＧは、後述する工程で分断されて、ドレン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる。
【００４９】
次に、図５（ａ）に示すように、バックゲートＢＧ上の前述した第１の積層体及び第２の積層体に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
【００５０】
次に、犠牲膜８２を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いることができる。
【００５１】
これにより、犠牲膜８２は、図５（ｂ）に示すように、除去される。犠牲膜８２の除去により、バックゲートＢＧに溝８１が形成される。１つの溝８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の溝８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００５２】
この後、複数の電極層ＷＬを含む第１の積層体におけるメモリホールＭＨの側壁に、図２に示すメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。
【００５３】
一方、選択ゲートＳＧを含む第２の積層体に対しては、後述するように、図６（ａ）以降の工程が行われる。
【００５４】
本実施形態の半導体装置において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔の注入を行う動作である。電極層ＷＬをコントロールゲートとするメモリセルを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルのしきい値電圧を低い側の状態に設定する動作である。
【００５５】
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、本実施形態のような３次元構造の半導体装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
【００５６】
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディ２０に形成した高濃度に不純物が添加された拡散領域に高電圧を印加することで、選択ゲートＳＧと拡散領域との間にに形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ２０に供給することでチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００５７】
このような消去動作の高速化には、選択ゲートＳＧ上端部近傍のチャネルボディ２０に高濃度に不純物を含む拡散領域が要求される。
【００５８】
以下、図６（ａ）〜図７（ｃ）を参照して、実施形態における選択トランジスタ（ドレイン側選択トランジスタ、ソース側選択トランジスタ）の形成方法及び構造について説明する。
【００５９】
メモリホールＭＨにおいて、特に、選択ゲートＳＧ及び絶縁層４７を含む第２の積層体を貫通する部分をホールｈ２とする。
図６（ａ）は、第２の積層体にホールｈ２が形成された状態を表す。
【００６０】
ホールｈ２は、その孔径が選択ゲートＳＧにおける絶縁層４７側の上端部近傍で最も狭くなるように形成される。ホールｈ２は、例えばＲＩＥ（Reactive Ion Etching）法で形成される。
【００６１】
上記積層体が形成されたウェーハは、処理室内のウェーハ保持部に保持される。そして、処理室内に所望のガスが導入され、下部電極として機能するウェーハ保持部と、ウェーハ保持部に対向する上部電極との間に電力を印加し、処理室内に放電を生じさせる。このときのガス種、ガス流量、電力の大きさなどを制御することで、ホールｈ２の形状及び孔径を制御する。
【００６２】
選択ゲートＳＧにおける絶縁層４７側の上端部近傍のエッチング時には、他の部位のエッチング時に比べて、例えばウェーハ側に印加する電力を大きくして、縦方向（積層方法）のエッチングが支配的になるようにして、横方向のエッチングを抑制する。
【００６３】
ホールｈ２の形成後、図６（ｂ）に示すように、ホールｈ２の側壁にゲート絶縁膜ＧＤが形成される。ゲート絶縁膜ＧＤは、例えば、シリコン酸化膜あるいはシリコン窒化膜を用いることができる。例えば、ゲート絶縁膜ＧＤは、選択ゲートＳＧ側から順に積層されたブロック膜（シリコン酸化膜）、電荷蓄積膜（シリコン窒化膜）およびトンネル膜（シリコン酸化膜）を含む積層膜を用いることができる。
【００６４】
次に、図６（ｃ）に示すように、ホールｈ２内におけるゲート絶縁膜ＧＤの内側にチャネルボディ２０を形成する。チャネルボディ２０として、例えばノンドープのアモルファスシリコン膜が形成される。ここで、ノンドープとは、成膜時の原料ガスに起因する元素以外に、意図的にシリコン膜に不純物が添加されていないことを表す。
【００６５】
ホールｈ２の孔径は選択ゲートＳＧにおける絶縁層４７側の上端部近傍で最も狭くなっている。したがって、チャネルボディ２０は、選択ゲートＳＧにおける絶縁層４７側の上端部近傍でホールｈ２を閉塞し、その閉塞部２０ａより下で、ホールｈ２の中心軸まわりに空洞５１を囲む。
【００６６】
次に、図７（ａ）に示すように、チャネルボディ２０の閉塞部２０ａより上のチャネルボディ２０の内側に、半導体層５３を埋め込む。半導体層５３は、チャネルボディ２０と同じ材料であるアモルファスシリコンであるが、ノンドープのチャネルボディ２０に対して半導体層５３は不純物を含む。半導体層５３は、半導体層５３に導電性を与える不純物として、例えばｎ形不純物を含む。あるいは、半導体層５３は、ｐ形不純物を含んでいてもよい。
【００６７】
チャネルボディ２０と半導体層５３とは、同じ処理室内で、大気開放されることなく続けて成膜される。シリコンを含む原料ガスを用いた例えばＣＶＤ（chemical vapor deposition）法でチャネルボディ２０を形成し、続けて、シリコンを含む原料ガスに加えて不純物を含むガス（例えばホスフィン（ＰＨ３）ガス）を処理室内に導入して、半導体層５３を形成する。したがって、チャネルボディ２０と半導体層５３との界面に、酸化膜が形成されない。
【００６８】
その後、熱処理を行う。この熱処理により、チャネルボディ２０及び半導体層５３は多結晶シリコンになる。すなわち、閉塞部２０ａより上のチャネルボディ２０及び半導体層５３は、図７（ｂ）に示すように、連続した一体の多結晶シリコンからなる半導体層５４となる。ここで、「連続した一体」とは、チャネルボディ２０と半導体層５３との界面がなく、また酸化膜も介在していないことを表す。
【００６９】
また、上記熱処理により、半導体層５３に含まれていた不純物がチャネルボディ２０に拡散する。不純物は、半導体層５４全体および選択ゲートＳＧ間のチャネルボディ２０における閉塞部２０ａ近傍部分に拡散する。
【００７０】
したがって、半導体層５４の不純物濃度及び閉塞部２０ａ近傍のチャネルボディ２０の不純物濃度は、選択ゲートＳＧ間のチャネルボディ２０の不純物濃度およびメモリセルのチャネルボディ２０の不純物濃度よりも高い。半導体層５４の不純物濃度及び閉塞部２０ａ近傍のチャネルボディ２０の不純物濃度（図７（ｂ）においてドットを付した部分の不純物濃度）は、例えば、１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３ほどである。
【００７１】
半導体層５４を形成した後、半導体層５４の上部をエッチングによりリセスする。その後、ビット線ＢＬまたはソース線ＳＬとなる配線ＷＲを、半導体層５４のリセスした部分および絶縁層４７上に形成する。半導体５４は配線ＷＲと接続される。したがって、チャネルボディ２０は、半導体層５４を通じて、配線ＷＲと接続される。
【００７２】
実施形態によれば、選択ゲートＳＧ上端部近傍のチャネルボディ２０（半導体層５４に一体になった部分も含む）に高濃度に不純物を含む拡散領域が存在する。この結果、前述したＧＩＤＬ電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。
【００７３】
なお、比較例として、以下に説明する方法が挙げられる。
【００７４】
ホールｈ２の形成後、その側壁に絶縁膜ＧＤを形成し、その後、チャネルボディを途中で閉塞させずに絶縁膜ＧＤの側壁に形成する。ゲート絶縁膜ＧＤは、例えば、選択ゲート側から順に積層されたブロック膜（シリコン酸化膜）、電荷蓄積膜（シリコン窒化膜）およびトンネル膜（シリコン酸化膜）を含む積層膜を用いることができる。その後、ホールｈ２内におけるチャネルボディの内側にコア絶縁膜を埋め込む。その後、コア絶縁膜を選択ゲートＳＧの上端付近までエッチングにより除去するリセス工程を行い、そのコア絶縁膜が除去された部分にノンドープシリコン膜を埋め込む。その後、ノンドープシリコン膜を、選択ゲートＳＧの上端付近までリセスし、そのリセスした部分に、不純物を含むキャップシリコン膜を埋め込む。
【００７５】
選択ゲートＳＧの上端部近傍でＧＩＤＬを効果的に発生させるためには、高不純物濃度拡散領域の、選択ゲートＳＧに対する高い位置精度が求められる。しかしながら、上記比較例の方法では、拡散領域の不純物濃度および位置ともに制御することが困難で、特性ばらつきが生じやすく、かつ工程数の増加もまねいてしまう。
【００７６】
上記比較例において、拡散領域の不純物濃度、深さのばらつきを生む要因として、複数回のリセス工程、チャネルボディと、不純物拡散源となるキャップシリコン層との界面抵抗の存在が考えられる。
【００７７】
これに対して、実施形態によれば、チャネルボディ２０を形成した後、その内側に埋め込まれる、不純物を含む半導体層５３の下端位置は、チャネルボディ２０の閉塞部２０ａの位置によって決まる。閉塞部２０ａの位置制御は、リセスエッチングによる膜の後退位置制御よりも容易であり、閉塞部２０ａの位置を選択ゲートＳＧ上端部近傍に制御することで、選択ゲートＳＧ上端部近傍に安定して高不純物濃度の拡散領域を形成することができる。
【００７８】
すなわち、実施形態によれば、複数回のリセス工程を経て不純物拡散源の深さ位置が決まる比較例よりも、不純物拡散源である半導体層５３の埋込位置のばらつきを抑制することができる。
【００７９】
また、実施形態によれば、選択ゲートＳＧ上端部近傍のチャネルボディ２０と、半導体層５４との間に界面がなく、自然酸化膜も介在していない。したがって、不純物拡散源である半導体層とチャネルボディとの界面抵抗に起因する抵抗上昇をまねかない。
【００８０】
以上説明したように、実施形態によれば、リセス工程の省略および不純物拡散領域におけるシリコン膜間の界面を有しない構造を実現できる。この結果、工程省略とプロセス安定化の両立を図ることができ、なおかつデバイス特性が均一な縦型構造の選択トランジスタひいてはメモリセルアレイを提供することができる。
【００８１】
閉塞部２０ａより下のホールｈ２内は、絶縁膜やチャネルボディ２０で埋め込まれず、選択ゲートＳＧ間のチャネルボディ２０の内側およびメモリセルにおけるチャネルボディ２０の内側には空洞５１が形成されている。その空洞５１を囲むチャネルボディ２０には、ほとんど不純物が含まれていない。
【００８２】
したがって、高濃度不純物にゲート絶縁膜ＧＤがさらされることによるゲート絶縁膜ＧＤの耐圧低下や、高濃度不純物が選択トランジスタやメモリセルのチャネルボディ２０に供給されることにより引き起こされるしきい値変動を防ぐことができる。
【００８３】
また、空洞５１に隣接するチャネルボディ２０の内側には絶縁膜が形成されていないため、その絶縁膜とチャネルボディ２０との界面の電荷トラップ準位に起因する選択トランジスタやメモリセルのしきい値変動シフトを抑制できる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２，４３，４６，４７…絶縁層、５１…空洞、５３，５４…半導体層、ＷＬ，ＷＬ１Ｄ〜ＷＬ４Ｄ，ＷＬ１Ｓ〜ＷＬ４Ｓ…電極層、ＳＧ…選択ゲート
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
そのような３次元積層メモリに特有のデータ消去方法として、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用した消去方法が提案されている。この消去方法を利用するには、メモリセルの上方に設けられた選択ゲートの上端部近傍のチャネルボディに高濃度の不純物拡散領域が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の特性の均一化を図る。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、基板と、前記基板上に設けられた積層体と、絶縁膜と、チャネルボディと、半導体層とを備えている。前記積層体は、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する。前記絶縁膜は、前記積層体を積層方向に貫通して形成されたホールの側壁に設けられている。前記チャネルボディは、前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲む。前記半導体層は、前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置におけるメモリセルの模式拡大断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体装置におけるメモリセルアレイの模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００１２】
バックゲートＢＧ上には、複数の第１の絶縁層４２（図２に示す）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から（基板１０側から）１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図４（ｂ）〜図５（ｂ）に示す絶縁膜４５が設けられている。
【００１６】
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１７】
電極層の層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。また、図２に示す第１の絶縁層４２を、単に絶縁層４２と表すこともある。
【００１８】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層４２は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層を用いることができる。
【００１９】
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００２０】
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２２】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。
【００２３】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、図５（ｂ）に示すＵ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールｈが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールｈが形成されている。それらＺ方向に延びる一対のホールｈは、バックゲートＢＧ内に形成された溝８１を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２５】
メモリホールＭＨの内部には、図２に示すチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜を用いることができる。チャネルボディ２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２６】
電極層ＷＬ及び絶縁層４２を貫通する部分で、チャネルボディ２０はメモリホールＭＨの中心軸側に空洞が残るように形成される。チャネルボディ２０は、メモリホールＭＨの中心軸まわりに、空洞を囲んでいる。
【００２７】
ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間、およびソース側選択ゲートＳＧＳとチャネルボディ２０との間には、図７（ｃ）に示すゲート絶縁膜ＧＤが設けられている。
【００２８】
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ２０との間には、図２に示すように、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２９】
チャネルボディ２０は、メモリセルトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３０】
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。
【００３２】
トンネル膜３３は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００３３】
ブロック膜３１は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタを構成する。ドレイン側選択トランジスタにおけるチャネルボディ２０は、ビット線ＢＬと接続されている。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタを構成する。ソース側選択トランジスタにおけるチャネルボディ２０は、ソース線ＳＬと接続されている。
【００３６】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタを構成する。
【００３７】
ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１Ｄをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４Ｓをコントロールゲートとするメモリセルが複数設けられている。
【００３８】
それら複数のメモリセル、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３９】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４０】
次に、図３（ａ）〜図７（ｃ）を参照して、実施形態の半導体装置におけるメモリセルアレイの製造方法について説明する。
【００４１】
図３（ａ）に示すように、基板１０上には絶縁層１１を介してバックゲートＢＧが設けられる。なお、図３（ｂ）以降の工程断面図では、基板１０及び絶縁層１１の図示は省略する。
【００４２】
バックゲートＢＧ上にはレジスト９４が形成される。レジスト９４はパターニングされ、レジスト９４には選択的に開口９４ａが形成される。
【００４３】
そのレジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図３（ｂ）に示すように、バックゲートＢＧに溝（または凹部）８１が形成される。
【００４４】
溝８１内には、図３（ｃ）に示すように、犠牲膜８２が埋め込まれる。犠牲膜８２は、例えばシリコン窒化膜を用いることができる。その後、犠牲膜８２を全面エッチングして、図３（ｄ）に示すように、溝８１と溝８１との間のバックゲートＢＧの上面を露出させる。
【００４５】
次に、図４（ａ）に示すように、バックゲートＢＧ上に絶縁層４１を形成した後、その上に、複数の電極層ＷＬ及び複数の絶縁層４２を含む第１の積層体を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在される。最上層の電極層ＷＬ上には、絶縁層４３が形成される。
【００４６】
次に、フォトリソグラフィとエッチングにより、第１の積層体を分断し、絶縁層４１に達する溝を形成した後、その溝を、図４（ｂ）に示すように、絶縁膜４５で埋め込む。
【００４７】
溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁層４３を露出させる。その絶縁層４３上には、図４（ｃ）に示すように、絶縁層４６が形成される。
【００４８】
さらに、絶縁層４６上には、選択ゲートＳＧ及び第２の絶縁層（以下、単に絶縁層とも言う）４７を含む第２の積層体が形成される。絶縁膜４６上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層４７が形成される。選択ゲートＳＧは、後述する工程で分断されて、ドレン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる。
【００４９】
次に、図５（ａ）に示すように、バックゲートＢＧ上の前述した第１の積層体及び第２の積層体に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
【００５０】
次に、犠牲膜８２を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いることができる。
【００５１】
これにより、犠牲膜８２は、図５（ｂ）に示すように、除去される。犠牲膜８２の除去により、バックゲートＢＧに溝８１が形成される。１つの溝８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の溝８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００５２】
この後、複数の電極層ＷＬを含む第１の積層体におけるメモリホールＭＨの側壁に、図２に示すメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。
【００５３】
一方、選択ゲートＳＧを含む第２の積層体に対しては、後述するように、図６（ａ）以降の工程が行われる。
【００５４】
本実施形態の半導体装置において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔の注入を行う動作である。電極層ＷＬをコントロールゲートとするメモリセルを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルのしきい値電圧を低い側の状態に設定する動作である。
【００５５】
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、本実施形態のような３次元構造の半導体装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
【００５６】
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディ２０に形成した高濃度に不純物が添加された拡散領域に高電圧を印加することで、選択ゲートＳＧと拡散領域との間にに形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ２０に供給することでチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００５７】
このような消去動作の高速化には、選択ゲートＳＧ上端部近傍のチャネルボディ２０に高濃度に不純物を含む拡散領域が要求される。
【００５８】
以下、図６（ａ）〜図７（ｃ）を参照して、実施形態における選択トランジスタ（ドレイン側選択トランジスタ、ソース側選択トランジスタ）の形成方法及び構造について説明する。
【００５９】
メモリホールＭＨにおいて、特に、選択ゲートＳＧ及び絶縁層４７を含む第２の積層体を貫通する部分をホールｈ２とする。
図６（ａ）は、第２の積層体にホールｈ２が形成された状態を表す。
【００６０】
ホールｈ２は、その孔径が選択ゲートＳＧにおける絶縁層４７側の上端部近傍で最も狭くなるように形成される。ホールｈ２は、例えばＲＩＥ（Reactive Ion Etching）法で形成される。
【００６１】
上記積層体が形成されたウェーハは、処理室内のウェーハ保持部に保持される。そして、処理室内に所望のガスが導入され、下部電極として機能するウェーハ保持部と、ウェーハ保持部に対向する上部電極との間に電力を印加し、処理室内に放電を生じさせる。このときのガス種、ガス流量、電力の大きさなどを制御することで、ホールｈ２の形状及び孔径を制御する。
【００６２】
選択ゲートＳＧにおける絶縁層４７側の上端部近傍のエッチング時には、他の部位のエッチング時に比べて、例えばウェーハ側に印加する電力を大きくして、縦方向（積層方法）のエッチングが支配的になるようにして、横方向のエッチングを抑制する。
【００６３】
ホールｈ２の形成後、図６（ｂ）に示すように、ホールｈ２の側壁にゲート絶縁膜ＧＤが形成される。ゲート絶縁膜ＧＤは、例えば、シリコン酸化膜あるいはシリコン窒化膜を用いることができる。例えば、ゲート絶縁膜ＧＤは、選択ゲートＳＧ側から順に積層されたブロック膜（シリコン酸化膜）、電荷蓄積膜（シリコン窒化膜）およびトンネル膜（シリコン酸化膜）を含む積層膜を用いることができる。
【００６４】
次に、図６（ｃ）に示すように、ホールｈ２内におけるゲート絶縁膜ＧＤの内側にチャネルボディ２０を形成する。チャネルボディ２０として、例えばノンドープのアモルファスシリコン膜が形成される。ここで、ノンドープとは、成膜時の原料ガスに起因する元素以外に、意図的にシリコン膜に不純物が添加されていないことを表す。
【００６５】
ホールｈ２の孔径は選択ゲートＳＧにおける絶縁層４７側の上端部近傍で最も狭くなっている。したがって、チャネルボディ２０は、選択ゲートＳＧにおける絶縁層４７側の上端部近傍でホールｈ２を閉塞し、その閉塞部２０ａより下で、ホールｈ２の中心軸まわりに空洞５１を囲む。
【００６６】
次に、図７（ａ）に示すように、チャネルボディ２０の閉塞部２０ａより上のチャネルボディ２０の内側に、半導体層５３を埋め込む。半導体層５３は、チャネルボディ２０と同じ材料であるアモルファスシリコンであるが、ノンドープのチャネルボディ２０に対して半導体層５３は不純物を含む。半導体層５３は、半導体層５３に導電性を与える不純物として、例えばｎ形不純物を含む。あるいは、半導体層５３は、ｐ形不純物を含んでいてもよい。
【００６７】
チャネルボディ２０と半導体層５３とは、同じ処理室内で、大気開放されることなく続けて成膜される。シリコンを含む原料ガスを用いた例えばＣＶＤ（chemical vapor deposition）法でチャネルボディ２０を形成し、続けて、シリコンを含む原料ガスに加えて不純物を含むガス（例えばホスフィン（ＰＨ３）ガス）を処理室内に導入して、半導体層５３を形成する。したがって、チャネルボディ２０と半導体層５３との界面に、酸化膜が形成されない。
【００６８】
その後、熱処理を行う。この熱処理により、チャネルボディ２０及び半導体層５３は多結晶シリコンになる。すなわち、閉塞部２０ａより上のチャネルボディ２０及び半導体層５３は、図７（ｂ）に示すように、連続した一体の多結晶シリコンからなる半導体層５４となる。ここで、「連続した一体」とは、チャネルボディ２０と半導体層５３との界面がなく、また酸化膜も介在していないことを表す。
【００６９】
また、上記熱処理により、半導体層５３に含まれていた不純物がチャネルボディ２０に拡散する。不純物は、半導体層５４全体および選択ゲートＳＧ間のチャネルボディ２０における閉塞部２０ａ近傍部分に拡散する。
【００７０】
したがって、半導体層５４の不純物濃度及び閉塞部２０ａ近傍のチャネルボディ２０の不純物濃度は、選択ゲートＳＧ間のチャネルボディ２０の不純物濃度およびメモリセルのチャネルボディ２０の不純物濃度よりも高い。半導体層５４の不純物濃度及び閉塞部２０ａ近傍のチャネルボディ２０の不純物濃度（図７（ｂ）においてドットを付した部分の不純物濃度）は、例えば、１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３ほどである。
【００７１】
半導体層５４を形成した後、半導体層５４の上部をエッチングによりリセスする。その後、ビット線ＢＬまたはソース線ＳＬとなる配線ＷＲを、半導体層５４のリセスした部分および絶縁層４７上に形成する。半導体５４は配線ＷＲと接続される。したがって、チャネルボディ２０は、半導体層５４を通じて、配線ＷＲと接続される。
【００７２】
実施形態によれば、選択ゲートＳＧ上端部近傍のチャネルボディ２０（半導体層５４に一体になった部分も含む）に高濃度に不純物を含む拡散領域が存在する。この結果、前述したＧＩＤＬ電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。
【００７３】
なお、比較例として、以下に説明する方法が挙げられる。
【００７４】
ホールｈ２の形成後、その側壁に絶縁膜ＧＤを形成し、その後、チャネルボディを途中で閉塞させずに絶縁膜ＧＤの側壁に形成する。ゲート絶縁膜ＧＤは、例えば、選択ゲート側から順に積層されたブロック膜（シリコン酸化膜）、電荷蓄積膜（シリコン窒化膜）およびトンネル膜（シリコン酸化膜）を含む積層膜を用いることができる。その後、ホールｈ２内におけるチャネルボディの内側にコア絶縁膜を埋め込む。その後、コア絶縁膜を選択ゲートＳＧの上端付近までエッチングにより除去するリセス工程を行い、そのコア絶縁膜が除去された部分にノンドープシリコン膜を埋め込む。その後、ノンドープシリコン膜を、選択ゲートＳＧの上端付近までリセスし、そのリセスした部分に、不純物を含むキャップシリコン膜を埋め込む。
【００７５】
選択ゲートＳＧの上端部近傍でＧＩＤＬを効果的に発生させるためには、高不純物濃度拡散領域の、選択ゲートＳＧに対する高い位置精度が求められる。しかしながら、上記比較例の方法では、拡散領域の不純物濃度および位置ともに制御することが困難で、特性ばらつきが生じやすく、かつ工程数の増加もまねいてしまう。
【００７６】
上記比較例において、拡散領域の不純物濃度、深さのばらつきを生む要因として、複数回のリセス工程、チャネルボディと、不純物拡散源となるキャップシリコン層との界面抵抗の存在が考えられる。
【００７７】
これに対して、実施形態によれば、チャネルボディ２０を形成した後、その内側に埋め込まれる、不純物を含む半導体層５３の下端位置は、チャネルボディ２０の閉塞部２０ａの位置によって決まる。閉塞部２０ａの位置制御は、リセスエッチングによる膜の後退位置制御よりも容易であり、閉塞部２０ａの位置を選択ゲートＳＧ上端部近傍に制御することで、選択ゲートＳＧ上端部近傍に安定して高不純物濃度の拡散領域を形成することができる。
【００７８】
すなわち、実施形態によれば、複数回のリセス工程を経て不純物拡散源の深さ位置が決まる比較例よりも、不純物拡散源である半導体層５３の埋込位置のばらつきを抑制することができる。
【００７９】
また、実施形態によれば、選択ゲートＳＧ上端部近傍のチャネルボディ２０と、半導体層５４との間に界面がなく、自然酸化膜も介在していない。したがって、不純物拡散源である半導体層とチャネルボディとの界面抵抗に起因する抵抗上昇をまねかない。
【００８０】
以上説明したように、実施形態によれば、リセス工程の省略および不純物拡散領域におけるシリコン膜間の界面を有しない構造を実現できる。この結果、工程省略とプロセス安定化の両立を図ることができ、なおかつデバイス特性が均一な縦型構造の選択トランジスタひいてはメモリセルアレイを提供することができる。
【００８１】
閉塞部２０ａより下のホールｈ２内は、絶縁膜やチャネルボディ２０で埋め込まれず、選択ゲートＳＧ間のチャネルボディ２０の内側およびメモリセルにおけるチャネルボディ２０の内側には空洞５１が形成されている。その空洞５１を囲むチャネルボディ２０には、ほとんど不純物が含まれていない。
【００８２】
したがって、高濃度不純物にゲート絶縁膜ＧＤがさらされることによるゲート絶縁膜ＧＤの耐圧低下や、高濃度不純物が選択トランジスタやメモリセルのチャネルボディ２０に供給されることにより引き起こされるしきい値変動を防ぐことができる。
【００８３】
また、空洞５１に隣接するチャネルボディ２０の内側には絶縁膜が形成されていないため、その絶縁膜とチャネルボディ２０との界面の電荷トラップ準位に起因する選択トランジスタやメモリセルのしきい値変動シフトを抑制できる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２，４３，４６，４７…絶縁層、５１…空洞、５３，５４…半導体層、ＷＬ，ＷＬ１Ｄ〜ＷＬ４Ｄ，ＷＬ１Ｓ〜ＷＬ４Ｓ…電極層、ＳＧ…選択ゲート
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体と、
前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられたメモリ膜と、
前記第１の積層体上に設けられた第２の積層体であって、選択ゲートと前記選択ゲート上に設けられた第２の絶縁層とを有する第２の積層体と、
前記第２の積層体を積層方向に貫通して前記第１のホールと連通する第２のホールの側壁に設けられた絶縁膜と、
前記第１のホール内における前記メモリ膜の側壁および前記第２のホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記第２の絶縁層側の端部近傍で前記第２のホールを閉塞し、且つ前記第２のホールを閉塞する部分より下で空洞を囲むチャネルボディと、
前記チャネルボディが前記第２のホールを閉塞する部分より上の前記第２のホール内に、前記チャネルボディと同材料で連続して埋め込まれ、前記チャネルボディよりも不純物濃度が高い半導体層と、
を備えた半導体装置。
【請求項２】
基板と、
前記基板上に設けられた積層体であって、選択ゲートと前記選択ゲート上に設けられた絶縁層とを有する積層体と、
前記積層体を積層方向に貫通して形成されたホールの側壁に設けられた絶縁膜と、
前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲むチャネルボディと、
前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれた半導体層と、
を備えた半導体装置。
【請求項３】
前記半導体層の不純物濃度は前記チャネルボディの不純物濃度よりも高い請求項２記載の半導体装置。
【請求項４】
基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
前記積層体を積層方向に貫通するホールを形成する工程と、
前記ホールの側壁に絶縁膜を形成する工程と、
前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲むチャネルボディを、前記絶縁膜の側壁に形成する工程と、
前記チャネルボディを形成する処理室と同じ処理室内で、前記チャネルボディの形成に続けて、前記チャネルボディと同じ材料であって不純物を含む半導体層を、前記チャネルボディが前記ホールを閉塞する部分よりも上の前記ホール内における前記チャネルボディの内側に埋め込む工程と、
前記半導体層に含まれる前記不純物を、前記チャネルボディに拡散させる熱処理をする工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記ホールの孔径が前記選択ゲートの前記絶縁層側の端部近傍で最も狭くなるように、前記ホールを形成する請求項４記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体と、
前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられたメモリ膜と、
前記第１の積層体上に設けられた第２の積層体であって、選択ゲートと前記選択ゲート上に設けられた第２の絶縁層とを有する第２の積層体と、
前記第２の積層体を積層方向に貫通して前記第１のホールと連通する第２のホールの側壁に設けられた絶縁膜と、
前記第１のホール内における前記メモリ膜の側壁および前記第２のホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記第２の絶縁層側の端部近傍で前記第２のホールを閉塞し、且つ前記第２のホールを閉塞する部分より下で空洞を囲むチャネルボディと、
前記チャネルボディが前記第２のホールを閉塞する部分より上の前記第２のホール内に、前記チャネルボディと同材料で連続して埋め込まれ、前記チャネルボディよりも不純物濃度が高い半導体層と、
を備えた半導体装置。
【請求項２】
基板と、
前記基板上に設けられた積層体であって、選択ゲートと前記選択ゲート上に設けられた絶縁層とを有する積層体と、
前記積層体を積層方向に貫通して形成されたホールの側壁に設けられた絶縁膜と、
前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲むチャネルボディと、
前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれた半導体層と、
を備えた半導体装置。
【請求項３】
前記半導体層の不純物濃度は前記チャネルボディの不純物濃度よりも高い請求項２記載の半導体装置。
【請求項４】
基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
前記積層体を積層方向に貫通するホールを形成する工程と、
前記ホールの側壁に絶縁膜を形成する工程と、
前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲むチャネルボディを、前記絶縁膜の側壁に形成する工程と、
前記チャネルボディを形成する処理室と同じ処理室内で、前記チャネルボディの形成に続けて、前記チャネルボディと同じ材料であって不純物を含む半導体層を、前記チャネルボディが前記ホールを閉塞する部分よりも上の前記ホール内における前記チャネルボディの内側に埋め込む工程と、
前記半導体層に含まれる前記不純物を、前記チャネルボディに拡散させる熱処理をする工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記ホールの孔径が前記選択ゲートの前記絶縁層側の端部近傍で最も狭くなるように、前記ホールを形成する請求項４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１０５９７９（Ｐ２０１３−１０５９７９Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２５０４７５（Ｐ２０１１−２５０４７５）
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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