半導体装置及びその製造方法
【課題】所望の領域に容易に第１の膜を形成して半導体装置の不良を低減する。また、スループットが向上して、製造コストの低減を図る。
【解決手段】半導体装置の製造方法では、半導体基板の第1及び第２の領域上に第1の膜を形成した後、第1の膜上にフォトレジストパターンを形成する。フォトレジストパターンをマスクに用いた第１の膜のエッチングにより、第２の領域上の第1の膜を除去すると共に第２の領域上を覆うように被覆膜を形成する。半導体基板に熱処理を行うことにより、被覆膜を除去すると共にフォトレジストパターンに焼き締め処理を行う。この後、フォトレジストパターンを除去する。
【解決手段】半導体装置の製造方法では、半導体基板の第1及び第２の領域上に第1の膜を形成した後、第1の膜上にフォトレジストパターンを形成する。フォトレジストパターンをマスクに用いた第１の膜のエッチングにより、第２の領域上の第1の膜を除去すると共に第２の領域上を覆うように被覆膜を形成する。半導体基板に熱処理を行うことにより、被覆膜を除去すると共にフォトレジストパターンに焼き締め処理を行う。この後、フォトレジストパターンを除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、シリコン酸化膜やシリコン窒化膜等の除去にウェットエッチングが使用されている。ウェットエッチングは多数の基板を同時に処理でき、装置も簡易で低コストといった利点を有する。
【０００３】
特許文献１の請求項１及び図２、特許文献２の段落[００４２]及び図４（Ｃ）には、ウェットエッチングにより、シリコン酸化膜を除去する工程が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２１１１７２号公報（請求項１及び図２）
【特許文献２】特開２００８−２３５３５１号公報（段落[００４２]及び図４（Ｃ））
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１から３では、従来技術のウェットエッチングを行う例として、フォトレジストを用いてゲート絶縁膜４Ａをエッチングする場合を示す。図１に示すように、シリコン基板１上にゲート絶縁膜４Ａを成膜する。この後、フォトレジスト５をゲート絶縁膜４Ａ上に塗布し、領域Ｄのゲート絶縁膜４Ａが露出するようにパターニングする。次に、シリコン基板１の温度を１３０℃とする紫外線照射方式で、フォトレジスト５を焼き締めて、後続工程においてフォトレジスト５をゲート絶縁膜４Ａから剥離し易くさせておく。このとき、加熱されたフォトレジスト５は熱収縮して、ゲート絶縁膜４Ａから一部が剥離する。このため、ゲート絶縁膜４Ａとフォトレジスト５の間に２０ｎｍ程度の隙間Ｚ３が生ずる。
【０００６】
図２に示すように、下記条件のウェットエッチング方式によって、領域Ｄのゲート絶縁膜４Ａを除去する。このとき、領域Ｄだけでなく、領域Ｃにおけるゲート絶縁膜４Ａの一部も除去される。これは、領域Ｄに生じていた隙間Ｚ３から、ゲート絶縁膜４Ａを溶解して除去する薬液が毛細管現象によって進入してしまうためである。この現象は、隙間Ｚ３が生じてしまうフォトレジスト５の焼き締め処理に伴って、避けることのできないものである。なお、焼き締め処理を行わなければ、隙間Ｚ３が生じることはなく、それに伴って領域Ｃのゲート絶縁膜４Ａは、その側面部からのサイドエッチによる除去となる。このため、過剰なオーバーエッチングを行わなければ、除去された領域の水平距離Ｘ２は、ゲート絶縁膜４Ａの厚さＺ１を越えることはない。しかし、焼き締め処理を行わなければ、フォトレジスト５の剥離処理において、ゲート絶縁膜４Ａ上に少なくとも一部のフォトレジスト５が残留するので、残留したフォトレジスト５に起因した成膜不良などの問題が、後続工程で生じる。
（ウェットエッチ条件）
温度：２０〜２５℃
薬液：フッ化水素（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）の混合溶液
エッチング速度：２．２ｎｍ／ｍｉｎ。
【０００７】
図３に示すように、下記条件にて、ゲート絶縁膜４Ａ上からフォトレジスト５を剥離して除去すると、すでに露出していた領域Ｄのシリコン基板１とともに、領域Ｃのゲート絶縁膜４Ａが露出する。
（剥離条件）
温度：１４０℃
薬液：硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液。
【０００８】
このとき、フォトレジスト５以外の膜は除去されないので、残留している領域Ｃのゲート絶縁膜４Ａの厚さは変動しない。また、領域Ｄにおけるゲート絶縁膜４Ａの除去と、領域Ｄのフォトレジスト５の剥離は、同じ装置内でチャンバーを変更して処理しているので、夫々の処理を連続して行うことで、シリコン基板１の搬送時間を短縮し、スループットの向上を果たしている。ここで、フォトレジスト５の焼き締め処理をフォトレジスト５の剥離直前に行えば、領域ＤのＰ型ウェル上におけるゲート絶縁膜４Ａの除去とフォトレジスト５の残留を避けることができる。しかし、ゲート絶縁膜４Ａの除去後にシリコン基板１を一旦、装置外に搬出して、紫外線照射装置へ搬送する必要があるため、スループットを低下させてしまう問題が生じる。
【課題を解決するための手段】
【０００９】
一実施形態は、
半導体基板の第１及び第２の領域上に、第1の膜を形成する工程と、
前記第１の膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の膜のエッチングにより前記第２の領域上の第1の膜を除去すると共に、前記第２の領域上を覆うように被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンの焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
を有する半導体装置の製造方法に関する。
【００１０】
他の実施形態は、
半導体基板の第１及び第２の領域上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の絶縁膜のエッチングにより、前記第２の領域上の第1の絶縁膜を除去すると共に前記半導体基板の第２の領域上に被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンに焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
前記第1及び第２の領域上に、第２の絶縁膜及び導電膜をこの順に形成する工程と、
前記第1及び第２の絶縁膜並びに導電膜を加工して、前記第1及び第２の領域上の各々に、前記第1及び第２の絶縁膜を有するゲート絶縁膜並びにゲート電極を形成する工程と、
前記半導体基板の第1及び第２の領域内の各々にソース及びドレイン領域を形成する工程と、
を有する半導体装置の製造方法に関する。
【００１１】
他の実施形態は、
第１の領域と第２の領域とを有する半導体基板と、
前記第1の領域に設けられた第1のトランジスタと、
前記第２の領域に設けられた第２のトランジスタと、
を有し、
前記第1のトランジスタのゲート絶縁膜は、前記第２のトランジスタのゲート絶縁膜よりも膜厚が厚い、半導体装置に関する。
【発明の効果】
【００１２】
所望の領域に第１の膜を形成することが容易となり、半導体装置の不良を低減することができる。また、スループットが向上して、製造コストの低減を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】関連する技術のゲート絶縁膜の形成方法を表す図である。
【図２】関連する技術のゲート絶縁膜の形成方法を表す図である。
【図３】関連する技術のゲート絶縁膜の形成方法を表す図である。
【図４】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図５】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図６】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図７】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図８】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図９】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１０】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１１】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１２】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１３】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１４】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１５】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１６】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１７】本発明の一実施形態の半導体装置の製造方法を表す図である。
【発明を実施するための形態】
【００１４】
本発明の一実施形態として、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタにおけるマルチオキサイドの形成方法について、図４から図１６を用いて説明する。なお、「マルチオキサイド」とは、一つのシリコン基板上に膜厚の異なるゲート絶縁膜を形成する技術である。図中の左側はマルチオキサイドの厚膜を形成する第１の領域Ａであり、右側は薄膜を形成する第２の領域Ｂを示しており、以降の図２から図１６でも同様である。
【００１５】
図４に示すように、Ｐ型のシリコン基板１を準備し、フォトリソグラフィとドライエッチングによって、シリコン基板１に深さ２００ｎｍのトレンチ溝（図示せず）を形成する。次に、トレンチ溝内を埋め込むように、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ− Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン酸化膜（ＳｉＯ2）である絶縁膜を成膜する。次に、シリコン基板１上の絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって除去すると、シリコン基板１の活性領域を区画する素子分離領域２が形成される。
【００１６】
図５に示すように、シリコン基板１の表面が露出している領域に、下記のイオン注入条件にて、Ｐ型の不純物をシリコン基板１に注入し、Ｐ型ウェル３を形成する。
（イオン注入条件）
不純物：ボロン（Ｂ）
注入エネルギー：６５〜１００ＫｅＶ
ドーズ量：８×１０11〜８×１０13ａｔｏｍｓ／ｃｍ2。
【００１７】
さらに、エネルギーを２００〜２５０ＫｅＶと高くした設定で、ボロンを追加注入して、Ｐ型ウェル３が深くなるようにしてもよい。この工程によって、第１の領域Ａと第２の領域Ｂには、同時に同じ深さのＰ型ウェル３が形成される。
【００１８】
図６に示すように、シリコン基板１上に、熱酸化法によるシリコン酸化膜である厚さＺ１が５ｎｍのゲート絶縁膜（第１の膜）４Ａを成膜する。ゲート絶縁膜（第１の絶縁膜）４Ａは単層のシリコン酸化膜以外に、ハフニウム（Ｈｆ）等を含有した高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）や、シリコン窒化膜（ＳｉＮ）とシリコン酸化膜の積層膜等でもよい。次に、フォトレジストをゲート絶縁膜４Ａ上に塗布し、第２の領域Ｂのゲート絶縁膜４Ａの表面が露出するようにパターニングして、フォトレジストパターン５を形成する。
【００１９】
図７に示すように、フォトレジストパターン５をマスクにした下記条件のケミカルエッチング方式により、第２の領域Ｂにおけるゲート絶縁膜４Ａをエッチングする。
（ケミカルエッチング条件）
圧力：１０〜３００ｍＴｏｒｒ
エッチングガス：アンモニア（ＮＨ3）、フッ化水素（ＨＦ）、フッ化窒素（ＮＦX）
エッチングガス流量：１０〜１００ｓｃｃｍ
チャンバー温度：２５〜８０℃
エッチング速度：１〜２０ｎｍ／ｍｉｎ。
【００２０】
この条件によって、第２の領域Ｂにおけるゲート絶縁膜４Ａをエッチングすると、エッチングガスとゲート絶縁膜４Ａを構成しているシリコン酸化膜（ＳｉＯ2）が下記に示す反応式で化合して、ケイフッ化アンモニウム（（ＮＨ4）2ＳｉＦ6）である被覆膜６が生ずる。
【００２１】
ＮＨ3＋ＨＦ→ＮＨ4Ｆ
６ＮＨ4Ｆ＋ＳｉＯ2→（ＮＨ4）2ＳｉＦ6＋４ＮＨ3＋２Ｈ2Ｏ
このときの被覆膜６は、エッチングされて膜厚が減少したゲート絶縁膜４Ａ上に順次、積層されるので、露出していたゲート絶縁膜４Ａの表面は、被覆膜６で覆われる。しかし、エッチングガスは、被覆膜６の表面からその膜中を透過して、被覆膜６の底面に接しているゲート絶縁膜４Ａに到達できるので、被覆膜６で覆われていても、ゲート絶縁膜４Ａのエッチングを継続することができる。また、ケミカルエッチングは、等方性のエッチングであるので、膜厚を減らすＺ方向だけでなく、Ｘ方向にもエッチングが進行する。このため、フォトレジスト５の端部を支持していたゲート絶縁膜４Ａがエッチングされて、フォトレジスト５がオーバーハングしてしまうが、ここでもゲート絶縁膜４Ａの表面が被覆膜６で覆われるので、オーバーハング部分は被覆膜６で埋め込まれる。
【００２２】
図８に示すように、上記ケミカルエッチング条件にて、第２の領域Ｂにおけるゲート絶縁膜４Ａのエッチングを継続すると、ゲート絶縁膜４Ａは除去される。最終的に、第２の領域Ｂにおけるシリコン基板１上が、図４における被覆膜６よりも厚い被覆膜６Ａで覆われる。被覆膜６Ａの厚さは、除去したゲート絶縁膜４Ａの厚さの３〜４倍となるが、１４０ｎｍを超えてしまうとエッチングガスの透過率が著しく低下して、ゲート絶縁膜４Ａの除去が困難となる。しかし、被覆膜６Ａを１４０ｎｍ厚で生成させるには、ゲート絶縁膜４Ａの厚さを３５ｎｍ以上にしておく必要がある。このため、ゲート絶縁膜４Ａの厚さを３５ｎｍ未満にしておけば、被覆膜６で覆われたゲート絶縁膜４Ａでも、ケミカルエッチングによって除去することができる。本実施形態では、５ｎｍ厚のゲート絶縁膜４Ａは、微細化に伴ってさらに薄膜化されるので、ケミカルエッチングによって除去することができる。なお、この時点ではフォトレジスト５に焼き締め処理を行っておらず、オーバーハングしたフォトレジスト５の下面には他の部分よりもエッチングガスが到達し難くなる。このため、Ｘ方向におけるゲート絶縁膜４Ａの除去量Ｘ１は、ゲート絶縁膜４Ａの厚さＺ１よりも小さくなる。このように本実施形態では、フォトレジスト５下のゲート絶縁膜４Ａの除去量Ｘ１を、関連する技術である図２の除去量Ｘ２と比べて小さくすることができる。ゲート絶縁膜４ＡがＸ１だけ除去された後であっても、ゲート絶縁膜４Ａは第1の領域ＡのＰ型ウェル３の全体に設けられている。このため、後述の工程で形成する第1のトランジスタＴｒ１の装置に不良が発生するのを防止することができる。
【００２３】
図９に示すように、下記条件にてシリコン基板１の熱処理を行うと、下記反応式に示すように被覆膜６Ａが揮発性分子となって昇華し、シリコン基板１上から除去されるので、第２の領域Ｂのシリコン基板１が露出する。
（加熱条件）
温度：８０〜５００℃
チャンバー雰囲気：窒素（Ｎ2）、水素（Ｈ2）
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋２ＨＦ
このとき、加熱されたフォトレジストパターン５は、熱収縮してゲート絶縁膜４Ａから一部が剥離するので、ゲート絶縁膜４Ａとフォトレジストパターン５の間に２０ｎｍ程度の隙間Ｚ２が生ずる（焼き締め処理）。ここでは、すでに第２の領域Ｂのゲート絶縁膜４Ａを除去してあるので、隙間Ｚ２に起因した問題は生じない。また、この加熱処理は、隙間Ｚ２が生じることから明らかなように、ゲート絶縁膜４Ａからフォトレジストパターン５を除去する際において、フォトレジストパターン５を残留させずに容易に剥離させる効果を奏する。さらに、第２の領域Ｂにおけるゲート絶縁膜４Ａの除去と被覆膜６の除去は、同じ装置内でチャンバーだけを変更して処理しており、夫々の処理を連続して行うことで、シリコン基板１の搬送時間を短縮して、スループットの向上を果たしている。
【００２４】
図１０に示すように、下記条件にて、ゲート絶縁膜４Ａ上からフォトレジストパターン５を剥離して除去すると、すでに露出していた第２の領域Ｂのシリコン基板１とともに、第１の領域Ａのゲート絶縁膜４Ａが露出する。
（剥離条件）
温度：１４０℃
薬液：硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合溶液
このとき、フォトレジストパターン５以外の膜は除去されないので、残留している第１の領域Ａのゲート絶縁膜４Ａの厚さは変動しない。
【００２５】
図１１に示すように、下記の洗浄条件にて、露出していた第２の領域Ｂのシリコン基板１上から異物を除去すると、露出していた第１の領域Ａのゲート絶縁膜４Ａが膜減りして、３ｎｍ厚のゲート絶縁膜４Ｂとなる。
（剥離条件）
温度：３５℃
薬液：アンモニア（ＮＨ3）と過酸化水素（Ｈ2Ｏ2）の混合溶液。
【００２６】
次に、第２の領域Ｂのシリコン基板１上に、熱酸化法による厚さＺ４が３ｎｍのシリコン酸化膜であるゲート絶縁膜（第２の絶縁膜）４Ｃを成膜する。ゲート絶縁膜４Ｃは、単層のシリコン酸化膜以外に、ハフニウム等を含有した高誘電率絶縁膜や、シリコン窒化膜とシリコン酸化膜の積層膜等でもよい。ここでは、第２の領域Ｂだけでなく、第１の領域Ａにもゲート絶縁膜４Ｃが形成されるので、第１の領域Ａでのゲート絶縁膜４Ｄの膜厚は、ゲート絶縁膜４Ｂの厚さにゲート絶縁膜４Ｃの厚さが加わって６ｎｍとなる。これ以降、第２の領域Ｂのゲート絶縁膜４Ｃと第１の領域Ａのゲート絶縁膜４Ｄを合わせて、ゲート絶縁膜４と称する。
【００２７】
図１２に示すように、ゲート絶縁膜４上に、ＣＶＤ法によって６０〜１００ｎｍ厚のポリシリコン（多結晶シリコン）である導電膜７Ａ（図示せず）を成膜する。この成膜時には、導電膜７Ａには不純物を導入しない。次に、下記のイオン注入条件にて、Ｎ型の不純物を導電膜７Ａに注入する。
（イオン注入条件）
不純物：リン（Ｐ）
注入エネルギー：５〜８ＫｅＶ
ドーズ量：３．６×１０14〜３．６×１０16ａｔｏｍｓ／ｃｍ2。
【００２８】
以上のイオン注入で、導電膜７Ａ内にリンがドープされたＮ型ドープポリシリコンである導電膜７が形成される。次に、導電膜７上にＣＶＤ法によって、５ｎｍ厚のタングステンシリサイド（ＷＳｉ）上に４５ｎｍ厚のタングステン（Ｗ）を積層した導電膜８と、ＣＶＤ法によって２００ｎｍ厚のシリコン窒化膜（ＳｉＮ）である絶縁膜９を順次、成膜する。なお、導電膜７上に形成するのは、タングステン以外の高融点金属膜でもよい。
【００２９】
図１３に示すように、フォトリソグラフィとドライエッチングによって、ゲート絶縁膜４と導電膜７と導電膜８と絶縁膜９の不要な部分を除去すると、シリコン基板１に形成したＰ型ウェル３上に、ゲート絶縁膜４と、ゲート電極となる導電膜７及び導電膜８と、絶縁膜９で構成されたパターンが形成されて、ＮＭＯＳ１０が完成する。ここで、ゲート絶縁膜４Ｃは、ＮＭＯＳ１０ａにおいて、後に形成する第２のトランジスタＴｒ２のゲート絶縁膜４ａとなっており、ゲート絶縁膜４Ｄは、ＮＭＯＳ１０ｂにおいて後に形成する第１のトランジスタＴｒ１のゲート絶縁膜４ｂとなっている。しかし、第２の領域Ｂに形成したＮＭＯＳ１０ａにおけるゲート絶縁膜４ａの膜厚と、第１の領域Ａに形成したＮＭＯＳ１０ｂにおけるゲート絶縁膜４ｂの膜厚は異なっているので、ＮＭＯＳ１０ｂを有する第１のトランジスタＴｒ１、ＮＭＯＳ１０ａを有する第２のトランジスタＴｒ２の使用環境は異なる。つまり、外部とのインターフェースに用いるトランジスタは、比較的、高い電源電圧を必要とするので、厚いゲート絶縁膜４ｂを有する第１のトランジスタＴｒ１が最適であるに対して、高速動作をさせるトランジスタでは、電源電圧を低くするので、薄いゲート絶縁膜４ｂを有する第２のトランジスタＴｒ２が最適となる。
【００３０】
図１４に示すように、下記のイオン注入条件にて、Ｎ型の不純物をシリコン基板１に注入する。
（イオン注入条件）
不純物：砒素（Ａｓ）またはリン（Ｐ）
注入エネルギー：２〜４ＫｅＶ
ドーズ量：１×１０13〜８×１０14ａｔｏｍｓ／ｃｍ2
以上のイオン注入で、Ｐ型ウェル３中にＮ型ＬＤＤ１１が形成される。
【００３１】
図１５に示すように、ＮＭＯＳ１０上に、ＣＶＤ法において２０ｎｍ厚のシリコン窒化膜（ＳｉＮ）を成膜した後に、エッチバックして、ＮＭＯＳ１０の側面を被覆するサイドウォール１２を形成する。次に、下記のイオン注入条件にて、Ｎ型の不純物をシリコン基板１に注入する。
（イオン注入条件）
不純物：砒素（Ａｓ）
注入エネルギー：１２〜２０ＫｅＶ
ドーズ量：３×１０14〜３×１０16ａｔｏｍｓ／ｃｍ2。
【００３２】
この際に、注入するドーズ量は先に形成したＮ型ＬＤＤ１１に注入したドーズ量よりも多くなるように設定する。以上のイオン注入で、Ｐ型ウェル３中に高濃度のＮ型拡散領域１３が、Ｎ型ＬＤＤ１１よりも深い位置に形成される。Ｎ型拡散領域１３は、トランジスタのソース・ドレイン領域として機能する。これにより、第１の領域Ａに第１のトランジスタＴｒ１、第２の領域Ｂに第２のトランジスタＴｒ２が完成する。
【００３３】
図１６に示すように、ＮＭＯＳ１０を埋め込むように、ＣＶＤ法によるシリコン酸化膜である層間絶縁膜１４を形成し、ＣＭＰ法によってＮＭＯＳ１０ａと１０ｂの絶縁膜９が露出するまで平坦化する。引き続き、ＣＶＤ法による１５０〜２００ｎｍ厚のシリコン酸化膜である層間絶縁膜１５を成膜する。次に、フォトリソグラフィとドライエッチングにより、Ｎ型拡散領域１３の上面の一部が露出するように、層間絶縁膜１４と層間絶縁膜１５を貫通するコンタクトホール（図示せず）を形成する。次に、コンタクトホールを埋め込むように、ＣＶＤ法によるタングステン等の導電膜を形成し、ＣＭＰによって層間絶縁膜１５上に堆積された導電膜を除去して、コンタクトプラグ１６を形成する。ゲート電極を構成する導電膜８に接続するコンタクトプラグ（図示せず）も同様にして形成する。
【００３４】
図１７に示すように、コンタクトプラグ１６に接続する配線１７を、スパッタ法によるアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いて形成する。配線１７を覆う保護膜１８をＣＶＤ法によるシリコン酸窒化（ＳｉＯＮ）等を用いて形成すれば、半導体装置が完成する。
【００３５】
保護膜１８を形成する前に、さらに別の配線層を形成した多層配線構造としてもよい。また、ＤＲＡＭ等の記憶装置を形成するために、メモリセル領域を構成するトランジスタや記憶素子を有するようにしてもよい。
【００３６】
本実施形態では、マルチオキサイドの形成時における第２の領域Ｂのゲート絶縁膜除去をケミカルエッチングで行い、その後、ケミカルエッチで生じた被覆膜の除去とともにフォトレジストパターンの焼き締め処理を行っている。このため、第１の領域Ａにおけるゲート絶縁膜上に焼き締め処理によって隙間が生じても、エッチングガスが侵入することがなく、ゲート絶縁膜の過剰エッチングを防止できる。従って、第１の領域Ａにおけるゲート絶縁膜の領域確保が容易となり、半導体装置の不良を低減することができる。さらに、焼き締め処理は、被覆膜の除去と同じ処理装置で行えるので、スループットが向上して、製造コストの低減も図ることができる。なお、膜厚の数値や処理条件は一例であって、変更が可能である。
【００３７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００３８】
１ シリコン基板
２ 素子分離領域
３ Ｐ型ウェル
４、４ａ、４ｂ、４Ａ、４Ｃ、４Ｄ ゲート絶縁膜
５ フォトレジスト
６ 被覆膜
７、７Ａ、８ 導電膜
９ 絶縁膜
１０、１０ａ、１０ｂ ＮＭＯＳ
１１ Ｎ型ＬＤＤ
１２ サイドウォール
１３ Ｎ型拡散領域
１４、１５ 層間絶縁膜
１６ コンタクトプラグ
１７ 配線
１８ 保護膜
Ａ 第１の領域
Ｂ 第２の領域
Ｃ、Ｄ 領域
Ｔｒ１ 第１のトランジスタ
Ｔｒ２ 第２のトランジスタ
Ｘ１ 除去量
Ｘ２ 水平距離
Ｚ１ ゲート絶縁膜４Ａの厚さ
Ｚ２、Ｚ３ 隙間
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、シリコン酸化膜やシリコン窒化膜等の除去にウェットエッチングが使用されている。ウェットエッチングは多数の基板を同時に処理でき、装置も簡易で低コストといった利点を有する。
【０００３】
特許文献１の請求項１及び図２、特許文献２の段落[００４２]及び図４（Ｃ）には、ウェットエッチングにより、シリコン酸化膜を除去する工程が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２１１１７２号公報（請求項１及び図２）
【特許文献２】特開２００８−２３５３５１号公報（段落[００４２]及び図４（Ｃ））
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１から３では、従来技術のウェットエッチングを行う例として、フォトレジストを用いてゲート絶縁膜４Ａをエッチングする場合を示す。図１に示すように、シリコン基板１上にゲート絶縁膜４Ａを成膜する。この後、フォトレジスト５をゲート絶縁膜４Ａ上に塗布し、領域Ｄのゲート絶縁膜４Ａが露出するようにパターニングする。次に、シリコン基板１の温度を１３０℃とする紫外線照射方式で、フォトレジスト５を焼き締めて、後続工程においてフォトレジスト５をゲート絶縁膜４Ａから剥離し易くさせておく。このとき、加熱されたフォトレジスト５は熱収縮して、ゲート絶縁膜４Ａから一部が剥離する。このため、ゲート絶縁膜４Ａとフォトレジスト５の間に２０ｎｍ程度の隙間Ｚ３が生ずる。
【０００６】
図２に示すように、下記条件のウェットエッチング方式によって、領域Ｄのゲート絶縁膜４Ａを除去する。このとき、領域Ｄだけでなく、領域Ｃにおけるゲート絶縁膜４Ａの一部も除去される。これは、領域Ｄに生じていた隙間Ｚ３から、ゲート絶縁膜４Ａを溶解して除去する薬液が毛細管現象によって進入してしまうためである。この現象は、隙間Ｚ３が生じてしまうフォトレジスト５の焼き締め処理に伴って、避けることのできないものである。なお、焼き締め処理を行わなければ、隙間Ｚ３が生じることはなく、それに伴って領域Ｃのゲート絶縁膜４Ａは、その側面部からのサイドエッチによる除去となる。このため、過剰なオーバーエッチングを行わなければ、除去された領域の水平距離Ｘ２は、ゲート絶縁膜４Ａの厚さＺ１を越えることはない。しかし、焼き締め処理を行わなければ、フォトレジスト５の剥離処理において、ゲート絶縁膜４Ａ上に少なくとも一部のフォトレジスト５が残留するので、残留したフォトレジスト５に起因した成膜不良などの問題が、後続工程で生じる。
（ウェットエッチ条件）
温度：２０〜２５℃
薬液：フッ化水素（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）の混合溶液
エッチング速度：２．２ｎｍ／ｍｉｎ。
【０００７】
図３に示すように、下記条件にて、ゲート絶縁膜４Ａ上からフォトレジスト５を剥離して除去すると、すでに露出していた領域Ｄのシリコン基板１とともに、領域Ｃのゲート絶縁膜４Ａが露出する。
（剥離条件）
温度：１４０℃
薬液：硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液。
【０００８】
このとき、フォトレジスト５以外の膜は除去されないので、残留している領域Ｃのゲート絶縁膜４Ａの厚さは変動しない。また、領域Ｄにおけるゲート絶縁膜４Ａの除去と、領域Ｄのフォトレジスト５の剥離は、同じ装置内でチャンバーを変更して処理しているので、夫々の処理を連続して行うことで、シリコン基板１の搬送時間を短縮し、スループットの向上を果たしている。ここで、フォトレジスト５の焼き締め処理をフォトレジスト５の剥離直前に行えば、領域ＤのＰ型ウェル上におけるゲート絶縁膜４Ａの除去とフォトレジスト５の残留を避けることができる。しかし、ゲート絶縁膜４Ａの除去後にシリコン基板１を一旦、装置外に搬出して、紫外線照射装置へ搬送する必要があるため、スループットを低下させてしまう問題が生じる。
【課題を解決するための手段】
【０００９】
一実施形態は、
半導体基板の第１及び第２の領域上に、第1の膜を形成する工程と、
前記第１の膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の膜のエッチングにより前記第２の領域上の第1の膜を除去すると共に、前記第２の領域上を覆うように被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンの焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
を有する半導体装置の製造方法に関する。
【００１０】
他の実施形態は、
半導体基板の第１及び第２の領域上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の絶縁膜のエッチングにより、前記第２の領域上の第1の絶縁膜を除去すると共に前記半導体基板の第２の領域上に被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンに焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
前記第1及び第２の領域上に、第２の絶縁膜及び導電膜をこの順に形成する工程と、
前記第1及び第２の絶縁膜並びに導電膜を加工して、前記第1及び第２の領域上の各々に、前記第1及び第２の絶縁膜を有するゲート絶縁膜並びにゲート電極を形成する工程と、
前記半導体基板の第1及び第２の領域内の各々にソース及びドレイン領域を形成する工程と、
を有する半導体装置の製造方法に関する。
【００１１】
他の実施形態は、
第１の領域と第２の領域とを有する半導体基板と、
前記第1の領域に設けられた第1のトランジスタと、
前記第２の領域に設けられた第２のトランジスタと、
を有し、
前記第1のトランジスタのゲート絶縁膜は、前記第２のトランジスタのゲート絶縁膜よりも膜厚が厚い、半導体装置に関する。
【発明の効果】
【００１２】
所望の領域に第１の膜を形成することが容易となり、半導体装置の不良を低減することができる。また、スループットが向上して、製造コストの低減を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】関連する技術のゲート絶縁膜の形成方法を表す図である。
【図２】関連する技術のゲート絶縁膜の形成方法を表す図である。
【図３】関連する技術のゲート絶縁膜の形成方法を表す図である。
【図４】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図５】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図６】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図７】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図８】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図９】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１０】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１１】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１２】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１３】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１４】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１５】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１６】本発明の一実施形態の半導体装置の製造方法を表す図である。
【図１７】本発明の一実施形態の半導体装置の製造方法を表す図である。
【発明を実施するための形態】
【００１４】
本発明の一実施形態として、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタにおけるマルチオキサイドの形成方法について、図４から図１６を用いて説明する。なお、「マルチオキサイド」とは、一つのシリコン基板上に膜厚の異なるゲート絶縁膜を形成する技術である。図中の左側はマルチオキサイドの厚膜を形成する第１の領域Ａであり、右側は薄膜を形成する第２の領域Ｂを示しており、以降の図２から図１６でも同様である。
【００１５】
図４に示すように、Ｐ型のシリコン基板１を準備し、フォトリソグラフィとドライエッチングによって、シリコン基板１に深さ２００ｎｍのトレンチ溝（図示せず）を形成する。次に、トレンチ溝内を埋め込むように、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ− Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン酸化膜（ＳｉＯ2）である絶縁膜を成膜する。次に、シリコン基板１上の絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって除去すると、シリコン基板１の活性領域を区画する素子分離領域２が形成される。
【００１６】
図５に示すように、シリコン基板１の表面が露出している領域に、下記のイオン注入条件にて、Ｐ型の不純物をシリコン基板１に注入し、Ｐ型ウェル３を形成する。
（イオン注入条件）
不純物：ボロン（Ｂ）
注入エネルギー：６５〜１００ＫｅＶ
ドーズ量：８×１０11〜８×１０13ａｔｏｍｓ／ｃｍ2。
【００１７】
さらに、エネルギーを２００〜２５０ＫｅＶと高くした設定で、ボロンを追加注入して、Ｐ型ウェル３が深くなるようにしてもよい。この工程によって、第１の領域Ａと第２の領域Ｂには、同時に同じ深さのＰ型ウェル３が形成される。
【００１８】
図６に示すように、シリコン基板１上に、熱酸化法によるシリコン酸化膜である厚さＺ１が５ｎｍのゲート絶縁膜（第１の膜）４Ａを成膜する。ゲート絶縁膜（第１の絶縁膜）４Ａは単層のシリコン酸化膜以外に、ハフニウム（Ｈｆ）等を含有した高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）や、シリコン窒化膜（ＳｉＮ）とシリコン酸化膜の積層膜等でもよい。次に、フォトレジストをゲート絶縁膜４Ａ上に塗布し、第２の領域Ｂのゲート絶縁膜４Ａの表面が露出するようにパターニングして、フォトレジストパターン５を形成する。
【００１９】
図７に示すように、フォトレジストパターン５をマスクにした下記条件のケミカルエッチング方式により、第２の領域Ｂにおけるゲート絶縁膜４Ａをエッチングする。
（ケミカルエッチング条件）
圧力：１０〜３００ｍＴｏｒｒ
エッチングガス：アンモニア（ＮＨ3）、フッ化水素（ＨＦ）、フッ化窒素（ＮＦX）
エッチングガス流量：１０〜１００ｓｃｃｍ
チャンバー温度：２５〜８０℃
エッチング速度：１〜２０ｎｍ／ｍｉｎ。
【００２０】
この条件によって、第２の領域Ｂにおけるゲート絶縁膜４Ａをエッチングすると、エッチングガスとゲート絶縁膜４Ａを構成しているシリコン酸化膜（ＳｉＯ2）が下記に示す反応式で化合して、ケイフッ化アンモニウム（（ＮＨ4）2ＳｉＦ6）である被覆膜６が生ずる。
【００２１】
ＮＨ3＋ＨＦ→ＮＨ4Ｆ
６ＮＨ4Ｆ＋ＳｉＯ2→（ＮＨ4）2ＳｉＦ6＋４ＮＨ3＋２Ｈ2Ｏ
このときの被覆膜６は、エッチングされて膜厚が減少したゲート絶縁膜４Ａ上に順次、積層されるので、露出していたゲート絶縁膜４Ａの表面は、被覆膜６で覆われる。しかし、エッチングガスは、被覆膜６の表面からその膜中を透過して、被覆膜６の底面に接しているゲート絶縁膜４Ａに到達できるので、被覆膜６で覆われていても、ゲート絶縁膜４Ａのエッチングを継続することができる。また、ケミカルエッチングは、等方性のエッチングであるので、膜厚を減らすＺ方向だけでなく、Ｘ方向にもエッチングが進行する。このため、フォトレジスト５の端部を支持していたゲート絶縁膜４Ａがエッチングされて、フォトレジスト５がオーバーハングしてしまうが、ここでもゲート絶縁膜４Ａの表面が被覆膜６で覆われるので、オーバーハング部分は被覆膜６で埋め込まれる。
【００２２】
図８に示すように、上記ケミカルエッチング条件にて、第２の領域Ｂにおけるゲート絶縁膜４Ａのエッチングを継続すると、ゲート絶縁膜４Ａは除去される。最終的に、第２の領域Ｂにおけるシリコン基板１上が、図４における被覆膜６よりも厚い被覆膜６Ａで覆われる。被覆膜６Ａの厚さは、除去したゲート絶縁膜４Ａの厚さの３〜４倍となるが、１４０ｎｍを超えてしまうとエッチングガスの透過率が著しく低下して、ゲート絶縁膜４Ａの除去が困難となる。しかし、被覆膜６Ａを１４０ｎｍ厚で生成させるには、ゲート絶縁膜４Ａの厚さを３５ｎｍ以上にしておく必要がある。このため、ゲート絶縁膜４Ａの厚さを３５ｎｍ未満にしておけば、被覆膜６で覆われたゲート絶縁膜４Ａでも、ケミカルエッチングによって除去することができる。本実施形態では、５ｎｍ厚のゲート絶縁膜４Ａは、微細化に伴ってさらに薄膜化されるので、ケミカルエッチングによって除去することができる。なお、この時点ではフォトレジスト５に焼き締め処理を行っておらず、オーバーハングしたフォトレジスト５の下面には他の部分よりもエッチングガスが到達し難くなる。このため、Ｘ方向におけるゲート絶縁膜４Ａの除去量Ｘ１は、ゲート絶縁膜４Ａの厚さＺ１よりも小さくなる。このように本実施形態では、フォトレジスト５下のゲート絶縁膜４Ａの除去量Ｘ１を、関連する技術である図２の除去量Ｘ２と比べて小さくすることができる。ゲート絶縁膜４ＡがＸ１だけ除去された後であっても、ゲート絶縁膜４Ａは第1の領域ＡのＰ型ウェル３の全体に設けられている。このため、後述の工程で形成する第1のトランジスタＴｒ１の装置に不良が発生するのを防止することができる。
【００２３】
図９に示すように、下記条件にてシリコン基板１の熱処理を行うと、下記反応式に示すように被覆膜６Ａが揮発性分子となって昇華し、シリコン基板１上から除去されるので、第２の領域Ｂのシリコン基板１が露出する。
（加熱条件）
温度：８０〜５００℃
チャンバー雰囲気：窒素（Ｎ2）、水素（Ｈ2）
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋２ＨＦ
このとき、加熱されたフォトレジストパターン５は、熱収縮してゲート絶縁膜４Ａから一部が剥離するので、ゲート絶縁膜４Ａとフォトレジストパターン５の間に２０ｎｍ程度の隙間Ｚ２が生ずる（焼き締め処理）。ここでは、すでに第２の領域Ｂのゲート絶縁膜４Ａを除去してあるので、隙間Ｚ２に起因した問題は生じない。また、この加熱処理は、隙間Ｚ２が生じることから明らかなように、ゲート絶縁膜４Ａからフォトレジストパターン５を除去する際において、フォトレジストパターン５を残留させずに容易に剥離させる効果を奏する。さらに、第２の領域Ｂにおけるゲート絶縁膜４Ａの除去と被覆膜６の除去は、同じ装置内でチャンバーだけを変更して処理しており、夫々の処理を連続して行うことで、シリコン基板１の搬送時間を短縮して、スループットの向上を果たしている。
【００２４】
図１０に示すように、下記条件にて、ゲート絶縁膜４Ａ上からフォトレジストパターン５を剥離して除去すると、すでに露出していた第２の領域Ｂのシリコン基板１とともに、第１の領域Ａのゲート絶縁膜４Ａが露出する。
（剥離条件）
温度：１４０℃
薬液：硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合溶液
このとき、フォトレジストパターン５以外の膜は除去されないので、残留している第１の領域Ａのゲート絶縁膜４Ａの厚さは変動しない。
【００２５】
図１１に示すように、下記の洗浄条件にて、露出していた第２の領域Ｂのシリコン基板１上から異物を除去すると、露出していた第１の領域Ａのゲート絶縁膜４Ａが膜減りして、３ｎｍ厚のゲート絶縁膜４Ｂとなる。
（剥離条件）
温度：３５℃
薬液：アンモニア（ＮＨ3）と過酸化水素（Ｈ2Ｏ2）の混合溶液。
【００２６】
次に、第２の領域Ｂのシリコン基板１上に、熱酸化法による厚さＺ４が３ｎｍのシリコン酸化膜であるゲート絶縁膜（第２の絶縁膜）４Ｃを成膜する。ゲート絶縁膜４Ｃは、単層のシリコン酸化膜以外に、ハフニウム等を含有した高誘電率絶縁膜や、シリコン窒化膜とシリコン酸化膜の積層膜等でもよい。ここでは、第２の領域Ｂだけでなく、第１の領域Ａにもゲート絶縁膜４Ｃが形成されるので、第１の領域Ａでのゲート絶縁膜４Ｄの膜厚は、ゲート絶縁膜４Ｂの厚さにゲート絶縁膜４Ｃの厚さが加わって６ｎｍとなる。これ以降、第２の領域Ｂのゲート絶縁膜４Ｃと第１の領域Ａのゲート絶縁膜４Ｄを合わせて、ゲート絶縁膜４と称する。
【００２７】
図１２に示すように、ゲート絶縁膜４上に、ＣＶＤ法によって６０〜１００ｎｍ厚のポリシリコン（多結晶シリコン）である導電膜７Ａ（図示せず）を成膜する。この成膜時には、導電膜７Ａには不純物を導入しない。次に、下記のイオン注入条件にて、Ｎ型の不純物を導電膜７Ａに注入する。
（イオン注入条件）
不純物：リン（Ｐ）
注入エネルギー：５〜８ＫｅＶ
ドーズ量：３．６×１０14〜３．６×１０16ａｔｏｍｓ／ｃｍ2。
【００２８】
以上のイオン注入で、導電膜７Ａ内にリンがドープされたＮ型ドープポリシリコンである導電膜７が形成される。次に、導電膜７上にＣＶＤ法によって、５ｎｍ厚のタングステンシリサイド（ＷＳｉ）上に４５ｎｍ厚のタングステン（Ｗ）を積層した導電膜８と、ＣＶＤ法によって２００ｎｍ厚のシリコン窒化膜（ＳｉＮ）である絶縁膜９を順次、成膜する。なお、導電膜７上に形成するのは、タングステン以外の高融点金属膜でもよい。
【００２９】
図１３に示すように、フォトリソグラフィとドライエッチングによって、ゲート絶縁膜４と導電膜７と導電膜８と絶縁膜９の不要な部分を除去すると、シリコン基板１に形成したＰ型ウェル３上に、ゲート絶縁膜４と、ゲート電極となる導電膜７及び導電膜８と、絶縁膜９で構成されたパターンが形成されて、ＮＭＯＳ１０が完成する。ここで、ゲート絶縁膜４Ｃは、ＮＭＯＳ１０ａにおいて、後に形成する第２のトランジスタＴｒ２のゲート絶縁膜４ａとなっており、ゲート絶縁膜４Ｄは、ＮＭＯＳ１０ｂにおいて後に形成する第１のトランジスタＴｒ１のゲート絶縁膜４ｂとなっている。しかし、第２の領域Ｂに形成したＮＭＯＳ１０ａにおけるゲート絶縁膜４ａの膜厚と、第１の領域Ａに形成したＮＭＯＳ１０ｂにおけるゲート絶縁膜４ｂの膜厚は異なっているので、ＮＭＯＳ１０ｂを有する第１のトランジスタＴｒ１、ＮＭＯＳ１０ａを有する第２のトランジスタＴｒ２の使用環境は異なる。つまり、外部とのインターフェースに用いるトランジスタは、比較的、高い電源電圧を必要とするので、厚いゲート絶縁膜４ｂを有する第１のトランジスタＴｒ１が最適であるに対して、高速動作をさせるトランジスタでは、電源電圧を低くするので、薄いゲート絶縁膜４ｂを有する第２のトランジスタＴｒ２が最適となる。
【００３０】
図１４に示すように、下記のイオン注入条件にて、Ｎ型の不純物をシリコン基板１に注入する。
（イオン注入条件）
不純物：砒素（Ａｓ）またはリン（Ｐ）
注入エネルギー：２〜４ＫｅＶ
ドーズ量：１×１０13〜８×１０14ａｔｏｍｓ／ｃｍ2
以上のイオン注入で、Ｐ型ウェル３中にＮ型ＬＤＤ１１が形成される。
【００３１】
図１５に示すように、ＮＭＯＳ１０上に、ＣＶＤ法において２０ｎｍ厚のシリコン窒化膜（ＳｉＮ）を成膜した後に、エッチバックして、ＮＭＯＳ１０の側面を被覆するサイドウォール１２を形成する。次に、下記のイオン注入条件にて、Ｎ型の不純物をシリコン基板１に注入する。
（イオン注入条件）
不純物：砒素（Ａｓ）
注入エネルギー：１２〜２０ＫｅＶ
ドーズ量：３×１０14〜３×１０16ａｔｏｍｓ／ｃｍ2。
【００３２】
この際に、注入するドーズ量は先に形成したＮ型ＬＤＤ１１に注入したドーズ量よりも多くなるように設定する。以上のイオン注入で、Ｐ型ウェル３中に高濃度のＮ型拡散領域１３が、Ｎ型ＬＤＤ１１よりも深い位置に形成される。Ｎ型拡散領域１３は、トランジスタのソース・ドレイン領域として機能する。これにより、第１の領域Ａに第１のトランジスタＴｒ１、第２の領域Ｂに第２のトランジスタＴｒ２が完成する。
【００３３】
図１６に示すように、ＮＭＯＳ１０を埋め込むように、ＣＶＤ法によるシリコン酸化膜である層間絶縁膜１４を形成し、ＣＭＰ法によってＮＭＯＳ１０ａと１０ｂの絶縁膜９が露出するまで平坦化する。引き続き、ＣＶＤ法による１５０〜２００ｎｍ厚のシリコン酸化膜である層間絶縁膜１５を成膜する。次に、フォトリソグラフィとドライエッチングにより、Ｎ型拡散領域１３の上面の一部が露出するように、層間絶縁膜１４と層間絶縁膜１５を貫通するコンタクトホール（図示せず）を形成する。次に、コンタクトホールを埋め込むように、ＣＶＤ法によるタングステン等の導電膜を形成し、ＣＭＰによって層間絶縁膜１５上に堆積された導電膜を除去して、コンタクトプラグ１６を形成する。ゲート電極を構成する導電膜８に接続するコンタクトプラグ（図示せず）も同様にして形成する。
【００３４】
図１７に示すように、コンタクトプラグ１６に接続する配線１７を、スパッタ法によるアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いて形成する。配線１７を覆う保護膜１８をＣＶＤ法によるシリコン酸窒化（ＳｉＯＮ）等を用いて形成すれば、半導体装置が完成する。
【００３５】
保護膜１８を形成する前に、さらに別の配線層を形成した多層配線構造としてもよい。また、ＤＲＡＭ等の記憶装置を形成するために、メモリセル領域を構成するトランジスタや記憶素子を有するようにしてもよい。
【００３６】
本実施形態では、マルチオキサイドの形成時における第２の領域Ｂのゲート絶縁膜除去をケミカルエッチングで行い、その後、ケミカルエッチで生じた被覆膜の除去とともにフォトレジストパターンの焼き締め処理を行っている。このため、第１の領域Ａにおけるゲート絶縁膜上に焼き締め処理によって隙間が生じても、エッチングガスが侵入することがなく、ゲート絶縁膜の過剰エッチングを防止できる。従って、第１の領域Ａにおけるゲート絶縁膜の領域確保が容易となり、半導体装置の不良を低減することができる。さらに、焼き締め処理は、被覆膜の除去と同じ処理装置で行えるので、スループットが向上して、製造コストの低減も図ることができる。なお、膜厚の数値や処理条件は一例であって、変更が可能である。
【００３７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００３８】
１ シリコン基板
２ 素子分離領域
３ Ｐ型ウェル
４、４ａ、４ｂ、４Ａ、４Ｃ、４Ｄ ゲート絶縁膜
５ フォトレジスト
６ 被覆膜
７、７Ａ、８ 導電膜
９ 絶縁膜
１０、１０ａ、１０ｂ ＮＭＯＳ
１１ Ｎ型ＬＤＤ
１２ サイドウォール
１３ Ｎ型拡散領域
１４、１５ 層間絶縁膜
１６ コンタクトプラグ
１７ 配線
１８ 保護膜
Ａ 第１の領域
Ｂ 第２の領域
Ｃ、Ｄ 領域
Ｔｒ１ 第１のトランジスタ
Ｔｒ２ 第２のトランジスタ
Ｘ１ 除去量
Ｘ２ 水平距離
Ｚ１ ゲート絶縁膜４Ａの厚さ
Ｚ２、Ｚ３ 隙間
【特許請求の範囲】
【請求項１】
半導体基板の第１及び第２の領域上に、第1の膜を形成する工程と、
前記第１の膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の膜のエッチングにより前記第２の領域上の第1の膜を除去すると共に、前記第２の領域上を覆うように被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンの焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１の膜は、シリコン酸化膜である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記被覆膜を形成する工程では、
アンモニア、フッ化水素、及びフッ化窒素を含有するガスを用いた前記エッチングにより、ケイフッ化アンモニウム（（ＮＨ4）2ＳｉＦ6）を含む前記被覆膜を形成する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記焼き締め処理を行う工程では、
前記熱処理として、窒素及び水素を含有する雰囲気中で前記半導体基板を８０〜５００℃に加熱する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記被覆膜を形成する工程では、
前記エッチングとして等方性エッチングを行う、請求項１〜４の何れか1項に記載の半導体装置の製造方法。
【請求項６】
前記第１の膜を形成する工程では、
厚さが３５ｎｍ未満の第１の膜を形成する、請求項１〜５の何れか1項に記載の半導体装置の製造方法。
【請求項７】
前記被覆膜を形成する工程と、前記焼き締め処理を行う工程は、同一の装置内の異なるチャンバー内で行われる、請求項１〜６の何れか1項に記載の半導体装置の製造方法。
【請求項８】
前記第1の膜を形成する工程では、
前記第1の膜として第1の絶縁膜を形成し、
更に、
前記第1の領域の第1の絶縁膜上に導電膜を形成する工程と、
前記第1の絶縁膜及び導電膜を加工してそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の第1の領域内にソース及びドレイン領域を形成する工程と、
を有する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第1の膜を形成する工程と、前記導電膜を形成する工程の間に更に、
前記第1及び第２の領域上に、第２の絶縁膜を形成する工程を有し、
前記ゲート絶縁膜及びゲート電極を形成する工程では、
第1及び第２の絶縁膜並びに導電膜を加工して、前記第１及び第２の領域上の各々に、第1及び第２の絶縁膜を有するゲート絶縁膜並びにゲート電極を形成し、
前記ソース及びドレイン領域を形成する工程では、
前記半導体基板の第２の領域内にもソース及びドレイン領域を形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜を形成する工程では、
前記第２の絶縁膜として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び高誘電率絶縁膜からなる群から選択された少なくとも一種の膜を形成する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板の第１及び第２の領域上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の絶縁膜のエッチングにより、前記第２の領域上の第1の絶縁膜を除去すると共に前記半導体基板の第２の領域上に被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンに焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
前記第1及び第２の領域上に、第２の絶縁膜及び導電膜をこの順に形成する工程と、
前記第1及び第２の絶縁膜並びに導電膜を加工して、前記第1及び第２の領域上の各々に、前記第1及び第２の絶縁膜を有するゲート絶縁膜並びにゲート電極を形成する工程と、
前記半導体基板の第1及び第２の領域内の各々にソース及びドレイン領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項１２】
第１の領域と第２の領域とを有する半導体基板と、
前記第1の領域に設けられた第1のトランジスタと、
前記第２の領域に設けられた第２のトランジスタと、
を有し、
前記第1のトランジスタのゲート絶縁膜は、前記第２のトランジスタのゲート絶縁膜よりも膜厚が厚い、半導体装置。
【請求項１３】
前記第1のトランジスタのゲート絶縁膜のうち少なくともゲート電極に接する部分と、前記第２のトランジスタのゲート絶縁膜は同じ材料からなる、請求項１２に記載の半導体装置。
【請求項１４】
前記第1のトランジスタのゲート絶縁膜のうち前記半導体基板に接する部分はシリコン酸化膜である、請求項１２又は１３に記載の半導体装置。
【請求項１】
半導体基板の第１及び第２の領域上に、第1の膜を形成する工程と、
前記第１の膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の膜のエッチングにより前記第２の領域上の第1の膜を除去すると共に、前記第２の領域上を覆うように被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンの焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１の膜は、シリコン酸化膜である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記被覆膜を形成する工程では、
アンモニア、フッ化水素、及びフッ化窒素を含有するガスを用いた前記エッチングにより、ケイフッ化アンモニウム（（ＮＨ4）2ＳｉＦ6）を含む前記被覆膜を形成する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記焼き締め処理を行う工程では、
前記熱処理として、窒素及び水素を含有する雰囲気中で前記半導体基板を８０〜５００℃に加熱する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記被覆膜を形成する工程では、
前記エッチングとして等方性エッチングを行う、請求項１〜４の何れか1項に記載の半導体装置の製造方法。
【請求項６】
前記第１の膜を形成する工程では、
厚さが３５ｎｍ未満の第１の膜を形成する、請求項１〜５の何れか1項に記載の半導体装置の製造方法。
【請求項７】
前記被覆膜を形成する工程と、前記焼き締め処理を行う工程は、同一の装置内の異なるチャンバー内で行われる、請求項１〜６の何れか1項に記載の半導体装置の製造方法。
【請求項８】
前記第1の膜を形成する工程では、
前記第1の膜として第1の絶縁膜を形成し、
更に、
前記第1の領域の第1の絶縁膜上に導電膜を形成する工程と、
前記第1の絶縁膜及び導電膜を加工してそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の第1の領域内にソース及びドレイン領域を形成する工程と、
を有する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第1の膜を形成する工程と、前記導電膜を形成する工程の間に更に、
前記第1及び第２の領域上に、第２の絶縁膜を形成する工程を有し、
前記ゲート絶縁膜及びゲート電極を形成する工程では、
第1及び第２の絶縁膜並びに導電膜を加工して、前記第１及び第２の領域上の各々に、第1及び第２の絶縁膜を有するゲート絶縁膜並びにゲート電極を形成し、
前記ソース及びドレイン領域を形成する工程では、
前記半導体基板の第２の領域内にもソース及びドレイン領域を形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜を形成する工程では、
前記第２の絶縁膜として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び高誘電率絶縁膜からなる群から選択された少なくとも一種の膜を形成する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板の第１及び第２の領域上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに用いた第１の絶縁膜のエッチングにより、前記第２の領域上の第1の絶縁膜を除去すると共に前記半導体基板の第２の領域上に被覆膜を形成する工程と、
前記半導体基板に熱処理を行うことにより、前記被覆膜を除去すると共に前記フォトレジストパターンに焼き締め処理を行う工程と、
前記フォトレジストパターンを除去する工程と、
前記第1及び第２の領域上に、第２の絶縁膜及び導電膜をこの順に形成する工程と、
前記第1及び第２の絶縁膜並びに導電膜を加工して、前記第1及び第２の領域上の各々に、前記第1及び第２の絶縁膜を有するゲート絶縁膜並びにゲート電極を形成する工程と、
前記半導体基板の第1及び第２の領域内の各々にソース及びドレイン領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項１２】
第１の領域と第２の領域とを有する半導体基板と、
前記第1の領域に設けられた第1のトランジスタと、
前記第２の領域に設けられた第２のトランジスタと、
を有し、
前記第1のトランジスタのゲート絶縁膜は、前記第２のトランジスタのゲート絶縁膜よりも膜厚が厚い、半導体装置。
【請求項１３】
前記第1のトランジスタのゲート絶縁膜のうち少なくともゲート電極に接する部分と、前記第２のトランジスタのゲート絶縁膜は同じ材料からなる、請求項１２に記載の半導体装置。
【請求項１４】
前記第1のトランジスタのゲート絶縁膜のうち前記半導体基板に接する部分はシリコン酸化膜である、請求項１２又は１３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−１１０３１１（Ｐ２０１３−１１０３１１Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５５１８１（Ｐ２０１１−２５５１８１）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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