半導体装置及びその製造方法
【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、素子を形成するための活性領域を分離するための素子分離領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の活性領域を分離する構造体は素子分離領域と呼ばれ、一般的には、浅い溝によって分離されることから、シャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）と呼ばれている構造で素子分離されている場合が多い。
【０００３】
半導体装置での素子分離構造では、一般的に、ＳＴＩが用いられている。このＳＴＩでは、素子を分離するための溝を形成後、溝の内部に絶縁膜を埋め込んで素子の絶縁を行っている（例えば、特開２０１０−２８７７７４号公報（特許文献１）参照）。この場合、溝の深さは、ＳＴＩで分離する活性領域を電気的に分離できる深さに設定される。
【０００４】
また、場合によっては、製造回路パターン上、繰り返し構造を有する場合は、ＳＴＩの溝を薄く絶縁膜で覆った後、ゲート電極と同等の材料を埋め込み、溝下部領域を電気的に絶縁させる方向に電圧を印加させる方法も近年提案されている(例えば、2008_IEDM_p1-4_6F2 buried wordline DRAM cell for 40nm and beyond _T.Schloesser etal(Qimonda)（非特許文献１）参照)されている。
【０００５】
前者のＳＴＩを絶縁膜で埋設した構造では、一般的には、ＣＶＤ酸化膜で埋設するが、この構造でも、例えば、ＤＲＡＭなどの高集積なメモリデバイスを微細化した場合、データを記憶させた対象セルのビット線と隣接セルのワードライン(Neighbor Word Line(ＮＷＬ))の動作電圧条件によっては、ＳＴＩの酸化膜(一般的には比誘電率：3.8-4.2)を通した電気力線が対象セルのビット線の静電ポテンシャルに影響を与え、閾値電圧の変動やｐ／ｎ接合部の電界強度に影響を及ぼすという問題がある。
【０００６】
一方、後者では、非特許文献１にも記述されている素子を分離する領域に通常のＳＴＩの代わりに、絶縁ゲート（Isolation Gate(ＩＧ)）を設け、電気的にＩＧの溝下部を電気的に絶縁させる手法が提案されている。
【０００７】
しかし、ＩＧの溝下部を電気的に絶縁するバイアスを印加すると、その隣接するセルのビット線の半導体層の静電ポテンシャルの影響により、当該ビット線のトランジスタ特性に影響を及ぼすという問題が、デバイスの微細化と共に顕著となってくる。
【０００８】
例えば、P-Well内のn-chトランジスタを素子分離する際に、ＩＧには負(-)のバイアスを印加し、ＩＧ下部の半導体層を空乏化させて電気的に絶縁する。このＩＧの電圧はそのまま対象セルのビット線の半導体層にも印加されるため、トランジスタ特性がＩＧのバイアス条件によって変動してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２８７７７４号公報
【非特許文献】
【００１０】
【非特許文献１】2008_IEDM_p1-4_6F2 buried wordline DRAM cell for 40nm and beyond _T.Schloesser etal(Qimonda)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和することが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、
半導体基板に形成され、半導体素子を形成するための活性領域と、
前記半導体基板内に形成され、前記活性領域を分離するための素子分離領域と、
前記素子分離領域内に設けられた空洞部を有することを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法は、
半導体基板に、半導体素子を形成するための活性領域を形成し、
前記半導体基板内に、前記活性領域を分離するための素子分離領域を形成し、
前記素子分離領域内に空洞部を形成することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図７】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２】本発明の実施の形態による効果を説明するための図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
（第１の実施の形態）
最初に、図１〜図５を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。ここで、図１〜図５において、（ａ）は平面図、（ｂ）はワード線(Word-Line(ＷＬ))垂直断面図、（ｃ）はビット線(Bit-Line(ＢＬ))垂直断面図をそれぞれ示す。
【００１８】
図１に示すように、半導体基板１００ 中に、素子（セルアレイトランジスタ）１０１の分離を行うための素子分離領域（シャロートレンチアイソレーション(ＳＴＩ)）１０２を形成するためのパターニングを行うため、フォトレジストの塗布及び露光を行う。
【００１９】
この際、対象セルのビット線（ＢＬ）１０３ａに隣接する隣接ビット線（Ｎ−ＢＬ）１０３ｂとの分離部のＳＴＩ１０２と同時に、ＷＬ垂直方向の隣接ビット線（Ｎ−ＢＬ）１０３ｂ間の分離部（ここでは、ノーマルフィールド(ＮＦ)１０４と称する）の両方を同時にパターニングしても良いし、別々にラインパターンで形成してもよい。
【００２０】
次いで、ＳＴＩ１０２及びＮＦ１０４を形成するためのドライエッチングを行ない、ＳＴＩ１０２及びＮＦ１０４の内壁を薄い内壁酸化膜１０５で覆う。
【００２１】
次いで、ＳＴＩ１０２及びＮＦ１０４内部を埋め込み絶縁膜（例えば、ＳｉＮ膜）１０６で埋設し、平坦化する。
【００２２】
次に、溝ゲート構造のセルアレイトランジスタ１０１を形成する。
【００２３】
最初に、ＷＬ（ワードライン）１０７のパターンを形成するためマスク膜（図示せず）を形成し、次いでフォトリソグラフィーにてＷＬ１０７のパターンを焼付けし、マスク膜をパターニングする。
【００２４】
次に、レジスト除去後、パターニングしたマスク膜によるセルフアラインプロセスを介してＷＬ１０７のパターンを半導体層の内部に形成する。
【００２５】
次に、洗浄後、ＷＬ１０７のゲート絶縁膜１０８を形成する。ここでは、高温の高速昇温プロセス (Rapid Thermal Process(RTP))を用いてゲート酸化(例えば、6nm厚)を行なう。
【００２６】
そのままポリシリコンのゲート電極を形成しても良いが、図１では、埋め込み型ＷＬ１０７の形成方法により説明する。
【００２７】
埋め込み型ＷＬ１０７を形成するため、TiN１０９及びW１１０を埋設し、所望の深さで埋め込み型ＷＬ１０７の電極部を形成する。
【００２８】
次いで、その上部に、キャップ絶縁膜１１１(例えば、CVD酸化膜)を埋設し、平坦化する。
【００２９】
その後、ＢＬ線１０３及び後述のビットコンタクト（Bit-Contact(ＢＣ)）形成のためのビットコンタクト層間膜１１２を堆積する。
【００３０】
次に、図２に示すように、ビットコンタクト（ＢＣ）１１３を開口する。
【００３１】
最初に、ビットコンタクト層間膜１１２上にフォトリソグラフィーで、ＢＣパターンをレジストを用いてパターニングする。
【００３２】
次いで、ドライエッチングプロセスでビットコンタクト（ＢＣ）１１３を開口する。この際、ビットコンタクト（ＢＣ）１１３はＷＬ１０７（フィールド部）に開口端がオーバーラップし、STＩ１０２及びＮＦ１０４の表面に埋設している埋め込み絶縁膜１０６の表面が露出するように開口する。
【００３３】
次に、図３に示すように、ＳＴＩ１０２及びＮＦ１０４に中空構造(Air Gap)構造を形成する。
【００３４】
最初に、上述のようにビットコンタクト（ＢＣ）１１３を開口した後、洗浄を行なう。
【００３５】
その後、ＳＴＩ１０２及びＮＦ１０４の内部に埋設された埋め込み絶縁膜１０６を除去するために、ホットリン酸１１４で埋め込み絶縁膜１０６を除去し、空洞部１１５を形成する。このようにして、Air-Gap分離構造が形成される。
【００３６】
次に、Air-Gap分離構造形成後、図４に示すように、ビットコンタクト（ＢＣ）１１３に選択エピタキシャル成長を行い、エピタキシャル成長層１１６を形成して、ビットコンタクト（ＢＣ）１１３の底部を埋設する。この際、ＳＴＩ１０２及びＮＦ１０４の表面のホットリン酸１１４で除去された埋め込み絶縁膜（SIN膜）１０６の開口部は選択エピタキシャル成長のオーバー成長で埋設される。
【００３７】
次に、図５に示すように、ビットコンタクト（ＢＣ）１１３に形成したエピタキシャル成長層１１６に不純物をイオン注入し、熱処理を行なった後、 ビット線（ＢＬ）１０３を形成するためのメタル配線を行なう。ここでは、TiN/W膜を成膜し、ＢＬ１０３の配線パターニングを行う。
【００３８】
このようにして、STＩ１０２及びＮＦ１０４に中空構造の素子分離構造を有する半等体装置が完成する。
【００３９】
この半導体装置は、図５に示すように、半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する。
【００４０】
また、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）は溝状に形成されており、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）の内壁には、内壁酸化膜１０５が形成されている。
【００４１】
そして、空洞部１０５の比誘電率（理想的には１．０）は、内壁酸化膜１０５の比誘電率（３．８〜４．２程度）よりも低い。
【００４２】
このような構造の下、半導体素子は、対象セル（Ｕｎｉｔ Ｃｅｌｌ）のワード線１０７とビット線１０３に接続されたセルアレイトランジスタ１０１である。空洞部１０５は、ワード線（ａＷＬ）１０７ａに隣接する隣接ワード線（Ｎ−ａＷＬ）１０７ｂの電位の影響に伴うビット線（ａＢＬ）１０３ａへの電界を緩和する。さらに、空洞部１０５は、ワード線（ａＷＬ）１０７ａの接合リーク電流を減少させる。
【００４３】
（第２の実施の形態）
最初に、図６〜図１１を参照して、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。ここで、図６〜図１１において、（ａ）は平面図、（ｂ）はワード線(Word-Line(ＷＬ))垂直断面図、（ｃ）はビット線(Bit-Line(ＢＬ))垂直断面図をそれぞれ示す。
【００４４】
最初に、図６に示すように、半導体基板２００中に、素子分離となるシャロートレンチアイソレーション(ＳＴＩ)２０１を形成するためのパターニングを行うため、フォトレジストの塗布及び霧光を行う。この時、対象セル（Ｕｎｉｔ Ｃｅｌｌ）のビット線（ａＢＬ）２０２ａに隣接する隣接ビット線（Ｎ−ＢＬ）２０２ｂとの分離部のＳＴＩ２０１と同時に、ＷＬ垂直方向の隣接ビット線（Ｎ−ＢＬ）２０２ｂ間の分離部（ここではノーマルフィールド(ＮＦ)２０３と称する）の両方を同時にパターニングしても良いし、別々にラインパターンで形成しても良い。
【００４５】
次いで、ＳＴＩ２０１及び ＮＦ２０３を形成するためのドライエッチングを行って、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５を形成する。この時に、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の溝形状を間口がやや狭くなるボーイング形状で形成する。近年の微細化したデバイスでは、ＳＴＩ２０１やＮＦ２０３の分離幅が100nm以下になってきている。ここでは50nmの例で示す。
【００４６】
次に、図７に示すように、図６で示したボーイング形状のＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５（素子分離構造部）に対して高温のRTPプロセスにより内壁酸化を行なって、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の内壁に内壁酸化膜２０６を形成する。内壁酸化膜２０６の厚さは、例えば、10nmである。これにより、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の素子分離開口部は約45nm程度となる。
【００４７】
次に、図８に示すように、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の内壁に形成した内壁酸化膜２０６の表面に、絶縁膜２０７を堆積する。この絶縁膜２０７は、例えば、CVD酸化膜或いはプラズマ酸化膜であり、その膜厚は、約30nm程度である。この時、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の素子分離開口部が狭いために、開口部が先に閉塞し、内部に空洞が残ったまま絶縁膜２０７の成膜が完了する。このようにして、空洞部２０８を有するＳＴＩ２０１及びＮＦ２０３が完成する。尚、この絶縁膜２０７は、場合によってはCVD-SiN膜やプラズマSiN膜でも良い。
【００４８】
次に、空洞部２０８を有するＳＴＩ２０１及びＮＦ２０３が完成した後、図９に示すように、溝ゲート構造のセルアレイトランジスタ２０９を形成する。
【００４９】
最初に、ＷＬ２１０のパターン形成するためマスク膜（図示せず）を成膜し、次いで、フォトリソグラフィーにてＷＬ２１０のパターンを焼付けし、マスク膜をパターニングする。
【００５０】
レジスト除去後、パターニングしたマスク膜を用いてセルフアラインプロセスでＷＬ２１０のパターンを半導体層の内部に形成する。
【００５１】
洗浄後、ＷＬ２１０のゲート絶縁膜２１０を形成する。ここでは、高温の高速昇温プロセス(Rapid Thermal Process(RTP))を用いてゲート酸化(例えば、6nm厚)を行なう。そのままポリシリコンのゲート電極を形成しても良いが、図９では埋め込み型ＷＬ２１０の形成方法で説明する。
【００５２】
埋め込み型ＷＬ２１０の形成のため、TiN211及びW２１２を埋設し、所望の深さで埋め込み型ＷＬ２１０の電極部を形成する。
【００５３】
次いで、その上部に、キャップ絶縁膜２１３(ここでは、CVD酸化膜)を埋設し、平坦化する。
【００５４】
その後、ＢＬ線１０３及び後述のビットコンタクト（Bit-Contact(ＢＣ)）形成のためのビットコンタクト層間SiN膜２１４及びビットコンタクト層間酸化膜２１５を堆積する。
【００５５】
次に、図１０に示すように、ビットコンタクト（ＢＣ）２１６を開口する。
【００５６】
最初に、ビットコンタクト層間酸化膜２１５上にフォトリソグラフィーで、ＢＣパターンをレジストを用いてパターニングする。
【００５７】
次いで、ドライエッチングプロセスでビットコンタクト（ＢＣ）２１６を開口する。
【００５８】
その後、ビットコンタクト（ＢＣ）２１６が半導体層からはみ出さないように、ビットコンタクト層間SiN膜２１４で一度エッチストップした後、ビットコンタクトＳＷ膜（SiN膜サイドウォール）２１７を形成し、ビットコンタクト層間SiN膜２１４をエッチングし、ビットコンタクト（ＢＣ）２１６を開口する。
【００５９】
次に、図１１に示すように、ビットコンタクト（ＢＣ）２１６に不純物をイオン注入し、熱処理を行なった後、ビット線（ＢＬ）２０２形成のためのメタル配線を行なう。ここではTiN/W膜を成膜し、ビット線（ＢＬ）２０２の配線パターニングを行なう。この際、ビットコンタクト（ＢＣ）２１６との接続に不純物がドープされたポリシリコンを用いても良い。これにより、ＳＴＩ２０１及びＮＦ２０３に中空構造の素子分離構造を有する半導体装置が完成する。
【００６０】
この半導体装置は、図１１に示すように、半導体基板２００に形成され、半導体素子２０１を形成するための活性領域と、半導体基板２００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ２０１、ＮＦ２０３）と、素子分離領域（ＳＴＩ２０１、ＮＦ２０３）内に設けられた空洞部２０８を有する。
【００６１】
また、素子分離領域（ＳＴＩ２０１、ＮＦ２０３）は、間口が狭くなるボーイング形状に形成されており、素子分離領域（ＳＴＩ２０１、ＮＦ２０３）の内壁には、内壁酸化膜２０６が形成され、内壁酸化膜２０６の表面には絶縁膜２０７が形成されている。
【００６２】
そして、空洞部２０８の比誘電率（理想的には１．０）は、内壁酸化膜２０６の比誘電率（３．８〜４．２程度）よりも低い。
【００６３】
このような構造に下、半導体素子は、対象セル（Ｕｎｉｔ Ｃｅｌｌ）のワード線２１０とビット線２０２に接続されたセルアレイトランジスタ２０９である。空洞部２０８は、ワード線（ａＷＬ）２１０ａに隣接する隣接ワード線（Ｎ−ａＷＬ）２１０ｂの電位の影響に伴うビット線（ａＢＬ）２０２ａへの電界を緩和する。さらに、空洞部２０８は、ワード線（ａＷＬ）２１０ａの接合リーク電流を減少させる。
【００６４】
次に、図１２を参照して、本発明の実施の形態による効果について説明する。ここで、（ａ）はセルアレイトランジスタ特性のオン電流特性を示し、（ｂ）はセルアレイトランジスタ特性の接合リーク電流を示す。
【００６５】
図１２（ａ）に示すように、本発明を用いることにより、デバイスの微細化に伴うセルアレイトランジスタのオン電流の隣接ＷＬの影響による低下を抑制できる。また、隣接ワード電（ＷＬ）の電位の影響に伴う対象ビット線（ＢＬ）の電界緩和が可能となる。
【００６６】
さらに、図１２（ｂ）に示すように、本発明を用いることにより、接合リーク電流も改善できる。
【００６７】
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００６８】
１００ 半導体基板
１０１ セルアレイトランジスタ
１０２ ＳＴＩ
１０３ ビット線（ＢＬ）
１０４ ＮＦ
１０５ 内壁酸化膜
１０６ 埋め込み絶縁膜
１０７ ワード線（ＷＬ）
１０８ ゲート絶縁膜
１０９ ＴｉＮ
１１０ Ｗ
１１１ キャップ絶縁膜
１１２ ビットコンタクト層間膜
１１３ ビットコンタクト（ＢＣ）
１１４ ホットリン酸
１１５ 空洞部
１１６ エピタキシャル成長層
２００ 半導体基板
２０１ ＳＴＩ
２０２ ビット線（ＢＬ）
２０３ ＮＦ
２０４ ＳＴＩ用トレンチ
２０５ ＮＦ用トレンチ
２０６ 内壁酸化膜
２０７ 絶縁膜
２０８ 空洞部
２０９ セルアレイトランジスタ
２１０ ワード線（ＷＬ）
２１１ ＴｉＮ
２１２ Ｗ
２１３ キャップ絶縁膜
２１４ ビットコンタクト層間SiN膜
２１５ ビットコンタクト層間酸化膜２１５
２１６ ビットコンタクト（ＢＣ）
２１７ ビットコンタクトＳＷ膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、素子を形成するための活性領域を分離するための素子分離領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の活性領域を分離する構造体は素子分離領域と呼ばれ、一般的には、浅い溝によって分離されることから、シャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）と呼ばれている構造で素子分離されている場合が多い。
【０００３】
半導体装置での素子分離構造では、一般的に、ＳＴＩが用いられている。このＳＴＩでは、素子を分離するための溝を形成後、溝の内部に絶縁膜を埋め込んで素子の絶縁を行っている（例えば、特開２０１０−２８７７７４号公報（特許文献１）参照）。この場合、溝の深さは、ＳＴＩで分離する活性領域を電気的に分離できる深さに設定される。
【０００４】
また、場合によっては、製造回路パターン上、繰り返し構造を有する場合は、ＳＴＩの溝を薄く絶縁膜で覆った後、ゲート電極と同等の材料を埋め込み、溝下部領域を電気的に絶縁させる方向に電圧を印加させる方法も近年提案されている(例えば、2008_IEDM_p1-4_6F2 buried wordline DRAM cell for 40nm and beyond _T.Schloesser etal(Qimonda)（非特許文献１）参照)されている。
【０００５】
前者のＳＴＩを絶縁膜で埋設した構造では、一般的には、ＣＶＤ酸化膜で埋設するが、この構造でも、例えば、ＤＲＡＭなどの高集積なメモリデバイスを微細化した場合、データを記憶させた対象セルのビット線と隣接セルのワードライン(Neighbor Word Line(ＮＷＬ))の動作電圧条件によっては、ＳＴＩの酸化膜(一般的には比誘電率：3.8-4.2)を通した電気力線が対象セルのビット線の静電ポテンシャルに影響を与え、閾値電圧の変動やｐ／ｎ接合部の電界強度に影響を及ぼすという問題がある。
【０００６】
一方、後者では、非特許文献１にも記述されている素子を分離する領域に通常のＳＴＩの代わりに、絶縁ゲート（Isolation Gate(ＩＧ)）を設け、電気的にＩＧの溝下部を電気的に絶縁させる手法が提案されている。
【０００７】
しかし、ＩＧの溝下部を電気的に絶縁するバイアスを印加すると、その隣接するセルのビット線の半導体層の静電ポテンシャルの影響により、当該ビット線のトランジスタ特性に影響を及ぼすという問題が、デバイスの微細化と共に顕著となってくる。
【０００８】
例えば、P-Well内のn-chトランジスタを素子分離する際に、ＩＧには負(-)のバイアスを印加し、ＩＧ下部の半導体層を空乏化させて電気的に絶縁する。このＩＧの電圧はそのまま対象セルのビット線の半導体層にも印加されるため、トランジスタ特性がＩＧのバイアス条件によって変動してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２８７７７４号公報
【非特許文献】
【００１０】
【非特許文献１】2008_IEDM_p1-4_6F2 buried wordline DRAM cell for 40nm and beyond _T.Schloesser etal(Qimonda)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和することが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、
半導体基板に形成され、半導体素子を形成するための活性領域と、
前記半導体基板内に形成され、前記活性領域を分離するための素子分離領域と、
前記素子分離領域内に設けられた空洞部を有することを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法は、
半導体基板に、半導体素子を形成するための活性領域を形成し、
前記半導体基板内に、前記活性領域を分離するための素子分離領域を形成し、
前記素子分離領域内に空洞部を形成することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図７】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２】本発明の実施の形態による効果を説明するための図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
（第１の実施の形態）
最初に、図１〜図５を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。ここで、図１〜図５において、（ａ）は平面図、（ｂ）はワード線(Word-Line(ＷＬ))垂直断面図、（ｃ）はビット線(Bit-Line(ＢＬ))垂直断面図をそれぞれ示す。
【００１８】
図１に示すように、半導体基板１００ 中に、素子（セルアレイトランジスタ）１０１の分離を行うための素子分離領域（シャロートレンチアイソレーション(ＳＴＩ)）１０２を形成するためのパターニングを行うため、フォトレジストの塗布及び露光を行う。
【００１９】
この際、対象セルのビット線（ＢＬ）１０３ａに隣接する隣接ビット線（Ｎ−ＢＬ）１０３ｂとの分離部のＳＴＩ１０２と同時に、ＷＬ垂直方向の隣接ビット線（Ｎ−ＢＬ）１０３ｂ間の分離部（ここでは、ノーマルフィールド(ＮＦ)１０４と称する）の両方を同時にパターニングしても良いし、別々にラインパターンで形成してもよい。
【００２０】
次いで、ＳＴＩ１０２及びＮＦ１０４を形成するためのドライエッチングを行ない、ＳＴＩ１０２及びＮＦ１０４の内壁を薄い内壁酸化膜１０５で覆う。
【００２１】
次いで、ＳＴＩ１０２及びＮＦ１０４内部を埋め込み絶縁膜（例えば、ＳｉＮ膜）１０６で埋設し、平坦化する。
【００２２】
次に、溝ゲート構造のセルアレイトランジスタ１０１を形成する。
【００２３】
最初に、ＷＬ（ワードライン）１０７のパターンを形成するためマスク膜（図示せず）を形成し、次いでフォトリソグラフィーにてＷＬ１０７のパターンを焼付けし、マスク膜をパターニングする。
【００２４】
次に、レジスト除去後、パターニングしたマスク膜によるセルフアラインプロセスを介してＷＬ１０７のパターンを半導体層の内部に形成する。
【００２５】
次に、洗浄後、ＷＬ１０７のゲート絶縁膜１０８を形成する。ここでは、高温の高速昇温プロセス (Rapid Thermal Process(RTP))を用いてゲート酸化(例えば、6nm厚)を行なう。
【００２６】
そのままポリシリコンのゲート電極を形成しても良いが、図１では、埋め込み型ＷＬ１０７の形成方法により説明する。
【００２７】
埋め込み型ＷＬ１０７を形成するため、TiN１０９及びW１１０を埋設し、所望の深さで埋め込み型ＷＬ１０７の電極部を形成する。
【００２８】
次いで、その上部に、キャップ絶縁膜１１１(例えば、CVD酸化膜)を埋設し、平坦化する。
【００２９】
その後、ＢＬ線１０３及び後述のビットコンタクト（Bit-Contact(ＢＣ)）形成のためのビットコンタクト層間膜１１２を堆積する。
【００３０】
次に、図２に示すように、ビットコンタクト（ＢＣ）１１３を開口する。
【００３１】
最初に、ビットコンタクト層間膜１１２上にフォトリソグラフィーで、ＢＣパターンをレジストを用いてパターニングする。
【００３２】
次いで、ドライエッチングプロセスでビットコンタクト（ＢＣ）１１３を開口する。この際、ビットコンタクト（ＢＣ）１１３はＷＬ１０７（フィールド部）に開口端がオーバーラップし、STＩ１０２及びＮＦ１０４の表面に埋設している埋め込み絶縁膜１０６の表面が露出するように開口する。
【００３３】
次に、図３に示すように、ＳＴＩ１０２及びＮＦ１０４に中空構造(Air Gap)構造を形成する。
【００３４】
最初に、上述のようにビットコンタクト（ＢＣ）１１３を開口した後、洗浄を行なう。
【００３５】
その後、ＳＴＩ１０２及びＮＦ１０４の内部に埋設された埋め込み絶縁膜１０６を除去するために、ホットリン酸１１４で埋め込み絶縁膜１０６を除去し、空洞部１１５を形成する。このようにして、Air-Gap分離構造が形成される。
【００３６】
次に、Air-Gap分離構造形成後、図４に示すように、ビットコンタクト（ＢＣ）１１３に選択エピタキシャル成長を行い、エピタキシャル成長層１１６を形成して、ビットコンタクト（ＢＣ）１１３の底部を埋設する。この際、ＳＴＩ１０２及びＮＦ１０４の表面のホットリン酸１１４で除去された埋め込み絶縁膜（SIN膜）１０６の開口部は選択エピタキシャル成長のオーバー成長で埋設される。
【００３７】
次に、図５に示すように、ビットコンタクト（ＢＣ）１１３に形成したエピタキシャル成長層１１６に不純物をイオン注入し、熱処理を行なった後、 ビット線（ＢＬ）１０３を形成するためのメタル配線を行なう。ここでは、TiN/W膜を成膜し、ＢＬ１０３の配線パターニングを行う。
【００３８】
このようにして、STＩ１０２及びＮＦ１０４に中空構造の素子分離構造を有する半等体装置が完成する。
【００３９】
この半導体装置は、図５に示すように、半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する。
【００４０】
また、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）は溝状に形成されており、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）の内壁には、内壁酸化膜１０５が形成されている。
【００４１】
そして、空洞部１０５の比誘電率（理想的には１．０）は、内壁酸化膜１０５の比誘電率（３．８〜４．２程度）よりも低い。
【００４２】
このような構造の下、半導体素子は、対象セル（Ｕｎｉｔ Ｃｅｌｌ）のワード線１０７とビット線１０３に接続されたセルアレイトランジスタ１０１である。空洞部１０５は、ワード線（ａＷＬ）１０７ａに隣接する隣接ワード線（Ｎ−ａＷＬ）１０７ｂの電位の影響に伴うビット線（ａＢＬ）１０３ａへの電界を緩和する。さらに、空洞部１０５は、ワード線（ａＷＬ）１０７ａの接合リーク電流を減少させる。
【００４３】
（第２の実施の形態）
最初に、図６〜図１１を参照して、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。ここで、図６〜図１１において、（ａ）は平面図、（ｂ）はワード線(Word-Line(ＷＬ))垂直断面図、（ｃ）はビット線(Bit-Line(ＢＬ))垂直断面図をそれぞれ示す。
【００４４】
最初に、図６に示すように、半導体基板２００中に、素子分離となるシャロートレンチアイソレーション(ＳＴＩ)２０１を形成するためのパターニングを行うため、フォトレジストの塗布及び霧光を行う。この時、対象セル（Ｕｎｉｔ Ｃｅｌｌ）のビット線（ａＢＬ）２０２ａに隣接する隣接ビット線（Ｎ−ＢＬ）２０２ｂとの分離部のＳＴＩ２０１と同時に、ＷＬ垂直方向の隣接ビット線（Ｎ−ＢＬ）２０２ｂ間の分離部（ここではノーマルフィールド(ＮＦ)２０３と称する）の両方を同時にパターニングしても良いし、別々にラインパターンで形成しても良い。
【００４５】
次いで、ＳＴＩ２０１及び ＮＦ２０３を形成するためのドライエッチングを行って、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５を形成する。この時に、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の溝形状を間口がやや狭くなるボーイング形状で形成する。近年の微細化したデバイスでは、ＳＴＩ２０１やＮＦ２０３の分離幅が100nm以下になってきている。ここでは50nmの例で示す。
【００４６】
次に、図７に示すように、図６で示したボーイング形状のＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５（素子分離構造部）に対して高温のRTPプロセスにより内壁酸化を行なって、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の内壁に内壁酸化膜２０６を形成する。内壁酸化膜２０６の厚さは、例えば、10nmである。これにより、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の素子分離開口部は約45nm程度となる。
【００４７】
次に、図８に示すように、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の内壁に形成した内壁酸化膜２０６の表面に、絶縁膜２０７を堆積する。この絶縁膜２０７は、例えば、CVD酸化膜或いはプラズマ酸化膜であり、その膜厚は、約30nm程度である。この時、ＳＴＩ用トレンチ２０４及びＮＦ用トレンチ２０５の素子分離開口部が狭いために、開口部が先に閉塞し、内部に空洞が残ったまま絶縁膜２０７の成膜が完了する。このようにして、空洞部２０８を有するＳＴＩ２０１及びＮＦ２０３が完成する。尚、この絶縁膜２０７は、場合によってはCVD-SiN膜やプラズマSiN膜でも良い。
【００４８】
次に、空洞部２０８を有するＳＴＩ２０１及びＮＦ２０３が完成した後、図９に示すように、溝ゲート構造のセルアレイトランジスタ２０９を形成する。
【００４９】
最初に、ＷＬ２１０のパターン形成するためマスク膜（図示せず）を成膜し、次いで、フォトリソグラフィーにてＷＬ２１０のパターンを焼付けし、マスク膜をパターニングする。
【００５０】
レジスト除去後、パターニングしたマスク膜を用いてセルフアラインプロセスでＷＬ２１０のパターンを半導体層の内部に形成する。
【００５１】
洗浄後、ＷＬ２１０のゲート絶縁膜２１０を形成する。ここでは、高温の高速昇温プロセス(Rapid Thermal Process(RTP))を用いてゲート酸化(例えば、6nm厚)を行なう。そのままポリシリコンのゲート電極を形成しても良いが、図９では埋め込み型ＷＬ２１０の形成方法で説明する。
【００５２】
埋め込み型ＷＬ２１０の形成のため、TiN211及びW２１２を埋設し、所望の深さで埋め込み型ＷＬ２１０の電極部を形成する。
【００５３】
次いで、その上部に、キャップ絶縁膜２１３(ここでは、CVD酸化膜)を埋設し、平坦化する。
【００５４】
その後、ＢＬ線１０３及び後述のビットコンタクト（Bit-Contact(ＢＣ)）形成のためのビットコンタクト層間SiN膜２１４及びビットコンタクト層間酸化膜２１５を堆積する。
【００５５】
次に、図１０に示すように、ビットコンタクト（ＢＣ）２１６を開口する。
【００５６】
最初に、ビットコンタクト層間酸化膜２１５上にフォトリソグラフィーで、ＢＣパターンをレジストを用いてパターニングする。
【００５７】
次いで、ドライエッチングプロセスでビットコンタクト（ＢＣ）２１６を開口する。
【００５８】
その後、ビットコンタクト（ＢＣ）２１６が半導体層からはみ出さないように、ビットコンタクト層間SiN膜２１４で一度エッチストップした後、ビットコンタクトＳＷ膜（SiN膜サイドウォール）２１７を形成し、ビットコンタクト層間SiN膜２１４をエッチングし、ビットコンタクト（ＢＣ）２１６を開口する。
【００５９】
次に、図１１に示すように、ビットコンタクト（ＢＣ）２１６に不純物をイオン注入し、熱処理を行なった後、ビット線（ＢＬ）２０２形成のためのメタル配線を行なう。ここではTiN/W膜を成膜し、ビット線（ＢＬ）２０２の配線パターニングを行なう。この際、ビットコンタクト（ＢＣ）２１６との接続に不純物がドープされたポリシリコンを用いても良い。これにより、ＳＴＩ２０１及びＮＦ２０３に中空構造の素子分離構造を有する半導体装置が完成する。
【００６０】
この半導体装置は、図１１に示すように、半導体基板２００に形成され、半導体素子２０１を形成するための活性領域と、半導体基板２００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ２０１、ＮＦ２０３）と、素子分離領域（ＳＴＩ２０１、ＮＦ２０３）内に設けられた空洞部２０８を有する。
【００６１】
また、素子分離領域（ＳＴＩ２０１、ＮＦ２０３）は、間口が狭くなるボーイング形状に形成されており、素子分離領域（ＳＴＩ２０１、ＮＦ２０３）の内壁には、内壁酸化膜２０６が形成され、内壁酸化膜２０６の表面には絶縁膜２０７が形成されている。
【００６２】
そして、空洞部２０８の比誘電率（理想的には１．０）は、内壁酸化膜２０６の比誘電率（３．８〜４．２程度）よりも低い。
【００６３】
このような構造に下、半導体素子は、対象セル（Ｕｎｉｔ Ｃｅｌｌ）のワード線２１０とビット線２０２に接続されたセルアレイトランジスタ２０９である。空洞部２０８は、ワード線（ａＷＬ）２１０ａに隣接する隣接ワード線（Ｎ−ａＷＬ）２１０ｂの電位の影響に伴うビット線（ａＢＬ）２０２ａへの電界を緩和する。さらに、空洞部２０８は、ワード線（ａＷＬ）２１０ａの接合リーク電流を減少させる。
【００６４】
次に、図１２を参照して、本発明の実施の形態による効果について説明する。ここで、（ａ）はセルアレイトランジスタ特性のオン電流特性を示し、（ｂ）はセルアレイトランジスタ特性の接合リーク電流を示す。
【００６５】
図１２（ａ）に示すように、本発明を用いることにより、デバイスの微細化に伴うセルアレイトランジスタのオン電流の隣接ＷＬの影響による低下を抑制できる。また、隣接ワード電（ＷＬ）の電位の影響に伴う対象ビット線（ＢＬ）の電界緩和が可能となる。
【００６６】
さらに、図１２（ｂ）に示すように、本発明を用いることにより、接合リーク電流も改善できる。
【００６７】
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００６８】
１００ 半導体基板
１０１ セルアレイトランジスタ
１０２ ＳＴＩ
１０３ ビット線（ＢＬ）
１０４ ＮＦ
１０５ 内壁酸化膜
１０６ 埋め込み絶縁膜
１０７ ワード線（ＷＬ）
１０８ ゲート絶縁膜
１０９ ＴｉＮ
１１０ Ｗ
１１１ キャップ絶縁膜
１１２ ビットコンタクト層間膜
１１３ ビットコンタクト（ＢＣ）
１１４ ホットリン酸
１１５ 空洞部
１１６ エピタキシャル成長層
２００ 半導体基板
２０１ ＳＴＩ
２０２ ビット線（ＢＬ）
２０３ ＮＦ
２０４ ＳＴＩ用トレンチ
２０５ ＮＦ用トレンチ
２０６ 内壁酸化膜
２０７ 絶縁膜
２０８ 空洞部
２０９ セルアレイトランジスタ
２１０ ワード線（ＷＬ）
２１１ ＴｉＮ
２１２ Ｗ
２１３ キャップ絶縁膜
２１４ ビットコンタクト層間SiN膜
２１５ ビットコンタクト層間酸化膜２１５
２１６ ビットコンタクト（ＢＣ）
２１７ ビットコンタクトＳＷ膜
【特許請求の範囲】
【請求項１】
半導体基板に形成され、半導体素子を形成するための活性領域と、
前記半導体基板内に形成され、前記活性領域を分離するための素子分離領域と、
前記素子分離領域内に設けられた空洞部を有することを特徴とする半導体装置。
【請求項２】
前記素子分離領域は溝状に形成されており、
前記素子分離領域の内壁には、内壁酸化膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域は、間口が狭くなるボーイング形状に形成されており、
前記素子分離領域の内壁には、内壁酸化膜が形成され、
前記内壁酸化膜の表面には絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記空洞部の比誘電率は、前記内壁酸化膜の比誘電率よりも低いことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線に隣接するワード線の電位の影響に伴う当該ビット線への電界を緩和することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線の接合リーク電流を減少させることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板に、半導体素子を形成するための活性領域を形成し、
前記半導体基板内に、前記活性領域を分離するための素子分離領域を形成し、
前記素子分離領域内に空洞部を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記素子分離領域を溝状に形成し、
前記素子分離領域の内壁に、内壁酸化膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離領域を間口が狭くなるボーイング形状に形成し、
前記素子分離領域の内壁に、内壁酸化膜を形成し、
前記内壁酸化膜の表面に、絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記内壁酸化膜の表面に前記絶縁膜を形成することにより、前記素子分離領域の間口が閉塞され、これにより、前記素子分離領域内に前記空洞部が形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜は、CVD酸化膜又はプラズマ酸化膜であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記空洞部の比誘電率は、前記内壁酸化膜の比誘電率よりも低いことを特徴とする請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線に隣接するワード線の電位の影響に伴う当該ビット線への電界を緩和するために形成されることを特徴とする請求項７から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線の接合リーク電流を減少させるために形成されることを特徴とする請求項７から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記素子分離領域の内壁に前記内壁酸化膜を形成した後、前記素子分離領域内を埋め込み絶縁膜で埋設して平坦化し、
前記半導体基板の表面に、前記ビット線を形成するためのビットコンタクト層間膜を形成し、
前記埋め込み絶縁膜の一部が前記素子分離領域の表面から露出するように、前記ビットコンタクト層間膜を開口し、
前記露出した素子分離領域の表面を介して、前記素子分離領域に埋設されている前記埋め込み絶縁膜を除去することにより前記空洞部を形成することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記埋め込み絶縁膜を除去は、ホットリン酸により行われることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１】
半導体基板に形成され、半導体素子を形成するための活性領域と、
前記半導体基板内に形成され、前記活性領域を分離するための素子分離領域と、
前記素子分離領域内に設けられた空洞部を有することを特徴とする半導体装置。
【請求項２】
前記素子分離領域は溝状に形成されており、
前記素子分離領域の内壁には、内壁酸化膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域は、間口が狭くなるボーイング形状に形成されており、
前記素子分離領域の内壁には、内壁酸化膜が形成され、
前記内壁酸化膜の表面には絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記空洞部の比誘電率は、前記内壁酸化膜の比誘電率よりも低いことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線に隣接するワード線の電位の影響に伴う当該ビット線への電界を緩和することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線の接合リーク電流を減少させることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板に、半導体素子を形成するための活性領域を形成し、
前記半導体基板内に、前記活性領域を分離するための素子分離領域を形成し、
前記素子分離領域内に空洞部を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記素子分離領域を溝状に形成し、
前記素子分離領域の内壁に、内壁酸化膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離領域を間口が狭くなるボーイング形状に形成し、
前記素子分離領域の内壁に、内壁酸化膜を形成し、
前記内壁酸化膜の表面に、絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記内壁酸化膜の表面に前記絶縁膜を形成することにより、前記素子分離領域の間口が閉塞され、これにより、前記素子分離領域内に前記空洞部が形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜は、CVD酸化膜又はプラズマ酸化膜であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記空洞部の比誘電率は、前記内壁酸化膜の比誘電率よりも低いことを特徴とする請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線に隣接するワード線の電位の影響に伴う当該ビット線への電界を緩和するために形成されることを特徴とする請求項７から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、
前記空洞部は、当該ワード線の接合リーク電流を減少させるために形成されることを特徴とする請求項７から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記素子分離領域の内壁に前記内壁酸化膜を形成した後、前記素子分離領域内を埋め込み絶縁膜で埋設して平坦化し、
前記半導体基板の表面に、前記ビット線を形成するためのビットコンタクト層間膜を形成し、
前記埋め込み絶縁膜の一部が前記素子分離領域の表面から露出するように、前記ビットコンタクト層間膜を開口し、
前記露出した素子分離領域の表面を介して、前記素子分離領域に埋設されている前記埋め込み絶縁膜を除去することにより前記空洞部を形成することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記埋め込み絶縁膜を除去は、ホットリン酸により行われることを特徴とする請求項１５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−２６４３１（Ｐ２０１３−２６４３１Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５９５８８（Ｐ２０１１−１５９５８８）
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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