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半導体装置及びその製造方法
説明

半導体装置及びその製造方法

【課題】多結晶シリコン膜との接触に起因するショットキー抵抗を低減する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタは、第1の活性領域の表面の一部を覆い二酸化シリコンよりも高い誘電率を有する第1の絶縁材料からなる第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成された第1の金属材料からなる第1の金属ゲート電極と、第1の金属ゲート電極上に形成されたp型導電型の第1の多結晶シリコン膜を有する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来から、トランジスタに用いられるゲート絶縁膜には、誘電率が3.9程度の二酸化シリコン膜が用いられている。しかし、トランジスタの微細化に伴ってゲート絶縁膜が薄膜化されると、リーク電流が増大し、消費電力・待機電力の高いデバイスとなってしまう。そこで、酸化シリコン膜よりも高い誘電率を有する絶縁膜(高誘電率絶縁膜)をゲート絶縁膜(以下、「高誘電率ゲート絶縁膜」と記載する場合がある)に用いることにより、実際の膜厚はシリコン酸化膜より厚くても、実効的な膜厚(EOT)を薄くしたトランジスタの開発が進んでいる。
【0003】
しかしながら、従来の多結晶シリコンゲート電極と高誘電率ゲート絶縁膜とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象が生じる。これは、高誘電率ゲート絶縁膜と多結晶シリコンゲート電極との間に空乏層容量が形成され、EOTが薄いという高誘電率ゲート絶縁膜の利点が失われる現象である。そこで、ゲート電極の空乏化を防ぐために、高誘電率ゲート絶縁膜に接するゲート電極の部分を、多結晶シリコン層に代えて金属層にするようになってきている。
【0004】
一方、ゲート電極を金属層のみから構成すると、(1)ゲート電極による閾値電圧の制御は膜厚依存性があるため、金属層のみで所望の閾値と抵抗値を満たす厚さを実現するのは困難である、(2)加工性の点で、ゲート電極全てを金属層にするのは困難である、といった問題が生じる。このため、金属層上に多結晶シリコン層を積層させたゲート電極を有するトランジスタが提案されている。
【0005】
特許文献1(特開2011−14689号公報)には、高誘電率ゲート絶縁膜上に、金属ゲート電極としてのTiNと多結晶シリコンを積層したHKMG型のトランジスタが開示されている。このトランジスタの形成工程では、ゲート電極の最上層に多結晶シリコン電極112,118が配置された状態で、これをマスクとしてエクステンション層108,114および(ソース及びドレインとなる)拡散層107,113を形成するためのイオン注入を施す。従って、各トランジスタの多結晶シリコン電極には、チャネル導電型と同じ導電型の不純物がドーピングされる。換言すれば、nチャネル型のトランジスタの多結晶シリコン電極118はn型に、pチャネル型のトランジスタの多結晶シリコン電極112はp型にドーピングされる。
【0006】
このように、多結晶シリコンをゲート電極として有するトランジスタの形成工程において、エクステンション層やソース及びドレインを形成するための不純物の注入によって、多結晶シリコンゲート電極中に不純物が導入されることがある。このようにして形成された多結晶シリコンゲート電極は、トランジスタのチャネル導電型と同じ極性の不純物を含んだ構造となる。
【0007】
特許文献2(特開2009−267180号公報)には、高誘電率ゲート絶縁膜上に金属ゲート電極(TiAlN,TiNなど)と多結晶シリコンを積層した、HKMG型のトランジスタが開示されている。このトランジスタの製造方法では、ゲート絶縁膜5、第1金属膜30または第1金属膜30と第2金属膜31の積層膜上に、リンを不純物として堆積したn型導電型の多結晶シリコンからなる導電体膜32を堆積する。そして、これらの積層膜を加工することで各ゲート電極6,7を形成する。従って、p型のトランジスタQpおよびn型のトランジスタQnはともに、ゲート電極6,7を構成する導電体膜32の多結晶シリコンがn型導電型である。
【0008】
このように、多結晶シリコンをゲート電極として有するトランジスタの形成工程において、多結晶シリコン膜の堆積時に予め不純物をドープしておくことがある。特に、多結晶シリコン自体の抵抗率を比べると、p型導電型よりもn型導電型の多結晶シリコンの方が低抵抗であることが分かっている。したがって、通常、多結晶シリコンに予めドープする不純物種は、本特許文献2のようにドナー不純物である。このようにして形成した多結晶シリコンゲート電極は、トランジスタのチャネル導電型によらずn型導電型であり、ドナー不純物を含んだ構造となる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2011−14689号公報
【特許文献2】特開2009−267180号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、上記特許文献1の技術に代表される、金属ゲート電極と多結晶シリコン膜を積層させた、HKMG型のゲートスタックについて発明者らが検討したところ、nチャネル型トランジスタのゲート界面抵抗が、pチャネル型トランジスタのゲート界面抵抗と比較して高いことが分かった。
【課題を解決するための手段】
【0011】
一実施形態は、
半導体基板の主面に形成された、p型導電型の第1の活性領域と、
前記第1の活性領域の表面の一部を覆い、二酸化シリコンよりも高い誘電率を有する第1の絶縁材料を含む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜を介して前記第1の活性領域上に形成され、第1の金属材料からなる第1の金属ゲート電極と、
前記第1の金属ゲート電極上に形成され、p型導電型の第1の多結晶シリコン膜からなる第1の多結晶シリコンゲート電極と、
を有することを特徴とする半導体装置に関する。
【0012】
他の実施形態は、
nチャネル型トランジスタとpチャネル型トランジスタを有する半導体装置であって、
前記nチャネル型トランジスタ及びpチャネル型トランジスタはそれぞれ、
半導体基板上に設けられ、二酸化シリコンよりも高い誘電率を有する絶縁膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜側から順に金属材料からなる金属ゲート電極と、p型導電型の多結晶シリコン膜とを有するゲート電極と、
を備えることを特徴とする半導体装置に関する。
【0013】
他の実施形態は、
半導体基板の主面にp型導電型の第1の活性領域を形成する工程と、
前記半導体基板の主面を覆うように、二酸化シリコンよりも高い誘電率を有する絶縁膜、第1の金属膜、および、p型導電型の多結晶シリコン膜を有する積層膜を順に形成する工程と、
前記積層膜を前記第1の活性領域の表面の一部を覆うように加工して、前記絶縁膜からなる第1のゲート絶縁膜、前記第1の金属膜からなる第1の金属ゲート電極、および、前記p型導電型の多結晶シリコン膜からなる第1の多結晶シリコンゲート電極を有する第1の積層体を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【0014】
本特許請求の範囲及び明細書では、二酸化シリコンよりも高い誘電率を有する絶縁膜を、「高誘電率絶縁膜」又は「High−K膜」と記載する。
【発明の効果】
【0015】
金属ゲート電極とp型導電型多結晶シリコン膜の積層膜からなるゲート電極を備えたnチャネル型のトランジスタとする。金属ゲート電極を構成する金属は仕事関数が大きく、フェルミ準位がシリコンの価電子帯端寄りにあるため、p型導電型の多結晶シリコン膜との接触に起因するショットキー抵抗を低減することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の半導体装置の作用効果を説明する図である。
【図2】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図3】第1実施例の半導体装置の製造方法の一工程を表す図である。
【図4】第1実施例の半導体装置を表す図である。
【図5】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図6】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図7】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図8】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図9】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図10】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図11】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図12】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図13】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図14】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図15】第2実施例の半導体装置の製造方法の一工程を表す図である。
【図16】第2実施例の半導体装置を表す図である。
【発明を実施するための形態】
【0017】
半導体装置はnチャネル型のトランジスタを備える。nチャネル型のトランジスタは、第1のゲート絶縁膜上に順に形成された、第1の金属材料からなる第1の金属ゲート電極、及びp型導電型の第1の多結晶シリコン膜からなる第1の多結晶シリコンゲート電極を有する、第1のゲート電極を備える。
【0018】
図1は、半導体装置の作用効果を説明する図である。一般的に、金属ゲート電極上に導電性の多結晶シリコン膜を形成した場合、ショットキー接合となる。ここでは、金属側のフェルミ準位(Ef)からシリコン側の多数キャリアのバンド端(EcまたはEv)までのバンド不連続量が多数キャリアのエネルギー障壁(ショットキー障壁)となって現れ、界面抵抗を生じさせる。また、ショットキー障壁が高いほど界面からシリコン側に向かって広がる空乏層幅は大きくなり、有限の厚さを持つシリコンでは抵抗値が増加することになる。
【0019】
例えば、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート等の二酸化シリコンよりも高い誘電率を有する高誘電率ゲート絶縁膜を用いた場合に金属ゲート電極として適用される金属材料である窒化チタン、窒化タンタル、窒化ハフニウム、炭化チタンなどは仕事関数Φmが比較的大きく、真性半導体状態のシリコンの仕事関数よりも大きい。言い換えれば、上記金属ゲート電極に適用される金属材料のフェルミ準位Efは、シリコンの伝導帯端Ecよりも価電子帯端Evに近い位置にある(以下、このような金属材料からなる金属ゲート電極を、「p型寄りの金属ゲート電極」と記述する)。従って、このようなp型寄りの金属ゲート電極にn型導電型の多結晶シリコンを接合させた場合、p型寄りの金属フェルミ準位Efから見た伝導帯端Ecまでのエネルギー障壁は高く、n型多結晶シリコン中への空乏層の広がりも大きいことから、界面抵抗が高くなる。
【0020】
これに対して、p型寄りの金属ゲート電極にp型導電型の多結晶シリコンを接合させることで、p型寄りの金属フェルミ準位Efから見た価電子帯端Evまでのエネルギー障壁が低くなり、p型多結晶シリコン中への空乏層の広がりも小さくなることから、抵抗値を低減できる。
【0021】
例えば、CMOSを構成するnチャネル型トランジスタおよびpチャネル型トランジスタでは、互いに対象性の高い特性が望まれ、この目的では、上記特許文献1のようにnチャネル型トランジスタのゲート電極はn型導電化し、pチャネル型トランジスタのゲート電極はp型導電化するのが通常である。また、多結晶シリコン自体の抵抗率はp型導電型よりもn型導電型の多結晶シリコンの方が低く、この多結晶シリコン自体の抵抗を下げる目的では、当業者であれば、上記特許文献2のようにドナー不純物をドーピングしてn型導電型化させることが通常である。
【0022】
これに対して、本発明者は、高誘電率ゲート絶縁膜を用いた電界効果トランジスタのゲート電極として適用される、金属材料と多結晶シリコンとの積層構造において、当該金属材料と多結晶シリコン界面のショットキー接合による界面付近での上記現象が要因となり低抵抗化が妨げられていることに着目した。そして、本発明は、p型寄りの金属ゲート電極に接する多結晶シリコンゲート電極をp型導電型化することを特徴としている。これにより、p型寄りの金属ゲート電極と多結晶シリコンとの間の界面抵抗を低減できる。
【0023】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【0024】
(第1実施例)
本実施例は、nチャネル型とpチャネル型のトランジスタを備えた半導体装置に関するものである。図4は本実施例の半導体装置を表す断面図であり、nチャネル型のトランジスタであるTr1と、pチャネル型のトランジスタであるTr2が設けられている。
【0025】
トランジスタTr1は、シリコン製の半導体基板1内に設けられたpウェル3(第1の活性領域に相当する)、pウェル3内に設けられたLDD領域51a及びn型のソース及びドレイン52a、第1のゲート絶縁膜、及び第1のゲート電極とから構成されている。第1のゲート絶縁膜は、半導体基板側から順に酸化シリコン膜又は窒化シリコン膜5a、及び二酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜(High−K膜)(第1の絶縁材料からなる膜に相当する)6aから構成されている。この酸化シリコン膜又は窒化シリコン膜5aにより、半導体基板1の界面特性を安定化させることができる。また、高誘電率絶縁膜6aは高い誘電率を有するため、EOT(等価酸化膜厚)を向上させることができる。
【0026】
トランジスタTr1の第1のゲート電極は、第1のゲート絶縁膜側から順に、第1の金属材料からなる第1の金属ゲート電極7a、p型導電型の第1の多結晶シリコン膜からなるp型導電型の第1の多結晶シリコンゲート電極8a、第2の金属材料からなるバリアメタル膜(導電膜に相当する)9a、及びゲート配線10aから構成されている。第1の金属ゲート電極7aを用いることにより、閾値電圧を調整するために所望の仕事関数に設定することが可能となる。また、閾値電圧の変動性、加工の困難性から、第1の金属ゲート電極7aは所望の厚さにできないため、加工の容易な第1の多結晶シリコンゲート電極8aを用いることによりゲート電極を所望の厚さとすることができる。バリアメタル膜9aを用いることにより、第1の多結晶シリコンゲート電極8aとゲート配線10aが反応して、ゲート配線10aを構成する金属がシリサイド化するのを防止することができる。また、ゲート配線10aにより、複数のトランジスタのゲート電極間を電気的に接続することができる。
【0027】
トランジスタTr1のゲート配線10a上には、窒化シリコン膜からなるキャップ絶縁膜11aが設けられている。このキャップ絶縁膜11aは、後の工程で、第1の金属膜、多結晶シリコン膜、第2の金属膜、及びゲート配線用の金属膜を、ゲート電極の形状にエッチングする際のハードマスク、LDD領域並びにソース及びドレインを形成するための不純物注入時のマスクとして用いることができる。ゲート電極の互いに対向する両側面上には、窒化シリコン膜からなるオフセットスペーサ12が設けられている。オフセットスペーサ12上には更に、酸化シリコン膜からなるサイドウォールスペーサ13が設けられている。
【0028】
トランジスタTr2は、半導体基板1内に設けられたnウェル2(第2の活性領域に相当する)、nウェル2内に設けられたLDD領域51b及びp型のソース及びドレイン52b、高誘電率絶縁膜(第2の絶縁材料からなる膜に相当する)を含む第2のゲート絶縁膜、及び第2のゲート電極とから構成されている。第2のゲート電極は、第2のゲート絶縁膜側から順に、第3の金属材料からなる第2の金属ゲート電極7b、p型導電型の第2の多結晶シリコン膜からなる第2の多結晶シリコンゲート電極8b、バリアメタル膜9b、及びゲート配線10bから構成されている。第2のゲート絶縁膜、及び第2のゲート電極の機能及び構成は、トランジスタTr1と同様であるため、ここではその説明を省略する。
【0029】
半導体基板1上には、トランジスタTr1及びTr2を覆うように層間絶縁膜14が設けられている。層間絶縁膜14上には上層配線16が設けられており、上層配線16は層間絶縁膜14内を貫通するように設けられたコンタクトプラグ15を介してソース及びドレイン52a及び52bに電気的に接続されている。
【0030】
本実施例では、第1及び第2のゲート電極はそれぞれ、第1及び第2の金属ゲート電極7a及び7b上にそれぞれ、p型導電型の第1及び第2の多結晶シリコンゲート電極8a及び8bを有する。また、第1及び第2のゲート絶縁膜は、第1及び第2の金属ゲート電極7a及び7bに接するようにそれぞれ高誘電率絶縁膜6a及び6bを有する。このように、p型寄りの金属ゲート電極にp型導電型の多結晶シリコンを接合させることで、p型寄りの金属フェルミ準位Efから見た価電子帯端Evまでのエネルギー障壁が低くなる。この結果、p型多結晶シリコン中への空乏層の広がりも小さくなることから、抵抗値を低減できる。更に、多結晶シリコン膜上には、タングステン配線との化合を防ぐバリアメタル膜として窒化チタンまたは窒化タンタルなどが形成されている。これらバリアメタル膜も金属ゲート電極と同様に、フェルミ準位がシリコンの価電子帯端付近にあり、p型寄りである。従って、本実施例のように、多結晶シリコンをp型導電型化することで、金属ゲート電極との間のショットキー接合だけでなく、バリアメタル膜との間のショットキー接合に起因する界面抵抗を低減することもできる。
【0031】
トランジスタTr1及びTr2の高誘電率絶縁膜は単層膜であっても、複数の膜の積層膜であっても良い。高誘電率絶縁膜としては例えば、HfSiON、ZrO2、Ta25、Nb25、Al23、HfO2、ScO3、Y23、La23、CeO3、Pr23、Nd23、Sm23、Eu23、Gd23、Tb23、Dy23、Ho23、Er23、Tm23、Yb23、及びLu23からなる群から選択された少なくとも一種の膜を使用することができる。
【0032】
第1及び第2の金属ゲート電極は単層膜であっても、複数の膜の積層膜であっても良く、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜を使用することができる。
【0033】
トランジスタTr1及びTr2のバリアメタル膜としては、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜を使用することができる。ゲート配線としては、タングステン膜を使用することができる。
【0034】
以下では、図2〜10を用いて本実施例の半導体装置の製造方法を説明する。
図2に示すように、シリコン製の半導体基板1内にSTI法などにより素子分離領域4を形成する。この後、半導体基板1内に2段階に分けて不純物を注入することにより、pウェル3及びnウェル2を形成する。半導体基板1の表面を熱酸化して、酸化シリコン膜5を形成する。膜厚は例えば、1nmとする。なお、酸化シリコン膜の代わりに酸窒化シリコン膜を形成しても良い。次に、酸化シリコン膜5上に、高誘電率絶縁膜6を形成する。膜厚は例えば、3nmとする。高誘電率絶縁膜6上に金属ゲート電極用の第1の金属膜7を形成する。膜厚は例えば、10nmとする。なお、第1の金属膜7は、複数の金属層の積層膜としても良い。次に、第1の金属膜7上にアモルファスシリコン膜8を形成する。膜厚は例えば、100nmとする。後の工程でシリコン膜中に注入するp型導電型の不純物は、シリコン中のグレインバウンダリに局在化する傾向にある。このため、図2の工程では、グレインサイズの小さいアモルファスシリコン膜を形成することにより、後の工程では、p型導電型の不純物が均一に分布し易くすることができる。アモルファスシリコン膜8中に、p型導電型の不純物を注入する。この方法によれば、ドーズ量、注入エネルギーの調整がし易いため、アモルファスシリコン膜8中に高濃度の不純物をドープすることができる。不純物元素としてBを使用し、ドーズ量5×1015/cm2、5keVとする。p型導電型の不純物としては例えば、B、In、及びGaからなる群から選択された少なくとも一種の元素を用いることができる。なお、ドーズ量は、1×1015〜1×1016/cm2とすることができる。ドーズ量が1×1015/cm2以上のとき、シリコン膜を所望の低い抵抗値とするこができる。ドーズ量が1×1016/cm2以下のとき、p型導電型の不純物の異常拡散を防止することができる。不純物の注入エネルギーは、不純物が金属膜や高誘電率絶縁膜中に混入しないようなエネルギーを選択する。次に、熱処理によりアモルファスシリコン膜を多結晶シリコン膜として、p型導電型の多結晶シリコン膜8を形成する。また、この熱処理時に、注入した不純物を活性化させるためのアニール(焼きなまし)を行うこともできる。上記の注入条件で不純物を注入し、これを活性化した結果、多結晶シリコン膜8中のp型導電型の不純物濃度は、1×1020〜1×1021/cm3となる。なお、シリコン膜の成膜時に予め多結晶シリコン膜を成膜し、後の工程では多結晶シリコン化のための熱処理を省略しても良い。
【0035】
図3に示すように、p型導電型の多結晶シリコン膜8上に窒化チタン膜、窒化タンタル膜等の第2の金属膜(導体膜)を形成する。膜厚は例えば、10nmとする。次に、第2の金属膜(導体膜)上にタングステン膜等の第4の金属膜を形成する。膜厚は例えば、80nmとする。更に、第4の金属膜上に窒化シリコン膜を形成する。膜厚は例えば、150nmとする。リソグラフィー技術を用いて窒化シリコン膜をパターニングして、ハードマスクとして機能するキャップ絶縁膜11a、11bを形成する。このハードマスクを用いて、酸化シリコン膜5、高誘電率絶縁膜6、第1の金属膜7、p型導電型の多結晶シリコン膜8、第2の金属膜、及び第4の金属膜の積層体をパターニングする。これにより、pウェル3上には、酸化シリコン膜5a及び高誘電率絶縁膜6aからなる第1のゲート絶縁膜、第1の金属ゲート電極7a、p型導電型の第1の多結晶シリコンゲート電極8a、バリアメタル膜9a、及びゲート配線10aからなる第1のゲート電極が形成される。酸化シリコン膜5a、高誘電率絶縁膜6a、第1の金属ゲート電極7a、第1の多結晶シリコンゲート電極8a、バリアメタル膜9a、及びゲート配線10aは第1の積層体を構成する。また、これと同時に、nウェル2上には、酸化シリコン膜5b及び高誘電率絶縁膜6bからなる第2のゲート絶縁膜、第2の金属ゲート電極7b、p型導電型の第2の多結晶シリコンゲート電極8b、バリアメタル膜9b、及びゲート配線10bからなる第2のゲート電極が形成される。酸化シリコン膜5b、高誘電率絶縁膜6b、第2の金属ゲート電極7b、第2の多結晶シリコンゲート電極8b、バリアメタル膜9b、及びゲート配線10bは第2の積層体を構成する。次に、半導体基板1上に窒化シリコン膜を形成した後、エッチバックを行うことによって、第1及び第2のゲート絶縁膜、及び、第1及び第2のゲート電極の側壁上にオフセットスペーサ12を形成する。このオフセットスペーサ12は、EOT増加の原因となる酸化剤や還元剤が高誘電率絶縁膜6a、6b中に侵入するのを防ぐ機能も有する。
【0036】
図4に示すように、pウェル3内にn型の導電型の不純物を注入することにより、LDD領域51aを形成する。次に、nウェル2内にp型の導電型の不純物を注入することにより、LDD領域51bを形成する。更に、半導体基板1上に、酸化シリコン膜を形成した後、エッチバックを行うことによって、第1及び第2のゲート電極の側壁上に、オフセットスペーサ12を介してサイドウォールスペーサ13を形成する。この後、pウェル3内にn型の導電型の不純物を注入することにより、ソース及びドレイン52aを形成する。次に、nウェル2内にp型の導電型の不純物を注入することにより、ソース及びドレイン52bを形成する。これにより、nチャネル型のトランジスタであるTr1と、pチャネル型のトランジスタであるTr2が完成する。半導体基板1上に、層間絶縁膜14を形成する。次に、層間絶縁膜14内に、トランジスタTr1及びTr2のソース及びドレイン52a及び52bを露出させるように、コンタクトホールを形成する。コンタクトホール内に導電材料を埋め込む。この後、CMP処理などにより導電材料の平坦化を行うことによりコンタクトプラグ15を形成する。コンタクトプラグ15に電気的に接続されるように、層間絶縁膜14上に上層配線16を形成する。
【0037】
なお、本実施例では、図2の工程において、アモルファスシリコン膜8を成膜した後に、アモルファスシリコン膜8中にp型導電型の不純物をイオン注入して、p型導電型のアモルファスシリコン膜とした。しかし、この工程の代わりに、p型導電型の不純物を含有するプロセスガスを用いて、アモルファスシリコン膜を成膜しても良い。この方法によれば、p型導電型の不純物を注入する工程を削減することができる。他の方法として、アモルファスシリコン膜を成膜後に、プラズマドーピングによりp型導電型の不純物をアモルファスシリコン膜中に注入しても良い。この方法によれば、処理時間を短縮することができ、アモルファスシリコン膜の表面付近に高濃度の不純物をドープすることができる。
【0038】
また、本実施例では、アモルファスシリコン膜を成膜し、p型導電型の不純物を導入した後に、熱処理によりアモルファスシリコン膜を多結晶シリコン膜とした。しかし、多結晶シリコン膜の形成方法はこれに限定されるわけではなく、多結晶シリコン膜を成膜した後に、p型導電型の不純物を導入しても良い。この方法によれば、多結晶シリコン化するための熱処理工程を削減することができる。
【0039】
(第2実施例)
本実施例は、第1実施例の構造をDRAM(Dynamic Random Access Memory)の周辺トランジスタとして使用した例に関するものである。図16は、本実施例の半導体装置を表す断面図である。図16に示すように、本実施例の半導体装置は、メモリセル領域Xと周辺回路領域Yとから構成されている。周辺回路領域Yの構造は、第1実施例と同様であるため、その説明を省略する。
【0040】
メモリセル領域Xには、半導体基板内に設けられた溝型のゲート電極21と、ゲート絶縁膜22と、ソース及びドレイン23を備えたメモリセル用トランジスタTr3が設けられている。半導体基板上には順に、第1の層間絶縁膜42、第2の層間絶縁膜49、及び第3の層間絶縁膜50が設けられている。第1の層間絶縁膜42内には、ソース及びドレイン23の一方に接続されるようにビット線34が設けられている。ビット線34は、ソース及びドレインの一方の側から順に、n型導電型の多結晶シリコン膜30b、バリアメタル膜33、及び第4の金属膜32が積層されている。ビット線34上には、キャップ絶縁膜31が設けられている。
【0041】
第1の層間絶縁膜42内には、ソース及びドレイン23の他方に接続されるように容量コンタクトプラグ60が設けられている。容量コンタクトプラグ60は、ソース及びドレインの他方の側から順に、不純物をドープした多結晶シリコン(DOPOS)膜45、コバルトシリサイド膜46、及びタングステン膜47が設けられている。ビット線34と容量コンタクトプラグ60の間は、オフセットスペーサ用絶縁膜35と容量コンタクトサイドウォール43によって電気的に絶縁されている。第2の層間絶縁膜49内には、容量コンタクトプラグに接続されるように容量コンタクトパッド48が設けられている。容量コンタクトパッド48に接続されるように、下部電極53、容量絶縁膜58及び上部電極55からなるキャパシタCapが設けられている。
【0042】
このキャパシタ、トランジスタからメモリセルが構成され、複数のメモリセルからDRAMが構成されている。
【0043】
本実施例では、周辺回路領域Yの第1及び第2のゲート電極において、多結晶シリコン膜/金属界面の接触(界面)抵抗を低減することができる。更に、多結晶シリコン膜上には、タングステン配線との反応を防ぐバリアメタル膜として窒化チタンまたは窒化タンタルなどを形成する。このため、多結晶シリコン膜とバリアメタル膜間のショットキー接合に起因する抵抗値を低減することもできる。この結果、DRAMを備えた半導体装置全体を高性能化させることができる。
【0044】
以下では、図5〜16を参照して、本実施例の半導体装置の製造方法を説明する。なお、以下では、完成前のメモリセルを形成する領域及び周辺回路を形成する領域をそれぞれ、「メモリセル形成領域A」及び「周辺回路形成領域B」とし、完成した領域である「メモリセル領域X」及び「周辺回路領域Y」とは区別して説明する。
【0045】
図5に示すように、STI法などにより、半導体基板1内に素子分離領域4を形成する。次に、周辺回路形成領域B内にpウェル3及びnウェル2を形成し、メモリセル形成領域A内にp型導電型の不純物を注入する。リソグラフィー技術を用いて、メモリセル形成領域内にトレンチを形成する。熱処理などにより、トレンチの内壁上に酸化シリコン膜からなるゲート絶縁膜22を形成する。この後、トレンチ内を埋め込むようにゲート電極21及び窒化シリコン膜からなるキャップ絶縁膜31を形成する。この後、メモリセル形成領域A内に、n型導電型の不純物を注入することにより、ソース及びドレイン23を形成する。これにより、メモリセル用トランジスタTr3が完成する。CVD法等により半導体基板1上に絶縁膜を形成した後、リソグラフィー技術により、周辺回路形成領域B上の絶縁膜を除去することにより、ビットコンタクト層間絶縁膜24を形成する。次に、半導体基板1上に、酸化シリコン膜25、高誘電率絶縁膜26、及び第1の金属膜27を形成する。
【0046】
図6に示すように、周辺回路形成領域B上に第1のマスク28aを形成した後、第1のマスク28aを用いたエッチングにより、メモリセル形成領域A上の酸化シリコン膜25、高誘電率絶縁膜26、及び第1の金属膜27を除去する。
【0047】
図7に示すように、第1のマスク28aを除去した後、半導体基板1上に、メモリセル形成領域A内のビットコンタクト層間絶縁膜24を露出させる開口29を有する第2のマスク28bを形成する。第2のマスク28bを用いて、露出したビットコンタクト層間絶縁膜24を除去する。
【0048】
図8に示すように、第2のマスク28bを除去した後、半導体基板1上に多結晶シリコン膜30を形成する。メモリセル形成領域A上に第3のマスク28cを設けた後、周辺回路形成領域B上の多結晶シリコン膜30中に、p型導電型の不純物をイオン注入することにより、p型導電型の多結晶シリコン膜30aを形成する。
【0049】
図9に示すように、第3のマスク28cを除去した後、周辺回路形成領域B上の多結晶シリコン膜30aを覆うように、第4のマスク28dを形成する。メモリセル形成領域A上の多結晶シリコン膜30内にn型導電型の不純物をイオン注入することにより、n型導電型の多結晶シリコン膜30bを形成する。
【0050】
図10に示すように、多結晶シリコン膜30a及び30b上に順に、窒化タングステンからなる第2の金属膜33、タングステンからなる第4の金属膜32、及び窒化シリコン膜31を形成する。第5のマスク28eを用いて窒化シリコン膜31をパターニングすることにより、キャップ絶縁膜31からなるハードマスクを形成する。
【0051】
図11に示すように、第5のマスク28eを除去した後、ハードマスクを用いたエッチングを行うことにより、周辺回路形成領域Bでは第4の金属膜32、第2の金属膜33、p型導電型の多結晶シリコン膜30a、第1の金属膜27、高誘電率絶縁膜26、及び酸化シリコン膜25をパターニングする。これと同時に、メモリセル形成領域Aでは、第4の金属膜32、第2の金属膜33、及びn型導電型の多結晶シリコン膜30bをパターニングする。これにより、周辺回路形成領域Bではpウェル3上に設けられた第1のゲート絶縁膜及び第1のゲート電極、nウェル2上に設けられた第2のゲート絶縁膜及び第2のゲート電極を形成し、メモリセル形成領域Aではビット線を形成する。
【0052】
図12に示すように、CVD法等により、半導体基板1上に、オフセットスペーサ用絶縁膜として窒化シリコン膜35を形成する。メモリセル形成領域A上に第6のマスク(図示していない)を形成した後、窒化シリコン膜35のエッチバックを行う。これにより、第1及び第2のゲート絶縁膜並びに第1及び第2のゲート電極の側壁上に、窒化シリコン膜からなるオフセットスペーサ36を形成する。次に、第6のマスクを除去した後、公知のイオン注入法により、pウェル3内にLDD領域37a、nウェル2内にLDD領域37bを形成する。
【0053】
図13に示すように、半導体基板1上に酸化シリコン膜38を形成した後、メモリセル形成領域A上に第7のマスク(図示していない)を形成する。この後、酸化シリコン膜38のエッチバックを行うことにより、第1及び第2のゲート絶縁膜並びに第1及び第2のゲート電極の側壁上に、窒化シリコン膜からなるオフセットスペーサ39を形成する。次に、第7のマスクを除去した後、公知のイオン注入法により、pウェル3内にソース及びドレイン40a、nウェル2内にソース及びドレイン40bを形成する。
【0054】
図14に示すように、半導体基板1上に酸化シリコン膜を形成した後、キャップ絶縁膜をストッパーとして酸化シリコン膜のCMP処理を行うことにより、第1の層間絶縁膜42を形成する。この後、リソグラフィー技術により、周辺回路形成領域B内のソース及びドレイン40a及び40bを露出させるように、第1の層間絶縁膜42内にコンタクトホール41を形成する。次に、リソグラフィー技術により、メモリセル形成領域A内のソース及びドレイン23を露出させるように、第1の層間絶縁膜42内に容量コンタクトホール44を形成する。次に、メモリセル形成領域A上に窒化シリコン膜を形成した後、エッチバックを行うことにより、容量コンタクトホール44の内壁側面上に容量コンタクトサイドウォール43を形成する。
【0055】
図15に示すように、周辺回路形成領域B上にマスク(図示していない)を設けた後、容量コンタクトホール44の下部に不純物をドープした多結晶シリコン膜(DOPOS)45を形成する。このマスクを除去した後、スパッタ法等により、多結晶シリコン膜45上並びにソース及びドレイン40a及び40b上に、コバルト膜を形成する。熱処理により、コバルト膜をシリサイド化してコバルトシリサイド膜46とする。次に、容量コンタクトホール44及びコンタクトホール41を埋め込むようにタングステン膜を形成した後、平坦化処理により、第1の層間絶縁膜42上のタングステン膜を除去する。これにより、メモリセル形成領域Aにおいて、多結晶シリコン膜45、コバルトシリサイド膜46、及びタングステン膜47から構成される容量コンタクトプラグ60を形成する。また、周辺回路形成領域Bにおいて、コバルトシリサイド膜46、及びタングステン膜43から構成されるコンタクトプラグ43を形成する。第1の層間絶縁膜42上にタングステン膜を形成した後、これをパターニングする。これにより、メモリセル形成領域Aの容量コンタクトプラグ60に接続された容量コンタクトパッド48、周辺回路形成領域Bのコンタクトプラグ43に接続された配線62を形成する。
【0056】
図16に示すように、第1の層間絶縁膜42上に窒化シリコン膜を形成する。この後、CMP処理により、窒化シリコン膜を平坦化させることにより、第2の層間絶縁膜49を形成する。第2の層間絶縁膜49上に、酸化シリコン膜からなる第3の層間絶縁膜50を形成する。この後、第2及び第3の層間絶縁膜49及び50内にキャパシタホールを形成する。キャパシタホールの内壁上に下部電極53を形成する。この後、リソグラフィー技術により、メモリセル形成領域Aの第3の層間絶縁膜50を除去する。下部電極53の表面上に容量絶縁膜58を形成する。この後、キャパシタホール内、及びキャパシタホール間を埋め込むように、上部電極55を形成する。これにより、下部電極53、容量絶縁膜58、及び上部電極55を有するキャパシタを形成する。キャパシタは、容量コンタクトパッド48及び容量コンタクトプラグ60を介して、ソース及びドレイン23の一方に電気的に接続されている。これにより、キャパシタ、トランジスタ、及びビット線を有するDRAM(Dynamic Random Access Memory)を備えた、本実施例の半導体装置が完成する。
【0057】
なお、上記実施例では、n型導電型の多結晶シリコン膜、バリアメタル膜、及び第4の金属膜からなるビット線34とした。しかしながら、ビット線の構造はこれに限定されるわけではなく、多結晶シリコン膜を省いて、バリアメタル膜及び第4の金属膜からなるビット線としても良い。この場合、ビット線用に多結晶シリコン膜中にn型導電型の不純物を注入する図16の工程を不要とすることができる。
【符号の説明】
【0058】
1 半導体基板
2 nウェル
3 pウェル
4 素子分離領域
5、5a、5b 酸化シリコン膜又は窒化シリコン膜
6、6a、6b 高誘電率絶縁膜(High−K膜)
7 第1の金属膜
7a 第1の金属ゲート電極
7b 第2の金属ゲート電極
8 アモルファスシリコン膜
8a p型導電型の第1の多結晶シリコン膜
8b p型導電型の第2の多結晶シリコン膜
9、9a、9b バリアメタル膜
10 第4の金属膜
10a、10b ゲート配線
11 窒化シリコン膜
11a、11b キャップ絶縁膜
12 オフセットスペーサ
13 サイドウォールスペーサ
14 層間絶縁膜
15 コンタクトプラグ
16 上層配線
21 ゲート電極
22 ゲート絶縁膜
23 ソース及びドレイン
24 ビットコンタクト層間絶縁膜
25 酸化シリコン膜
26 高誘電率絶縁膜
27 第1の金属膜
28a 第1のマスク
28b 第2のマスク
28c 第3のマスク
28d 第4のマスク
28e 第5のマスク
29 コンタクトホール
30 多結晶シリコン膜
30a p型導電型の多結晶シリコン膜
30b n型導電型の多結晶シリコン膜
31 キャップ絶縁膜
32 第4の金属膜
33 第2の金属膜
34 ビット線
35 オフセットスペーサ用絶縁膜
36 オフセットスペーサ
37a、37b LDD領域
38 酸化シリコン膜
39 オフセットスペーサ
40a、40b ソース及びドレイン
41 コンタクトホール
42 第1の層間絶縁膜
43 容量コンタクトサイドウォール
44 容量コンタクトホール
45 多結晶シリコン(DOPOS)膜
46 コバルトシリサイド膜
47 タングステン膜
48 容量コンタクトパッド
49 第2の層間絶縁膜
50 第3の層間絶縁膜
51a、51b LDD領域
52a、52b ソース及びドレイン
53 下部電極
55 上部電極
58 容量絶縁膜
60 容量コンタクトプラグ
62 配線
A メモリセル形成領域
B 周辺回路形成領域
Cap キャパシタ
Tr1 nチャネル型のトランジスタ
Tr2 pチャネル型のトランジスタ
Tr3 メモリセル用トランジスタ
X メモリセル領域
Y 周辺経路領域

【特許請求の範囲】
【請求項1】
半導体基板の主面に形成された、p型導電型の第1の活性領域と、
前記第1の活性領域の表面の一部を覆い、二酸化シリコンよりも高い誘電率を有する第1の絶縁材料を含む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜を介して前記第1の活性領域上に形成され、第1の金属材料からなる第1の金属ゲート電極と、
前記第1の金属ゲート電極上に形成され、p型導電型の第1の多結晶シリコン膜からなる第1の多結晶シリコンゲート電極と、
を有することを特徴とする半導体装置。
【請求項2】
前記第1の金属材料の仕事関数は、真性半導体状態のシリコンの仕事関数よりも大きいことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1の金属材料は、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜からなることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1の多結晶シリコン膜上に形成され、真性半導体状態のシリコンよりも大きい仕事関数を有する第2の金属材料からなる導電膜を更に有することを特徴とする請求項1〜3の何れか1項に記載の半導体装置。
【請求項5】
前記第2の金属材料は、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜からなることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第1の絶縁材料は、HfSiON、ZrO2、Ta25、Nb25、Al23、HfO2、ScO3、Y23、La23、CeO3、Pr23、Nd23、Sm23、Eu23、Gd23、Tb23、Dy23、Ho23、Er23、Tm23、Yb23、及びLu23からなる群から選択された少なくとも一種の膜からなることを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
【請求項7】
前記第1の多結晶シリコン膜中のp型導電型の不純物濃度が、1×1020〜1×1021/cm3であることを特徴とする請求項1〜6の何れか1項に記載の半導体装置。
【請求項8】
前記第1の多結晶シリコン膜は、B、In及びGaからなる群から選択された少なくとも一種の元素を含有することを特徴とする請求項1〜7の何れか1項に記載の半導体装置。
【請求項9】
前記半導体基板の主面の前記第1の活性領域とは異なる位置に形成された、n型導電型の第2の活性領域と、
前記第2の活性領域の表面の一部を覆い、二酸化シリコンよりも高い誘電率を有する第2の絶縁材料を含む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜を介して前記第2の活性領域上に形成され、第3の金属材料からなる第2の金属ゲート電極と、
前記第2の金属ゲート電極上に形成され、p型導電型の第2の多結晶シリコン膜からなる第2の多結晶シリコンゲート電極と、
を有することを特徴とする請求項1〜8の何れか1項に記載の半導体装置。
【請求項10】
前記第1の絶縁材料と前記第2の絶縁材料とは同じ材料からなり、
前記第1の金属材料と前記第3の金属材料とは同じ材料からなり、
前記第1の多結晶シリコン膜と前記第2の多結晶シリコン膜とは不純物濃度が等しいことを特徴とする請求項9に記載の半導体装置。
【請求項11】
更に、周辺回路とDRAMとを有し、
前記第1のゲート絶縁膜、前記第1の金属ゲート電極および前記第1の多結晶シリコンゲート電極は、前記第1の活性領域に配置されるnチャネル型トランジスタを構成し、
前記第2のゲート絶縁膜、前記第2の金属ゲート電極および前記第2の多結晶シリコンゲート電極は、前記第2の活性領域に配置されるpチャネル型トランジスタを構成し、
前記周辺回路は、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタにより構成され、
前記DRAMは、メモリセル用トランジスタと、前記メモリセル用トランジスタのソース及びドレインの一方に電気的に接続されたキャパシタと、前記メモリセル用トランジスタのソース及びドレインの他方に電気的に接続されると共にn型導電型の多結晶シリコン膜を有するビット線とにより構成されることを特徴とする請求項9又は10に記載の半導体装置。
【請求項12】
nチャネル型トランジスタとpチャネル型トランジスタを有する半導体装置であって、
前記nチャネル型トランジスタ及びpチャネル型トランジスタはそれぞれ、
半導体基板上に設けられ、二酸化シリコンよりも高い誘電率を有する絶縁膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜側から順に金属材料からなる金属ゲート電極と、p型導電型の多結晶シリコン膜とを有するゲート電極と、
を備えることを特徴とする半導体装置。
【請求項13】
半導体基板の主面にp型導電型の第1の活性領域を形成する工程と、
前記半導体基板の主面を覆うように、二酸化シリコンよりも高い誘電率を有する絶縁膜、第1の金属膜、および、p型導電型の多結晶シリコン膜を有する積層膜を順に形成する工程と、
前記積層膜を前記第1の活性領域の表面の一部を覆うように加工して、前記絶縁膜からなる第1のゲート絶縁膜、前記第1の金属膜からなる第1の金属ゲート電極、および、前記p型導電型の多結晶シリコン膜からなる第1の多結晶シリコンゲート電極を有する第1の積層体を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項14】
前記第1の金属膜として、真性半導体状態のシリコンよりも仕事関数が大きい金属材料を用いることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項15】
前記第1の金属膜として、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の金属材料を用いることを特徴とする請求項13又は14に記載の半導体装置の製造方法。
【請求項16】
前記第1の積層体を形成する工程の前に、前記p型導電型の多結晶シリコン膜上に、真性半導体状態のシリコンよりも仕事関数が大きい第2の金属材料からなる第2の金属膜を形成する工程を更に有し、
前記第1の積層体を形成する工程では、前記第2の金属膜も前記第1の活性領域の表面の一部を覆うように加工して、前記第1のゲート絶縁膜、前記第1の金属ゲート電極および前記第1の多結晶シリコンゲート電極に加えて、前記第2の金属膜からなる導電膜を有する第1の積層体を形成することを特徴とする請求項13〜15の何れか1項に記載の半導体装置の製造方法。
【請求項17】
前記第2の金属材料として、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜を用いることを特徴とする請求項16に記載の半導体装置の製造方法。
【請求項18】
前記半導体基板の主面の前記第1の活性領域とは異なる位置に、n型導電型の第2の活性領域を形成する工程を更に有し、
前記第1の積層体を形成する工程では、
前記積層膜を、前記第1の活性領域の表面の一部に加えて前記第2の活性領域の表面の一部も覆うように加工して、前記絶縁膜からなる第2のゲート絶縁膜、前記第1の金属膜からなる第2の金属ゲート電極、および、前記p型導電型の多結晶シリコン膜からなる第2の多結晶シリコンゲート電極を有する第2の積層体を、前記第1の積層体と同時に形成することを特徴とする請求項13〜17の何れか1項に記載の半導体装置の製造方法。
【請求項19】
前記積層膜を形成する工程よりも前に、
前記半導体基板の主面の前記第1及び第2の活性領域とは異なるメモリセル形成領域に、メモリセル用トランジスタを形成する工程を更に有し、
前記積層膜を形成する工程は、
前記半導体基板の主面を覆うように、二酸化シリコンよりも高い誘電率を有する絶縁膜、第1の金属膜、および、多結晶シリコン膜を順に形成する工程と、
前記第1及び第2の活性領域の前記多結晶シリコン膜をp型導電型化することで、前記p型導電型の多結晶シリコン膜を形成する工程と、
前記メモリセル形成領域の前記多結晶シリコン膜をn型導電型化することで、n型導電型の多結晶シリコン膜を形成する工程と、
を有し、
前記第1の積層体および前記第2の積層体を形成する工程では、
前記積層膜のうち、前記メモリセル形成領域の前記n型導電型の多結晶シリコン膜を加工して、前記n型導電型の多結晶シリコン膜からなるビット線を形成し、
前記ビット線は、前記メモリセル用トランジスタのソース及びドレインの一方に接続されるように形成し、
前記メモリセル用トランジスタのソース及びドレインの他方に接続されるようにキャパシタを形成する工程を更に有することを特徴とする請求項18に記載の半導体装置の製造方法。
【請求項20】
前記p型導電型の多結晶シリコン膜は、下記工程(1)〜(6)のうち何れか一つの方法により形成されることを特徴とする請求項13〜19の何れか1項に記載の半導体装置の製造方法。
(1)p型導電型の多結晶シリコン膜を成膜する工程、
(2)p型導電型のアモルファスシリコン膜を成膜した後、アモルファスシリコン膜に熱処理を行うことにより多結晶シリコン膜とする工程、
(3)多結晶シリコン膜を成膜した後、多結晶シリコン膜中にp型導電型の不純物をイオン注入する工程、
(4)多結晶シリコン膜を成膜した後、多結晶シリコン膜中にp型導電型の不純物をプラズマドーピングする工程、
(5)アモルファスシリコン膜を成膜した後、アモルファスシリコン膜中にp型導電型の不純物をイオン注入し、更にアモルファスシリコン膜に熱処理を行うことにより多結晶シリコン膜とする工程、
(6)アモルファスシリコン膜を成膜した後、アモルファスシリコン膜中にp型導電型の不純物をプラズマドーピングし、更にアモルファスシリコン膜に熱処理を行うことにより多結晶シリコン膜とする工程。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【公開番号】特開2013−51250(P2013−51250A)
【公開日】平成25年3月14日(2013.3.14)
【国際特許分類】
【出願番号】特願2011−187225(P2011−187225)
【出願日】平成23年8月30日(2011.8.30)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】