半導体装置及びその製造方法
【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子のスピンを利用してデータを記憶する新たな記憶装置として、ＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）が提案されている。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。ＭＲＡＭにおいて、メモリセルの集積度を向上させるためには、所定のオン電流を確保しつつ、トランジスタを微細化することが必要となる。
【０００３】
一方、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極により囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
【０００４】
そこで、ＭＲＡＭのメモリセルの集積度を向上させるために、ＭＲＡＭに形成されるトランジスタをＦｉｎＦＥＴとすることが考えられる。しかしながら、この場合は、ＭＲＡＭを構成する複数種類のトランジスタの閾値を、それぞれ最適な値に調整することが困難になるという問題点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３４４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、トランジスタの集積度が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。
【０００８】
実施形態に係る半導体装置の製造方法は、半導体基板を選択的に除去することにより、第１領域に第１方向に延びる複数本のフィンを形成する工程と、前記フィン間の部分の下部に素子分離絶縁膜を埋め込む工程と、前記フィンにおける前記素子分離絶縁膜から突出した部分の表面上に第１ゲート絶縁膜を形成する工程と、前記フィン及び前記素子分離絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜を選択的に除去することにより、前記第１領域において、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極を形成すると共に、第２領域において、前記第１導電膜を除去する工程と、前記半導体基板の上面における前記第２領域上に第２ゲート絶縁膜を形成する工程と、第２導電膜を形成する工程と、前記第２導電膜を選択的に除去することにより、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００９】
【図１】（ａ）〜（ｃ）は、実施形態に係る半導体装置を例示する平面図である。
【図２】（ａ）〜（ｅ）は、実施形態に係る半導体装置を例示する断面図である。
【図３】（ａ）及び（ｂ）は、実施形態に係る半導体装置におけるメモリアレイ領域を例示する模式的断面図である。
【図４】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図１０】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１７】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る半導体装置を例示する平面図であり、（ａ）はメモリアレイ領域を示し、（ｂ）は周辺回路領域を示し、（ｃ）は抵抗素子領域を示し、
図２（ａ）〜（ｅ）は、本実施形態に係る半導体装置を例示する断面図であり、（ａ）は図１（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）は図１（ａ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は図１（ｂ）に示すＣ−Ｃ’線による断面図であり、（ｄ）は図１（ｂ）に示すＤ−Ｄ’線による断面図であり、（ｅ）は図１（ｃ）に示すＥ−Ｅ’線による断面図であり、
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置におけるメモリアレイ領域を例示する模式的断面図である。
なお、図示の便宜上、図１及び図２においては、層間絶縁膜及びそれより上方の上部構造が省略されている。また、図３においては、原則として導電部分のみを示し、絶縁部分は省略されている。
【００１１】
図１（ａ）〜（ｃ）及び図２（ａ）〜（ｅ）に示すように、本実施形態に係る半導体装置１は、メモリアレイ領域Ｒｍ、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒが設定された半導体記憶装置であり、より具体的にはＭＲＡＭである。メモリアレイ領域Ｒｍにおいては、複数個のメモリセルが設けられており、各メモリセルにデータが記憶される。周辺回路領域Ｒｐにおいては、メモリセルを駆動する周辺回路が設けられている。抵抗素子領域Ｒｒにおいては、抵抗素子が設けられている。この抵抗素子は、例えば、周辺回路に接続されている。
【００１２】
半導体装置１においては、シリコン基板１１が設けられている。但し、シリコン基板１１の上面１１ａは、上述の各領域毎に異なった加工が施されている。
メモリアレイ領域Ｒｍにおいては、シリコン基板１１の上面１１ａに一方向（以下、「Ｘ方向」という）に延びる複数本の溝１２が形成されている。これにより、シリコン基板１１の上層部分における溝１２間の部分はフィン１３となっている。フィン１３は複数本形成され、周期的に配列されており、各フィン１３はＸ方向に延びている。フィン１３の上面上には、シリコン窒化膜１４が設けられている。
【００１３】
周辺回路領域Ｒｐにおいては、シリコン基板１１の上面１１ａに枠状の溝１５が形成されている。シリコン基板１１の上層部分における溝１５によって囲まれた部分は能動部分１６となっている。能動部分１６は例えば複数形成されており、溝１５によって区画されている。
抵抗素子領域Ｒｒにおいては、シリコン基板１１の上層部分が除去されている。これにより、抵抗素子領域Ｒｒにおけるシリコン基板１１の上面１１ａは、メモリアレイ領域Ｒｍにおけるフィン１３の上端及び周辺回路領域Ｒｐにおけるシリコン基板１１の上面１１ａよりも下方に位置しており、メモリアレイ領域Ｒｍにおける溝１２の底面及び周辺回路領域Ｒｐにおける溝１５の底面と同じ高さに位置している。
【００１４】
シリコン基板１１上には、例えばシリコン酸化物等の絶縁材料からなる素子分離絶縁膜１７が設けられている。素子分離絶縁膜１７は、メモリアレイ領域Ｒｍにおいては、溝１２の下部に配置されており、周辺回路領域Ｒｐにおいては、溝１５内に配置されており、抵抗素子領域Ｒｒにおいては、シリコン基板１１上に配置されている。周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒにおける素子分離絶縁膜１７の上面１７ａの高さは相互に等しく、フィン１３の上端及び能動部分１６の上面１６ａの高さと一致している。また、メモリアレイ領域Ｒｍにおける素子分離絶縁膜１７の上面１７ａは、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒにおける素子分離絶縁膜１７の上面１７ａよりも下方に位置している。
【００１５】
メモリアレイ領域Ｒｍにおいては、シリコン基板１１及び素子分離絶縁膜１７上に、複数本のゲート電極２１が周期的に設けられている。各ゲート電極２１はＸ方向に対して直交した方向（以下、「Ｙ方向」という）に延び、フィン１３を跨いでいる。すなわち、ゲート電極２１の下端は、フィン１３の上端よりも下方に位置している。ゲート電極２１の下部２２は、不純物を含有するポリシリコンによって形成されている。ゲート電極２１の上部２３は、例えばタングステン等の金属によって形成されている。下部２２と上部２３との界面は平面であり、例えば、フィン１３の上端面と同じ高さにある。なお、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、上下方向を、「Ｚ方向」とする。
【００１６】
フィン１３とゲート電極２１との間には、ゲート絶縁膜２４が設けられている。ゲート絶縁膜２４は、フィン１３における素子分離絶縁膜１７の上面１７ａから突出した部分の側面を覆っている。各ゲート電極２１の直上域には、例えばシリコン窒化物からなるハードマスク材２５が設けられている。ゲート電極２１及びハードマスク材２５からなる積層体２８の側面上には、例えばシリコン窒化物等の絶縁材料からなる側壁２６が設けられている。フィン１３におけるゲート電極２１及び側壁２６の直下域間の部分には、不純物が導入されたソース・ドレイン領域２７が形成されている。すなわち、隣り合う一対のソース・ドレイン領域２７は、フィン１３におけるゲート電極２１の直下域を挟んでいる。ソース・ドレイン領域２７の上層部分には、シリサイド層２９が形成されている。これにより、フィン１３とゲート電極２１との最近接点毎に、ＦｉｎＦＥＴが構成されている。従って、メモリアレイ領域Ｒｍにおいては、複数個のＦｉｎＦＥＴがマトリクス状に配列されている。これらのＦｉｎＦＥＴの電気的特性は、ほぼ均一である。
【００１７】
周辺回路領域Ｒｐにおいては、シリコン基板１１及び素子分離絶縁膜１７上に、能動部分１６の直上域を横切るように、一方向に延びるゲート電極３１が設けられている。１つの能動部分１６の直上域を、例えば２本のゲート電極３１が横切っている。なお、図１及び図２においては、ゲート電極３１が延びる方向をＹ方向としているが、これには限定されない。ゲート電極３１は、例えば、シリコンを含む導電性材料からなり、例えば、不純物を含有するポリシリコンによって形成されている。能動部分１６とゲート電極３１との間には、ゲート絶縁膜３２が設けられている。能動部分１６の上面及びゲート電極３１の下面はそれぞれ平坦である。すなわち、ゲート電極３１の下面は、能動部分１６の上面よりも上方に位置している。従って、ゲート絶縁膜３２の形状も平面状である。
【００１８】
また、各ゲート電極３１の両側面上には、例えばシリコン窒化物からなる側壁３３が設けられている。能動部分１６の上層部分におけるゲート電極３１及び側壁３３の直下域を挟む部分には、不純物が導入されたソース・ドレイン領域３４が形成されている。ゲート電極３１の上層部分及びソース・ドレイン領域３４の上層部分には、例えばニッケルシリサイド等のシリサイドからなるシリサイド層３５が形成されている。能動部分１６の上層部分におけるゲート電極３１の直下域に相当する部分、すなわち、一対のソース・ドレイン領域３４によって挟まれた部分は、チャネル領域となっている。このようにして、能動部分１６、ゲート絶縁膜３２及びゲート電極３１により、平面型のＭＯＳＦＥＴが構成されている。周辺回路領域Ｒｐに形成された複数個の平面型ＭＯＳＦＥＴはいくつかの種類に分けられ、その電気的特性は、その種類間で異なっている。これらの平面型ＭＯＳＦＥＴにより、周辺回路が構成されている。
【００１９】
抵抗素子領域Ｒｒにおいては、素子分離絶縁膜１７上に、例えば不純物を含有したポリシリコンからなる抵抗部材４１が設けられている。抵抗部材４１の形状は略直方体であり、例えば、長手方向の中央部の幅は両端部の幅よりも狭い。抵抗部材４１及びゲート電極３１は、同じポリシリコン膜を加工して形成されたものであり、従って、組成及び厚さは相互に等しい。抵抗部材４１の両端部の上面上には、シリサイド層４２が形成されている。シリサイド層４２及び３５は、同じ処理によって形成されたものであり、従って、組成及び厚さは相互にほぼ等しい。抵抗部材４１の上面のうち、シリサイド層４２が形成されていない領域上、及び抵抗部材４１の側面上には、絶縁膜４３が設けられている。絶縁膜４３は側壁３３と同時に形成されたものであり、従って、組成が相互に等しい。
【００２０】
フィン１３、ゲート電極２１、ゲート電極３１及び抵抗部材４１等を覆うように、層間絶縁膜（図示せず）が設けられている。
図３（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいては、フィン１３におけるゲート電極２１の直下域を挟む２つの部分、すなわち、ソース・ドレイン領域２７が形成された部分の直上域には、コンタクト５１ａ及び５１ｂが設けられている。コンタクト５１ａ上には磁気抵抗記憶素子５２が設けられており、コンタクト５１ｂ上にはビア５３が設けられている。これにより、各ＦｉｎＦＥＴを構成する一対のソース・ドレイン領域２７のうち、一方のソース・ドレイン領域２７はコンタクト５１ａを介して磁気抵抗記憶素子５２に接続されており、他方のソース・ドレイン領域２７はコンタクト５１ｂを介してビア５３に接続されている。磁気抵抗記憶素子５２は、特定方向のスピンを持つ電子が注入されることにより電気抵抗値が変化し、これによってデータを記憶する素子である。
【００２１】
磁気抵抗記憶素子５２及びビア５３の上方には、Ｙ方向を長手方向とする短冊状の中間配線５４が設けられている。隣り合うフィン１３に接続された磁気抵抗記憶素子５２とビア５３とは、中間配線５４を介して相互に接続されている。中間配線５４上であってビア５３の直上域には、ビア５５が設けられている。ビア５５上には、Ｘ方向に延びる上層配線５６が設けられている。中間配線５４は、ビア５５を介して上層配線５６に接続されている。そして、１つのＦｉｎＦＥＴ及び１つの磁気抵抗記憶素子５２により、１つのメモリセルが形成されている。すなわち、上述のＦｉｎＦＥＴはセルトランジスタである。
【００２２】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４〜図８、図１０〜図１７は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）は図１（ａ）に示すＡ−Ａ’線による断面図に相当し、（ｂ）は図１（ａ）に示すＢ−Ｂ’線による断面図に相当し、（ｃ）は図１（ｂ）に示すＣ−Ｃ’線による断面図に相当し、（ｄ）は図１（ｂ）に示すＤ−Ｄ’線による断面図に相当し、（ｅ）は図１（ｃ）に示すＥ−Ｅ’線による断面図に相当し、
図９（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ａ）はメモリアレイ領域を示し、（ｂ）は周辺回路領域を示し、（ｃ）は抵抗素子領域を示す。
なお、図１０（ａ）は図９（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）は図９（ａ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は図９（ｂ）に示すＣ−Ｃ’線による断面図であり、（ｄ）は図９（ｂ）に示すＤ−Ｄ’線による断面図であり、（ｅ）は図９（ｃ）に示すＥ−Ｅ’線による断面図である。
【００２３】
先ず、図４（ａ）〜（ｅ）に示すように、シリコン基板１１を用意する。次に、シリコン基板１１上にシリコン窒化膜１４を形成する。
次に、図５（ａ）〜（ｅ）に示すように、シリコン窒化膜１４上にマスクパターン（図示せず）を形成する。メモリアレイ領域Ｒｍにおいては、マスクパターンは側壁法により形成する。そして、このマスクパターンをマスクとしてエッチングを施すことにより、シリコン窒化膜１４及びシリコン基板１１の上層部分を選択的に除去する。これにより、メモリアレイ領域Ｒｍにおいては、シリコン基板１１の上面にＸ方向に延びる溝１２を複数本形成し、シリコン基板１１における溝１２間の部分をフィン１３とする。周辺回路領域Ｒｐにおいては、シリコン基板１１の上面に枠状の溝１５を形成し、シリコン基板１１における溝１５によって囲まれた部分を能動部分１６とする。抵抗素子領域Ｒｒにおいては、シリコン基板１１の上面１１ａを後退させて、例えば溝１２の底面と同じ高さとする。このとき、全てのフィン１３について、その幅及び間隔は相互に同一とする。一方、複数の能動部分１６については、その形状を相互に異ならせてもよい。
【００２４】
次に、図６（ａ）〜（ｅ）に示すように、全面にシリコン酸化物を堆積させて、加熱することによって焼き締め（Ｄｅｎｓｉｆｙ）を行う。これにより、シリコン基板１１及びシリコン窒化膜１４上に素子分離絶縁膜１７を形成する。次に、シリコン窒化膜１４をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施して、素子分離絶縁膜１７の上面１７ａを平坦化すると共に、シリコン窒化膜１４の上面と同じ高さとする。
【００２５】
次に、図７（ａ）〜（ｅ）に示すように、メモリアレイ領域Ｒｍにおいて素子分離絶縁膜１７をリセスし、上面１７ａを後退させる。この結果、フィン１３の上部が素子分離絶縁膜１７から突出し、露出する。次に、酸化処理を施す。これにより、フィン１３の上部の側面上に、シリコン酸化物からなるゲート絶縁膜２４が形成される。
【００２６】
次に、図８（ａ）〜（ｅ）に示すように、不純物が添加されたポリシリコン膜６２を全面に成膜し、ＣＭＰを施す。これにより、ポリシリコン膜６２は溝１２内の上部に埋め込まれる。このとき、ポリシリコン膜６２は、シリコン基板１１及び素子分離絶縁膜１７の上方から除去されてもよく、残留してもよい。図８（ａ）〜（ｅ）には、ポリシリコン膜６２が、フィン１３を含むシリコン基板１１及び素子分離絶縁膜１７の上方から完全に除去され、溝１２内のみに残留した場合を示している。次に、全面に金属、例えば、タングステンを堆積させて、全面に金属膜６３を形成する。次に、全面にシリコン窒化物を堆積させて、全面にシリコン窒化膜６５を形成する。
【００２７】
次に、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｅ）に示すように、メモリアレイ領域Ｒｍにおいて、シリコン窒化膜６５上にマスクパターン（図示せず）を形成する。このマスクパターンには、側壁法により、Ｙ方向に延びるライン状のパターンを複数本形成する。一方、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒには、マスクパターンを形成しない。
【００２８】
次に、このマスクパターンをマスクとして、シリコン窒化膜６５、金属膜６３及びポリシリコン膜６２をエッチングする。このとき、フィン１３の直上域においては、シリコン窒化膜１４においてエッチングが停止する。これにより、メモリアレイ領域Ｒｍにおいて、シリコン窒化膜６５がＹ方向に延びる複数本のハードマスク材２５に加工されると共に、金属膜６３及びポリシリコン膜６２がゲート電極２１に加工される。この結果、金属膜６３はゲート電極２１の上部２３となり、ポリシリコン膜６２はゲート電極２１の下部２２となる。一方、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒにおいては、シリコン窒化膜６５、金属膜６３及びポリシリコン膜６２が除去される。
【００２９】
次に、図１１（ａ）〜（ｅ）に示すように、全面に例えばシリコン窒化物等の絶縁材料を堆積させて、絶縁膜を成膜する。次に、この絶縁膜をパターニングすることにより、メモリアレイ領域Ｒｍに残留させると共に、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒから除去する。このとき、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒからは、シリコン窒化膜１４も除去される。この結果、メモリアレイ領域Ｒｍにおいて、素子分離絶縁膜１７上に、ゲート電極２１及びハードマスク材２５からなる積層体２８を覆うように、側壁２６が形成される。
【００３０】
次に、図１２（ａ）〜（ｅ）に示すように、酸化処理を施すことにより、周辺回路領域Ｒｐにおいて、シリコン基板１１の能動部分１６の上面１６ａ上に、シリコン酸化物からなるゲート絶縁膜３２を形成する。次に、不純物が添加されたポリシリコンを堆積させることにより、全面にポリシリコン膜６６を形成する。ポリシリコン膜６６は、積層体２８の相互間にも埋め込まれる。
【００３１】
次に、図１３（ａ）〜（ｅ）に示すように、ポリシリコン膜６６上に反射防止膜（図示せず）及びマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしてエッチングを施す。これにより、ポリシリコン膜６６のうち、周辺回路領域Ｒｐに配置された部分をゲート電極３１に加工すると共に、抵抗素子領域Ｒｒに配置された部分を抵抗部材４１に加工する。また、ポリシリコン膜６６のうち、メモリアレイ領域Ｒｍに配置された部分は、積層体２８の上方に位置する部分が除去され、積層体２８の相互間に埋め込まれた部分は残留する。
【００３２】
ゲート電極３１は、一方向に延び、能動部分１６の直上域を横切るようにライン状に加工する。このとき、形成しようとする平面型ＭＯＳＦＥＴの電気的特性に応じて、複数本のゲート電極３１間で相互に幅を異ならせてもよい。また、抵抗部材４１は、一方向に延びる略直方体形状に加工し、長手方向中央部の幅を長手方向両端部の幅よりも細くする。このとき、抵抗部材４１によって実現しようとする抵抗値の大きさに応じて、抵抗部材４１の形状を制御する。
【００３３】
次に、図１４（ａ）〜（ｅ）に示すように、全面に、例えばシリコン窒化膜等の絶縁材料からなる絶縁膜６８を形成する。このとき、絶縁膜６８は、ゲート電極３１の側面上及び抵抗部材４１の側面上には形成されるが、積層体２８間にはポリシリコン膜６６が埋め込まれているため、積層体２８の側面上には形成されない。次に、絶縁膜６８上にハードマスク材６９を形成し、パターニングすることにより、マスク材６９を、抵抗部材４１の上面上のうち、長手方向両端部における中央部分を除く領域に残留させる。
【００３４】
次に、図１５（ａ）〜（ｅ）に示すように、絶縁膜６８をエッチバックする。これにより、絶縁膜６８は、メモリアレイ領域Ｒｍの全体、周辺回路領域Ｒｐにおけるゲート電極３１、能動部分１６及び素子分離絶縁膜１７の上面上、並びに、抵抗素子領域Ｒｒにおける素子分離絶縁膜１７の上面上及び抵抗部材４１の上面上におけるハードマスク材６９によって覆われていない領域から除去されると共に、ゲート電極３１の側面上、並びに、抵抗部材４１の側面上及び抵抗部材４１の上面におけるハードマスク材６９の直下域に残留する。この結果、絶縁膜６８が選択的に除去されて、ゲート電極３１の側面上に側壁３３が形成されると共に、抵抗部材４１の上面におけるハードマスク材６９によって覆われている領域上及び抵抗部材４１の側面上に絶縁膜４３が形成される。
【００３５】
次に、図１６（ａ）〜（ｅ）に示すように、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒを覆い、メモリアレイ領域Ｒｍを露出させるようなマスク（図示せず）を形成し、これを用いてウェットエッチングを施すことにより、積層体２８の相互間からポリシリコン膜６６を除去する。
次に、図１７（ａ）〜（ｅ）に示すように、側壁２６における積層体２８の上面上に形成された部分を除去する。
【００３６】
次に、図１（ａ）〜（ｃ）、図２（ａ）〜（ｅ）並びに図３（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍを開口したレジストマスク（図示せず）を形成し、このレジストマスク並びに積層体２８及び側壁２６をマスクとして不純物を注入する。これにより、フィン１３における積層体２８及び側壁２６によって覆われていない部分に、ソース・ドレイン領域２７が形成される。この結果、フィン１３とゲート電極２１との最近接点毎に、ＦｉｎＦＥＴが形成される。
【００３７】
次に、周辺回路領域Ｒｐを開口したレジストマスク（図示せず）を形成し、このレジストマスク並びにゲート電極３１及び側壁３３をマスクとして不純物を注入する。これにより、能動部分１６におけるゲート電極３１及び側壁３３によって覆われていない部分に、ソース・ドレイン領域３４が形成される。この結果、能動部分１６とゲート電極３１との最近接点毎に、平面型のＭＯＳＦＥＴが形成される。このとき、各ＭＯＳＦＥＴに要求される電気的特性に応じて、不純物の注入量及び注入深さを異ならせてもよい。
【００３８】
次に、例えばニッケルを堆積させて、加熱処理を施すことにより、シリコンの露出面をシリサイド化する。これにより、ソース・ドレイン領域２７の上層部分にシリサイド層２９が形成され、ゲート電極３１の上層部分及びソース・ドレイン領域３４の上層部分にシリサイド層３５が形成され、抵抗部材４１における長手方向両端部の中央部分の上面にシリサイド層４２が形成される。
【００３９】
次に、全体に層間絶縁膜（図示せず）を成膜して、フィン１３、ゲート電極２１、ゲート電極３１及び抵抗部材４１等を覆う。次に、層間絶縁膜及びシリコン窒化膜１４にコンタクトホールを形成し、その内部に導電材料を埋め込み、コンタクト５１ａ及び５１ｂを形成する。次に、コンタクト５１ａ上に磁気抵抗記憶素子５２を形成し、コンタクト５１ｂ上にビア５３を形成する。次に、磁気抵抗記憶素子５２及びビア５３の上方に中間配線５４を形成し、隣り合うフィン１３に接続された磁気抵抗記憶素子５２及びビア５３を同一の中間配線５４に共通接続する。次に、中間配線５４上であってビア５３の直上域にビア５５を形成し、ビア５５上に、Ｘ方向に延びる上層配線５６を形成する。このようにして、本実施形態に係る半導体装置１が製造される。
【００４０】
次に、本実施形態の効果について説明する。
本実施形態においては、図５（ａ）〜（ｅ）に示す工程において、シリコン基板１１を選択的に除去することにより、メモリアレイ領域Ｒｍにフィン１３を形成し、周辺回路領域Ｒｐに能動部分１６を形成している。
そして、図８（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６２及び金属膜６３を成膜し、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｅ）に示す工程において、これらをパターニングすることにより、ゲート電極２１を形成している。その後、図１１（ａ）〜（ｅ）に示す工程において、側壁２６を形成することにより、メモリアレイ領域ＲｍにＦｉｎＦＥＴを形成している。
【００４１】
一方、図１２（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６６を成膜し、図１３（ａ）〜（ｅ）に示す工程において、これをパターニングすることにより、周辺回路領域Ｒｐにゲート電極３１を形成している。また、図１４（ａ）〜（ｅ）に示す工程において、絶縁膜６８を成膜し、図１５（ａ）〜（ｅ）に示す工程において、これをエッチバックすることにより、ゲート電極３１の側面上に側壁３３を形成している。このようにして、周辺回路領域Ｒｐに平面型のＭＯＳＦＥＴを形成している。なお、絶縁膜６８を成膜する際には、積層体２８間にポリシリコン膜６６が埋め込まれているため、ゲート電極２１の側面上に側壁３３が形成されることはない。このように、本実施形態によれば、メモリアレイ領域ＲｍにＦｉｎＦＥＴを形成すると共に、周辺回路領域Ｒｐに平面型ＭＯＳＦＥＴを形成することができる。
【００４２】
メモリアレイ領域Ｒｍに形成されるトランジスタは、メモリセルを構成するトランジスタであるから、集積度が高く、特性が均一であることが好ましい。そこで、メモリアレイ領域Ｒｍに形成するトランジスタをＦｉｎＦＥＴとすることにより、オン電流を確保しつつ、集積度を向上させることができる。また、ＦｉｎＦＥＴは、完全空乏型のトランジスタであるから、その閾値は１水準である。このため、各ＦｉｎＦＥＴの特性を揃え、メモリセルの特性を均一にすることができる。
【００４３】
一方、周辺回路領域Ｒｐに形成されるトランジスタは、コア部及びセンスアンプ部等を含む周辺回路を構成するトランジスタであるから、トランジスタ毎に種々の特性が要求される。そこで、周辺回路領域Ｒｐに形成するトランジスタを平面型ＭＯＳＦＥＴとすることにより、必要とされる特性、例えば、オン電流の大きさに応じて、様々なサイズのトランジスタを形成することができる。また、平面型ＭＯＳＦＥＴは部分空乏型のトランジスタであるから、能動部分１６及びゲート電極３１のサイズ及び形状、並びに、ソース・ドレイン領域３４の不純物濃度等を調整することにより、閾値を個別に制御することができる。このように、周辺回路領域Ｒｐに形成するトランジスタを平面型ＭＯＳＦＥＴとすることにより、周辺回路において必要とされる種々の特性を持ったトランジスタを作り分けることができる。更に、平面型ＭＯＳＦＥＴは過去の設計資産を利用して設計することができため、信頼性が高いトランジスタを低コストで形成することができる。これに対して、仮に、過去の設計資産を利用できないと、設計に必要な情報を集めるためには膨大な実験と時間が必要となる。
【００４４】
また、本実施形態においては、ＦｉｎＦＥＴと平面型ＭＯＳＦＥＴを別々に形成することができるため、ゲート電極２１の高さを、ＦｉｎＦＥＴに必要とされる高さよりも高くする必要がない。そして、ゲート電極２１を低く形成することにより、以後の工程が容易になる。例えば、製造工程中にゲート電極２１が倒壊することを防止できる。また、ソース・ドレイン領域２７に対する不純物の注入が容易になる。これに対して、仮に、ＦｉｎＦＥＴのゲート電極２１及び平面型ＭＯＳＦＥＴのゲート電極３１を同一の導電膜をパターニングすることによって形成しようとすると、上下方向（Ｚ方向）におけるゲート電極２１の上面の位置とゲート電極３１の上面の位置とが同じになる。このため、ゲート電極２１の高さ、すなわち、溝１２の底面からゲート電極２１の上面までの距離が大きくなってしまい、以後の工程が困難になる。
【００４５】
更に、本実施形態においては、図５（ａ）〜（ｅ）に示す工程において、シリコン基板１１を選択的に除去する際に、フィン１３及び能動部分１６を形成すると共に、抵抗素子領域Ｒｒにおいてシリコン基板１１の上面１１ａを後退させている。そして、図６（ａ）〜（ｅ）に示す工程において、シリコン基板１１上に素子分離絶縁膜１７を形成し、図１２（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６６を成膜し、図１３（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６６をパターニングすることにより、ゲート電極３１を形成すると共に、抵抗部材４１を形成している。このように、本実施形態によれば、抵抗部材４１を、ゲート電極３１と同じプロセスで形成することができる。この結果、抵抗部材４１の形成に伴って工程数が増えることを抑制でき、半導体装置１の製造コストを抑えることができる。
【００４６】
以上説明した実施形態によれば、トランジスタの集積度が高い半導体装置及びその製造方法を実現することができる。
【００４７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４８】
１：半導体装置、１１：シリコン基板、１１ａ：上面、１２：溝、１３：フィン、１４：シリコン窒化膜、１５：溝、１６：能動部分、１６ａ：上面、１７：素子分離絶縁膜、１７ａ：上面、２１：ゲート電極、２２：下部、２３：上部、２４：ゲート絶縁膜、２５：ハードマスク材、２６：側壁、２７：ソース・ドレイン領域、２８：積層体、２９：シリサイド層、３１：ゲート電極、３２：ゲート絶縁膜、３３：側壁、３４：ソース・ドレイン領域、３５：シリサイド層、４１：抵抗部材、４２：シリサイド層、４３：絶縁膜、５１ａ、５１ｂ：コンタクト、５２：磁気抵抗記憶素子、５３：ビア、５４：中間配線、５５：ビア、５６：上層配線、６２：ポリシリコン膜、６３：金属膜、６５：シリコン窒化膜、６６：ポリシリコン膜、６８：絶縁膜、６９：ハードマスク材、Ｒｍ：メモリアレイ領域、Ｒｐ：周辺回路領域、Ｒｒ：抵抗素子領域
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子のスピンを利用してデータを記憶する新たな記憶装置として、ＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）が提案されている。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。ＭＲＡＭにおいて、メモリセルの集積度を向上させるためには、所定のオン電流を確保しつつ、トランジスタを微細化することが必要となる。
【０００３】
一方、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極により囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
【０００４】
そこで、ＭＲＡＭのメモリセルの集積度を向上させるために、ＭＲＡＭに形成されるトランジスタをＦｉｎＦＥＴとすることが考えられる。しかしながら、この場合は、ＭＲＡＭを構成する複数種類のトランジスタの閾値を、それぞれ最適な値に調整することが困難になるという問題点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３４４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、トランジスタの集積度が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。
【０００８】
実施形態に係る半導体装置の製造方法は、半導体基板を選択的に除去することにより、第１領域に第１方向に延びる複数本のフィンを形成する工程と、前記フィン間の部分の下部に素子分離絶縁膜を埋め込む工程と、前記フィンにおける前記素子分離絶縁膜から突出した部分の表面上に第１ゲート絶縁膜を形成する工程と、前記フィン及び前記素子分離絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜を選択的に除去することにより、前記第１領域において、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極を形成すると共に、第２領域において、前記第１導電膜を除去する工程と、前記半導体基板の上面における前記第２領域上に第２ゲート絶縁膜を形成する工程と、第２導電膜を形成する工程と、前記第２導電膜を選択的に除去することにより、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００９】
【図１】（ａ）〜（ｃ）は、実施形態に係る半導体装置を例示する平面図である。
【図２】（ａ）〜（ｅ）は、実施形態に係る半導体装置を例示する断面図である。
【図３】（ａ）及び（ｂ）は、実施形態に係る半導体装置におけるメモリアレイ領域を例示する模式的断面図である。
【図４】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図１０】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１７】（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る半導体装置を例示する平面図であり、（ａ）はメモリアレイ領域を示し、（ｂ）は周辺回路領域を示し、（ｃ）は抵抗素子領域を示し、
図２（ａ）〜（ｅ）は、本実施形態に係る半導体装置を例示する断面図であり、（ａ）は図１（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）は図１（ａ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は図１（ｂ）に示すＣ−Ｃ’線による断面図であり、（ｄ）は図１（ｂ）に示すＤ−Ｄ’線による断面図であり、（ｅ）は図１（ｃ）に示すＥ−Ｅ’線による断面図であり、
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置におけるメモリアレイ領域を例示する模式的断面図である。
なお、図示の便宜上、図１及び図２においては、層間絶縁膜及びそれより上方の上部構造が省略されている。また、図３においては、原則として導電部分のみを示し、絶縁部分は省略されている。
【００１１】
図１（ａ）〜（ｃ）及び図２（ａ）〜（ｅ）に示すように、本実施形態に係る半導体装置１は、メモリアレイ領域Ｒｍ、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒが設定された半導体記憶装置であり、より具体的にはＭＲＡＭである。メモリアレイ領域Ｒｍにおいては、複数個のメモリセルが設けられており、各メモリセルにデータが記憶される。周辺回路領域Ｒｐにおいては、メモリセルを駆動する周辺回路が設けられている。抵抗素子領域Ｒｒにおいては、抵抗素子が設けられている。この抵抗素子は、例えば、周辺回路に接続されている。
【００１２】
半導体装置１においては、シリコン基板１１が設けられている。但し、シリコン基板１１の上面１１ａは、上述の各領域毎に異なった加工が施されている。
メモリアレイ領域Ｒｍにおいては、シリコン基板１１の上面１１ａに一方向（以下、「Ｘ方向」という）に延びる複数本の溝１２が形成されている。これにより、シリコン基板１１の上層部分における溝１２間の部分はフィン１３となっている。フィン１３は複数本形成され、周期的に配列されており、各フィン１３はＸ方向に延びている。フィン１３の上面上には、シリコン窒化膜１４が設けられている。
【００１３】
周辺回路領域Ｒｐにおいては、シリコン基板１１の上面１１ａに枠状の溝１５が形成されている。シリコン基板１１の上層部分における溝１５によって囲まれた部分は能動部分１６となっている。能動部分１６は例えば複数形成されており、溝１５によって区画されている。
抵抗素子領域Ｒｒにおいては、シリコン基板１１の上層部分が除去されている。これにより、抵抗素子領域Ｒｒにおけるシリコン基板１１の上面１１ａは、メモリアレイ領域Ｒｍにおけるフィン１３の上端及び周辺回路領域Ｒｐにおけるシリコン基板１１の上面１１ａよりも下方に位置しており、メモリアレイ領域Ｒｍにおける溝１２の底面及び周辺回路領域Ｒｐにおける溝１５の底面と同じ高さに位置している。
【００１４】
シリコン基板１１上には、例えばシリコン酸化物等の絶縁材料からなる素子分離絶縁膜１７が設けられている。素子分離絶縁膜１７は、メモリアレイ領域Ｒｍにおいては、溝１２の下部に配置されており、周辺回路領域Ｒｐにおいては、溝１５内に配置されており、抵抗素子領域Ｒｒにおいては、シリコン基板１１上に配置されている。周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒにおける素子分離絶縁膜１７の上面１７ａの高さは相互に等しく、フィン１３の上端及び能動部分１６の上面１６ａの高さと一致している。また、メモリアレイ領域Ｒｍにおける素子分離絶縁膜１７の上面１７ａは、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒにおける素子分離絶縁膜１７の上面１７ａよりも下方に位置している。
【００１５】
メモリアレイ領域Ｒｍにおいては、シリコン基板１１及び素子分離絶縁膜１７上に、複数本のゲート電極２１が周期的に設けられている。各ゲート電極２１はＸ方向に対して直交した方向（以下、「Ｙ方向」という）に延び、フィン１３を跨いでいる。すなわち、ゲート電極２１の下端は、フィン１３の上端よりも下方に位置している。ゲート電極２１の下部２２は、不純物を含有するポリシリコンによって形成されている。ゲート電極２１の上部２３は、例えばタングステン等の金属によって形成されている。下部２２と上部２３との界面は平面であり、例えば、フィン１３の上端面と同じ高さにある。なお、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、上下方向を、「Ｚ方向」とする。
【００１６】
フィン１３とゲート電極２１との間には、ゲート絶縁膜２４が設けられている。ゲート絶縁膜２４は、フィン１３における素子分離絶縁膜１７の上面１７ａから突出した部分の側面を覆っている。各ゲート電極２１の直上域には、例えばシリコン窒化物からなるハードマスク材２５が設けられている。ゲート電極２１及びハードマスク材２５からなる積層体２８の側面上には、例えばシリコン窒化物等の絶縁材料からなる側壁２６が設けられている。フィン１３におけるゲート電極２１及び側壁２６の直下域間の部分には、不純物が導入されたソース・ドレイン領域２７が形成されている。すなわち、隣り合う一対のソース・ドレイン領域２７は、フィン１３におけるゲート電極２１の直下域を挟んでいる。ソース・ドレイン領域２７の上層部分には、シリサイド層２９が形成されている。これにより、フィン１３とゲート電極２１との最近接点毎に、ＦｉｎＦＥＴが構成されている。従って、メモリアレイ領域Ｒｍにおいては、複数個のＦｉｎＦＥＴがマトリクス状に配列されている。これらのＦｉｎＦＥＴの電気的特性は、ほぼ均一である。
【００１７】
周辺回路領域Ｒｐにおいては、シリコン基板１１及び素子分離絶縁膜１７上に、能動部分１６の直上域を横切るように、一方向に延びるゲート電極３１が設けられている。１つの能動部分１６の直上域を、例えば２本のゲート電極３１が横切っている。なお、図１及び図２においては、ゲート電極３１が延びる方向をＹ方向としているが、これには限定されない。ゲート電極３１は、例えば、シリコンを含む導電性材料からなり、例えば、不純物を含有するポリシリコンによって形成されている。能動部分１６とゲート電極３１との間には、ゲート絶縁膜３２が設けられている。能動部分１６の上面及びゲート電極３１の下面はそれぞれ平坦である。すなわち、ゲート電極３１の下面は、能動部分１６の上面よりも上方に位置している。従って、ゲート絶縁膜３２の形状も平面状である。
【００１８】
また、各ゲート電極３１の両側面上には、例えばシリコン窒化物からなる側壁３３が設けられている。能動部分１６の上層部分におけるゲート電極３１及び側壁３３の直下域を挟む部分には、不純物が導入されたソース・ドレイン領域３４が形成されている。ゲート電極３１の上層部分及びソース・ドレイン領域３４の上層部分には、例えばニッケルシリサイド等のシリサイドからなるシリサイド層３５が形成されている。能動部分１６の上層部分におけるゲート電極３１の直下域に相当する部分、すなわち、一対のソース・ドレイン領域３４によって挟まれた部分は、チャネル領域となっている。このようにして、能動部分１６、ゲート絶縁膜３２及びゲート電極３１により、平面型のＭＯＳＦＥＴが構成されている。周辺回路領域Ｒｐに形成された複数個の平面型ＭＯＳＦＥＴはいくつかの種類に分けられ、その電気的特性は、その種類間で異なっている。これらの平面型ＭＯＳＦＥＴにより、周辺回路が構成されている。
【００１９】
抵抗素子領域Ｒｒにおいては、素子分離絶縁膜１７上に、例えば不純物を含有したポリシリコンからなる抵抗部材４１が設けられている。抵抗部材４１の形状は略直方体であり、例えば、長手方向の中央部の幅は両端部の幅よりも狭い。抵抗部材４１及びゲート電極３１は、同じポリシリコン膜を加工して形成されたものであり、従って、組成及び厚さは相互に等しい。抵抗部材４１の両端部の上面上には、シリサイド層４２が形成されている。シリサイド層４２及び３５は、同じ処理によって形成されたものであり、従って、組成及び厚さは相互にほぼ等しい。抵抗部材４１の上面のうち、シリサイド層４２が形成されていない領域上、及び抵抗部材４１の側面上には、絶縁膜４３が設けられている。絶縁膜４３は側壁３３と同時に形成されたものであり、従って、組成が相互に等しい。
【００２０】
フィン１３、ゲート電極２１、ゲート電極３１及び抵抗部材４１等を覆うように、層間絶縁膜（図示せず）が設けられている。
図３（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいては、フィン１３におけるゲート電極２１の直下域を挟む２つの部分、すなわち、ソース・ドレイン領域２７が形成された部分の直上域には、コンタクト５１ａ及び５１ｂが設けられている。コンタクト５１ａ上には磁気抵抗記憶素子５２が設けられており、コンタクト５１ｂ上にはビア５３が設けられている。これにより、各ＦｉｎＦＥＴを構成する一対のソース・ドレイン領域２７のうち、一方のソース・ドレイン領域２７はコンタクト５１ａを介して磁気抵抗記憶素子５２に接続されており、他方のソース・ドレイン領域２７はコンタクト５１ｂを介してビア５３に接続されている。磁気抵抗記憶素子５２は、特定方向のスピンを持つ電子が注入されることにより電気抵抗値が変化し、これによってデータを記憶する素子である。
【００２１】
磁気抵抗記憶素子５２及びビア５３の上方には、Ｙ方向を長手方向とする短冊状の中間配線５４が設けられている。隣り合うフィン１３に接続された磁気抵抗記憶素子５２とビア５３とは、中間配線５４を介して相互に接続されている。中間配線５４上であってビア５３の直上域には、ビア５５が設けられている。ビア５５上には、Ｘ方向に延びる上層配線５６が設けられている。中間配線５４は、ビア５５を介して上層配線５６に接続されている。そして、１つのＦｉｎＦＥＴ及び１つの磁気抵抗記憶素子５２により、１つのメモリセルが形成されている。すなわち、上述のＦｉｎＦＥＴはセルトランジスタである。
【００２２】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４〜図８、図１０〜図１７は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）は図１（ａ）に示すＡ−Ａ’線による断面図に相当し、（ｂ）は図１（ａ）に示すＢ−Ｂ’線による断面図に相当し、（ｃ）は図１（ｂ）に示すＣ−Ｃ’線による断面図に相当し、（ｄ）は図１（ｂ）に示すＤ−Ｄ’線による断面図に相当し、（ｅ）は図１（ｃ）に示すＥ−Ｅ’線による断面図に相当し、
図９（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程平面図であり、（ａ）はメモリアレイ領域を示し、（ｂ）は周辺回路領域を示し、（ｃ）は抵抗素子領域を示す。
なお、図１０（ａ）は図９（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）は図９（ａ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は図９（ｂ）に示すＣ−Ｃ’線による断面図であり、（ｄ）は図９（ｂ）に示すＤ−Ｄ’線による断面図であり、（ｅ）は図９（ｃ）に示すＥ−Ｅ’線による断面図である。
【００２３】
先ず、図４（ａ）〜（ｅ）に示すように、シリコン基板１１を用意する。次に、シリコン基板１１上にシリコン窒化膜１４を形成する。
次に、図５（ａ）〜（ｅ）に示すように、シリコン窒化膜１４上にマスクパターン（図示せず）を形成する。メモリアレイ領域Ｒｍにおいては、マスクパターンは側壁法により形成する。そして、このマスクパターンをマスクとしてエッチングを施すことにより、シリコン窒化膜１４及びシリコン基板１１の上層部分を選択的に除去する。これにより、メモリアレイ領域Ｒｍにおいては、シリコン基板１１の上面にＸ方向に延びる溝１２を複数本形成し、シリコン基板１１における溝１２間の部分をフィン１３とする。周辺回路領域Ｒｐにおいては、シリコン基板１１の上面に枠状の溝１５を形成し、シリコン基板１１における溝１５によって囲まれた部分を能動部分１６とする。抵抗素子領域Ｒｒにおいては、シリコン基板１１の上面１１ａを後退させて、例えば溝１２の底面と同じ高さとする。このとき、全てのフィン１３について、その幅及び間隔は相互に同一とする。一方、複数の能動部分１６については、その形状を相互に異ならせてもよい。
【００２４】
次に、図６（ａ）〜（ｅ）に示すように、全面にシリコン酸化物を堆積させて、加熱することによって焼き締め（Ｄｅｎｓｉｆｙ）を行う。これにより、シリコン基板１１及びシリコン窒化膜１４上に素子分離絶縁膜１７を形成する。次に、シリコン窒化膜１４をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施して、素子分離絶縁膜１７の上面１７ａを平坦化すると共に、シリコン窒化膜１４の上面と同じ高さとする。
【００２５】
次に、図７（ａ）〜（ｅ）に示すように、メモリアレイ領域Ｒｍにおいて素子分離絶縁膜１７をリセスし、上面１７ａを後退させる。この結果、フィン１３の上部が素子分離絶縁膜１７から突出し、露出する。次に、酸化処理を施す。これにより、フィン１３の上部の側面上に、シリコン酸化物からなるゲート絶縁膜２４が形成される。
【００２６】
次に、図８（ａ）〜（ｅ）に示すように、不純物が添加されたポリシリコン膜６２を全面に成膜し、ＣＭＰを施す。これにより、ポリシリコン膜６２は溝１２内の上部に埋め込まれる。このとき、ポリシリコン膜６２は、シリコン基板１１及び素子分離絶縁膜１７の上方から除去されてもよく、残留してもよい。図８（ａ）〜（ｅ）には、ポリシリコン膜６２が、フィン１３を含むシリコン基板１１及び素子分離絶縁膜１７の上方から完全に除去され、溝１２内のみに残留した場合を示している。次に、全面に金属、例えば、タングステンを堆積させて、全面に金属膜６３を形成する。次に、全面にシリコン窒化物を堆積させて、全面にシリコン窒化膜６５を形成する。
【００２７】
次に、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｅ）に示すように、メモリアレイ領域Ｒｍにおいて、シリコン窒化膜６５上にマスクパターン（図示せず）を形成する。このマスクパターンには、側壁法により、Ｙ方向に延びるライン状のパターンを複数本形成する。一方、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒには、マスクパターンを形成しない。
【００２８】
次に、このマスクパターンをマスクとして、シリコン窒化膜６５、金属膜６３及びポリシリコン膜６２をエッチングする。このとき、フィン１３の直上域においては、シリコン窒化膜１４においてエッチングが停止する。これにより、メモリアレイ領域Ｒｍにおいて、シリコン窒化膜６５がＹ方向に延びる複数本のハードマスク材２５に加工されると共に、金属膜６３及びポリシリコン膜６２がゲート電極２１に加工される。この結果、金属膜６３はゲート電極２１の上部２３となり、ポリシリコン膜６２はゲート電極２１の下部２２となる。一方、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒにおいては、シリコン窒化膜６５、金属膜６３及びポリシリコン膜６２が除去される。
【００２９】
次に、図１１（ａ）〜（ｅ）に示すように、全面に例えばシリコン窒化物等の絶縁材料を堆積させて、絶縁膜を成膜する。次に、この絶縁膜をパターニングすることにより、メモリアレイ領域Ｒｍに残留させると共に、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒから除去する。このとき、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒからは、シリコン窒化膜１４も除去される。この結果、メモリアレイ領域Ｒｍにおいて、素子分離絶縁膜１７上に、ゲート電極２１及びハードマスク材２５からなる積層体２８を覆うように、側壁２６が形成される。
【００３０】
次に、図１２（ａ）〜（ｅ）に示すように、酸化処理を施すことにより、周辺回路領域Ｒｐにおいて、シリコン基板１１の能動部分１６の上面１６ａ上に、シリコン酸化物からなるゲート絶縁膜３２を形成する。次に、不純物が添加されたポリシリコンを堆積させることにより、全面にポリシリコン膜６６を形成する。ポリシリコン膜６６は、積層体２８の相互間にも埋め込まれる。
【００３１】
次に、図１３（ａ）〜（ｅ）に示すように、ポリシリコン膜６６上に反射防止膜（図示せず）及びマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしてエッチングを施す。これにより、ポリシリコン膜６６のうち、周辺回路領域Ｒｐに配置された部分をゲート電極３１に加工すると共に、抵抗素子領域Ｒｒに配置された部分を抵抗部材４１に加工する。また、ポリシリコン膜６６のうち、メモリアレイ領域Ｒｍに配置された部分は、積層体２８の上方に位置する部分が除去され、積層体２８の相互間に埋め込まれた部分は残留する。
【００３２】
ゲート電極３１は、一方向に延び、能動部分１６の直上域を横切るようにライン状に加工する。このとき、形成しようとする平面型ＭＯＳＦＥＴの電気的特性に応じて、複数本のゲート電極３１間で相互に幅を異ならせてもよい。また、抵抗部材４１は、一方向に延びる略直方体形状に加工し、長手方向中央部の幅を長手方向両端部の幅よりも細くする。このとき、抵抗部材４１によって実現しようとする抵抗値の大きさに応じて、抵抗部材４１の形状を制御する。
【００３３】
次に、図１４（ａ）〜（ｅ）に示すように、全面に、例えばシリコン窒化膜等の絶縁材料からなる絶縁膜６８を形成する。このとき、絶縁膜６８は、ゲート電極３１の側面上及び抵抗部材４１の側面上には形成されるが、積層体２８間にはポリシリコン膜６６が埋め込まれているため、積層体２８の側面上には形成されない。次に、絶縁膜６８上にハードマスク材６９を形成し、パターニングすることにより、マスク材６９を、抵抗部材４１の上面上のうち、長手方向両端部における中央部分を除く領域に残留させる。
【００３４】
次に、図１５（ａ）〜（ｅ）に示すように、絶縁膜６８をエッチバックする。これにより、絶縁膜６８は、メモリアレイ領域Ｒｍの全体、周辺回路領域Ｒｐにおけるゲート電極３１、能動部分１６及び素子分離絶縁膜１７の上面上、並びに、抵抗素子領域Ｒｒにおける素子分離絶縁膜１７の上面上及び抵抗部材４１の上面上におけるハードマスク材６９によって覆われていない領域から除去されると共に、ゲート電極３１の側面上、並びに、抵抗部材４１の側面上及び抵抗部材４１の上面におけるハードマスク材６９の直下域に残留する。この結果、絶縁膜６８が選択的に除去されて、ゲート電極３１の側面上に側壁３３が形成されると共に、抵抗部材４１の上面におけるハードマスク材６９によって覆われている領域上及び抵抗部材４１の側面上に絶縁膜４３が形成される。
【００３５】
次に、図１６（ａ）〜（ｅ）に示すように、周辺回路領域Ｒｐ及び抵抗素子領域Ｒｒを覆い、メモリアレイ領域Ｒｍを露出させるようなマスク（図示せず）を形成し、これを用いてウェットエッチングを施すことにより、積層体２８の相互間からポリシリコン膜６６を除去する。
次に、図１７（ａ）〜（ｅ）に示すように、側壁２６における積層体２８の上面上に形成された部分を除去する。
【００３６】
次に、図１（ａ）〜（ｃ）、図２（ａ）〜（ｅ）並びに図３（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍを開口したレジストマスク（図示せず）を形成し、このレジストマスク並びに積層体２８及び側壁２６をマスクとして不純物を注入する。これにより、フィン１３における積層体２８及び側壁２６によって覆われていない部分に、ソース・ドレイン領域２７が形成される。この結果、フィン１３とゲート電極２１との最近接点毎に、ＦｉｎＦＥＴが形成される。
【００３７】
次に、周辺回路領域Ｒｐを開口したレジストマスク（図示せず）を形成し、このレジストマスク並びにゲート電極３１及び側壁３３をマスクとして不純物を注入する。これにより、能動部分１６におけるゲート電極３１及び側壁３３によって覆われていない部分に、ソース・ドレイン領域３４が形成される。この結果、能動部分１６とゲート電極３１との最近接点毎に、平面型のＭＯＳＦＥＴが形成される。このとき、各ＭＯＳＦＥＴに要求される電気的特性に応じて、不純物の注入量及び注入深さを異ならせてもよい。
【００３８】
次に、例えばニッケルを堆積させて、加熱処理を施すことにより、シリコンの露出面をシリサイド化する。これにより、ソース・ドレイン領域２７の上層部分にシリサイド層２９が形成され、ゲート電極３１の上層部分及びソース・ドレイン領域３４の上層部分にシリサイド層３５が形成され、抵抗部材４１における長手方向両端部の中央部分の上面にシリサイド層４２が形成される。
【００３９】
次に、全体に層間絶縁膜（図示せず）を成膜して、フィン１３、ゲート電極２１、ゲート電極３１及び抵抗部材４１等を覆う。次に、層間絶縁膜及びシリコン窒化膜１４にコンタクトホールを形成し、その内部に導電材料を埋め込み、コンタクト５１ａ及び５１ｂを形成する。次に、コンタクト５１ａ上に磁気抵抗記憶素子５２を形成し、コンタクト５１ｂ上にビア５３を形成する。次に、磁気抵抗記憶素子５２及びビア５３の上方に中間配線５４を形成し、隣り合うフィン１３に接続された磁気抵抗記憶素子５２及びビア５３を同一の中間配線５４に共通接続する。次に、中間配線５４上であってビア５３の直上域にビア５５を形成し、ビア５５上に、Ｘ方向に延びる上層配線５６を形成する。このようにして、本実施形態に係る半導体装置１が製造される。
【００４０】
次に、本実施形態の効果について説明する。
本実施形態においては、図５（ａ）〜（ｅ）に示す工程において、シリコン基板１１を選択的に除去することにより、メモリアレイ領域Ｒｍにフィン１３を形成し、周辺回路領域Ｒｐに能動部分１６を形成している。
そして、図８（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６２及び金属膜６３を成膜し、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｅ）に示す工程において、これらをパターニングすることにより、ゲート電極２１を形成している。その後、図１１（ａ）〜（ｅ）に示す工程において、側壁２６を形成することにより、メモリアレイ領域ＲｍにＦｉｎＦＥＴを形成している。
【００４１】
一方、図１２（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６６を成膜し、図１３（ａ）〜（ｅ）に示す工程において、これをパターニングすることにより、周辺回路領域Ｒｐにゲート電極３１を形成している。また、図１４（ａ）〜（ｅ）に示す工程において、絶縁膜６８を成膜し、図１５（ａ）〜（ｅ）に示す工程において、これをエッチバックすることにより、ゲート電極３１の側面上に側壁３３を形成している。このようにして、周辺回路領域Ｒｐに平面型のＭＯＳＦＥＴを形成している。なお、絶縁膜６８を成膜する際には、積層体２８間にポリシリコン膜６６が埋め込まれているため、ゲート電極２１の側面上に側壁３３が形成されることはない。このように、本実施形態によれば、メモリアレイ領域ＲｍにＦｉｎＦＥＴを形成すると共に、周辺回路領域Ｒｐに平面型ＭＯＳＦＥＴを形成することができる。
【００４２】
メモリアレイ領域Ｒｍに形成されるトランジスタは、メモリセルを構成するトランジスタであるから、集積度が高く、特性が均一であることが好ましい。そこで、メモリアレイ領域Ｒｍに形成するトランジスタをＦｉｎＦＥＴとすることにより、オン電流を確保しつつ、集積度を向上させることができる。また、ＦｉｎＦＥＴは、完全空乏型のトランジスタであるから、その閾値は１水準である。このため、各ＦｉｎＦＥＴの特性を揃え、メモリセルの特性を均一にすることができる。
【００４３】
一方、周辺回路領域Ｒｐに形成されるトランジスタは、コア部及びセンスアンプ部等を含む周辺回路を構成するトランジスタであるから、トランジスタ毎に種々の特性が要求される。そこで、周辺回路領域Ｒｐに形成するトランジスタを平面型ＭＯＳＦＥＴとすることにより、必要とされる特性、例えば、オン電流の大きさに応じて、様々なサイズのトランジスタを形成することができる。また、平面型ＭＯＳＦＥＴは部分空乏型のトランジスタであるから、能動部分１６及びゲート電極３１のサイズ及び形状、並びに、ソース・ドレイン領域３４の不純物濃度等を調整することにより、閾値を個別に制御することができる。このように、周辺回路領域Ｒｐに形成するトランジスタを平面型ＭＯＳＦＥＴとすることにより、周辺回路において必要とされる種々の特性を持ったトランジスタを作り分けることができる。更に、平面型ＭＯＳＦＥＴは過去の設計資産を利用して設計することができため、信頼性が高いトランジスタを低コストで形成することができる。これに対して、仮に、過去の設計資産を利用できないと、設計に必要な情報を集めるためには膨大な実験と時間が必要となる。
【００４４】
また、本実施形態においては、ＦｉｎＦＥＴと平面型ＭＯＳＦＥＴを別々に形成することができるため、ゲート電極２１の高さを、ＦｉｎＦＥＴに必要とされる高さよりも高くする必要がない。そして、ゲート電極２１を低く形成することにより、以後の工程が容易になる。例えば、製造工程中にゲート電極２１が倒壊することを防止できる。また、ソース・ドレイン領域２７に対する不純物の注入が容易になる。これに対して、仮に、ＦｉｎＦＥＴのゲート電極２１及び平面型ＭＯＳＦＥＴのゲート電極３１を同一の導電膜をパターニングすることによって形成しようとすると、上下方向（Ｚ方向）におけるゲート電極２１の上面の位置とゲート電極３１の上面の位置とが同じになる。このため、ゲート電極２１の高さ、すなわち、溝１２の底面からゲート電極２１の上面までの距離が大きくなってしまい、以後の工程が困難になる。
【００４５】
更に、本実施形態においては、図５（ａ）〜（ｅ）に示す工程において、シリコン基板１１を選択的に除去する際に、フィン１３及び能動部分１６を形成すると共に、抵抗素子領域Ｒｒにおいてシリコン基板１１の上面１１ａを後退させている。そして、図６（ａ）〜（ｅ）に示す工程において、シリコン基板１１上に素子分離絶縁膜１７を形成し、図１２（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６６を成膜し、図１３（ａ）〜（ｅ）に示す工程において、ポリシリコン膜６６をパターニングすることにより、ゲート電極３１を形成すると共に、抵抗部材４１を形成している。このように、本実施形態によれば、抵抗部材４１を、ゲート電極３１と同じプロセスで形成することができる。この結果、抵抗部材４１の形成に伴って工程数が増えることを抑制でき、半導体装置１の製造コストを抑えることができる。
【００４６】
以上説明した実施形態によれば、トランジスタの集積度が高い半導体装置及びその製造方法を実現することができる。
【００４７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４８】
１：半導体装置、１１：シリコン基板、１１ａ：上面、１２：溝、１３：フィン、１４：シリコン窒化膜、１５：溝、１６：能動部分、１６ａ：上面、１７：素子分離絶縁膜、１７ａ：上面、２１：ゲート電極、２２：下部、２３：上部、２４：ゲート絶縁膜、２５：ハードマスク材、２６：側壁、２７：ソース・ドレイン領域、２８：積層体、２９：シリサイド層、３１：ゲート電極、３２：ゲート絶縁膜、３３：側壁、３４：ソース・ドレイン領域、３５：シリサイド層、４１：抵抗部材、４２：シリサイド層、４３：絶縁膜、５１ａ、５１ｂ：コンタクト、５２：磁気抵抗記憶素子、５３：ビア、５４：中間配線、５５：ビア、５６：上層配線、６２：ポリシリコン膜、６３：金属膜、６５：シリコン窒化膜、６６：ポリシリコン膜、６８：絶縁膜、６９：ハードマスク材、Ｒｍ：メモリアレイ領域、Ｒｐ：周辺回路領域、Ｒｒ：抵抗素子領域
【特許請求の範囲】
【請求項１】
メモリアレイ領域、周辺回路領域及び抵抗素子領域が設定された半導体装置であって、
前記メモリアレイ領域において上面に第１方向に延びる複数本のフィンが形成され、前記抵抗素子領域における上面が前記周辺回路領域における上面よりも下方に位置した半導体基板と、
前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、
前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、
前記周辺回路領域において前記半導体基板上に設けられた第２ゲート電極と、
前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、
前記半導体基板上に設けられ、前記メモリアレイ領域における上面が前記抵抗素子領域における上面よりも下方に位置した素子分離絶縁膜と、
前記抵抗素子領域において前記素子分離絶縁膜上に設けられ、その組成及び厚さが前記第２ゲート電極の組成及び厚さと等しい抵抗部材と、
前記メモリアレイ領域に設けられた磁気抵抗記憶素子と、
を備え、
前記第１ゲート電極は、
シリコンを含む下部と、
金属を含む上部と、
を有し、
前記第２ゲート電極は、シリコンを含む材料により形成されており、
前記第１ゲート電極の下端は前記フィンの上端よりも下方に位置しており、
前記第２ゲート電極の下面は、前記半導体基板の上面よりも上方に位置しており、
前記フィンの上端、前記第２領域における前記半導体基板の上面、及び前記第３領域における前記素子分離絶縁膜の上面は、相互に同じ高さに位置しており、
前記フィンにおける前記第１ゲート電極の直下域を挟む領域には、第１ソース・ドレイン領域が形成されており、
前記半導体基板の上層部分における前記第２ゲート電極の直下域を挟む領域には、第２ソース・ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項２】
第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、
前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、
前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、
前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、
前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、
を備え、
前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なることを特徴とする半導体装置。
【請求項３】
前記第１領域に設けられた記憶素子をさらに備え、
前記第１領域はメモリアレイ領域であり、前記第２領域は周辺回路領域であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記記憶素子は磁気抵抗記憶素子であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１ゲート電極の下端は前記フィンの上端よりも下方に位置しており、前記第２ゲート電極の下面は、前記半導体基板の上面よりも上方に位置していることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１ゲート電極は、
シリコンを含む下部と、
金属を含む上部と、
を有し、
前記第２ゲート電極は、シリコンを含む材料により形成されていることを特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記半導体基板上に設けられ、前記フィン間の部分の下部及び前記第３領域に配置された素子分離絶縁膜と、
前記第３領域において前記素子分離絶縁膜上に設けられ、その組成及び厚さが前記第２ゲート電極の組成及び厚さと等しい抵抗部材と、
をさらに備え、
第３領域における前記半導体基板の上面は、前記第２領域における前記半導体基板の上面よりも下方に位置していることを特徴とする請求項２〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１領域における前記素子分離絶縁膜の上面は、前記第３領域における前記素子分離絶縁膜の上面よりも下方に位置していることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記フィンの上端、前記第２領域における前記半導体基板の上面、及び前記第３領域における前記素子分離絶縁膜の上面は、相互に同じ高さに位置していることを特徴とする請求項８記載の半導体装置。
【請求項１０】
半導体基板を選択的に除去することにより、第１領域に第１方向に延びる複数本のフィンを形成する工程と、
前記フィン間の部分の下部に素子分離絶縁膜を埋め込む工程と、
前記フィンにおける前記素子分離絶縁膜から突出した部分の表面上に第１ゲート絶縁膜を形成する工程と、
前記フィン及び前記素子分離絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜を選択的に除去することにより、前記第１領域において、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極を形成すると共に、第２領域において、前記第１導電膜を除去する工程と、
前記半導体基板の上面における前記第２領域上に第２ゲート絶縁膜を形成する工程と、
第２導電膜を形成する工程と、
前記第２導電膜を選択的に除去することにより、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２ゲート電極を形成する工程の後、絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記第１領域から前記絶縁膜を除去すると共に、前記第２ゲート電極の側面上に側壁を形成する工程と、
前記側壁を形成する工程の後、前記第２導電膜を前記第１ゲート電極間から除去する工程と、
をさらに備えたことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記フィンを形成する工程において、第３領域における前記半導体基板の上面を後退させ、
前記素子分離絶縁膜を配置する工程において、前記第３領域にも前記素子分離絶縁膜を配置し、
前記第２導電膜を形成する工程において、前記第３領域にも前記第２導電膜を形成し、
前記第２ゲート電極を形成する工程において、前記第２導電膜における前記第３領域に形成された部分を抵抗部材に加工することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１ゲート電極上に記憶素子を形成する工程をさらに備え、
前記第１領域にメモリセルを形成し、前記第２領域に周辺回路を形成することを特徴とする請求項１０〜１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記記憶素子として磁気抵抗記憶素子を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１】
メモリアレイ領域、周辺回路領域及び抵抗素子領域が設定された半導体装置であって、
前記メモリアレイ領域において上面に第１方向に延びる複数本のフィンが形成され、前記抵抗素子領域における上面が前記周辺回路領域における上面よりも下方に位置した半導体基板と、
前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、
前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、
前記周辺回路領域において前記半導体基板上に設けられた第２ゲート電極と、
前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、
前記半導体基板上に設けられ、前記メモリアレイ領域における上面が前記抵抗素子領域における上面よりも下方に位置した素子分離絶縁膜と、
前記抵抗素子領域において前記素子分離絶縁膜上に設けられ、その組成及び厚さが前記第２ゲート電極の組成及び厚さと等しい抵抗部材と、
前記メモリアレイ領域に設けられた磁気抵抗記憶素子と、
を備え、
前記第１ゲート電極は、
シリコンを含む下部と、
金属を含む上部と、
を有し、
前記第２ゲート電極は、シリコンを含む材料により形成されており、
前記第１ゲート電極の下端は前記フィンの上端よりも下方に位置しており、
前記第２ゲート電極の下面は、前記半導体基板の上面よりも上方に位置しており、
前記フィンの上端、前記第２領域における前記半導体基板の上面、及び前記第３領域における前記素子分離絶縁膜の上面は、相互に同じ高さに位置しており、
前記フィンにおける前記第１ゲート電極の直下域を挟む領域には、第１ソース・ドレイン領域が形成されており、
前記半導体基板の上層部分における前記第２ゲート電極の直下域を挟む領域には、第２ソース・ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項２】
第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、
前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、
前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、
前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、
前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、
を備え、
前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なることを特徴とする半導体装置。
【請求項３】
前記第１領域に設けられた記憶素子をさらに備え、
前記第１領域はメモリアレイ領域であり、前記第２領域は周辺回路領域であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記記憶素子は磁気抵抗記憶素子であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１ゲート電極の下端は前記フィンの上端よりも下方に位置しており、前記第２ゲート電極の下面は、前記半導体基板の上面よりも上方に位置していることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１ゲート電極は、
シリコンを含む下部と、
金属を含む上部と、
を有し、
前記第２ゲート電極は、シリコンを含む材料により形成されていることを特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記半導体基板上に設けられ、前記フィン間の部分の下部及び前記第３領域に配置された素子分離絶縁膜と、
前記第３領域において前記素子分離絶縁膜上に設けられ、その組成及び厚さが前記第２ゲート電極の組成及び厚さと等しい抵抗部材と、
をさらに備え、
第３領域における前記半導体基板の上面は、前記第２領域における前記半導体基板の上面よりも下方に位置していることを特徴とする請求項２〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１領域における前記素子分離絶縁膜の上面は、前記第３領域における前記素子分離絶縁膜の上面よりも下方に位置していることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記フィンの上端、前記第２領域における前記半導体基板の上面、及び前記第３領域における前記素子分離絶縁膜の上面は、相互に同じ高さに位置していることを特徴とする請求項８記載の半導体装置。
【請求項１０】
半導体基板を選択的に除去することにより、第１領域に第１方向に延びる複数本のフィンを形成する工程と、
前記フィン間の部分の下部に素子分離絶縁膜を埋め込む工程と、
前記フィンにおける前記素子分離絶縁膜から突出した部分の表面上に第１ゲート絶縁膜を形成する工程と、
前記フィン及び前記素子分離絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜を選択的に除去することにより、前記第１領域において、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極を形成すると共に、第２領域において、前記第１導電膜を除去する工程と、
前記半導体基板の上面における前記第２領域上に第２ゲート絶縁膜を形成する工程と、
第２導電膜を形成する工程と、
前記第２導電膜を選択的に除去することにより、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２ゲート電極を形成する工程の後、絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記第１領域から前記絶縁膜を除去すると共に、前記第２ゲート電極の側面上に側壁を形成する工程と、
前記側壁を形成する工程の後、前記第２導電膜を前記第１ゲート電極間から除去する工程と、
をさらに備えたことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記フィンを形成する工程において、第３領域における前記半導体基板の上面を後退させ、
前記素子分離絶縁膜を配置する工程において、前記第３領域にも前記素子分離絶縁膜を配置し、
前記第２導電膜を形成する工程において、前記第３領域にも前記第２導電膜を形成し、
前記第２ゲート電極を形成する工程において、前記第２導電膜における前記第３領域に形成された部分を抵抗部材に加工することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１ゲート電極上に記憶素子を形成する工程をさらに備え、
前記第１領域にメモリセルを形成し、前記第２領域に周辺回路を形成することを特徴とする請求項１０〜１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記記憶素子として磁気抵抗記憶素子を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−５５２９７（Ｐ２０１３−５５２９７Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９４１６１（Ｐ２０１１−１９４１６１）
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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