半導体装置及びその製造方法
【課題】低周波雑音が低減されるとともに、素子面積の小さい半導体装置及びその製造方法を製造コストを増大させずに提供する。
【解決手段】半導体装置は、第１導電型の下部ゲート領域４と、第２導電型のチャネル領域３と、第１導電型の上部ゲート領域２と、チャネル領域３の両側に位置する第２導電型のソース及びドレイン領域８と、上部ゲート領域２上に形成されたゲート電極６と、ゲート電極６の両側面上に形成されたサイドウォールスペーサ７とを有するＪＦＥＴ７０を備える。上部ゲート領域２とソース及びドレイン領域８とは、チャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間しており、ソース及びドレイン領域８は、ゲート長方向におけるゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域に形成されている。
【解決手段】半導体装置は、第１導電型の下部ゲート領域４と、第２導電型のチャネル領域３と、第１導電型の上部ゲート領域２と、チャネル領域３の両側に位置する第２導電型のソース及びドレイン領域８と、上部ゲート領域２上に形成されたゲート電極６と、ゲート電極６の両側面上に形成されたサイドウォールスペーサ７とを有するＪＦＥＴ７０を備える。上部ゲート領域２とソース及びドレイン領域８とは、チャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間しており、ソース及びドレイン領域８は、ゲート長方向におけるゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、半導体装置及びその製造方法に係り、特に、微小信号を増幅するアナログ回路、又はアナログ回路とデジタル回路等との混載ＬＳＩ等として用いられる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、アナログ回路やＬＳＩに用いられる半導体装置は、半導体基板上に絶縁膜を介してゲート電極が形成され、半導体基板の上面近傍のうちゲート電極下に位置する部分にチャネルが形成される構成、すなわちmetal-inasulator-semiconductor(ＭＩＳ)構造を有していた。
【０００３】
このような構成を有する半導体装置について、図面を参照しながら以下に説明する（例えば、特許文献１参照）。
【０００４】
図２２は、従来の半導体装置を示す断面図である。同図において、従来の半導体装置は、半導体基板２００上にゲート絶縁膜２０１を挟んで形成されたゲート電極２０２と、半導体基板２００のうちゲート電極２０２の両端部の下に位置する領域にそれぞれ形成されたlightly doped drain(ＬＤＤ)領域２０３と、半導体基板２００のうちゲート電極２０２の両側方に位置する領域であってＬＤＤ領域２０３の外側に形成されたソース及びドレイン領域２０４とを備えている。
【０００５】
半導体基板２００の上面部分のうちゲート電極２０２の直下に位置し、２つのＬＤＤ領域２０３に挟まれた領域にチャネルが形成される。
【０００６】
ここで、微細なサブミクロンチャネルを有する半導体装置では、一般的に短チャネル効果といわれる閾値電圧の低下が顕著になる。このため、閾値電圧の低下を防止する目的で、ＬＤＤ領域２０３に隣接するチャネルの一部またはチャネルの下部に、Ｈａｌｏ注入領域２０５と呼ばれる、チャネル領域と同一導電型でチャネル領域よりも不純物濃度が濃い領域を形成することが多い。
【０００７】
しかしながら、Ｈａｌｏ注入領域２０５を形成する場合、電流ミラー回路などのアナログ回路の特性に影響を及ぼすアーリー電圧の低下が問題となる。そのため、従来はＨａｌｏ注入領域２０５を設けない半導体装置でアナログ回路を構成することで、アーリー電圧の低下を抑制していた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００３−５０９８６３号公報
【特許文献２】特開平０３−１４２８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置である表面ゲート型電界効果トランジスタ（具体的にはＭＩＳＦＥＴ）においては、チャネルが半導体基板の上面近くに形成される。このため、従来の半導体装置では、半導体基板とゲ−ト酸化膜との間に生じる界面準位によって電子の捕獲や放出が起こり、その結果、低周波雑音が大きくなりやすい。そこで、素子面積当りの電流密度の増加を抑制して雑音を低減しようとすると、微小な電気信号を増幅するようなアナログ回路に従来の半導体装置を用いた場合、素子面積を大きくしなければならず、ひいてはチップ面積が増大するという不具合が生じる。
【００１０】
一方、低周波雑音が小さい素子として接合型電界効果トランジスタが知られているが、接合型電界効果トランジスタは素子面積が比較的大きい。例えば、ゲートがＰＮ接合でなく、ショットキー接合を用いる点で、接合型電界効果トランジスタの一種と考えられるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）を縮小化した従来例として、特許文献２に開示された構成があるが、半導体基板上面における実効ゲート寸法（実際にゲートとして機能する部分の寸法）は小さいものの、ゲート電極自体の平面寸法は大きく、ゲート電極とソース及びドレイン電極との間隔を確保すると素子としての面積縮小効果は小さくなる。
【００１１】
また、この従来例では、接合型電界効果トランジスタの製造工程と、論理回路を構成する表面ゲート型電界効果トランジスタの製造工程とで共通化できる工程が少ないので、アナログ回路と論理回路とを混載する場合には製造コストが増大するおそれがある。
【００１２】
そこで、本発明は、上記の課題に鑑みて、ＰＮ接合型電界効果トランジスタ（ＪＦＥＴ）において、低周波雑音が低減されるとともに、素子面積の小さい半導体装置及びその製造方法を製造コストを増大させずに提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一例に係る半導体装置は、半導体基板における第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置であって、前記ＪＦＥＴは、前記半導体基板内に形成された第１導電型の下部ゲート領域と、前記下部ゲート領域上に形成された第２導電型のチャネル領域と、前記チャネル領域とＰＮ接合を形成するように前記チャネル領域上に形成された第１導電型の上部ゲート領域と、前記下部ゲート領域上であって前記チャネル領域の両側に位置する第２導電型の第１のソース及びドレイン領域と、前記上部ゲート領域上に形成された第１のゲート電極と、前記第１のゲート電極の両側面上に形成された第１のサイドウォールスペーサとを有しており、前記上部ゲート領域と前記第１のソース及びドレイン領域とは、前記チャネル領域のうち前記第１のサイドウォールスペーサの下に位置する部分を挟んで互いに離間しており、前記第１のソース及びドレイン領域は、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に形成されている。
【００１４】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。また、ゲート電極を形成する際やソース及びドレイン領域を形成する際に位置合わせズレを考慮したマージンを取る必要がないので、従来の半導体装置に比べてＪＦＥＴで構成された回路の面積を大幅に縮小することができる。また、上部ゲート領域がチャネル領域と第１のゲート電極との間に設けられているので、半導体基板の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも同じ動作電流密度で比較した場合の低周波雑音を低減することができる。このように、当該半導体装置によれば、低周波雑音が低減され、ＭＩＳＦＥＴと同程度まで素子面積が縮小できるので、アナログ回路等に好ましく用いることができる。
【００１５】
また、前記半導体基板における第２の素子領域上に設けられたＭＩＳＦＥＴをさらに備え、前記ＭＩＳＦＥＴは、前記半導体基板内に形成された第１導電型の半導体領域と、前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側面上に形成された第２のサイドウォールスペーサと、ゲート長方向における前記第２のゲート電極の両側方に位置する領域に形成された第２導電型の第２のソース及びドレイン領域とを有していてもよい。
【００１６】
この場合、ＪＦＥＴの素子面積を縮小できることにより、半導体装置全体の面積を縮小することができる。さらに、ＪＦＥＴとＭＩＳＦＥＴの製造工程の一部を共通化することができるので、ＪＦＥＴで構成された回路とＭＩＳＦＥＴで構成された回路との混載ＬＳＩを、両素子を別々に作製する場合に比べて低コストで製造することができる。
【００１７】
また、本発明の半導体基板の製造方法は、第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置の製造方法であって、前記第１の素子領域において第１導電型の下部ゲート領域を形成する工程（ａ）と、前記第１の素子領域において前記下部ゲート領域の上に第２導電型のチャネル領域を形成する工程（ｂ）と、前記第１の素子領域において、第１導電型の不純物を導入することによって前記チャネル領域上に、前記チャネル領域とＰＮ接合を形成する第１導電型の上部ゲート領域を形成する工程（ｃ）と、前記チャネル領域上に第１のゲート電極を形成する工程（ｄ）と、前記第１のゲート電極の両側面上に第１のサイドウォールスペーサを形成する工程（ｅ）と、前記チャネル領域のうち、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に、前記上部ゲート領域と離間した第２導電型の第１のソース及びドレイン領域を形成する工程（ｆ）とを備えている。
【００１８】
この方法によれば、工程（ｆ）でチャネル領域内に第１のソース及びドレイン領域を自己整合的に形成することができる。このため、第１のソース及びドレイン領域を形成する際にマージンを取る必要がなく、素子面積が縮小されたＪＦＥＴを形成することができる。また、チャネル領域上に上部ゲート領域を形成するので、チャネル領域を半導体基板の上面から離れた位置に形成することができ、低周波雑音が低減されたＪＦＥＴを作製することが可能となる。
【００１９】
また、このＪＦＥＴとＭＩＳＦＥＴとを混載する場合には、第１のソース及びドレイン領域と第２のソース及びドレイン領域とを同一工程で形成する等、ＪＦＥＴとＭＩＳＦＥＴとを共通の工程により作製することができるので、ＪＦＥＴとＭＩＳＦＥＴとを別々に形成する場合に比べて製造コストを低減することができる。
【発明の効果】
【００２０】
本発明の半導体装置及びその製造方法によれば、アナログ回路等を構成するＪＦＥＴの素子面積を低減することができる。さらに、ＪＦＥＴで構成された回路とＭＩＳＦＥＴで構成された回路との混載を容易にし、製造コストの低減も併せて図ることができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図５】図５（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図７】図７は、本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１０】図１０は、本発明の第２の実施形態に係る半導体装置の変形例を示す断面図である。
【図１１】図１１（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図１３】図１３は、本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１６】図１６は、本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図１７】図１７（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１９】図１９は、本発明の第４の実施形態に係る半導体装置の変形例を示す断面図である。
【図２０】図２０（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図２２】図２２は、従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態における半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
−半導体装置の構成−
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。同図に示すように、本実施形態の半導体装置においては、例えばシリコン等からなる半導体基板１に、第１の素子領域１０１と第２の素子領域１０２とが形成されている。第１の素子領域１０１上にはＪＦＥＴである第１のトランジスタ７０が形成され、第２の素子領域１０２上にはＭＩＳＦＥＴである第２のトランジスタ８０が形成されている。
【００２４】
なお、本明細書において、第１の素子領域１０１とは、半導体基板１の上部であって、第１のトランジスタ７０を形成するための領域内に形成された部分を指し、第２の素子領域１０２とは、半導体基板１の上部であって、第２のトランジスタ８０を形成するための領域内に形成された部分を指すものとする。
【００２５】
半導体基板１内には、Ｐ型の基板部分１ａ、基板部分１ａ上のＮ型埋め込み領域５、Ｎ型埋め込み領域５上のＰ型の下部ゲート領域４、下部ゲート領域４上のＮ型のチャネル領域３、チャネル領域３上のＰ型の上部ゲート領域２、及び下部ゲート領域４上のＮ型のソース及びドレイン領域８が形成されている。
【００２６】
第１のトランジスタ７０は、第１の素子領域１０１内にそれぞれ形成された上述の下部ゲート領域４、チャネル領域３、上部ゲート領域２、及びソース及びドレイン領域８と、上部ゲート領域２上に形成されたＰ型ポリシリコン等からなるゲート電極６と、ソース及びドレイン領域８上とゲート電極６上とにそれぞれ形成されたシリサイド層９、４０と、ゲート電極６及びシリサイド層９の側面上に形成されたサイドウォールスペーサ７とを有している。
【００２７】
ゲート電極６のゲート長方向の幅は、例えば数１０ｎｍ〜数μｍ程度である。また、サイドウォールスペーサ７は、シリコン酸化物等の絶縁体で構成され、そのゲート長方向の幅は、例えば数１０ｎｍ〜１００ｎｍ程度である。
【００２８】
ソース及びドレイン領域８はゲート長方向においてゲート電極６両側方であって、サイドウォールスペーサ７の外側を含む領域に形成されている。ソース及びドレイン領域８のＮ型不純物濃度は、１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3程度である。各々に印加される電圧に応じて、ソース及びドレイン領域８の一方がソース領域となり、他方がドレイン領域となる。また、チャネル領域３は２つのソース及びドレイン領域８に挟まれており、上部ゲート領域２の側面及び底面はチャネル領域３に囲まれている。
【００２９】
チャネル領域３に含まれるＮ型不純物の濃度はソース及びドレイン領域８のＮ型不純物の濃度よりも低く、例えば１×１０16ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3程度である。
【００３０】
上部ゲート領域２は、チャネル領域３とＰＮ接合するようにチャネル領域３上に形成されている。上部ゲート領域２に含まれるＰ型不純物の濃度は、例えば１×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3程度である。
【００３１】
また、半導体基板１の第２の素子領域１０２内には、基板部分１ａ上のＮ型埋め込み領域１２、Ｎ型埋め込み領域１２上のＰ型のウェル領域（半導体領域）１１、ウェル領域１１上のＮ型のソース及びドレイン領域１６、Ｎ型の低濃度ドレイン領域１７、低濃度ドレイン領域１７の一部を覆うＰ型のＨａｌｏ注入領域１８がそれぞれ形成されている。
【００３２】
第２のトランジスタ８０は、ウェル領域１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたポリシリコン等からなるゲート電極１４と、上述のソース及びドレイン領域１６、低濃度ドレイン領域１７、及びＨａｌｏ注入領域１８と、ソース及びドレイン領域１６上とゲート電極１４上とにそれぞれ形成されたシリサイド層１９、４２と、ゲート電極１４の側面上に形成されたサイドウォールスペーサ１５とを有している。
【００３３】
ゲート電極１４のゲート長方向の幅（すなわちゲート長）は、例えば数１０ｎｍ〜数μｍ程度である。ゲート電極１４は、Ｎ型不純物を含んでいてもよい。ゲート電極１４とゲート電極６とはポリシリコン等、互いに同じ材料で構成されている。
【００３４】
また、後述のように、サイドウォールスペーサ１５とサイドウォールスペーサ７とは同一の絶縁膜を加工することで形成される。このため、サイドウォールスペーサ１５の構成材料は、サイドウォールスペーサ７と同様である。また、サイドウォールスペーサ７、１５のゲート長方向断面の形状は共に上方から下方に向かって厚みがやや厚くなるＩ字型である。
【００３５】
ソース及びドレイン領域１６は、ゲート長方向においてゲート電極１４の両側方であって、サイドウォールスペーサ１５の外側を含む領域に形成されており、そのＮ型不純物濃度は１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3程度である。後述するように、ソース及びドレイン領域８、１６を同時に形成する場合、ソース及びドレイン領域８、１６の深さ及び不純物濃度とはほぼ等しくなる。各々に印加される電圧に応じて、ソース及びドレイン領域１６の一方がソース領域となり、他方がドレイン領域となる。
【００３６】
低濃度ドレイン領域１７は、ゲート電極１４の両側方下に位置し、各ソース及びドレイン領域１６の内側（ゲート電極１４側）側面に接している。低濃度ドレイン領域１７は、ソース及びドレイン領域１６よりも低濃度でＮ型不純物を含んでおり、その不純物濃度は例えば１×１０17ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3程度である。
【００３７】
Ｈａｌｏ注入領域１８は、いわゆる短チャネル効果を防止するために設けられており、ゲート電極１４直下のチャネル領域と同じ導電型で、且つチャネル領域（及びウェル領域１１）よりも高濃度のＰ型不純物を含んでいる。このＨａｌｏ注入領域１８は、各低濃度ドレイン領域１７の内側面（ゲート電極側面）を覆うように設けられている。Ｈａｌｏ注入領域１８が含むＰ型不純物の濃度は例えば１×１０17ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3程度である。
【００３８】
半導体基板１の第１の素子領域１０１と第２の素子領域１０２との間は、基板部分１ａの上部に達する深い素子分離領域２１によって分離されている。また、第１の素子領域１０１及び第２の素子領域１０２は、それぞれ他の同じ素子（図示せず）と浅い素子分離領域２２ａ、２２ｂにより分離されている。深い素子分離領域２１及び浅い素子分離領域２２ａ、２２ｂはそれぞれ半導体基板１に形成された溝内に埋め込まれたシリコン酸化物等により構成されている。
【００３９】
また、半導体基板１の全面上には層間絶縁膜２８が形成されている。シリサイド層９、１９上（ソース及びドレイン領域８、１６上）には、層間絶縁膜２８を貫通するコンタクトプラグ２７が形成されている。
【００４０】
なお、以上で説明した半導体装置において、Ｎ型埋め込み領域５、１２は、第１のトランジスタ７０及び第２のトランジスタ８０をそれぞれ基板部分１ａと電気的に分離するためのものである。上述の素子分離領域２１は、必ずしもＮ型埋め込み領域５を貫通していなくてもよい。また、Ｎ型埋め込み領域５、１２を同時に形成してもよい。さらに、各シリサイド層９、１９及び第２の素子領域１０２のＨａｌｏ注入領域１８は必ずしも形成されていなくてもよい。
【００４１】
第１のトランジスタ７０では、通常のアナログ回路で使用する場合、特に、上部ゲート領域２、及び下部ゲート領域４とチャネル領域３のＰＮ接合間には、常に逆バイアスになるよう電圧が与えられており、ゲート電極６にはほとんど電流が流れない。さらにゲート−ソース間に所定の負の電圧を印加して、上部ゲート領域２、及び下部ゲート領域４に挟まれたチャネル領域３を空乏化することにより、ソース及びドレイン領域８間に所定の電圧を印加しても電流が流れなくなり、半導体装置はオフ状態となる。
【００４２】
一方、ゲート−ソース間に負の電圧で、かつ、半導体装置をオフ状態にする所定のゲート電圧よりも大きい電圧、すなわち絶対値としては上記のオフ状態にするための所定のゲート電圧より小さい電圧、をゲート電極６に印加すると、ソース及びドレイン領域８の一方（ドレイン領域）から他方（ソース領域）へとチャネル領域３を介して電流が流れ、オン状態となる。
【００４３】
第２のトランジスタ８０では、２つのソース及びドレイン領域１６間に所定の電圧を印加した状態でゲート電極１４に正の電圧を印加することでオン状態となり、ソース及びドレイン領域１６間に電流が流れる。ウェル領域１１のうち、２つのソース及びドレイン領域１６に挟まれた、ゲート電極１４の直下に位置する部分はキャリア（ここでは電子）が走行するチャネル領域となる。
【００４４】
−半導体装置の製造方法−
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。
【００４５】
まず、図２（ａ）に示す工程では、Ｐ型シリコン等からなる半導体基板１の所定の領域にそれぞれ浅い溝及び深い溝を形成する。次いで、第１の素子領域１０１と第２の素子領域１０２との間に形成された深い溝内にシリコン酸化物等からなる誘電体膜を埋め込んで素子分離領域２１を形成するとともに、浅い溝内にシリコン酸化物等からなる誘電体膜を埋め込んで素子分離領域２２ａ、２２ｂを形成する。これらの誘電体膜は堆積後、chemical mechanical polishing（ＣＭＰ）法等の方法によって平坦化される。
【００４６】
次に、図２（ｂ）に示す工程では、イオン注入等の公知の方法によって半導体基板１の第１の素子領域１０１にＮ型不純物を導入することでＮ型埋め込み領域５を形成した後、Ｎ型埋め込み領域５の上部にＰ型不純物を導入することで下部ゲート領域４を形成する。また、半導体基板１の第２の素子領域１０２にＮ型埋め込み領域１２を形成した後、Ｎ型埋め込み領域１２の上部にＰ型不純物を導入することで、Ｐ型のウェル領域１１を形成する。
【００４７】
本工程で、Ｎ型埋め込み領域５とＮ型埋め込み領域１２とは同時に形成することもでき、下部ゲート領域４とウェル領域１１とは同時に形成することもできる。
【００４８】
なお、半導体基板１のうちＮ型埋め込み領域５、１２の下に位置する領域は、便宜的に基板部分１ａと呼ぶものとする。
【００４９】
次いで、イオン注入等によって下部ゲート領域４の上部に選択的にＮ型不純物を導入することで、Ｎ型のチャネル領域３を形成する。
【００５０】
次に、図２（ｃ）に示す工程では、chemichal vapor deposition(ＣＶＤ)法等を用いて、半導体基板１の上面全体にシリコン酸化物等からなり、膜厚が例えば０.数ｎｍ〜数ｎｍ程度の絶縁膜１３ａと、ポリシリコン等の導電体からなり、膜厚が例えば数ｎｍ〜数１０ｎｍ程度の導電膜１１７とを順次形成する。次いで、公知のエッチング等により絶縁膜１３ａ及び導電膜１１７のうち第１の素子領域１０１上に形成された部分を除去し、絶縁膜１３ａ及び導電膜１１７を半導体基板１の第２の素子領域１０２上に残す。
【００５１】
次に、図２（ｄ）に示す工程では、ＣＶＤ法等により、再びポリシリコン等からなり、膜厚が数１０ｎｍ〜数１００ｎｍ程度の導電膜１１８を半導体基板１の上面上及び導電膜１１７上に形成する。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１７、１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する（図示せず）。
【００５２】
次に、図２（ｅ）に示す工程では、ドライエッチング法などにより、第１の素子領域１０１上において導電膜１１８を、第２の素子領域１０２上において導電膜１１７、１１８及び絶縁膜１３ａをそれぞれ選択的に除去することで、チャネル領域３上にゲート電極６を形成するとともに、ウェル領域１１上にゲート絶縁膜１３及びゲート電極１４を形成する。
【００５３】
次に、図３（ａ）に示す工程では、第２の素子領域１０２（ウェル領域１１）に必要に応じてゲート電極１４をマスクとして用いた不純物イオンの注入を行うことにより、Ｐ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をそれぞれ形成する。続いて、半導体基板１上及びゲート電極６、１４上にシリコン窒化膜等を形成してから当該シリコン窒化膜等を異方性エッチングによりエッチバックすることにより、サイドウォールスペーサ７をゲート電極６の両側面上に形成するとともに、サイドウォールスペーサ１５をゲート電極１４の両側面上に形成する。
【００５４】
続いて、ゲート電極６、１４及びサイドウォールスペーサ７、１５をマスクとして半導体基板１内にＮ型不純物をイオン注入する。これにより、半導体基板１（具体的にはチャネル領域３）のうち、ゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域にソース及びドレイン領域８を形成するとともに、半導体基板１（具体的には低濃度ドレイン領域１７及びウェル領域１１）のうち、ゲート電極１４の両側方であってサイドウォールスペーサ１５の外側を含む領域にソース及びドレイン領域１６を形成する。
【００５５】
次に、熱処理を行って半導体基板１内及びゲート電極６、１４内に含まれる不純物を活性化する。この活性化の際に、ゲート電極６に接触したチャネル領域３の上面近傍部分に、ゲート電極６に添加されたＰ型不純物が拡散されることによって、Ｐ型の上部ゲート領域２が形成される。チャネル領域３へのＰ型不純物の拡散は、ゲート電極６の形成後、別個に行ってもよい。
【００５６】
次に、図３（ｂ）に示す工程で、半導体基板１上にゲート電極６、１４を埋め込むように絶縁膜（シリコン酸化膜２６）を形成した後、公知の方法によってゲート電極６、１４の上面が露出するまでシリコン酸化膜２６を研磨する。
【００５７】
さらに、第２の素子領域１０２の上方のみをマスク（図示せず）で覆った状態でゲート電極６の上部を選択的に除去した後、当該マスク及び残存するシリコン酸化膜２６を除去する。ここで、露出したゲート電極６の上部には図３（ａ）に示す工程でソース及びドレイン領域８、１６の形成時にＮ型不純物が導入されるので、必要に応じて当該部分を除去することで、上部ゲート電極３に安定して電圧を印加することができるようになる。
【００５８】
次に、図３（ｃ）に示す工程で、ゲート電極６、１４上にシリサイド層４０、４２をそれぞれ形成するとともに、ソース及びドレイン領域８、１６上にシリサイド層９、１９をそれぞれ形成する。次いで、半導体基板１の上面全体に層間絶縁膜２８を形成した後、層間絶縁膜２８を貫通し、シリサイド層９、１９にそれぞれ接続するコンタクトプラグ２７を形成する。その後は図示しないが、周知技術を用いて、表面保護膜、電極等との接続を取るための配線層、及び外部接続用端子等を形成することにより、半導体装置を作製できる。
【００５９】
なお、図２（ｃ）、（ｄ）に示す工程において、絶縁膜１３ａを形成した直後に絶縁膜１３ａの一部を選択的に除去する際には、絶縁膜１３ａ上に保護膜として導電膜１１７を設ける例を説明したが、エッチングによるダメージがゲート絶縁膜となる絶縁膜１３ａの信頼性に影響を与えない場合には、導電膜１１７を設けなくてもよい。この場合、ゲート電極６、１４形成用のポリシリコンを第１の素子領域１０１上及び第２の素子領域１０２上に堆積等することによってゲート電極６、１４を同時に形成できる。
【００６０】
また、図３（ｂ）に示す工程では、上記したように、ゲート電極６のうち、ソース及びドレイン領域８の形成時にＮ型不純物が導入された部分を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【００６１】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして、第２のトランジスタ８０をＭＩＳＦＥＴとして問題なく動作させることができる。
【００６２】
−本実施形態の半導体装置及び製造方法の効果−
以上で説明した本実施形態の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【００６３】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。また、ゲート電極６が平面的に見てソース及びドレイン領域８と重なることがない。なお、サイドウォールスペーサ７の断面形状はＩ字状であれば好ましいが、平面的に見てソース及びドレイン領域８と大きく重なっていなければ、Ｌ字状等であってもよい。
【００６４】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【００６５】
このため、本実施形態の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【００６６】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、微小な電気信号を扱うアナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。このように、アナログ回路と論理回路等を半導体基板上に混載した半導体装置全体のチップサイズを従来よりも大幅に縮小することができる。
【００６７】
また、本実施形態の半導体装置において、上述のＪＦＥＴと、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）とが同一の半導体基板１上に形成される場合、チップ全体の面積を従来技術に比べて大幅に縮小できる。また、後述のように、ＪＦＥＴとＭＩＳＦＥＴとが共通の工程で形成できる構成となっているので、両素子を別々に形成する場合に比べて製造コストを大幅に低減することができる。
【００６８】
また、本実施形態に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、各シリサイド層の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【００６９】
また、本実施形態の方法によれば、Ｐ型の上部ゲート領域２を形成するための専用の工程が不要となることによっても工程数の削減が図られている。
【００７０】
以上のように、本実施形態の半導体装置及びその製造方法によれば、低周波雑音が低減されたアナログ回路を小さい面積で作製できるとともに、アナログ回路と論理回路とが混載された半導体装置をより安価に、且つ、より小さい面積で実現することができる。
【００７１】
−第１の実施形態の変形例−
図４は、本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。同図において、図１に示す第１の実施形態に係る半導体装置と同様の部分には同一符号を付している。
【００７２】
第１の実施形態に係る半導体装置では、上述のように、第１の素子領域１０１において、Ｎ型のチャネル領域３上にＰ型のゲート電極６を形成し、このゲート電極６からチャネル領域３へＰ型不純物を拡散させることによってチャネル領域３の上部にＰ型の上部ゲート領域２が形成される。
【００７３】
これに対し、本変形例に係る半導体装置では、半導体基板１の第１の素子領域１０１の上面部分に予めＰ型の上部ゲート領域１３１（図５（ｂ）参照）を形成しておき、ゲート電極６の形成の際に上部ゲート領域１３１の一部を除去することで、上部ゲート領域２が形成される。
【００７４】
このため、図４に示すように、本変形例に係る半導体装置では、第１の素子領域１０１上に形成された第１のトランジスタ７０において、ゲート電極６と上部ゲート領域２との界面の位置よりもサイドウォールスペーサ７と半導体基板１（チャネル領域３）との界面の位置の方が低くなっている。また、第２の素子領域１０２上に形成された第２のトランジスタ８０において、ゲート絶縁膜１３とウェル領域１１との界面の位置よりもサイドウォールスペーサ１５と半導体基板１（低濃度ドレイン領域１７）との界面の位置の方が低くなっている。なお、上部ゲート領域２の厚さは数１０ｎｍ以下程度であり、上部ゲート領域２は、単結晶シリコン等からなる半導体基板１と、ゲート電極６を構成するポリシリコン膜との界面の上下両側に広がっている。
【００７５】
次に、以上のように構成された本変形例に係る半導体装置の製造方法について説明する。図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法の一例を示す断面図である。
【００７６】
まず、図５（ａ）に示す工程では、図２（ａ）に示す工程と同様にして、半導体基板１内に素子分離領域２１、２２ａ、２２ｂを形成する。
【００７７】
次に、図５（ｂ）に示す工程では、イオン注入等の方法により半導体基板１内にＮ型埋め込み領域５、下部ゲート領域４、Ｎ型埋め込み領域１２、及びＰ型のウェル領域１１を形成する。
【００７８】
次いで、イオン注入等によって下部ゲート領域４の上部に選択的にＮ型不純物を導入することで、Ｎ型のチャネル領域３を形成する。続いて、Ｐ型不純物のイオン注入により、チャネル領域３の上部に、Ｐ型の上部ゲート領域１３１を形成する。
【００７９】
次に、図５（ｃ）に示す工程では、図２（ｃ）に示す工程と同様の方法により、半導体基板１の上面全体にシリコン酸化物等からなり、膜厚が例えば０．数ｎｍ〜数ｎｍ程度の絶縁膜１３ａと、ポリシリコン等の導電体からなり、膜厚が例えば数ｎｍ〜数１０ｎｍ程度の導電膜１１７とを順次形成する。次いで、絶縁膜１３ａ及び導電膜１１７のうち第１の素子領域１０１上に形成された部分を除去し、絶縁膜１３ａ及び導電膜１１７を半導体基板１の第２の素子領域１０２上に残す。
【００８０】
次に、図５（ｄ）に示す工程で、再びポリシリコン等からなり、膜厚が数１０ｎｍ〜数１００ｎｍ程度の導電膜１１８を半導体基板１の上面上及び導電膜１１７（図示省略）上に形成する。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１７、１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する（図示せず）。
【００８１】
なお、本変形例では、上部ゲート領域１３１を絶縁膜１３ａの形成前に形成したが、これに代えて、図５（ｃ）に示す工程において、第１の素子領域１０１上の導電膜１１７及び絶縁膜１３ａを除去後、イオン注入法などを用いて、第１の素子領域１０１の半導体基板１の上面部にＰ型の上部ゲート領域１３１’を形成してもよい。
【００８２】
あるいは、図５（ｄ）に示す工程において、ポリシリコンからなる導電膜１１８の形成後、イオン注入法などを用いて、第１の素子領域１０１上の導電膜１１８の下部から半導体基板１（チャネル領域３）の上面部に亘ってＰ型の上部ゲート領域１３１''を形成してもよい。
【００８３】
次に、図５（ｅ）に示す工程では、ドライエッチング法などにより導電膜１１７、１１８をパターンニングしてゲート電極６、１４を形成する。これに引き続いて、上部ゲート領域１３１（及び場合によってはチャネル領域３の上面部）のうちゲート電極６の直下に位置する領域を除く部分と、絶縁膜１３ａ及びウェル領域１１上面部のうちゲート電極１４の直下に位置する領域を除く部分とを除去する。上部ゲート領域１３１及びウェル領域１１の除去量（すなわち、半導体基板１における除去深さ）は、例えば１０ｎｍ〜１００ｎｍ程度とすることが好ましい。なお、上部ゲート領域１３１のうちゲート電極６下に残された部分を便宜的に上部ゲート領域２と表記する。
【００８４】
次に、図６（ａ）に示す工程で、第２の素子領域１０２に必要に応じてＰ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をそれぞれ形成する。続いて、半導体基板１上及びゲート電極６、１４上にシリコン窒化膜等を形成してから当該シリコン窒化膜等を異方性エッチングによりエッチバックすることにより、サイドウォールスペーサ７をゲート電極６の両側面上に形成するとともに、サイドウォールスペーサ１５をゲート電極１４の両側面上に形成する。
【００８５】
続いて、ゲート電極６、１４及びサイドウォールスペーサ７、１５をマスクとして半導体基板１内にＮ型不純物をイオン注入する。これにより、半導体基板１（具体的にはチャネル領域３）のうち、ゲート電極６の両側方であってサイドウォールスペーサ７の外側に位置する領域にソース及びドレイン領域８を形成するとともに、半導体基板１（具体的にはウェル領域１１）のうち、ゲート電極１４の両側方であってサイドウォールスペーサ１５の外側に位置する領域にソース及びドレイン領域１６を形成する。
【００８６】
次に、熱処理を行って半導体基板１内及びゲート電極６、１４内に含まれる不純物を活性化する。この活性化の際に、Ｐ型の上部ゲート領域２中のＰ型不純物がＮ型のチャネル領域３の上部、及びゲート電極６の下面近傍部に拡散する。
【００８７】
次に、図６（ｂ）に示す工程で、半導体基板１上にゲート電極６、１４を埋め込むようにシリコン酸化膜２６を形成した後、公知の方法によってゲート電極６、１４の上面が露出するまでシリコン酸化膜２６を研磨する。次いで、第１の実施形態に係る方法と同様に、ゲート電極６の上部を選択的に除去した後、シリコン酸化膜２６を除去する。
【００８８】
次に、図６（ｃ）に示す工程で、ゲート電極６、１４上にシリサイド層４０、４２をそれぞれ形成するとともに、ソース及びドレイン領域８、１６上にシリサイド層９、１９をそれぞれ形成する。次いで、半導体基板１の上面全体に層間絶縁膜２８を形成した後、層間絶縁膜２８を貫通し、シリサイド層９、１９にそれぞれ接続するコンタクトプラグ２７を形成する。その後は図示しないが、周知技術を用いて、表面保護膜、電極等との接続を取るための配線層、及び外部接続用端子等を形成することにより、本変形例に係る半導体装置を作製できる。
【００８９】
なお、図５（ｃ）、（ｄ）に示す工程において、絶縁膜１３ａを形成した直後に絶縁膜１３ａの一部を選択的に除去する際には、絶縁膜１３ａ上に保護膜として導電膜１１７を設ける例を説明したが、エッチングによるダメージがゲート絶縁膜となる絶縁膜１３ａの信頼性に影響を与えない場合には、導電膜１１７を設けなくてもよい。この場合、ゲート電極６、１４形成用のポリシリコンを第１の素子領域１０１上及び第２の素子領域１０２上に堆積等することによってゲート電極６、１４を同時に形成できる。
【００９０】
また、図６（ｂ）に示す工程では、上記したように、ソース及びドレイン領域８の形成時にＮ型不純物が導入された、ゲート電極６の上部を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【００９１】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして問題なく動作させることができる。
【００９２】
以上で説明した本実施形態の半導体装置では、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）と同一の半導体基板１上に形成されたＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【００９３】
この構成によれば、上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の厚さ程度まで小さくすることができる。また、ゲート電極６が平面的に見てソース及びドレイン領域８と重なることがない。なお、サイドウォールスペーサ７の断面形状はＩ字状であれば好ましいが、平面的に見てソース及びドレイン領域８と大きく重なっていなければ、Ｌ字状等であってもよい。
【００９４】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【００９５】
このため、本変形例に係る半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【００９６】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等をＭＩＳＦＥＴで構成する場合に比べて低周波雑音が大幅に抑制されたアナログ等の回路を、従来のＪＦＥＴを用いた場合に比べてより小さいチップ面積で実現することが可能となる。
【００９７】
また、本変形例の製造方法においても、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本変形例の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【００９８】
以上のように、本変形例の半導体装置及びその製造方法によっても、第１の実施形態に係る半導体装置及びその製造方法と同様に、低周波雑音が低減されたアナログ回路と、論理回路とが混載された半導体装置をより安価に、且つ、より小さい面積で実現することができる。
【００９９】
また、本変形例に係る方法によれば、第１の実施形態に係る方法と異なり、ゲート電極６、１４を形成用の導電膜１１８を形成する前に予めＰ型の上部ゲート領域１３１を形成している。このため、図５（ｄ）に示す工程で導電膜１１８にＰ型不純物を導入する際に製造上のバラツキ等によって、意図しないＰ型不純物の半導体基板１への拡散が生じた場合であっても、当該拡散による素子特性への影響を第１の実施形態に係る方法に比べて小さくすることができる。
【０１００】
なお、図５（ｂ）に示す工程では、上部ゲート領域１３１は第１の素子領域１０１上全体に形成されるが、ゲート電極６の形成時に上部ゲート領域１３１のうちゲート電極６下に設けられた部分以外の部分は除去されるので、その後の熱処理によって余分なＰ型不純物がチャネル領域３等に導入されることはない。このため、本変形例に係る方法によれば、第１のトランジスタ７０の素子特性をより安定化させることができる。
【０１０１】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体装置を示す断面図である。同図において、図１に示す第１の実施形態に係る半導体装置と同様の部分については同一の符号を付し、その部分の説明は一部簡略化する。
【０１０２】
図１に示す第１の実施形態に係る半導体装置では、ゲート電極６とＰ型の上部ゲート領域２とが直接接しているのに対し、図７に示す本実施形態に係る半導体装置では、ゲート電極６と上部ゲート領域２とが絶縁膜３１を介して接している。このため、本実施形態の半導体装置では、第１のトランジスタ７０においてゲート電極６と半導体基板１（上部ゲート領域２）とが直流的に絶縁されている。
【０１０３】
この絶縁膜３１は、例えばゲート絶縁膜１３と同じ材料で構成され、ゲート絶縁膜１３と同じ厚さであってもよい。この場合、後述のように絶縁膜３１をゲート絶縁膜１３と同時に形成できるので、好ましい。その他の構成は、本実施形態の半導体装置と第１の実施形態の半導体装置とでほぼ同様である。
【０１０４】
以上の相違点があるものの、絶縁膜３１が容量絶縁膜となり、半導体基板１（上部ゲート領域２及びチャネル領域３）には容量を介してゲート電極６により電位が与えられるので、本実施形態の半導体装置は第１の実施形態の半導体装置と同様な動作を示す。
【０１０５】
すなわち、第１のトランジスタ７０では、ソース及びドレイン領域８間に所定の電圧を印加し、ゲート−ソース間に所定の負の電圧を印加した場合、チャネル領域３内に上部ゲート領域２から空乏層が拡がり、ソース及びドレイン領域８の一方（ドレイン領域）から他方（ソース領域）に電流が流れなくなる。
【０１０６】
一方、ゲート−ソース間に負の電圧で、かつ、半導体装置をオフ状態にする所定のゲート電圧よりも大きい電圧、すなわち絶対値としては上記のオフ状態にするための所定のゲート電圧より小さい電圧、をゲート電極６に印加すると、ソース及びドレイン領域８の一方（ドレイン領域）から他方（ソース領域）へとチャネル領域３を介して電流が流れ、オン状態となる。
【０１０７】
以上の構成によれば、Ｐ型の上部ゲート領域２の電位がＮ型のチャネル領域３の電位より高くなった場合でも、ゲート電極６から半導体基板１へと大電流が漏れ出ることがなく、回路設計の自由度を大きくすることができる。
【０１０８】
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。
【０１０９】
図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。これらの図において、第１の実施形態に係る半導体装置と同様の部分については図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）と同一の符号を付している。
【０１１０】
まず、図８（ａ）に示す工程では、図２（ａ）に示す工程と同様にして、半導体基板１内に素子分離領域２１、２２ａ、２２ｂを形成する。次に、図８（ｂ）に示す工程では、イオン注入等の方法により半導体基板１内にＮ型埋め込み領域５、下部ゲート領域４、Ｎ型埋め込み領域１２、及びＰ型のウェル領域１１を形成する。次に、イオン注入等によって下部ゲート領域４の上部に選択的にＮ型不純物を導入することで、Ｎ型のチャネル領域３を形成する。
【０１１１】
次に、図８（ｃ）に示す工程では、半導体基板１の上面全体にシリコン酸化物等からなり、膜厚が例えば０.数ｎｍ〜数ｎｍ程度の絶縁膜１３ａと、ポリシリコン等の導電体からなり、膜厚が例えば数１０ｎｍ〜数１００ｎｍ程度の導電膜１１８とを順次形成する。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する（図示せず）。
【０１１２】
次に、図８（ｄ）に示す工程では、ドライエッチング法などにより導電膜１１８及び絶縁膜１３ａをパターンニングすることで、絶縁膜３１を間に挟んでチャネル領域３上にゲート電極６を形成するとともに、ゲート絶縁膜１３を間に挟んでウェル領域１１上にゲート電極１４を形成する。
【０１１３】
その後、図３（ａ）〜（ｃ）に示す第１の実施形態に係る方法と同様の工程を経ることにより、半導体装置を作製できる。
【０１１４】
ここで、図９（ａ）に示す工程では、ソース及びドレイン領域８、１６形成後の熱処理、あるいはゲート電極６、１４の形成後からソース及びドレイン領域８、１６の形成前までにする熱処理によって、ゲート電極６に含まれるＰ型不純物がゲート絶縁膜１３を通過して、チャネル領域３の上部に拡散される。これにより、チャネル領域３上に上部ゲート領域２が形成される。
【０１１５】
また、図９（ｂ）に示す工程では、ゲート電極６のうち、ソース及びドレイン領域８の形成時にＮ型不純物が導入された部分を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【０１１６】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして、第２のトランジスタ８０をＭＩＳＦＥＴとして問題なく動作させることができる。
【０１１７】
以上で説明した本実施形態の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１１８】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。また、ゲート電極６が平面的に見てソース及びドレイン領域８と重なることがない。なお、サイドウォールスペーサ７の断面形状はＩ字状であれば好ましいが、平面的に見てソース及びドレイン領域８と大きく重なっていなければ、Ｌ字状等であってもよい。
【０１１９】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔も取る必要もある。
【０１２０】
このため、本実施形態の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１２１】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０１２２】
また、本実施形態の半導体装置において、上述のＪＦＥＴと、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）とが同一の半導体基板１上に形成される場合、チップ全体の面積を従来技術に比べて大幅に縮小できる。また、ＪＦＥＴとＭＩＳＦＥＴとが共通の工程で形成できる構成となっているので、両素子を別々に形成する場合に比べて製造コストを大幅に低減することができる。
【０１２３】
また、本実施形態に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、各シリサイド層の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【０１２４】
また、本実施形態の方法によれば、Ｐ型の上部ゲート領域２を形成するための専用の工程が不要となることによっても工程数の削減が図られている。
【０１２５】
−第２の実施形態の変形例−
図１０は、本発明の第２の実施形態に係る半導体装置の変形例を示す断面図である。同図において、図１に示す第１の実施形態に係る半導体装置と同様の部分には同一符号を付している。
【０１２６】
図４に示す第１の実施形態の変形例に係る半導体装置では、第１のトランジスタ７０において、ゲート電極６と上部ゲート領域２とが直接接しているのに対し、図１０に示す本変形例に係る半導体装置では、ゲート電極６と上部ゲート領域２とが絶縁膜３１を介して接している。このため、本変形例に係る半導体装置では、第１のトランジスタ７０においてゲート電極６と上部ゲート領域２とが直流的に絶縁されている。
【０１２７】
この絶縁膜３１は、例えばゲート絶縁膜１３と同じ材料で構成され、ゲート絶縁膜１３と同じ厚さであってもよい。この場合、後述のように絶縁膜３１をゲート絶縁膜１３と同時に形成できるので、好ましい。その他の構成は、第１の実施形態の変形例に係る半導体装置と本変形例に係る半導体装置とでほぼ同様である。
【０１２８】
以上の相違点があるものの、絶縁膜３１が容量絶縁膜となり、半導体基板１（上部ゲート領域２及びチャネル領域３）には容量を介してゲート電極６により電位が与えられるので、本変形例に係る半導体装置は第１の実施形態及びその変形例に係る半導体装置と同様な動作を示す。
【０１２９】
以上の構成によれば、Ｐ型の上部ゲート領域２の電位がＮ型のチャネル領域３の電位より高くなった場合でも、ゲート電極６から半導体基板１へと大電流が漏れ出ることがなく、回路設計の自由度を大きくすることができる。
【０１３０】
次に、以上のように構成された本変形例に係る半導体装置の製造方法について説明する。図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法の一例を示す断面図である。
【０１３１】
まず、図１１（ａ）に示す工程で、図５（ａ）に示す工程と同様にして素子分離領域２１、２２ａ、２２ｂを形成する。次に、図１１（ｂ）に示す工程で、注入法などによりＮ型のチャネル領域３上部にＰ型の上部ゲート領域１３１を形成する。
【０１３２】
次に、図１１（ｃ）に示す工程では、ＣＶＤ法等により、半導体基板１の上面全体にシリコン酸化物等からなる絶縁膜１３ａと、ポリシリコン等からなる導電膜１１８とを順次形成する。絶縁膜１３ａの膜厚は、例えば０．数ｎｍ〜数ｎｍ程度とし、導電膜１１８の膜厚は、例えば数１０ｎｍ〜数１００ｎｍ程度とする。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する。
【０１３３】
なお、ここではＰ型の上部ゲート領域１３１を後にゲート絶縁膜となる絶縁膜１３ａの形成前に形成したが、これに代えて、絶縁膜１３ａ及び導電膜１１８の形成後にイオン注入法等を用いて、チャネル領域３の上面部にＰ型不純物を導入することにより、チャネル領域３上に上部ゲート領域１３１’を形成してもよい。
【０１３４】
次に、図１１（ｄ）に示す工程では、ドライエッチング法などにより導電膜１１８をパターンニングしてゲート電極６、１４を形成する。これに引き続いて、絶縁膜１３ａ及び上部ゲート領域１３１（及び場合によってはチャネル領域３の上面部）のうちゲート電極６の直下に位置する領域を除く部分と、絶縁膜１３ａ及びウェル領域１１上面部のうちゲート電極１４の直下に位置する領域を除く部分とを除去する。これにより、チャネル領域３上の上部ゲート領域２と、上部ゲート領域２上の絶縁膜３１とが形成される。
【０１３５】
本工程において、上部ゲート領域１３１及びウェル領域１１の除去量（すなわち、半導体基板１における除去深さ）は、例えば１０ｎｍ〜１００ｎｍ程度とすることが好ましい。
【０１３６】
これ以降は、図９（ａ）〜（ｃ）に示す第２の実施形態に係る方法と同様の工程を経ることにより、半導体装置を作製できる（図１２（ａ）〜（ｃ）参照）。
【０１３７】
図１２（ｂ）に示す工程では、ゲート電極６のうち、ソース及びドレイン領域８の形成時にＮ型不純物が導入された部分を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【０１３８】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして、第２のトランジスタ８０をＭＩＳＦＥＴとして問題なく動作させることができる。
【０１３９】
以上で説明した本変形例の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１４０】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１４１】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【０１４２】
このため、本変形例の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１４３】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本変形例のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等程度まで素子面積を縮小することができ、且つＭＩＳＦＥＴを用いた場合よりも低周波雑音を大きく低減することができる。
【０１４４】
また、本変形例に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、各シリサイド層の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【０１４５】
また、本変形例に係る方法においても、図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）に示す方法と同様に、ゲート電極６の形成前に上部ゲート領域１３１を形成するので、上部ゲート領域２を形成するための専用の拡散工程が不要となる。
【０１４６】
また、本変形例に係る方法によれば、第２の実施形態に係る方法と異なり、ゲート電極６、１４を形成用の導電膜１１８を形成する前に予めＰ型の上部ゲート領域１３１を形成している。このため、図１１（ｃ）に示す工程で導電膜１１８にＰ型不純物を導入する際に製造上のバラツキ等によって、意図しないＰ型不純物の半導体基板１への拡散が生じた場合であっても、当該拡散による素子特性への影響を第２の実施形態に係る方法に比べて小さくすることができる。
【０１４７】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係る半導体装置を示す断面図である。同図において、図７に示す第２の実施形態に係る半導体装置と同様の部分については同一の符号を付し、その部分の説明は一部簡略化する。
【０１４８】
図７に示す半導体装置では、第１のトランジスタ７０において、上部ゲート領域２上には絶縁膜３１を間に挟んでポリシリコン等からなるゲート電極６が形成されていたが、本実施形態の半導体装置では、上部ゲート領域２上にはゲート電極として機能するシリサイド層９ａが直接形成されている。このシリサイド層９ａは、側方をサイドウォールスペーサ７に囲まれている。また、サイドウォールスペーサ７とシリサイド層９ａとで構成される凹部には、層間絶縁膜２８が埋め込まれている。
【０１４９】
この構成の違いに応じて、本実施形態の半導体装置の製造方法では、サイドウォールスペーサ７、ソース及びドレイン領域８、及び上部ゲート領域２の形成後にポリシリコンからなるゲート電極６を除去し、上部ゲート領域２の上面を直接合金化（具体的にはシリサイド化）してシリサイド層９ａを形成する。
【０１５０】
このような構成の違いにより、上部ゲート領域２を配線層の形成直前に形成することができるので、上部ゲート領域２に印加される熱処理の回数等がより少なくなり、上部ゲート領域２中の不純物分布のバラツキを一層少なくすることができる。
【０１５１】
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。これらの図において、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）と同様の部分については同一の符号を付し、その説明を一部簡略化する。
【０１５２】
まず、図１４（ａ）〜（ｄ）に示す工程では、第２の実施形態に係る半導体装置の製造方法における図８（ａ）〜（ｄ）に示す工程と同様にして、絶縁膜３１を間に挟んでチャネル領域３上にポリシリコン等からなるゲート電極１１９を形成するとともに、ゲート絶縁膜１３を間に挟んでウェル領域１１上にポリシリコン等からなるゲート電極１４を形成する。ただし、第２の実施形態の方法と異なり、図１４（ｃ）に示す工程では、ポリシリコンからなる導電膜１１８の形成後に、導電膜１１８のうち第１の素子領域１０１上に形成された部分に不純物の導入を行わない。
【０１５３】
次に、図１５（ａ）に示す工程では、イオン注入法等により、Ｐ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をウェル領域１１内に形成する。次いで、サイドウォールスペーサ７をゲート電極１１９の側面上に形成するとともにサイドウォールスペーサ１５をゲート電極１４の側面上に形成する。続いて、ゲート電極１１９、１４及びサイドウォールスペーサ７、１５をマスクとして半導体基板１（チャネル領域３）内にＮ型不純物をイオン注入することにより、ソース及びドレイン領域８、１６をそれぞれ形成する。
【０１５４】
次に、図１５（ｂ）に示す工程では、半導体基板１の上面全体にシリコン酸化膜２６等の絶縁膜を形成した後、ＣＭＰ法等によりゲート電極１１９、１４の上面が露出するまでシリコン酸化膜２６の上部を除去する。さらに、第１の素子領域１０１上に設けられたゲート電極１１９及び絶縁膜３１を除去してチャネル領域３を露出させ、この露出したチャネル領域３の上部にイオン注入法などを用いてＰ型不純物を導入することで、上部ゲート領域２を形成する。
【０１５５】
次に、図１５（ｃ）に示す工程で、シリコン酸化膜２６を除去した後、ゲート電極１４の上面上、ソース及びドレイン領域８、１６上にシリサイド層９を形成するとともに、上部ゲート領域２上に第１のトランジスタ７０のゲート電極として機能するシリサイド層９ａを形成する。続いて、半導体基板１の上面全体、及びサイドウォールスペーサ７とシリサイド層９ａとで構成された凹部内に層間絶縁膜２８を形成した後、ソース及びドレイン領域８上のシリサイド層９又はソース及びドレイン領域１６上のシリサイド層９に接続されるコンタクトプラグ２７をそれぞれ形成する。その後は図示しないが、公知技術を用いて、表面保護膜、電極接続のための配線層、及び外部接続用端子等を形成することにより、本実施形態の半導体装置を作製することができる。
【０１５６】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして問題なく動作させることができる。
【０１５７】
特許文献２に開示された従来の半導体装置では、上部ゲート領域上に形成されるゲート電極が、スペーサ端との位置合わせズレを考慮した間隔を取るとともに、ゲート電極とソース及びドレイン電極との間隔を取る必要がある。これに対し、本実施形態の半導体装置によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。このため、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様な寸法で形成することができる。
【０１５８】
さらに、Ｎ型のチャネル領域３はシリサイド層９ａの直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０１５９】
また、本実施形態に係る半導体装置の製造方法では、シリサイド層９ａ、９、４２の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【０１６０】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係る半導体装置を示す断面図である。同図において、図７に示す第２の実施形態に係る半導体装置と同様の部分については同一の符号を付し、その部分の説明は一部簡略化する。
【０１６１】
図７に示す第２の実施形態に係る半導体装置では、第１のトランジスタ７０において、上部ゲート領域２上に絶縁膜３１を間に挟んでＰ型ポリシリコンからなるゲート電極６が形成され、ウェル領域１１上にはゲート絶縁膜１３を間に挟んでＮ型ポリシリコンからなるゲート電極１４が形成される。また、ゲート電極６から絶縁膜３１を介してＮ型のチャネル領域３へＰ型不純物を拡散させることによって上部ゲート領域２が形成される。
【０１６２】
これに対し、本実施形態の半導体装置では、金属又は導電性の金属化合物からなるゲート電極６５が上部ゲート領域２上に直接形成されており、ウェル領域１１上にはゲート絶縁膜１３を間に挟んで金属又は導電性の金属化合物からなるゲート電極６６が形成されている。また、上部ゲート領域２はゲート電極６５の形成前にイオン注入等により形成される。ゲート電極６５、６６は互いに同じ材料で構成されており、例えばタングステン等の金属や金属シリサイドやＴｉＮ、ＴａＮ等の導電性の金属化合物等で構成される。
【０１６３】
ゲート絶縁膜１３の構成材料は特に限定されないが、ハフニウム酸化物等の高誘電率材料で構成されることが好ましい。
【０１６４】
また、シリサイド層９はソース及びドレイン領域８、１６上に形成されている。しかし、ゲート電極６５、６６は金属等で構成されているので、ゲート電極６５、６６上にはシリサイド層は設けられていない。
【０１６５】
以上の構成により、いわゆるメタルゲート電極を有するＪＦＥＴを、ゲート長数１０ｎｍ以下のメタルゲート電極を有するＭＩＳＦＥＴと同一基板上に混載することができる。
【０１６６】
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。
【０１６７】
図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。これらの図において、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）、並びに図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｃ）と同様の部分については同一の符号を付し、その説明を一部簡略化する。
【０１６８】
まず、図１７（ａ）〜（ｄ）に示す工程では、第２の実施形態に係る半導体装置の製造方法における図８（ａ）〜（ｄ）に示す工程と同様にして、絶縁膜３１を間に挟んでチャネル領域３上にポリシリコン等からなるゲート電極１１９を形成するとともに、ゲート絶縁膜１３を間に挟んでウェル領域１１上にポリシリコン等からなるゲート電極１２０を形成する。ただし、第２の実施形態の方法と異なり、図１７（ｃ）に示す工程では、ポリシリコンからなる導電膜１１８の形成後に、導電膜１１８に不純物の導入を行わない。
【０１６９】
次に、図１８（ａ）に示す工程では、イオン注入法等により、Ｐ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をウェル領域１１内に形成する。次いで、サイドウォールスペーサ７をゲート電極１１９の側面上に形成するとともにサイドウォールスペーサ１５をゲート電極１２０の側面上に形成する。続いて、ゲート電極１１９、１２０及びサイドウォールスペーサ７、１５をマスクとして半導体基板１（チャネル領域３）内にＮ型不純物をイオン注入することにより、ソース及びドレイン領域８、１６をそれぞれ形成する。
【０１７０】
次に、図１８（ｂ）に示す工程では、半導体基板１の上面全体にシリコン酸化膜２６等の絶縁膜を形成した後、ＣＭＰ法等によりゲート電極１１９、１２０の上面が露出するまでシリコン酸化膜２６の上部を除去する。さらに、第１の素子領域１０１上に設けられたゲート電極１１９及び絶縁膜３１を除去してチャネル領域３を露出させ、この露出したチャネル領域３の上部にイオン注入法などを用いて選択的にＰ型不純物を導入することで、上部ゲート領域２を形成する。この一方で、ゲート電極１２０を除去し、第２の素子領域１０２上にゲート絶縁膜１３を露出させる。ゲート電極１１９とゲート電極１２０の除去とは、同時に行うことができる。
【０１７１】
次に、図１８（ｃ）に示す工程では、サイドウォールスペーサ７で囲まれた凹部内、及びサイドウォールスペーサ１５で囲まれた凹部内に公知の方法により金属又は導電性の金属化合物を埋め込む。次いで、余剰の金属又は導電性の金属化合物をＣＭＰ法等により除去した後、シリコン酸化膜２６をエッチングにより除去することで、上部ゲート領域２上にゲート電極６５を形成するとともに、ゲート絶縁膜１３上にゲート電極６６を形成する。
【０１７２】
次に、ソース及びドレイン領域８、１６上にシリサイド層９を形成する。続いて、半導体基板１の上面全体にゲート電極６５、６６を埋め込むように層間絶縁膜２８を形成する。次いで、ソース及びドレイン領域８上のシリサイド層９又はソース及びドレイン領域１６上のシリサイド層９に接続されるコンタクトプラグ２７をそれぞれ形成する。その後は図示しないが、公知技術を用いて、表面保護膜、電極接続のための配線層、及び外部接続用端子等を形成することにより、本実施形態の半導体装置を作製することができる。
【０１７３】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０及び第２のトランジスタ８０を問題なく動作させることができる。
【０１７４】
以上で説明した本実施形態の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１７５】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１７６】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するためには、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【０１７７】
このため、本実施形態の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１７８】
さらに、Ｎ型のチャネル領域３はゲート電極６５の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０１７９】
また、本実施形態に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、ゲート電極６５、６６の形成工程、シリサイド層９の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて安価に半導体装置を製造することができる。
【０１８０】
−第４の実施形態の変形例−
図１９は、本発明の第４の実施形態に係る半導体装置の変形例を示す断面図である。同図において、図１６に示す第４の実施形態に係る半導体装置と同様の部分には同一符号を付している。
【０１８１】
第４の実施形態に係る半導体装置では、第１のトランジスタ７０においてＰ型の上部ゲート領域２と金属等からなるゲート電極６５とが直接接しているが、本変形例の半導体装置では、図１９に示すように、上部ゲート領域２とゲート電極６５とは間に絶縁膜３１を挟んで接している。このため、本変形例の半導体装置では、ゲート電極６５と上部ゲート領域２とが直流的に絶縁されている。
【０１８２】
しかしながら、絶縁膜３１が容量絶縁膜となり、半導体基板１には容量を介してゲート電極６５から所望の電位を与えることができるので、本変形例の半導体装置は、第４の実施形態に係る半導体装置と同様に動作する。
【０１８３】
以上のような構成によれば、Ｐ型の上部ゲート領域２の電位がＮ型のチャネル領域３の電位より高くなった場合でも、ゲート電極６５からチャネル領域３へと大電流が漏れ出ることがなくなるので、回路設計の自由度を大きくすることができる。
【０１８４】
次に、以上のように構成された本変形例に係る半導体装置の製造方法について説明する。
【０１８５】
図２０（ａ）〜（ｄ）、図２１（ａ）〜（ｃ）は、本変形例の半導体装置の製造方法の一例を示す工程断面図である。これらの図において、図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｃ）と同様の部分については同一の符号を付し、その説明を一部簡略化する。
【０１８６】
まず、図２０（ａ）〜（ｄ）、図２１（ａ）に示す工程では、第４の実施形態に係る半導体装置の製造方法における図１７（ａ）〜（ｄ）、図１８（ａ）に示す工程と同様の処理を行う。
【０１８７】
次に、図２１（ｂ）に示す工程では、半導体基板１の上面全体にシリコン酸化膜２６等の絶縁膜を形成した後、ＣＭＰ法等によりゲート電極１１９、１２０の上面が露出するまでシリコン酸化膜２６の上部を除去する。
【０１８８】
次いで、第１の素子領域１０１上のゲート電極１１９を除去するとともに、第２の素子領域１０２上のゲート電極１２０を除去する。この際、絶縁膜３１、ゲート絶縁膜１３は除去されないので、絶縁膜３１及びゲート絶縁膜１３は露出することになる。次に、イオン注入法等を用いて絶縁膜３１を通してチャネル領域３の上部にＰ型不純物を選択的に導入することで、上部ゲート領域２を形成する。
【０１８９】
次に、図２１（ｃ）に示す工程では、ゲート電極１１９、１２０が形成されていた領域、すなわちサイドウォールスペーサ７で囲まれた凹部内、及びサイドウォールスペーサ１５で囲まれた凹部内に、公知の方法により金属又は導電性の金属化合物を埋め込む。次いで、余剰の金属又は導電性の金属化合物及びシリコン酸化膜２６を除去することで、絶縁膜３１上にゲート電極６５を形成するとともに、ゲート絶縁膜１３上にゲート電極６６を形成する。
【０１９０】
次に、ソース及びドレイン領域８、１６上にシリサイド層９を形成する。続いて、半導体基板１の上面全体にゲート電極６５、６６を埋め込むように層間絶縁膜２８を形成する。次いで、ソース及びドレイン領域８上のシリサイド層９又はソース及びドレイン領域１６上のシリサイド層９に接続されるコンタクトプラグ２７をそれぞれ形成する。その後は図示しないが、公知技術を用いて、表面保護膜、電極接続のための配線層、及び外部接続用端子等を形成することにより、本変形例の半導体装置を作製することができる。
【０１９１】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０及び第２のトランジスタ８０を問題なく動作させることができる。
【０１９２】
以上で説明した本変形例の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１９３】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１９４】
以上で説明した本変形例の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１９５】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１９６】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【０１９７】
このため、本変形例の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。
【０１９８】
特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１９９】
さらに、Ｎ型のチャネル領域３はゲート電極６５の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本変形例のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０２００】
また、本変形例の半導体装置において、上述のＪＦＥＴと、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）とが同一の半導体基板１上に形成される場合、チップ全体の面積を従来技術に比べて大幅に縮小できる。また、ＪＦＥＴとＭＩＳＦＥＴとが共通の工程で形成できる構成となっているので、両素子を別々に形成する場合に比べて製造コストを大幅に低減することができる。
【０２０１】
したがって、低周波雑音のアナログ回路及び論理回路を混載した半導体装置をより安価に、かつより小さい面積で実現することができる。
【０２０２】
本発明は、以上で説明した実施形態及びその変形例に限定されず、本発明の趣旨を逸脱しない範囲でこれらの半導体装置の構成を変更したものも含む。例えば、半導体基板１上にＭＩＳＦＥＴ（第２のトランジスタ８０）が形成されず、上述のＪＦＥＴ（第１のトランジスタ７０）で構成された回路のみが設けられていてもよい。この場合でも、従来の半導体装置に比べて低周波雑音が低減され、且つ面積が小さいという効果を発揮することができる。
【０２０３】
また、各実施形態及びそれらの変形例に係る半導体装置では、ソース及びドレイン領域８、１６等は半導体基板１内にイオン注入等によって不純物を導入することで形成されているが、不純物がin-situドーピングされた半導体層をＣＶＤ法等によって形成することで、ソース及びドレイン領域等を形成してもよい。
【０２０４】
また、本発明の趣旨を逸脱しない範囲で各実施形態及びそれらの変形例に係る半導体装置の構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０２０５】
本発明の半導体装置及びその製造方法は、アナログ回路と論理回路とを混載したＬＳＩ等に適用され、当該ＬＳＩは種々の電子機器に用いられる。
【符号の説明】
【０２０６】
１ 半導体基板
１ａ 基板部分
２ 上部ゲート領域
３ チャネル領域
４ 下部ゲート領域
５、１２ Ｎ型埋め込み領域
６、１４、１１９、１２０ ゲート電極
７、１５ サイドウォールスペーサ
８、１６ ソース及びドレイン領域
９、９ａ、１９、４０、４２ シリサイド層
１１ ウェル領域
１３ ゲート絶縁膜
１３ａ、３１ 絶縁膜
１７ 低濃度ドレイン領域
１８ Ｈａｌｏ注入領域
２１、２２ａ、２２ｂ 素子分離領域
２６ シリコン酸化膜
２７ コンタクトプラグ
２８ 層間絶縁膜
６５、６６ ゲート電極
７０ 第１のトランジスタ
８０ 第２のトランジスタ
１０１ 第１の素子領域
１０２ 第２の素子領域
１１７、１１８ 導電膜
１３１、１３１’、１３１'' 上部ゲート領域
【技術分野】
【０００１】
本明細書に記載された技術は、半導体装置及びその製造方法に係り、特に、微小信号を増幅するアナログ回路、又はアナログ回路とデジタル回路等との混載ＬＳＩ等として用いられる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、アナログ回路やＬＳＩに用いられる半導体装置は、半導体基板上に絶縁膜を介してゲート電極が形成され、半導体基板の上面近傍のうちゲート電極下に位置する部分にチャネルが形成される構成、すなわちmetal-inasulator-semiconductor(ＭＩＳ)構造を有していた。
【０００３】
このような構成を有する半導体装置について、図面を参照しながら以下に説明する（例えば、特許文献１参照）。
【０００４】
図２２は、従来の半導体装置を示す断面図である。同図において、従来の半導体装置は、半導体基板２００上にゲート絶縁膜２０１を挟んで形成されたゲート電極２０２と、半導体基板２００のうちゲート電極２０２の両端部の下に位置する領域にそれぞれ形成されたlightly doped drain(ＬＤＤ)領域２０３と、半導体基板２００のうちゲート電極２０２の両側方に位置する領域であってＬＤＤ領域２０３の外側に形成されたソース及びドレイン領域２０４とを備えている。
【０００５】
半導体基板２００の上面部分のうちゲート電極２０２の直下に位置し、２つのＬＤＤ領域２０３に挟まれた領域にチャネルが形成される。
【０００６】
ここで、微細なサブミクロンチャネルを有する半導体装置では、一般的に短チャネル効果といわれる閾値電圧の低下が顕著になる。このため、閾値電圧の低下を防止する目的で、ＬＤＤ領域２０３に隣接するチャネルの一部またはチャネルの下部に、Ｈａｌｏ注入領域２０５と呼ばれる、チャネル領域と同一導電型でチャネル領域よりも不純物濃度が濃い領域を形成することが多い。
【０００７】
しかしながら、Ｈａｌｏ注入領域２０５を形成する場合、電流ミラー回路などのアナログ回路の特性に影響を及ぼすアーリー電圧の低下が問題となる。そのため、従来はＨａｌｏ注入領域２０５を設けない半導体装置でアナログ回路を構成することで、アーリー電圧の低下を抑制していた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００３−５０９８６３号公報
【特許文献２】特開平０３−１４２８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置である表面ゲート型電界効果トランジスタ（具体的にはＭＩＳＦＥＴ）においては、チャネルが半導体基板の上面近くに形成される。このため、従来の半導体装置では、半導体基板とゲ−ト酸化膜との間に生じる界面準位によって電子の捕獲や放出が起こり、その結果、低周波雑音が大きくなりやすい。そこで、素子面積当りの電流密度の増加を抑制して雑音を低減しようとすると、微小な電気信号を増幅するようなアナログ回路に従来の半導体装置を用いた場合、素子面積を大きくしなければならず、ひいてはチップ面積が増大するという不具合が生じる。
【００１０】
一方、低周波雑音が小さい素子として接合型電界効果トランジスタが知られているが、接合型電界効果トランジスタは素子面積が比較的大きい。例えば、ゲートがＰＮ接合でなく、ショットキー接合を用いる点で、接合型電界効果トランジスタの一種と考えられるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）を縮小化した従来例として、特許文献２に開示された構成があるが、半導体基板上面における実効ゲート寸法（実際にゲートとして機能する部分の寸法）は小さいものの、ゲート電極自体の平面寸法は大きく、ゲート電極とソース及びドレイン電極との間隔を確保すると素子としての面積縮小効果は小さくなる。
【００１１】
また、この従来例では、接合型電界効果トランジスタの製造工程と、論理回路を構成する表面ゲート型電界効果トランジスタの製造工程とで共通化できる工程が少ないので、アナログ回路と論理回路とを混載する場合には製造コストが増大するおそれがある。
【００１２】
そこで、本発明は、上記の課題に鑑みて、ＰＮ接合型電界効果トランジスタ（ＪＦＥＴ）において、低周波雑音が低減されるとともに、素子面積の小さい半導体装置及びその製造方法を製造コストを増大させずに提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一例に係る半導体装置は、半導体基板における第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置であって、前記ＪＦＥＴは、前記半導体基板内に形成された第１導電型の下部ゲート領域と、前記下部ゲート領域上に形成された第２導電型のチャネル領域と、前記チャネル領域とＰＮ接合を形成するように前記チャネル領域上に形成された第１導電型の上部ゲート領域と、前記下部ゲート領域上であって前記チャネル領域の両側に位置する第２導電型の第１のソース及びドレイン領域と、前記上部ゲート領域上に形成された第１のゲート電極と、前記第１のゲート電極の両側面上に形成された第１のサイドウォールスペーサとを有しており、前記上部ゲート領域と前記第１のソース及びドレイン領域とは、前記チャネル領域のうち前記第１のサイドウォールスペーサの下に位置する部分を挟んで互いに離間しており、前記第１のソース及びドレイン領域は、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に形成されている。
【００１４】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。また、ゲート電極を形成する際やソース及びドレイン領域を形成する際に位置合わせズレを考慮したマージンを取る必要がないので、従来の半導体装置に比べてＪＦＥＴで構成された回路の面積を大幅に縮小することができる。また、上部ゲート領域がチャネル領域と第１のゲート電極との間に設けられているので、半導体基板の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも同じ動作電流密度で比較した場合の低周波雑音を低減することができる。このように、当該半導体装置によれば、低周波雑音が低減され、ＭＩＳＦＥＴと同程度まで素子面積が縮小できるので、アナログ回路等に好ましく用いることができる。
【００１５】
また、前記半導体基板における第２の素子領域上に設けられたＭＩＳＦＥＴをさらに備え、前記ＭＩＳＦＥＴは、前記半導体基板内に形成された第１導電型の半導体領域と、前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側面上に形成された第２のサイドウォールスペーサと、ゲート長方向における前記第２のゲート電極の両側方に位置する領域に形成された第２導電型の第２のソース及びドレイン領域とを有していてもよい。
【００１６】
この場合、ＪＦＥＴの素子面積を縮小できることにより、半導体装置全体の面積を縮小することができる。さらに、ＪＦＥＴとＭＩＳＦＥＴの製造工程の一部を共通化することができるので、ＪＦＥＴで構成された回路とＭＩＳＦＥＴで構成された回路との混載ＬＳＩを、両素子を別々に作製する場合に比べて低コストで製造することができる。
【００１７】
また、本発明の半導体基板の製造方法は、第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置の製造方法であって、前記第１の素子領域において第１導電型の下部ゲート領域を形成する工程（ａ）と、前記第１の素子領域において前記下部ゲート領域の上に第２導電型のチャネル領域を形成する工程（ｂ）と、前記第１の素子領域において、第１導電型の不純物を導入することによって前記チャネル領域上に、前記チャネル領域とＰＮ接合を形成する第１導電型の上部ゲート領域を形成する工程（ｃ）と、前記チャネル領域上に第１のゲート電極を形成する工程（ｄ）と、前記第１のゲート電極の両側面上に第１のサイドウォールスペーサを形成する工程（ｅ）と、前記チャネル領域のうち、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に、前記上部ゲート領域と離間した第２導電型の第１のソース及びドレイン領域を形成する工程（ｆ）とを備えている。
【００１８】
この方法によれば、工程（ｆ）でチャネル領域内に第１のソース及びドレイン領域を自己整合的に形成することができる。このため、第１のソース及びドレイン領域を形成する際にマージンを取る必要がなく、素子面積が縮小されたＪＦＥＴを形成することができる。また、チャネル領域上に上部ゲート領域を形成するので、チャネル領域を半導体基板の上面から離れた位置に形成することができ、低周波雑音が低減されたＪＦＥＴを作製することが可能となる。
【００１９】
また、このＪＦＥＴとＭＩＳＦＥＴとを混載する場合には、第１のソース及びドレイン領域と第２のソース及びドレイン領域とを同一工程で形成する等、ＪＦＥＴとＭＩＳＦＥＴとを共通の工程により作製することができるので、ＪＦＥＴとＭＩＳＦＥＴとを別々に形成する場合に比べて製造コストを低減することができる。
【発明の効果】
【００２０】
本発明の半導体装置及びその製造方法によれば、アナログ回路等を構成するＪＦＥＴの素子面積を低減することができる。さらに、ＪＦＥＴで構成された回路とＭＩＳＦＥＴで構成された回路との混載を容易にし、製造コストの低減も併せて図ることができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図５】図５（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図７】図７は、本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１０】図１０は、本発明の第２の実施形態に係る半導体装置の変形例を示す断面図である。
【図１１】図１１（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図１３】図１３は、本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１６】図１６は、本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図１７】図１７（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１９】図１９は、本発明の第４の実施形態に係る半導体装置の変形例を示す断面図である。
【図２０】図２０（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の変形例の製造方法の一例を示す断面図である。
【図２２】図２２は、従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態における半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
−半導体装置の構成−
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。同図に示すように、本実施形態の半導体装置においては、例えばシリコン等からなる半導体基板１に、第１の素子領域１０１と第２の素子領域１０２とが形成されている。第１の素子領域１０１上にはＪＦＥＴである第１のトランジスタ７０が形成され、第２の素子領域１０２上にはＭＩＳＦＥＴである第２のトランジスタ８０が形成されている。
【００２４】
なお、本明細書において、第１の素子領域１０１とは、半導体基板１の上部であって、第１のトランジスタ７０を形成するための領域内に形成された部分を指し、第２の素子領域１０２とは、半導体基板１の上部であって、第２のトランジスタ８０を形成するための領域内に形成された部分を指すものとする。
【００２５】
半導体基板１内には、Ｐ型の基板部分１ａ、基板部分１ａ上のＮ型埋め込み領域５、Ｎ型埋め込み領域５上のＰ型の下部ゲート領域４、下部ゲート領域４上のＮ型のチャネル領域３、チャネル領域３上のＰ型の上部ゲート領域２、及び下部ゲート領域４上のＮ型のソース及びドレイン領域８が形成されている。
【００２６】
第１のトランジスタ７０は、第１の素子領域１０１内にそれぞれ形成された上述の下部ゲート領域４、チャネル領域３、上部ゲート領域２、及びソース及びドレイン領域８と、上部ゲート領域２上に形成されたＰ型ポリシリコン等からなるゲート電極６と、ソース及びドレイン領域８上とゲート電極６上とにそれぞれ形成されたシリサイド層９、４０と、ゲート電極６及びシリサイド層９の側面上に形成されたサイドウォールスペーサ７とを有している。
【００２７】
ゲート電極６のゲート長方向の幅は、例えば数１０ｎｍ〜数μｍ程度である。また、サイドウォールスペーサ７は、シリコン酸化物等の絶縁体で構成され、そのゲート長方向の幅は、例えば数１０ｎｍ〜１００ｎｍ程度である。
【００２８】
ソース及びドレイン領域８はゲート長方向においてゲート電極６両側方であって、サイドウォールスペーサ７の外側を含む領域に形成されている。ソース及びドレイン領域８のＮ型不純物濃度は、１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3程度である。各々に印加される電圧に応じて、ソース及びドレイン領域８の一方がソース領域となり、他方がドレイン領域となる。また、チャネル領域３は２つのソース及びドレイン領域８に挟まれており、上部ゲート領域２の側面及び底面はチャネル領域３に囲まれている。
【００２９】
チャネル領域３に含まれるＮ型不純物の濃度はソース及びドレイン領域８のＮ型不純物の濃度よりも低く、例えば１×１０16ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3程度である。
【００３０】
上部ゲート領域２は、チャネル領域３とＰＮ接合するようにチャネル領域３上に形成されている。上部ゲート領域２に含まれるＰ型不純物の濃度は、例えば１×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3程度である。
【００３１】
また、半導体基板１の第２の素子領域１０２内には、基板部分１ａ上のＮ型埋め込み領域１２、Ｎ型埋め込み領域１２上のＰ型のウェル領域（半導体領域）１１、ウェル領域１１上のＮ型のソース及びドレイン領域１６、Ｎ型の低濃度ドレイン領域１７、低濃度ドレイン領域１７の一部を覆うＰ型のＨａｌｏ注入領域１８がそれぞれ形成されている。
【００３２】
第２のトランジスタ８０は、ウェル領域１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたポリシリコン等からなるゲート電極１４と、上述のソース及びドレイン領域１６、低濃度ドレイン領域１７、及びＨａｌｏ注入領域１８と、ソース及びドレイン領域１６上とゲート電極１４上とにそれぞれ形成されたシリサイド層１９、４２と、ゲート電極１４の側面上に形成されたサイドウォールスペーサ１５とを有している。
【００３３】
ゲート電極１４のゲート長方向の幅（すなわちゲート長）は、例えば数１０ｎｍ〜数μｍ程度である。ゲート電極１４は、Ｎ型不純物を含んでいてもよい。ゲート電極１４とゲート電極６とはポリシリコン等、互いに同じ材料で構成されている。
【００３４】
また、後述のように、サイドウォールスペーサ１５とサイドウォールスペーサ７とは同一の絶縁膜を加工することで形成される。このため、サイドウォールスペーサ１５の構成材料は、サイドウォールスペーサ７と同様である。また、サイドウォールスペーサ７、１５のゲート長方向断面の形状は共に上方から下方に向かって厚みがやや厚くなるＩ字型である。
【００３５】
ソース及びドレイン領域１６は、ゲート長方向においてゲート電極１４の両側方であって、サイドウォールスペーサ１５の外側を含む領域に形成されており、そのＮ型不純物濃度は１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3程度である。後述するように、ソース及びドレイン領域８、１６を同時に形成する場合、ソース及びドレイン領域８、１６の深さ及び不純物濃度とはほぼ等しくなる。各々に印加される電圧に応じて、ソース及びドレイン領域１６の一方がソース領域となり、他方がドレイン領域となる。
【００３６】
低濃度ドレイン領域１７は、ゲート電極１４の両側方下に位置し、各ソース及びドレイン領域１６の内側（ゲート電極１４側）側面に接している。低濃度ドレイン領域１７は、ソース及びドレイン領域１６よりも低濃度でＮ型不純物を含んでおり、その不純物濃度は例えば１×１０17ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3程度である。
【００３７】
Ｈａｌｏ注入領域１８は、いわゆる短チャネル効果を防止するために設けられており、ゲート電極１４直下のチャネル領域と同じ導電型で、且つチャネル領域（及びウェル領域１１）よりも高濃度のＰ型不純物を含んでいる。このＨａｌｏ注入領域１８は、各低濃度ドレイン領域１７の内側面（ゲート電極側面）を覆うように設けられている。Ｈａｌｏ注入領域１８が含むＰ型不純物の濃度は例えば１×１０17ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3程度である。
【００３８】
半導体基板１の第１の素子領域１０１と第２の素子領域１０２との間は、基板部分１ａの上部に達する深い素子分離領域２１によって分離されている。また、第１の素子領域１０１及び第２の素子領域１０２は、それぞれ他の同じ素子（図示せず）と浅い素子分離領域２２ａ、２２ｂにより分離されている。深い素子分離領域２１及び浅い素子分離領域２２ａ、２２ｂはそれぞれ半導体基板１に形成された溝内に埋め込まれたシリコン酸化物等により構成されている。
【００３９】
また、半導体基板１の全面上には層間絶縁膜２８が形成されている。シリサイド層９、１９上（ソース及びドレイン領域８、１６上）には、層間絶縁膜２８を貫通するコンタクトプラグ２７が形成されている。
【００４０】
なお、以上で説明した半導体装置において、Ｎ型埋め込み領域５、１２は、第１のトランジスタ７０及び第２のトランジスタ８０をそれぞれ基板部分１ａと電気的に分離するためのものである。上述の素子分離領域２１は、必ずしもＮ型埋め込み領域５を貫通していなくてもよい。また、Ｎ型埋め込み領域５、１２を同時に形成してもよい。さらに、各シリサイド層９、１９及び第２の素子領域１０２のＨａｌｏ注入領域１８は必ずしも形成されていなくてもよい。
【００４１】
第１のトランジスタ７０では、通常のアナログ回路で使用する場合、特に、上部ゲート領域２、及び下部ゲート領域４とチャネル領域３のＰＮ接合間には、常に逆バイアスになるよう電圧が与えられており、ゲート電極６にはほとんど電流が流れない。さらにゲート−ソース間に所定の負の電圧を印加して、上部ゲート領域２、及び下部ゲート領域４に挟まれたチャネル領域３を空乏化することにより、ソース及びドレイン領域８間に所定の電圧を印加しても電流が流れなくなり、半導体装置はオフ状態となる。
【００４２】
一方、ゲート−ソース間に負の電圧で、かつ、半導体装置をオフ状態にする所定のゲート電圧よりも大きい電圧、すなわち絶対値としては上記のオフ状態にするための所定のゲート電圧より小さい電圧、をゲート電極６に印加すると、ソース及びドレイン領域８の一方（ドレイン領域）から他方（ソース領域）へとチャネル領域３を介して電流が流れ、オン状態となる。
【００４３】
第２のトランジスタ８０では、２つのソース及びドレイン領域１６間に所定の電圧を印加した状態でゲート電極１４に正の電圧を印加することでオン状態となり、ソース及びドレイン領域１６間に電流が流れる。ウェル領域１１のうち、２つのソース及びドレイン領域１６に挟まれた、ゲート電極１４の直下に位置する部分はキャリア（ここでは電子）が走行するチャネル領域となる。
【００４４】
−半導体装置の製造方法−
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。
【００４５】
まず、図２（ａ）に示す工程では、Ｐ型シリコン等からなる半導体基板１の所定の領域にそれぞれ浅い溝及び深い溝を形成する。次いで、第１の素子領域１０１と第２の素子領域１０２との間に形成された深い溝内にシリコン酸化物等からなる誘電体膜を埋め込んで素子分離領域２１を形成するとともに、浅い溝内にシリコン酸化物等からなる誘電体膜を埋め込んで素子分離領域２２ａ、２２ｂを形成する。これらの誘電体膜は堆積後、chemical mechanical polishing（ＣＭＰ）法等の方法によって平坦化される。
【００４６】
次に、図２（ｂ）に示す工程では、イオン注入等の公知の方法によって半導体基板１の第１の素子領域１０１にＮ型不純物を導入することでＮ型埋め込み領域５を形成した後、Ｎ型埋め込み領域５の上部にＰ型不純物を導入することで下部ゲート領域４を形成する。また、半導体基板１の第２の素子領域１０２にＮ型埋め込み領域１２を形成した後、Ｎ型埋め込み領域１２の上部にＰ型不純物を導入することで、Ｐ型のウェル領域１１を形成する。
【００４７】
本工程で、Ｎ型埋め込み領域５とＮ型埋め込み領域１２とは同時に形成することもでき、下部ゲート領域４とウェル領域１１とは同時に形成することもできる。
【００４８】
なお、半導体基板１のうちＮ型埋め込み領域５、１２の下に位置する領域は、便宜的に基板部分１ａと呼ぶものとする。
【００４９】
次いで、イオン注入等によって下部ゲート領域４の上部に選択的にＮ型不純物を導入することで、Ｎ型のチャネル領域３を形成する。
【００５０】
次に、図２（ｃ）に示す工程では、chemichal vapor deposition(ＣＶＤ)法等を用いて、半導体基板１の上面全体にシリコン酸化物等からなり、膜厚が例えば０.数ｎｍ〜数ｎｍ程度の絶縁膜１３ａと、ポリシリコン等の導電体からなり、膜厚が例えば数ｎｍ〜数１０ｎｍ程度の導電膜１１７とを順次形成する。次いで、公知のエッチング等により絶縁膜１３ａ及び導電膜１１７のうち第１の素子領域１０１上に形成された部分を除去し、絶縁膜１３ａ及び導電膜１１７を半導体基板１の第２の素子領域１０２上に残す。
【００５１】
次に、図２（ｄ）に示す工程では、ＣＶＤ法等により、再びポリシリコン等からなり、膜厚が数１０ｎｍ〜数１００ｎｍ程度の導電膜１１８を半導体基板１の上面上及び導電膜１１７上に形成する。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１７、１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する（図示せず）。
【００５２】
次に、図２（ｅ）に示す工程では、ドライエッチング法などにより、第１の素子領域１０１上において導電膜１１８を、第２の素子領域１０２上において導電膜１１７、１１８及び絶縁膜１３ａをそれぞれ選択的に除去することで、チャネル領域３上にゲート電極６を形成するとともに、ウェル領域１１上にゲート絶縁膜１３及びゲート電極１４を形成する。
【００５３】
次に、図３（ａ）に示す工程では、第２の素子領域１０２（ウェル領域１１）に必要に応じてゲート電極１４をマスクとして用いた不純物イオンの注入を行うことにより、Ｐ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をそれぞれ形成する。続いて、半導体基板１上及びゲート電極６、１４上にシリコン窒化膜等を形成してから当該シリコン窒化膜等を異方性エッチングによりエッチバックすることにより、サイドウォールスペーサ７をゲート電極６の両側面上に形成するとともに、サイドウォールスペーサ１５をゲート電極１４の両側面上に形成する。
【００５４】
続いて、ゲート電極６、１４及びサイドウォールスペーサ７、１５をマスクとして半導体基板１内にＮ型不純物をイオン注入する。これにより、半導体基板１（具体的にはチャネル領域３）のうち、ゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域にソース及びドレイン領域８を形成するとともに、半導体基板１（具体的には低濃度ドレイン領域１７及びウェル領域１１）のうち、ゲート電極１４の両側方であってサイドウォールスペーサ１５の外側を含む領域にソース及びドレイン領域１６を形成する。
【００５５】
次に、熱処理を行って半導体基板１内及びゲート電極６、１４内に含まれる不純物を活性化する。この活性化の際に、ゲート電極６に接触したチャネル領域３の上面近傍部分に、ゲート電極６に添加されたＰ型不純物が拡散されることによって、Ｐ型の上部ゲート領域２が形成される。チャネル領域３へのＰ型不純物の拡散は、ゲート電極６の形成後、別個に行ってもよい。
【００５６】
次に、図３（ｂ）に示す工程で、半導体基板１上にゲート電極６、１４を埋め込むように絶縁膜（シリコン酸化膜２６）を形成した後、公知の方法によってゲート電極６、１４の上面が露出するまでシリコン酸化膜２６を研磨する。
【００５７】
さらに、第２の素子領域１０２の上方のみをマスク（図示せず）で覆った状態でゲート電極６の上部を選択的に除去した後、当該マスク及び残存するシリコン酸化膜２６を除去する。ここで、露出したゲート電極６の上部には図３（ａ）に示す工程でソース及びドレイン領域８、１６の形成時にＮ型不純物が導入されるので、必要に応じて当該部分を除去することで、上部ゲート電極３に安定して電圧を印加することができるようになる。
【００５８】
次に、図３（ｃ）に示す工程で、ゲート電極６、１４上にシリサイド層４０、４２をそれぞれ形成するとともに、ソース及びドレイン領域８、１６上にシリサイド層９、１９をそれぞれ形成する。次いで、半導体基板１の上面全体に層間絶縁膜２８を形成した後、層間絶縁膜２８を貫通し、シリサイド層９、１９にそれぞれ接続するコンタクトプラグ２７を形成する。その後は図示しないが、周知技術を用いて、表面保護膜、電極等との接続を取るための配線層、及び外部接続用端子等を形成することにより、半導体装置を作製できる。
【００５９】
なお、図２（ｃ）、（ｄ）に示す工程において、絶縁膜１３ａを形成した直後に絶縁膜１３ａの一部を選択的に除去する際には、絶縁膜１３ａ上に保護膜として導電膜１１７を設ける例を説明したが、エッチングによるダメージがゲート絶縁膜となる絶縁膜１３ａの信頼性に影響を与えない場合には、導電膜１１７を設けなくてもよい。この場合、ゲート電極６、１４形成用のポリシリコンを第１の素子領域１０１上及び第２の素子領域１０２上に堆積等することによってゲート電極６、１４を同時に形成できる。
【００６０】
また、図３（ｂ）に示す工程では、上記したように、ゲート電極６のうち、ソース及びドレイン領域８の形成時にＮ型不純物が導入された部分を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【００６１】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして、第２のトランジスタ８０をＭＩＳＦＥＴとして問題なく動作させることができる。
【００６２】
−本実施形態の半導体装置及び製造方法の効果−
以上で説明した本実施形態の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【００６３】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。また、ゲート電極６が平面的に見てソース及びドレイン領域８と重なることがない。なお、サイドウォールスペーサ７の断面形状はＩ字状であれば好ましいが、平面的に見てソース及びドレイン領域８と大きく重なっていなければ、Ｌ字状等であってもよい。
【００６４】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【００６５】
このため、本実施形態の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【００６６】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、微小な電気信号を扱うアナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。このように、アナログ回路と論理回路等を半導体基板上に混載した半導体装置全体のチップサイズを従来よりも大幅に縮小することができる。
【００６７】
また、本実施形態の半導体装置において、上述のＪＦＥＴと、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）とが同一の半導体基板１上に形成される場合、チップ全体の面積を従来技術に比べて大幅に縮小できる。また、後述のように、ＪＦＥＴとＭＩＳＦＥＴとが共通の工程で形成できる構成となっているので、両素子を別々に形成する場合に比べて製造コストを大幅に低減することができる。
【００６８】
また、本実施形態に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、各シリサイド層の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【００６９】
また、本実施形態の方法によれば、Ｐ型の上部ゲート領域２を形成するための専用の工程が不要となることによっても工程数の削減が図られている。
【００７０】
以上のように、本実施形態の半導体装置及びその製造方法によれば、低周波雑音が低減されたアナログ回路を小さい面積で作製できるとともに、アナログ回路と論理回路とが混載された半導体装置をより安価に、且つ、より小さい面積で実現することができる。
【００７１】
−第１の実施形態の変形例−
図４は、本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。同図において、図１に示す第１の実施形態に係る半導体装置と同様の部分には同一符号を付している。
【００７２】
第１の実施形態に係る半導体装置では、上述のように、第１の素子領域１０１において、Ｎ型のチャネル領域３上にＰ型のゲート電極６を形成し、このゲート電極６からチャネル領域３へＰ型不純物を拡散させることによってチャネル領域３の上部にＰ型の上部ゲート領域２が形成される。
【００７３】
これに対し、本変形例に係る半導体装置では、半導体基板１の第１の素子領域１０１の上面部分に予めＰ型の上部ゲート領域１３１（図５（ｂ）参照）を形成しておき、ゲート電極６の形成の際に上部ゲート領域１３１の一部を除去することで、上部ゲート領域２が形成される。
【００７４】
このため、図４に示すように、本変形例に係る半導体装置では、第１の素子領域１０１上に形成された第１のトランジスタ７０において、ゲート電極６と上部ゲート領域２との界面の位置よりもサイドウォールスペーサ７と半導体基板１（チャネル領域３）との界面の位置の方が低くなっている。また、第２の素子領域１０２上に形成された第２のトランジスタ８０において、ゲート絶縁膜１３とウェル領域１１との界面の位置よりもサイドウォールスペーサ１５と半導体基板１（低濃度ドレイン領域１７）との界面の位置の方が低くなっている。なお、上部ゲート領域２の厚さは数１０ｎｍ以下程度であり、上部ゲート領域２は、単結晶シリコン等からなる半導体基板１と、ゲート電極６を構成するポリシリコン膜との界面の上下両側に広がっている。
【００７５】
次に、以上のように構成された本変形例に係る半導体装置の製造方法について説明する。図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法の一例を示す断面図である。
【００７６】
まず、図５（ａ）に示す工程では、図２（ａ）に示す工程と同様にして、半導体基板１内に素子分離領域２１、２２ａ、２２ｂを形成する。
【００７７】
次に、図５（ｂ）に示す工程では、イオン注入等の方法により半導体基板１内にＮ型埋め込み領域５、下部ゲート領域４、Ｎ型埋め込み領域１２、及びＰ型のウェル領域１１を形成する。
【００７８】
次いで、イオン注入等によって下部ゲート領域４の上部に選択的にＮ型不純物を導入することで、Ｎ型のチャネル領域３を形成する。続いて、Ｐ型不純物のイオン注入により、チャネル領域３の上部に、Ｐ型の上部ゲート領域１３１を形成する。
【００７９】
次に、図５（ｃ）に示す工程では、図２（ｃ）に示す工程と同様の方法により、半導体基板１の上面全体にシリコン酸化物等からなり、膜厚が例えば０．数ｎｍ〜数ｎｍ程度の絶縁膜１３ａと、ポリシリコン等の導電体からなり、膜厚が例えば数ｎｍ〜数１０ｎｍ程度の導電膜１１７とを順次形成する。次いで、絶縁膜１３ａ及び導電膜１１７のうち第１の素子領域１０１上に形成された部分を除去し、絶縁膜１３ａ及び導電膜１１７を半導体基板１の第２の素子領域１０２上に残す。
【００８０】
次に、図５（ｄ）に示す工程で、再びポリシリコン等からなり、膜厚が数１０ｎｍ〜数１００ｎｍ程度の導電膜１１８を半導体基板１の上面上及び導電膜１１７（図示省略）上に形成する。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１７、１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する（図示せず）。
【００８１】
なお、本変形例では、上部ゲート領域１３１を絶縁膜１３ａの形成前に形成したが、これに代えて、図５（ｃ）に示す工程において、第１の素子領域１０１上の導電膜１１７及び絶縁膜１３ａを除去後、イオン注入法などを用いて、第１の素子領域１０１の半導体基板１の上面部にＰ型の上部ゲート領域１３１’を形成してもよい。
【００８２】
あるいは、図５（ｄ）に示す工程において、ポリシリコンからなる導電膜１１８の形成後、イオン注入法などを用いて、第１の素子領域１０１上の導電膜１１８の下部から半導体基板１（チャネル領域３）の上面部に亘ってＰ型の上部ゲート領域１３１''を形成してもよい。
【００８３】
次に、図５（ｅ）に示す工程では、ドライエッチング法などにより導電膜１１７、１１８をパターンニングしてゲート電極６、１４を形成する。これに引き続いて、上部ゲート領域１３１（及び場合によってはチャネル領域３の上面部）のうちゲート電極６の直下に位置する領域を除く部分と、絶縁膜１３ａ及びウェル領域１１上面部のうちゲート電極１４の直下に位置する領域を除く部分とを除去する。上部ゲート領域１３１及びウェル領域１１の除去量（すなわち、半導体基板１における除去深さ）は、例えば１０ｎｍ〜１００ｎｍ程度とすることが好ましい。なお、上部ゲート領域１３１のうちゲート電極６下に残された部分を便宜的に上部ゲート領域２と表記する。
【００８４】
次に、図６（ａ）に示す工程で、第２の素子領域１０２に必要に応じてＰ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をそれぞれ形成する。続いて、半導体基板１上及びゲート電極６、１４上にシリコン窒化膜等を形成してから当該シリコン窒化膜等を異方性エッチングによりエッチバックすることにより、サイドウォールスペーサ７をゲート電極６の両側面上に形成するとともに、サイドウォールスペーサ１５をゲート電極１４の両側面上に形成する。
【００８５】
続いて、ゲート電極６、１４及びサイドウォールスペーサ７、１５をマスクとして半導体基板１内にＮ型不純物をイオン注入する。これにより、半導体基板１（具体的にはチャネル領域３）のうち、ゲート電極６の両側方であってサイドウォールスペーサ７の外側に位置する領域にソース及びドレイン領域８を形成するとともに、半導体基板１（具体的にはウェル領域１１）のうち、ゲート電極１４の両側方であってサイドウォールスペーサ１５の外側に位置する領域にソース及びドレイン領域１６を形成する。
【００８６】
次に、熱処理を行って半導体基板１内及びゲート電極６、１４内に含まれる不純物を活性化する。この活性化の際に、Ｐ型の上部ゲート領域２中のＰ型不純物がＮ型のチャネル領域３の上部、及びゲート電極６の下面近傍部に拡散する。
【００８７】
次に、図６（ｂ）に示す工程で、半導体基板１上にゲート電極６、１４を埋め込むようにシリコン酸化膜２６を形成した後、公知の方法によってゲート電極６、１４の上面が露出するまでシリコン酸化膜２６を研磨する。次いで、第１の実施形態に係る方法と同様に、ゲート電極６の上部を選択的に除去した後、シリコン酸化膜２６を除去する。
【００８８】
次に、図６（ｃ）に示す工程で、ゲート電極６、１４上にシリサイド層４０、４２をそれぞれ形成するとともに、ソース及びドレイン領域８、１６上にシリサイド層９、１９をそれぞれ形成する。次いで、半導体基板１の上面全体に層間絶縁膜２８を形成した後、層間絶縁膜２８を貫通し、シリサイド層９、１９にそれぞれ接続するコンタクトプラグ２７を形成する。その後は図示しないが、周知技術を用いて、表面保護膜、電極等との接続を取るための配線層、及び外部接続用端子等を形成することにより、本変形例に係る半導体装置を作製できる。
【００８９】
なお、図５（ｃ）、（ｄ）に示す工程において、絶縁膜１３ａを形成した直後に絶縁膜１３ａの一部を選択的に除去する際には、絶縁膜１３ａ上に保護膜として導電膜１１７を設ける例を説明したが、エッチングによるダメージがゲート絶縁膜となる絶縁膜１３ａの信頼性に影響を与えない場合には、導電膜１１７を設けなくてもよい。この場合、ゲート電極６、１４形成用のポリシリコンを第１の素子領域１０１上及び第２の素子領域１０２上に堆積等することによってゲート電極６、１４を同時に形成できる。
【００９０】
また、図６（ｂ）に示す工程では、上記したように、ソース及びドレイン領域８の形成時にＮ型不純物が導入された、ゲート電極６の上部を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【００９１】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして問題なく動作させることができる。
【００９２】
以上で説明した本実施形態の半導体装置では、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）と同一の半導体基板１上に形成されたＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【００９３】
この構成によれば、上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の厚さ程度まで小さくすることができる。また、ゲート電極６が平面的に見てソース及びドレイン領域８と重なることがない。なお、サイドウォールスペーサ７の断面形状はＩ字状であれば好ましいが、平面的に見てソース及びドレイン領域８と大きく重なっていなければ、Ｌ字状等であってもよい。
【００９４】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【００９５】
このため、本変形例に係る半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【００９６】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等をＭＩＳＦＥＴで構成する場合に比べて低周波雑音が大幅に抑制されたアナログ等の回路を、従来のＪＦＥＴを用いた場合に比べてより小さいチップ面積で実現することが可能となる。
【００９７】
また、本変形例の製造方法においても、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本変形例の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【００９８】
以上のように、本変形例の半導体装置及びその製造方法によっても、第１の実施形態に係る半導体装置及びその製造方法と同様に、低周波雑音が低減されたアナログ回路と、論理回路とが混載された半導体装置をより安価に、且つ、より小さい面積で実現することができる。
【００９９】
また、本変形例に係る方法によれば、第１の実施形態に係る方法と異なり、ゲート電極６、１４を形成用の導電膜１１８を形成する前に予めＰ型の上部ゲート領域１３１を形成している。このため、図５（ｄ）に示す工程で導電膜１１８にＰ型不純物を導入する際に製造上のバラツキ等によって、意図しないＰ型不純物の半導体基板１への拡散が生じた場合であっても、当該拡散による素子特性への影響を第１の実施形態に係る方法に比べて小さくすることができる。
【０１００】
なお、図５（ｂ）に示す工程では、上部ゲート領域１３１は第１の素子領域１０１上全体に形成されるが、ゲート電極６の形成時に上部ゲート領域１３１のうちゲート電極６下に設けられた部分以外の部分は除去されるので、その後の熱処理によって余分なＰ型不純物がチャネル領域３等に導入されることはない。このため、本変形例に係る方法によれば、第１のトランジスタ７０の素子特性をより安定化させることができる。
【０１０１】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体装置を示す断面図である。同図において、図１に示す第１の実施形態に係る半導体装置と同様の部分については同一の符号を付し、その部分の説明は一部簡略化する。
【０１０２】
図１に示す第１の実施形態に係る半導体装置では、ゲート電極６とＰ型の上部ゲート領域２とが直接接しているのに対し、図７に示す本実施形態に係る半導体装置では、ゲート電極６と上部ゲート領域２とが絶縁膜３１を介して接している。このため、本実施形態の半導体装置では、第１のトランジスタ７０においてゲート電極６と半導体基板１（上部ゲート領域２）とが直流的に絶縁されている。
【０１０３】
この絶縁膜３１は、例えばゲート絶縁膜１３と同じ材料で構成され、ゲート絶縁膜１３と同じ厚さであってもよい。この場合、後述のように絶縁膜３１をゲート絶縁膜１３と同時に形成できるので、好ましい。その他の構成は、本実施形態の半導体装置と第１の実施形態の半導体装置とでほぼ同様である。
【０１０４】
以上の相違点があるものの、絶縁膜３１が容量絶縁膜となり、半導体基板１（上部ゲート領域２及びチャネル領域３）には容量を介してゲート電極６により電位が与えられるので、本実施形態の半導体装置は第１の実施形態の半導体装置と同様な動作を示す。
【０１０５】
すなわち、第１のトランジスタ７０では、ソース及びドレイン領域８間に所定の電圧を印加し、ゲート−ソース間に所定の負の電圧を印加した場合、チャネル領域３内に上部ゲート領域２から空乏層が拡がり、ソース及びドレイン領域８の一方（ドレイン領域）から他方（ソース領域）に電流が流れなくなる。
【０１０６】
一方、ゲート−ソース間に負の電圧で、かつ、半導体装置をオフ状態にする所定のゲート電圧よりも大きい電圧、すなわち絶対値としては上記のオフ状態にするための所定のゲート電圧より小さい電圧、をゲート電極６に印加すると、ソース及びドレイン領域８の一方（ドレイン領域）から他方（ソース領域）へとチャネル領域３を介して電流が流れ、オン状態となる。
【０１０７】
以上の構成によれば、Ｐ型の上部ゲート領域２の電位がＮ型のチャネル領域３の電位より高くなった場合でも、ゲート電極６から半導体基板１へと大電流が漏れ出ることがなく、回路設計の自由度を大きくすることができる。
【０１０８】
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。
【０１０９】
図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。これらの図において、第１の実施形態に係る半導体装置と同様の部分については図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）と同一の符号を付している。
【０１１０】
まず、図８（ａ）に示す工程では、図２（ａ）に示す工程と同様にして、半導体基板１内に素子分離領域２１、２２ａ、２２ｂを形成する。次に、図８（ｂ）に示す工程では、イオン注入等の方法により半導体基板１内にＮ型埋め込み領域５、下部ゲート領域４、Ｎ型埋め込み領域１２、及びＰ型のウェル領域１１を形成する。次に、イオン注入等によって下部ゲート領域４の上部に選択的にＮ型不純物を導入することで、Ｎ型のチャネル領域３を形成する。
【０１１１】
次に、図８（ｃ）に示す工程では、半導体基板１の上面全体にシリコン酸化物等からなり、膜厚が例えば０.数ｎｍ〜数ｎｍ程度の絶縁膜１３ａと、ポリシリコン等の導電体からなり、膜厚が例えば数１０ｎｍ〜数１００ｎｍ程度の導電膜１１８とを順次形成する。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する（図示せず）。
【０１１２】
次に、図８（ｄ）に示す工程では、ドライエッチング法などにより導電膜１１８及び絶縁膜１３ａをパターンニングすることで、絶縁膜３１を間に挟んでチャネル領域３上にゲート電極６を形成するとともに、ゲート絶縁膜１３を間に挟んでウェル領域１１上にゲート電極１４を形成する。
【０１１３】
その後、図３（ａ）〜（ｃ）に示す第１の実施形態に係る方法と同様の工程を経ることにより、半導体装置を作製できる。
【０１１４】
ここで、図９（ａ）に示す工程では、ソース及びドレイン領域８、１６形成後の熱処理、あるいはゲート電極６、１４の形成後からソース及びドレイン領域８、１６の形成前までにする熱処理によって、ゲート電極６に含まれるＰ型不純物がゲート絶縁膜１３を通過して、チャネル領域３の上部に拡散される。これにより、チャネル領域３上に上部ゲート領域２が形成される。
【０１１５】
また、図９（ｂ）に示す工程では、ゲート電極６のうち、ソース及びドレイン領域８の形成時にＮ型不純物が導入された部分を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【０１１６】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして、第２のトランジスタ８０をＭＩＳＦＥＴとして問題なく動作させることができる。
【０１１７】
以上で説明した本実施形態の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１１８】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。また、ゲート電極６が平面的に見てソース及びドレイン領域８と重なることがない。なお、サイドウォールスペーサ７の断面形状はＩ字状であれば好ましいが、平面的に見てソース及びドレイン領域８と大きく重なっていなければ、Ｌ字状等であってもよい。
【０１１９】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔も取る必要もある。
【０１２０】
このため、本実施形態の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１２１】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０１２２】
また、本実施形態の半導体装置において、上述のＪＦＥＴと、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）とが同一の半導体基板１上に形成される場合、チップ全体の面積を従来技術に比べて大幅に縮小できる。また、ＪＦＥＴとＭＩＳＦＥＴとが共通の工程で形成できる構成となっているので、両素子を別々に形成する場合に比べて製造コストを大幅に低減することができる。
【０１２３】
また、本実施形態に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、各シリサイド層の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【０１２４】
また、本実施形態の方法によれば、Ｐ型の上部ゲート領域２を形成するための専用の工程が不要となることによっても工程数の削減が図られている。
【０１２５】
−第２の実施形態の変形例−
図１０は、本発明の第２の実施形態に係る半導体装置の変形例を示す断面図である。同図において、図１に示す第１の実施形態に係る半導体装置と同様の部分には同一符号を付している。
【０１２６】
図４に示す第１の実施形態の変形例に係る半導体装置では、第１のトランジスタ７０において、ゲート電極６と上部ゲート領域２とが直接接しているのに対し、図１０に示す本変形例に係る半導体装置では、ゲート電極６と上部ゲート領域２とが絶縁膜３１を介して接している。このため、本変形例に係る半導体装置では、第１のトランジスタ７０においてゲート電極６と上部ゲート領域２とが直流的に絶縁されている。
【０１２７】
この絶縁膜３１は、例えばゲート絶縁膜１３と同じ材料で構成され、ゲート絶縁膜１３と同じ厚さであってもよい。この場合、後述のように絶縁膜３１をゲート絶縁膜１３と同時に形成できるので、好ましい。その他の構成は、第１の実施形態の変形例に係る半導体装置と本変形例に係る半導体装置とでほぼ同様である。
【０１２８】
以上の相違点があるものの、絶縁膜３１が容量絶縁膜となり、半導体基板１（上部ゲート領域２及びチャネル領域３）には容量を介してゲート電極６により電位が与えられるので、本変形例に係る半導体装置は第１の実施形態及びその変形例に係る半導体装置と同様な動作を示す。
【０１２９】
以上の構成によれば、Ｐ型の上部ゲート領域２の電位がＮ型のチャネル領域３の電位より高くなった場合でも、ゲート電極６から半導体基板１へと大電流が漏れ出ることがなく、回路設計の自由度を大きくすることができる。
【０１３０】
次に、以上のように構成された本変形例に係る半導体装置の製造方法について説明する。図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法の一例を示す断面図である。
【０１３１】
まず、図１１（ａ）に示す工程で、図５（ａ）に示す工程と同様にして素子分離領域２１、２２ａ、２２ｂを形成する。次に、図１１（ｂ）に示す工程で、注入法などによりＮ型のチャネル領域３上部にＰ型の上部ゲート領域１３１を形成する。
【０１３２】
次に、図１１（ｃ）に示す工程では、ＣＶＤ法等により、半導体基板１の上面全体にシリコン酸化物等からなる絶縁膜１３ａと、ポリシリコン等からなる導電膜１１８とを順次形成する。絶縁膜１３ａの膜厚は、例えば０．数ｎｍ〜数ｎｍ程度とし、導電膜１１８の膜厚は、例えば数１０ｎｍ〜数１００ｎｍ程度とする。その後、イオン注入等により、導電膜１１８のうち、第１の素子領域１０１上に形成された部分にはＰ型不純物を導入し、導電膜１１８のうち第２の素子領域１０２上に形成された部分にはＮ型不純物を導入する。
【０１３３】
なお、ここではＰ型の上部ゲート領域１３１を後にゲート絶縁膜となる絶縁膜１３ａの形成前に形成したが、これに代えて、絶縁膜１３ａ及び導電膜１１８の形成後にイオン注入法等を用いて、チャネル領域３の上面部にＰ型不純物を導入することにより、チャネル領域３上に上部ゲート領域１３１’を形成してもよい。
【０１３４】
次に、図１１（ｄ）に示す工程では、ドライエッチング法などにより導電膜１１８をパターンニングしてゲート電極６、１４を形成する。これに引き続いて、絶縁膜１３ａ及び上部ゲート領域１３１（及び場合によってはチャネル領域３の上面部）のうちゲート電極６の直下に位置する領域を除く部分と、絶縁膜１３ａ及びウェル領域１１上面部のうちゲート電極１４の直下に位置する領域を除く部分とを除去する。これにより、チャネル領域３上の上部ゲート領域２と、上部ゲート領域２上の絶縁膜３１とが形成される。
【０１３５】
本工程において、上部ゲート領域１３１及びウェル領域１１の除去量（すなわち、半導体基板１における除去深さ）は、例えば１０ｎｍ〜１００ｎｍ程度とすることが好ましい。
【０１３６】
これ以降は、図９（ａ）〜（ｃ）に示す第２の実施形態に係る方法と同様の工程を経ることにより、半導体装置を作製できる（図１２（ａ）〜（ｃ）参照）。
【０１３７】
図１２（ｂ）に示す工程では、ゲート電極６のうち、ソース及びドレイン領域８の形成時にＮ型不純物が導入された部分を除去しているが、両導電型不純物の濃度が十分濃く、両導電型不純物間のリーク電流のために整流特性が無視できる場合には、必ずしもゲート電極６の上部を除去しなくてもよい。
【０１３８】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして、第２のトランジスタ８０をＭＩＳＦＥＴとして問題なく動作させることができる。
【０１３９】
以上で説明した本変形例の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１４０】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１４１】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【０１４２】
このため、本変形例の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１４３】
さらに、Ｎ型のチャネル領域３はゲート電極６の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本変形例のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等程度まで素子面積を縮小することができ、且つＭＩＳＦＥＴを用いた場合よりも低周波雑音を大きく低減することができる。
【０１４４】
また、本変形例に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、各シリサイド層の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【０１４５】
また、本変形例に係る方法においても、図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）に示す方法と同様に、ゲート電極６の形成前に上部ゲート領域１３１を形成するので、上部ゲート領域２を形成するための専用の拡散工程が不要となる。
【０１４６】
また、本変形例に係る方法によれば、第２の実施形態に係る方法と異なり、ゲート電極６、１４を形成用の導電膜１１８を形成する前に予めＰ型の上部ゲート領域１３１を形成している。このため、図１１（ｃ）に示す工程で導電膜１１８にＰ型不純物を導入する際に製造上のバラツキ等によって、意図しないＰ型不純物の半導体基板１への拡散が生じた場合であっても、当該拡散による素子特性への影響を第２の実施形態に係る方法に比べて小さくすることができる。
【０１４７】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係る半導体装置を示す断面図である。同図において、図７に示す第２の実施形態に係る半導体装置と同様の部分については同一の符号を付し、その部分の説明は一部簡略化する。
【０１４８】
図７に示す半導体装置では、第１のトランジスタ７０において、上部ゲート領域２上には絶縁膜３１を間に挟んでポリシリコン等からなるゲート電極６が形成されていたが、本実施形態の半導体装置では、上部ゲート領域２上にはゲート電極として機能するシリサイド層９ａが直接形成されている。このシリサイド層９ａは、側方をサイドウォールスペーサ７に囲まれている。また、サイドウォールスペーサ７とシリサイド層９ａとで構成される凹部には、層間絶縁膜２８が埋め込まれている。
【０１４９】
この構成の違いに応じて、本実施形態の半導体装置の製造方法では、サイドウォールスペーサ７、ソース及びドレイン領域８、及び上部ゲート領域２の形成後にポリシリコンからなるゲート電極６を除去し、上部ゲート領域２の上面を直接合金化（具体的にはシリサイド化）してシリサイド層９ａを形成する。
【０１５０】
このような構成の違いにより、上部ゲート領域２を配線層の形成直前に形成することができるので、上部ゲート領域２に印加される熱処理の回数等がより少なくなり、上部ゲート領域２中の不純物分布のバラツキを一層少なくすることができる。
【０１５１】
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。これらの図において、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）と同様の部分については同一の符号を付し、その説明を一部簡略化する。
【０１５２】
まず、図１４（ａ）〜（ｄ）に示す工程では、第２の実施形態に係る半導体装置の製造方法における図８（ａ）〜（ｄ）に示す工程と同様にして、絶縁膜３１を間に挟んでチャネル領域３上にポリシリコン等からなるゲート電極１１９を形成するとともに、ゲート絶縁膜１３を間に挟んでウェル領域１１上にポリシリコン等からなるゲート電極１４を形成する。ただし、第２の実施形態の方法と異なり、図１４（ｃ）に示す工程では、ポリシリコンからなる導電膜１１８の形成後に、導電膜１１８のうち第１の素子領域１０１上に形成された部分に不純物の導入を行わない。
【０１５３】
次に、図１５（ａ）に示す工程では、イオン注入法等により、Ｐ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をウェル領域１１内に形成する。次いで、サイドウォールスペーサ７をゲート電極１１９の側面上に形成するとともにサイドウォールスペーサ１５をゲート電極１４の側面上に形成する。続いて、ゲート電極１１９、１４及びサイドウォールスペーサ７、１５をマスクとして半導体基板１（チャネル領域３）内にＮ型不純物をイオン注入することにより、ソース及びドレイン領域８、１６をそれぞれ形成する。
【０１５４】
次に、図１５（ｂ）に示す工程では、半導体基板１の上面全体にシリコン酸化膜２６等の絶縁膜を形成した後、ＣＭＰ法等によりゲート電極１１９、１４の上面が露出するまでシリコン酸化膜２６の上部を除去する。さらに、第１の素子領域１０１上に設けられたゲート電極１１９及び絶縁膜３１を除去してチャネル領域３を露出させ、この露出したチャネル領域３の上部にイオン注入法などを用いてＰ型不純物を導入することで、上部ゲート領域２を形成する。
【０１５５】
次に、図１５（ｃ）に示す工程で、シリコン酸化膜２６を除去した後、ゲート電極１４の上面上、ソース及びドレイン領域８、１６上にシリサイド層９を形成するとともに、上部ゲート領域２上に第１のトランジスタ７０のゲート電極として機能するシリサイド層９ａを形成する。続いて、半導体基板１の上面全体、及びサイドウォールスペーサ７とシリサイド層９ａとで構成された凹部内に層間絶縁膜２８を形成した後、ソース及びドレイン領域８上のシリサイド層９又はソース及びドレイン領域１６上のシリサイド層９に接続されるコンタクトプラグ２７をそれぞれ形成する。その後は図示しないが、公知技術を用いて、表面保護膜、電極接続のための配線層、及び外部接続用端子等を形成することにより、本実施形態の半導体装置を作製することができる。
【０１５６】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０をＪＦＥＴとして問題なく動作させることができる。
【０１５７】
特許文献２に開示された従来の半導体装置では、上部ゲート領域上に形成されるゲート電極が、スペーサ端との位置合わせズレを考慮した間隔を取るとともに、ゲート電極とソース及びドレイン電極との間隔を取る必要がある。これに対し、本実施形態の半導体装置によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。このため、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様な寸法で形成することができる。
【０１５８】
さらに、Ｎ型のチャネル領域３はシリサイド層９ａの直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０１５９】
また、本実施形態に係る半導体装置の製造方法では、シリサイド層９ａ、９、４２の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて半導体装置を安価に製造することができる。
【０１６０】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係る半導体装置を示す断面図である。同図において、図７に示す第２の実施形態に係る半導体装置と同様の部分については同一の符号を付し、その部分の説明は一部簡略化する。
【０１６１】
図７に示す第２の実施形態に係る半導体装置では、第１のトランジスタ７０において、上部ゲート領域２上に絶縁膜３１を間に挟んでＰ型ポリシリコンからなるゲート電極６が形成され、ウェル領域１１上にはゲート絶縁膜１３を間に挟んでＮ型ポリシリコンからなるゲート電極１４が形成される。また、ゲート電極６から絶縁膜３１を介してＮ型のチャネル領域３へＰ型不純物を拡散させることによって上部ゲート領域２が形成される。
【０１６２】
これに対し、本実施形態の半導体装置では、金属又は導電性の金属化合物からなるゲート電極６５が上部ゲート領域２上に直接形成されており、ウェル領域１１上にはゲート絶縁膜１３を間に挟んで金属又は導電性の金属化合物からなるゲート電極６６が形成されている。また、上部ゲート領域２はゲート電極６５の形成前にイオン注入等により形成される。ゲート電極６５、６６は互いに同じ材料で構成されており、例えばタングステン等の金属や金属シリサイドやＴｉＮ、ＴａＮ等の導電性の金属化合物等で構成される。
【０１６３】
ゲート絶縁膜１３の構成材料は特に限定されないが、ハフニウム酸化物等の高誘電率材料で構成されることが好ましい。
【０１６４】
また、シリサイド層９はソース及びドレイン領域８、１６上に形成されている。しかし、ゲート電極６５、６６は金属等で構成されているので、ゲート電極６５、６６上にはシリサイド層は設けられていない。
【０１６５】
以上の構成により、いわゆるメタルゲート電極を有するＪＦＥＴを、ゲート長数１０ｎｍ以下のメタルゲート電極を有するＭＩＳＦＥＴと同一基板上に混載することができる。
【０１６６】
次に、以上のように構成された本実施形態に係る半導体装置の製造方法について説明する。
【０１６７】
図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の一例を示す断面図である。これらの図において、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）、並びに図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｃ）と同様の部分については同一の符号を付し、その説明を一部簡略化する。
【０１６８】
まず、図１７（ａ）〜（ｄ）に示す工程では、第２の実施形態に係る半導体装置の製造方法における図８（ａ）〜（ｄ）に示す工程と同様にして、絶縁膜３１を間に挟んでチャネル領域３上にポリシリコン等からなるゲート電極１１９を形成するとともに、ゲート絶縁膜１３を間に挟んでウェル領域１１上にポリシリコン等からなるゲート電極１２０を形成する。ただし、第２の実施形態の方法と異なり、図１７（ｃ）に示す工程では、ポリシリコンからなる導電膜１１８の形成後に、導電膜１１８に不純物の導入を行わない。
【０１６９】
次に、図１８（ａ）に示す工程では、イオン注入法等により、Ｐ型のＨａｌｏ注入領域１８、Ｎ型の低濃度ドレイン領域１７をウェル領域１１内に形成する。次いで、サイドウォールスペーサ７をゲート電極１１９の側面上に形成するとともにサイドウォールスペーサ１５をゲート電極１２０の側面上に形成する。続いて、ゲート電極１１９、１２０及びサイドウォールスペーサ７、１５をマスクとして半導体基板１（チャネル領域３）内にＮ型不純物をイオン注入することにより、ソース及びドレイン領域８、１６をそれぞれ形成する。
【０１７０】
次に、図１８（ｂ）に示す工程では、半導体基板１の上面全体にシリコン酸化膜２６等の絶縁膜を形成した後、ＣＭＰ法等によりゲート電極１１９、１２０の上面が露出するまでシリコン酸化膜２６の上部を除去する。さらに、第１の素子領域１０１上に設けられたゲート電極１１９及び絶縁膜３１を除去してチャネル領域３を露出させ、この露出したチャネル領域３の上部にイオン注入法などを用いて選択的にＰ型不純物を導入することで、上部ゲート領域２を形成する。この一方で、ゲート電極１２０を除去し、第２の素子領域１０２上にゲート絶縁膜１３を露出させる。ゲート電極１１９とゲート電極１２０の除去とは、同時に行うことができる。
【０１７１】
次に、図１８（ｃ）に示す工程では、サイドウォールスペーサ７で囲まれた凹部内、及びサイドウォールスペーサ１５で囲まれた凹部内に公知の方法により金属又は導電性の金属化合物を埋め込む。次いで、余剰の金属又は導電性の金属化合物をＣＭＰ法等により除去した後、シリコン酸化膜２６をエッチングにより除去することで、上部ゲート領域２上にゲート電極６５を形成するとともに、ゲート絶縁膜１３上にゲート電極６６を形成する。
【０１７２】
次に、ソース及びドレイン領域８、１６上にシリサイド層９を形成する。続いて、半導体基板１の上面全体にゲート電極６５、６６を埋め込むように層間絶縁膜２８を形成する。次いで、ソース及びドレイン領域８上のシリサイド層９又はソース及びドレイン領域１６上のシリサイド層９に接続されるコンタクトプラグ２７をそれぞれ形成する。その後は図示しないが、公知技術を用いて、表面保護膜、電極接続のための配線層、及び外部接続用端子等を形成することにより、本実施形態の半導体装置を作製することができる。
【０１７３】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０及び第２のトランジスタ８０を問題なく動作させることができる。
【０１７４】
以上で説明した本実施形態の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１７５】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１７６】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するためには、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【０１７７】
このため、本実施形態の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１７８】
さらに、Ｎ型のチャネル領域３はゲート電極６５の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本実施形態のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０１７９】
また、本実施形態に係る半導体装置の製造方法では、ゲート電極６、１４の形成工程、サイドウォールスペーサ７、１５の形成工程、ソース及びドレイン領域８、１６の形成工程、ゲート電極６５、６６の形成工程、シリサイド層９の形成工程等、第１のトランジスタ７０の形成工程と第２のトランジスタ８０の形成工程とを共通化している。そのため、本実施形態の方法によれば、それぞれのトランジスタを別個の工程により形成するのに比べて安価に半導体装置を製造することができる。
【０１８０】
−第４の実施形態の変形例−
図１９は、本発明の第４の実施形態に係る半導体装置の変形例を示す断面図である。同図において、図１６に示す第４の実施形態に係る半導体装置と同様の部分には同一符号を付している。
【０１８１】
第４の実施形態に係る半導体装置では、第１のトランジスタ７０においてＰ型の上部ゲート領域２と金属等からなるゲート電極６５とが直接接しているが、本変形例の半導体装置では、図１９に示すように、上部ゲート領域２とゲート電極６５とは間に絶縁膜３１を挟んで接している。このため、本変形例の半導体装置では、ゲート電極６５と上部ゲート領域２とが直流的に絶縁されている。
【０１８２】
しかしながら、絶縁膜３１が容量絶縁膜となり、半導体基板１には容量を介してゲート電極６５から所望の電位を与えることができるので、本変形例の半導体装置は、第４の実施形態に係る半導体装置と同様に動作する。
【０１８３】
以上のような構成によれば、Ｐ型の上部ゲート領域２の電位がＮ型のチャネル領域３の電位より高くなった場合でも、ゲート電極６５からチャネル領域３へと大電流が漏れ出ることがなくなるので、回路設計の自由度を大きくすることができる。
【０１８４】
次に、以上のように構成された本変形例に係る半導体装置の製造方法について説明する。
【０１８５】
図２０（ａ）〜（ｄ）、図２１（ａ）〜（ｃ）は、本変形例の半導体装置の製造方法の一例を示す工程断面図である。これらの図において、図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｃ）と同様の部分については同一の符号を付し、その説明を一部簡略化する。
【０１８６】
まず、図２０（ａ）〜（ｄ）、図２１（ａ）に示す工程では、第４の実施形態に係る半導体装置の製造方法における図１７（ａ）〜（ｄ）、図１８（ａ）に示す工程と同様の処理を行う。
【０１８７】
次に、図２１（ｂ）に示す工程では、半導体基板１の上面全体にシリコン酸化膜２６等の絶縁膜を形成した後、ＣＭＰ法等によりゲート電極１１９、１２０の上面が露出するまでシリコン酸化膜２６の上部を除去する。
【０１８８】
次いで、第１の素子領域１０１上のゲート電極１１９を除去するとともに、第２の素子領域１０２上のゲート電極１２０を除去する。この際、絶縁膜３１、ゲート絶縁膜１３は除去されないので、絶縁膜３１及びゲート絶縁膜１３は露出することになる。次に、イオン注入法等を用いて絶縁膜３１を通してチャネル領域３の上部にＰ型不純物を選択的に導入することで、上部ゲート領域２を形成する。
【０１８９】
次に、図２１（ｃ）に示す工程では、ゲート電極１１９、１２０が形成されていた領域、すなわちサイドウォールスペーサ７で囲まれた凹部内、及びサイドウォールスペーサ１５で囲まれた凹部内に、公知の方法により金属又は導電性の金属化合物を埋め込む。次いで、余剰の金属又は導電性の金属化合物及びシリコン酸化膜２６を除去することで、絶縁膜３１上にゲート電極６５を形成するとともに、ゲート絶縁膜１３上にゲート電極６６を形成する。
【０１９０】
次に、ソース及びドレイン領域８、１６上にシリサイド層９を形成する。続いて、半導体基板１の上面全体にゲート電極６５、６６を埋め込むように層間絶縁膜２８を形成する。次いで、ソース及びドレイン領域８上のシリサイド層９又はソース及びドレイン領域１６上のシリサイド層９に接続されるコンタクトプラグ２７をそれぞれ形成する。その後は図示しないが、公知技術を用いて、表面保護膜、電極接続のための配線層、及び外部接続用端子等を形成することにより、本変形例の半導体装置を作製することができる。
【０１９１】
なお、上記で説明した各層の導電型を、全て反対の導電型にしても第１のトランジスタ７０及び第２のトランジスタ８０を問題なく動作させることができる。
【０１９２】
以上で説明した本変形例の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１９３】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１９４】
以上で説明した本変形例の半導体装置では、ＪＦＥＴ（第１のトランジスタ７０）において、上部ゲート領域２とソース及びドレイン領域８、及び上部ゲート領域２とシリサイド層９とは、それぞれチャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間している。
【０１９５】
この構成によれば、イオン注入等によりソース及びドレイン領域８を自己整合的に形成できるので、上部ゲート領域２とソース及びドレイン領域８との間隔、及び上部ゲート領域２とシリサイド層９との間隔を、サイドウォールスペーサ７のゲート長方向の幅程度まで小さくすることができる。
【０１９６】
これに対し、特許文献２に記載された従来の半導体装置では、ＪＦＥＴにおいて、ゲート電極を形成するために、スペーサ端との位置合わせズレを考慮した間隔を取る必要があり、ソース及びドレイン電極とゲート電極との間隔を取る必要もある。
【０１９７】
このため、本変形例の半導体装置では、特許文献２に記載された従来の半導体装置のＪＦＥＴと実効ゲート寸法が同じ場合であっても、ゲート電極６のゲート長方向の幅を大幅に縮小することができる。
【０１９８】
特に、ＪＦＥＴである第１のトランジスタ７０をＭＩＳＦＥＴと同様の寸法で形成することができる。
【０１９９】
さらに、Ｎ型のチャネル領域３はゲート電極６５の直下において半導体基板１の上面から離れたところにある。そのため、第１のトランジスタ７０においては、半導体基板１の上面近傍にチャネルが形成されるＭＩＳＦＥＴよりも、同じ動作電流密度で比較した場合の低周波雑音を１０分の１以下にすることができる。その結果、アナログ回路等を本変形例のＪＦＥＴで構成することにより、当該アナログ回路をＭＩＳＦＥＴで構成する場合と同等の低周波雑音性能を実現するのに、１０分の１以下程度まで回路面積を縮小することができる。
【０２００】
また、本変形例の半導体装置において、上述のＪＦＥＴと、論理回路等に用いられるＭＩＳＦＥＴ（第２のトランジスタ８０）とが同一の半導体基板１上に形成される場合、チップ全体の面積を従来技術に比べて大幅に縮小できる。また、ＪＦＥＴとＭＩＳＦＥＴとが共通の工程で形成できる構成となっているので、両素子を別々に形成する場合に比べて製造コストを大幅に低減することができる。
【０２０１】
したがって、低周波雑音のアナログ回路及び論理回路を混載した半導体装置をより安価に、かつより小さい面積で実現することができる。
【０２０２】
本発明は、以上で説明した実施形態及びその変形例に限定されず、本発明の趣旨を逸脱しない範囲でこれらの半導体装置の構成を変更したものも含む。例えば、半導体基板１上にＭＩＳＦＥＴ（第２のトランジスタ８０）が形成されず、上述のＪＦＥＴ（第１のトランジスタ７０）で構成された回路のみが設けられていてもよい。この場合でも、従来の半導体装置に比べて低周波雑音が低減され、且つ面積が小さいという効果を発揮することができる。
【０２０３】
また、各実施形態及びそれらの変形例に係る半導体装置では、ソース及びドレイン領域８、１６等は半導体基板１内にイオン注入等によって不純物を導入することで形成されているが、不純物がin-situドーピングされた半導体層をＣＶＤ法等によって形成することで、ソース及びドレイン領域等を形成してもよい。
【０２０４】
また、本発明の趣旨を逸脱しない範囲で各実施形態及びそれらの変形例に係る半導体装置の構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０２０５】
本発明の半導体装置及びその製造方法は、アナログ回路と論理回路とを混載したＬＳＩ等に適用され、当該ＬＳＩは種々の電子機器に用いられる。
【符号の説明】
【０２０６】
１ 半導体基板
１ａ 基板部分
２ 上部ゲート領域
３ チャネル領域
４ 下部ゲート領域
５、１２ Ｎ型埋め込み領域
６、１４、１１９、１２０ ゲート電極
７、１５ サイドウォールスペーサ
８、１６ ソース及びドレイン領域
９、９ａ、１９、４０、４２ シリサイド層
１１ ウェル領域
１３ ゲート絶縁膜
１３ａ、３１ 絶縁膜
１７ 低濃度ドレイン領域
１８ Ｈａｌｏ注入領域
２１、２２ａ、２２ｂ 素子分離領域
２６ シリコン酸化膜
２７ コンタクトプラグ
２８ 層間絶縁膜
６５、６６ ゲート電極
７０ 第１のトランジスタ
８０ 第２のトランジスタ
１０１ 第１の素子領域
１０２ 第２の素子領域
１１７、１１８ 導電膜
１３１、１３１’、１３１'' 上部ゲート領域
【特許請求の範囲】
【請求項１】
半導体基板における第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置であって、
前記ＪＦＥＴは、前記半導体基板内に形成された第１導電型の下部ゲート領域と、前記下部ゲート領域上に形成された第２導電型のチャネル領域と、前記チャネル領域とＰＮ接合を形成するように前記チャネル領域上に形成された第１導電型の上部ゲート領域と、前記下部ゲート領域上であって前記チャネル領域の両側に位置する第２導電型の第１のソース及びドレイン領域と、前記上部ゲート領域上に形成された第１のゲート電極と、前記第１のゲート電極の両側面上に形成された第１のサイドウォールスペーサとを有しており、
前記上部ゲート領域と前記第１のソース及びドレイン領域とは、前記チャネル領域のうち前記第１のサイドウォールスペーサの下に位置する部分を挟んで互いに離間しており、
前記第１のソース及びドレイン領域は、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板における第２の素子領域上に設けられたＭＩＳＦＥＴをさらに備え、
前記ＭＩＳＦＥＴは、前記半導体基板内に形成された第１導電型の半導体領域と、前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側面上に形成された第２のサイドウォールスペーサと、ゲート長方向における前記第２のゲート電極の両側方に位置する領域に形成された第２導電型の第２のソース及びドレイン領域とを有していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサとは同一の膜を加工することで形成されることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１のゲート電極は、前記上部ゲート領域と直接接していることを特徴とする半導体装置。
【請求項５】
請求項２又は３に記載の半導体装置において、
前記第１のゲート電極は、絶縁膜を介して前記上部ゲート領域と接していることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記絶縁膜と前記ゲート絶縁膜とは互いに同一の材料で構成されていることを特徴とする半導体装置。
【請求項７】
請求項２〜６のうちいずれか１つに記載の半導体装置において、
前記第１のサイドウォールスペーサと前記チャネル領域との界面位置は、前記第１のゲート電極と前記上部ゲート領域との界面位置よりも低いことを特徴とする半導体装置。
【請求項８】
請求項２〜６のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極は、共に金属又は導電性の金属化合物で構成されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは互いに同じ材料で構成されていることを特徴とする半導体装置。
【請求項１０】
請求項２〜８のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは互いに同じ材料で構成されており、
前記第１のソース及びドレイン領域と前記第２のソース及びドレイン領域とは、互いに同じ深さで形成されており、且つ前記第１のソース及びドレイン領域の不純物濃度と前記第２のソース及びドレイン領域の不純物濃度とは実質的に等しいことを特徴とする半導体装置。
【請求項１１】
請求項２〜７のうちいずれか１つに記載の半導体装置において、
前記第１のソース及びドレイン領域上、前記第２のソース及びドレイン領域上、前記第１のゲート電極上、及び前記第２のゲート電極上にはそれぞれシリサイド層が形成されており、
前記第１のソース及びドレイン領域上に形成された前記シリサイド層は、前記チャネル領域のうち前記第１のサイドウォールスペーサの下に位置する部分を挟んで前記上部ゲート領域と互いに離間していることを特徴とする半導体装置。
【請求項１２】
請求項２〜４のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極は、前記上部ゲート領域上に形成されたシリサイドで構成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第２のゲート電極上、前記第１のソース及びドレイン領域上、及び前記第２のソース及びドレイン領域上には、前記上部ゲート領域上に形成された前記シリサイドとそれぞれ同じ材料で構成されたシリサイド層が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項２〜７、１１のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極は第１導電型のポリシリコンで構成されており、前記第２のゲート電極は第２導電型のポリシリコンで構成されていることを特徴とすることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１のゲート電極の上面位置は、前記第２のゲート電極の上面位置よりも低くなっていることを特徴とする半導体装置。
【請求項１６】
請求項２〜１５のうちいずれか１つに記載の半導体装置において、
前記下部ゲート電極、前記チャネル領域、前記上部ゲート領域、及び前記第１のソース及びドレイン領域は、前記半導体基板の前記第１の素子領域内に形成されており、
前記半導体領域及び前記ソース及びドレイン領域は、前記半導体基板の前記第２の素子領域内に形成されていることを特徴とする半導体装置。
【請求項１７】
半導体基板の第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置の製造方法であって、
前記第１の素子領域において第１導電型の下部ゲート領域を形成する工程（ａ）と、
前記第１の素子領域において前記下部ゲート領域の上に第２導電型のチャネル領域を形成する工程（ｂ）と、
前記第１の素子領域において、第１導電型の不純物を導入することによって前記チャネル領域上に、前記チャネル領域とＰＮ接合を形成する第１導電型の上部ゲート領域を形成する工程（ｃ）と、
前記チャネル領域上に第１のゲート電極を形成する工程（ｄ）と、
前記第１のゲート電極の両側面上に第１のサイドウォールスペーサを形成する工程（ｅ）と、
前記チャネル領域のうち、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に、前記上部ゲート領域と離間した第２導電型の第１のソース及びドレイン領域を形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１８】
半導体基板の第１の素子領域上に設けられたＪＦＥＴと、前記半導体基板の第２の素子領域上に設けられたＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記第１の素子領域において第１導電型の下部ゲート領域を形成するとともに、前記第２の素子領域において第１導電型の半導体領域を形成する工程（ａ）と、
前記第１の素子領域において前記下部ゲート領域の上に第２導電型のチャネル領域を形成する工程（ｂ）と、
前記第１の素子領域において、第１導電型の不純物を導入することによって前記チャネル領域上に、前記チャネル領域とＰＮ接合を形成する第１導電型の上部ゲート領域を形成する工程（ｃ）と、
前記チャネル領域上に第１のゲート電極を形成するとともに、前記半導体領域上にゲート絶縁膜を間に挟んで第２のゲート電極を形成する工程（ｄ）と、
前記第１のゲート電極の両側面上に第１のサイドウォールスペーサを形成するとともに、前記第２のゲート電極の両側面上に第２のサイドウォールスペーサを形成する工程（ｅ）と、
前記チャネル領域のうち、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に、前記上部ゲート領域と離間した第２導電型の第１のソース及びドレイン領域を形成するとともに、前記半導体領域のうち、ゲート長方向における前記第２のゲート電極の両側方に位置する領域に、第２導電型の第２のソース及びドレイン領域を形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｄ）の後で且つ前記工程（ｆ）の前に行われることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記チャネル領域上に絶縁膜を挟んだ状態で前記第１のゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ｄ）では、第１導電型の不純物を含む前記第１のゲート電極が形成されるとともに、第２導電型の不純物を含む前記第２のゲート電極が形成され、
前記工程（ｃ）では、前記第１のゲート電極に含まれる第１導電型の不純物を前記チャネル領域の上部に拡散させることで、前記チャネル領域上に前記上部ゲート領域が形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９〜２１のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１のソース及びドレイン領域上に前記上部ゲート領域と離間するようにシリサイド層を形成するとともに、前記第１のゲート電極上、前記第２のソース及びドレイン領域上、及び前記第２のゲート電極上にそれぞれシリサイド層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ｆ）の後、前記第１のゲート電極を除去する工程（ｇ）と、
前記工程（ｇ）の後、前記上部ゲート領域上に、前記第１のサイドウォールスペーサに囲まれた、金属又は導電性の金属化合物からなる第３のゲート電極を形成する工程（ｈ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記第３のゲート電極は前記上部ゲート領域と接し、シリサイドで構成されており、
前記工程（ｈ）では、前記第３のゲート電極を形成するとともに、前記第２のゲート電極上にシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｇ）では、前記第１のゲート電極とともに前記第２のゲート電極を除去し、
前記工程（ｈ）では、前記第３のゲート電極とともに、前記半導体領域上に、前記第２のサイドウォールスペーサに囲まれた、金属又は導電性の金属化合物からなる第４のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｄ）の前に行われ、
前記工程（ｄ）では、前記第１のゲート電極を形成する際に、前記第１のゲート電極の直下に位置する部分を残して前記上部ゲート領域を除去することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記上部ゲート領域上に絶縁膜を挟んだ状態で前記第１のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２６又は２７に記載の半導体装置の製造方法において、
前記第１のソース及びドレイン領域上に前記上部ゲート領域と離間するようにシリサイド層を形成するとともに、前記第１のゲート電極上、前記第２のソース及びドレイン領域上、及び前記第２のゲート電極上にそれぞれシリサイド層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板における第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置であって、
前記ＪＦＥＴは、前記半導体基板内に形成された第１導電型の下部ゲート領域と、前記下部ゲート領域上に形成された第２導電型のチャネル領域と、前記チャネル領域とＰＮ接合を形成するように前記チャネル領域上に形成された第１導電型の上部ゲート領域と、前記下部ゲート領域上であって前記チャネル領域の両側に位置する第２導電型の第１のソース及びドレイン領域と、前記上部ゲート領域上に形成された第１のゲート電極と、前記第１のゲート電極の両側面上に形成された第１のサイドウォールスペーサとを有しており、
前記上部ゲート領域と前記第１のソース及びドレイン領域とは、前記チャネル領域のうち前記第１のサイドウォールスペーサの下に位置する部分を挟んで互いに離間しており、
前記第１のソース及びドレイン領域は、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板における第２の素子領域上に設けられたＭＩＳＦＥＴをさらに備え、
前記ＭＩＳＦＥＴは、前記半導体基板内に形成された第１導電型の半導体領域と、前記半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側面上に形成された第２のサイドウォールスペーサと、ゲート長方向における前記第２のゲート電極の両側方に位置する領域に形成された第２導電型の第２のソース及びドレイン領域とを有していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサとは同一の膜を加工することで形成されることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１のゲート電極は、前記上部ゲート領域と直接接していることを特徴とする半導体装置。
【請求項５】
請求項２又は３に記載の半導体装置において、
前記第１のゲート電極は、絶縁膜を介して前記上部ゲート領域と接していることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記絶縁膜と前記ゲート絶縁膜とは互いに同一の材料で構成されていることを特徴とする半導体装置。
【請求項７】
請求項２〜６のうちいずれか１つに記載の半導体装置において、
前記第１のサイドウォールスペーサと前記チャネル領域との界面位置は、前記第１のゲート電極と前記上部ゲート領域との界面位置よりも低いことを特徴とする半導体装置。
【請求項８】
請求項２〜６のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極は、共に金属又は導電性の金属化合物で構成されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは互いに同じ材料で構成されていることを特徴とする半導体装置。
【請求項１０】
請求項２〜８のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは互いに同じ材料で構成されており、
前記第１のソース及びドレイン領域と前記第２のソース及びドレイン領域とは、互いに同じ深さで形成されており、且つ前記第１のソース及びドレイン領域の不純物濃度と前記第２のソース及びドレイン領域の不純物濃度とは実質的に等しいことを特徴とする半導体装置。
【請求項１１】
請求項２〜７のうちいずれか１つに記載の半導体装置において、
前記第１のソース及びドレイン領域上、前記第２のソース及びドレイン領域上、前記第１のゲート電極上、及び前記第２のゲート電極上にはそれぞれシリサイド層が形成されており、
前記第１のソース及びドレイン領域上に形成された前記シリサイド層は、前記チャネル領域のうち前記第１のサイドウォールスペーサの下に位置する部分を挟んで前記上部ゲート領域と互いに離間していることを特徴とする半導体装置。
【請求項１２】
請求項２〜４のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極は、前記上部ゲート領域上に形成されたシリサイドで構成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第２のゲート電極上、前記第１のソース及びドレイン領域上、及び前記第２のソース及びドレイン領域上には、前記上部ゲート領域上に形成された前記シリサイドとそれぞれ同じ材料で構成されたシリサイド層が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項２〜７、１１のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極は第１導電型のポリシリコンで構成されており、前記第２のゲート電極は第２導電型のポリシリコンで構成されていることを特徴とすることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１のゲート電極の上面位置は、前記第２のゲート電極の上面位置よりも低くなっていることを特徴とする半導体装置。
【請求項１６】
請求項２〜１５のうちいずれか１つに記載の半導体装置において、
前記下部ゲート電極、前記チャネル領域、前記上部ゲート領域、及び前記第１のソース及びドレイン領域は、前記半導体基板の前記第１の素子領域内に形成されており、
前記半導体領域及び前記ソース及びドレイン領域は、前記半導体基板の前記第２の素子領域内に形成されていることを特徴とする半導体装置。
【請求項１７】
半導体基板の第１の素子領域上に設けられたＪＦＥＴを備えた半導体装置の製造方法であって、
前記第１の素子領域において第１導電型の下部ゲート領域を形成する工程（ａ）と、
前記第１の素子領域において前記下部ゲート領域の上に第２導電型のチャネル領域を形成する工程（ｂ）と、
前記第１の素子領域において、第１導電型の不純物を導入することによって前記チャネル領域上に、前記チャネル領域とＰＮ接合を形成する第１導電型の上部ゲート領域を形成する工程（ｃ）と、
前記チャネル領域上に第１のゲート電極を形成する工程（ｄ）と、
前記第１のゲート電極の両側面上に第１のサイドウォールスペーサを形成する工程（ｅ）と、
前記チャネル領域のうち、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に、前記上部ゲート領域と離間した第２導電型の第１のソース及びドレイン領域を形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１８】
半導体基板の第１の素子領域上に設けられたＪＦＥＴと、前記半導体基板の第２の素子領域上に設けられたＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記第１の素子領域において第１導電型の下部ゲート領域を形成するとともに、前記第２の素子領域において第１導電型の半導体領域を形成する工程（ａ）と、
前記第１の素子領域において前記下部ゲート領域の上に第２導電型のチャネル領域を形成する工程（ｂ）と、
前記第１の素子領域において、第１導電型の不純物を導入することによって前記チャネル領域上に、前記チャネル領域とＰＮ接合を形成する第１導電型の上部ゲート領域を形成する工程（ｃ）と、
前記チャネル領域上に第１のゲート電極を形成するとともに、前記半導体領域上にゲート絶縁膜を間に挟んで第２のゲート電極を形成する工程（ｄ）と、
前記第１のゲート電極の両側面上に第１のサイドウォールスペーサを形成するとともに、前記第２のゲート電極の両側面上に第２のサイドウォールスペーサを形成する工程（ｅ）と、
前記チャネル領域のうち、ゲート長方向における前記第１のゲート電極の両側方であって前記第１のサイドウォールスペーサの外側を含む領域に、前記上部ゲート領域と離間した第２導電型の第１のソース及びドレイン領域を形成するとともに、前記半導体領域のうち、ゲート長方向における前記第２のゲート電極の両側方に位置する領域に、第２導電型の第２のソース及びドレイン領域を形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｄ）の後で且つ前記工程（ｆ）の前に行われることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記チャネル領域上に絶縁膜を挟んだ状態で前記第１のゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ｄ）では、第１導電型の不純物を含む前記第１のゲート電極が形成されるとともに、第２導電型の不純物を含む前記第２のゲート電極が形成され、
前記工程（ｃ）では、前記第１のゲート電極に含まれる第１導電型の不純物を前記チャネル領域の上部に拡散させることで、前記チャネル領域上に前記上部ゲート領域が形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９〜２１のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１のソース及びドレイン領域上に前記上部ゲート領域と離間するようにシリサイド層を形成するとともに、前記第１のゲート電極上、前記第２のソース及びドレイン領域上、及び前記第２のゲート電極上にそれぞれシリサイド層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ｆ）の後、前記第１のゲート電極を除去する工程（ｇ）と、
前記工程（ｇ）の後、前記上部ゲート領域上に、前記第１のサイドウォールスペーサに囲まれた、金属又は導電性の金属化合物からなる第３のゲート電極を形成する工程（ｈ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記第３のゲート電極は前記上部ゲート領域と接し、シリサイドで構成されており、
前記工程（ｈ）では、前記第３のゲート電極を形成するとともに、前記第２のゲート電極上にシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｇ）では、前記第１のゲート電極とともに前記第２のゲート電極を除去し、
前記工程（ｈ）では、前記第３のゲート電極とともに、前記半導体領域上に、前記第２のサイドウォールスペーサに囲まれた、金属又は導電性の金属化合物からなる第４のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｄ）の前に行われ、
前記工程（ｄ）では、前記第１のゲート電極を形成する際に、前記第１のゲート電極の直下に位置する部分を残して前記上部ゲート領域を除去することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記上部ゲート領域上に絶縁膜を挟んだ状態で前記第１のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２６又は２７に記載の半導体装置の製造方法において、
前記第１のソース及びドレイン領域上に前記上部ゲート領域と離間するようにシリサイド層を形成するとともに、前記第１のゲート電極上、前記第２のソース及びドレイン領域上、及び前記第２のゲート電極上にそれぞれシリサイド層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−８９６３９（Ｐ２０１３−８９６３９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２６０１２（Ｐ２０１１−２２６０１２）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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