半導体装置及びその製造方法
【課題】放射線耐性能力をさらに向上することができる半導体装置を提供する。
【解決手段】半導体基板１の上方に形成された第１絶縁膜１２と、第１絶縁膜１２の上方に形成され、下部電極１７と上部電極１９に挟まれる強誘電体膜１８を有するキャパシタＱと、キャパシタの上に形成される第２絶縁膜２６と、を有し、第１絶縁膜１２と下部電極１７の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜１６、３８と、
を有する。
【解決手段】半導体基板１の上方に形成された第１絶縁膜１２と、第１絶縁膜１２の上方に形成され、下部電極１７と上部電極１９に挟まれる強誘電体膜１８を有するキャパシタＱと、キャパシタの上に形成される第２絶縁膜２６と、を有し、第１絶縁膜１２と下部電極１７の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜１６、３８と、
を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量誘電体膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量誘電体膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
【０００５】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間のキャパシタ誘電体膜として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことが出来る。ＦｅＲＡＭは、高速動作が可能であり、低消費電力であり、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。
【０００６】
一方、近年の宇宙開発では日進月歩で開発が進む民生半導体部品の宇宙転用が進んでいる。また、ＲＦＩＤや半導体メモリは、医療・ヘルスケア分野に応用へ目指している。そのような分野では、例えば、衛生品にＩＣタグ（ＴＡＧ）を付けてγ（ガンマ）線で滅菌する。しかしながら、ほとんどの民生部品は、耐放射線性を考慮していないので、放射線試験を行うと、ＩＣタグの信頼性が失われてしまう。
【０００７】
信頼性の高いシステムを構築するためには、システム設計段階において考慮すべきことがある。それは半導体メモリにおけるソフトエラーである。例えば、地球にやさしい放射線（ガンマ線、電子線）滅菌方法は、高圧蒸気滅菌法と比べて常温処理であって温度上昇がなく、最終梱包（密閉状態）で滅菌可能であり、また、エチレンオキシド滅菌法と比べて有害な残留物や副生成物などが一切残らない。従って、多数のメリットを持つ放射線（ガンマ線や電子線）による滅菌方法は、広く使用される。従って、滅菌される物品に搭載するＦＲタグ（ＲＦ−ＴＡＧ）は、放射線照射によるチップのソフトエラーを解決できれば、製品の履歴管理など広く使用できる。
【０００８】
高性能通信用半導体メモリの分野では、ソフトエラーやシングルイベント・アップセット（Single-event upset:ＳＥＵ）に影響されない設計が重要である。ソフトエラーは、ほかの信頼性メカニズムのすべてを含めたものの中でも、最も高い不良率を引き起こしている。半導体技術が進化するにつれて、プロセッサーのパイプライン段数は増加し、メモリセルの有効面積は減少している。その結果、シングルイベント・アップセットに対する素子固有の耐性が低下している。シングルイベント効果は、高エネルギーの外部放射線粒子が引き起こす素子内部の状態の変化、あるいは過渡現象に関係しており、ソフトエラー
とハードエラーに分類できる。
【０００９】
ソフトエラーは、メモリ素子をリセットしたりリライトしたりすることによって正常な動作に戻すことができるため、非破壊的なエラーといえる。これに対して、ハードエラーは永久的なもので、ハードエラーの代表的な例はシングルイベント・ラッチアップ（single-event latch-up:ＳＥＬ）である。
【００１０】
主に外部放射線に起因するソフトエラーは、またの名をシングルイベント・アップセットともいう。シングルビット・アップセットは、単一の高エネルギー放射線粒子の通過による１ビットの反転を指し、ほかの反転ビットからは物理的にメモリセル２個分以上、離れているものである。それに対してマルチビット・アップセットは、1つ以上の放射線粒子の通過による数エレメントの反転を指している。
【００１１】
シングルイベント・アップセットはランダムに発生するが、破滅的なエラーであることは非常に珍しく、通常は素子を破壊することはない。そして、多くのシステムはある程度のソフトエラー、つまりここでいうシングルイベント・アップセットには耐えることができる。
【００１２】
半導体の微細化は、産業界での生き残りのための主要な原動力となっており、また、高集積化や性能の向上およびコスト低減のための原動力ともなっている。半導体技術の進化により、ゲート長をディープサブミクロンのレベルまで縮小するにつれて、メモリ製品のセル寸法も減少し続け、駆動電圧も低下し、そしてセル内部の容量も減少している。例えば、駆動電圧は、５Ｖから３．３Ｖ、１．８Ｖからさらに低電圧へと変化している。また、容量は、１０ｆＦから５ｆＦ、そしてさらに低容量へと変化している。低容量化が進むにつれてメモリセルの臨界電荷量は縮小を続け、それによってメモリセルのシングルイベント・アップセットに対する耐性も低下している。それに従い、低エネルギー・アルファ線、あるいは宇宙線粒子もセルを妨害する要因となっている。
【００１３】
半導体での空乏領域の電界は、その通った跡に電子・正孔対を一直線に生成し、電荷が浮遊する。その結果、トランジスタには電流の乱れが生じる。電界の影響下にある空乏領域は自由電子を捕捉する。わずかな過剰電荷がデバイスノードに浮遊し、これがある臨界電荷量を超えるとメモリセルの状態を反転させることになる。臨界電荷量が小さければ小さいほどソフトエラーレートは高くなる。アルファ線は低エネルギーを有しているため通常はシングルビット・アップセットを引き起こすが、低い供給電圧のメモリではマルチビット・アップセットを引き起こすこともある。
【００１４】
高エネルギー宇宙線粒子は地球の高層大気と反応し、それらの衝突が太陽フレアーや銀河宇宙線粒子により変調され、高エネルギー陽子や中性子を生成する。高エネルギー中性子は１０ＭｅＶ〜８００ＭｅＶのエネルギーを持っている。一方、陽子は３０ＭｅＶ以上のエネルギーを持っている。高エネルギー中性子は電荷を持たない。従って、これらはクーロン力による半導体材料との相互作用はない。そのためシリコンとの相互作用は、低エネルギー・アルファ線の場合とは異なる。
【００１５】
高エネルギー中性子がソフトエラーを引き起こすためには、シリコンの原子核と衝突し、シリコン原子核のイオン化の衝撃を受けることにより、イオン化された粒子を生成しなくてはならない。この衝突はアルファ線や、より重いイオンを生成することがある。衝突によって生まれたものは、プラスチックモールド材からの通常のアルファ線よりも、高エネルギーを持つ電子・正孔対を生成する。
【００１６】
一般に高性能メモリは、例えばＳＲＡＭセル、組み合わせ論理、ラッチ回路などで構成
されている。高性能通信用メモリでは、通常、チップの面積効率は低い。過去の学術研究では、組み合わせ論理はマスキングによる自然の耐性のために、通常のメモリセルに比べソフトエラーの影響を受けにくいということが示されている。しかしながら、素子の大きさとプロセッサーのパイプラインの段数を増やせば、この自然の耐性を低下させることになる。
【００１７】
素子のシングルイベント・アップセットに対する耐性を向上させる別の方法は、メモリセル内に蓄える臨界電荷量を増やし、そのしきい値を増加させることである。
【００１８】
その他に、絶縁物上にシリコン結晶を成長させ、その上にトランジスタなどを集積するＳＯＩ技術（Silicon On Insulator）を使用し、電荷の深さを減少させることにより素子の信頼性を向上させる方法がある。ｐ型ＭＯＳトランジスタの閾値電圧はセルのリカバリー時間に影響し、これは間接的にシングルイベント・アップセットに対する耐性にも影響を与える。
【００１９】
半導体装置の封入に用いるパッケージの材料として、Ｐｂ、Ｈｆ、Ｉｒ、Ｍｏ、Ｏｓ、Ｐｄ、Ｐｔ、Ｒｅ、Ｔａ、Ｔｂ、Ｔｌ、Ｗ、Ｕのうちの少なくとも１種類の元素を重量比で１％以上含ませたセラミツクあるいは樹脂を用いることにより、有効に放射線を遮蔽するパッケージを得ることが知られている（特許文献１）。
【００２０】
また、鉛またはタリウムの化合物を、半導体チップ上に塗布または添付し、あるいは樹脂材料に含有させて封止することにより、α線による影響を低減しメモリ等のソフトエラーを防止することが知られている（特許文献２）。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開昭６０−１３４４４８号公報
【特許文献２】特開昭５７−０９０９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、封入用パッケージを改善しても、ＥＥＰＲＯＭのように放射線に対する半導体装置の耐性が低いものも存在するし、放射線耐性能力が比較的高い半導体装置であってもさらなる耐性能力の向上が要求されるものもある。
【００２３】
本発明の目的は、放射線耐性能力をさらに向上することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２４】
本実施形態の１つの観点によれば、半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成され、下部電極と上部電極に挟まれる強誘電体膜を有するキャパシタと、前記キャパシタの上に形成される第２絶縁膜と、を有し、前記第１絶縁膜と前記下部電極の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。
【発明の効果】
【００２５】
本実施形態によれば、キャパシタ下部電極の下に、Ｐｂ又はＢｉが添加された結晶を持
つ第３絶縁膜を形成している。Ｐｂ又はＢｉが添加された結晶を有する第３絶縁膜は、例えば２００ｎｍ以下に薄く形成しても高い放射線耐性能力を有することが本発明者によって確認された。また、第３絶縁膜は、その上のキャパシタの強誘電体膜の結晶性を改善するための加熱の際に同時に加熱されるので、加熱処理を追加することなくその結晶性を改善することができる。
従って、外部から半導体装置内に向けて放射線が照射されても、放射線は第３絶縁膜により部分吸収されて、キャパシタの誘電体膜に到達する放射線の輻射が軽減される。さらに、Ｐｂ又はＢｉが添加された絶縁膜は、成膜当初においてアモルファスに形成することにより平坦性を良好にできるので、その上に形成されるキャパシタの下部電極とその上の強誘電体膜の結晶性を良好にすることができる。これらにより、キャパシタのメモリ書き込み能力、メモリ保持能力を高めることができる。
【図面の簡単な説明】
【００２６】
【図１Ａ】図１Ａ、図１Ｂは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｃ】図１Ｃ、図１Ｄは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｅ】図１Ｅ、図１Ｆは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｇ】図１Ｇ、図１Ｈは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｉ】図１Ｉは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図２】図２Ａ、図２Ｂ及び図２Ｃは、第１実施形態に係る半導体装置に書き込まれるデータのガンマ線照射量依存特性を例示する図である。
【図３】図３は、第２実施形態に係る半導体装置を例示する断面図である。
【図４】図４は、第３実施形態に係る半導体装置を例示する断面図である。
【図５】図５は、第３実施形態に係る半導体装置の別の例を示す断面図である。
【図６】図６は、第３実施形態に係る半導体装置をさらに別の例を示す断面図である。
【図７Ａ】図７Ａ、図７Ｂは、第４実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図７Ｃ】図７Ｃ、図７Ｄは、第４実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図７Ｅ】図７Ｅは、第４実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図８】図８は、強誘電体の典型であるＰＺＴの結晶構造の一例を示す図である。
【図９】図９は、ＰＺＴから誘電体膜を形成した構造を有する強誘電体キャパシタのヒステリシス曲線を示す。
【発明を実施するための形態】
【００２７】
まず、不揮発性メモリであるＦｅＲＡＭ及びＥＥＰＲＯＭのガンマ線照射後のデータの状況を表１に示す。評価サンプル（タグ形状）は、２ＫバイトのＦｅＲＡＭを搭載した第１のＲＦＩＤ−ＬＳＩと、１２８バイトのＥＥＰＲＯＭを搭載した第２のＲＦＩＤ−ＬＳＩであり、それぞれ１０個用意した。評価内容は次の（１）〜（３）の処理を行い、評価により正常であったサンプルの数をＰＡＳＳとして示している。
（１）メモリ領域、指定ブロックに右記データパターンを書き込む。
（２）２０ｋＧｙ、５０ｋＧｙ、１００ｋＧｙのガンマ線を照射する。
（３）メモリ領域のデータを読み出し、照射前後のデータを比較する。
【表１】
【００２８】
評価結果によれば、ＥＥＰＲＯＭは最低の２０ｋＧｙのガンマ線照射量であってもデータが全滅する。つまり、ＥＥＰＲＯＭなどの電子の蓄積によりデータを保持する構成のメモリの場合、ガンマ線照射により電子が励起され、データが破壊される。これに対し、３ＶのＲｅＲＡＭ品は、最大の１００ｋＧｙのガンマ線照射量であってもデータが保持されることを確認した。
【００２９】
次に、１．８ＶのＦｅＲＡＭ品（スタンダードセル、ゲートアレイ）をガンマ線照射後データの状況を表２、表３に示す。表２、表３の結果により、ＳＳ（Same State）／ＯＳ（Opposite State）共に照射量増加に伴って誤り（FAIL）数が増加する。即ち、規格値である照射量５０ｋＧｙでも厳しい結果となっている。
なお、ＳＳは、ガンマ線の照射前の書込みと同じ分極状態での読取りを表し、ＯＳは、ガンマ線照射前の書込みと逆の分極状態での読取りを表しています。
【表２】
【表３】
【００３０】
図８には、強誘電体の典型であるＰＺＴ（チタン酸ジルコン酸鉛）の結晶構造を示し、図９には、ＰＺＴから誘電体膜を形成した構造の強誘電体キャパシタのヒステリシス曲線を示す。鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、酸素（Ｏ）を含むＰＺＴ
（Ｐｂ（ＺｒＴｉ）Ｏ３）は、図８に示すようなペロブスカイト構造（ＡＢＯ３型）の代表的な強誘電体材料であり、正方体の各頂点にＰｂが、体心にＺｒやＴｉが配置され、そしてＺｒやＴｉを中心としてＯは正方晶の各面心に配置している。
【００３１】
酸素と金属ＺｒやＴｉから成る八面体の向きは、Ｐｂとの相互作用により容易に歪みが発生する。格子の中にＺｒ／Ｔｉイオンが置かれているが、このイオンは二つの安定点を持ち、外部の電界によってその位置を変える性質、即ち分極作用がある。さらに、一度どちらの点に位置すると電界を取り去ってもその位置が変わることはない。つまり、分極状態が記憶される。従って、強誘電体膜の上下に電極を設けてキャパシタを構成し、電極電圧と分極方向と分極量をプロットすればヒステリシス（履歴）が得られ、“１”、“０”を記憶できることになる。
【００３２】
このような分極による記憶状態は安定であり、その原理を利用すると、外部電界を印加すると分極が発生し、Ｚｒ／Ｔｉイオンが結晶内部で上下する。さらに、電界をかけるのを止めても分極はそのままの状態で残り、残留分極が生じる。２つの安定点をデータ“１”とデータ“０”として記憶する。
【００３３】
従って、ＦｅＲＡＭではデータの保持は結晶の原子配置によってなされるため、ガンマ線に照射されても、原則として上記の問題は起こらない。しかしながら、分極反転特性の劣化は照射量に応じて生じるため、データ読み出し精度が低下し、ミスリードを引き起こすことがある。従って、従来のＦｅＲＡＭの構造では、耐放射線照射能力は不十分であり、特に低電圧動作メモリの耐放射線能力を向上させる必要がある。
【００３４】
以上のことから、強誘電体キャパシタを有する半導体装置は、キャパシタの誘電体膜に放射線の被爆量を低減させ、キャパシタを低電圧で動作させ、耐インプリント特性及び耐放射線照射能力を向上させ、信頼性を高くすることが要求される。
【００３５】
以下に、図面を参照して本発明の実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
（第１の実施の形態）
図１Ａ〜図１Ｉは、第１実施形態に係る半導体装置及びその製造方法を示す断面図である。本実施形態による半導体装置は、メモリセルのキャパシタがプレーナ型となる構造を有している。次に、図１Ａに示す構造を形成するまでの工程を説明する。
【００３６】
まず、半導体基板であるシリコン基板１の活性領域の周囲に素子分離用溝１ｕを形成した後に、その中に絶縁膜として例えばシリコン酸化膜を埋込む。素子分離用溝１ｕの中の絶縁膜は、素子分離絶縁構造であるＳＴＩ(Shallow Trench Isolation)２として使用される。なお、素子分離絶縁構造は、ＳＴＩ２に限られるものではなく、ＬＯＣＯＳ法により形成されてもよい。
【００３７】
ついで、シリコン基板１の一部の活性領域にｐ型不純物をイオン注入して第１、第２のＰウェル３、４を形成し、さらに、別の活性領域にｎ型不純物を導入してＮウェル（不図示）を形成する。第１のＰウェル３と第２のＰウェル４は、ＳＴＩ２を介して隣接している。なお、ｐ型不純物、ｎ型不純物のいずれかイオン注入する際には、不純物を注入しない領域をレジストパターン（不図示）で覆う。
【００３８】
さらに、シリコン基板１の活性領域の表面を熱酸化することによりシリコン酸化膜を形成し、そのシリコン酸化膜をゲート絶縁膜５ａ、５ｂとして使用する。ゲート絶縁膜５ａ、５ｂの膜厚は、例えば６〜７ｎｍ程度とする。
【００３９】
続いて、シリコン基板１の主面の上方にポリシリコン膜をＣＶＤ法により例えば約２００ｎｍの厚さに形成した後に、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングしてＰウェル３、４の上に第１、第２のゲート電極６ａ、６ｂを形成する。第１、第２のゲート電極６ａ、６ｂは、ＳＴＩ２の上にも形成されるワード線の一部である。また、第１、第２のゲート電極６ａ、６ｂは、第１、第２のＰウェル３、４上に複数形成されてもよい。
【００４０】
次に、第１、第２のゲート電極６ａ、６ｂをマスクに使用して第１、第２のＰウェル３、４内にｎ型不純物、例えばリン（Ｐ）をイオン注入法により導入する。これにより、第１、第２のＰウェル３、４のうち第１、第２のゲート電極６ａ、６ｂの両側に浅いｎ型エクステンション領域７ａ、７ｂ、７ｃ、７ｄを形成する。
【００４１】
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックして第１、第２のゲート電極６ａ、６ｂの側面に絶縁性のサイドウォール９ａ、９ｂとして残存させる。その絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を例えば約３００ｎｍの厚さに形成する。
【００４２】
続いて、サイドウォール９ａ、９ｂとゲート電極６ａ、６ｂをマスクに使用し、シリコン基板１内にｎ型不純物、例えば砒素（Ａｓ）をイオン注入する。これにより、第１、第２のゲート電極６ａ、６ｂの両側方の第１、第２のＰウェル３、４内にエクステンション領域７ａ、７ｂ、７ｃ、７ｄよりも深く且つ高不純物濃度の不純物拡散領域を形成する。それらの不純物拡散領域は、エクステンション領域７ａ、７ｂ、７ｃ、７ｄに一部が接続されるソース／ドレイン領域８ａ、８ｂ、８ｃ、８ｄとして使用される。
【００４３】
次に、シリコン基板１の上の全体に、例えばスパッタリング法により、高融点金属膜、例えばコバルト膜を形成する。続いて、露出しているソース／ドレイン領域８ａ、８ｂ、８ｃ、８ｄとゲート電極６ａ、６ｂのそれぞれの上層と高融点金属膜とを熱処理により反応させる。これにより、ソース／ドレイン領域８ａ、８ｂ、８ｃ、８ｄとゲート電極６ａ、６ｂの上にそれぞれシリサイド層１０ａ〜１０ｆ、例えばコバルトシリサイド層が形成される。その後に、例えばウエットエッチングにより、残された高融点金属膜をエッチング除去する。
【００４４】
以上のような方法により形成された第１のＰウェル３、ゲート絶縁膜５ａ、第１のゲート電極６ａ、ソース／ドレイン領域８ａ、８ｂ等により第１のＮＭＯＳトランジスタＴ１が形成される。また、第２のＰウェル４、ゲート絶縁膜５ｂ、第１のゲート電極６ｂ、ソース／ドレイン領域８ｃ、８ｄ等により第２のＮＭＯＳトランジスタＴ２が形成される。
【００４５】
その後に、シリコン基板１上の全面に、第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２を覆うカバー絶縁膜１１として例えばシリコン窒化酸化膜をプラズマＣＶＤ法により例えば約２００ｎｍの厚さに形成する。さらに、カバー絶縁膜１１上に、第１層間絶縁膜１２として、例えばＴＥＯＳ（Tetra Ethoxy Silane）ガスを用いるプラズマＣＶＤ法によりシリコン酸化膜を例えば約１μｍの厚さに形成する。続いて、例えば化学機械研磨（ＣＭＰ）法により第１層間絶縁膜１２の上面を平坦化する。これにより、半導体基板１の主面から第１層間絶縁膜１２の上面までの高さは、例えば７８５ｎｍ程度となる。
【００４６】
次に、図１Ｂに示す構造を形成するまでの工程を説明する。
まず、フォトリソグラフィ技術を用い、第１層間絶縁膜１２のうち第１、第２のＰウェル３、４内のうち互いに近いそれぞれの一方のソース／ドレイン領域８ｂ、８ｃの上をエッチングし、シリサイド層１０ｄ、１０eに達する第１、第２のコンタクトホール１２ａ、１２ｂを形成する。第１、第２のコンタクトホール１２ａ、１２ｂの径を例えば約０．
２５μｍとする。
【００４７】
次に、第１層間絶縁膜１２の上面と第１、第２のコンタクトホール１２ａ、１２ｂの内面に、例えば、スパッタリング法により厚さ３０ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜を順に形成する。Ｔｉ膜とＴｉＮ膜は、密着膜１３ａとなる。続いて、密着膜１３ａの上に、コンタクトホール１２ａ、１２ｂ内を完全に充填する厚さに主導体膜１３ｂとしてタングステン（Ｗ）をＣＶＤ法により形成する。主導電膜１３ｂの膜厚は、例えば３００ｎｍ程度とする。
【００４８】
その後に、例えばＣＭＰ法により、第１層間絶縁膜１２の上面が露出するまで主導電膜１３ｂ及び密着膜１３ａを研磨する。こうして、第１、第２のコンタクトホール１２ａ、１２ｂ内に残された主導体膜１３ｂ及び密着膜１３ａを第１、第２の導電プラグ１４ａ、１４ｂとして使用する。
【００４９】
次に、図１Ｃに例示する構造を形成するまでの工程について説明する。
まず、第１層間絶縁膜１２及び第１、第２の導電プラグ１４ａ、１４ｂの上に、例えば、シリコン窒化酸化膜１５ａをプラズマＣＶＤ法により例えば約１００ｎｍの厚さに形成する。シリコン窒化酸化膜１５ａは、後述するキャパシタからの水分の移動を抑制するとともに、第１、第２の導電プラグ１４ａ、１４ｂの上面の酸化を防止するために形成される。
【００５０】
次に、シリコン窒化酸化膜１５ａ上に、例えば、ＴＥＯＳガスを使用し、プラズマＣＶＤ法によって後述の密着絶縁膜１６とともに密着性を向上するための絶縁膜としてシリコン酸化膜１５ｂを形成する。シリコン酸化膜１５ｂの膜厚を例えば約１３０ｎｍとする。
【００５１】
シリコン窒化酸化膜１５ｂとシリコン酸化膜１５ａとにより第２層間絶縁膜１５が形成される。なお、第２層間絶縁膜１５は、シリコン窒化酸化膜１５ａとシリコン酸化膜１５ｂとの積層膜に限定されるものではない。例えば、酸化防止膜として、シリコン窒化酸化膜１５ａの代わりにシリコン窒化膜や酸化アルミニウム膜を形成してもよい。
【００５２】
続いて、例えば窒素雰囲気中にて、熱処理を行う。かかる熱処理は、第２層間絶縁膜１５中に含まれているガスを放出するため、即ち脱ガスのためである。この熱処理を行う際の基板温度は、例えば約６５０℃とし、熱処理時間は、例えば約３０分とする。
【００５３】
次に、第２層間絶縁膜１５上に、例えば、高周波スパッタリング法によりアモルファスの密着絶縁膜１６を形成する。密着絶縁膜１６は、後述するキャパシア下部電極１７に対する密着性を確保するとともに、放射線を遮断するために形成される。
【００５４】
密着絶縁膜１６としては、Ｐｂ又はＢｉ（ビスマス）添加した絶縁膜、例えば、強誘電体膜であるチタン酸ジルコン酸鉛（ＰＺＴ：（ＰｂＺｒｘＴｉ１−ｘＯ３））膜（０≦ｘ≦１）、又はＣａ、Ｓｒ、Ｌａが少なくともに一つ元素添加されたチタン酸ジルコン酸鉛、又はビスマス層状結晶構造を持つ（Ｂｉ，Ｓｒ）ＴｉＯ３、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２膜等が用いられている。その以外に、Ｐｂ又はＢｉ添加したＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２膜などでもよい。密着絶縁膜１６は、それらの材料から選択した二つ膜を積層した構造であってもよい。
【００５５】
密着絶縁膜１６としてＰＺＴ膜を用いる場合には、その膜厚は、例えば、１０ｎｍ〜５０ｎｍ程度、より好ましくは、２０ｎｍ〜３０ｎｍ程度に形成される。ＰＺＴを高周波スパッタリング法により形成する際の成膜条件は、例えば次の通りとする。まず、ターゲッ
トとしてジルコニウムチタン酸鉛からなるＰＺＴ系ターゲットを使用する。また、基板温度は、例えば約５０℃に設定される。さらに、成膜室内に導入するガスとしては、例えばＡｒガスを用いる。成膜室内の圧力は、例えば約１Ｐａとする。印加電力は、例えば１．０ｋＷとする。ここでは、密着絶縁膜１６の膜厚を、例えば約２０ｎｍとする。
【００５６】
次に、密着絶縁膜１６上に、第１の導電膜１７ａとして貴金属膜を例えばスパッタリング法により形成する。第１の導電膜１７ａは、後述するキャパシタＱの下部電極１７の一部となるものである。第１の導電膜１７ａとして、例えば５０ｎｍ〜１５０ｎｍ程度のＰｔ膜を形成する。第１の導電膜１７ａを形成する際の成膜条件は、例えば次の通りとする。ターゲットとしてＰｔを使用する。また、基板温度は、例えば３５０℃に設定される。成膜室内に導入するガスとして例えばＡｒガスを用いる。成膜室内の圧力は、例えば約１Ｐａとする。また、印加電力を例えば約０．３ｋＷに設定する。
【００５７】
ここでは、第１の導電膜１７ａとして、プラチナ膜を形成する場合を例に説明したが、第１の導電膜１７ａはプラチナ膜に限定されるものではなく、Ｉｒ膜、Ｒｕ膜、酸化ルテニウム（ＲｕＯ２）膜、ＳｒＲｕＯ３膜等を形成してもよい。また、それらのうちいずれかを選択した積層膜により第１の導電膜１７ａを形成してもよい。
【００５８】
次に、第１の導電膜１７ａの上に第２の導電膜１７ｂを形成する。第２の導電膜１７ｂとして、例えば厚さ０．１〜３ｎｍの酸化プラチナ膜（ＰｔＯｘ膜）を形成する。第１の導電膜１７ａとして例えばＩｒ膜やＲｕ膜を用いる場合には、第２の導電膜１７ｂとして下とは異なる例えばＩｒ膜やＲｕ膜を用いてもよい。この場合、第２の導電膜１７ｂとしてＩｒ膜を形成する場合には、Ｉｒ膜を例えば１０〜３０ｎｍ程度の厚さに形成する。
【００５９】
また、第１の導電膜１７ａとして、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜を用いる場合には、第２の導電膜１７ｂとして、ＳｒＲｕＯ３膜、ＬａＳｒＭｎＯ３膜、ＬａＳｒＣｏＯ３膜等を用いてもよい。この場合には、ＳｒＲｕＯ３膜、ＬａＳｒＭｎＯ３膜又はＬａＳｒＣｏＯ３のそれぞれの膜厚は、例えば１〜５ｎｍ程度であることが好ましい。
【００６０】
次に、第２の導電膜１７ａの上に、第１の誘電体膜１８ａを形成する。第１の誘電体膜１８ａは、スパッタリング法により形成される。第１の誘電体膜１８ａとして、例えば、強誘電体膜を形成する。第１の誘電体膜１８ａは、ペロブスカイト型結晶構造又はビスマス層状化粧構造であってＡＢＯｘ型の結晶構造を持つ。この場合、金属種ＡがＬｉ、Ｎａ、Ｃａ、Ｓｒ、Ｂａ、Ｌａから選ばれる一種類以上の金属であり、金属種ＢがＴｉ、Ｚｒ、Ｔａ、Ｎｂから選ばれる一種類以上の金属であり、酸素Ｏはｘ（正の数）の組成比を有する。
【００６１】
第１の誘電体膜１８ａとして、例えば、チタン酸ジルコン酸鉛（ＰＺＴ：ＰｂＺｒｘＴｉ１−ｘＯ３）膜（０≦ｘ≦１）、またはＣａ、Ｓｒ、Ｌａが少なくともに一つ元素添加されたチタン酸ジルコン酸鉛が用いられる。または、ビスマス層状結晶構造を持つ（Ｂｉ,Ｓｒ）ＴｉＯ３、チタン酸ビスマスランタン酸化物（ＢＬＴ：（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）膜、ストロンチウム・ビスマス・タンタル酸化物（ＳＢＴ：ＳｒＢｉ２Ｔａ２Ｏ９）等が用いられる。
【００６２】
ＰＺＴ膜を用いる場合には、第１の誘電体膜１８ａの膜厚を例えば３０ｎｍ〜９０ｎｍ程度とする。より好ましくは、第１の誘電体膜１８ａの膜厚を、例えば５０ｎｍ〜７０ｎｍ程度とし、ここでは、例えば約６０ｎｍとする。
【００６３】
第１の誘電体膜１８ａの成膜温度を例えば３０℃以上、１００℃以下とすることが好ましい。第１の誘電体膜１８ａの成膜温度を３０℃より低く設定する場合には、ウェハ面内
において膜厚及び結晶性が不均一となってしまう場合がある。これに対し、第１の誘電体膜１８ａの成膜温度を１００℃より高く設定する場合には、第１の誘電体膜１８ａにおいて、（１０１）配向及び（１００）配向が多くなり、（１１１）配向が少なくなるので、良好な電気的特性のキャパシタの誘電体膜を得ることが困難となることがある。従って、本実施形態では、第１の誘電体膜１８ａの成膜温度を、例えば５０℃に設定する。
【００６４】
また、第１の誘電体膜１８ａを形成する方法はスパッタリング法に限られるものではない。例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition、有機金属化学気相成長）法、ゾル・ゲル法、有機金属分解（ＭＯＤ、Metal Organic Deposition）法、化学溶液堆積（ＣＳＤ、Chemical Solution Deposition）法、ＣＶＤ法、等により、アモルファスの第１の誘電体膜１８ａを形成してもよい。
【００６５】
次に、例えばＲＴＡ法により、酸素を含む雰囲気中にて、第１の誘電体膜１８ａを結晶化する。より具体的には、不活性ガス、例えばアルゴンと酸素ガスとを含む混合ガスの雰囲気中にて、第１の誘電体膜１８ａを熱処理する。熱処理時間は、例えば９０秒とする。第１の誘電体膜１８ａの結晶性を向上するためには酸素ガス流量を１０〜７０ｓｃｃｍ、例えば２５ｓｃｃｍとすることが好ましい。
【００６６】
第１の誘電体膜１８ａの材料としてＰＺＴが用いられている場合には、熱処理温度、即ち基板温度は、例えば５５０℃〜６５０℃に設定される。ここでは、第１の誘電体膜１８ａを結晶化する際の熱処理温度を、例えば６００℃とする。適切な熱処理温度は、強誘電体材料の種類により異なる。例えば、ＰＺＴや、その他の元素を微量添加するＰＺＴの熱処理温度は６３０℃以下、ＢＬＴは７００℃以下、ＳＢＴは８００℃以下が望ましい。この熱処理により第１の誘電体膜１８ａは結晶化される。同時に、第１の誘電体膜１８ａと第２の導電膜１７ｂの界面も密着性が高く制御されている。さらに、密着絶縁膜１６の少なくとも一部も同時に結晶化され、その一部はＰｂ又はＢｉ（ビスマス）添加した正方体の結晶絶縁膜となる。
【００６７】
次に、第１の誘電体膜１８ａの上に、アモルファスの第２の誘電体膜１８ｂを例えばスパッタ法により形成する。第２の誘電体膜１８ｂとしては、例えば膜厚が１ｎｍ〜３０ｎｍ、例えば約１０ｎｍの強誘電体膜を形成する。第２の誘電体膜１８ｂの材料としては、ＰＺＴ、ＰＬＺＴ、或いはＬａとＣａとＳｒとが添加されたチタン酸ジルコン酸鉛が用いられる。
【００６８】
次に、第２の誘電体膜１８ｂの上に第１の導電性酸化膜１９ａを形成する。第１の導電性酸化膜１９ａは、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄからなる群から選択された少なくとも１種の元素の酸化物から形成される。例えば、第１の導電性酸化膜１９ａの形成に当たっては、先ず、第２の誘電体膜１８ｂ上に、厚さが２０〜7０ｎｍ、例えば約２５ｎｍで成膜の時点で結晶化したＩｒＯｘ膜をスパッタ法により形成する。このときの成膜温度を例えば約３００℃とし、成膜ガスとしてＡｒ及びＯ２を用い、これらの流量Ａｒ＝１４０ｓｃｃｍ、Ｏ２＝６０Ｓｃｃｍとする。また、スパッタパワーは、例えば１ｋＷ程度とする。
【００６９】
ついで、ＲＴＡ法でシリコン基板１を加熱する。その加熱条件は、温度を７２５℃に設定し、酸素を流量２０Ｓｃｃｍ、Ａｒを流量２０００Ｓｃｃｍで雰囲気中に導入するとともに、熱処理時間を６０秒間とする。この熱処理は第１の誘電体膜１８ａの結晶性を更に向上し、非晶質の第２の誘電体膜１８ｂを結晶化する。同時に、密着絶縁膜１６の結晶性も向上する。
【００７０】
第１、第２の誘電体膜１８ａ、１８ｂを完全に結晶化させる同時に、第１の導電性酸化
膜１９ａのプラズマダメージも回復でき、第１、第２の誘電体膜１８ａ、１８ｂは、連続的な柱状結晶を持つ誘電体膜になる。同時に、第１、第２の誘電体膜１８ａ、１８ｂ中の酸素欠損を補償する。第１、第２の誘電体膜１８ｂは、ペロブスカイト型結晶構造、ビスマス層状結晶構造のいずれかのＡＢＯｘ型結晶構造を持つことが好ましい。
【００７１】
次に、第１の導電性酸化膜１９ａの上に、例えばスパッタリング法により、第２の導電性酸化膜１９ｂを形成する。第第１、第２の導電性酸化膜１９ａ、１９ｂは、パターニングにより後述するキャパシタＱの上部電極１９となるものである。第２の導電性酸化膜１９ｂとしては、例えば酸化イリジウム膜を形成する。
【００７２】
第２の導電性酸化膜１９ｂとして形成される酸化イリジウム膜（ＩｒＯｙ膜）における酸素の組成比ｙは、例えば０＜ｙ≦２とする。第２の導電性酸化膜１９ｂとして形成される酸化イリジウム膜（ＩｒＯｙ膜）における酸素の組成比ｙは、第１の導電性酸化膜１９ａとして形成される酸化イリジウム膜（ＩｒＯｘ膜）における酸素の組成比ｘより大きいことが好ましい。
【００７３】
第２の導電性酸化膜１９ｂにおける酸素の組成比を第１の導電性酸化膜１９ａにおける酸素の組成比より大きく設定する理由は、酸素の組成比を大きく設定すると水素の拡散を防止する機能が大きくなるからである。第２の導電性酸化膜１９ｂが水素バリア膜としても十分に機能し得るため、第１、第２の誘電体膜１８ａ、１８ｂが水素により還元されるのを防止しできる。第２の導電性酸化膜１９ｂの膜厚は、例えば７０〜２００ｎｍ程度に形成されることが好ましく、より具体的には例えば約１５０ｎｍ程度とする。
【００７４】
第２の導電性酸化膜１９ｂを成膜する際のスパッタリングによる成膜条件は、例えば次の通りとする。成膜室内に導入するガスは、例えばアルゴンガスを例えば１００ｓｃｃｍ、酸素ガスを例えば１００ｓｃｃｍで導入して混合ガスとする。成膜室内の圧力は、例えば０．８Ｐａとする。スパッタパワーは、例えば１．０ｋＷとする。成膜時間は、例えば５９秒間程度とする。このような成膜条件で第２の導電性酸化膜１９ｂを成膜すると、第２の導電性酸化膜１９ｂの膜厚は、例えば約１５０ｎｍ程度となる。
【００７５】
その後に、ウェハ状のシリコン基板１の主面と反対側の下面（裏面）を洗浄する。このような背面洗浄は、一般のウェハ洗浄とは異なるものであり、シリコン基板１の裏面に付着した誘電体膜１８ａ、１８ｂを除去するためのものである。
【００７６】
次に、第２の導電性酸化膜１９ｂ上に、保護膜２０を例えばスパッタリング法により形成する。保護膜２０として、例えば３４ｎｍ程度の厚さを有するＴｉＮ膜を形成する。保護膜２０を形成する際には、例えばＴｉのターゲットを用いる。保護膜２０を形成する際の基板温度は、例えば１５０℃とする。成膜室内における雰囲気は、例えば流量５０ｓｃｃｍのＡｒガスと流量９０ｓｃｃｍのＮ２ガスとの混合ガスの雰囲気とする。保護膜２０は、還元性物質をバリアする機能を有するものであり、第１、第２の導電性酸化膜１９ａ、１９ｂをパターニングする際のハードマスクとしても機能する。
【００７７】
ここでは、保護膜２０としてＴｉＮ膜を形成する場合を例に説明したが、ＴｉＮ膜に限定されるものではない。保護膜２０として、例えば、ＴａＮ膜、ＴｉＯＮ膜、ＴｉＯｘ膜、ＴａＯｘ膜、ＴａＯＮ膜、ＴｉＡｌＯｘ膜、ＴａＡｌＯｘ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＯＮ膜、ＴｉＳｉＯＮ膜、ＴａＳｉＯＮ膜、ＴｉＳｉＯｘ膜、ＴａＳｉＯｘ膜、ＡｌＯｘ膜、ＺｒＯｘ膜等を形成してもよい。
【００７８】
次に、保護膜２０上に、例えばフォトレジスト膜（不図示）をスピンコート法により形成する。続いて、フォトリソグラフィ技術を用い、上部電極となるパターンの長さ方向に
ある２つの対向辺を区画するストライプ平面形状にフォトレジスト膜（不図示）をパターニングする。
【００７９】
続いて、フォトレジスト膜（不図示）をマスクとして使用し、保護膜２０及び第１、第２の導電性酸化膜１９ａ、１９ｂをエッチングする。その後に、アッシング、溶剤等を使用してフォトレジスト膜（不図示）を除去する。さらに、保護膜２０を例えばドライエッチングにより除去する。
【００８０】
その後に、酸素を含む雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理は、第１、第２の誘電体膜１８ａ、１８ｂに加わったダメージを回復するための回復アニールである。熱処理温度は、例えば６００〜７００℃とする。ここでは、熱処理温度は、６５０℃とし、また、熱処理時間は、例えば４０分とする。
【００８１】
次に、図１Ｄに例示する構造を形成するまでの工程を説明する。
まず、既にストライプ状に成形された第１、第２の導電性酸化膜１９ａ、１９ｂとそれらの隙間から露出した第２の誘電体膜１８ｂの上に、フォトレジスト膜２１を例えばスピンコート法により形成する。続いて、フォトリソグラフィ技術を用いてフォトレジスト膜２１をパターニングする。この場合のフォトレジスト膜２１のパターンには、複数のストライプ状の第１、第２の導電性酸化膜１９ａ、１９ｂを跨ぐパターンが間隔をおいて複数形成されている。
【００８２】
続いて、図１Ｅに例示するように、パターニングされたフォトレジスト膜２１をマスクとして、第１、第２の導電膜１９ａ、１９ｂと第１、第２の誘電体膜１８ａ、１８ｂをエッチングする。この後、フォトレジスト膜２１を除去する。このパターニングによって、第１、第２の導電膜１９ａ、１９ｂから複数のキャパシタ上部電極１９が形成される。同時に、第１、第２の誘電体膜１８ａ、１８ｂから複数のキャパシタ誘電体膜１８が形成される。キャパシタ誘電体膜１８のそれぞれの上には、複数の上部電極１９が形成されている。
【００８３】
その後に、酸素雰囲気中にて、キャパシタ上部電極１９、キャパシタ誘電体膜１８等を熱処理する。熱処理条件を例えば３００〜６５０℃とし、熱処理時間を例えば３０分〜１２０分とする。
【００８４】
次に、図１Ｆに示す構造を形成するまでの工程を説明する。
まず、キャパシタ上部電極１９、キャパシタ誘電体膜１８及び第２の導電膜１７ｂの上に第１保護絶縁膜２２を例えばスパッタリング法又はＣＶＤ法により形成する。第１保護絶縁膜２２としては、例えば酸化アルミニウム膜を形成する。第１保護絶縁膜２２の膜厚は、例えば２０〜５０ｎｍ程度とする。
【００８５】
第１保護絶縁膜２２を形成するための成膜装置としては、反応性ＲＦスパッタリング装置を用いる。ターゲットとしては、直径３００ｍｍの酸化アルミニウムセラミックターゲットを用いる。酸化アルミニウム膜の成膜条件は、例えば次の通りとする。アルゴンガス雰囲気中でＲＦマグネトロンスパッタを行い、４０〜１００秒の性膜時間で膜厚が２０〜５０ｎｍの酸化アルミニウム膜を形成する。その際、スパッタパワーを２．０ｋＷに、温度を室温にそれぞれ設定し、また、反応室内の圧力を１．０Ｐａに設定する。
【００８６】
第１保護絶縁膜２２は、水素や水分等によりキャパシタ誘電体膜１８が還元されるのを防止するためのものである。従って、第１保護絶縁膜２２の材料は、酸化アルミニウムに限られるものではなく、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化タンタル、窒化アルミニウム、酸窒化アルミニウムのいずれかから選択して膜を形成してもよい。
【００８７】
次に、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。熱処理条件は、温度を例えば４００〜６００℃とし、また、熱処理時間を例えば３０分〜１２０分とする。
【００８８】
その後に、第１保護絶縁膜２２の上に、例えば、フォトレジスト膜２３をスピンコート法により形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜２３をキャパシタの下部電極の平面形状にパターニングする。即ち、フォトレジスト膜２３のパターンは、キャパシタ誘電体膜１８とその上のキャパシタ上部電極１９を含むとともにキャパシタ誘電体膜１８から突出する領域を有している。
【００８９】
次に、図１Ｇに例示するように、フォトレジスト膜２３をマスクとして使用し、第１保護絶縁膜２２、第１、第２の導電膜１７ａ、１７ｂ及び密着絶縁膜１６をエッチングする。これによりパターニングされた第１、第２の導電膜１７ａ、１７ｂはキャパシタ下部電極１７として使用される。その後、フォトレジスト膜２３を除去する。
【００９０】
以上のキャパシタ下部電極１７、キャパシタ誘電体膜１８及びキャパシタ上部電極１９によりキャパシタＱが形成される。第１保護絶縁膜２２は、キャパシタ上部電極１９及びキャパシタ誘電体膜１８、キャパシタ下部電極１７を覆うように残存する。
【００９１】
次に、酸素を含有する雰囲気にシリコン基板１を置いて熱処理を行う。熱処理の温度を例えば２００〜４００℃とする。また、熱処理の時間を例えば３０〜１２０分間とする。この熱処理によれば、キャパシタＱをパターニング工程に吸着した水分や不純物を飛ばし、第１保護絶縁膜２２の成膜後に熱処理する時に蒸し焼きを防げ、さらに、キャパシタの第１保護絶縁膜２２が剥がれにくくなる。酸素を含有する雰囲気としては、酸素のみの雰囲気、アルゴン及び酸素を含有する雰囲気、並びに、窒素及び酸素を含有する雰囲気等が挙げられる。
【００９２】
次に、図１Ｈに示す構造を形成するまでの工程について説明する。
まず、第１保護絶縁膜２２及び第２層間絶縁膜１５の上に、例えばスパッタリング法又はＣＶＤ法により、非晶質な第２保護絶縁膜２５を形成する。第２保護絶縁膜２５は、水素や水分等によりキャパシタ誘電体膜１８が還元されるのを防止するためのものである。非晶質の第２保護絶縁膜２５として、例えば酸化アルミニウム膜を形成する。また、第２保護絶縁膜２５の材料は、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化タンタル、窒化アルミニウム及び酸窒化アルミニウムのうちから選択する膜でもよい。第２保護絶縁膜２５の膜厚は、スパッタリング法で形成する場合は、１０ｎｍ以上、３０ｎｍ以下が望ましく、例えば２０ｎｍ程度とする。また、第２保護絶縁膜２５の膜厚は、ＣＶＤ法で形成する場合は、１ｎｍ以上、３ｎｍ以下が望ましく、例えば２ｎｍ程度とする。
【００９３】
酸化アルミニウム膜の成膜条件は、例えば次の通りとする。例えば、アルゴンガス雰囲気中でＲＦマグネトロンスパッタを行い、成膜時間を４０秒として、緻密性が高い非晶質の酸化アルミニウム膜を２０ｎｍの厚さに形成する。この場合、スパッタパワー２を．０ｋＷに、温度を室温に、圧力を１．０Ｐａに設定する。
【００９４】
次に、酸素を含有する雰囲気にシリコン基板１を置いて熱処理を行う。この熱処理は、キャパシタ誘電体膜１８に酸素を供給し、スパッタリングにより損傷しているキャパシタＱのダメージを回復させてキャパシタＱの電気的特性を向上するためのものである。熱処理条件として、例えば、温度を５００〜７００℃、時間を３０分〜１２０分とする。この結果、キャパシタ誘電体膜１８に酸素が供給され、誘電体キャパシタＱの電気的特性が回復する。
【００９５】
次に、第２保護絶縁膜２５上に第３層間絶縁膜２６を形成する。第３層間絶縁膜２６として、例えば、ＴＥＯＳガスを使用するプラズマＣＶＤ法によりシリコン酸化膜を形成する。第３層間絶縁膜２６の膜厚は、例えば１．４μｍ程度とする。続いて、例えば、ＣＭＰ法により第３層間絶縁膜６８の上面を平坦化する。
【００９６】
続いて、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にシリコン基板１を置いて、熱処理を行う。この熱処理は、第３層間絶縁膜２６中の水分を除去するとともに、第３層間絶縁膜２６の膜質を変化させ、第３層間絶縁膜２６中に水分を入りにくくさせるためのものである。熱処理は、例えば、温度を約３５０℃、時間を約２分間とする。
【００９７】
次に、第３層間絶縁膜２６上に、例えばスパッタリング法又はＣＶＤ法により第３保護絶縁膜２７を形成する。第３保護絶縁膜２７としては、例えば酸化アルミニウム膜を形成する。第３保護絶縁膜２７の膜厚は、例えば２０〜５０ｎｍ程度である。
【００９８】
続いて、第３保護絶縁膜２７上に、例えばプラズマＴＥＯＳＣＶＤ法により、第４層間絶縁膜２８を形成する。第４層間絶縁膜２８として、例えばシリコン酸化膜をＣＶＤ法により例えば３００ｎｍ程度の厚さに形成する。
【００９９】
次に、図１Ｉに例示する構造を形成するまでの工程について説明する。
フォトリソグラフィ技術を用い、キャパシタ下部電極１７のうちキャパシタ誘電体膜１８からはみ出したコンタクト領域の上とキャパシタ上部電極１９の上の第４層間絶縁膜２８から第１保護絶縁膜２３までの連続した層を部分的にエッチングする。これにより、キャパシタ上部電極１９に達する第３のコンタクトホール２６ａと、キャパシタ下部電極１７のコンタクト領域に達する第４のコンタクトホール２６ｂとを形成する。
【０１００】
続いて、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理は、キャパシタ誘電体膜１８に酸素を供給し、キャパシタＱの電気的特性を向上させるためのものである。熱処理条件は、例えば４００〜６００℃、例えば４５０℃程度とする。その熱処理時間は、例えば３０分〜１２０分とする。
【０１０１】
次に、フォトリソグラフィ技術を用い、第１、第２の導電プラグ１４ａ、１４ｂの上の第４層間絶縁膜２８から第２層間絶縁膜１５までの連続した絶縁膜をエッチングする。これにより、第１、第２の導電性プラグ１４ａ、１４ｂに達するビアホール２６ｃ、２６ｄを形成する。
【０１０２】
続いて、不活性ガス雰囲気中又は真空中にシリコン基板１を置いて熱処理を行う。この熱処理は、第４、第３及び第２層間絶縁膜２８、２６、１５中からガスを放出する、即ち脱ガスのためである。
【０１０３】
次に、高周波エッチングにより、第３、第４のコンタクトホール２６ａ、２６ｂ、及び第１、第２のビアホール２６ｃ、２６ｄの内壁面に対して表面処理を行う。続いて、第４層間絶縁膜２８の上面の上と第３、第４のコンタクトホール２６ａ、２６ｂ及び第１、第２のビアホール２６ｃ、２６ｄの内壁面の上に、例えばスパッタリング法により、密着膜２９ａを形成する。密着膜２９ａとして、例えばＴｉＮ膜を形成する。密着膜２９ａは、例えば５０〜１５０ｎｍ程度の厚さに形成される。密着膜２９ａとしてＴｉＮ膜を形成する場合には、ターゲットの材料としてＴｉを用い、成膜室内の雰囲気は、ＡｒガスとＮ２ガスとの混合雰囲気とする。Ａｒガスの流量は５０ｓｃｃｍ、Ｎ２ガスの流量は例えば９０ｓｃｃｍとする。また、成膜温度は、例えば１５０℃とする。
【０１０４】
続いて、密着膜２９ａの上に、例えばＣＶＤ法により、主導電膜２９ｂを形成する。主
導電膜２９ｂとしては、例えばタングステン膜を形成する。主導電膜２９ｂの膜厚は、例えば３００ｎｍ程度とする。
【０１０５】
さらに、第４層間絶縁膜２８の上面が露出するまで、例えばＣＭＰ法により、主導電膜２９ｂ及び密着膜２９ａを研磨する。こうして、第３、第４のコンタクトホール２６ａ、２６ｂ及び第１、第２のビアホール２６ｃ、２６ｄ内にそれぞれ残された主導電膜２９ｂ及び密着膜２９ａを第３、第４、第５及び第６の導電プラグ３０ａ、３０ｂ、３０ｃ、３０ｄとして使用する。
【０１０６】
次に、プラズマ洗浄を行う。プラズマ洗浄を行う際に用いるガスは、例えばＡｒガスとする。これにより、第３〜第６の導電プラグ３０ａ〜３０ｄの表面に存在する自然酸化膜等が除去される。
【０１０７】
続いて、導電膜として、例えば、ＴｉＮ膜３１ａ、ＡｌＣｕ合金膜３１ｂ、Ｔｉ膜３１ｃ、ＴｉＮ膜３１ｄを順次積層することにより、積層導電膜を形成する。ＴｉＮ膜３１ａの膜厚は、例えば５０ｎｍとする。ＡｌＣｕ合金膜３１ｂの膜厚は、例えば膜厚５５０ｎｍとする。Ｔｉ膜１３ｃの膜厚は、例えば５ｎｍとする。ＴｉＮ膜３１ｄの膜厚は、例えば膜厚５０ｎｍとする。
【０１０８】
次に、フォトリソグラフィ技術を用い、積層導電膜をエッチングする。こうして、積層膜により第３〜第６の導電プラグ３１ａ〜３１ｄに接続される配線３２が形成される。この後、更に、層間絶縁膜、導電プラグ、配線等を複数層に亘って形成する。配線層（金属配線層）は、５層に亘って形成される（不図示）。
以上により、半導体装置内のメモリセルの基本的な構造が形成される。
【０１０９】
上記の半導体装置によれば、キャパシタＱの下地としてアモルファスで正方体結晶を持つ密着絶縁膜１６を形成している。密着絶縁膜１６は、例えば、Ｐｂ又はＢｉ添加した正方体の結晶を持つ絶縁膜、例えばＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれかを用いて形成されている。
【０１１０】
従って、密着絶縁膜１６の上に形成されるキャパシタＱに外部から放射線が照射されても、放射線は密着絶縁膜１６により部分吸収されて、キャパシタ誘電体膜１８に至る輻射が軽減される。さらに、放射線は、密着絶縁膜１６とキャパシタ誘電体膜１８を構成する上記材料の誘電体膜結晶（正方体）の各頂点のＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの放射線の影響が更に小さくなる。
【０１１１】
これにより、上記構造のＭＯＳトランジスタＴ１、Ｔ２とキャパシタＱを有するメモリ素子は、外部放射線に照射されてもソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる。
【０１１２】
また、キャパシタ下部電極１７の下の密着絶縁膜１６は、上記のようなアモルファス強誘電体材料、例えばＰＺＴから形成されているので、表面の平坦性が非常に良い。このため、密着絶縁膜１６の上に成膜した形成されるキャパシタ下部電極１７、例えばＰｔ膜は、自己配向非常に良い膜となり、単一な（１１１）面を得やすい。従って、その後に、キャパシタ下部電極１７の熱処理を行うと、密着絶縁膜１６のＰＺＴも結晶化され、ＰＺＴ／Ｐｔの結晶配向ともに（１１１）面となるので、その上に形成したキャパシタ誘電体膜１８、例えばＰＺＴ膜の結晶性も向上できる。
【０１１３】
ところで、上記の方法で形成した半導体メモリ素子について、密着絶縁膜１６として形成される上記材料のうちＰＺＴを一例として選択し、ＰＺＴ膜のガンマ線に対する耐性を調べるために次のような試験を行った。
【０１１４】
まず、キャパシタ誘電体膜１８としてＰＺＴ膜を形成するとともに、その下の密着膜をアルミナから形成し、それ以外の構造を図１Ｉと同様に形成した複数の試料を用意した。そして、キャパシタ誘電体膜１８のＰＺＴ膜の厚さを１４０ｎｍとした構造のキャパシタを有する半導体装置を第１の試料とする。また、キャパシタ誘電体膜１８のＰＺＴ膜の厚さを１０５ｎｍとした構造のキャパシタを有する半導体装置を第２の試料とする。第１、第２の試料は、それぞれパッケージにより封入されている。そして、第１、第２の試料にガンマ線を照射したところ、第１、第２の試料のそれぞれのＳＳマージン及びＯＳマージンとガンマ線照射量の関係は、図２Ａ、図２Ｂに例示するようになった。ガンマ線の照射量は、０ｋＧｙ、２０ｋＧｙ、５０ｋＧｙ、１００ｋＧｙである。
【０１１５】
図２Ａにおいて、ＰＳＳは、ガンマ線の照射前の書込みデータの読み出し量であり、ＵＳＳは、ガンマ線照射前と同じ書き込み状態のデータの読み出し量である。ＰＳＳ−ＵＳＳは、ＳＳマージンであり、ガンマ線照射前後の読み出し量の違いを示している。図２Ａでは、ガンマ線照射が無い場合、即ち０ｋＧｙの場合のＳＳマージンを１としてＳＳマージンが規格化して示されている。
【０１１６】
また、図２Ｂにおいて、ＰＯＳは、ガンマ線の照射前の書込みデータの読み出し量であり、ＵＯＳは、ガンマ線照射前と異なる書き込み状態のデータの読み出し量である。そして、ＰＯＳ−ＵＯＳは、ＯＳマージンであり、ガンマ線照射前後の読み出し量の違いを示している。図２Ｂでは、ガンマ線照射が無い場合、即ち０ｋＧｙの場合のＯＳマージンを１として規格化してＯＳマージンが示されている。
【０１１７】
図２Ａによれば、各サンプルのＳＳマージンは、誘電体膜ＰＺＴの膜厚及びガンマ線照射量に依存せず、劣化が発生しない。これに対し、図２Ｂによれば、１４０ｎｍＰＺＴ及び１０５ｎｍＰＺＴのメモリ素子の双方のＯＳマージンは、ガンマ線照射量に依存し、ガンマ線照射量が増えると低くなる。さらに、厚さ１４０ｎｍのＰＺＴ膜のＯＳマージンの低減量は、厚さ１０５ｎｍのＰＺＴ膜のＯＳマージンの低減量よりも小さくなる。
【０１１８】
図２Ｃは、図２Ｂにおけるガンマ線の照射量が５０ｋＧｙの場合に、厚さが１４０ｎｍと１０５ｎｍのＰＺＴ膜のＯＳマージン量を示す。１４０ｎｍの厚さのＰＺＴ膜のＯＳマージンは、照射前の量の５９％程度になり、また、１０５ｎｍの厚さのＰＺＴ膜のＯＳマージンは照射前の量の４６％程度になる。
【０１１９】
従って、ＰＺＴの膜が薄くなると、放射線照射の影響を受けやすい結果となる。ただし、ＰＺＴは、薄くしても、ある程度放射線照射を遮断できる。また、キャパシタの容量を考慮すると、誘電体膜は薄い方が好ましい。従って、キャパシタ誘電体膜１８を厚くする代わりに、上記のように、キャパシタ下部電極１７の下地となる密着絶縁膜１６として結晶化されたＰＺＴ膜等を使用すると、メモリセル領域の耐放射線能力を向上させることができる。
【０１２０】
（第２の実施の形態）
図３は、第２実施形態に係る半導体装置の断面図である。
図３に示す半導体装置では、第１実施形態と同様に、シリコン基板１にＭＯＳトランジスタＴ１、Ｔ２が形成され、その上には第１、第２層間絶縁膜１２、１５が形成されている。さらに、第１層間絶縁膜１２内には第１、第２の導電プラグ１４ａ、１４ｂが形成される。また、第２層間絶縁膜１５上には、密着絶縁膜１６が形成され、その上にはキャパ
シタＱが形成されている。また、キャパシタＱのキャパシタ上部電極１９、キャパシタ誘電体膜１８は第１保護絶縁膜２２に覆われている。さらに、第１保護絶縁膜２２とキャパシタ下部電極１７は、第２保護絶縁膜２５により覆われている。
【０１２１】
第２保護絶縁膜２５の上には、第１実施形態では形成されていないステップカバレッジが良好なアルミニウム酸鉛膜（ＰｂＡｌ２Ｏ４）が第３保護絶縁膜３５として形成されている。本実施形態では、バッチ式の成膜装置を用いた原子層堆積（ＡＬＤ：Atomic Layer
Deposition）法により、アルミニウム酸鉛膜を厚さ２０ｎｍ程度で形成する。
【０１２２】
このＡＬＤ法を用いたアルミニウム酸鉛膜の形成にあたっては、ＴＭＡ（Tri-Methyl Aluminum）、Ｐｂ（ＤＰＭ）２及びＨ２Ｏを用いたＡＬＤ法により行うことも可能であるが、アルミニウム酸鉛膜をより緻密化した膜にするという観点から、本実施形態においては、ＴＭＡ、Ｐｂ（ＤＰＭ）２及びオゾン（Ｏ３）を用いたＡＬＤ法により行うことにする。
【０１２３】
具体的に、本実施形態では、Ａｌ原料として常温で液体のＴＭＡ、Ｐｂの液体原料におけるＰｂ（ＤＰＭ）２を用いて堆積工程と、酸素（Ｏ２）及びオゾン（Ｏ３）の雰囲気中での酸化工程とを、工程間に真空パージ工程を入れて交互に切り替え、これを２１０サイクル程度繰り返してアルミニウム酸鉛膜の形成を行う。
【０１２４】
より詳細には、成膜室内において、オゾンを供給して被堆積膜表面、即ち第２保護絶縁膜２５表面を酸化した後、余分なオゾンを真空排気してパージする。次いで、ＴＭＡ及びＰｂ（ＤＰＭ）２を流して被堆積膜表面の酸素群と反応させて原子層のアルミニウム酸鉛膜を形成した後、余分なＴＭＡ、Ｐｂ（ＤＰＭ）２を真空排気してパージする。この一連のサイクルを繰り返すことにより、アルミニウム酸鉛膜が形成される。
【０１２５】
ＴＭＡを用いた堆積工程では、例えば、基板温度を３００℃、ガス圧力を４０Ｐａ（０．３Ｔｏｒｒ）、ＴＭＡガス流量を１００ｓｃｃｍ、Ｐｂ（ＤＰＭ）２流量を５０Ｓｃｃｍ、５秒間の条件で行う。また、オゾンを用いた酸化工程は、例えば、基板温度を３００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ２＋Ｏ３ガス流量を１０ｓｌｍ、Ｏ３濃度を２００ｇ／Ｎｍ３、１５秒間の条件で行う。また、ＴＭＡは温度４０℃に加温して、Ｐｂ（ＤＰＭ）２は蒸気圧が比較的高いので、温度２００℃に加温して蒸気圧によりガス化した状態で当該バッチ式の成膜装置へ導入する。
【０１２６】
第３保護絶縁膜３５としてアルミニウム酸鉛膜の形成が終了した後、酸素及びオゾンの雰囲気中において、同一装置内（ｉｎ−ｓｉｔｕ）で昇温して緻密化アニールを行う。この際、昇温は１０℃／分程度で行い、また、温度を安定させるため、昇温後３０分間は保持する。この緻密化アニールは、例えば、基板温度を５００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ２＋Ｏ３ガス流量を１０ｓｌｍ、Ｏ３濃度を２００ｇ／Ｎｍ３、３０分間の条件で行う。
【０１２７】
なお、本実施形態では、第３保護絶縁膜３５であるアルミニウム酸鉛膜の形成後の緻密化アニールの温度を５００℃程度としているが、本実施形態の効果を得るためのアニール温度は、４００℃以上７００℃以下の範囲とすることができる。これは、アニール温度が４００℃未満になるとアルミニウム酸鉛膜の緻密化が不十分になるという不具合が生じ、また、アニール温度が７００℃を超えるとキャパシタ誘電体膜１８を構成するＰＺＴからＰｂが脱離して疲労特性が悪化するという不具合が生じるためである。
【０１２８】
また、本実施形態では、第３保護絶縁膜３５であるアルミニウム酸鉛膜の形成後の緻密化アニールの時間を３０分程度としているが、本実施形態の効果を得るためのアニール時
間は、１０分以上１２０分以下の範囲とすることができる。これは、アニール時間が１０分未満になると当該緻密化アニールを行うバッチ式装置内でウェハ位置による依存が現れるという不具合が生じ、また、アニール温度が１２０分を超えると、アルミニウム酸鉛膜の緻密化は十分であるがスループットが低下するという不具合が生じるためである。
【０１２９】
この強酸化性を有するオゾン（Ｏ３）を含む雰囲気中でのアニール処理により、アルミニウム酸鉛膜は、緻密化された膜となる。これにより、例えば層間絶縁膜の成膜等の後工程において水素が生じた際においても、キャパシタ誘電体膜１８への水素の侵入を阻止することができ、キャパシタ誘電体膜１８の劣化を防止することができる。さらに、第３保護絶縁膜３５であるアルミニウム酸鉛膜の成膜を、ＴＭＡ及びＨ２Ｏを用いたＡＬＤ法により行った場合には、アルミニウム酸鉛膜中に存在するＯＨ基を一括して除去することができ、所謂蒸し焼き状態によるキャパシタ誘電体膜１８の劣化を回避することができる。
【０１３０】
ここでは、第３保護絶縁膜３５としてＡＬＤ法でアルミニウム酸鉛膜３５を形成することについて説明している。第３保護絶縁膜３５の他の材料としては、Ｐｂ又はＢｉを添加した絶縁膜であってＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれか一つ材料を使用してもよい。また、第３保護絶縁膜３５の成膜方法としては、ＡＬＤ法以外に、カバレッジの良い有機金属分解法、化学気相蒸着法、ＭＯＣＶＤ法、スパッタ法を使用してもよい。
【０１３１】
次に、酸素を含有する雰囲気にシリコン基板１を置いて熱処理を行う。この熱処理は、第３保護絶縁膜３５であるアルミニウム酸鉛膜の成膜過程中に残留する有機物を蒸発させる。これらの残留有機物が、アルミニウム酸鉛膜中残ると、その以後のプロセスに第１、第２保護絶縁膜２２、２５に拡散し、キャパシタ誘電体膜１８へ浸入する可能性がある。熱処理条件は、例えば５００〜６００℃とする。熱処理時間は、例えば３０分〜９０分とする。この結果、第１及び第２保護絶縁膜２２、２５及び、アルミニウム酸鉛膜は、緻密性が非常に良い膜となり、キャパシタ誘電体膜１８を完全に保護する。
【０１３２】
一方、上記の第１、第２保護絶縁膜２２、２５の厚さが厚すぎると、その後の工程でコンタクトホール２６ａ、２６ｂを完全に開けられないので、第１、第２保護絶縁膜２２、２５の厚さは１００ｎｍ以下に望ましい。また、第２保護絶縁膜２５を省いてもよい。コンタクトホール２６ａ、２６ｂをよりきれいに開くためには、それらの厚さは５０ｎｍ以下が望ましい。また、これらの厚さが薄すぎると、キャパシタＱへの保護機能がなくなるので、キャパシタＱの側面での第１、第２保護絶縁膜の厚さは１０ｎｍ以上が望ましい。また、第３保護絶縁膜３５となる薄いアルミニウム酸鉛膜は、アルゴンガスで容易にスパッタエッチングすることが可能であるので、本実施形態では、所望の形状のコンタクトホール２６ａ、２６ｂを容易に形成することができる。
【０１３３】
次に、第１実施形態と同じ条件で、第３保護絶縁膜３５上に第３層間絶縁膜２６を形成する。その以後の構造及びプロセスも第１実行形態と同じ方法で形成して半導体装置のメモリセル領域の基本構造を形成する。
【０１３４】
以上のように、キャパシタＱを有する本実施形態に係る半導体装置が形成されている。こうした半導体メモリは、外部から放射線に照射されると、キャパシタＱを挟む密着絶縁膜１６及び第３保護絶縁膜３５により部分吸収されて、キャパシタ誘電体膜１８に至る輻射が軽減される。さらに、正方体の誘電体膜結晶の各頂点にＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの影響を更に小さくなる。従って、第１実施形態と同様に、上記構造のメモリ素子は、外部放射線に照射されても、ソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる
。
【０１３５】
ところで、第３保護絶縁膜３５の上に形成される第３層間絶縁膜２６として、第３保護絶縁膜３５を熱処理した後に、例えばＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）と次のソースを用いてプラズマＣＶＤ法により形成してもよい。そのソースとして、Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２、Ｐｂ（ＤＰＭ）２、Ｐｂ（ＴＭＨＰＤ）、Ｂｉ（ＤＰＭ）３、Ｂｉ（Ｏｔ−Ｂｕ）３、Ｂｉ（ｐ−Ｔｏｌ）３のいずれか一つを使用する。これにより形成された第３層間膜２６は、ＰｂやＢｉを添加したシリコン化合物の絶縁膜であるＰｂＳｉＯ３あるいはＢｉ２Ｓｉ２Ｏ９である。ＰｂやＢｉが添加されたシリコン化合物の第３層間絶縁膜２６の膜厚は、例えば約１．２μｍ程度とする。第３層間絶縁膜２６の形成方法として、上記のプラズマＣＶＤ法以外、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法、ＭＯＣＶＤ法などを使用してもよい。第３層間絶縁膜２６の形成後には上記と同様にその表面は、例えばＣＭＰ法により平坦化される。そのようなＰｂ、Ｂｉのいずれかを添加したシリコン酸化膜は、第１実施形態、又は、以下の実施形態において、キャパシタＱ、Ｑ０の上方の層間絶縁膜に適用してもよい。
【０１３６】
そのような材料により形成された第３層間絶縁膜２６は、外部から照射される放射線を吸収するので、キャパシタ誘電体膜１８に達する放射線の輻射が軽減する。さらに、放射線は、ＰｂやＢｉが添加された誘電体膜の結晶（正方体）の各頂点のＰｂに吸収されるので、結晶中心のＺｒ／Ｔｉへの影響を更に小さくなる。従って、上記構造のメモリ素子は、外部放射線に照射されても、ソフトエラーが更に起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる。
【０１３７】
（第３の実施の形態）
図４は、第３実施形態に係る半導体装置の断面図である。
図４に示す半導体装置は、第１実施形態と同様に、シリコン基板にＭＯＳトランジスタＴ１、Ｔ２が形成され、ＭＯＳトランジスタを覆う第１、第２層間絶縁膜１２、１５が形成される。また、第１層間絶縁膜１２内には第１、第２の導電プラグ１４ａ、１４ｂが形成され、さらに、第１、第２の導電プラグ１４ａ、１４ｂと第１層間絶縁膜１２の上に、第１実施形態と同様に、シリコン窒化酸化膜１５ａが形成される。この場合、シリコン窒化酸化膜１５ａは、例えば約１００ｎｍの厚さに形成される。
【０１３８】
また、シリコン窒化酸化膜１５ａの上には、例えばスパッタリング法により第１ガンマ線遮断膜３８を形成する。第１ガンマ線遮断膜３８は、第１実施形態の密着絶縁膜１６と同様に絶縁膜であり、外部から放射線照射されてもそれを遮断できる機能を確保するためのものである。第１ガンマ線遮断膜３８としては、Ｐｂ又はＢｉを含む絶縁膜、強誘電体膜、例えば、チタン酸ジルコン酸鉛（ＰＺＴ：（ＰｂＺｒｘＴｉ１−ｘＯ３）（０≦ｘ≦１））膜を形成する。第１ガンマ線遮断膜３８の形成方法として、例えば、高周波スパッタリング法を採用する。
【０１３９】
第１ガンマ線遮断膜３８として、ＰＺＴの他の材料、例えば、Ｃａ、Ｓｒ、Ｌａが少なくともに一つ元素添加されたチタン酸ジルコン酸鉛またはビスマス層状結晶構造を持つ（Ｂｉ，Ｓｒ）ＴｉＯ３や（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２膜が用いられる。または、Ｐｂ又はＢｉ添加したＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２膜などでもよい。
【０１４０】
第１ガンマ線遮断膜３８の膜厚は、例えば、２０ｎｍ〜２００ｎｍ程度、より好ましくは、５０ｎｍ〜１００ｎｍ程度、例えば約５０ｎｍとする。第１ガンマ線遮断膜３８を形成する際の成膜条件は、例えば次の通りとする。
【０１４１】
スパッタリングにおける基板温度は例えば５０℃である。また、成膜室内に導入するガスとしては、例えばＡｒガスを用いる。さらに、成膜室内の圧力は例えば１Ｐａとする。印加電力は例えば１．０ｋＷとする。第１ガンマ線遮断膜３８は、上記の材料から選択される二つ膜の積層を使用してもよい。
【０１４２】
第１ガンマ線遮断膜３８の形成方法としては、スパッタ法以外、例えばゾル−ゲル法、有機金属分解法、化学溶液法（ＣＳＤ）法、化学気相蒸着法、エピタキシャル成長法又は有機金属成長（ＭＯＣＶＤ）法を採用してもよい。
【０１４３】
次に、第１ガンマ線遮断膜３８の上に、例えばＴＥＯＳを使用するプラズマＣＶＤ法により、シリコン酸化膜１５ｂを形成する。シリコン酸化膜１５ｂの膜厚は、例えば約１００ｎｍとする。
【０１４４】
ここで、シリコン窒化酸化膜１５ａ、第１ガンマ線遮断膜３８及びシリコン酸化膜１５ｂにより第２層間絶縁膜１５が形成される。第２層間絶縁膜１５は、第１層間絶縁膜１２内の第１、第２の導電プラグ１４ａ、１４ｂの上面が酸化されるのを防止することを目的の１つとして形成される。
【０１４５】
第２層間絶縁膜１５上には密着膜３９が形成される。密着膜３９は、キャパシタ下部電極１７に対する密着性を確保するための絶縁膜である。密着膜３９としては、例えば酸化アルミニウム（Ａｌ２Ｏ３）膜が形成されている。密着膜３９の膜厚は例えば約２０ｎｍである。密着膜３９は、第１実施形態の図１Ｆに示すと同様に、キャパシタ下部電極１７のパターニングの際に同じレジストマスク２３を使用してパターニングされる。密着膜３９は、水又は水分の拡散を防止できる材料から形成されることが好ましい。
【０１４６】
その後、第１実施形態と同様な方法により、キャパシタ下部電極１７、キャパシタ誘電体膜１８、キャパシタ上部電極１９を形成し、これらによりキャパシタＱを形成する。なお、キャパシタ下部電極１７のパターンを形成する前にキャパシタ下部電極１７、キャパシタ誘電体膜１８の上に第１保護絶縁膜２２を形成する。なお、第１実施形態と同じ条件で、キャパシタ誘電体膜１８となる第１、第２の誘電体膜１８ａ、１８ｂがＲＴＡ法により加熱される際に、第１ガンマ線遮断膜３８も加熱されて結晶性が改善し、Ｐｂ又はＢｉを含有して正方体の結晶を持つ。
【０１４７】
その後に、第１実施形態と同様に、キャパシタＱ上に第２保護絶縁膜２５、第３層間絶縁膜２６を形成する。即ち、第３層間絶縁膜２６として例えばＴＥＯＳを使用するプラズマＣＶＤ法によりシリコン酸化膜を形成する。続いて、例えばＣＭＰ法により、第３層間絶縁膜２６の上面を平坦化する。
【０１４８】
次に、Ｎ２Ｏガス又はＮ２ガスを用いて発生させるプラズマ雰囲気にシリコン基板１置いて熱処理を行う。この熱処理は、第３層間絶縁膜２６中の水分を除去するとともに、第３層間絶縁膜２６の膜質を窒素成分により変化させ、第３層間絶縁膜２６中に水分を入りにくくさせるためのものである。熱処理温度は、例えば約３５０℃とし、熱処理時間は、例えば約２分間とする。
【０１４９】
次に、第３層間絶縁膜２６の上に、例えばスパッタリング法又はＣＶＤ法により、第２ガンマ線遮断膜４０を形成する。第２ガンマ線遮断膜４０は、上記の第１ガンマ線遮断膜３８の形成方法のいずれかの方法で形成される絶縁膜であり、第１ガンマ線遮断膜３８に適用される材料から選択して形成される。第２ガンマ線遮断膜４０の膜厚は、２００ｎｍ以下、例えば約５０ｎｍ程度とする。
【０１５０】
その後に、第２ガンマ線遮断膜４０の上に、例えばＴＥＯＳを使用するプラズマＣＶＤ法により第４層間絶縁膜２８を形成する。その後に、第１実施形態と同様に、第３、第４のコンタクトホール２６ａ、２６ｂを形成した後に、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理により、キャパシタ誘電体膜１８に酸素を供給し、さらに、第２ガンマ線遮断膜４０の結晶性を改善する。これにより、第２ガンマ線遮断膜４０は、Ｐｂ又はＢｉを含有して正方体の結晶を持つ。その後のプロセスでは、第１実施例と同じ方法で導電プラグ３０ａ〜３０ｄ、配線３２等を形成し、これにより半導体装置のメモリ領域の基本構造を完成させる。
【０１５１】
上記の半導体装置が外部から放射線、例えばガンマ線に照射されると、放射線は、キャパシタＱを挟む第１ガンマ線遮断膜３８及び第２ガンマ線遮断膜４０により吸収されるので、キャパシタ誘電体膜１８に達する輻射が軽減される。さらに、放射線は、第１、第２ガンマ線遮断膜３８、４０及びキャパシタ誘電体膜１８における正方体の誘電体膜結晶の各頂点にＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの影響を更に小さくすることができる。なお、第１ガンマ線遮断膜３８及び第２ガンマ線遮断膜４０は、ともに放射線遮断膜である。
【０１５２】
従って、上記構造のキャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２等を有するメモリ素子は、外部放射線に照射されても、ソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）で滅菌しても、データが保持できる。
【０１５３】
ところで、本実施形態において、キャパシタ下部電極１７の密着膜３９として酸化アルミニウムが形成されている。この場合、図５に例示するように、キャパシタ下部電極１７の下に、第１実施形態で示したＰｂ又はＢｉを含む絶縁膜から密着絶縁膜１６を密着層３９の代わりに形成してもよい。さらに、図６に例示するように、キャパシタＱ及び第１、第２保護絶縁膜２２、２５の上に、第２実施形態で示した第３保護絶縁膜３５としてアルミニウム酸鉛膜を形成してもよい。これらにより、メモリ素子の耐放射線性がさらに高くなる。図５、図６においては、シリコン酸化膜１５ｂの上側と下側に、これとは材料の異なるＰｂ又はＢｉを含む絶縁膜が形成された構造となる。
【０１５４】
なお、第３層間絶縁膜２６の材料として、第２実施形態において説明したように、ＰｂやＢｉ添加した絶縁膜であってもよい。
【０１５５】
（第４の実施の形態）
図７Ａ〜図７Ｅは、第４実施形態に係る半導体装置の形成工程を示す断面図である。図７Ａ〜図７Ｅにおいて、図１Ａ〜図１Ｉと同じ符号は同じ要素を示している。本実施形態による半導体装置は、メモリセルのキャパシタがスタック型となる構造を有している。次に、図７Ａに示す構造を形成するまでの工程を説明する。
【０１５６】
まず、第１実施形態と同様に、半導体基板１内にＳＴＩ２に囲まれるＰウェル４ａを形成した後に、Ｐウェル４ａ上に例えば厚さ６〜７ｎｍのゲート絶縁膜５ｃを形成する。続いて、第１実施形態と同様に、ゲート絶縁膜５ｃ上に例えばＣＶＤ法によりポリシリコン膜を形成した後、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングする。これにより、Ｐウェル４ａの上方にワード線を兼ねた第１、第２のゲート電極６ｃ、６ｄを形成する。
【０１５７】
次に、第１、第２のゲート電極６ｃ、６ｄをマスクに使用して、例えばイオン注入法によりシリコン基板１内にｎ型ドーパント不純物を導入する。これにより、第１、第２のゲート電極６ｃ、６ｄの両側のＰウェル４ａ内に浅い第１〜第３のエクステンション領域７
ｅ、７ｆ、７ｇを形成する。
【０１５８】
次に、第１実施形態と同様な方法により、第１、第２のゲート電極６ｃ、６ｄの側面に絶縁性のサイドウォール９ｃ、９ｄが形成される。続いて、サイドウォール９ｃ、９ｄ及び第１、第２のゲート電極６ｃ、６ｄをマスクに使用し、例えばイオン注入法により第１、第２のゲート電極６ｃ、６ｄの両側のＰウェル４ａ内にｎ型不純物を導入する。これにより、第１〜第３のエクステンション領域７ｅ、７ｆ、７ｇに接続される深い不純物拡散層を第１〜第３のソース／ドレイン領域８ｅ、８ｆ、８ｇとする。
【０１５９】
その後に、第１実施形態と同様な方法により、第１、第２のゲート電極６ｃ、６ｄの上部と第１〜第３のソース／ドレイン領域８ｅ、８ｆ、８ｇの上部にそれぞれシリサイド層１０ｇ〜１０ｋを形成する。
【０１６０】
このようして、第１、第２のゲート電極６ｃ、６ｄとソース／ドレイン領域８ｅ、８ｆ、８ｇ、Ｐウェル４ａ等を有する第１、第２のＭＯＳトランジスタＴ３、Ｔ４が形成される。なお、第１、第２のゲート電極６ｃ、６ｄの間の第２のエクステンション領域７ｆ、第２のソース／ドレイン領域８ｆは、第１、第２のＭＯＳトランジスタＴ３、Ｔ４により共有される。
【０１６１】
次に、第１実施形態と同様な方法により、第１、第２のＭＯＳトランジスタＴ３、Ｔ４を覆うカバー絶縁膜１１をシリコン基板１の上に形成し、さらにカバー絶縁膜１１の上に厚さ約１μｍの第１層間絶縁膜１２を形成する。第１層間絶縁膜１２の上面は例えばＣＭＰ法により平坦化される。
【０１６２】
その後に、フォトリソグラフィ技術を用い、第１〜第３のソース／ドレイン領域８ｅ〜８ｇ上のシリサイド層１０ｉ〜１０ｋに達する第１、第２、第３のコンタクトホール１２ｃ、１２ｄ、１２ｅをカバー絶縁膜１１、第１層間絶縁膜１２内に形成する。第１、第２、第３のコンタクトホール１２ｃ、１２ｄ、１２ｅの径を例えば０．２５μｍとする。
【０１６３】
次に、第１実施形態と同様な方法により、例えば、厚さ約３０ｎｍのＴｉ膜と厚さ約２０ｎｍのＴｉＮ膜を密着膜１３ｃとして第１〜第３のコンタクトホール１２ｃ〜１２ｅ内に形成し、その上に厚さ約３００ｎｍのタングステン膜１３ｄを形成する。その後に、例えばＣＭＰ法により、タングステン膜１３ｄ及び密着膜１３ｃを第１層間絶縁膜１２の上面上から除去するとともに、第１〜第３のコンタクトホール１２ｃ〜１２ｅ内に第１、第２、第３の導電プラグ１４ｃ、１４ｄ、１４ｅとして残す。
【０１６４】
次に、第１、第２、第３の導電プラグ１４ｃ、１４ｄ、１４ｅ及び第１層間絶縁膜１２の上に、例えば、プラズマＣＶＤ法により、シリコン窒化酸化膜１５ｃを約１３０ｎｍ形成し、その上にさらに、例えばスパッタリング法により第１ガンマ線遮断膜４１を形成する。第１ガンマ線遮断膜４１は、外部から放射線照射されても遮断できる膜を確保する機能を有する。
【０１６５】
第１ガンマ線遮断膜４１としては、第１実施形態で説明した密着絶縁膜１６の材料、例えばＰｂ又はＢｉ添加した絶縁膜、強誘電体膜を形成する。第１ガンマ専遮断膜４１は、第１実施形態において示された密着絶縁膜１６となる材料から選択した二つ膜を積層した構造であってもよい。
【０１６６】
第１ガンマ線遮断膜４１の膜厚は、例えば２０ｎｍ〜２００ｎｍ程度とし、より好ましくは、５０ｎｍ〜１００ｎｍ程度とする。第１ガンマ線遮断膜４１をＰＺＴから高周波スパッタリング法により形成する際の成膜条件は、例えば次の通りとする。即ち、基板温度
は、例えば５０℃とする。成膜室内に導入するガスとしては、例えばＡｒガスを用いる。成膜室内の圧力は、例えば１Ｐａとする。印加電力は、例えば１．０ｋＷとする。この場合、第１ガンマ線遮断膜４１を約５０ｎｍの厚さに形成する。
【０１６７】
次に、第１ガンマ線遮断膜４１の上に、例えばＴＥＯＳガスを使用するプラズマＣＶＤ法により、シリコン酸化膜１５ｄを例えば約１００ｎｍの厚さに形成する。シリコン窒化酸化膜１５ｃ、第１ガンマ線遮断膜４１及びシリコン酸化膜１５ｄにより層間絶縁膜１５が形成される。
【０１６８】
次に、フォトリソグラフィ技術を用い、第１、第３の導電プラグ１４ｃ、１４ｅの上に開口４２ａ、４２ｂを有するレジストパターン４２をシリコン酸化膜１５ｄ上に形成する。続いて、開口４２ａ、４２ｂを通して第２層間絶縁膜１５をエッチングして第１、第２のビアホール４１ａ、４１ｂを第１、第３の導電プラグ１４ｃ、１４ｄ上に形成する。その後に、レジストパターン４２を除去する。
【０１６９】
次に、図７Ｂに示す構造を形成するまでの工程を説明する。
まず、第１、第２のビアホール４１ａ、４１ｂ内面と第２層間絶縁膜１５上に、例えばスパッタリング法により、Ｔｉ膜を３０ｎｍ程度とＴｉＮ膜を２０ｎｍ程度の厚さに形成する。こうして、Ｔｉ膜とＴｉＮ膜とにより密着膜４３ａが形成される。
次に、密着膜４３ａ上に、例えばＣＶＤ法により、主導電膜４３ｂとして例えばタングステン膜を３００ｎｍ程度の厚さに形成する。
【０１７０】
続いて、例えばＣＭＰ法により、第２層間絶縁膜１５の表面が露出するまで主導電膜４３ｂ及び密着膜４３ａを研磨し、第１、第２のビアホール４１ａ、４２ｂ内に残されたそれらの導電膜を第１、第２のビアプラグ４４ａ、４４ｂとして使用する。研磨により、第１、第２のビアプラグ４４ａ、４４ｂの上面の高さが第２層間絶縁膜１５の上面の高さより低くなる場合がある。かかる場合には、第１、第２のビアプラグ４４ａ、４４ｂが埋め込まれた箇所に凹部４１ｃが形成されることとなる。かかる凹部の深さは、例えば２０〜５０ｎｍ程度である。
【０１７１】
次に、図７Ｃに示す構造を形成するまでの工程を説明する。
まず、第２層間絶縁膜１５の上と第１、第２のビアプラグ４４ａ、４４ｂの上に、例えばスパッタリング法により、下地導電膜４５としてＴｉ膜を形成する。Ｔｉ膜の膜厚は、例えば１００〜３００ｎｍ程度とする。
【０１７２】
続いて、例えばＲＴＡ法により、窒素雰囲気中にシリコン基板１を置いて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理により、上述したＴｉ膜がＴｉＮ膜４５となる。例えば、ＴｉＮ膜の膜厚を例えば１００ｎｍ程度の厚さに形成する。また、Ｐｂ又はＢｉを含有して正方体の結晶を持つ第１ガンマ線遮断膜４１の結晶性が向上する。
【０１７３】
さらに、ＣＭＰ法により、下地導電膜４５の表面を研磨して平坦化層として機能させる。研磨後における下地導電膜４５の膜厚は、例えば５０〜１００ｎｍ程度、例えば５０ｎｍ程度の厚さとする。続いて、例えばＮＨ３ガスを用いて発生させたプラズマ雰囲気に下地導電膜（平坦化層）４５の表面を暴露することにより、下地導電膜４５の表面をプラズマ処理する。
【０１７４】
次に、下地導電膜４５の上に、例えばスパッタリング法により、Ｔｉ膜を形成する。Ｔｉ膜の膜厚は、例えば２０ｎｍ程度とする。この場合、プラズマ処理が行われた下地導電膜４５上に形成されるＴｉ膜は良質である。続いて、例えばＲＴＡ法により、６５０℃の
窒素雰囲気中にシリコン基板１を置いて６０秒の熱処理を行うことにより、Ｔｉ膜は（１１１）配向のＴｉＮ膜となる。こうして、（１１１）配向のＴｉＮ膜により導電性の密着膜４６ａが形成される。
【０１７５】
次に、密着膜４６ａの上に、例えば反応性スパッタリング法により、導電性の酸素バリア膜（酸素拡散防止膜）４６ｂとして、例えば１００ｎｍ程度ＴｉＡｌＮ膜を形成する。かかる酸素バリア膜４６ｂは、第２層間絶縁膜１５内に導電性の第１、第２のビアプラグ４４ａ、４４ｂを形成した後に、第１、第２のビアプラグ４４ａ、４４ｂの上面が酸化されるのを防止するためのものである。
【０１７６】
次に、酸素バリア膜４６ｂの上に、例えばスパッタリング法により、第１の導電膜４７ａとして貴金属膜を形成する。第１の導電膜４７ａは、後述するキャパシタＱ０のキャパシタ下部電極４７の一部となるものである。第１の導電膜４７ａとしては、例えば１００ｎｍ程度のイリジウム膜を形成する。次に、例えばＲＴＡ法により、６５０℃のアルゴン雰囲気中にシリコン基板１を置いて６０秒の熱処理を行う。この熱処理は、第１の導電膜４７ａ中の結晶粒を成長させるとともに、第１の導電膜４７ａ中の結晶粒のサイズを均一化するためのものである。
【０１７７】
続いて、第１の導電膜４７ａの上に、例えばスパッタリング法により、非晶質（アモルファス状態）貴金属酸化物の第２導電膜４７ｂを形成する。非晶質貴金属酸化物の膜として、例えば２５ｎｍ程度の酸化イリジウム膜（ＩｒＯｘ膜：ｘはＩｒに対する組成比）を形成する。貴金属酸化物膜は、後工程において還元され、貴金属膜となる。貴金属酸化物の第２の導電膜４７ｂが還元されることにより形成される貴金属膜は、キャパシタＱ０のキャパシタ下部電極４７の一部となる。
【０１７８】
次に、貴金属酸化物の第２導電膜４７ｂの上に、例えばＭＯＣＶＤ法により、第１の誘電体膜４８ａを形成する。誘電体膜４８ａとしては、例えばＰＺＴ膜を形成する。第１の誘電体膜４８ａの膜厚は、例えば３０ｎｍ〜１５０ｎｍ程度とする。より好ましくは、誘電体膜４８ａの膜厚を、例えば５０ｎｍ〜１２０ｎｍ程度とする。
【０１７９】
第１の誘電体膜４８ａとなるＰＺＴ膜をＭＯＣＶＤ法により形成する際には、Ｐｂ、Ｚｒ、Ｔｉの各液体原料を気化することにより原料ガスを生成し、かかる原料ガスを用いてＰＺＴ膜を形成する。Ｐｂ、Ｚｒ、Ｔｉの各液体原料は次のようにして形成される。
【０１８０】
Ｐｂの液体原料は、例えばＰｂ（ＤＰＭ）２を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦ（テトラヒドロフラン）が用いられる。Ｐｂの液体原料におけるＰｂ（ＤＰＭ）２の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。Ｚｒの液体原料は、例えばＺｒ（ｄｍｈｄ）４を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦが用いられる。Ｚｒの液体原料におけるＺｒ（ｄｍｈｄ）４の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。Ｔｉの液体原料は、例えば［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦが用いられる。Ｔｉの液体原料における［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。溶媒としては、例えばＴＨＦが用いられる。Ｌａの液体原料におけるＬａ（ＤＰＭ）３の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。
【０１８１】
ＰＺＴの原料ガスは、上記のようなＰｂの液体原料、Ｚｒの液体原料及びＴｉの液体原料を、溶媒とともに気化器に導入し、かかる液体原料を気化器により気化させることにより生成される。溶媒としては、例えばＴＨＦが用いられる。溶媒の供給量は、例えば約０．４７４ｍｌ／分とする。Ｐｂの液体原料の供給量は、例えば約０．３２６ｍｌ／分とする。Ｚｒの液体原料の供給量は、例えば約０．２００ｍｌ／分とする。Ｔｉの液体原料の
供給量は、例えば約０．２００ｍｌ／分とする。さらに、Ｌａの液体原料を使用してＰＬＺＴを形成する場合、その供給量は、例えば約０．０２０ｍｌ／分とする。
【０１８２】
第１の誘電体膜４８ａをＭＯＣＶＤ法により形成する際のその他の条件は、次の通りとする。即ち、成膜室内の圧力は、例えば６６５Ｐａ（５Ｔｏｒｒ）とする。基板温度は、例えば６２０℃とする。成膜時間は、例えば４９０秒とする。このような条件で形成すると、例えば膜厚７０ｎｍ程度のＰＬＺＴ膜である第１の誘電体膜４８ａが形成される。第１の誘電体膜４８ａは、ペロブスカイト型結晶構造、ビスマス層状結晶構造のいずれかのＡＢＯｘ型結晶構造を持つことが好ましい。
【０１８３】
また、ここでは、第１の誘電体膜４８ａをＭＯＣＶＤ法により形成する場合を例に説明したが、ＭＯＣＶＤ法に限定されるものではなく、例えば、第１実施形態と同様に、スパッタリング法により第１の誘電体膜４８ａを形成してもよい。
【０１８４】
次に、第１の誘電体膜４８ａの上に、例えばスパッタ法により、第２の誘電体膜４８ｂとしてアモルファス誘電体膜を例えば、１ｎｍ〜３０ｎｍ、例えば１０ｎｍの厚さに形成する。
【０１８５】
次に、第２の誘電体膜４８ｂ上に第１の導電性酸化膜４９ａを形成する。第１の導電性酸化膜４９ａは、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄからなる群から選択された少なくとも１種の元素の酸化物から形成される。例えば、第１の導電性酸化膜４９ａの形成に当たっては、先ず、第２の誘電体膜４８ｂの上に２０〜７０ｎｍ、例えば２５ｎｍの厚さで成膜の時点で結晶化したＩｒＯｘ膜をスパッタ法により形成する。例えば、このときの成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ２を用い、これらのＡｒを１４０ｓｃｃｍ、Ｏ２を６０Ｓｃｃｍの流量とする。また、スパッタパワーは、例えば１ｋＷ程度とする。
【０１８６】
ついで、Ｏ２を２０ｓｃｃｍ、Ａｒを２０００ｓｃｃｍの流量で導入する雰囲気中にシリコン基板を置き、温度を７２５℃、熱処理時間を６０秒間とするＲＴＡ法で加熱する。この場合、第１、第２の誘電体膜１８ａ、１８ｂの少なくとも一方は、ペロブスカイト型結晶構造、ビスマス層状結晶構造のいずれかのＡＢＯｘ型結晶構造を持つことが好ましい。
【０１８７】
この熱処理により、第１の誘電体膜４８ａの結晶性を更に向上し、非晶質の第２の誘電体膜４８ｂも結晶化する。第１、第２の誘電体膜４８ａ、４８ｂを完全に結晶化させると同時に、第１の導電性酸化膜成膜４９ａのプラズマダメージも回復でき、拡散せしめた第１、第２の誘電体４８ａ、４８ｂは、連続的な柱状結晶を持つ誘電体膜４８になる。また、その熱処理により第１、第２の誘電体膜４８ａ、４８ｂ中の酸素欠損が補償される。さらに、第１ガンマ線遮断膜４１の結晶性がさらに向上する。
【０１８８】
次に、第１の導電性酸化膜４９ａの上に、例えばスパッタリング法により、第２の導電性酸化膜４９ｂを形成する。第２の導電性酸化膜４９ｂは、後述するキャパシタＱ０のキャパシタ上部電極４９の一部となる。第２の導電性酸化膜４９ｂとして、例えば酸化イリジウム（ＩｒＯｙ）膜（０＜ｙ≦２）を形成する。この場合、酸化イリジウム膜（ＩｒＯｙ膜）における酸素の組成比ｙは、第２の導電性酸化膜４９ａとして形成される酸化イリジウム膜（ＩｒＯｘ膜）における酸素の組成比ｘより大きいことが好ましい。第２の導電性酸化膜４９ｂの膜厚は、例えば７５ｎｍ〜２００ｎｍ程度、例えば１５０ｎｍ程度とする。
【０１８９】
次に、第２の導電性酸化膜４９ｂの上に導電性の水素バリア膜４９ｃとして第２の例え
ばスパッタリング法により、５０ｎｍ程度のイリジウム膜を形成する。なお、水素バリア膜４９ｃとして、イリジウム膜の代わりに、ＳｒＲｕＯ３膜等を形成してもよい。
【０１９０】
次に、半導体基板１の下面（裏面）のＰｂなどを洗浄して除去する。その後に、水素バリア膜４９ｃの上に、スパッタリング法により、第１保護膜５１ａ、例えばＴｉＮ膜を形成する。第１保護膜５１ａは、ハードマスクの一部として機能するものである。ここでは、第１保護膜５１ａとしてＴｉＮ膜を形成する場合を例に説明したが、第１保護膜５１ａは、ＴｉＮ膜に限定されるものではなく、例えば、ＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＴａＮ膜等により形成されてもよい。また、第１保護膜５１ａは、それらの積層膜により形成されてもよい。
【０１９１】
次に、第１保護膜５１ａの上に、例えばＴＥＯＳガスを使用するプラズマＣＶＤ法により、第２保護膜５１ｂを形成する。第２保護膜５１ｂは、第１保護膜５１ａと相俟ってハードマスク５１として機能するものである。
【０１９２】
続いて、第２保護膜５１ｂ上に、例えばスピンコート法により、フォトレジスト膜５２を形成する。その後に、フォトリソグラフィ技術を用い、フォトレジスト膜５２を第１、第３の導電プラグ１４ａ、１４ｂのそれぞれの上方でキャパシタ平面形状にパターニングする。
【０１９３】
次に、図７Ｄに例示する構造を形成するまでの工程について説明する。
まず、フォトレジスト膜５２をマスクとして、第２保護膜５１ｂをエッチングし、パターニングする。続いて、パターニングされた第２保護膜５１ｂをマスクに使用して、第１保護膜５１ａをエッチングする。こうして、エッチングされた第１、第２保護膜５１ａ、５１ｂによりハードマスク５１が形成される。
【０１９４】
その後に、ハードマスク５１をマスクとして、例えばプラズマエッチングにより、水素バリア膜４９ｃ、第２、第１の導電性酸化膜４９ｂ、４９ａ、第２、第１の誘電体膜４８ｂ、４８ａ及び第２、第１の導電膜４７ｂ、４７ａをエッチングする。エッチングガスとしては、例えばＨＢｒガスとＯ２ガスとＡｒガスとＣ４Ｆ８ガスとの混合ガスを用いる。
【０１９５】
こうして、第１、第２の導電膜４７ａ、４７ｂによりキャパシタ下部電極４７が形成される。また、第１、第２の誘電体膜４８、４８ｂａによりキャパシタ誘電体膜４８が形成される。また、第１、第２の導電性酸化膜４９ａ、４９ｂ及び水素バリア膜４９ｃによりキャパシタ上部電極４９が形成される。
【０１９６】
キャパシタ下部電極４７とキャパシタ誘電体膜４８とキャパシタ上部電極４９によりキャパシタＱ０が形成される。その後に、例えばドライエッチング又はウエットエッチングにより、第２の保護膜５１ｂを除去する。
【０１９７】
次に、第１保護膜５１ａをマスクに使用し、例えばドライエッチングにより、酸化バリア膜４６ｂ、密着膜４６ａ及び下地導電膜４５をエッチングし、第２層間絶縁膜１５の上面を露出させる。この際、第１保護膜５１ａも最終的にエッチング除去される。そのエッチングを行う際には、例えばダウンフロー型のプラズマエッチング装置を用いる。エッチングチャンバ内に導入するガスは、例えばＣＦ４ガスを５流量％、Ｏ２ガスを９５流量％で含む混合ガスとする。エッチングチャンバ内の上部電極に印加する高周波電力は、例えば２．４５ＧＨｚ、１４００Ｗとし、基板温度は、例えば２００℃とする。これにより、キャパシタ下部電極４７は、導電性の酸化バリア膜４６ｂ、密着膜４６ａ及び下地導電膜４５、ビアプラグ４４ａ、４４ｂ、導電プラグ１４ｃ、１４ｅ等を介してソース／ドレイン領域８ｅ、８ｇに接続される。
【０１９８】
図７Ｅに示す構造を形成するまでの工程を説明する。
まず、キャパシタＱ０及び第２層間絶縁膜１５の上に、例えばスパッタリング法により、非晶質な第１保護絶縁膜５３を形成する。第１保護絶縁膜５３は、水素や水分等によりキャパシタ誘電体膜４８が還元されるのを防止するためのものである。第１保護絶縁膜５３としては、例えば酸化アルミニウム膜を形成する。第１保護絶縁膜５３の膜厚は、スパッタリング法で形成する場合は、１０ｎｍ以上、３０ｎｍ以下が望ましい、例えば２０ｎｍ程度とする。また、ＣＶＤ法で形成する場合は、１ｎｍ以上、３ｎｍ以下に望ましく、例えば２ｎｍ程度とする。
【０１９９】
次に、酸素を含有する雰囲気にて熱処理を行う。この熱処理は、キャパシタ誘電体膜４８に酸素を供給し、スパッタリングにより損傷しているキャパシタＱ０のダメージを回復させ、キャパシタＱ０の電気的特性を向上するためのものである。熱処理条件は、例えば５００〜７００℃とする。熱処理時間は、例えば３０分〜１２０分とする。
【０２００】
続いて、第１保護絶縁膜５３を覆うように、第２保護絶縁膜５４として第１実施例の第２保護絶縁膜２５と同じ形成方法でステップカバレッジが良好な酸化アルミニウム膜を形成し、その後に、オゾンを含む雰囲気中熱処理及び酸素を含む雰囲気中熱処理を行う。
【０２０１】
次に、第２保護絶縁膜５４の上に、例えば、プラズマＴＥＯＳＣＶＤ法により例えば約１．５μｍ程度のシリコン酸化膜を第３層間絶縁膜５５として形成する。続いて、例えばＣＭＰ法により、第３層間絶縁膜５５の上面を平坦化する。
【０２０２】
さらに、例えばＮ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にシリコン基板１を置いて、熱処理を行う。この熱処理は、第３層間絶縁膜５５中の水分を除去するとともに、第４層間絶縁膜５５の膜質を変化させ、第３層間絶縁膜５５中に水分を入りにくくさせるためのものである。熱処理温度は、例えば３５０℃とする。熱処理時間は、例えば２分間とする。この熱処理の際に第３層間絶縁膜５５の表面が窒化され、その表面にはシリコン窒化酸化膜が形成される。
【０２０３】
次に、第３層間絶縁膜５５の上に、例えばスパッタリング法により第２ガンマ線遮断膜５６を形成する。第２ガンマ線遮断膜５６は、外部から放射線照射されても遮断できる膜を確保するための絶縁膜である。第２ガンマ線遮断膜５６としては、例えば、厚さ５０ｎｍ〜１００ｎｍのＰＺＴ膜を形成する。より具体的には、高周波スパッタリング法により、第２ガンマ線遮断膜５６を形成する。第２ガンマ線遮断膜５６は、表面が平坦化された第３層間絶縁膜５５上に形成されるので、平坦となる。
【０２０４】
第２ガンマ線遮断膜５６としては、例えば、第３実施形態における第２ガンマ線遮断膜４０と同じ材料、同じ形成方法を適用し、ここでは、ＰＺＴ膜を形成する。第２ガンマ線遮断膜５６の膜厚は、例えば２０ｎｍ〜２００ｎｍ程度とする。より好ましくは、第２ガンマ線遮断膜５６の膜厚を、例えば５０ｎｍ〜１００ｎｍ程度、本実施形態でＰＺＴ膜を形成する場合には例えば５０ｎｍとする。
【０２０５】
次に、第２ガンマ線遮断膜５６の上に、例えばプラズマＴＥＯＳＣＶＤ法により、厚さ２００ｎｍ〜３００ｎｍ程度のシリコン酸化膜を第５層間絶縁膜５７として形成する。
【０２０６】
続いて、フォトリソグラフィ技術を用い、第５層間絶縁膜５７、第２ガンマ線遮断膜５６、第３層間絶縁膜５５、第１、第２保護絶縁膜５３、５４及び第２層間絶縁膜１５をエッチングする。これにより、Ｐウェル４ａの中央の第２の導電プラグ１４ｄに達する深さの第３のビアホール５５ａを形成する。また、フォトリソグラフィ技術を用い、第４層間
絶縁膜５７、第２ガンマ線遮断膜５６、第３層間絶縁膜５５、第１、第２保護絶縁膜５３、５４をエッチングすることにより、キャパシタ上部電極４９に達する第３、第４のコンタクトホール５５ｂ、５５ｃを形成する。
【０２０７】
次に、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理は、キャパシタ誘電体膜４８に酸素を供給し、キャパシタ誘電体膜４８における酸素欠損を補償し、キャパシタＱ０の電気的特性を回復するためのものである。また、Ｐｂ又はＢｉを含有して正方体の結晶を持つ第２ガンマ線遮断膜５６の結晶性が向上する。熱処理を行う際の基板温度は、例えば４５０℃とする。続いて、不活性ガス雰囲気中又は真空中にて熱処理を行う。この熱処理は、第２、第３及び第４層間絶縁膜１５、５５、５７中からガスを放出、即ち脱ガスするためのものである。
【０２０８】
さらに、高周波エッチングにより、第３のビアホール５５ａと第３、第４のコンタクトホール５５ｂ、５５ｃの内壁面に対して表面処理を行う。続いて、第３のビアホール５５ａと第３、第４のコンタクトホール５５ｂ、５５ｃの内面と第４層層間絶縁膜５７上に、例えばスパッタリング法により、導電性密着膜を形成する。導電性密着膜として、例えばＴｉＮ膜が例えば１００ｎｍ程度の厚さに形成される。
【０２０９】
続いて、導電性密着膜の上に、例えばＣＶＤ法により、主導電膜を形成する。主導電膜としては、例えばタングステン膜が例えば３００ｎｍ程度の厚さに形成される。さらに、例えばＣＭＰ法により、第４層間絶縁膜５７の表面が露出するまで、主導電膜及び導電性密着膜を研磨する。こうして、第３のビアホール５５ａと第３、第４のコンタクトホール５５ｂ、５５ｃ内に残された主導電膜、導電性密着膜により第３のビアプラグ５８ａ、第３、第４の導電プラグ５８ｂ、５８ｃが形成される。
【０２１０】
次に、シリコン基板１をプラズマ雰囲気においてプラズマ洗浄を行う。プラズマ洗浄を行う際に用いるガスは、例えばＡｒガスとする。これにより、第３のビアプラグ５８ａ、第３、第４の導電プラグ５８ｂ、５８ｃの表面に存在する自然酸化膜等が除去される。
【０２１１】
続いて、例えばスパッタリング法により、例えばＴｉＮ膜５９ａ、ＡｌＣｕ合金膜５９ｂ、Ｔｉ膜５９ｃ及びＴｉＮ膜５９ｄを順次積層することにより、積層導電膜を形成する。ＴｉＮ膜５９ａの膜厚は、例えば５０ｎｍとする。ＡｌＣｕ合金膜５９ｂの膜厚は、例えば膜厚５５０ｎｍとする。Ｔｉ膜５９ｃの膜厚は、例えば５ｎｍとする。ＴｉＮ膜５９ｄの膜厚は、例えば膜厚５０ｎｍとする。
【０２１２】
次に、フォトリソグラフィ技術を用い、積層導電膜をパターニングする。こうして、積層導電膜により配線６０が形成される。この後、更に、層間絶縁膜、導電プラグ、配線等を複数層に亘って形成する。以上の工程により本実施形態に係る半導体装置のメモリ領域の基本構造が形成される。
なお、第２保護絶縁膜５３の上に、第１実施形態に示した第３保護絶縁膜３５と同じように、Ｐｂ又はＢｉ添加した保護絶縁膜を形成してもよい。
【０２１３】
上記のような構造半導体のメモリ領域では、外部から照射される放射線が第１ガンマ線遮断膜４１及び第２ガンマ線遮断膜５６により吸収され、キャパシタ誘電体膜４８に到達する輻射を軽減する。即ち、放射線は、第１ガンマ線遮断膜４１及び第２ガンマ線遮断膜５６として形成される例えばＰＺＴの誘電体膜結晶（正方体）の各頂点のＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの影響を更に小さくなる。従って、上記構造のメモリ素子は、外部放射線が照射されても、ソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる。また、第１ガンマ線遮断４１は平坦に形成し易く、その上に形成される金属膜の結晶性を良くする
ことができる。なお、第１ガンマ線遮断膜４１及び第２ガンマ線遮断膜５６は、ともに放射線遮断膜である。
【０２１４】
一方、より外部放射線を遮断するために、上記の第１、第２ガンマ線（放射線）遮断膜４１、５６、下部電極密着膜１５ｄ、第２保護絶縁膜５４の少なくともいずれかの１つの膜は、屈折率が異なる少なくとも二つ以上の膜の積層構造の１つの層である。これは、光学の原理を利用し、上記の膜に透過する放射線強度を低減するためでもあり、二層以上の屈折率異なる複数層構造を形成している上記の他の実施形態でも同様である。典型的な材料の屈折率の一例は次の通りである。
【０２１５】
膜の屈折率について、アルミナは１．４〜１．８、ＴｉＯ２は２．５〜２．９である。また、ＰＺＴは２．４〜２．６、ＰｂＴｉＯ３は２．７、ＰｂＺｒＯ３は２．３５、ＰｂＳｉＯ３は２．０１、ＰｂＡｌ２Ｏ４は１．６５である。さらに、ＢｉＡｌＯ３は２．８、ＢｉＧａＯ３は３．０、ＳｒＢｉ２Ｔａ２Ｏ９は２．１０〜２．３７、Ｂｉ４Ｔｉ３Ｏ１２は２．３８、(ＢｉＬａ)４Ｔｉ３Ｏ１２は２．２〜２．３５である。
なお、上記の各実施形態において、Ｐｂ、Ｔｉ、Ｏ、Ｂｉ、Ｇａ、Ｓｒ等は元素記号を示している。
【０２１６】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【０２１７】
次に、本発明の実施形態について特徴を付記する。
（付記１） 半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上方に形成され、下部電極と上部電極に挟まれる強誘電体膜を有するキャパシタと、前記キャパシタの上に形成される第２絶縁膜と、を有し、前記第１絶縁膜と前記下部電極の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜と、を有する半導体装置。
（付記２） 前記第２絶縁膜の上に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第４絶縁膜を有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記キャパシタと前記第２絶縁膜の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第５絶縁膜を有することを特徴とする付記１又は付記２に記載の半導体装置。
（付記４） 前記第３絶縁膜は上側層と下側層を有し、前記上側層は、前記下部電極の下地として形成される密着絶縁膜であり、前記下側層は、前記密着絶縁膜の下に、中間絶縁膜を介して形成される放射線遮断膜であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５） 前記Ｐｂ又は前記Ｂｉが添加された前記結晶を持つ前記絶縁材料膜は、ＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれかの材料から形成されることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６） 前記Ｐｂ又は前記Ｂｉが添加された前記結晶を持つ前記絶縁材料膜は、前記半導体基板の上方に形成され、屈折率が異なる二つ以上の膜からなる積層構造のうちの一つの膜であることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７） 前記第２絶縁膜は、Ｐｂ又はＢｉが添加されたシリコン化合物であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８） 前記シリコン化合物は、ＰｂＳｉＯ３又はＢｉ２Ｓｉ２Ｏ９であることを特徴とする付記７に記載の半導体装置。
（付記９） 前記第２絶縁膜内に形成され、前記上部電極に達する第１の導電性プラグと、前記第２絶縁膜内に形成され、前記下部電極のうち前記上部電極からはみ出したコンタクト領域に達する第２導電性プラグとを有することを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置。
（付記１０） 前記第２絶縁膜内に形成され、前記上部電極に達する第３の導電性プラグと、前記第１絶縁膜及び第３絶縁膜内に形成される第４導電性プラグとを有することを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置。
（付記１１） 半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、第２絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第２絶縁膜の上に、下部電極と上部電極に挟まれるキャパシタ誘電体膜を有するキャパシタを形成する工程と、前記キャパシタ誘電体膜及び前記第２絶縁膜を加熱する工程と、前記キャパシタの上部に第３絶縁膜を形成する工程と、を有する半導体装置の製造方法。
（付記１２） 前記第２絶縁膜と前記下部電極の間に、前記第２絶縁膜とは異なる材料の第４絶縁膜を形成する工程を有する付記１１に記載の半導体装置の製造方法。
（付記１３） 前記第２絶縁膜を形成する前に、前記第１絶縁膜の上に第４絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第４絶縁膜上に、前記第４絶縁膜及び前記第２絶縁膜の材料とは異なる他の材料から第５絶縁膜を形成する工程と、
前記第２絶縁膜とともに前記第４絶縁膜を加熱する工程と、
を有することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４） 前記第３絶縁膜を形成する前に、前記キャパシタの上に、水素、水の拡散を防止する第１保護絶縁膜を形成する工程と、前記第１保護絶縁膜の上に、第２保護絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第３絶縁膜、前記第１保護絶縁膜及び前記第２保護絶縁膜内に前記上部電極に達するホールを形成する工程と、酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第２保護絶縁膜を加熱する工程と、前記ホール内に導電プラグを形成する工程と、を有することを特徴とする付記１１乃至付記１３のいずれか１つに記載の半導体装置の製造方法。
（付記１５） 第２保護絶縁膜は、原子層堆積法、有機金属分解法、化学気相蒸着法、有機金属化学気相成長法のいずれかにより形成される膜であることを特徴とする付記１１乃至付記１４のいずれか１つに記載の半導体装置の製造方法。
（付記１６） 前記第３絶縁膜の上に、第６絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第６絶縁膜、前記第３絶縁膜内に前記上部電極に達するホールを形成する工程と、酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第６絶縁膜を加熱する工程と、前記ホール内に導電プラグを形成する工程と、を有することを特徴とする付記１１乃至付記１３のいずれか１つに記載の半導体装置の製造方法。
（付記１７） 前記第３絶縁膜は、Ｐｂ又はＢｉが添加されたシリコン化合物であることを特徴とする付記６乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１８） 前記シリコン化合物は、ＰｂＳｉＯ３又はＢｉ２Ｓｉ２Ｏ９であることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９） 前記Ｐｂ又は前記Ｂｉが添加された前記絶縁材料膜は、ＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれかの材料から形成されることを特徴とする付記１１乃至付記１８のいずれか１つに記載の半導体装置の製造方法。
（付記２０） 前記Ｐｂ又は前記Ｂｉが添加された前記絶縁材料膜は、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法、エピタキシャル成長法、スパッタ法又はＭＯＣＶＤ法のいずれかにより形成される膜であることを特徴とする付記１１乃至付記１９の
いずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０２１８】
Ｔ１、Ｔ２ ＭＯＳトランジスタ
Ｑ、Ｑ０ キャパシタ
１ シリコン基板
１２ 層間絶縁膜
１４ａ、１４ｂ 導電プラグ
１５ 層間絶縁膜
１６ 密着絶縁膜
１７ キャパシタ下部電極
１８ キャパシタ誘電体膜
１９ キャパシタ上部電極
２２、２５ 保護絶縁膜
２６ 層間絶縁膜
２７ 保護絶縁膜
２８ 層間絶縁膜
３０ａ、３０ｂ 導電プラグ
３５ 保護絶縁膜
３８、４０ ガンマ線遮断膜
３９ 密着膜
４４ａ、４４ｂ ビアプラグ（導電プラグ）
４５ 下地導電膜
４６ａ 密着膜
４６ｂ 酸素バリア膜
４７ キャパシタ下部電極
４８ キャパシタ誘電体膜
４９ キャパシタ上部電極
５５ 層間絶縁膜
５６ ガンマ線遮断膜
５８ｂ、５８ｃ 導電プラグ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量誘電体膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量誘電体膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
【０００５】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間のキャパシタ誘電体膜として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことが出来る。ＦｅＲＡＭは、高速動作が可能であり、低消費電力であり、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。
【０００６】
一方、近年の宇宙開発では日進月歩で開発が進む民生半導体部品の宇宙転用が進んでいる。また、ＲＦＩＤや半導体メモリは、医療・ヘルスケア分野に応用へ目指している。そのような分野では、例えば、衛生品にＩＣタグ（ＴＡＧ）を付けてγ（ガンマ）線で滅菌する。しかしながら、ほとんどの民生部品は、耐放射線性を考慮していないので、放射線試験を行うと、ＩＣタグの信頼性が失われてしまう。
【０００７】
信頼性の高いシステムを構築するためには、システム設計段階において考慮すべきことがある。それは半導体メモリにおけるソフトエラーである。例えば、地球にやさしい放射線（ガンマ線、電子線）滅菌方法は、高圧蒸気滅菌法と比べて常温処理であって温度上昇がなく、最終梱包（密閉状態）で滅菌可能であり、また、エチレンオキシド滅菌法と比べて有害な残留物や副生成物などが一切残らない。従って、多数のメリットを持つ放射線（ガンマ線や電子線）による滅菌方法は、広く使用される。従って、滅菌される物品に搭載するＦＲタグ（ＲＦ−ＴＡＧ）は、放射線照射によるチップのソフトエラーを解決できれば、製品の履歴管理など広く使用できる。
【０００８】
高性能通信用半導体メモリの分野では、ソフトエラーやシングルイベント・アップセット（Single-event upset:ＳＥＵ）に影響されない設計が重要である。ソフトエラーは、ほかの信頼性メカニズムのすべてを含めたものの中でも、最も高い不良率を引き起こしている。半導体技術が進化するにつれて、プロセッサーのパイプライン段数は増加し、メモリセルの有効面積は減少している。その結果、シングルイベント・アップセットに対する素子固有の耐性が低下している。シングルイベント効果は、高エネルギーの外部放射線粒子が引き起こす素子内部の状態の変化、あるいは過渡現象に関係しており、ソフトエラー
とハードエラーに分類できる。
【０００９】
ソフトエラーは、メモリ素子をリセットしたりリライトしたりすることによって正常な動作に戻すことができるため、非破壊的なエラーといえる。これに対して、ハードエラーは永久的なもので、ハードエラーの代表的な例はシングルイベント・ラッチアップ（single-event latch-up:ＳＥＬ）である。
【００１０】
主に外部放射線に起因するソフトエラーは、またの名をシングルイベント・アップセットともいう。シングルビット・アップセットは、単一の高エネルギー放射線粒子の通過による１ビットの反転を指し、ほかの反転ビットからは物理的にメモリセル２個分以上、離れているものである。それに対してマルチビット・アップセットは、1つ以上の放射線粒子の通過による数エレメントの反転を指している。
【００１１】
シングルイベント・アップセットはランダムに発生するが、破滅的なエラーであることは非常に珍しく、通常は素子を破壊することはない。そして、多くのシステムはある程度のソフトエラー、つまりここでいうシングルイベント・アップセットには耐えることができる。
【００１２】
半導体の微細化は、産業界での生き残りのための主要な原動力となっており、また、高集積化や性能の向上およびコスト低減のための原動力ともなっている。半導体技術の進化により、ゲート長をディープサブミクロンのレベルまで縮小するにつれて、メモリ製品のセル寸法も減少し続け、駆動電圧も低下し、そしてセル内部の容量も減少している。例えば、駆動電圧は、５Ｖから３．３Ｖ、１．８Ｖからさらに低電圧へと変化している。また、容量は、１０ｆＦから５ｆＦ、そしてさらに低容量へと変化している。低容量化が進むにつれてメモリセルの臨界電荷量は縮小を続け、それによってメモリセルのシングルイベント・アップセットに対する耐性も低下している。それに従い、低エネルギー・アルファ線、あるいは宇宙線粒子もセルを妨害する要因となっている。
【００１３】
半導体での空乏領域の電界は、その通った跡に電子・正孔対を一直線に生成し、電荷が浮遊する。その結果、トランジスタには電流の乱れが生じる。電界の影響下にある空乏領域は自由電子を捕捉する。わずかな過剰電荷がデバイスノードに浮遊し、これがある臨界電荷量を超えるとメモリセルの状態を反転させることになる。臨界電荷量が小さければ小さいほどソフトエラーレートは高くなる。アルファ線は低エネルギーを有しているため通常はシングルビット・アップセットを引き起こすが、低い供給電圧のメモリではマルチビット・アップセットを引き起こすこともある。
【００１４】
高エネルギー宇宙線粒子は地球の高層大気と反応し、それらの衝突が太陽フレアーや銀河宇宙線粒子により変調され、高エネルギー陽子や中性子を生成する。高エネルギー中性子は１０ＭｅＶ〜８００ＭｅＶのエネルギーを持っている。一方、陽子は３０ＭｅＶ以上のエネルギーを持っている。高エネルギー中性子は電荷を持たない。従って、これらはクーロン力による半導体材料との相互作用はない。そのためシリコンとの相互作用は、低エネルギー・アルファ線の場合とは異なる。
【００１５】
高エネルギー中性子がソフトエラーを引き起こすためには、シリコンの原子核と衝突し、シリコン原子核のイオン化の衝撃を受けることにより、イオン化された粒子を生成しなくてはならない。この衝突はアルファ線や、より重いイオンを生成することがある。衝突によって生まれたものは、プラスチックモールド材からの通常のアルファ線よりも、高エネルギーを持つ電子・正孔対を生成する。
【００１６】
一般に高性能メモリは、例えばＳＲＡＭセル、組み合わせ論理、ラッチ回路などで構成
されている。高性能通信用メモリでは、通常、チップの面積効率は低い。過去の学術研究では、組み合わせ論理はマスキングによる自然の耐性のために、通常のメモリセルに比べソフトエラーの影響を受けにくいということが示されている。しかしながら、素子の大きさとプロセッサーのパイプラインの段数を増やせば、この自然の耐性を低下させることになる。
【００１７】
素子のシングルイベント・アップセットに対する耐性を向上させる別の方法は、メモリセル内に蓄える臨界電荷量を増やし、そのしきい値を増加させることである。
【００１８】
その他に、絶縁物上にシリコン結晶を成長させ、その上にトランジスタなどを集積するＳＯＩ技術（Silicon On Insulator）を使用し、電荷の深さを減少させることにより素子の信頼性を向上させる方法がある。ｐ型ＭＯＳトランジスタの閾値電圧はセルのリカバリー時間に影響し、これは間接的にシングルイベント・アップセットに対する耐性にも影響を与える。
【００１９】
半導体装置の封入に用いるパッケージの材料として、Ｐｂ、Ｈｆ、Ｉｒ、Ｍｏ、Ｏｓ、Ｐｄ、Ｐｔ、Ｒｅ、Ｔａ、Ｔｂ、Ｔｌ、Ｗ、Ｕのうちの少なくとも１種類の元素を重量比で１％以上含ませたセラミツクあるいは樹脂を用いることにより、有効に放射線を遮蔽するパッケージを得ることが知られている（特許文献１）。
【００２０】
また、鉛またはタリウムの化合物を、半導体チップ上に塗布または添付し、あるいは樹脂材料に含有させて封止することにより、α線による影響を低減しメモリ等のソフトエラーを防止することが知られている（特許文献２）。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開昭６０−１３４４４８号公報
【特許文献２】特開昭５７−０９０９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、封入用パッケージを改善しても、ＥＥＰＲＯＭのように放射線に対する半導体装置の耐性が低いものも存在するし、放射線耐性能力が比較的高い半導体装置であってもさらなる耐性能力の向上が要求されるものもある。
【００２３】
本発明の目的は、放射線耐性能力をさらに向上することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２４】
本実施形態の１つの観点によれば、半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成され、下部電極と上部電極に挟まれる強誘電体膜を有するキャパシタと、前記キャパシタの上に形成される第２絶縁膜と、を有し、前記第１絶縁膜と前記下部電極の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。
【発明の効果】
【００２５】
本実施形態によれば、キャパシタ下部電極の下に、Ｐｂ又はＢｉが添加された結晶を持
つ第３絶縁膜を形成している。Ｐｂ又はＢｉが添加された結晶を有する第３絶縁膜は、例えば２００ｎｍ以下に薄く形成しても高い放射線耐性能力を有することが本発明者によって確認された。また、第３絶縁膜は、その上のキャパシタの強誘電体膜の結晶性を改善するための加熱の際に同時に加熱されるので、加熱処理を追加することなくその結晶性を改善することができる。
従って、外部から半導体装置内に向けて放射線が照射されても、放射線は第３絶縁膜により部分吸収されて、キャパシタの誘電体膜に到達する放射線の輻射が軽減される。さらに、Ｐｂ又はＢｉが添加された絶縁膜は、成膜当初においてアモルファスに形成することにより平坦性を良好にできるので、その上に形成されるキャパシタの下部電極とその上の強誘電体膜の結晶性を良好にすることができる。これらにより、キャパシタのメモリ書き込み能力、メモリ保持能力を高めることができる。
【図面の簡単な説明】
【００２６】
【図１Ａ】図１Ａ、図１Ｂは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｃ】図１Ｃ、図１Ｄは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｅ】図１Ｅ、図１Ｆは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｇ】図１Ｇ、図１Ｈは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図１Ｉ】図１Ｉは、第１実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図２】図２Ａ、図２Ｂ及び図２Ｃは、第１実施形態に係る半導体装置に書き込まれるデータのガンマ線照射量依存特性を例示する図である。
【図３】図３は、第２実施形態に係る半導体装置を例示する断面図である。
【図４】図４は、第３実施形態に係る半導体装置を例示する断面図である。
【図５】図５は、第３実施形態に係る半導体装置の別の例を示す断面図である。
【図６】図６は、第３実施形態に係る半導体装置をさらに別の例を示す断面図である。
【図７Ａ】図７Ａ、図７Ｂは、第４実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図７Ｃ】図７Ｃ、図７Ｄは、第４実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図７Ｅ】図７Ｅは、第４実施形態に係る半導体装置の製造工程の一部を例示する断面図である。
【図８】図８は、強誘電体の典型であるＰＺＴの結晶構造の一例を示す図である。
【図９】図９は、ＰＺＴから誘電体膜を形成した構造を有する強誘電体キャパシタのヒステリシス曲線を示す。
【発明を実施するための形態】
【００２７】
まず、不揮発性メモリであるＦｅＲＡＭ及びＥＥＰＲＯＭのガンマ線照射後のデータの状況を表１に示す。評価サンプル（タグ形状）は、２ＫバイトのＦｅＲＡＭを搭載した第１のＲＦＩＤ−ＬＳＩと、１２８バイトのＥＥＰＲＯＭを搭載した第２のＲＦＩＤ−ＬＳＩであり、それぞれ１０個用意した。評価内容は次の（１）〜（３）の処理を行い、評価により正常であったサンプルの数をＰＡＳＳとして示している。
（１）メモリ領域、指定ブロックに右記データパターンを書き込む。
（２）２０ｋＧｙ、５０ｋＧｙ、１００ｋＧｙのガンマ線を照射する。
（３）メモリ領域のデータを読み出し、照射前後のデータを比較する。
【表１】
【００２８】
評価結果によれば、ＥＥＰＲＯＭは最低の２０ｋＧｙのガンマ線照射量であってもデータが全滅する。つまり、ＥＥＰＲＯＭなどの電子の蓄積によりデータを保持する構成のメモリの場合、ガンマ線照射により電子が励起され、データが破壊される。これに対し、３ＶのＲｅＲＡＭ品は、最大の１００ｋＧｙのガンマ線照射量であってもデータが保持されることを確認した。
【００２９】
次に、１．８ＶのＦｅＲＡＭ品（スタンダードセル、ゲートアレイ）をガンマ線照射後データの状況を表２、表３に示す。表２、表３の結果により、ＳＳ（Same State）／ＯＳ（Opposite State）共に照射量増加に伴って誤り（FAIL）数が増加する。即ち、規格値である照射量５０ｋＧｙでも厳しい結果となっている。
なお、ＳＳは、ガンマ線の照射前の書込みと同じ分極状態での読取りを表し、ＯＳは、ガンマ線照射前の書込みと逆の分極状態での読取りを表しています。
【表２】
【表３】
【００３０】
図８には、強誘電体の典型であるＰＺＴ（チタン酸ジルコン酸鉛）の結晶構造を示し、図９には、ＰＺＴから誘電体膜を形成した構造の強誘電体キャパシタのヒステリシス曲線を示す。鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、酸素（Ｏ）を含むＰＺＴ
（Ｐｂ（ＺｒＴｉ）Ｏ３）は、図８に示すようなペロブスカイト構造（ＡＢＯ３型）の代表的な強誘電体材料であり、正方体の各頂点にＰｂが、体心にＺｒやＴｉが配置され、そしてＺｒやＴｉを中心としてＯは正方晶の各面心に配置している。
【００３１】
酸素と金属ＺｒやＴｉから成る八面体の向きは、Ｐｂとの相互作用により容易に歪みが発生する。格子の中にＺｒ／Ｔｉイオンが置かれているが、このイオンは二つの安定点を持ち、外部の電界によってその位置を変える性質、即ち分極作用がある。さらに、一度どちらの点に位置すると電界を取り去ってもその位置が変わることはない。つまり、分極状態が記憶される。従って、強誘電体膜の上下に電極を設けてキャパシタを構成し、電極電圧と分極方向と分極量をプロットすればヒステリシス（履歴）が得られ、“１”、“０”を記憶できることになる。
【００３２】
このような分極による記憶状態は安定であり、その原理を利用すると、外部電界を印加すると分極が発生し、Ｚｒ／Ｔｉイオンが結晶内部で上下する。さらに、電界をかけるのを止めても分極はそのままの状態で残り、残留分極が生じる。２つの安定点をデータ“１”とデータ“０”として記憶する。
【００３３】
従って、ＦｅＲＡＭではデータの保持は結晶の原子配置によってなされるため、ガンマ線に照射されても、原則として上記の問題は起こらない。しかしながら、分極反転特性の劣化は照射量に応じて生じるため、データ読み出し精度が低下し、ミスリードを引き起こすことがある。従って、従来のＦｅＲＡＭの構造では、耐放射線照射能力は不十分であり、特に低電圧動作メモリの耐放射線能力を向上させる必要がある。
【００３４】
以上のことから、強誘電体キャパシタを有する半導体装置は、キャパシタの誘電体膜に放射線の被爆量を低減させ、キャパシタを低電圧で動作させ、耐インプリント特性及び耐放射線照射能力を向上させ、信頼性を高くすることが要求される。
【００３５】
以下に、図面を参照して本発明の実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
（第１の実施の形態）
図１Ａ〜図１Ｉは、第１実施形態に係る半導体装置及びその製造方法を示す断面図である。本実施形態による半導体装置は、メモリセルのキャパシタがプレーナ型となる構造を有している。次に、図１Ａに示す構造を形成するまでの工程を説明する。
【００３６】
まず、半導体基板であるシリコン基板１の活性領域の周囲に素子分離用溝１ｕを形成した後に、その中に絶縁膜として例えばシリコン酸化膜を埋込む。素子分離用溝１ｕの中の絶縁膜は、素子分離絶縁構造であるＳＴＩ(Shallow Trench Isolation)２として使用される。なお、素子分離絶縁構造は、ＳＴＩ２に限られるものではなく、ＬＯＣＯＳ法により形成されてもよい。
【００３７】
ついで、シリコン基板１の一部の活性領域にｐ型不純物をイオン注入して第１、第２のＰウェル３、４を形成し、さらに、別の活性領域にｎ型不純物を導入してＮウェル（不図示）を形成する。第１のＰウェル３と第２のＰウェル４は、ＳＴＩ２を介して隣接している。なお、ｐ型不純物、ｎ型不純物のいずれかイオン注入する際には、不純物を注入しない領域をレジストパターン（不図示）で覆う。
【００３８】
さらに、シリコン基板１の活性領域の表面を熱酸化することによりシリコン酸化膜を形成し、そのシリコン酸化膜をゲート絶縁膜５ａ、５ｂとして使用する。ゲート絶縁膜５ａ、５ｂの膜厚は、例えば６〜７ｎｍ程度とする。
【００３９】
続いて、シリコン基板１の主面の上方にポリシリコン膜をＣＶＤ法により例えば約２００ｎｍの厚さに形成した後に、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングしてＰウェル３、４の上に第１、第２のゲート電極６ａ、６ｂを形成する。第１、第２のゲート電極６ａ、６ｂは、ＳＴＩ２の上にも形成されるワード線の一部である。また、第１、第２のゲート電極６ａ、６ｂは、第１、第２のＰウェル３、４上に複数形成されてもよい。
【００４０】
次に、第１、第２のゲート電極６ａ、６ｂをマスクに使用して第１、第２のＰウェル３、４内にｎ型不純物、例えばリン（Ｐ）をイオン注入法により導入する。これにより、第１、第２のＰウェル３、４のうち第１、第２のゲート電極６ａ、６ｂの両側に浅いｎ型エクステンション領域７ａ、７ｂ、７ｃ、７ｄを形成する。
【００４１】
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックして第１、第２のゲート電極６ａ、６ｂの側面に絶縁性のサイドウォール９ａ、９ｂとして残存させる。その絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を例えば約３００ｎｍの厚さに形成する。
【００４２】
続いて、サイドウォール９ａ、９ｂとゲート電極６ａ、６ｂをマスクに使用し、シリコン基板１内にｎ型不純物、例えば砒素（Ａｓ）をイオン注入する。これにより、第１、第２のゲート電極６ａ、６ｂの両側方の第１、第２のＰウェル３、４内にエクステンション領域７ａ、７ｂ、７ｃ、７ｄよりも深く且つ高不純物濃度の不純物拡散領域を形成する。それらの不純物拡散領域は、エクステンション領域７ａ、７ｂ、７ｃ、７ｄに一部が接続されるソース／ドレイン領域８ａ、８ｂ、８ｃ、８ｄとして使用される。
【００４３】
次に、シリコン基板１の上の全体に、例えばスパッタリング法により、高融点金属膜、例えばコバルト膜を形成する。続いて、露出しているソース／ドレイン領域８ａ、８ｂ、８ｃ、８ｄとゲート電極６ａ、６ｂのそれぞれの上層と高融点金属膜とを熱処理により反応させる。これにより、ソース／ドレイン領域８ａ、８ｂ、８ｃ、８ｄとゲート電極６ａ、６ｂの上にそれぞれシリサイド層１０ａ〜１０ｆ、例えばコバルトシリサイド層が形成される。その後に、例えばウエットエッチングにより、残された高融点金属膜をエッチング除去する。
【００４４】
以上のような方法により形成された第１のＰウェル３、ゲート絶縁膜５ａ、第１のゲート電極６ａ、ソース／ドレイン領域８ａ、８ｂ等により第１のＮＭＯＳトランジスタＴ１が形成される。また、第２のＰウェル４、ゲート絶縁膜５ｂ、第１のゲート電極６ｂ、ソース／ドレイン領域８ｃ、８ｄ等により第２のＮＭＯＳトランジスタＴ２が形成される。
【００４５】
その後に、シリコン基板１上の全面に、第１、第２のＮＭＯＳトランジスタＴ１、Ｔ２を覆うカバー絶縁膜１１として例えばシリコン窒化酸化膜をプラズマＣＶＤ法により例えば約２００ｎｍの厚さに形成する。さらに、カバー絶縁膜１１上に、第１層間絶縁膜１２として、例えばＴＥＯＳ（Tetra Ethoxy Silane）ガスを用いるプラズマＣＶＤ法によりシリコン酸化膜を例えば約１μｍの厚さに形成する。続いて、例えば化学機械研磨（ＣＭＰ）法により第１層間絶縁膜１２の上面を平坦化する。これにより、半導体基板１の主面から第１層間絶縁膜１２の上面までの高さは、例えば７８５ｎｍ程度となる。
【００４６】
次に、図１Ｂに示す構造を形成するまでの工程を説明する。
まず、フォトリソグラフィ技術を用い、第１層間絶縁膜１２のうち第１、第２のＰウェル３、４内のうち互いに近いそれぞれの一方のソース／ドレイン領域８ｂ、８ｃの上をエッチングし、シリサイド層１０ｄ、１０eに達する第１、第２のコンタクトホール１２ａ、１２ｂを形成する。第１、第２のコンタクトホール１２ａ、１２ｂの径を例えば約０．
２５μｍとする。
【００４７】
次に、第１層間絶縁膜１２の上面と第１、第２のコンタクトホール１２ａ、１２ｂの内面に、例えば、スパッタリング法により厚さ３０ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜を順に形成する。Ｔｉ膜とＴｉＮ膜は、密着膜１３ａとなる。続いて、密着膜１３ａの上に、コンタクトホール１２ａ、１２ｂ内を完全に充填する厚さに主導体膜１３ｂとしてタングステン（Ｗ）をＣＶＤ法により形成する。主導電膜１３ｂの膜厚は、例えば３００ｎｍ程度とする。
【００４８】
その後に、例えばＣＭＰ法により、第１層間絶縁膜１２の上面が露出するまで主導電膜１３ｂ及び密着膜１３ａを研磨する。こうして、第１、第２のコンタクトホール１２ａ、１２ｂ内に残された主導体膜１３ｂ及び密着膜１３ａを第１、第２の導電プラグ１４ａ、１４ｂとして使用する。
【００４９】
次に、図１Ｃに例示する構造を形成するまでの工程について説明する。
まず、第１層間絶縁膜１２及び第１、第２の導電プラグ１４ａ、１４ｂの上に、例えば、シリコン窒化酸化膜１５ａをプラズマＣＶＤ法により例えば約１００ｎｍの厚さに形成する。シリコン窒化酸化膜１５ａは、後述するキャパシタからの水分の移動を抑制するとともに、第１、第２の導電プラグ１４ａ、１４ｂの上面の酸化を防止するために形成される。
【００５０】
次に、シリコン窒化酸化膜１５ａ上に、例えば、ＴＥＯＳガスを使用し、プラズマＣＶＤ法によって後述の密着絶縁膜１６とともに密着性を向上するための絶縁膜としてシリコン酸化膜１５ｂを形成する。シリコン酸化膜１５ｂの膜厚を例えば約１３０ｎｍとする。
【００５１】
シリコン窒化酸化膜１５ｂとシリコン酸化膜１５ａとにより第２層間絶縁膜１５が形成される。なお、第２層間絶縁膜１５は、シリコン窒化酸化膜１５ａとシリコン酸化膜１５ｂとの積層膜に限定されるものではない。例えば、酸化防止膜として、シリコン窒化酸化膜１５ａの代わりにシリコン窒化膜や酸化アルミニウム膜を形成してもよい。
【００５２】
続いて、例えば窒素雰囲気中にて、熱処理を行う。かかる熱処理は、第２層間絶縁膜１５中に含まれているガスを放出するため、即ち脱ガスのためである。この熱処理を行う際の基板温度は、例えば約６５０℃とし、熱処理時間は、例えば約３０分とする。
【００５３】
次に、第２層間絶縁膜１５上に、例えば、高周波スパッタリング法によりアモルファスの密着絶縁膜１６を形成する。密着絶縁膜１６は、後述するキャパシア下部電極１７に対する密着性を確保するとともに、放射線を遮断するために形成される。
【００５４】
密着絶縁膜１６としては、Ｐｂ又はＢｉ（ビスマス）添加した絶縁膜、例えば、強誘電体膜であるチタン酸ジルコン酸鉛（ＰＺＴ：（ＰｂＺｒｘＴｉ１−ｘＯ３））膜（０≦ｘ≦１）、又はＣａ、Ｓｒ、Ｌａが少なくともに一つ元素添加されたチタン酸ジルコン酸鉛、又はビスマス層状結晶構造を持つ（Ｂｉ，Ｓｒ）ＴｉＯ３、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２膜等が用いられている。その以外に、Ｐｂ又はＢｉ添加したＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２膜などでもよい。密着絶縁膜１６は、それらの材料から選択した二つ膜を積層した構造であってもよい。
【００５５】
密着絶縁膜１６としてＰＺＴ膜を用いる場合には、その膜厚は、例えば、１０ｎｍ〜５０ｎｍ程度、より好ましくは、２０ｎｍ〜３０ｎｍ程度に形成される。ＰＺＴを高周波スパッタリング法により形成する際の成膜条件は、例えば次の通りとする。まず、ターゲッ
トとしてジルコニウムチタン酸鉛からなるＰＺＴ系ターゲットを使用する。また、基板温度は、例えば約５０℃に設定される。さらに、成膜室内に導入するガスとしては、例えばＡｒガスを用いる。成膜室内の圧力は、例えば約１Ｐａとする。印加電力は、例えば１．０ｋＷとする。ここでは、密着絶縁膜１６の膜厚を、例えば約２０ｎｍとする。
【００５６】
次に、密着絶縁膜１６上に、第１の導電膜１７ａとして貴金属膜を例えばスパッタリング法により形成する。第１の導電膜１７ａは、後述するキャパシタＱの下部電極１７の一部となるものである。第１の導電膜１７ａとして、例えば５０ｎｍ〜１５０ｎｍ程度のＰｔ膜を形成する。第１の導電膜１７ａを形成する際の成膜条件は、例えば次の通りとする。ターゲットとしてＰｔを使用する。また、基板温度は、例えば３５０℃に設定される。成膜室内に導入するガスとして例えばＡｒガスを用いる。成膜室内の圧力は、例えば約１Ｐａとする。また、印加電力を例えば約０．３ｋＷに設定する。
【００５７】
ここでは、第１の導電膜１７ａとして、プラチナ膜を形成する場合を例に説明したが、第１の導電膜１７ａはプラチナ膜に限定されるものではなく、Ｉｒ膜、Ｒｕ膜、酸化ルテニウム（ＲｕＯ２）膜、ＳｒＲｕＯ３膜等を形成してもよい。また、それらのうちいずれかを選択した積層膜により第１の導電膜１７ａを形成してもよい。
【００５８】
次に、第１の導電膜１７ａの上に第２の導電膜１７ｂを形成する。第２の導電膜１７ｂとして、例えば厚さ０．１〜３ｎｍの酸化プラチナ膜（ＰｔＯｘ膜）を形成する。第１の導電膜１７ａとして例えばＩｒ膜やＲｕ膜を用いる場合には、第２の導電膜１７ｂとして下とは異なる例えばＩｒ膜やＲｕ膜を用いてもよい。この場合、第２の導電膜１７ｂとしてＩｒ膜を形成する場合には、Ｉｒ膜を例えば１０〜３０ｎｍ程度の厚さに形成する。
【００５９】
また、第１の導電膜１７ａとして、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜を用いる場合には、第２の導電膜１７ｂとして、ＳｒＲｕＯ３膜、ＬａＳｒＭｎＯ３膜、ＬａＳｒＣｏＯ３膜等を用いてもよい。この場合には、ＳｒＲｕＯ３膜、ＬａＳｒＭｎＯ３膜又はＬａＳｒＣｏＯ３のそれぞれの膜厚は、例えば１〜５ｎｍ程度であることが好ましい。
【００６０】
次に、第２の導電膜１７ａの上に、第１の誘電体膜１８ａを形成する。第１の誘電体膜１８ａは、スパッタリング法により形成される。第１の誘電体膜１８ａとして、例えば、強誘電体膜を形成する。第１の誘電体膜１８ａは、ペロブスカイト型結晶構造又はビスマス層状化粧構造であってＡＢＯｘ型の結晶構造を持つ。この場合、金属種ＡがＬｉ、Ｎａ、Ｃａ、Ｓｒ、Ｂａ、Ｌａから選ばれる一種類以上の金属であり、金属種ＢがＴｉ、Ｚｒ、Ｔａ、Ｎｂから選ばれる一種類以上の金属であり、酸素Ｏはｘ（正の数）の組成比を有する。
【００６１】
第１の誘電体膜１８ａとして、例えば、チタン酸ジルコン酸鉛（ＰＺＴ：ＰｂＺｒｘＴｉ１−ｘＯ３）膜（０≦ｘ≦１）、またはＣａ、Ｓｒ、Ｌａが少なくともに一つ元素添加されたチタン酸ジルコン酸鉛が用いられる。または、ビスマス層状結晶構造を持つ（Ｂｉ,Ｓｒ）ＴｉＯ３、チタン酸ビスマスランタン酸化物（ＢＬＴ：（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）膜、ストロンチウム・ビスマス・タンタル酸化物（ＳＢＴ：ＳｒＢｉ２Ｔａ２Ｏ９）等が用いられる。
【００６２】
ＰＺＴ膜を用いる場合には、第１の誘電体膜１８ａの膜厚を例えば３０ｎｍ〜９０ｎｍ程度とする。より好ましくは、第１の誘電体膜１８ａの膜厚を、例えば５０ｎｍ〜７０ｎｍ程度とし、ここでは、例えば約６０ｎｍとする。
【００６３】
第１の誘電体膜１８ａの成膜温度を例えば３０℃以上、１００℃以下とすることが好ましい。第１の誘電体膜１８ａの成膜温度を３０℃より低く設定する場合には、ウェハ面内
において膜厚及び結晶性が不均一となってしまう場合がある。これに対し、第１の誘電体膜１８ａの成膜温度を１００℃より高く設定する場合には、第１の誘電体膜１８ａにおいて、（１０１）配向及び（１００）配向が多くなり、（１１１）配向が少なくなるので、良好な電気的特性のキャパシタの誘電体膜を得ることが困難となることがある。従って、本実施形態では、第１の誘電体膜１８ａの成膜温度を、例えば５０℃に設定する。
【００６４】
また、第１の誘電体膜１８ａを形成する方法はスパッタリング法に限られるものではない。例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition、有機金属化学気相成長）法、ゾル・ゲル法、有機金属分解（ＭＯＤ、Metal Organic Deposition）法、化学溶液堆積（ＣＳＤ、Chemical Solution Deposition）法、ＣＶＤ法、等により、アモルファスの第１の誘電体膜１８ａを形成してもよい。
【００６５】
次に、例えばＲＴＡ法により、酸素を含む雰囲気中にて、第１の誘電体膜１８ａを結晶化する。より具体的には、不活性ガス、例えばアルゴンと酸素ガスとを含む混合ガスの雰囲気中にて、第１の誘電体膜１８ａを熱処理する。熱処理時間は、例えば９０秒とする。第１の誘電体膜１８ａの結晶性を向上するためには酸素ガス流量を１０〜７０ｓｃｃｍ、例えば２５ｓｃｃｍとすることが好ましい。
【００６６】
第１の誘電体膜１８ａの材料としてＰＺＴが用いられている場合には、熱処理温度、即ち基板温度は、例えば５５０℃〜６５０℃に設定される。ここでは、第１の誘電体膜１８ａを結晶化する際の熱処理温度を、例えば６００℃とする。適切な熱処理温度は、強誘電体材料の種類により異なる。例えば、ＰＺＴや、その他の元素を微量添加するＰＺＴの熱処理温度は６３０℃以下、ＢＬＴは７００℃以下、ＳＢＴは８００℃以下が望ましい。この熱処理により第１の誘電体膜１８ａは結晶化される。同時に、第１の誘電体膜１８ａと第２の導電膜１７ｂの界面も密着性が高く制御されている。さらに、密着絶縁膜１６の少なくとも一部も同時に結晶化され、その一部はＰｂ又はＢｉ（ビスマス）添加した正方体の結晶絶縁膜となる。
【００６７】
次に、第１の誘電体膜１８ａの上に、アモルファスの第２の誘電体膜１８ｂを例えばスパッタ法により形成する。第２の誘電体膜１８ｂとしては、例えば膜厚が１ｎｍ〜３０ｎｍ、例えば約１０ｎｍの強誘電体膜を形成する。第２の誘電体膜１８ｂの材料としては、ＰＺＴ、ＰＬＺＴ、或いはＬａとＣａとＳｒとが添加されたチタン酸ジルコン酸鉛が用いられる。
【００６８】
次に、第２の誘電体膜１８ｂの上に第１の導電性酸化膜１９ａを形成する。第１の導電性酸化膜１９ａは、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄからなる群から選択された少なくとも１種の元素の酸化物から形成される。例えば、第１の導電性酸化膜１９ａの形成に当たっては、先ず、第２の誘電体膜１８ｂ上に、厚さが２０〜7０ｎｍ、例えば約２５ｎｍで成膜の時点で結晶化したＩｒＯｘ膜をスパッタ法により形成する。このときの成膜温度を例えば約３００℃とし、成膜ガスとしてＡｒ及びＯ２を用い、これらの流量Ａｒ＝１４０ｓｃｃｍ、Ｏ２＝６０Ｓｃｃｍとする。また、スパッタパワーは、例えば１ｋＷ程度とする。
【００６９】
ついで、ＲＴＡ法でシリコン基板１を加熱する。その加熱条件は、温度を７２５℃に設定し、酸素を流量２０Ｓｃｃｍ、Ａｒを流量２０００Ｓｃｃｍで雰囲気中に導入するとともに、熱処理時間を６０秒間とする。この熱処理は第１の誘電体膜１８ａの結晶性を更に向上し、非晶質の第２の誘電体膜１８ｂを結晶化する。同時に、密着絶縁膜１６の結晶性も向上する。
【００７０】
第１、第２の誘電体膜１８ａ、１８ｂを完全に結晶化させる同時に、第１の導電性酸化
膜１９ａのプラズマダメージも回復でき、第１、第２の誘電体膜１８ａ、１８ｂは、連続的な柱状結晶を持つ誘電体膜になる。同時に、第１、第２の誘電体膜１８ａ、１８ｂ中の酸素欠損を補償する。第１、第２の誘電体膜１８ｂは、ペロブスカイト型結晶構造、ビスマス層状結晶構造のいずれかのＡＢＯｘ型結晶構造を持つことが好ましい。
【００７１】
次に、第１の導電性酸化膜１９ａの上に、例えばスパッタリング法により、第２の導電性酸化膜１９ｂを形成する。第第１、第２の導電性酸化膜１９ａ、１９ｂは、パターニングにより後述するキャパシタＱの上部電極１９となるものである。第２の導電性酸化膜１９ｂとしては、例えば酸化イリジウム膜を形成する。
【００７２】
第２の導電性酸化膜１９ｂとして形成される酸化イリジウム膜（ＩｒＯｙ膜）における酸素の組成比ｙは、例えば０＜ｙ≦２とする。第２の導電性酸化膜１９ｂとして形成される酸化イリジウム膜（ＩｒＯｙ膜）における酸素の組成比ｙは、第１の導電性酸化膜１９ａとして形成される酸化イリジウム膜（ＩｒＯｘ膜）における酸素の組成比ｘより大きいことが好ましい。
【００７３】
第２の導電性酸化膜１９ｂにおける酸素の組成比を第１の導電性酸化膜１９ａにおける酸素の組成比より大きく設定する理由は、酸素の組成比を大きく設定すると水素の拡散を防止する機能が大きくなるからである。第２の導電性酸化膜１９ｂが水素バリア膜としても十分に機能し得るため、第１、第２の誘電体膜１８ａ、１８ｂが水素により還元されるのを防止しできる。第２の導電性酸化膜１９ｂの膜厚は、例えば７０〜２００ｎｍ程度に形成されることが好ましく、より具体的には例えば約１５０ｎｍ程度とする。
【００７４】
第２の導電性酸化膜１９ｂを成膜する際のスパッタリングによる成膜条件は、例えば次の通りとする。成膜室内に導入するガスは、例えばアルゴンガスを例えば１００ｓｃｃｍ、酸素ガスを例えば１００ｓｃｃｍで導入して混合ガスとする。成膜室内の圧力は、例えば０．８Ｐａとする。スパッタパワーは、例えば１．０ｋＷとする。成膜時間は、例えば５９秒間程度とする。このような成膜条件で第２の導電性酸化膜１９ｂを成膜すると、第２の導電性酸化膜１９ｂの膜厚は、例えば約１５０ｎｍ程度となる。
【００７５】
その後に、ウェハ状のシリコン基板１の主面と反対側の下面（裏面）を洗浄する。このような背面洗浄は、一般のウェハ洗浄とは異なるものであり、シリコン基板１の裏面に付着した誘電体膜１８ａ、１８ｂを除去するためのものである。
【００７６】
次に、第２の導電性酸化膜１９ｂ上に、保護膜２０を例えばスパッタリング法により形成する。保護膜２０として、例えば３４ｎｍ程度の厚さを有するＴｉＮ膜を形成する。保護膜２０を形成する際には、例えばＴｉのターゲットを用いる。保護膜２０を形成する際の基板温度は、例えば１５０℃とする。成膜室内における雰囲気は、例えば流量５０ｓｃｃｍのＡｒガスと流量９０ｓｃｃｍのＮ２ガスとの混合ガスの雰囲気とする。保護膜２０は、還元性物質をバリアする機能を有するものであり、第１、第２の導電性酸化膜１９ａ、１９ｂをパターニングする際のハードマスクとしても機能する。
【００７７】
ここでは、保護膜２０としてＴｉＮ膜を形成する場合を例に説明したが、ＴｉＮ膜に限定されるものではない。保護膜２０として、例えば、ＴａＮ膜、ＴｉＯＮ膜、ＴｉＯｘ膜、ＴａＯｘ膜、ＴａＯＮ膜、ＴｉＡｌＯｘ膜、ＴａＡｌＯｘ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＯＮ膜、ＴｉＳｉＯＮ膜、ＴａＳｉＯＮ膜、ＴｉＳｉＯｘ膜、ＴａＳｉＯｘ膜、ＡｌＯｘ膜、ＺｒＯｘ膜等を形成してもよい。
【００７８】
次に、保護膜２０上に、例えばフォトレジスト膜（不図示）をスピンコート法により形成する。続いて、フォトリソグラフィ技術を用い、上部電極となるパターンの長さ方向に
ある２つの対向辺を区画するストライプ平面形状にフォトレジスト膜（不図示）をパターニングする。
【００７９】
続いて、フォトレジスト膜（不図示）をマスクとして使用し、保護膜２０及び第１、第２の導電性酸化膜１９ａ、１９ｂをエッチングする。その後に、アッシング、溶剤等を使用してフォトレジスト膜（不図示）を除去する。さらに、保護膜２０を例えばドライエッチングにより除去する。
【００８０】
その後に、酸素を含む雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理は、第１、第２の誘電体膜１８ａ、１８ｂに加わったダメージを回復するための回復アニールである。熱処理温度は、例えば６００〜７００℃とする。ここでは、熱処理温度は、６５０℃とし、また、熱処理時間は、例えば４０分とする。
【００８１】
次に、図１Ｄに例示する構造を形成するまでの工程を説明する。
まず、既にストライプ状に成形された第１、第２の導電性酸化膜１９ａ、１９ｂとそれらの隙間から露出した第２の誘電体膜１８ｂの上に、フォトレジスト膜２１を例えばスピンコート法により形成する。続いて、フォトリソグラフィ技術を用いてフォトレジスト膜２１をパターニングする。この場合のフォトレジスト膜２１のパターンには、複数のストライプ状の第１、第２の導電性酸化膜１９ａ、１９ｂを跨ぐパターンが間隔をおいて複数形成されている。
【００８２】
続いて、図１Ｅに例示するように、パターニングされたフォトレジスト膜２１をマスクとして、第１、第２の導電膜１９ａ、１９ｂと第１、第２の誘電体膜１８ａ、１８ｂをエッチングする。この後、フォトレジスト膜２１を除去する。このパターニングによって、第１、第２の導電膜１９ａ、１９ｂから複数のキャパシタ上部電極１９が形成される。同時に、第１、第２の誘電体膜１８ａ、１８ｂから複数のキャパシタ誘電体膜１８が形成される。キャパシタ誘電体膜１８のそれぞれの上には、複数の上部電極１９が形成されている。
【００８３】
その後に、酸素雰囲気中にて、キャパシタ上部電極１９、キャパシタ誘電体膜１８等を熱処理する。熱処理条件を例えば３００〜６５０℃とし、熱処理時間を例えば３０分〜１２０分とする。
【００８４】
次に、図１Ｆに示す構造を形成するまでの工程を説明する。
まず、キャパシタ上部電極１９、キャパシタ誘電体膜１８及び第２の導電膜１７ｂの上に第１保護絶縁膜２２を例えばスパッタリング法又はＣＶＤ法により形成する。第１保護絶縁膜２２としては、例えば酸化アルミニウム膜を形成する。第１保護絶縁膜２２の膜厚は、例えば２０〜５０ｎｍ程度とする。
【００８５】
第１保護絶縁膜２２を形成するための成膜装置としては、反応性ＲＦスパッタリング装置を用いる。ターゲットとしては、直径３００ｍｍの酸化アルミニウムセラミックターゲットを用いる。酸化アルミニウム膜の成膜条件は、例えば次の通りとする。アルゴンガス雰囲気中でＲＦマグネトロンスパッタを行い、４０〜１００秒の性膜時間で膜厚が２０〜５０ｎｍの酸化アルミニウム膜を形成する。その際、スパッタパワーを２．０ｋＷに、温度を室温にそれぞれ設定し、また、反応室内の圧力を１．０Ｐａに設定する。
【００８６】
第１保護絶縁膜２２は、水素や水分等によりキャパシタ誘電体膜１８が還元されるのを防止するためのものである。従って、第１保護絶縁膜２２の材料は、酸化アルミニウムに限られるものではなく、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化タンタル、窒化アルミニウム、酸窒化アルミニウムのいずれかから選択して膜を形成してもよい。
【００８７】
次に、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。熱処理条件は、温度を例えば４００〜６００℃とし、また、熱処理時間を例えば３０分〜１２０分とする。
【００８８】
その後に、第１保護絶縁膜２２の上に、例えば、フォトレジスト膜２３をスピンコート法により形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜２３をキャパシタの下部電極の平面形状にパターニングする。即ち、フォトレジスト膜２３のパターンは、キャパシタ誘電体膜１８とその上のキャパシタ上部電極１９を含むとともにキャパシタ誘電体膜１８から突出する領域を有している。
【００８９】
次に、図１Ｇに例示するように、フォトレジスト膜２３をマスクとして使用し、第１保護絶縁膜２２、第１、第２の導電膜１７ａ、１７ｂ及び密着絶縁膜１６をエッチングする。これによりパターニングされた第１、第２の導電膜１７ａ、１７ｂはキャパシタ下部電極１７として使用される。その後、フォトレジスト膜２３を除去する。
【００９０】
以上のキャパシタ下部電極１７、キャパシタ誘電体膜１８及びキャパシタ上部電極１９によりキャパシタＱが形成される。第１保護絶縁膜２２は、キャパシタ上部電極１９及びキャパシタ誘電体膜１８、キャパシタ下部電極１７を覆うように残存する。
【００９１】
次に、酸素を含有する雰囲気にシリコン基板１を置いて熱処理を行う。熱処理の温度を例えば２００〜４００℃とする。また、熱処理の時間を例えば３０〜１２０分間とする。この熱処理によれば、キャパシタＱをパターニング工程に吸着した水分や不純物を飛ばし、第１保護絶縁膜２２の成膜後に熱処理する時に蒸し焼きを防げ、さらに、キャパシタの第１保護絶縁膜２２が剥がれにくくなる。酸素を含有する雰囲気としては、酸素のみの雰囲気、アルゴン及び酸素を含有する雰囲気、並びに、窒素及び酸素を含有する雰囲気等が挙げられる。
【００９２】
次に、図１Ｈに示す構造を形成するまでの工程について説明する。
まず、第１保護絶縁膜２２及び第２層間絶縁膜１５の上に、例えばスパッタリング法又はＣＶＤ法により、非晶質な第２保護絶縁膜２５を形成する。第２保護絶縁膜２５は、水素や水分等によりキャパシタ誘電体膜１８が還元されるのを防止するためのものである。非晶質の第２保護絶縁膜２５として、例えば酸化アルミニウム膜を形成する。また、第２保護絶縁膜２５の材料は、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化タンタル、窒化アルミニウム及び酸窒化アルミニウムのうちから選択する膜でもよい。第２保護絶縁膜２５の膜厚は、スパッタリング法で形成する場合は、１０ｎｍ以上、３０ｎｍ以下が望ましく、例えば２０ｎｍ程度とする。また、第２保護絶縁膜２５の膜厚は、ＣＶＤ法で形成する場合は、１ｎｍ以上、３ｎｍ以下が望ましく、例えば２ｎｍ程度とする。
【００９３】
酸化アルミニウム膜の成膜条件は、例えば次の通りとする。例えば、アルゴンガス雰囲気中でＲＦマグネトロンスパッタを行い、成膜時間を４０秒として、緻密性が高い非晶質の酸化アルミニウム膜を２０ｎｍの厚さに形成する。この場合、スパッタパワー２を．０ｋＷに、温度を室温に、圧力を１．０Ｐａに設定する。
【００９４】
次に、酸素を含有する雰囲気にシリコン基板１を置いて熱処理を行う。この熱処理は、キャパシタ誘電体膜１８に酸素を供給し、スパッタリングにより損傷しているキャパシタＱのダメージを回復させてキャパシタＱの電気的特性を向上するためのものである。熱処理条件として、例えば、温度を５００〜７００℃、時間を３０分〜１２０分とする。この結果、キャパシタ誘電体膜１８に酸素が供給され、誘電体キャパシタＱの電気的特性が回復する。
【００９５】
次に、第２保護絶縁膜２５上に第３層間絶縁膜２６を形成する。第３層間絶縁膜２６として、例えば、ＴＥＯＳガスを使用するプラズマＣＶＤ法によりシリコン酸化膜を形成する。第３層間絶縁膜２６の膜厚は、例えば１．４μｍ程度とする。続いて、例えば、ＣＭＰ法により第３層間絶縁膜６８の上面を平坦化する。
【００９６】
続いて、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にシリコン基板１を置いて、熱処理を行う。この熱処理は、第３層間絶縁膜２６中の水分を除去するとともに、第３層間絶縁膜２６の膜質を変化させ、第３層間絶縁膜２６中に水分を入りにくくさせるためのものである。熱処理は、例えば、温度を約３５０℃、時間を約２分間とする。
【００９７】
次に、第３層間絶縁膜２６上に、例えばスパッタリング法又はＣＶＤ法により第３保護絶縁膜２７を形成する。第３保護絶縁膜２７としては、例えば酸化アルミニウム膜を形成する。第３保護絶縁膜２７の膜厚は、例えば２０〜５０ｎｍ程度である。
【００９８】
続いて、第３保護絶縁膜２７上に、例えばプラズマＴＥＯＳＣＶＤ法により、第４層間絶縁膜２８を形成する。第４層間絶縁膜２８として、例えばシリコン酸化膜をＣＶＤ法により例えば３００ｎｍ程度の厚さに形成する。
【００９９】
次に、図１Ｉに例示する構造を形成するまでの工程について説明する。
フォトリソグラフィ技術を用い、キャパシタ下部電極１７のうちキャパシタ誘電体膜１８からはみ出したコンタクト領域の上とキャパシタ上部電極１９の上の第４層間絶縁膜２８から第１保護絶縁膜２３までの連続した層を部分的にエッチングする。これにより、キャパシタ上部電極１９に達する第３のコンタクトホール２６ａと、キャパシタ下部電極１７のコンタクト領域に達する第４のコンタクトホール２６ｂとを形成する。
【０１００】
続いて、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理は、キャパシタ誘電体膜１８に酸素を供給し、キャパシタＱの電気的特性を向上させるためのものである。熱処理条件は、例えば４００〜６００℃、例えば４５０℃程度とする。その熱処理時間は、例えば３０分〜１２０分とする。
【０１０１】
次に、フォトリソグラフィ技術を用い、第１、第２の導電プラグ１４ａ、１４ｂの上の第４層間絶縁膜２８から第２層間絶縁膜１５までの連続した絶縁膜をエッチングする。これにより、第１、第２の導電性プラグ１４ａ、１４ｂに達するビアホール２６ｃ、２６ｄを形成する。
【０１０２】
続いて、不活性ガス雰囲気中又は真空中にシリコン基板１を置いて熱処理を行う。この熱処理は、第４、第３及び第２層間絶縁膜２８、２６、１５中からガスを放出する、即ち脱ガスのためである。
【０１０３】
次に、高周波エッチングにより、第３、第４のコンタクトホール２６ａ、２６ｂ、及び第１、第２のビアホール２６ｃ、２６ｄの内壁面に対して表面処理を行う。続いて、第４層間絶縁膜２８の上面の上と第３、第４のコンタクトホール２６ａ、２６ｂ及び第１、第２のビアホール２６ｃ、２６ｄの内壁面の上に、例えばスパッタリング法により、密着膜２９ａを形成する。密着膜２９ａとして、例えばＴｉＮ膜を形成する。密着膜２９ａは、例えば５０〜１５０ｎｍ程度の厚さに形成される。密着膜２９ａとしてＴｉＮ膜を形成する場合には、ターゲットの材料としてＴｉを用い、成膜室内の雰囲気は、ＡｒガスとＮ２ガスとの混合雰囲気とする。Ａｒガスの流量は５０ｓｃｃｍ、Ｎ２ガスの流量は例えば９０ｓｃｃｍとする。また、成膜温度は、例えば１５０℃とする。
【０１０４】
続いて、密着膜２９ａの上に、例えばＣＶＤ法により、主導電膜２９ｂを形成する。主
導電膜２９ｂとしては、例えばタングステン膜を形成する。主導電膜２９ｂの膜厚は、例えば３００ｎｍ程度とする。
【０１０５】
さらに、第４層間絶縁膜２８の上面が露出するまで、例えばＣＭＰ法により、主導電膜２９ｂ及び密着膜２９ａを研磨する。こうして、第３、第４のコンタクトホール２６ａ、２６ｂ及び第１、第２のビアホール２６ｃ、２６ｄ内にそれぞれ残された主導電膜２９ｂ及び密着膜２９ａを第３、第４、第５及び第６の導電プラグ３０ａ、３０ｂ、３０ｃ、３０ｄとして使用する。
【０１０６】
次に、プラズマ洗浄を行う。プラズマ洗浄を行う際に用いるガスは、例えばＡｒガスとする。これにより、第３〜第６の導電プラグ３０ａ〜３０ｄの表面に存在する自然酸化膜等が除去される。
【０１０７】
続いて、導電膜として、例えば、ＴｉＮ膜３１ａ、ＡｌＣｕ合金膜３１ｂ、Ｔｉ膜３１ｃ、ＴｉＮ膜３１ｄを順次積層することにより、積層導電膜を形成する。ＴｉＮ膜３１ａの膜厚は、例えば５０ｎｍとする。ＡｌＣｕ合金膜３１ｂの膜厚は、例えば膜厚５５０ｎｍとする。Ｔｉ膜１３ｃの膜厚は、例えば５ｎｍとする。ＴｉＮ膜３１ｄの膜厚は、例えば膜厚５０ｎｍとする。
【０１０８】
次に、フォトリソグラフィ技術を用い、積層導電膜をエッチングする。こうして、積層膜により第３〜第６の導電プラグ３１ａ〜３１ｄに接続される配線３２が形成される。この後、更に、層間絶縁膜、導電プラグ、配線等を複数層に亘って形成する。配線層（金属配線層）は、５層に亘って形成される（不図示）。
以上により、半導体装置内のメモリセルの基本的な構造が形成される。
【０１０９】
上記の半導体装置によれば、キャパシタＱの下地としてアモルファスで正方体結晶を持つ密着絶縁膜１６を形成している。密着絶縁膜１６は、例えば、Ｐｂ又はＢｉ添加した正方体の結晶を持つ絶縁膜、例えばＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれかを用いて形成されている。
【０１１０】
従って、密着絶縁膜１６の上に形成されるキャパシタＱに外部から放射線が照射されても、放射線は密着絶縁膜１６により部分吸収されて、キャパシタ誘電体膜１８に至る輻射が軽減される。さらに、放射線は、密着絶縁膜１６とキャパシタ誘電体膜１８を構成する上記材料の誘電体膜結晶（正方体）の各頂点のＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの放射線の影響が更に小さくなる。
【０１１１】
これにより、上記構造のＭＯＳトランジスタＴ１、Ｔ２とキャパシタＱを有するメモリ素子は、外部放射線に照射されてもソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる。
【０１１２】
また、キャパシタ下部電極１７の下の密着絶縁膜１６は、上記のようなアモルファス強誘電体材料、例えばＰＺＴから形成されているので、表面の平坦性が非常に良い。このため、密着絶縁膜１６の上に成膜した形成されるキャパシタ下部電極１７、例えばＰｔ膜は、自己配向非常に良い膜となり、単一な（１１１）面を得やすい。従って、その後に、キャパシタ下部電極１７の熱処理を行うと、密着絶縁膜１６のＰＺＴも結晶化され、ＰＺＴ／Ｐｔの結晶配向ともに（１１１）面となるので、その上に形成したキャパシタ誘電体膜１８、例えばＰＺＴ膜の結晶性も向上できる。
【０１１３】
ところで、上記の方法で形成した半導体メモリ素子について、密着絶縁膜１６として形成される上記材料のうちＰＺＴを一例として選択し、ＰＺＴ膜のガンマ線に対する耐性を調べるために次のような試験を行った。
【０１１４】
まず、キャパシタ誘電体膜１８としてＰＺＴ膜を形成するとともに、その下の密着膜をアルミナから形成し、それ以外の構造を図１Ｉと同様に形成した複数の試料を用意した。そして、キャパシタ誘電体膜１８のＰＺＴ膜の厚さを１４０ｎｍとした構造のキャパシタを有する半導体装置を第１の試料とする。また、キャパシタ誘電体膜１８のＰＺＴ膜の厚さを１０５ｎｍとした構造のキャパシタを有する半導体装置を第２の試料とする。第１、第２の試料は、それぞれパッケージにより封入されている。そして、第１、第２の試料にガンマ線を照射したところ、第１、第２の試料のそれぞれのＳＳマージン及びＯＳマージンとガンマ線照射量の関係は、図２Ａ、図２Ｂに例示するようになった。ガンマ線の照射量は、０ｋＧｙ、２０ｋＧｙ、５０ｋＧｙ、１００ｋＧｙである。
【０１１５】
図２Ａにおいて、ＰＳＳは、ガンマ線の照射前の書込みデータの読み出し量であり、ＵＳＳは、ガンマ線照射前と同じ書き込み状態のデータの読み出し量である。ＰＳＳ−ＵＳＳは、ＳＳマージンであり、ガンマ線照射前後の読み出し量の違いを示している。図２Ａでは、ガンマ線照射が無い場合、即ち０ｋＧｙの場合のＳＳマージンを１としてＳＳマージンが規格化して示されている。
【０１１６】
また、図２Ｂにおいて、ＰＯＳは、ガンマ線の照射前の書込みデータの読み出し量であり、ＵＯＳは、ガンマ線照射前と異なる書き込み状態のデータの読み出し量である。そして、ＰＯＳ−ＵＯＳは、ＯＳマージンであり、ガンマ線照射前後の読み出し量の違いを示している。図２Ｂでは、ガンマ線照射が無い場合、即ち０ｋＧｙの場合のＯＳマージンを１として規格化してＯＳマージンが示されている。
【０１１７】
図２Ａによれば、各サンプルのＳＳマージンは、誘電体膜ＰＺＴの膜厚及びガンマ線照射量に依存せず、劣化が発生しない。これに対し、図２Ｂによれば、１４０ｎｍＰＺＴ及び１０５ｎｍＰＺＴのメモリ素子の双方のＯＳマージンは、ガンマ線照射量に依存し、ガンマ線照射量が増えると低くなる。さらに、厚さ１４０ｎｍのＰＺＴ膜のＯＳマージンの低減量は、厚さ１０５ｎｍのＰＺＴ膜のＯＳマージンの低減量よりも小さくなる。
【０１１８】
図２Ｃは、図２Ｂにおけるガンマ線の照射量が５０ｋＧｙの場合に、厚さが１４０ｎｍと１０５ｎｍのＰＺＴ膜のＯＳマージン量を示す。１４０ｎｍの厚さのＰＺＴ膜のＯＳマージンは、照射前の量の５９％程度になり、また、１０５ｎｍの厚さのＰＺＴ膜のＯＳマージンは照射前の量の４６％程度になる。
【０１１９】
従って、ＰＺＴの膜が薄くなると、放射線照射の影響を受けやすい結果となる。ただし、ＰＺＴは、薄くしても、ある程度放射線照射を遮断できる。また、キャパシタの容量を考慮すると、誘電体膜は薄い方が好ましい。従って、キャパシタ誘電体膜１８を厚くする代わりに、上記のように、キャパシタ下部電極１７の下地となる密着絶縁膜１６として結晶化されたＰＺＴ膜等を使用すると、メモリセル領域の耐放射線能力を向上させることができる。
【０１２０】
（第２の実施の形態）
図３は、第２実施形態に係る半導体装置の断面図である。
図３に示す半導体装置では、第１実施形態と同様に、シリコン基板１にＭＯＳトランジスタＴ１、Ｔ２が形成され、その上には第１、第２層間絶縁膜１２、１５が形成されている。さらに、第１層間絶縁膜１２内には第１、第２の導電プラグ１４ａ、１４ｂが形成される。また、第２層間絶縁膜１５上には、密着絶縁膜１６が形成され、その上にはキャパ
シタＱが形成されている。また、キャパシタＱのキャパシタ上部電極１９、キャパシタ誘電体膜１８は第１保護絶縁膜２２に覆われている。さらに、第１保護絶縁膜２２とキャパシタ下部電極１７は、第２保護絶縁膜２５により覆われている。
【０１２１】
第２保護絶縁膜２５の上には、第１実施形態では形成されていないステップカバレッジが良好なアルミニウム酸鉛膜（ＰｂＡｌ２Ｏ４）が第３保護絶縁膜３５として形成されている。本実施形態では、バッチ式の成膜装置を用いた原子層堆積（ＡＬＤ：Atomic Layer
Deposition）法により、アルミニウム酸鉛膜を厚さ２０ｎｍ程度で形成する。
【０１２２】
このＡＬＤ法を用いたアルミニウム酸鉛膜の形成にあたっては、ＴＭＡ（Tri-Methyl Aluminum）、Ｐｂ（ＤＰＭ）２及びＨ２Ｏを用いたＡＬＤ法により行うことも可能であるが、アルミニウム酸鉛膜をより緻密化した膜にするという観点から、本実施形態においては、ＴＭＡ、Ｐｂ（ＤＰＭ）２及びオゾン（Ｏ３）を用いたＡＬＤ法により行うことにする。
【０１２３】
具体的に、本実施形態では、Ａｌ原料として常温で液体のＴＭＡ、Ｐｂの液体原料におけるＰｂ（ＤＰＭ）２を用いて堆積工程と、酸素（Ｏ２）及びオゾン（Ｏ３）の雰囲気中での酸化工程とを、工程間に真空パージ工程を入れて交互に切り替え、これを２１０サイクル程度繰り返してアルミニウム酸鉛膜の形成を行う。
【０１２４】
より詳細には、成膜室内において、オゾンを供給して被堆積膜表面、即ち第２保護絶縁膜２５表面を酸化した後、余分なオゾンを真空排気してパージする。次いで、ＴＭＡ及びＰｂ（ＤＰＭ）２を流して被堆積膜表面の酸素群と反応させて原子層のアルミニウム酸鉛膜を形成した後、余分なＴＭＡ、Ｐｂ（ＤＰＭ）２を真空排気してパージする。この一連のサイクルを繰り返すことにより、アルミニウム酸鉛膜が形成される。
【０１２５】
ＴＭＡを用いた堆積工程では、例えば、基板温度を３００℃、ガス圧力を４０Ｐａ（０．３Ｔｏｒｒ）、ＴＭＡガス流量を１００ｓｃｃｍ、Ｐｂ（ＤＰＭ）２流量を５０Ｓｃｃｍ、５秒間の条件で行う。また、オゾンを用いた酸化工程は、例えば、基板温度を３００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ２＋Ｏ３ガス流量を１０ｓｌｍ、Ｏ３濃度を２００ｇ／Ｎｍ３、１５秒間の条件で行う。また、ＴＭＡは温度４０℃に加温して、Ｐｂ（ＤＰＭ）２は蒸気圧が比較的高いので、温度２００℃に加温して蒸気圧によりガス化した状態で当該バッチ式の成膜装置へ導入する。
【０１２６】
第３保護絶縁膜３５としてアルミニウム酸鉛膜の形成が終了した後、酸素及びオゾンの雰囲気中において、同一装置内（ｉｎ−ｓｉｔｕ）で昇温して緻密化アニールを行う。この際、昇温は１０℃／分程度で行い、また、温度を安定させるため、昇温後３０分間は保持する。この緻密化アニールは、例えば、基板温度を５００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ２＋Ｏ３ガス流量を１０ｓｌｍ、Ｏ３濃度を２００ｇ／Ｎｍ３、３０分間の条件で行う。
【０１２７】
なお、本実施形態では、第３保護絶縁膜３５であるアルミニウム酸鉛膜の形成後の緻密化アニールの温度を５００℃程度としているが、本実施形態の効果を得るためのアニール温度は、４００℃以上７００℃以下の範囲とすることができる。これは、アニール温度が４００℃未満になるとアルミニウム酸鉛膜の緻密化が不十分になるという不具合が生じ、また、アニール温度が７００℃を超えるとキャパシタ誘電体膜１８を構成するＰＺＴからＰｂが脱離して疲労特性が悪化するという不具合が生じるためである。
【０１２８】
また、本実施形態では、第３保護絶縁膜３５であるアルミニウム酸鉛膜の形成後の緻密化アニールの時間を３０分程度としているが、本実施形態の効果を得るためのアニール時
間は、１０分以上１２０分以下の範囲とすることができる。これは、アニール時間が１０分未満になると当該緻密化アニールを行うバッチ式装置内でウェハ位置による依存が現れるという不具合が生じ、また、アニール温度が１２０分を超えると、アルミニウム酸鉛膜の緻密化は十分であるがスループットが低下するという不具合が生じるためである。
【０１２９】
この強酸化性を有するオゾン（Ｏ３）を含む雰囲気中でのアニール処理により、アルミニウム酸鉛膜は、緻密化された膜となる。これにより、例えば層間絶縁膜の成膜等の後工程において水素が生じた際においても、キャパシタ誘電体膜１８への水素の侵入を阻止することができ、キャパシタ誘電体膜１８の劣化を防止することができる。さらに、第３保護絶縁膜３５であるアルミニウム酸鉛膜の成膜を、ＴＭＡ及びＨ２Ｏを用いたＡＬＤ法により行った場合には、アルミニウム酸鉛膜中に存在するＯＨ基を一括して除去することができ、所謂蒸し焼き状態によるキャパシタ誘電体膜１８の劣化を回避することができる。
【０１３０】
ここでは、第３保護絶縁膜３５としてＡＬＤ法でアルミニウム酸鉛膜３５を形成することについて説明している。第３保護絶縁膜３５の他の材料としては、Ｐｂ又はＢｉを添加した絶縁膜であってＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれか一つ材料を使用してもよい。また、第３保護絶縁膜３５の成膜方法としては、ＡＬＤ法以外に、カバレッジの良い有機金属分解法、化学気相蒸着法、ＭＯＣＶＤ法、スパッタ法を使用してもよい。
【０１３１】
次に、酸素を含有する雰囲気にシリコン基板１を置いて熱処理を行う。この熱処理は、第３保護絶縁膜３５であるアルミニウム酸鉛膜の成膜過程中に残留する有機物を蒸発させる。これらの残留有機物が、アルミニウム酸鉛膜中残ると、その以後のプロセスに第１、第２保護絶縁膜２２、２５に拡散し、キャパシタ誘電体膜１８へ浸入する可能性がある。熱処理条件は、例えば５００〜６００℃とする。熱処理時間は、例えば３０分〜９０分とする。この結果、第１及び第２保護絶縁膜２２、２５及び、アルミニウム酸鉛膜は、緻密性が非常に良い膜となり、キャパシタ誘電体膜１８を完全に保護する。
【０１３２】
一方、上記の第１、第２保護絶縁膜２２、２５の厚さが厚すぎると、その後の工程でコンタクトホール２６ａ、２６ｂを完全に開けられないので、第１、第２保護絶縁膜２２、２５の厚さは１００ｎｍ以下に望ましい。また、第２保護絶縁膜２５を省いてもよい。コンタクトホール２６ａ、２６ｂをよりきれいに開くためには、それらの厚さは５０ｎｍ以下が望ましい。また、これらの厚さが薄すぎると、キャパシタＱへの保護機能がなくなるので、キャパシタＱの側面での第１、第２保護絶縁膜の厚さは１０ｎｍ以上が望ましい。また、第３保護絶縁膜３５となる薄いアルミニウム酸鉛膜は、アルゴンガスで容易にスパッタエッチングすることが可能であるので、本実施形態では、所望の形状のコンタクトホール２６ａ、２６ｂを容易に形成することができる。
【０１３３】
次に、第１実施形態と同じ条件で、第３保護絶縁膜３５上に第３層間絶縁膜２６を形成する。その以後の構造及びプロセスも第１実行形態と同じ方法で形成して半導体装置のメモリセル領域の基本構造を形成する。
【０１３４】
以上のように、キャパシタＱを有する本実施形態に係る半導体装置が形成されている。こうした半導体メモリは、外部から放射線に照射されると、キャパシタＱを挟む密着絶縁膜１６及び第３保護絶縁膜３５により部分吸収されて、キャパシタ誘電体膜１８に至る輻射が軽減される。さらに、正方体の誘電体膜結晶の各頂点にＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの影響を更に小さくなる。従って、第１実施形態と同様に、上記構造のメモリ素子は、外部放射線に照射されても、ソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる
。
【０１３５】
ところで、第３保護絶縁膜３５の上に形成される第３層間絶縁膜２６として、第３保護絶縁膜３５を熱処理した後に、例えばＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）と次のソースを用いてプラズマＣＶＤ法により形成してもよい。そのソースとして、Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２、Ｐｂ（ＤＰＭ）２、Ｐｂ（ＴＭＨＰＤ）、Ｂｉ（ＤＰＭ）３、Ｂｉ（Ｏｔ−Ｂｕ）３、Ｂｉ（ｐ−Ｔｏｌ）３のいずれか一つを使用する。これにより形成された第３層間膜２６は、ＰｂやＢｉを添加したシリコン化合物の絶縁膜であるＰｂＳｉＯ３あるいはＢｉ２Ｓｉ２Ｏ９である。ＰｂやＢｉが添加されたシリコン化合物の第３層間絶縁膜２６の膜厚は、例えば約１．２μｍ程度とする。第３層間絶縁膜２６の形成方法として、上記のプラズマＣＶＤ法以外、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法、ＭＯＣＶＤ法などを使用してもよい。第３層間絶縁膜２６の形成後には上記と同様にその表面は、例えばＣＭＰ法により平坦化される。そのようなＰｂ、Ｂｉのいずれかを添加したシリコン酸化膜は、第１実施形態、又は、以下の実施形態において、キャパシタＱ、Ｑ０の上方の層間絶縁膜に適用してもよい。
【０１３６】
そのような材料により形成された第３層間絶縁膜２６は、外部から照射される放射線を吸収するので、キャパシタ誘電体膜１８に達する放射線の輻射が軽減する。さらに、放射線は、ＰｂやＢｉが添加された誘電体膜の結晶（正方体）の各頂点のＰｂに吸収されるので、結晶中心のＺｒ／Ｔｉへの影響を更に小さくなる。従って、上記構造のメモリ素子は、外部放射線に照射されても、ソフトエラーが更に起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる。
【０１３７】
（第３の実施の形態）
図４は、第３実施形態に係る半導体装置の断面図である。
図４に示す半導体装置は、第１実施形態と同様に、シリコン基板にＭＯＳトランジスタＴ１、Ｔ２が形成され、ＭＯＳトランジスタを覆う第１、第２層間絶縁膜１２、１５が形成される。また、第１層間絶縁膜１２内には第１、第２の導電プラグ１４ａ、１４ｂが形成され、さらに、第１、第２の導電プラグ１４ａ、１４ｂと第１層間絶縁膜１２の上に、第１実施形態と同様に、シリコン窒化酸化膜１５ａが形成される。この場合、シリコン窒化酸化膜１５ａは、例えば約１００ｎｍの厚さに形成される。
【０１３８】
また、シリコン窒化酸化膜１５ａの上には、例えばスパッタリング法により第１ガンマ線遮断膜３８を形成する。第１ガンマ線遮断膜３８は、第１実施形態の密着絶縁膜１６と同様に絶縁膜であり、外部から放射線照射されてもそれを遮断できる機能を確保するためのものである。第１ガンマ線遮断膜３８としては、Ｐｂ又はＢｉを含む絶縁膜、強誘電体膜、例えば、チタン酸ジルコン酸鉛（ＰＺＴ：（ＰｂＺｒｘＴｉ１−ｘＯ３）（０≦ｘ≦１））膜を形成する。第１ガンマ線遮断膜３８の形成方法として、例えば、高周波スパッタリング法を採用する。
【０１３９】
第１ガンマ線遮断膜３８として、ＰＺＴの他の材料、例えば、Ｃａ、Ｓｒ、Ｌａが少なくともに一つ元素添加されたチタン酸ジルコン酸鉛またはビスマス層状結晶構造を持つ（Ｂｉ，Ｓｒ）ＴｉＯ３や（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２膜が用いられる。または、Ｐｂ又はＢｉ添加したＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２膜などでもよい。
【０１４０】
第１ガンマ線遮断膜３８の膜厚は、例えば、２０ｎｍ〜２００ｎｍ程度、より好ましくは、５０ｎｍ〜１００ｎｍ程度、例えば約５０ｎｍとする。第１ガンマ線遮断膜３８を形成する際の成膜条件は、例えば次の通りとする。
【０１４１】
スパッタリングにおける基板温度は例えば５０℃である。また、成膜室内に導入するガスとしては、例えばＡｒガスを用いる。さらに、成膜室内の圧力は例えば１Ｐａとする。印加電力は例えば１．０ｋＷとする。第１ガンマ線遮断膜３８は、上記の材料から選択される二つ膜の積層を使用してもよい。
【０１４２】
第１ガンマ線遮断膜３８の形成方法としては、スパッタ法以外、例えばゾル−ゲル法、有機金属分解法、化学溶液法（ＣＳＤ）法、化学気相蒸着法、エピタキシャル成長法又は有機金属成長（ＭＯＣＶＤ）法を採用してもよい。
【０１４３】
次に、第１ガンマ線遮断膜３８の上に、例えばＴＥＯＳを使用するプラズマＣＶＤ法により、シリコン酸化膜１５ｂを形成する。シリコン酸化膜１５ｂの膜厚は、例えば約１００ｎｍとする。
【０１４４】
ここで、シリコン窒化酸化膜１５ａ、第１ガンマ線遮断膜３８及びシリコン酸化膜１５ｂにより第２層間絶縁膜１５が形成される。第２層間絶縁膜１５は、第１層間絶縁膜１２内の第１、第２の導電プラグ１４ａ、１４ｂの上面が酸化されるのを防止することを目的の１つとして形成される。
【０１４５】
第２層間絶縁膜１５上には密着膜３９が形成される。密着膜３９は、キャパシタ下部電極１７に対する密着性を確保するための絶縁膜である。密着膜３９としては、例えば酸化アルミニウム（Ａｌ２Ｏ３）膜が形成されている。密着膜３９の膜厚は例えば約２０ｎｍである。密着膜３９は、第１実施形態の図１Ｆに示すと同様に、キャパシタ下部電極１７のパターニングの際に同じレジストマスク２３を使用してパターニングされる。密着膜３９は、水又は水分の拡散を防止できる材料から形成されることが好ましい。
【０１４６】
その後、第１実施形態と同様な方法により、キャパシタ下部電極１７、キャパシタ誘電体膜１８、キャパシタ上部電極１９を形成し、これらによりキャパシタＱを形成する。なお、キャパシタ下部電極１７のパターンを形成する前にキャパシタ下部電極１７、キャパシタ誘電体膜１８の上に第１保護絶縁膜２２を形成する。なお、第１実施形態と同じ条件で、キャパシタ誘電体膜１８となる第１、第２の誘電体膜１８ａ、１８ｂがＲＴＡ法により加熱される際に、第１ガンマ線遮断膜３８も加熱されて結晶性が改善し、Ｐｂ又はＢｉを含有して正方体の結晶を持つ。
【０１４７】
その後に、第１実施形態と同様に、キャパシタＱ上に第２保護絶縁膜２５、第３層間絶縁膜２６を形成する。即ち、第３層間絶縁膜２６として例えばＴＥＯＳを使用するプラズマＣＶＤ法によりシリコン酸化膜を形成する。続いて、例えばＣＭＰ法により、第３層間絶縁膜２６の上面を平坦化する。
【０１４８】
次に、Ｎ２Ｏガス又はＮ２ガスを用いて発生させるプラズマ雰囲気にシリコン基板１置いて熱処理を行う。この熱処理は、第３層間絶縁膜２６中の水分を除去するとともに、第３層間絶縁膜２６の膜質を窒素成分により変化させ、第３層間絶縁膜２６中に水分を入りにくくさせるためのものである。熱処理温度は、例えば約３５０℃とし、熱処理時間は、例えば約２分間とする。
【０１４９】
次に、第３層間絶縁膜２６の上に、例えばスパッタリング法又はＣＶＤ法により、第２ガンマ線遮断膜４０を形成する。第２ガンマ線遮断膜４０は、上記の第１ガンマ線遮断膜３８の形成方法のいずれかの方法で形成される絶縁膜であり、第１ガンマ線遮断膜３８に適用される材料から選択して形成される。第２ガンマ線遮断膜４０の膜厚は、２００ｎｍ以下、例えば約５０ｎｍ程度とする。
【０１５０】
その後に、第２ガンマ線遮断膜４０の上に、例えばＴＥＯＳを使用するプラズマＣＶＤ法により第４層間絶縁膜２８を形成する。その後に、第１実施形態と同様に、第３、第４のコンタクトホール２６ａ、２６ｂを形成した後に、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理により、キャパシタ誘電体膜１８に酸素を供給し、さらに、第２ガンマ線遮断膜４０の結晶性を改善する。これにより、第２ガンマ線遮断膜４０は、Ｐｂ又はＢｉを含有して正方体の結晶を持つ。その後のプロセスでは、第１実施例と同じ方法で導電プラグ３０ａ〜３０ｄ、配線３２等を形成し、これにより半導体装置のメモリ領域の基本構造を完成させる。
【０１５１】
上記の半導体装置が外部から放射線、例えばガンマ線に照射されると、放射線は、キャパシタＱを挟む第１ガンマ線遮断膜３８及び第２ガンマ線遮断膜４０により吸収されるので、キャパシタ誘電体膜１８に達する輻射が軽減される。さらに、放射線は、第１、第２ガンマ線遮断膜３８、４０及びキャパシタ誘電体膜１８における正方体の誘電体膜結晶の各頂点にＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの影響を更に小さくすることができる。なお、第１ガンマ線遮断膜３８及び第２ガンマ線遮断膜４０は、ともに放射線遮断膜である。
【０１５２】
従って、上記構造のキャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２等を有するメモリ素子は、外部放射線に照射されても、ソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）で滅菌しても、データが保持できる。
【０１５３】
ところで、本実施形態において、キャパシタ下部電極１７の密着膜３９として酸化アルミニウムが形成されている。この場合、図５に例示するように、キャパシタ下部電極１７の下に、第１実施形態で示したＰｂ又はＢｉを含む絶縁膜から密着絶縁膜１６を密着層３９の代わりに形成してもよい。さらに、図６に例示するように、キャパシタＱ及び第１、第２保護絶縁膜２２、２５の上に、第２実施形態で示した第３保護絶縁膜３５としてアルミニウム酸鉛膜を形成してもよい。これらにより、メモリ素子の耐放射線性がさらに高くなる。図５、図６においては、シリコン酸化膜１５ｂの上側と下側に、これとは材料の異なるＰｂ又はＢｉを含む絶縁膜が形成された構造となる。
【０１５４】
なお、第３層間絶縁膜２６の材料として、第２実施形態において説明したように、ＰｂやＢｉ添加した絶縁膜であってもよい。
【０１５５】
（第４の実施の形態）
図７Ａ〜図７Ｅは、第４実施形態に係る半導体装置の形成工程を示す断面図である。図７Ａ〜図７Ｅにおいて、図１Ａ〜図１Ｉと同じ符号は同じ要素を示している。本実施形態による半導体装置は、メモリセルのキャパシタがスタック型となる構造を有している。次に、図７Ａに示す構造を形成するまでの工程を説明する。
【０１５６】
まず、第１実施形態と同様に、半導体基板１内にＳＴＩ２に囲まれるＰウェル４ａを形成した後に、Ｐウェル４ａ上に例えば厚さ６〜７ｎｍのゲート絶縁膜５ｃを形成する。続いて、第１実施形態と同様に、ゲート絶縁膜５ｃ上に例えばＣＶＤ法によりポリシリコン膜を形成した後、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングする。これにより、Ｐウェル４ａの上方にワード線を兼ねた第１、第２のゲート電極６ｃ、６ｄを形成する。
【０１５７】
次に、第１、第２のゲート電極６ｃ、６ｄをマスクに使用して、例えばイオン注入法によりシリコン基板１内にｎ型ドーパント不純物を導入する。これにより、第１、第２のゲート電極６ｃ、６ｄの両側のＰウェル４ａ内に浅い第１〜第３のエクステンション領域７
ｅ、７ｆ、７ｇを形成する。
【０１５８】
次に、第１実施形態と同様な方法により、第１、第２のゲート電極６ｃ、６ｄの側面に絶縁性のサイドウォール９ｃ、９ｄが形成される。続いて、サイドウォール９ｃ、９ｄ及び第１、第２のゲート電極６ｃ、６ｄをマスクに使用し、例えばイオン注入法により第１、第２のゲート電極６ｃ、６ｄの両側のＰウェル４ａ内にｎ型不純物を導入する。これにより、第１〜第３のエクステンション領域７ｅ、７ｆ、７ｇに接続される深い不純物拡散層を第１〜第３のソース／ドレイン領域８ｅ、８ｆ、８ｇとする。
【０１５９】
その後に、第１実施形態と同様な方法により、第１、第２のゲート電極６ｃ、６ｄの上部と第１〜第３のソース／ドレイン領域８ｅ、８ｆ、８ｇの上部にそれぞれシリサイド層１０ｇ〜１０ｋを形成する。
【０１６０】
このようして、第１、第２のゲート電極６ｃ、６ｄとソース／ドレイン領域８ｅ、８ｆ、８ｇ、Ｐウェル４ａ等を有する第１、第２のＭＯＳトランジスタＴ３、Ｔ４が形成される。なお、第１、第２のゲート電極６ｃ、６ｄの間の第２のエクステンション領域７ｆ、第２のソース／ドレイン領域８ｆは、第１、第２のＭＯＳトランジスタＴ３、Ｔ４により共有される。
【０１６１】
次に、第１実施形態と同様な方法により、第１、第２のＭＯＳトランジスタＴ３、Ｔ４を覆うカバー絶縁膜１１をシリコン基板１の上に形成し、さらにカバー絶縁膜１１の上に厚さ約１μｍの第１層間絶縁膜１２を形成する。第１層間絶縁膜１２の上面は例えばＣＭＰ法により平坦化される。
【０１６２】
その後に、フォトリソグラフィ技術を用い、第１〜第３のソース／ドレイン領域８ｅ〜８ｇ上のシリサイド層１０ｉ〜１０ｋに達する第１、第２、第３のコンタクトホール１２ｃ、１２ｄ、１２ｅをカバー絶縁膜１１、第１層間絶縁膜１２内に形成する。第１、第２、第３のコンタクトホール１２ｃ、１２ｄ、１２ｅの径を例えば０．２５μｍとする。
【０１６３】
次に、第１実施形態と同様な方法により、例えば、厚さ約３０ｎｍのＴｉ膜と厚さ約２０ｎｍのＴｉＮ膜を密着膜１３ｃとして第１〜第３のコンタクトホール１２ｃ〜１２ｅ内に形成し、その上に厚さ約３００ｎｍのタングステン膜１３ｄを形成する。その後に、例えばＣＭＰ法により、タングステン膜１３ｄ及び密着膜１３ｃを第１層間絶縁膜１２の上面上から除去するとともに、第１〜第３のコンタクトホール１２ｃ〜１２ｅ内に第１、第２、第３の導電プラグ１４ｃ、１４ｄ、１４ｅとして残す。
【０１６４】
次に、第１、第２、第３の導電プラグ１４ｃ、１４ｄ、１４ｅ及び第１層間絶縁膜１２の上に、例えば、プラズマＣＶＤ法により、シリコン窒化酸化膜１５ｃを約１３０ｎｍ形成し、その上にさらに、例えばスパッタリング法により第１ガンマ線遮断膜４１を形成する。第１ガンマ線遮断膜４１は、外部から放射線照射されても遮断できる膜を確保する機能を有する。
【０１６５】
第１ガンマ線遮断膜４１としては、第１実施形態で説明した密着絶縁膜１６の材料、例えばＰｂ又はＢｉ添加した絶縁膜、強誘電体膜を形成する。第１ガンマ専遮断膜４１は、第１実施形態において示された密着絶縁膜１６となる材料から選択した二つ膜を積層した構造であってもよい。
【０１６６】
第１ガンマ線遮断膜４１の膜厚は、例えば２０ｎｍ〜２００ｎｍ程度とし、より好ましくは、５０ｎｍ〜１００ｎｍ程度とする。第１ガンマ線遮断膜４１をＰＺＴから高周波スパッタリング法により形成する際の成膜条件は、例えば次の通りとする。即ち、基板温度
は、例えば５０℃とする。成膜室内に導入するガスとしては、例えばＡｒガスを用いる。成膜室内の圧力は、例えば１Ｐａとする。印加電力は、例えば１．０ｋＷとする。この場合、第１ガンマ線遮断膜４１を約５０ｎｍの厚さに形成する。
【０１６７】
次に、第１ガンマ線遮断膜４１の上に、例えばＴＥＯＳガスを使用するプラズマＣＶＤ法により、シリコン酸化膜１５ｄを例えば約１００ｎｍの厚さに形成する。シリコン窒化酸化膜１５ｃ、第１ガンマ線遮断膜４１及びシリコン酸化膜１５ｄにより層間絶縁膜１５が形成される。
【０１６８】
次に、フォトリソグラフィ技術を用い、第１、第３の導電プラグ１４ｃ、１４ｅの上に開口４２ａ、４２ｂを有するレジストパターン４２をシリコン酸化膜１５ｄ上に形成する。続いて、開口４２ａ、４２ｂを通して第２層間絶縁膜１５をエッチングして第１、第２のビアホール４１ａ、４１ｂを第１、第３の導電プラグ１４ｃ、１４ｄ上に形成する。その後に、レジストパターン４２を除去する。
【０１６９】
次に、図７Ｂに示す構造を形成するまでの工程を説明する。
まず、第１、第２のビアホール４１ａ、４１ｂ内面と第２層間絶縁膜１５上に、例えばスパッタリング法により、Ｔｉ膜を３０ｎｍ程度とＴｉＮ膜を２０ｎｍ程度の厚さに形成する。こうして、Ｔｉ膜とＴｉＮ膜とにより密着膜４３ａが形成される。
次に、密着膜４３ａ上に、例えばＣＶＤ法により、主導電膜４３ｂとして例えばタングステン膜を３００ｎｍ程度の厚さに形成する。
【０１７０】
続いて、例えばＣＭＰ法により、第２層間絶縁膜１５の表面が露出するまで主導電膜４３ｂ及び密着膜４３ａを研磨し、第１、第２のビアホール４１ａ、４２ｂ内に残されたそれらの導電膜を第１、第２のビアプラグ４４ａ、４４ｂとして使用する。研磨により、第１、第２のビアプラグ４４ａ、４４ｂの上面の高さが第２層間絶縁膜１５の上面の高さより低くなる場合がある。かかる場合には、第１、第２のビアプラグ４４ａ、４４ｂが埋め込まれた箇所に凹部４１ｃが形成されることとなる。かかる凹部の深さは、例えば２０〜５０ｎｍ程度である。
【０１７１】
次に、図７Ｃに示す構造を形成するまでの工程を説明する。
まず、第２層間絶縁膜１５の上と第１、第２のビアプラグ４４ａ、４４ｂの上に、例えばスパッタリング法により、下地導電膜４５としてＴｉ膜を形成する。Ｔｉ膜の膜厚は、例えば１００〜３００ｎｍ程度とする。
【０１７２】
続いて、例えばＲＴＡ法により、窒素雰囲気中にシリコン基板１を置いて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理により、上述したＴｉ膜がＴｉＮ膜４５となる。例えば、ＴｉＮ膜の膜厚を例えば１００ｎｍ程度の厚さに形成する。また、Ｐｂ又はＢｉを含有して正方体の結晶を持つ第１ガンマ線遮断膜４１の結晶性が向上する。
【０１７３】
さらに、ＣＭＰ法により、下地導電膜４５の表面を研磨して平坦化層として機能させる。研磨後における下地導電膜４５の膜厚は、例えば５０〜１００ｎｍ程度、例えば５０ｎｍ程度の厚さとする。続いて、例えばＮＨ３ガスを用いて発生させたプラズマ雰囲気に下地導電膜（平坦化層）４５の表面を暴露することにより、下地導電膜４５の表面をプラズマ処理する。
【０１７４】
次に、下地導電膜４５の上に、例えばスパッタリング法により、Ｔｉ膜を形成する。Ｔｉ膜の膜厚は、例えば２０ｎｍ程度とする。この場合、プラズマ処理が行われた下地導電膜４５上に形成されるＴｉ膜は良質である。続いて、例えばＲＴＡ法により、６５０℃の
窒素雰囲気中にシリコン基板１を置いて６０秒の熱処理を行うことにより、Ｔｉ膜は（１１１）配向のＴｉＮ膜となる。こうして、（１１１）配向のＴｉＮ膜により導電性の密着膜４６ａが形成される。
【０１７５】
次に、密着膜４６ａの上に、例えば反応性スパッタリング法により、導電性の酸素バリア膜（酸素拡散防止膜）４６ｂとして、例えば１００ｎｍ程度ＴｉＡｌＮ膜を形成する。かかる酸素バリア膜４６ｂは、第２層間絶縁膜１５内に導電性の第１、第２のビアプラグ４４ａ、４４ｂを形成した後に、第１、第２のビアプラグ４４ａ、４４ｂの上面が酸化されるのを防止するためのものである。
【０１７６】
次に、酸素バリア膜４６ｂの上に、例えばスパッタリング法により、第１の導電膜４７ａとして貴金属膜を形成する。第１の導電膜４７ａは、後述するキャパシタＱ０のキャパシタ下部電極４７の一部となるものである。第１の導電膜４７ａとしては、例えば１００ｎｍ程度のイリジウム膜を形成する。次に、例えばＲＴＡ法により、６５０℃のアルゴン雰囲気中にシリコン基板１を置いて６０秒の熱処理を行う。この熱処理は、第１の導電膜４７ａ中の結晶粒を成長させるとともに、第１の導電膜４７ａ中の結晶粒のサイズを均一化するためのものである。
【０１７７】
続いて、第１の導電膜４７ａの上に、例えばスパッタリング法により、非晶質（アモルファス状態）貴金属酸化物の第２導電膜４７ｂを形成する。非晶質貴金属酸化物の膜として、例えば２５ｎｍ程度の酸化イリジウム膜（ＩｒＯｘ膜：ｘはＩｒに対する組成比）を形成する。貴金属酸化物膜は、後工程において還元され、貴金属膜となる。貴金属酸化物の第２の導電膜４７ｂが還元されることにより形成される貴金属膜は、キャパシタＱ０のキャパシタ下部電極４７の一部となる。
【０１７８】
次に、貴金属酸化物の第２導電膜４７ｂの上に、例えばＭＯＣＶＤ法により、第１の誘電体膜４８ａを形成する。誘電体膜４８ａとしては、例えばＰＺＴ膜を形成する。第１の誘電体膜４８ａの膜厚は、例えば３０ｎｍ〜１５０ｎｍ程度とする。より好ましくは、誘電体膜４８ａの膜厚を、例えば５０ｎｍ〜１２０ｎｍ程度とする。
【０１７９】
第１の誘電体膜４８ａとなるＰＺＴ膜をＭＯＣＶＤ法により形成する際には、Ｐｂ、Ｚｒ、Ｔｉの各液体原料を気化することにより原料ガスを生成し、かかる原料ガスを用いてＰＺＴ膜を形成する。Ｐｂ、Ｚｒ、Ｔｉの各液体原料は次のようにして形成される。
【０１８０】
Ｐｂの液体原料は、例えばＰｂ（ＤＰＭ）２を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦ（テトラヒドロフラン）が用いられる。Ｐｂの液体原料におけるＰｂ（ＤＰＭ）２の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。Ｚｒの液体原料は、例えばＺｒ（ｄｍｈｄ）４を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦが用いられる。Ｚｒの液体原料におけるＺｒ（ｄｍｈｄ）４の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。Ｔｉの液体原料は、例えば［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦが用いられる。Ｔｉの液体原料における［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。溶媒としては、例えばＴＨＦが用いられる。Ｌａの液体原料におけるＬａ（ＤＰＭ）３の濃度は、例えば０．３ｍｏｌ／ｌ程度とする。
【０１８１】
ＰＺＴの原料ガスは、上記のようなＰｂの液体原料、Ｚｒの液体原料及びＴｉの液体原料を、溶媒とともに気化器に導入し、かかる液体原料を気化器により気化させることにより生成される。溶媒としては、例えばＴＨＦが用いられる。溶媒の供給量は、例えば約０．４７４ｍｌ／分とする。Ｐｂの液体原料の供給量は、例えば約０．３２６ｍｌ／分とする。Ｚｒの液体原料の供給量は、例えば約０．２００ｍｌ／分とする。Ｔｉの液体原料の
供給量は、例えば約０．２００ｍｌ／分とする。さらに、Ｌａの液体原料を使用してＰＬＺＴを形成する場合、その供給量は、例えば約０．０２０ｍｌ／分とする。
【０１８２】
第１の誘電体膜４８ａをＭＯＣＶＤ法により形成する際のその他の条件は、次の通りとする。即ち、成膜室内の圧力は、例えば６６５Ｐａ（５Ｔｏｒｒ）とする。基板温度は、例えば６２０℃とする。成膜時間は、例えば４９０秒とする。このような条件で形成すると、例えば膜厚７０ｎｍ程度のＰＬＺＴ膜である第１の誘電体膜４８ａが形成される。第１の誘電体膜４８ａは、ペロブスカイト型結晶構造、ビスマス層状結晶構造のいずれかのＡＢＯｘ型結晶構造を持つことが好ましい。
【０１８３】
また、ここでは、第１の誘電体膜４８ａをＭＯＣＶＤ法により形成する場合を例に説明したが、ＭＯＣＶＤ法に限定されるものではなく、例えば、第１実施形態と同様に、スパッタリング法により第１の誘電体膜４８ａを形成してもよい。
【０１８４】
次に、第１の誘電体膜４８ａの上に、例えばスパッタ法により、第２の誘電体膜４８ｂとしてアモルファス誘電体膜を例えば、１ｎｍ〜３０ｎｍ、例えば１０ｎｍの厚さに形成する。
【０１８５】
次に、第２の誘電体膜４８ｂ上に第１の導電性酸化膜４９ａを形成する。第１の導電性酸化膜４９ａは、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄからなる群から選択された少なくとも１種の元素の酸化物から形成される。例えば、第１の導電性酸化膜４９ａの形成に当たっては、先ず、第２の誘電体膜４８ｂの上に２０〜７０ｎｍ、例えば２５ｎｍの厚さで成膜の時点で結晶化したＩｒＯｘ膜をスパッタ法により形成する。例えば、このときの成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ２を用い、これらのＡｒを１４０ｓｃｃｍ、Ｏ２を６０Ｓｃｃｍの流量とする。また、スパッタパワーは、例えば１ｋＷ程度とする。
【０１８６】
ついで、Ｏ２を２０ｓｃｃｍ、Ａｒを２０００ｓｃｃｍの流量で導入する雰囲気中にシリコン基板を置き、温度を７２５℃、熱処理時間を６０秒間とするＲＴＡ法で加熱する。この場合、第１、第２の誘電体膜１８ａ、１８ｂの少なくとも一方は、ペロブスカイト型結晶構造、ビスマス層状結晶構造のいずれかのＡＢＯｘ型結晶構造を持つことが好ましい。
【０１８７】
この熱処理により、第１の誘電体膜４８ａの結晶性を更に向上し、非晶質の第２の誘電体膜４８ｂも結晶化する。第１、第２の誘電体膜４８ａ、４８ｂを完全に結晶化させると同時に、第１の導電性酸化膜成膜４９ａのプラズマダメージも回復でき、拡散せしめた第１、第２の誘電体４８ａ、４８ｂは、連続的な柱状結晶を持つ誘電体膜４８になる。また、その熱処理により第１、第２の誘電体膜４８ａ、４８ｂ中の酸素欠損が補償される。さらに、第１ガンマ線遮断膜４１の結晶性がさらに向上する。
【０１８８】
次に、第１の導電性酸化膜４９ａの上に、例えばスパッタリング法により、第２の導電性酸化膜４９ｂを形成する。第２の導電性酸化膜４９ｂは、後述するキャパシタＱ０のキャパシタ上部電極４９の一部となる。第２の導電性酸化膜４９ｂとして、例えば酸化イリジウム（ＩｒＯｙ）膜（０＜ｙ≦２）を形成する。この場合、酸化イリジウム膜（ＩｒＯｙ膜）における酸素の組成比ｙは、第２の導電性酸化膜４９ａとして形成される酸化イリジウム膜（ＩｒＯｘ膜）における酸素の組成比ｘより大きいことが好ましい。第２の導電性酸化膜４９ｂの膜厚は、例えば７５ｎｍ〜２００ｎｍ程度、例えば１５０ｎｍ程度とする。
【０１８９】
次に、第２の導電性酸化膜４９ｂの上に導電性の水素バリア膜４９ｃとして第２の例え
ばスパッタリング法により、５０ｎｍ程度のイリジウム膜を形成する。なお、水素バリア膜４９ｃとして、イリジウム膜の代わりに、ＳｒＲｕＯ３膜等を形成してもよい。
【０１９０】
次に、半導体基板１の下面（裏面）のＰｂなどを洗浄して除去する。その後に、水素バリア膜４９ｃの上に、スパッタリング法により、第１保護膜５１ａ、例えばＴｉＮ膜を形成する。第１保護膜５１ａは、ハードマスクの一部として機能するものである。ここでは、第１保護膜５１ａとしてＴｉＮ膜を形成する場合を例に説明したが、第１保護膜５１ａは、ＴｉＮ膜に限定されるものではなく、例えば、ＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＴａＮ膜等により形成されてもよい。また、第１保護膜５１ａは、それらの積層膜により形成されてもよい。
【０１９１】
次に、第１保護膜５１ａの上に、例えばＴＥＯＳガスを使用するプラズマＣＶＤ法により、第２保護膜５１ｂを形成する。第２保護膜５１ｂは、第１保護膜５１ａと相俟ってハードマスク５１として機能するものである。
【０１９２】
続いて、第２保護膜５１ｂ上に、例えばスピンコート法により、フォトレジスト膜５２を形成する。その後に、フォトリソグラフィ技術を用い、フォトレジスト膜５２を第１、第３の導電プラグ１４ａ、１４ｂのそれぞれの上方でキャパシタ平面形状にパターニングする。
【０１９３】
次に、図７Ｄに例示する構造を形成するまでの工程について説明する。
まず、フォトレジスト膜５２をマスクとして、第２保護膜５１ｂをエッチングし、パターニングする。続いて、パターニングされた第２保護膜５１ｂをマスクに使用して、第１保護膜５１ａをエッチングする。こうして、エッチングされた第１、第２保護膜５１ａ、５１ｂによりハードマスク５１が形成される。
【０１９４】
その後に、ハードマスク５１をマスクとして、例えばプラズマエッチングにより、水素バリア膜４９ｃ、第２、第１の導電性酸化膜４９ｂ、４９ａ、第２、第１の誘電体膜４８ｂ、４８ａ及び第２、第１の導電膜４７ｂ、４７ａをエッチングする。エッチングガスとしては、例えばＨＢｒガスとＯ２ガスとＡｒガスとＣ４Ｆ８ガスとの混合ガスを用いる。
【０１９５】
こうして、第１、第２の導電膜４７ａ、４７ｂによりキャパシタ下部電極４７が形成される。また、第１、第２の誘電体膜４８、４８ｂａによりキャパシタ誘電体膜４８が形成される。また、第１、第２の導電性酸化膜４９ａ、４９ｂ及び水素バリア膜４９ｃによりキャパシタ上部電極４９が形成される。
【０１９６】
キャパシタ下部電極４７とキャパシタ誘電体膜４８とキャパシタ上部電極４９によりキャパシタＱ０が形成される。その後に、例えばドライエッチング又はウエットエッチングにより、第２の保護膜５１ｂを除去する。
【０１９７】
次に、第１保護膜５１ａをマスクに使用し、例えばドライエッチングにより、酸化バリア膜４６ｂ、密着膜４６ａ及び下地導電膜４５をエッチングし、第２層間絶縁膜１５の上面を露出させる。この際、第１保護膜５１ａも最終的にエッチング除去される。そのエッチングを行う際には、例えばダウンフロー型のプラズマエッチング装置を用いる。エッチングチャンバ内に導入するガスは、例えばＣＦ４ガスを５流量％、Ｏ２ガスを９５流量％で含む混合ガスとする。エッチングチャンバ内の上部電極に印加する高周波電力は、例えば２．４５ＧＨｚ、１４００Ｗとし、基板温度は、例えば２００℃とする。これにより、キャパシタ下部電極４７は、導電性の酸化バリア膜４６ｂ、密着膜４６ａ及び下地導電膜４５、ビアプラグ４４ａ、４４ｂ、導電プラグ１４ｃ、１４ｅ等を介してソース／ドレイン領域８ｅ、８ｇに接続される。
【０１９８】
図７Ｅに示す構造を形成するまでの工程を説明する。
まず、キャパシタＱ０及び第２層間絶縁膜１５の上に、例えばスパッタリング法により、非晶質な第１保護絶縁膜５３を形成する。第１保護絶縁膜５３は、水素や水分等によりキャパシタ誘電体膜４８が還元されるのを防止するためのものである。第１保護絶縁膜５３としては、例えば酸化アルミニウム膜を形成する。第１保護絶縁膜５３の膜厚は、スパッタリング法で形成する場合は、１０ｎｍ以上、３０ｎｍ以下が望ましい、例えば２０ｎｍ程度とする。また、ＣＶＤ法で形成する場合は、１ｎｍ以上、３ｎｍ以下に望ましく、例えば２ｎｍ程度とする。
【０１９９】
次に、酸素を含有する雰囲気にて熱処理を行う。この熱処理は、キャパシタ誘電体膜４８に酸素を供給し、スパッタリングにより損傷しているキャパシタＱ０のダメージを回復させ、キャパシタＱ０の電気的特性を向上するためのものである。熱処理条件は、例えば５００〜７００℃とする。熱処理時間は、例えば３０分〜１２０分とする。
【０２００】
続いて、第１保護絶縁膜５３を覆うように、第２保護絶縁膜５４として第１実施例の第２保護絶縁膜２５と同じ形成方法でステップカバレッジが良好な酸化アルミニウム膜を形成し、その後に、オゾンを含む雰囲気中熱処理及び酸素を含む雰囲気中熱処理を行う。
【０２０１】
次に、第２保護絶縁膜５４の上に、例えば、プラズマＴＥＯＳＣＶＤ法により例えば約１．５μｍ程度のシリコン酸化膜を第３層間絶縁膜５５として形成する。続いて、例えばＣＭＰ法により、第３層間絶縁膜５５の上面を平坦化する。
【０２０２】
さらに、例えばＮ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にシリコン基板１を置いて、熱処理を行う。この熱処理は、第３層間絶縁膜５５中の水分を除去するとともに、第４層間絶縁膜５５の膜質を変化させ、第３層間絶縁膜５５中に水分を入りにくくさせるためのものである。熱処理温度は、例えば３５０℃とする。熱処理時間は、例えば２分間とする。この熱処理の際に第３層間絶縁膜５５の表面が窒化され、その表面にはシリコン窒化酸化膜が形成される。
【０２０３】
次に、第３層間絶縁膜５５の上に、例えばスパッタリング法により第２ガンマ線遮断膜５６を形成する。第２ガンマ線遮断膜５６は、外部から放射線照射されても遮断できる膜を確保するための絶縁膜である。第２ガンマ線遮断膜５６としては、例えば、厚さ５０ｎｍ〜１００ｎｍのＰＺＴ膜を形成する。より具体的には、高周波スパッタリング法により、第２ガンマ線遮断膜５６を形成する。第２ガンマ線遮断膜５６は、表面が平坦化された第３層間絶縁膜５５上に形成されるので、平坦となる。
【０２０４】
第２ガンマ線遮断膜５６としては、例えば、第３実施形態における第２ガンマ線遮断膜４０と同じ材料、同じ形成方法を適用し、ここでは、ＰＺＴ膜を形成する。第２ガンマ線遮断膜５６の膜厚は、例えば２０ｎｍ〜２００ｎｍ程度とする。より好ましくは、第２ガンマ線遮断膜５６の膜厚を、例えば５０ｎｍ〜１００ｎｍ程度、本実施形態でＰＺＴ膜を形成する場合には例えば５０ｎｍとする。
【０２０５】
次に、第２ガンマ線遮断膜５６の上に、例えばプラズマＴＥＯＳＣＶＤ法により、厚さ２００ｎｍ〜３００ｎｍ程度のシリコン酸化膜を第５層間絶縁膜５７として形成する。
【０２０６】
続いて、フォトリソグラフィ技術を用い、第５層間絶縁膜５７、第２ガンマ線遮断膜５６、第３層間絶縁膜５５、第１、第２保護絶縁膜５３、５４及び第２層間絶縁膜１５をエッチングする。これにより、Ｐウェル４ａの中央の第２の導電プラグ１４ｄに達する深さの第３のビアホール５５ａを形成する。また、フォトリソグラフィ技術を用い、第４層間
絶縁膜５７、第２ガンマ線遮断膜５６、第３層間絶縁膜５５、第１、第２保護絶縁膜５３、５４をエッチングすることにより、キャパシタ上部電極４９に達する第３、第４のコンタクトホール５５ｂ、５５ｃを形成する。
【０２０７】
次に、酸素雰囲気中にシリコン基板１を置いて熱処理を行う。この熱処理は、キャパシタ誘電体膜４８に酸素を供給し、キャパシタ誘電体膜４８における酸素欠損を補償し、キャパシタＱ０の電気的特性を回復するためのものである。また、Ｐｂ又はＢｉを含有して正方体の結晶を持つ第２ガンマ線遮断膜５６の結晶性が向上する。熱処理を行う際の基板温度は、例えば４５０℃とする。続いて、不活性ガス雰囲気中又は真空中にて熱処理を行う。この熱処理は、第２、第３及び第４層間絶縁膜１５、５５、５７中からガスを放出、即ち脱ガスするためのものである。
【０２０８】
さらに、高周波エッチングにより、第３のビアホール５５ａと第３、第４のコンタクトホール５５ｂ、５５ｃの内壁面に対して表面処理を行う。続いて、第３のビアホール５５ａと第３、第４のコンタクトホール５５ｂ、５５ｃの内面と第４層層間絶縁膜５７上に、例えばスパッタリング法により、導電性密着膜を形成する。導電性密着膜として、例えばＴｉＮ膜が例えば１００ｎｍ程度の厚さに形成される。
【０２０９】
続いて、導電性密着膜の上に、例えばＣＶＤ法により、主導電膜を形成する。主導電膜としては、例えばタングステン膜が例えば３００ｎｍ程度の厚さに形成される。さらに、例えばＣＭＰ法により、第４層間絶縁膜５７の表面が露出するまで、主導電膜及び導電性密着膜を研磨する。こうして、第３のビアホール５５ａと第３、第４のコンタクトホール５５ｂ、５５ｃ内に残された主導電膜、導電性密着膜により第３のビアプラグ５８ａ、第３、第４の導電プラグ５８ｂ、５８ｃが形成される。
【０２１０】
次に、シリコン基板１をプラズマ雰囲気においてプラズマ洗浄を行う。プラズマ洗浄を行う際に用いるガスは、例えばＡｒガスとする。これにより、第３のビアプラグ５８ａ、第３、第４の導電プラグ５８ｂ、５８ｃの表面に存在する自然酸化膜等が除去される。
【０２１１】
続いて、例えばスパッタリング法により、例えばＴｉＮ膜５９ａ、ＡｌＣｕ合金膜５９ｂ、Ｔｉ膜５９ｃ及びＴｉＮ膜５９ｄを順次積層することにより、積層導電膜を形成する。ＴｉＮ膜５９ａの膜厚は、例えば５０ｎｍとする。ＡｌＣｕ合金膜５９ｂの膜厚は、例えば膜厚５５０ｎｍとする。Ｔｉ膜５９ｃの膜厚は、例えば５ｎｍとする。ＴｉＮ膜５９ｄの膜厚は、例えば膜厚５０ｎｍとする。
【０２１２】
次に、フォトリソグラフィ技術を用い、積層導電膜をパターニングする。こうして、積層導電膜により配線６０が形成される。この後、更に、層間絶縁膜、導電プラグ、配線等を複数層に亘って形成する。以上の工程により本実施形態に係る半導体装置のメモリ領域の基本構造が形成される。
なお、第２保護絶縁膜５３の上に、第１実施形態に示した第３保護絶縁膜３５と同じように、Ｐｂ又はＢｉ添加した保護絶縁膜を形成してもよい。
【０２１３】
上記のような構造半導体のメモリ領域では、外部から照射される放射線が第１ガンマ線遮断膜４１及び第２ガンマ線遮断膜５６により吸収され、キャパシタ誘電体膜４８に到達する輻射を軽減する。即ち、放射線は、第１ガンマ線遮断膜４１及び第２ガンマ線遮断膜５６として形成される例えばＰＺＴの誘電体膜結晶（正方体）の各頂点のＰｂに吸収され、結晶中心のＺｒ／Ｔｉへの影響を更に小さくなる。従って、上記構造のメモリ素子は、外部放射線が照射されても、ソフトエラーが起きにくくなるので、医療、衛生品のＴＡＧとして、一緒に放射線（ガンマ線、電子線）滅菌しても、データが保持できる。また、第１ガンマ線遮断４１は平坦に形成し易く、その上に形成される金属膜の結晶性を良くする
ことができる。なお、第１ガンマ線遮断膜４１及び第２ガンマ線遮断膜５６は、ともに放射線遮断膜である。
【０２１４】
一方、より外部放射線を遮断するために、上記の第１、第２ガンマ線（放射線）遮断膜４１、５６、下部電極密着膜１５ｄ、第２保護絶縁膜５４の少なくともいずれかの１つの膜は、屈折率が異なる少なくとも二つ以上の膜の積層構造の１つの層である。これは、光学の原理を利用し、上記の膜に透過する放射線強度を低減するためでもあり、二層以上の屈折率異なる複数層構造を形成している上記の他の実施形態でも同様である。典型的な材料の屈折率の一例は次の通りである。
【０２１５】
膜の屈折率について、アルミナは１．４〜１．８、ＴｉＯ２は２．５〜２．９である。また、ＰＺＴは２．４〜２．６、ＰｂＴｉＯ３は２．７、ＰｂＺｒＯ３は２．３５、ＰｂＳｉＯ３は２．０１、ＰｂＡｌ２Ｏ４は１．６５である。さらに、ＢｉＡｌＯ３は２．８、ＢｉＧａＯ３は３．０、ＳｒＢｉ２Ｔａ２Ｏ９は２．１０〜２．３７、Ｂｉ４Ｔｉ３Ｏ１２は２．３８、(ＢｉＬａ)４Ｔｉ３Ｏ１２は２．２〜２．３５である。
なお、上記の各実施形態において、Ｐｂ、Ｔｉ、Ｏ、Ｂｉ、Ｇａ、Ｓｒ等は元素記号を示している。
【０２１６】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【０２１７】
次に、本発明の実施形態について特徴を付記する。
（付記１） 半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上方に形成され、下部電極と上部電極に挟まれる強誘電体膜を有するキャパシタと、前記キャパシタの上に形成される第２絶縁膜と、を有し、前記第１絶縁膜と前記下部電極の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜と、を有する半導体装置。
（付記２） 前記第２絶縁膜の上に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第４絶縁膜を有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記キャパシタと前記第２絶縁膜の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第５絶縁膜を有することを特徴とする付記１又は付記２に記載の半導体装置。
（付記４） 前記第３絶縁膜は上側層と下側層を有し、前記上側層は、前記下部電極の下地として形成される密着絶縁膜であり、前記下側層は、前記密着絶縁膜の下に、中間絶縁膜を介して形成される放射線遮断膜であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５） 前記Ｐｂ又は前記Ｂｉが添加された前記結晶を持つ前記絶縁材料膜は、ＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれかの材料から形成されることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６） 前記Ｐｂ又は前記Ｂｉが添加された前記結晶を持つ前記絶縁材料膜は、前記半導体基板の上方に形成され、屈折率が異なる二つ以上の膜からなる積層構造のうちの一つの膜であることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７） 前記第２絶縁膜は、Ｐｂ又はＢｉが添加されたシリコン化合物であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８） 前記シリコン化合物は、ＰｂＳｉＯ３又はＢｉ２Ｓｉ２Ｏ９であることを特徴とする付記７に記載の半導体装置。
（付記９） 前記第２絶縁膜内に形成され、前記上部電極に達する第１の導電性プラグと、前記第２絶縁膜内に形成され、前記下部電極のうち前記上部電極からはみ出したコンタクト領域に達する第２導電性プラグとを有することを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置。
（付記１０） 前記第２絶縁膜内に形成され、前記上部電極に達する第３の導電性プラグと、前記第１絶縁膜及び第３絶縁膜内に形成される第４導電性プラグとを有することを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置。
（付記１１） 半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、第２絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第２絶縁膜の上に、下部電極と上部電極に挟まれるキャパシタ誘電体膜を有するキャパシタを形成する工程と、前記キャパシタ誘電体膜及び前記第２絶縁膜を加熱する工程と、前記キャパシタの上部に第３絶縁膜を形成する工程と、を有する半導体装置の製造方法。
（付記１２） 前記第２絶縁膜と前記下部電極の間に、前記第２絶縁膜とは異なる材料の第４絶縁膜を形成する工程を有する付記１１に記載の半導体装置の製造方法。
（付記１３） 前記第２絶縁膜を形成する前に、前記第１絶縁膜の上に第４絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第４絶縁膜上に、前記第４絶縁膜及び前記第２絶縁膜の材料とは異なる他の材料から第５絶縁膜を形成する工程と、
前記第２絶縁膜とともに前記第４絶縁膜を加熱する工程と、
を有することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４） 前記第３絶縁膜を形成する前に、前記キャパシタの上に、水素、水の拡散を防止する第１保護絶縁膜を形成する工程と、前記第１保護絶縁膜の上に、第２保護絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第３絶縁膜、前記第１保護絶縁膜及び前記第２保護絶縁膜内に前記上部電極に達するホールを形成する工程と、酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第２保護絶縁膜を加熱する工程と、前記ホール内に導電プラグを形成する工程と、を有することを特徴とする付記１１乃至付記１３のいずれか１つに記載の半導体装置の製造方法。
（付記１５） 第２保護絶縁膜は、原子層堆積法、有機金属分解法、化学気相蒸着法、有機金属化学気相成長法のいずれかにより形成される膜であることを特徴とする付記１１乃至付記１４のいずれか１つに記載の半導体装置の製造方法。
（付記１６） 前記第３絶縁膜の上に、第６絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、前記第６絶縁膜、前記第３絶縁膜内に前記上部電極に達するホールを形成する工程と、酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第６絶縁膜を加熱する工程と、前記ホール内に導電プラグを形成する工程と、を有することを特徴とする付記１１乃至付記１３のいずれか１つに記載の半導体装置の製造方法。
（付記１７） 前記第３絶縁膜は、Ｐｂ又はＢｉが添加されたシリコン化合物であることを特徴とする付記６乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１８） 前記シリコン化合物は、ＰｂＳｉＯ３又はＢｉ２Ｓｉ２Ｏ９であることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９） 前記Ｐｂ又は前記Ｂｉが添加された前記絶縁材料膜は、ＰｂＡｌ２Ｏ４、ＰｂＡｌ２Ｏ５、ＰｂＺｒＯ３、ＰｂＴｉＯ３、ＰｂＳｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＢｉＡｌＯ３、ＢｉＧａＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、（ＢｉＬａ）４Ｔｉ３Ｏ１２のいずれかの材料から形成されることを特徴とする付記１１乃至付記１８のいずれか１つに記載の半導体装置の製造方法。
（付記２０） 前記Ｐｂ又は前記Ｂｉが添加された前記絶縁材料膜は、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法、エピタキシャル成長法、スパッタ法又はＭＯＣＶＤ法のいずれかにより形成される膜であることを特徴とする付記１１乃至付記１９の
いずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０２１８】
Ｔ１、Ｔ２ ＭＯＳトランジスタ
Ｑ、Ｑ０ キャパシタ
１ シリコン基板
１２ 層間絶縁膜
１４ａ、１４ｂ 導電プラグ
１５ 層間絶縁膜
１６ 密着絶縁膜
１７ キャパシタ下部電極
１８ キャパシタ誘電体膜
１９ キャパシタ上部電極
２２、２５ 保護絶縁膜
２６ 層間絶縁膜
２７ 保護絶縁膜
２８ 層間絶縁膜
３０ａ、３０ｂ 導電プラグ
３５ 保護絶縁膜
３８、４０ ガンマ線遮断膜
３９ 密着膜
４４ａ、４４ｂ ビアプラグ（導電プラグ）
４５ 下地導電膜
４６ａ 密着膜
４６ｂ 酸素バリア膜
４７ キャパシタ下部電極
４８ キャパシタ誘電体膜
４９ キャパシタ上部電極
５５ 層間絶縁膜
５６ ガンマ線遮断膜
５８ｂ、５８ｃ 導電プラグ
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成され、下部電極と上部電極に挟まれる強誘電体膜を有するキャパシタと、
前記キャパシタの上に形成される第２絶縁膜と、
を有し、
前記第１絶縁膜と前記下部電極の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜と、
を有する半導体装置。
【請求項２】
前記第２絶縁膜の上に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第４絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタと前記第２絶縁膜の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第５絶縁膜を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、第２絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、
前記第２絶縁膜の上に、下部電極と上部電極に挟まれるキャパシタ誘電体膜を有するキャパシタを形成する工程と、
前記キャパシタ誘電体膜及び前記第２絶縁膜を加熱する工程と、
前記キャパシタの上部に第３絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記第３絶縁膜を形成する前に、
前記キャパシタの上に、水素、水の拡散を防止する第１保護絶縁膜を形成する工程と、
前記第１保護絶縁膜の上に、第２保護絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、
前記第３絶縁膜、前記第１保護絶縁膜及び前記第２保護絶縁膜内に前記上部電極に達するホールを形成する工程と、
酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第２保護絶縁膜を加熱する工程と、
前記ホール内に導電プラグを形成する工程と、
を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第３絶縁膜の上に、第６絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、
前記第６絶縁膜、前記第３絶縁膜内に前記上部電極に達するホールを形成する工程と、
酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第６絶縁膜を加熱する工程と、
前記ホール内に導電プラグを形成する工程と、
を有することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上方に形成され、下部電極と上部電極に挟まれる強誘電体膜を有するキャパシタと、
前記キャパシタの上に形成される第２絶縁膜と、
を有し、
前記第１絶縁膜と前記下部電極の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜と、
を有する半導体装置。
【請求項２】
前記第２絶縁膜の上に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第４絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタと前記第２絶縁膜の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第５絶縁膜を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、第２絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、
前記第２絶縁膜の上に、下部電極と上部電極に挟まれるキャパシタ誘電体膜を有するキャパシタを形成する工程と、
前記キャパシタ誘電体膜及び前記第２絶縁膜を加熱する工程と、
前記キャパシタの上部に第３絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記第３絶縁膜を形成する前に、
前記キャパシタの上に、水素、水の拡散を防止する第１保護絶縁膜を形成する工程と、
前記第１保護絶縁膜の上に、第２保護絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、
前記第３絶縁膜、前記第１保護絶縁膜及び前記第２保護絶縁膜内に前記上部電極に達するホールを形成する工程と、
酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第２保護絶縁膜を加熱する工程と、
前記ホール内に導電プラグを形成する工程と、
を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第３絶縁膜の上に、第６絶縁膜としてＰｂ又はＢｉが添加された絶縁材料膜を形成する工程と、
前記第６絶縁膜、前記第３絶縁膜内に前記上部電極に達するホールを形成する工程と、
酸素含有雰囲気において、前記ホール内を通して前記キャパシタを加熱するとともに前記第６絶縁膜を加熱する工程と、
前記ホール内に導電プラグを形成する工程と、
を有することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｃ】
【図１Ｅ】
【図１Ｇ】
【図１Ｉ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｃ】
【図７Ｅ】
【図８】
【図９】
【図１Ｃ】
【図１Ｅ】
【図１Ｇ】
【図１Ｉ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｃ】
【図７Ｅ】
【図８】
【図９】
【公開番号】特開２０１３−８９８４６（Ｐ２０１３−８９８４６Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３０５７４（Ｐ２０１１−２３０５７４）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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