半導体装置及びその製造方法
【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
多くの半導体装置には、ｎチャネル型ＭＩＳ（Metal Insulator Semiconductor）トランジスタ（ｎ型トランジスタ）とｐチャネル型ＭＩＳトランジスタ（ｐ型トランジスタ）の相補的な動作特性を利用したＣＭＩＳ（Complementary MIS）型の回路が搭載されている。このＣＭＩＳ型の回路では、ｎ型トランジスタのゲート電極とｐ型トランジスタのゲート電極とが共通のゲート配線で接続される場合がある（例えば、特許文献１〜３参照）。
【０００３】
また、半導体装置で用いられるトランジスタは、用途毎に要求される特性が異なり、特性に応じてゲートスタック（ゲート絶縁膜、ゲート電極）構造を変えることがある。ゲートスタック構造による特性調整は、同じ極性のトランジスタで異なる特性を実現する場合だけでなく、ｎ型トランジスタとｐ型トランジスタとで特性の対称性を向上させる場合にも用いられる。
【０００４】
ところで、近年の半導体装置では、トランジスタの微細化に伴ってゲート絶縁膜からのリーク電流が増大し、該ゲート・リーク電流の増大が半導体装置の低消費電力化を阻害する要因となっている。そのようなリーク電流を抑制する手法として、ゲート絶縁膜に高誘電率（Ｈｉｇｈ−ｋ）の絶縁体を用い、ゲート電極に金属材料（メタルゲート）を用いるＨＫＭＧ（High-k Metal Gate）スタック構造が知られている。
【０００５】
通常、ＭＩＳトランジスタではチャネル領域の不純物濃度によってトランジスタの閾値電圧を調整する。一方、上記ＨＫＭＧスタック構造を採用したトランジスタ（以下、ＨＫＭＧトランジスタと称す）では、チャネル領域の不純物濃度だけでなく、ゲート絶縁膜の材料や厚さ、並びにゲート電極の材料や厚さも閾値電圧を調整するパラメータとして用いられる。すなわち、ＨＫＭＧトランジスタでは、要求される特性に応じて異なる材料や厚さのＨＫＭＧスタック構造が採用される。例えば特許文献４や５には、金属膜とシリコン（ポリシリコン）膜とを積層してゲート電極を形成すると共に、特性が異なるトランジスタ毎に個別の工程でゲート電極及びゲート絶縁膜をそれぞれ形成する手法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−１２１７３４号公報
【特許文献２】特開平８−１２５０２９号公報
【特許文献３】特開２００６−２４５３９０号公報
【特許文献４】特開２００８−２１９００６号公報
【特許文献５】特開２０１１−００３６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したＨＫＭＧトランジスタのように、ゲートスタック構造が異なり、また各ゲート電極がゲート配線で接続される構成では、個別の工程で形成されることで分離して配置された電極（トランジスタのゲート電極）どうしを断線することなく接続することが重要になる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、
前記半導体基板の主面に第２の絶縁膜を介して形成された第２の電極と、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に埋設された補償膜と、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで形成された配線と、
を有することを特徴とする。
【０００９】
一方、本発明の半導体装置の製造方法は、半導体基板の主面に第１の絶縁膜を介して第１の電極を形成し、
前記半導体基板の主面に第２の絶縁膜を介して第２の電極を形成し、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に補償膜を埋設し、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで到達する配線を形成することを特徴とする。
【００１０】
上記のような半導体装置及びその製造方法では、第１の電極及び第２の電極の上面と、第１の電極と第２の電極との隙間で露出していた半導体基板の主面との段差が補償膜によって低減される。そのため、分離して配置された第１の電極と第２の電極とを接続する配線のカバレッジが改善される。
【発明の効果】
【００１１】
本発明によれば、個別の工程で形成されることで分離して配置された各電極どうしを断線することなく接続できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、ゲート電極どうしを接続するゲート配線の構造を検討した一例を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図である。
【図２】図２は、ゲート電極どうしを接続するゲート配線の構造を検討した他の例を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図である。
【図３】図３は、各ゲート電極に直接接触することで接続するゲート配線の問題点を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図である。
【図４】図４は、第１の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は平面図、同図（ｂ）はＡ−Ａ線から見た断面図、同図（ｃ）はＢ−Ｂ線から見た断面図である。
【図５】図５は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図６】図６は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図７】図７は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図８】図８は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図９】図９は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１０】図１０は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１１】図１１は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１２】図１２は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの平面図、同図（ｂ）は周辺回路の平面図である。
【図１３】図１３は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの断面図、同図（ｂ）は周辺回路の断面図である。
【図１４】図１４は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１５】図１５は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１６】図１６は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１７】図１７は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１８】図１８は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
トランジスタは、例えば絶縁体が埋め込まれた溝であるＳＴＩ（Shallow Trench Isolation）によって、ソース、ドレイン及びチャネル領域となる各素子形成領域を分離し、それぞれのチャネル領域上にゲート絶縁膜及びゲート電極を成膜することで形成される。ここで、各トランジスタのゲート電極どうしをゲート配線で接続する場合、図１（ａ）、（ｂ）で示すようにゲート絶縁膜及びＳＴＩ（以下、分離層と称す）を含む半導体基板５上に第１のトランジスタ１及び第２のトランジスタ２のゲート電極として用いられるゲート配線４を設ける構成が一般的である。但し、図１（ａ）、（ｂ）は第１のトランジスタ１と第２のトランジスタ２のゲート絶縁膜３及びゲート電極の材料や厚さが同一である場合の構成例を示している。
【００１４】
本出願人は、上記ＨＫＭＧトランジスタのように、ゲートスタック構造が異なり、個別の工程で形成されることで分離して配置された各トランジスタのゲート電極どうしをゲート配線で接続する方法について検討した。
【００１５】
そのような方法としては、例えば、図２（ａ）、（ｂ）に示すように、半導体基板５上に第１のトランジスタ１及び第２のトランジスタ２の各ゲート電極６を覆う絶縁層７を設け、該絶縁層７上にゲート配線４を形成すると共に、絶縁層７に設けた開口に導電体（コンタクト８）を埋設し、該コンタクト８を介して各ゲート電極６と絶縁層７上のゲート配線４とを接続する方法が考えられる。
【００１６】
しかしながら、図２に示す構造では、上記コンタクト８の加工寸法によって第１のトランジスタ１と第２のトランジスタ２の配置距離が制限される問題がある。すなわち、隣接する２つのトランジスタを、少なくとも２つのコンタクト８を直列に形成できる距離だけ離して配置する必要があるため、トランジスタの集積密度が低下してしまう。
【００１７】
そこで、本出願人は、第１のトランジスタ１及び第２のトランジスタ２のゲート電極上面にそれぞれ直接接触するゲート配線４を設ける構造を検討した。そのような構造であれば、個別の工程で形成されることで分離して配置された各トランジスタのゲート電極６どうしを絶縁層７やコンタクト８を介さずに電気的に接続できる。
【００１８】
しかしながら、図３（ａ）、（ｂ）で示すように、分離して配置されたゲート電極６の上面どうしを接続する場合、該ゲート電極６の上面と、該ゲート電極６間の半導体基板５の主面との段差によってゲート配線４が断線するおそれがある。特にゲート絶縁膜３及びゲート電極６が厚くなり（段差が大きくなり）、ゲートスタックどうしの間隔が狭くなると、導体膜であるゲート配線４が段差部位の側壁や半導体基板５の主面上に均一に成膜されずに断線する可能性が高くなる（配線カバレッジが低下する）。
【００１９】
本発明では、このようなゲート配線４の断線を防止するための構成及びその製造方法について提案する。
（第１の実施の形態）
図４は、第１の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は平面図、同図（ｂ）はＡ−Ａ線から見た断面図、同図（ｃ）はＢ−Ｂ線から見た断面図である。
【００２０】
図４（ａ）〜（ｃ）に示すように、第１の実施の形態の半導体装置は、ｎ型トランジスタ（ｎ−Ｔｒ．）１１及びｐ型トランジスタ（ｐ−Ｔｒ．）１２を備え、該ｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６どうしがゲート配線１４で接続された構成である。なお、本発明は、ｎ型トランジスタ１１とｐ型トランジスタ１２の組み合わせに適用するだけでなく、ｎ型トランジスタ１１とｎ型トランジスタ１１の組み合わせに適用してもよく、ｐ型トランジスタ１２とｐ型トランジスタ１２の組み合わせに適用してもよい。また、ゲート配線１４で接続するトランジスタ数は、２つに限定されるものではなく、３つ以上であってもよい。
【００２１】
半導体基板１５は、分離層（ＳＴＩ）１９によってｎ型トランジスタ１１の素子形成領域となるＰウエル領域（ＰＷ）２０とｐ型トランジスタ１２の素子形成領域となるＮウエル領域（ＮＷ）２１とに分離されている。ｎ型トランジスタ１１の素子形成領域には、例えばソース・ドレインとなる高濃度ｎ型不純物拡散層２２が形成され、該高濃度ｎ型不純物拡散層２２の内側に低濃度ｐ型不純物拡散層２３が形成されている。一方、ｐ型トランジスタ１２の素子形成領域には、例えばソース・ドレインとなる高濃度ｐ型不純物拡散層２４が形成され、該高濃度ｐ型不純物拡散層２４の内側に低濃度ｎ型不純物拡散層２５が形成されている。高濃度ｎ型不純物拡散層２２または高濃度ｐ型不純物拡散層２４から成るソース・ドレインと外部配線２５とは、半導体基板上の層間絶縁膜２６内に設けられたコンタクト１８を介して接続される。
【００２２】
ｎ型トランジスタ１１及びｐ型トランジスタ１２のソース・ドレイン間には、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜から成るゲート絶縁膜１３が形成され、その上に金属膜１６1とＳｉ膜１６2とが積層された積層膜から成るゲート電極１６が形成され、さらにその上に金属シリサイド膜２７を介してゲート配線１４が形成されている。Ｈｉｇｈ−ｋ絶縁膜とは、従来からトランジスタのゲート絶縁膜に用いられてきた二酸化シリコン（ＳｉＯ2）よりも誘電率が高い絶縁体（例えばＨｆＯ2、Ａｌ2Ｏ3等）を指す。
【００２３】
ゲート配線１４上には、絶縁体から成るキャップ層２８が堆積されている。また、キャップ層２８を含むゲート電極１６及びゲート配線１４の側面は、絶縁体から成るオフセットスペーサ２９及びサイドウォールスペーサ３０で覆われ、さらにオフセットスペーサ２９及びサイドウォールスペーサ３０を含むゲートスタック全体が絶縁体から成るライナー膜３１で覆われている。
【００２４】
なお、ｎ型トランジスタ１１とｐ型トランジスタ１２は、図４（ａ）〜（ｃ）に示す構成に限定されるものではなく、ゲートスタック構造が異なっていれば、どのような構成でもよい。
【００２５】
このような構成において、本実施形態の半導体装置は、図４（ｂ）に示すように、半導体基板１５の主面上の、分離して配置されたｎ型トランジスタ１１とｐ型トランジスタ１２との間にゲート補償膜３２が埋設された構成を特徴とする。ゲート配線１４は、ｎ型トランジスタ１１のゲート電極１６上面からゲート補償膜３２の上面を経由してｐ型トランジスタ１２のゲート電極１６上面まで形成される。
【００２６】
ゲート補償膜３２は、例えば、隣接するｎ型トランジスタ１１またはｐ型トランジスタ１２の少なくともいずれか一方のゲート電極１６と上面どうしが一致する厚さで形成すればよい。このような構成では、個別の工程で形成されることで分離して配置されたｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６の上面と、該ゲート電極１６間の露出していた半導体基板１５の主面との段差がゲート補償膜３２によって低減される。そのため、各トランジスタの各ゲート電極１６どうしを接続するゲート配線１４の配線カバレッジが改善され、ゲート配線１４の断線が抑制される。
【００２７】
ゲート補償膜３２は、ゲート電極１６上面と半導体基板１５の主面との段差を低減できる構成であればよく、その材料を限定するものではない。ゲート補償膜３２には、金属や導電性半導体などの導体を用いてもよく、絶縁体を用いてもよい。本実施例ではゲート補償膜３２としてシリコンを含む膜（例えば、不純物がドープされた多結晶シリコン膜）を形成する例を示す。特に、本実施形態で示す構成では、補間の対象となる複数の積層膜間は、後に配線（ゲート配線１４）により電気的に接続される。ゲート補償膜３２として導体を適用することは、これら両積層膜間の電気的な接続が補強されるので、より好ましい。さらに、多結晶シリコン膜のようにシリコンを含む膜は加工性に優れているため、より好ましい。
【００２８】
なお、図４（ａ）〜（ｃ）に示す例では、ゲート補償膜３２の上面が、高さが異なるトランジスタのゲート電極１６の上面とそれぞれ一致するように形成されている。図４（ｂ）及び（ｃ）に示すように、ｐ型トランジスタのゲート絶縁膜１３は、ｎ型トランジスタのゲート絶縁膜１３よりも厚く形成されているため、ゲート補償膜３２の上面にはゲート絶縁膜１３の膜厚差に相当する段差が発生する。しかしながら、該膜厚差による段差は、ゲート絶縁膜１３及びゲート電極１６の厚さに相当する段差に比べて十分に低く、また図３に示したように段差部位がゲート電極１６で挟まれる構成ではないため、ゲート配線１４の配線カバレッジの低下はわずかで済む。
【００２９】
また、上述したように、図４（ａ）〜（ｃ）に示す例では、ゲート補償膜３２の上面が、高さが異なるトランジスタのゲート電極１６の上面にそれぞれ一致するように形成されているが、ゲート補償膜３１の上面は、隣接するｎ型トランジスタ１１またはｐ型トランジスタ１２のゲート電極１６の上面と必ずしも一致させる必要はない。ゲート配線１４は、配線カバレッジが低下しない範囲内で該ゲート電極１６の上面よりも低く形成してもよく、高く形成してもよい。
【００３０】
ＨＫＭＧトランジスタを含む半導体装置では、トランジスタの微細化に伴ってゲート配線１４が薄くなる、またはゲート電極１６が高くなる（ゲートスタックが厚くなる）と、ゲート電極１６どうしの間隔が狭くなるにしたがってゲートスタック間に形成する導体膜（ゲート配線１４）の配線カバレッジがさらに低下することが懸念される。本実施形態はそのようなトランジスタを含む半導体装置に適用して効果的である。
【００３１】
次に本実施形態の半導体装置の製造方法について図５〜図１１を用いて説明する。
【００３２】
図５〜図１１は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。なお、図５〜図１１の各図（ａ）は、図４（ａ）に示した平面図のＡ−Ａ線から見た断面図を示し、図５〜図１１の各図（ｂ）は、図４（ａ）に示した平面図のＢ−Ｂ線から見た断面図を示している。
【００３３】
図５（ａ）、（ｂ）に示すように、まず半導体基板１５上のｎ型トランジスタ１１及びｐ型トランジスタ１２の素子形成領域に、例えばＡＬＤ（Atomic Layer Deposition）法を用いて高誘電率材料（例えばＨｆＯ2）から成るゲート絶縁膜１３を成膜する。各トランジスタの素子形成領域は、周知の方法により、上記ＳＴＩを形成し、該ＳＴＩで分離された領域毎に不純物半導体を導入することで形成すればよい。なお、図５（ａ）、（ｂ）は、ｐ型トランジスタ１２のゲート絶縁膜１３として、ＡＬＤ法等を用いて、ＨｆＯ2膜上にさらに高誘電率材料（例えばＡｌ2Ｏ3）の膜を積層した構成例を示している。ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の厚さを変える方法はどのような方法を用いてもよい。また、図５（ａ）、（ｂ）では、ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の材料や膜厚が異なる例を示しているが、ゲート電極１６の材料や膜厚を異なる構成にしてもよい。
【００３４】
続いて、各ゲート絶縁膜１３上に、例えばＰＶＤ（Physical Vapor Deposition）法を用いてＴｉＮ等から成る金属膜（メタルゲート）１６1を成膜し、その上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いてアモルファスシリコン等から成るＳｉ膜（ａ−Ｓｉゲート）１６2を積層することでゲート電極１６を形成する。図５（ａ）、（ｂ）は、Ｓｉ膜１６2上に、例えばＳｉＯ2から成る保護層３３が成膜された例を示している。
【００３５】
次に、図６（ａ）、（ｂ）に示すように、ゲート電極１６を含む半導体基板１５全面を覆うように多結晶シリコン（poly-Si）層３４を形成する。
【００３６】
続いて、図７（ａ）、（ｂ）に示すように、ゲート電極１６上の多結晶シリコン層３４を、例えばエッチバックすることで除去し、さらにウェットエッチング等により保護層３３を除去する。このとき、ゲートスタック間の半導体基板１５主面上に残る多結晶シリコン層が上記ゲート間補償膜３２となる。
【００３７】
次に、図８（ａ）、（ｂ）に示すように、ゲート電極１６及びゲート間補償膜３２上に金属シリサイド膜（例えばＷＳｉ）２７を形成し、その上にゲート配線（例えばＷ／ＷＮ：タングステン（Ｗ）、またはタングステン（Ｗ）と窒化タングステン（ＷＮ）の積層構造）１４を形成し、さらにその上に、例えばＰ−ＣＶＤ（Plasma CVD）法を用いてＳｉＮ等から成るキャップ層２８を形成する。
【００３８】
次に、図９（ａ）、（ｂ）に示すように、例えばフォトリソグラフィ技術を用いて、ゲート絶縁膜１３、ゲート電極１６、金属シリサイド膜２７、ゲート配線１４及びキャップ層２８を含むゲートスタックを所望の形状にパターニングする。
【００３９】
次に、図１０（ａ）、（ｂ）に示すように、例えばイオン・インプランテーション法を用いて、ゲートスタック側面に形成したオフセットスペーサ（例えばＳｉＮ）２９及びサイドウォールスペーサ（例えばＳｉＯ2）３０をマスクに用いて所要の不純物イオンを半導体基板１５中に拡散させ、ｎ型トランジスタ１１の素子形成領域に、ソース・ドレインとなる高濃度ｎ型不純物拡散層２２及び低濃度ｐ型不純物拡散層２３を形成し、ｐ型トランジスタ１２の素子形成領域に、ソース・ドレインとなる高濃度ｐ型不純物拡散層２４及び低濃度ｎ型不純物拡散層２５を形成する。
【００４０】
続いて、オフセットスペーサ２９及びサイドウォールスペーサ３０を覆うように、例えばＳｉＮから成るライナー膜３１を形成した後、半導体基板上の全面に、例えばＳＯＤ（Spin On Dielectric）膜から成る層間絶縁膜２６を形成し、エッチバックまたはＣＭＰ（Chemical Mechanical Polishing）法等を用いて層間絶縁膜２６の上面を平坦化する。
【００４１】
最後に、図１１（ａ）、（ｂ）に示すように、ｎ型トランジスタ１１及びｐ型トランジスタ１２のソース・ドレイン上の層間絶縁膜２６に開口を形成し、該開口内を含む層間絶縁膜２６上の全面に導体膜（例えばＷ）を形成し、該導体膜を所要の形状にパターニングすることでソース・ドレインとコンタクト１８を介して接続された外部配線２５を形成する。
（第２の実施の形態）
図１２は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの平面図、同図（ｂ）は周辺回路の平面図である。図１３は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの断面図、同図（ｂ）は周辺回路の断面図である。
【００４２】
図１２（ａ）は、ＤＲＡＭ（Dynamic Random Access Memory）が備える、情報を保持するメモリセルアレイの一例を示し、図１２（ｂ）は、該ＤＲＡＭが備える周辺回路の一例を示している。周辺回路は、第１の実施の形態と同様にｎ型トランジスタ１１及びｐ型トランジスタ１２を備え、該ｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６どうしがゲート配線１４で接続された構成である。図１３（ａ）は、図１２（ａ）に示したメモリセルアレイをＸ−Ｘ線から見た断面図であり、図１３（ｂ）は、図１２（ｂ）に示した周辺回路をＹ−Ｙ線から見た断面図である。
【００４３】
第２の実施の形態の半導体装置は、本発明をＤＲＡＭ（Dynamic Random Access Memory）に適用した例であり、メモリセルアレイ用のビット線と周辺回路用の各トランジスタのゲート配線とを同時に形成する例である。すなわち、メモリセルアレイ用のビット線と周辺回路用の各トランジスタのゲート配線とが同じ構成となる。
【００４４】
一般に、ＤＲＡＭのリフレッシュ特性を改善するには、情報を保持するためのキャパシタの容量を大きくし、ビット線の容量を小さくすることが望ましい。ビット線の容量を低減するには、低抵抗材料を用いると共に膜厚を薄くすることが効果的である。しかしながら、ビット線と同時に周辺回路用のトランジスタのゲート配線を形成すると、ビット線の薄膜化に伴って周辺回路用のトランジスタのゲート配線も薄く形成される。そのため、ゲートスタック間の段差部でゲート配線が断線する懸念がより大きくなる。そこで、本実施形態では、周辺回路用のトランジスタのゲート配線に、第１の実施の形態と同様の構成を採用する。
【００４５】
図１３（ａ）に示すように、メモリセルアレイ（Cell Array）領域は複数のメモリセルを備えている。メモリセルは、電荷を蓄積することで情報を保持するキャパシタ１０１と、該キャパシタ１０１に電荷を蓄積する、または該キャパシタ１０１から電荷を放出させるセルトランジスタ１０２とを有する構成である。
【００４６】
各セルトランジスタ１０２のゲート電極（ワード線）は、例えば半導体基板１５に形成した溝（トレンチ）に導電体が埋め込まれた、周知の埋め込みワード線（buried Word Line: ｂＷＬ）構造で形成される。トレンチの内壁には、セルトランジスタ１０２のゲート絶縁膜１０３となる酸化膜等が成膜され、その内側にゲート電極（ワード線）１０５となる導電体が埋設されている。ワード線１０５を含む上記トレンチ上部は、絶縁体（例えばＳｉＮ）から成るビットコンタクト層間絶縁膜１０４で覆われている。
【００４７】
メモリセルアレイ領域では、上記ビットコンタクト層間絶縁膜１０４に設けられた開口内に導体膜から成るビット線１０８が形成され、ビット線１０８上には絶縁体から成るハードマスク層１０９が形成されている。また、上記ビットコンタクト層間絶縁膜１０４上面、並びにビット線１０８及びハードマスク層１０９の側面は絶縁膜（例えばＳｉＮ）１０７で覆われ、該絶縁膜１０７上にはライナー膜（例えばＳｉＮ）１０６及び層間絶縁膜（例えばＳＯＤ膜）１１０が堆積されている。さらに、層間絶縁膜１１０上には、シリコン層１１２が堆積され、該シリコン層１１２にキャパシタ１０１となる構造体（キャパシタ構造体）が形成されている。キャパシタ１０１は、上部電極１１３、容量絶縁膜１１４及び下部電極１１５を備えている。キャパシタ１０１の下部電極１１５とセルトランジスタ１０２とは、層間絶縁膜１１０に設けられた容量コンタクト１１１及び層間絶縁膜１１０上に形成された容量コンタクトパッド１１６を介して接続される。容量コンタクト１１１の側壁には、絶縁膜から成るサイドウォール膜１１７が形成されていてもよい。
【００４８】
なお、本実施形態では、メモリセルが、セルトランジスタ１０２上にキャパシタ１０１が積載された周知のスタック構造で形成され、ワード線１０５が上記ｂＷＬ構造で形成された例を示しているが、各メモリセルは、各ビット線１０８と周辺回路用のトランジスタのゲート配線１４とが同時に形成される構成であればよく、図１３（ａ）に示した構成に限定されるものではない。
【００４９】
図１３（ｂ）に示す周辺回路（Periphery）用のトランジスタの構成は、図４（ａ）〜（ｃ）に示した第１の実施の形態と同様であるため、その説明は省略する。
【００５０】
図１３（ｂ）に示すように、周辺回路領域では、半導体基板１５の主面上の、分離して配置されたｎ型トランジスタ１１とｐ型トランジスタ１２との間にゲート補償膜３２が埋設され、ｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６上面、並びにゲート補償膜３２上面にゲート配線１４が形成される。
【００５１】
このような構成でも、第１の実施の形態と同様に、個別の工程で形成されることで分離して配置されたｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６の上面と、該ゲート電極１６間の露出していた半導体基板１５の主面との段差がゲート補償膜３２によって低減される。そのため、各トランジスタの各ゲート電極１６どうしを接続するゲート配線１４の配線カバレッジが改善され、ゲート配線１４の断線が抑制される。特に、メモリセルアレイのビット線と同時に形成されることで周辺回路用のトランジスタのゲート配線１４が薄くなっても、ゲートスタック間の段差部で断線することが抑制される。
【００５２】
次に本実施形態の半導体装置の製造方法について図１４〜図１８を用いて説明する。
【００５３】
図１４〜図１８は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。なお、図１４〜図１８の各図（ａ）は、図１２（ａ）に示したメモリセルアレイのＸ−Ｘ線から見た断面図を示し、図１４〜図１８の各図（ｂ）は、図１２（ｂ）に示した周辺回路のＹ−Ｙ線から見た断面図を示している。但し、図１４〜図１８では、各々の工程における各層の関係を示しているため、図１２に示す平面図は、図１４〜図１８に示す全ての断面図に対応しているわけではない。
【００５４】
図１４（ａ）に示すように、半導体基板１５上のメモリセルアレイ領域には、上記ｂＷＬ構造の複数のワード線１０５が形成され、該ワード線１０５及びトレンチ上部を含むメモリセルアレイ領域上に、例えば窒化シリコン膜からなるビットコンタクト層間絶縁膜１０４が成膜される。ｂＷＬ構造は、周知の製造方法を用いて形成すればよい。
【００５５】
図１４（ｂ）に示すように、周辺回路領域のｎ型トランジスタ１１及びｐ型トランジスタ１２の素子形成領域には、例えばＡＬＤ法を用いて高誘電率材料（例えばＨｆＯ2）等から成るゲート絶縁膜１３を成膜され、各ゲート絶縁膜１３上に、例えばＰＶＤ法を用いてＴｉＮ等から成る金属膜１６1が成膜され、その上に、例えばＣＶＤ法を用いてアモルファスシリコン等から成るＳｉ膜１６2が積層されたゲート電極１６が形成されている。なお、図１４（ｂ）は、ｐ型トランジスタ１２のゲート絶縁膜１３として、ＡＬＤ法等を用いて、ＨｆＯ2膜上にさらに高誘電率材料（例えばＡｌ2Ｏ3）の膜を積層した構成例を示している。ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の厚さを変える方法はどのような方法を用いてもよい。また、図１４（ａ）、（ｂ）では、ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の材料や膜厚が異なる例を示しているが、ゲート電極１６の材料や膜厚を異なる構成にしてもよい。図１４（ｂ）は、Ｓｉ膜１６2上に、さらに保護層３３が成膜された例を示している。
【００５６】
次に、図１５（ａ）、（ｂ）に示すように、メモリセルアレイ領域、並びに周辺回路領域の各トランジスタのゲート電極１６を覆うように、例えば多結晶シリコン（poly-Si）膜３４を成膜する。
【００５７】
次に、図１６（ａ）、（ｂ）に示すように、メモリセルアレイ領域、並びに周辺回路領域のゲート電極１６上の多結晶シリコン層３４を、例えばエッチバックすることで除去し、さらにウェットエッチング等により保護層３３を除去する。このとき、周辺回路領域のゲートスタック間の半導体基板１５主面上に残る多結晶シリコン層が上記ゲート間補償膜３２となる。
【００５８】
次に、図１７（ａ）に示すように、例えばフォトリソグラフィ技術を用いて、メモリセルアレイ領域の所要部位のビットコンタクト層間絶縁膜１０４を除去することで、セルトランジスタ１０２のソース（またはドレイン）となる半導体層（半導体基板１５の主面）を露出させる。また、図１７（ｂ）に示すように、周辺回路領域では、各トランジスタのゲート電極１６を覆うように、例えば金属シリサイド膜（例えばＷＳｉ）１１４を形成した後、メモリセルアレイ領域及び周辺回路領域全面に、メモリセルアレイのビット線１０８及び周辺回路領域のゲート配線１４となる導体膜（例えばＷ／ＷＮ：タングステン（Ｗ）、またはタングステン（Ｗ）と窒化タングステン（ＷＮ）の積層構造）１１５を形成し、さらにその上に、例えばＰ−ＣＶＤ法を用いてメモリセルアレイのハードマスク層１０９及び周辺回路領域のキャップ層２８となる絶縁層（例えばＳｉＮ）１１６を形成する。なお、メモリセルアレイ領域のビットコンタクト層間絶縁膜１０４を除去した領域には、周辺回路領域と同様に、金属シリサイド膜１１４を形成した後、その上に導体膜１１５及び絶縁層１１６を成膜してもよい。
【００５９】
次に、図１８（ａ）に示すように、例えばフォトリソグラフィ技術を用いてメモリセルアレイ領域上の導体膜１１５及び絶縁層１１６を所要の形状にパターニングすることで、ビット線１０８及びハードマスク層１０９を形成する。
【００６０】
図１８（ｂ）では示していないが、このとき、周辺回路領域では、例えばフォトリソグラフィ技術を用いて、金属シリサイド膜１１４、導体膜１１５及び絶縁層１１６を所望の形状にパターニングすると共に、それらの下層のゲート絶縁膜１３及びゲート電極１６をパターニングすることでゲートスタックを形成する（図９（ａ）参照）。
【００６１】
その後、メモリセルアレイ領域では、上記ビットコンタクト層間絶縁膜１０４上、並びにビット線１０８及びハードマスク層１０９の側面を、例えば窒化シリコン等から成る絶縁膜１０７で覆い、該絶縁膜１０７上にライナー膜１０６及び層間絶縁膜１１０を堆積する。さらに、層間絶縁膜１１０上に、シリコン層１１２を堆積し、該シリコン層１１２にキャパシタ１０１を形成する（図１３（ａ）参照）。キャパシタ１０１は、周知の方法を用いて形成すればよく、ここでは詳細な説明を省略する。
【００６２】
一方、周辺回路領域では、半導体基板１５中に所要の不純物イオンを拡散させてｎ型トランジスタ１１ｐ型トランジスタ１２のソース・ドレインを形成し、キャップ層２８及びソース・ドレインを覆うように層間絶縁膜２６を堆積した後、該層間絶縁膜２６上に外部配線２５を形成する。最後に、層間絶縁膜２６にソース・ドレインと外部配線２５とを接続するためのコンタクト１８を形成する（図１０及び１１参照）。
【符号の説明】
【００６３】
１ 第１のトランジスタ
２ 第２のトランジスタ
３、１３、１０３ ゲート絶縁膜
４、１４ ゲート配線
５、１５ 半導体基板
６、１６、１０５ ゲート電極
７ 絶縁層
８、１８ コンタクト
１１ ｎ型トランジスタ
１２ ｐ型トランジスタ
１６1 金属膜
１６2 Ｓｉ膜
１９ 分離層
２０ Ｐウエル領域
２１ Ｎウエル領域
２２ 高濃度ｎ型不純物拡散層
２３ 低濃度ｐ型不純物拡散層
２４ 高濃度ｐ型不純物拡散層
２５ 低濃度ｎ型不純物拡散層
２６、１１０ 層間絶縁膜
２７、１１４ 金属シリサイド膜
２８ キャップ層
２９ オフセットスペーサ
３０ サイドウォールスペーサ
３１、１０６ ライナー膜
３２ ゲート補償膜
３３ 保護層
３４ 多結晶シリコン層
１０１ キャパシタ
１０２ セルトランジスタ
１０４ ビットコンタクト層間絶縁膜
１０７ 絶縁膜
１０８ ビット線
１０９ ハードマスク層
１１１ 容量コンタクト
１１２ シリコン層
１１３ 上部電極
１１４ 容量絶縁膜
１１５ 下部電極
１１６ 容量コンタクトパッド
１１７ サイドウォール膜
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
多くの半導体装置には、ｎチャネル型ＭＩＳ（Metal Insulator Semiconductor）トランジスタ（ｎ型トランジスタ）とｐチャネル型ＭＩＳトランジスタ（ｐ型トランジスタ）の相補的な動作特性を利用したＣＭＩＳ（Complementary MIS）型の回路が搭載されている。このＣＭＩＳ型の回路では、ｎ型トランジスタのゲート電極とｐ型トランジスタのゲート電極とが共通のゲート配線で接続される場合がある（例えば、特許文献１〜３参照）。
【０００３】
また、半導体装置で用いられるトランジスタは、用途毎に要求される特性が異なり、特性に応じてゲートスタック（ゲート絶縁膜、ゲート電極）構造を変えることがある。ゲートスタック構造による特性調整は、同じ極性のトランジスタで異なる特性を実現する場合だけでなく、ｎ型トランジスタとｐ型トランジスタとで特性の対称性を向上させる場合にも用いられる。
【０００４】
ところで、近年の半導体装置では、トランジスタの微細化に伴ってゲート絶縁膜からのリーク電流が増大し、該ゲート・リーク電流の増大が半導体装置の低消費電力化を阻害する要因となっている。そのようなリーク電流を抑制する手法として、ゲート絶縁膜に高誘電率（Ｈｉｇｈ−ｋ）の絶縁体を用い、ゲート電極に金属材料（メタルゲート）を用いるＨＫＭＧ（High-k Metal Gate）スタック構造が知られている。
【０００５】
通常、ＭＩＳトランジスタではチャネル領域の不純物濃度によってトランジスタの閾値電圧を調整する。一方、上記ＨＫＭＧスタック構造を採用したトランジスタ（以下、ＨＫＭＧトランジスタと称す）では、チャネル領域の不純物濃度だけでなく、ゲート絶縁膜の材料や厚さ、並びにゲート電極の材料や厚さも閾値電圧を調整するパラメータとして用いられる。すなわち、ＨＫＭＧトランジスタでは、要求される特性に応じて異なる材料や厚さのＨＫＭＧスタック構造が採用される。例えば特許文献４や５には、金属膜とシリコン（ポリシリコン）膜とを積層してゲート電極を形成すると共に、特性が異なるトランジスタ毎に個別の工程でゲート電極及びゲート絶縁膜をそれぞれ形成する手法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−１２１７３４号公報
【特許文献２】特開平８−１２５０２９号公報
【特許文献３】特開２００６−２４５３９０号公報
【特許文献４】特開２００８−２１９００６号公報
【特許文献５】特開２０１１−００３６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したＨＫＭＧトランジスタのように、ゲートスタック構造が異なり、また各ゲート電極がゲート配線で接続される構成では、個別の工程で形成されることで分離して配置された電極（トランジスタのゲート電極）どうしを断線することなく接続することが重要になる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、
前記半導体基板の主面に第２の絶縁膜を介して形成された第２の電極と、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に埋設された補償膜と、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで形成された配線と、
を有することを特徴とする。
【０００９】
一方、本発明の半導体装置の製造方法は、半導体基板の主面に第１の絶縁膜を介して第１の電極を形成し、
前記半導体基板の主面に第２の絶縁膜を介して第２の電極を形成し、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に補償膜を埋設し、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで到達する配線を形成することを特徴とする。
【００１０】
上記のような半導体装置及びその製造方法では、第１の電極及び第２の電極の上面と、第１の電極と第２の電極との隙間で露出していた半導体基板の主面との段差が補償膜によって低減される。そのため、分離して配置された第１の電極と第２の電極とを接続する配線のカバレッジが改善される。
【発明の効果】
【００１１】
本発明によれば、個別の工程で形成されることで分離して配置された各電極どうしを断線することなく接続できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、ゲート電極どうしを接続するゲート配線の構造を検討した一例を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図である。
【図２】図２は、ゲート電極どうしを接続するゲート配線の構造を検討した他の例を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図である。
【図３】図３は、各ゲート電極に直接接触することで接続するゲート配線の問題点を示す図であり、同図（ａ）は平面図、同図（ｂ）は断面図である。
【図４】図４は、第１の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は平面図、同図（ｂ）はＡ−Ａ線から見た断面図、同図（ｃ）はＢ−Ｂ線から見た断面図である。
【図５】図５は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図６】図６は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図７】図７は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図８】図８は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図９】図９は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１０】図１０は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１１】図１１は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１２】図１２は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの平面図、同図（ｂ）は周辺回路の平面図である。
【図１３】図１３は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの断面図、同図（ｂ）は周辺回路の断面図である。
【図１４】図１４は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１５】図１５は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１６】図１６は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１７】図１７は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【図１８】図１８は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
トランジスタは、例えば絶縁体が埋め込まれた溝であるＳＴＩ（Shallow Trench Isolation）によって、ソース、ドレイン及びチャネル領域となる各素子形成領域を分離し、それぞれのチャネル領域上にゲート絶縁膜及びゲート電極を成膜することで形成される。ここで、各トランジスタのゲート電極どうしをゲート配線で接続する場合、図１（ａ）、（ｂ）で示すようにゲート絶縁膜及びＳＴＩ（以下、分離層と称す）を含む半導体基板５上に第１のトランジスタ１及び第２のトランジスタ２のゲート電極として用いられるゲート配線４を設ける構成が一般的である。但し、図１（ａ）、（ｂ）は第１のトランジスタ１と第２のトランジスタ２のゲート絶縁膜３及びゲート電極の材料や厚さが同一である場合の構成例を示している。
【００１４】
本出願人は、上記ＨＫＭＧトランジスタのように、ゲートスタック構造が異なり、個別の工程で形成されることで分離して配置された各トランジスタのゲート電極どうしをゲート配線で接続する方法について検討した。
【００１５】
そのような方法としては、例えば、図２（ａ）、（ｂ）に示すように、半導体基板５上に第１のトランジスタ１及び第２のトランジスタ２の各ゲート電極６を覆う絶縁層７を設け、該絶縁層７上にゲート配線４を形成すると共に、絶縁層７に設けた開口に導電体（コンタクト８）を埋設し、該コンタクト８を介して各ゲート電極６と絶縁層７上のゲート配線４とを接続する方法が考えられる。
【００１６】
しかしながら、図２に示す構造では、上記コンタクト８の加工寸法によって第１のトランジスタ１と第２のトランジスタ２の配置距離が制限される問題がある。すなわち、隣接する２つのトランジスタを、少なくとも２つのコンタクト８を直列に形成できる距離だけ離して配置する必要があるため、トランジスタの集積密度が低下してしまう。
【００１７】
そこで、本出願人は、第１のトランジスタ１及び第２のトランジスタ２のゲート電極上面にそれぞれ直接接触するゲート配線４を設ける構造を検討した。そのような構造であれば、個別の工程で形成されることで分離して配置された各トランジスタのゲート電極６どうしを絶縁層７やコンタクト８を介さずに電気的に接続できる。
【００１８】
しかしながら、図３（ａ）、（ｂ）で示すように、分離して配置されたゲート電極６の上面どうしを接続する場合、該ゲート電極６の上面と、該ゲート電極６間の半導体基板５の主面との段差によってゲート配線４が断線するおそれがある。特にゲート絶縁膜３及びゲート電極６が厚くなり（段差が大きくなり）、ゲートスタックどうしの間隔が狭くなると、導体膜であるゲート配線４が段差部位の側壁や半導体基板５の主面上に均一に成膜されずに断線する可能性が高くなる（配線カバレッジが低下する）。
【００１９】
本発明では、このようなゲート配線４の断線を防止するための構成及びその製造方法について提案する。
（第１の実施の形態）
図４は、第１の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は平面図、同図（ｂ）はＡ−Ａ線から見た断面図、同図（ｃ）はＢ−Ｂ線から見た断面図である。
【００２０】
図４（ａ）〜（ｃ）に示すように、第１の実施の形態の半導体装置は、ｎ型トランジスタ（ｎ−Ｔｒ．）１１及びｐ型トランジスタ（ｐ−Ｔｒ．）１２を備え、該ｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６どうしがゲート配線１４で接続された構成である。なお、本発明は、ｎ型トランジスタ１１とｐ型トランジスタ１２の組み合わせに適用するだけでなく、ｎ型トランジスタ１１とｎ型トランジスタ１１の組み合わせに適用してもよく、ｐ型トランジスタ１２とｐ型トランジスタ１２の組み合わせに適用してもよい。また、ゲート配線１４で接続するトランジスタ数は、２つに限定されるものではなく、３つ以上であってもよい。
【００２１】
半導体基板１５は、分離層（ＳＴＩ）１９によってｎ型トランジスタ１１の素子形成領域となるＰウエル領域（ＰＷ）２０とｐ型トランジスタ１２の素子形成領域となるＮウエル領域（ＮＷ）２１とに分離されている。ｎ型トランジスタ１１の素子形成領域には、例えばソース・ドレインとなる高濃度ｎ型不純物拡散層２２が形成され、該高濃度ｎ型不純物拡散層２２の内側に低濃度ｐ型不純物拡散層２３が形成されている。一方、ｐ型トランジスタ１２の素子形成領域には、例えばソース・ドレインとなる高濃度ｐ型不純物拡散層２４が形成され、該高濃度ｐ型不純物拡散層２４の内側に低濃度ｎ型不純物拡散層２５が形成されている。高濃度ｎ型不純物拡散層２２または高濃度ｐ型不純物拡散層２４から成るソース・ドレインと外部配線２５とは、半導体基板上の層間絶縁膜２６内に設けられたコンタクト１８を介して接続される。
【００２２】
ｎ型トランジスタ１１及びｐ型トランジスタ１２のソース・ドレイン間には、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜から成るゲート絶縁膜１３が形成され、その上に金属膜１６1とＳｉ膜１６2とが積層された積層膜から成るゲート電極１６が形成され、さらにその上に金属シリサイド膜２７を介してゲート配線１４が形成されている。Ｈｉｇｈ−ｋ絶縁膜とは、従来からトランジスタのゲート絶縁膜に用いられてきた二酸化シリコン（ＳｉＯ2）よりも誘電率が高い絶縁体（例えばＨｆＯ2、Ａｌ2Ｏ3等）を指す。
【００２３】
ゲート配線１４上には、絶縁体から成るキャップ層２８が堆積されている。また、キャップ層２８を含むゲート電極１６及びゲート配線１４の側面は、絶縁体から成るオフセットスペーサ２９及びサイドウォールスペーサ３０で覆われ、さらにオフセットスペーサ２９及びサイドウォールスペーサ３０を含むゲートスタック全体が絶縁体から成るライナー膜３１で覆われている。
【００２４】
なお、ｎ型トランジスタ１１とｐ型トランジスタ１２は、図４（ａ）〜（ｃ）に示す構成に限定されるものではなく、ゲートスタック構造が異なっていれば、どのような構成でもよい。
【００２５】
このような構成において、本実施形態の半導体装置は、図４（ｂ）に示すように、半導体基板１５の主面上の、分離して配置されたｎ型トランジスタ１１とｐ型トランジスタ１２との間にゲート補償膜３２が埋設された構成を特徴とする。ゲート配線１４は、ｎ型トランジスタ１１のゲート電極１６上面からゲート補償膜３２の上面を経由してｐ型トランジスタ１２のゲート電極１６上面まで形成される。
【００２６】
ゲート補償膜３２は、例えば、隣接するｎ型トランジスタ１１またはｐ型トランジスタ１２の少なくともいずれか一方のゲート電極１６と上面どうしが一致する厚さで形成すればよい。このような構成では、個別の工程で形成されることで分離して配置されたｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６の上面と、該ゲート電極１６間の露出していた半導体基板１５の主面との段差がゲート補償膜３２によって低減される。そのため、各トランジスタの各ゲート電極１６どうしを接続するゲート配線１４の配線カバレッジが改善され、ゲート配線１４の断線が抑制される。
【００２７】
ゲート補償膜３２は、ゲート電極１６上面と半導体基板１５の主面との段差を低減できる構成であればよく、その材料を限定するものではない。ゲート補償膜３２には、金属や導電性半導体などの導体を用いてもよく、絶縁体を用いてもよい。本実施例ではゲート補償膜３２としてシリコンを含む膜（例えば、不純物がドープされた多結晶シリコン膜）を形成する例を示す。特に、本実施形態で示す構成では、補間の対象となる複数の積層膜間は、後に配線（ゲート配線１４）により電気的に接続される。ゲート補償膜３２として導体を適用することは、これら両積層膜間の電気的な接続が補強されるので、より好ましい。さらに、多結晶シリコン膜のようにシリコンを含む膜は加工性に優れているため、より好ましい。
【００２８】
なお、図４（ａ）〜（ｃ）に示す例では、ゲート補償膜３２の上面が、高さが異なるトランジスタのゲート電極１６の上面とそれぞれ一致するように形成されている。図４（ｂ）及び（ｃ）に示すように、ｐ型トランジスタのゲート絶縁膜１３は、ｎ型トランジスタのゲート絶縁膜１３よりも厚く形成されているため、ゲート補償膜３２の上面にはゲート絶縁膜１３の膜厚差に相当する段差が発生する。しかしながら、該膜厚差による段差は、ゲート絶縁膜１３及びゲート電極１６の厚さに相当する段差に比べて十分に低く、また図３に示したように段差部位がゲート電極１６で挟まれる構成ではないため、ゲート配線１４の配線カバレッジの低下はわずかで済む。
【００２９】
また、上述したように、図４（ａ）〜（ｃ）に示す例では、ゲート補償膜３２の上面が、高さが異なるトランジスタのゲート電極１６の上面にそれぞれ一致するように形成されているが、ゲート補償膜３１の上面は、隣接するｎ型トランジスタ１１またはｐ型トランジスタ１２のゲート電極１６の上面と必ずしも一致させる必要はない。ゲート配線１４は、配線カバレッジが低下しない範囲内で該ゲート電極１６の上面よりも低く形成してもよく、高く形成してもよい。
【００３０】
ＨＫＭＧトランジスタを含む半導体装置では、トランジスタの微細化に伴ってゲート配線１４が薄くなる、またはゲート電極１６が高くなる（ゲートスタックが厚くなる）と、ゲート電極１６どうしの間隔が狭くなるにしたがってゲートスタック間に形成する導体膜（ゲート配線１４）の配線カバレッジがさらに低下することが懸念される。本実施形態はそのようなトランジスタを含む半導体装置に適用して効果的である。
【００３１】
次に本実施形態の半導体装置の製造方法について図５〜図１１を用いて説明する。
【００３２】
図５〜図１１は、第１の実施の形態の半導体装置の製造手順の一例を示す断面図である。なお、図５〜図１１の各図（ａ）は、図４（ａ）に示した平面図のＡ−Ａ線から見た断面図を示し、図５〜図１１の各図（ｂ）は、図４（ａ）に示した平面図のＢ−Ｂ線から見た断面図を示している。
【００３３】
図５（ａ）、（ｂ）に示すように、まず半導体基板１５上のｎ型トランジスタ１１及びｐ型トランジスタ１２の素子形成領域に、例えばＡＬＤ（Atomic Layer Deposition）法を用いて高誘電率材料（例えばＨｆＯ2）から成るゲート絶縁膜１３を成膜する。各トランジスタの素子形成領域は、周知の方法により、上記ＳＴＩを形成し、該ＳＴＩで分離された領域毎に不純物半導体を導入することで形成すればよい。なお、図５（ａ）、（ｂ）は、ｐ型トランジスタ１２のゲート絶縁膜１３として、ＡＬＤ法等を用いて、ＨｆＯ2膜上にさらに高誘電率材料（例えばＡｌ2Ｏ3）の膜を積層した構成例を示している。ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の厚さを変える方法はどのような方法を用いてもよい。また、図５（ａ）、（ｂ）では、ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の材料や膜厚が異なる例を示しているが、ゲート電極１６の材料や膜厚を異なる構成にしてもよい。
【００３４】
続いて、各ゲート絶縁膜１３上に、例えばＰＶＤ（Physical Vapor Deposition）法を用いてＴｉＮ等から成る金属膜（メタルゲート）１６1を成膜し、その上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いてアモルファスシリコン等から成るＳｉ膜（ａ−Ｓｉゲート）１６2を積層することでゲート電極１６を形成する。図５（ａ）、（ｂ）は、Ｓｉ膜１６2上に、例えばＳｉＯ2から成る保護層３３が成膜された例を示している。
【００３５】
次に、図６（ａ）、（ｂ）に示すように、ゲート電極１６を含む半導体基板１５全面を覆うように多結晶シリコン（poly-Si）層３４を形成する。
【００３６】
続いて、図７（ａ）、（ｂ）に示すように、ゲート電極１６上の多結晶シリコン層３４を、例えばエッチバックすることで除去し、さらにウェットエッチング等により保護層３３を除去する。このとき、ゲートスタック間の半導体基板１５主面上に残る多結晶シリコン層が上記ゲート間補償膜３２となる。
【００３７】
次に、図８（ａ）、（ｂ）に示すように、ゲート電極１６及びゲート間補償膜３２上に金属シリサイド膜（例えばＷＳｉ）２７を形成し、その上にゲート配線（例えばＷ／ＷＮ：タングステン（Ｗ）、またはタングステン（Ｗ）と窒化タングステン（ＷＮ）の積層構造）１４を形成し、さらにその上に、例えばＰ−ＣＶＤ（Plasma CVD）法を用いてＳｉＮ等から成るキャップ層２８を形成する。
【００３８】
次に、図９（ａ）、（ｂ）に示すように、例えばフォトリソグラフィ技術を用いて、ゲート絶縁膜１３、ゲート電極１６、金属シリサイド膜２７、ゲート配線１４及びキャップ層２８を含むゲートスタックを所望の形状にパターニングする。
【００３９】
次に、図１０（ａ）、（ｂ）に示すように、例えばイオン・インプランテーション法を用いて、ゲートスタック側面に形成したオフセットスペーサ（例えばＳｉＮ）２９及びサイドウォールスペーサ（例えばＳｉＯ2）３０をマスクに用いて所要の不純物イオンを半導体基板１５中に拡散させ、ｎ型トランジスタ１１の素子形成領域に、ソース・ドレインとなる高濃度ｎ型不純物拡散層２２及び低濃度ｐ型不純物拡散層２３を形成し、ｐ型トランジスタ１２の素子形成領域に、ソース・ドレインとなる高濃度ｐ型不純物拡散層２４及び低濃度ｎ型不純物拡散層２５を形成する。
【００４０】
続いて、オフセットスペーサ２９及びサイドウォールスペーサ３０を覆うように、例えばＳｉＮから成るライナー膜３１を形成した後、半導体基板上の全面に、例えばＳＯＤ（Spin On Dielectric）膜から成る層間絶縁膜２６を形成し、エッチバックまたはＣＭＰ（Chemical Mechanical Polishing）法等を用いて層間絶縁膜２６の上面を平坦化する。
【００４１】
最後に、図１１（ａ）、（ｂ）に示すように、ｎ型トランジスタ１１及びｐ型トランジスタ１２のソース・ドレイン上の層間絶縁膜２６に開口を形成し、該開口内を含む層間絶縁膜２６上の全面に導体膜（例えばＷ）を形成し、該導体膜を所要の形状にパターニングすることでソース・ドレインとコンタクト１８を介して接続された外部配線２５を形成する。
（第２の実施の形態）
図１２は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの平面図、同図（ｂ）は周辺回路の平面図である。図１３は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）はメモリセルアレイの断面図、同図（ｂ）は周辺回路の断面図である。
【００４２】
図１２（ａ）は、ＤＲＡＭ（Dynamic Random Access Memory）が備える、情報を保持するメモリセルアレイの一例を示し、図１２（ｂ）は、該ＤＲＡＭが備える周辺回路の一例を示している。周辺回路は、第１の実施の形態と同様にｎ型トランジスタ１１及びｐ型トランジスタ１２を備え、該ｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６どうしがゲート配線１４で接続された構成である。図１３（ａ）は、図１２（ａ）に示したメモリセルアレイをＸ−Ｘ線から見た断面図であり、図１３（ｂ）は、図１２（ｂ）に示した周辺回路をＹ−Ｙ線から見た断面図である。
【００４３】
第２の実施の形態の半導体装置は、本発明をＤＲＡＭ（Dynamic Random Access Memory）に適用した例であり、メモリセルアレイ用のビット線と周辺回路用の各トランジスタのゲート配線とを同時に形成する例である。すなわち、メモリセルアレイ用のビット線と周辺回路用の各トランジスタのゲート配線とが同じ構成となる。
【００４４】
一般に、ＤＲＡＭのリフレッシュ特性を改善するには、情報を保持するためのキャパシタの容量を大きくし、ビット線の容量を小さくすることが望ましい。ビット線の容量を低減するには、低抵抗材料を用いると共に膜厚を薄くすることが効果的である。しかしながら、ビット線と同時に周辺回路用のトランジスタのゲート配線を形成すると、ビット線の薄膜化に伴って周辺回路用のトランジスタのゲート配線も薄く形成される。そのため、ゲートスタック間の段差部でゲート配線が断線する懸念がより大きくなる。そこで、本実施形態では、周辺回路用のトランジスタのゲート配線に、第１の実施の形態と同様の構成を採用する。
【００４５】
図１３（ａ）に示すように、メモリセルアレイ（Cell Array）領域は複数のメモリセルを備えている。メモリセルは、電荷を蓄積することで情報を保持するキャパシタ１０１と、該キャパシタ１０１に電荷を蓄積する、または該キャパシタ１０１から電荷を放出させるセルトランジスタ１０２とを有する構成である。
【００４６】
各セルトランジスタ１０２のゲート電極（ワード線）は、例えば半導体基板１５に形成した溝（トレンチ）に導電体が埋め込まれた、周知の埋め込みワード線（buried Word Line: ｂＷＬ）構造で形成される。トレンチの内壁には、セルトランジスタ１０２のゲート絶縁膜１０３となる酸化膜等が成膜され、その内側にゲート電極（ワード線）１０５となる導電体が埋設されている。ワード線１０５を含む上記トレンチ上部は、絶縁体（例えばＳｉＮ）から成るビットコンタクト層間絶縁膜１０４で覆われている。
【００４７】
メモリセルアレイ領域では、上記ビットコンタクト層間絶縁膜１０４に設けられた開口内に導体膜から成るビット線１０８が形成され、ビット線１０８上には絶縁体から成るハードマスク層１０９が形成されている。また、上記ビットコンタクト層間絶縁膜１０４上面、並びにビット線１０８及びハードマスク層１０９の側面は絶縁膜（例えばＳｉＮ）１０７で覆われ、該絶縁膜１０７上にはライナー膜（例えばＳｉＮ）１０６及び層間絶縁膜（例えばＳＯＤ膜）１１０が堆積されている。さらに、層間絶縁膜１１０上には、シリコン層１１２が堆積され、該シリコン層１１２にキャパシタ１０１となる構造体（キャパシタ構造体）が形成されている。キャパシタ１０１は、上部電極１１３、容量絶縁膜１１４及び下部電極１１５を備えている。キャパシタ１０１の下部電極１１５とセルトランジスタ１０２とは、層間絶縁膜１１０に設けられた容量コンタクト１１１及び層間絶縁膜１１０上に形成された容量コンタクトパッド１１６を介して接続される。容量コンタクト１１１の側壁には、絶縁膜から成るサイドウォール膜１１７が形成されていてもよい。
【００４８】
なお、本実施形態では、メモリセルが、セルトランジスタ１０２上にキャパシタ１０１が積載された周知のスタック構造で形成され、ワード線１０５が上記ｂＷＬ構造で形成された例を示しているが、各メモリセルは、各ビット線１０８と周辺回路用のトランジスタのゲート配線１４とが同時に形成される構成であればよく、図１３（ａ）に示した構成に限定されるものではない。
【００４９】
図１３（ｂ）に示す周辺回路（Periphery）用のトランジスタの構成は、図４（ａ）〜（ｃ）に示した第１の実施の形態と同様であるため、その説明は省略する。
【００５０】
図１３（ｂ）に示すように、周辺回路領域では、半導体基板１５の主面上の、分離して配置されたｎ型トランジスタ１１とｐ型トランジスタ１２との間にゲート補償膜３２が埋設され、ｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６上面、並びにゲート補償膜３２上面にゲート配線１４が形成される。
【００５１】
このような構成でも、第１の実施の形態と同様に、個別の工程で形成されることで分離して配置されたｎ型トランジスタ１１及びｐ型トランジスタ１２のゲート電極１６の上面と、該ゲート電極１６間の露出していた半導体基板１５の主面との段差がゲート補償膜３２によって低減される。そのため、各トランジスタの各ゲート電極１６どうしを接続するゲート配線１４の配線カバレッジが改善され、ゲート配線１４の断線が抑制される。特に、メモリセルアレイのビット線と同時に形成されることで周辺回路用のトランジスタのゲート配線１４が薄くなっても、ゲートスタック間の段差部で断線することが抑制される。
【００５２】
次に本実施形態の半導体装置の製造方法について図１４〜図１８を用いて説明する。
【００５３】
図１４〜図１８は、第２の実施の形態の半導体装置の製造手順の一例を示す断面図である。なお、図１４〜図１８の各図（ａ）は、図１２（ａ）に示したメモリセルアレイのＸ−Ｘ線から見た断面図を示し、図１４〜図１８の各図（ｂ）は、図１２（ｂ）に示した周辺回路のＹ−Ｙ線から見た断面図を示している。但し、図１４〜図１８では、各々の工程における各層の関係を示しているため、図１２に示す平面図は、図１４〜図１８に示す全ての断面図に対応しているわけではない。
【００５４】
図１４（ａ）に示すように、半導体基板１５上のメモリセルアレイ領域には、上記ｂＷＬ構造の複数のワード線１０５が形成され、該ワード線１０５及びトレンチ上部を含むメモリセルアレイ領域上に、例えば窒化シリコン膜からなるビットコンタクト層間絶縁膜１０４が成膜される。ｂＷＬ構造は、周知の製造方法を用いて形成すればよい。
【００５５】
図１４（ｂ）に示すように、周辺回路領域のｎ型トランジスタ１１及びｐ型トランジスタ１２の素子形成領域には、例えばＡＬＤ法を用いて高誘電率材料（例えばＨｆＯ2）等から成るゲート絶縁膜１３を成膜され、各ゲート絶縁膜１３上に、例えばＰＶＤ法を用いてＴｉＮ等から成る金属膜１６1が成膜され、その上に、例えばＣＶＤ法を用いてアモルファスシリコン等から成るＳｉ膜１６2が積層されたゲート電極１６が形成されている。なお、図１４（ｂ）は、ｐ型トランジスタ１２のゲート絶縁膜１３として、ＡＬＤ法等を用いて、ＨｆＯ2膜上にさらに高誘電率材料（例えばＡｌ2Ｏ3）の膜を積層した構成例を示している。ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の厚さを変える方法はどのような方法を用いてもよい。また、図１４（ａ）、（ｂ）では、ｎ型トランジスタ１１とｐ型トランジスタ１２とでゲート絶縁膜１３の材料や膜厚が異なる例を示しているが、ゲート電極１６の材料や膜厚を異なる構成にしてもよい。図１４（ｂ）は、Ｓｉ膜１６2上に、さらに保護層３３が成膜された例を示している。
【００５６】
次に、図１５（ａ）、（ｂ）に示すように、メモリセルアレイ領域、並びに周辺回路領域の各トランジスタのゲート電極１６を覆うように、例えば多結晶シリコン（poly-Si）膜３４を成膜する。
【００５７】
次に、図１６（ａ）、（ｂ）に示すように、メモリセルアレイ領域、並びに周辺回路領域のゲート電極１６上の多結晶シリコン層３４を、例えばエッチバックすることで除去し、さらにウェットエッチング等により保護層３３を除去する。このとき、周辺回路領域のゲートスタック間の半導体基板１５主面上に残る多結晶シリコン層が上記ゲート間補償膜３２となる。
【００５８】
次に、図１７（ａ）に示すように、例えばフォトリソグラフィ技術を用いて、メモリセルアレイ領域の所要部位のビットコンタクト層間絶縁膜１０４を除去することで、セルトランジスタ１０２のソース（またはドレイン）となる半導体層（半導体基板１５の主面）を露出させる。また、図１７（ｂ）に示すように、周辺回路領域では、各トランジスタのゲート電極１６を覆うように、例えば金属シリサイド膜（例えばＷＳｉ）１１４を形成した後、メモリセルアレイ領域及び周辺回路領域全面に、メモリセルアレイのビット線１０８及び周辺回路領域のゲート配線１４となる導体膜（例えばＷ／ＷＮ：タングステン（Ｗ）、またはタングステン（Ｗ）と窒化タングステン（ＷＮ）の積層構造）１１５を形成し、さらにその上に、例えばＰ−ＣＶＤ法を用いてメモリセルアレイのハードマスク層１０９及び周辺回路領域のキャップ層２８となる絶縁層（例えばＳｉＮ）１１６を形成する。なお、メモリセルアレイ領域のビットコンタクト層間絶縁膜１０４を除去した領域には、周辺回路領域と同様に、金属シリサイド膜１１４を形成した後、その上に導体膜１１５及び絶縁層１１６を成膜してもよい。
【００５９】
次に、図１８（ａ）に示すように、例えばフォトリソグラフィ技術を用いてメモリセルアレイ領域上の導体膜１１５及び絶縁層１１６を所要の形状にパターニングすることで、ビット線１０８及びハードマスク層１０９を形成する。
【００６０】
図１８（ｂ）では示していないが、このとき、周辺回路領域では、例えばフォトリソグラフィ技術を用いて、金属シリサイド膜１１４、導体膜１１５及び絶縁層１１６を所望の形状にパターニングすると共に、それらの下層のゲート絶縁膜１３及びゲート電極１６をパターニングすることでゲートスタックを形成する（図９（ａ）参照）。
【００６１】
その後、メモリセルアレイ領域では、上記ビットコンタクト層間絶縁膜１０４上、並びにビット線１０８及びハードマスク層１０９の側面を、例えば窒化シリコン等から成る絶縁膜１０７で覆い、該絶縁膜１０７上にライナー膜１０６及び層間絶縁膜１１０を堆積する。さらに、層間絶縁膜１１０上に、シリコン層１１２を堆積し、該シリコン層１１２にキャパシタ１０１を形成する（図１３（ａ）参照）。キャパシタ１０１は、周知の方法を用いて形成すればよく、ここでは詳細な説明を省略する。
【００６２】
一方、周辺回路領域では、半導体基板１５中に所要の不純物イオンを拡散させてｎ型トランジスタ１１ｐ型トランジスタ１２のソース・ドレインを形成し、キャップ層２８及びソース・ドレインを覆うように層間絶縁膜２６を堆積した後、該層間絶縁膜２６上に外部配線２５を形成する。最後に、層間絶縁膜２６にソース・ドレインと外部配線２５とを接続するためのコンタクト１８を形成する（図１０及び１１参照）。
【符号の説明】
【００６３】
１ 第１のトランジスタ
２ 第２のトランジスタ
３、１３、１０３ ゲート絶縁膜
４、１４ ゲート配線
５、１５ 半導体基板
６、１６、１０５ ゲート電極
７ 絶縁層
８、１８ コンタクト
１１ ｎ型トランジスタ
１２ ｐ型トランジスタ
１６1 金属膜
１６2 Ｓｉ膜
１９ 分離層
２０ Ｐウエル領域
２１ Ｎウエル領域
２２ 高濃度ｎ型不純物拡散層
２３ 低濃度ｐ型不純物拡散層
２４ 高濃度ｐ型不純物拡散層
２５ 低濃度ｎ型不純物拡散層
２６、１１０ 層間絶縁膜
２７、１１４ 金属シリサイド膜
２８ キャップ層
２９ オフセットスペーサ
３０ サイドウォールスペーサ
３１、１０６ ライナー膜
３２ ゲート補償膜
３３ 保護層
３４ 多結晶シリコン層
１０１ キャパシタ
１０２ セルトランジスタ
１０４ ビットコンタクト層間絶縁膜
１０７ 絶縁膜
１０８ ビット線
１０９ ハードマスク層
１１１ 容量コンタクト
１１２ シリコン層
１１３ 上部電極
１１４ 容量絶縁膜
１１５ 下部電極
１１６ 容量コンタクトパッド
１１７ サイドウォール膜
【特許請求の範囲】
【請求項１】
半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、
前記半導体基板の主面に第２の絶縁膜を介して形成された第２の電極と、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に埋設された補償膜と、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで形成された配線と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の電極は第１のトランジスタのゲート電極であり、
前記第２の電極は第２のトランジスタのゲート電極であり、
前記第１のトランジスタと前記第２のトランジスタは導電型が互いに逆極性の電界効果トランジスタである請求項１記載の半導体装置。
【請求項３】
前記補償膜は、導体である請求項１または２記載の半導体装置。
【請求項４】
前記補償膜は、シリコンを含む膜である請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記第１の絶縁膜と前記第２の絶縁膜とが異なる材料である請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
前記第１の絶縁膜と前記第２の絶縁膜とが異なる膜厚である請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
前記第１の電極と前記第２の電極とが異なる材料である請求項１から６のいずれか１項記載の半導体装置。
【請求項８】
前記第１の電極と前記第２の電極とが異なる膜厚である請求項１から７のいずれか１項記載の半導体装置。
【請求項９】
前記第１の絶縁膜及び前記第２の絶縁膜は、二酸化シリコンよりも誘電率が高い絶縁体から成るＨｉｇｈ−ｋ絶縁膜である請求項１から８のいずれか１項記載の半導体装置。
【請求項１０】
前記第１の電極及び前記第２の電極は、トランジスタのゲート電極であり、該ゲート電極に金属材料を用いたメタルゲートである請求項１から９のいずれか１項記載の半導体装置。
【請求項１１】
前記第１の電極及び前記第２の電極は、金属材料から成る膜の上にシリコンを含む膜が積層された積層膜である請求項１から９のいずれか１項記載の半導体装置。
【請求項１２】
情報を保持する複数のメモリセルからなるメモリセルアレイをさらに備え、
前記複数のメモリセルを接続するビット線は、前記配線と同じ構成である請求項１から１１のいずれか１項記載の半導体装置。
【請求項１３】
半導体基板の主面に第１の絶縁膜を介して第１の電極を形成し、
前記半導体基板の主面に第２の絶縁膜を介して第２の電極を形成し、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に補償膜を埋設し、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで到達する配線を形成することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、
前記半導体基板の主面に第２の絶縁膜を介して形成された第２の電極と、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に埋設された補償膜と、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで形成された配線と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の電極は第１のトランジスタのゲート電極であり、
前記第２の電極は第２のトランジスタのゲート電極であり、
前記第１のトランジスタと前記第２のトランジスタは導電型が互いに逆極性の電界効果トランジスタである請求項１記載の半導体装置。
【請求項３】
前記補償膜は、導体である請求項１または２記載の半導体装置。
【請求項４】
前記補償膜は、シリコンを含む膜である請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記第１の絶縁膜と前記第２の絶縁膜とが異なる材料である請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
前記第１の絶縁膜と前記第２の絶縁膜とが異なる膜厚である請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
前記第１の電極と前記第２の電極とが異なる材料である請求項１から６のいずれか１項記載の半導体装置。
【請求項８】
前記第１の電極と前記第２の電極とが異なる膜厚である請求項１から７のいずれか１項記載の半導体装置。
【請求項９】
前記第１の絶縁膜及び前記第２の絶縁膜は、二酸化シリコンよりも誘電率が高い絶縁体から成るＨｉｇｈ−ｋ絶縁膜である請求項１から８のいずれか１項記載の半導体装置。
【請求項１０】
前記第１の電極及び前記第２の電極は、トランジスタのゲート電極であり、該ゲート電極に金属材料を用いたメタルゲートである請求項１から９のいずれか１項記載の半導体装置。
【請求項１１】
前記第１の電極及び前記第２の電極は、金属材料から成る膜の上にシリコンを含む膜が積層された積層膜である請求項１から９のいずれか１項記載の半導体装置。
【請求項１２】
情報を保持する複数のメモリセルからなるメモリセルアレイをさらに備え、
前記複数のメモリセルを接続するビット線は、前記配線と同じ構成である請求項１から１１のいずれか１項記載の半導体装置。
【請求項１３】
半導体基板の主面に第１の絶縁膜を介して第１の電極を形成し、
前記半導体基板の主面に第２の絶縁膜を介して第２の電極を形成し、
前記半導体基板の主面上の、前記第１の電極と前記第２の電極との間に補償膜を埋設し、
前記第１の電極の上面及び前記第２の電極の上面と接触する、前記第１の電極の上面から前記補償膜の上面を経由して前記第２の電極の上面まで到達する配線を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−９８２１４（Ｐ２０１３−９８２１４Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３７０３０（Ｐ２０１１−２３７０３０）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]