半導体装置及びその製造方法
【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２に不純物が拡散された領域１３ｃと、が結合されて設けられた第１の不純物拡散層１３と、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２に不純物が拡散された領域１３ｃと、が結合されて設けられた第１の不純物拡散層１３と、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置の微細化が進められている。これにより、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大して、トランジスタの閾値電圧（Ｖｔ）が低下するという問題が発生する。
また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）を用いて、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を回避するための構造として、特許文献１，２には、半導体基板の主面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（「リセスチャネルトランジスタ」ともいう）が開示されている。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となり、最小加工寸法が６０ｎｍ以下の微細なセルを有したＤＲＡＭが実現可能となる。
【０００４】
また、特許文献２には、半導体基板に隣り合うように形成された２つの溝と、該溝のそれぞれにゲート絶縁膜を介して形成されたゲート電極と、２つのゲート電極間に位置する半導体基板の主面に形成され、２つのゲート電極に対して共通の不純物拡散領域である第１の不純物拡散領域と、２つのゲート電極の素子分離領域側に位置する半導体基板の主面に形成された第２の不純物拡散領域と、を備えたＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１，２に記載されたトレンチゲート型トランジスタを有するＤＲＡＭでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の３面に形成される構成となっている。
発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、ＤＲＡＭの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する３面に形成されるためにチャネル抵抗が高くなることに起因している。
【０００７】
また、トレンチゲートの配設ピッチが狭くなると、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉してしまい、独立してトランジスタを動作させることができないという問題も明らかとなった。
この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。
【０００８】
さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成されるため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、ＤＲＡＭの製造自体が困難になるという問題も発生する。
したがって、トレンチを利用するトランジスタを備えたＤＲＡＭであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、基板の表層に設けられた素子分離用の溝部と、
前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって設けられた素子分離領域と、
前記素子分離領域によって絶縁分離された複数の活性領域と、
前記基板の表層に前記活性領域と交差する方向に延在して設けられると共に、各活性領域を分断するように２つずつ並んで設けられた埋め込みゲート用の溝部と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、
前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように設けられたゲート電極と、
前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うように設けられたマスク絶縁膜と、
前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜の上面に開口部を有し、前記中央部に位置する活性領域に底部を有すると共に前記開口部から前記底部に向かって漸次幅が縮小されたビットコンタクト用の溝部と、
前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、当該ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第１の不純物拡散層と、
前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散されて設けられた第２の不純物拡散層と、
前記ビットコンタクト用の溝部に埋め込まれると共に前記第１の不純物拡散層と接続されたビットコンタクトプラグと、
前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して設けられると共に、前記ビットコンタクトプラグと接続されたビット線と、を備える。
【発明の効果】
【００１０】
本発明の半導体装置によれば、中央部に位置する活性領域に底部を有し、深さ方向に向かって漸次幅が縮小されたビットコンタクト用の溝部を設けるとともに、ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第１の不純物拡散層を設けることにより、活性領域中の第１の不純物拡散層及び第２の不純物拡散層が形成された領域を除く、ゲート用の溝部の第２の不純物拡散層が形成された側の側面のみにそれぞれチャネル領域が形成されるため、ゲート用の溝部の底面及び両側面の３面にチャネル領域が形成される従来の半導体装置と比較してチャネル抵抗を低くすることが可能となる。これにより、トランジスタのオン電流を充分確保することができる。
【００１１】
また、隣接する一対のゲート用の溝部の間の活性領域を第１の不純物拡散層とすることで、ゲート用の溝部間にチャネル領域が形成されることがない。これにより、ゲート用の溝部の配設ピッチを狭くした場合において、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉することがなくなるため、独立して各トランジスタを動作させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明を適用した一実施形態に係る半導体装置の一部を透過して示す平面図である。
【図２】図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図３Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図３Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図３Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図４Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図４Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図４Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図５Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図５Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図５Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図６Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図６Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図６Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図７Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図７Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図７Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図８Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図８Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図８Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図９Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図９Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図９Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１０Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１０Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１０Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１１Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１１Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１１Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１２Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１２Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１２Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１３Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１３Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１３Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１３Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１３Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１４】上記実施形態に係る半導体装置の製造工程を説明するための図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図１５】上記実施形態に係る半導体装置の製造工程を説明するための図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図１６】不純物拡散層の別の形成方法を説明するための断面図である。
【図１７Ａ】従来の半導体装置の一部を透過して示す平面図である。
【図１７Ｂ】図１７Ａ中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【発明を実施するための形態】
【００１３】
ところで、ＤＲＡＭを構成する半導体装置の中には、例えば図１７Ａ及び図１７Ｂに示すように、１つの活性領域に２つのメモリセルが配置されたものがある。なお、図１７Ａは、この半導体装置の一部を透過して示す平面図、図１７Ｂは、図Ａ中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【００１４】
具体的に、この半導体装置は、半導体基板１０１の表層に素子分離用の溝部１０２を形成し、この素子分離用の溝部１０２に素子分離絶縁膜１０３を埋め込むことによって形成された素子分離領域１０４と、この素子分離領域１０４によって絶縁分離された複数の活性領域１０５とを有している。
【００１５】
また、半導体基板１０１の表層には、複数の埋め込みゲート用の溝部１０６ａ，１０６ｂが活性領域１０５と交差する方向Ｙ’に延在して形成されている。これら複数の埋め込みゲート用の溝部１０６ａ，１０６ｂは、各活性領域１０５を分断するように２つずつ並んで設けられている。
【００１６】
半導体装置は、各埋め込みゲート用の溝部１０６ａ，１０６ｂから露出した活性領域１０５の表面を覆うゲート絶縁膜１０７と、各埋め込みゲート用の溝部１０６ａ，１０６ｂに順に埋め込まれたワード線配線層（ワード線）ＷＬ１’，ＷＬ２’（ゲート電極１０８ａ，１０８ｂ）及びキャップ絶縁膜１０９とを有している。ワード線配線層ＷＬ１’，ＷＬ２’は、各埋め込みゲート用の溝部１０６ａ，１０６ｂに埋め込まれた状態で、ゲート絶縁膜１０７を介して活性領域１０５を跨ぐように形成されている。これにより、１つの活性領域１０５を横切る２つのワード線配線層ＷＬ１’，ＷＬ２’は、各トランジスタＴｒ１’，Ｔｒ２’のゲート電極１０８ａ，１０８ｂとして機能することになる。
【００１７】
半導体装置は、上記２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、トランジスタＴｒ１’，Ｔｒ２’のドレイン領域として機能する第１の不純物拡散層１１０と、この中央部を挟んだ両側に位置する活性領域１０５ａ，１０５ｃに、それぞれトランジスタＴｒ１’，Ｔｒ２’のソース領域として機能する第２の不純物拡散層１１１ａ，１１１ｂとを有している。これら第１及び第２の不純物拡散層１１０，１１１ａ，１１１ｂは、上記ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで、各活性領域１０５ａ，１０５ｂ，１０５ｃに不純物を拡散させることによって形成されている。
【００１８】
半導体基板１０１の上には、この半導体基板１０１の表面１０１ａを覆う層間絶縁膜１１２が形成されている。そして、第１の不純物拡散層１１０は、この層間絶縁膜１１２に形成されたビットコンタクトホール１１３に埋め込まれたビットコンタクトプラグ１１４と電気的に接続されている。一方、第２の不純物拡散層１１１ａ，１１１ｂは、この層間絶縁膜１１２に形成された容量コンタクトホール１１５ａ，１１５ｂに埋め込まれた容量コンタクトプラグ１１６ａ，１１６ｂと電気的に接続されている。
【００１９】
半導体装置は、半導体基板１０１の表面１０１ａよりも上方に位置して、上記ワード配線層ＷＬ１’，ＷＬ２’と直交する方向Ｘ’に延在して形成された複数のビット配線層１１７（ビット線ＢＬ’）を有している。これら複数のビット線ＢＬ’は、各活性領域１０５の中央部分（活性領域１０５ｂ）を順次通過することによって、上記ビットコンタクトプラグ１１４と電気的に接続されている。これにより、１つの活性領域１０５に配置された２つのトランジスタＴｒ１’，Ｔｒ２’は、１つのビット線ＢＬ’を共有することなる。
【００２０】
半導体装置は、層間絶縁膜１１２の面上に形成された複数のキャパシタＣａ１’，Ｃａ２’を有している。これら複数のキャパシタＣａ１’，Ｃａ２’は、下部電極１１８、容量絶縁膜及び上部電極（共に図示せず。）から構成されるものであり、その下部電極１１８が上記容量コンタクトプラグ１１６ａ，１１６ｂと電気的に接続されている。これにより、１つの活性領域１０５に配置された２つのトランジスタＴｒ１’，Ｔｒ２’は、それぞれに接続されたキャパシタＣａ１’，Ｃａ２’と共に、ＤＲＡＭのメモリセルＭＣ１’，ＭＣ２’を構成することになる。
【００２１】
上述した従来の半導体装置では、１つの活性領域１０５に２つのトランジスタＴｒ１’，Ｔｒ２’が構成されている。
【００２２】
すなわち、一方のトランジスタＴｒ１’は、活性領域１０５を分断する２つの埋め込みゲート用の溝部１０６ａ，１０６ｂのうち、一方の埋め込みゲート用の溝部１０６ａにゲート絶縁膜１０７を介して埋め込まれた一方のゲート電極１０８ａと、２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１１０と、中央部を挟んだ一方側に位置する活性領域１０５ａに、ゲート電極１０８ａの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１１１ａとを備えて構成される。
【００２３】
一方のトランジスタＴｒ１’では、一方の埋め込みゲート用の溝部１０６ａの両側面及び底面の３面に亘ってチャネル領域Ｓ１’が形成される。
【００２４】
同様に、他方のトランジスタＴｒ２’は、活性領域１０５を分断する２つの埋め込みゲート用の溝部１０６ａ，１０６ｂのうち、他方の埋め込みゲート用の溝部１０６ｂに埋め込まれた他方のゲート電極１０８ｂと、２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１１０と、中央部を挟んだ他方側に位置する活性領域１０５ｃに、ゲート電極１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１１１ｂとを備えて構成される。
【００２５】
他方のトランジスタＴｒ２’では、他方の埋め込みゲート用の溝部１０６ｂの両側面及び底面との３面に亘ってチャネル領域Ｓ２’が形成される。
【００２６】
ところで、上述した従来の半導体装置では、メモリセル寸法の縮小化によって、１つの活性領域１０５に配置された２つのメモリセルＭＣ１’，ＭＣ２’の間隔が益々狭くなってきている。このため、ＤＲＡＭを動作させた際に、隣接する一方のメモリセルＭＣ１’（ＭＣ２’）の動作状態によりもう一方のメモリセルＭＣ２’（ＭＣ１’）の記憶状態が変化することに起因したディスターブ不良を発生させることがあった。
【００２７】
例えば、１つの活性領域１０５に配置された２つのメモリセルＭＣ１’，ＭＣ２’のうち、一方のメモリセルＭＣ１’に「０」のデータと、他方のメモリセルＭＣ２’に「１」のデータを記憶する。そして、この状態で、一方のメモリセルＭＣ１’のトランジスタＴｒ１’に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返した場合に、他方のメモリセルＭＣ２’に記憶されたデータが破壊されるといったディスターブ不良が発生することがある。
【００２８】
本発明者は、このようなディスターブ不良が発生する原因について検討したところ、以下のような知見を得るに至った。すなわち、一方のメモリセルＭＣ１’に「０」のデータを記憶する場合、ビット線ＢＬ’にロー（Ｌｏｗ）レベルの電位を与えた状態で、一方のトランジスタＴｒ１’をオン（ＯＮ）にする。これにより、一方のキャパシタＣａ１’の下部電極１１８にＬｏｗレベルの電位が与えられる。その後、一方のトランジスタＴｒ１’をＯＦＦにすることで、一方のキャパシタＣａ１’に「０」（Ｌｏｗレベル）のデータが蓄積される。
【００２９】
これ対して、他方のメモリセルＭＣ２’に「１」のデータを記憶する場合、ビット線ＢＬ’にハイ（Ｈｉ）レベルの電位を与えた状態で、他方のトランジスタＴｒ２’をＯＮにする。これにより、他方のキャパシタＣａ２’の下部電極１１８にＨｉレベルの電位が与えられる。その後、他方のトランジスタＴｒ２’をＯＦＦにすることで、他方のキャパシタＣａ２’に「１」（Ｈｉレベル）のデータが蓄積される。
【００３０】
この状態で、一方のメモリセルＭＣ１’と同じワード線ＷＬ１’を用いる他の活性領域１０５に配置されたメモリセルＭＣ１’への動作が繰り返されると、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作が繰り返されることで、ワード線ＷＬ１’にＨｉレベルの電位が繰り返し与えられることになる。
【００３１】
このとき、図１７Ｂに示すように、一方のトランジスタＴｒ１’のチャネル領域Ｓ１’で誘起された電子（ｅ−）が、隣接する他方のトランジスタＴｒ２’の第２の不純物拡散層１１１ｂへと引き寄せられることがある。これは「１」のデータが蓄積されたキャパシタＣａ２’の下部電極１１８にＨｉレベルの電位が与えられているためである。そして、第２の不純物拡散層１１１ｂに到達した電子（ｅ−）が下部電極１１８に負の電荷を与えることによって、上述した他方のキャパシタＣａ２’に蓄積された「１」（Ｈｉレベル）のデータが「０」（Ｌｏｗレベル）のデータへと書き換えられるディスターブ不良が発生することがわかった。
【００３２】
このディスターブ不良の発生は、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作が繰り返される回数に依存して高くなる。例えば、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作を繰り返したときに、１万回に１回程度の頻度でディスターブ不良が発生することがわかった。したがって、１０万回の繰り返し動作では、１０個程度のメモリセルにデータの破壊が生じることになる。
【００３３】
また、このディスターブ不良の発生は、図１７Ａに示すように、１つの活性領域１０５を横切る２つのワード配線層ＷＬ１’，ＷＬ２’の間隔が７０ｎｍ程度と比較的大きかった場合には、問題とはならなかったものの、メモリセル寸法の縮小化により間隔が５０ｎｍ程度まで小さくなることによって、問題がより顕在化してきている。
【００３４】
１つの活性領域１０５に配置された２つのメモリセルＭＣ１’，ＭＣ２’は、本来はそれぞれ独立してデータを記憶しなければならない。しかしながら、上述したディスターブ不良が発生した場合、半導体装置（ＤＲＡＭ）の正常な動作が阻害されるため、その信頼性が低下するといった問題が発生してしまう。
【００３５】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３６】
（半導体装置）
先ず、図１及び図２に示すように、本発明を適用した実施形態の一例である半導体装置１の構造について説明する。なお、図１は、この半導体装置１の一部を透過して示す平面図、図２は、図１中に示す半導体装置１の切断線Ａ−Ａ’による断面図である。
【００３７】
本発明を適用した半導体装置１は、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板（基板）２の面内に、複数のメモリセルＭＣ１，ＭＣ２がマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリセルＭＣ１，ＭＣ２の動作を制御するための回路等が形成される周辺回路領域とを備えている。
【００３８】
また、セルアレイ領域に配置されるメモリセルＭＣ１，ＭＣ２は、選択用トランジスタＴｒ１，Ｔｒ２と、この選択用トランジスタＴｒ１，Ｔｒ２のソース・ドレインの何れか一方と電気的に接続されるキャパシタＣａ１，Ｃａ２とから概略構成されている。
【００３９】
具体的に、この半導体装置１のセルアレイ領域には、半導体基板２の表層に素子分離用の溝部３ａ，３ｂを形成し、この溝部３ａ，３ｂに素子分離絶縁膜４を埋め込むことによって形成された素子分離領域５と、この素子分離領域５によって絶縁分離された複数の活性領域６とが設けられている。
【００４０】
このうち、素子分離領域５は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれるものであり、第１の方向Ｘに延在する溝部３ａと、この第１の方向Ｘと交差する第２の方向Ｙに延在する溝部３ｂとに素子分離絶縁膜４を埋め込むことによって、隣接する活性領域６の間を絶縁分離している。
【００４１】
一方、活性領域６は、半導体基板２の一部からなり、素子分離用の溝部３ａ，３ｂに埋め込まれた素子分離絶縁膜４（素子分離領域５）によって、島状に区画形成されている。具体的に、活性領域６は、平面視で矩形状を為しており、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられている。
【００４２】
ここで、上記図１に示す半導体装置１では、セルサイズが６Ｆ２（Ｆは最小加工寸法）となるレイアウトを採用しており、１つの活性領域６に２つ（２ビット）のメモリセルＭＣ１，ＭＣ２が配置された構造となっている。このため、各活性領域６には、２つの選択用トランジスタＴｒ１，Ｔｒ２が配置されている。
【００４３】
具体的に、この半導体装置１のセルアレイ領域には、第２の方向Ｙに延在されたストライプ状のワード配線層（ワード線）ＷＬ１，ＷＬ２が、第２の方向Ｙと直交する方向に間隔を空けて複数並んで設けられている。これら複数のワード配線層ＷＬ１，ＷＬ２は、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能するものであり、各活性領域６を横切るように２つずつ並んで設けられている。
【００４４】
また、選択用トランジスタＴｒ１，Ｔｒ２は、ゲート電極７ａ，７ｂが半導体基板２の表面２ａよりも下方に位置することによって、いわゆる埋め込みゲート型のチャネル構造を有している。
【００４５】
すなわち、半導体基板２の表層には、複数の埋め込みゲート用の溝部８ａ，８ｂが活性領域６と交差する方向（第２の方向）Ｙに延在して形成されている。これら複数の埋め込みゲート用の溝部８ａ，８ｂは、各活性領域６を分断するように２つずつ並んで設けられている。
【００４６】
そして、ワード配線層ＷＬ１，ＷＬ２は、この埋め込みゲート用の溝部８ａ，８ｂに埋め込まれると共に、この溝部８ａ，８ｂから露出した活性領域６の表面を覆うゲート絶縁膜９を介して活性領域６を跨ぐように形成されている。これにより、ワード配線層ＷＬ１，ＷＬ２は、選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能することになる。
【００４７】
半導体基板２の表層には、絶縁膜１０とマスク絶縁膜１１とが積層して設けられている。このマスク絶縁膜１１は、ゲート電極７ａ，７ｂの上面を保護するキャップ絶縁膜として機能するように、埋め込みゲート用の溝部８ａ，８ｂに埋め込まれた状態で設けられている。
【００４８】
また、マスク絶縁膜１１及び半導体基板２の表層には、ビットコンタクト用の溝部１２が埋め込みゲート用の溝部８ａ，８ｂと平行な方向（第２の方向）Ｙに延在して形成されている。このビットコンタクト用の溝部１２は、上記２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂをまたぐように形成されている。
【００４９】
ビットコンタクト用の溝部１２は、マスク絶縁膜１１の上面１１ａに開口部１２Ａを有し、中央部に位置する活性領域６ｂに底部１２Ｂを有するように形成されている。なお、ビットコンタクト用の溝部１２の底部１２Ｂは、その深さがゲート電極７ａ，７ｂの上面と埋め込みゲート用の溝部８ａ，８ｂの底部との間程度となるように設けられている。
【００５０】
また、ビットコンタクト用の溝部１２は、深さ方向に向かって漸次幅が狭くなっている。すなわち、開口部１２Ａから底部１２Ｂに向かってその幅が漸次縮小されるように形成されている。
【００５１】
より具体的には、ビットコンタクト用の溝部１２は、マスク絶縁膜１１の上面１１ａから半導体基板２の表面２ａの高さにわたって形成された上部溝３３と、半導体基板２の表面２ａの高さから中央部に位置する活性領域６ｂにわたって形成された下部溝３４と、から構成されている。
【００５２】
上部溝３３は、埋め込みゲート用の溝部８ａ，８ｂと平行な方向（第２の方向）Ｙに延在して形成されている。このビットコンタクト用の溝部１２は、上記２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂをまたぐように形成されている。
【００５３】
また、上部溝３３は、マスク絶縁膜１１の上面１１ａに、ビットコンタクト用の溝部１２の開口部１２Ａを構成する上端開口部３３ａを有し、半導体基板２の表面２ａの高さに下端開口部３３ｂを有するように形成されている。そして、上端開口部３３ａから下端開口部３３ｂに向かってその幅が一定の割合で漸次縮小されるように形成されている。これにより、上部溝３３の側面３３ｃが傾斜面となっている。
【００５４】
なお、上部溝３３の下端開口部３３ｂの幅は、中央部に位置する活性領域６ｂの上面がほぼ露出する程度であることが好ましいが、特に限定されるものではない。したがって、下端開口部３３ｂの幅は、活性領域６ｂの上面が完全に露出する程度であっても良いし、完全に露出しない程度であっても良い。
【００５５】
下部溝３４は、上部溝３３の下端開口部３３ｂから露出する、中央部に位置する活性領域６ｂに、深さ方向に向かって幅狭となるように設けられている。具体的には、下部溝３４は、上部溝３３の下端開口部３３ｂを構成する上端開口部３４ａを有し、ビットコンタクト用の溝部１２の底部１２Ｂを構成する底部３４ｂを有している。そして、この下部溝３４の幅は、上端開口部３４ａから底部３４ｂ（すなわち、共有するビットコンタクト用の溝部１２の底部１２Ｂ）に向かってその幅が一定の割合で漸次縮小されるように形成されている。これにより、下部溝３４の側面３４ｃが傾斜面となっている。上部溝３３の傾斜側面３３ｃと下部溝３４の傾斜側面３４ｃは同一の角度で傾斜すると共に、面一の傾斜面を構成している。
【００５６】
なお、上部溝３３の下端開口部３３ｂと下部溝３４の上端開口部３４ａとは完全に一致している必要はなく、上部溝３３の下端開口部３３ｂの幅が、下部溝３４の上端開口部３４ａの幅よりも大きくても構わない。すなわち、上部溝３３の傾斜側面３３ｃと下部溝３４の傾斜側面３４ｃの間に段差を有していても良く、また各々の傾斜面の角度が異なっていても良い。
【００５７】
ビットコンタクト用の溝部１２の側面（すなわち、下部溝３４の側面３４ｃ）及び底部（下部溝３４の底部３４ｂ）１２Ｂと接する活性領域６ｂには、選択用トランジスタＴｒ１，Ｔｒ２のドレイン領域として機能する第１の不純物拡散層１３が設けられている。
【００５８】
ここで、第１の不純物拡散層１３は、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２と接する活性領域６ｂに不純物が拡散された領域１３ｃと、が結合されて（一体化されて）設けられている。
【００５９】
ここで、ビットコンタクト用の溝部１２と、埋め込みゲート用の溝部８ａ，８ｂとの間であってゲート電極７ａ，７ｂの上面よりも上方の活性領域６ｂには、当該活性領域６ｂを上方に向かって幅狭となる形状のスペーサー部３５が設けられていることが好ましい。このスペーサー部３５を設けることにより、ゲート電極７ａ，７ｂ及びゲート絶縁膜９と、ビットコンタクトプラグ１７との接触を効果的に防ぐことができる。
【００６０】
一方、各活性領域６の中央部（活性領域６ｂ）を挟んだ両側に位置する活性領域６ａ，６ｃには、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のソース領域として機能する第２の不純物拡散層１４ａ，１４ｂが設けられている。この第２の不純物拡散層１４ａ，１４ｂは、各活性領域６ａ，６ｃの上面（半導体基板２の表面２ａ）から上記ゲート電極７ａ，７ｂの上面と同程度の深さで、各活性領域６ａ，６ｃに不純物を拡散させることによって形成されている。
【００６１】
半導体基板２の上には、上述したようにその全面を覆うマスク絶縁膜１１が設けられている。そして、第１の不純物拡散層１３は、このマスク絶縁膜１１を貫通するように形成されたビットコンタクト用の溝部１２に埋め込まれた不純物含有シリコン膜からなるビットコンタクトプラグ１７と電気的に接続されている。
【００６２】
さらに、ビットコンタクトプラグ１７は、その直上に形成されたビット配線層（ビット線）ＢＬと電気的に接続されている。このビット配線層ＢＬは、金属積層膜からなる金属配線３６ａの上面がカバー膜１５により覆われるとともに、金属配線層３６ａ及びカバー膜１５の側面がサイドサイドウォール絶縁膜１６によって覆われて構成されている。
【００６３】
また、ビット配線層ＢＬは、マスク絶縁膜上（すなわち、半導体基板２の表面２ａよりも上方）に位置して、上記ワード配線層ＷＬ１，ＷＬ２と直交する方向（第１の方向）Ｘに延在してストライプ状に形成されると共に、上記ワード配線層ＷＬ１，ＷＬ２が延在する方向（第２の方向）Ｙに間隔を空けて複数並んで設けられている。そして、これら複数のビット配線層ＢＬは、各活性領域６の中央部（活性領域６ｂ）を順次通過することによって、上記ビットコンタクトプラグ１７と電気的に接続されている。これにより、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２は、１つのビット配線層ＢＬを共有することなる。
【００６４】
また、マスク絶縁膜１１の上には、その全面を覆う第１の層間絶縁膜１８が設けられている。そして、第２の不純物拡散層１４ａ，１４ｂは、これら絶縁膜１０、マスク絶縁膜１１及び第１の層間絶縁膜１８を貫通する容量コンタクトホール１９ａ，１９ｂに埋め込まれた容量コンタクトプラグ２０ａ，２０ｂと電気的に接続されている。
【００６５】
さらに、容量コンタクトプラグ２０ａ，２０ｂは、その直上に形成されたキャパシタＣａ１，Ｃａ２と電気的に接続されている。キャパシタＣａ１，Ｃａ２は、下部電極２１と、容量絶縁膜２２と、上部電極２３とが順に積層されて構成されている。このうち、下部電極２１は、各容量コンタクトプラグ２０ａ，２０ｂの直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極２１は、その間に配置された第２の層間絶縁膜２４によって絶縁分離されている。容量絶縁膜２２は、下部電極２１及び第２の層間絶縁膜２４の表面を覆うように形成されている。上部電極２３は、下部電極２１の内側に埋め込まれた状態で容量絶縁膜２２の面上を覆うように形成されている。
【００６６】
なお、キャパシタＣａ１，Ｃａ２については、このような下部電極２１の内面のみを電極として利用するシリンダ型に限らず、下部電極２１の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
【００６７】
そして、上部電極２３が形成された面上には、その全面を覆う第３の層間絶縁膜２５と、この第３の層間絶縁膜２５上に上部配線層２６と、この上部配線層２６が形成された面を覆う表面保護膜２７とが設けられている。これにより、上述したセルアレイ領域内に複数のメモリセルＭＣ１，ＭＣ２を有するＤＲＡＭが構成される。
【００６８】
以上のような構造を有する半導体装置１では、ＤＲＡＭとして、選択用トランジスタＴｒ１，Ｔｒ２に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返しながら、キャパシタＣａ１，Ｃａ２に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能となっている。
【００６９】
ところで、本発明を適用した半導体装置１では、上述した１つの活性領域６に配置された２つの選択用トランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、これら２つの選択用トランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能な構造となっている。
【００７０】
具体的に、一方のトランジスタＴｒ１は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、一方の埋め込みゲート用の溝部８ａにゲート絶縁膜９を介して埋め込まれたゲート電極７ａと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２と接する活性領域６ｂに不純物が拡散された領域１３ｃとが一体化された第１の不純物拡散層（ドレイン領域）１３と、中央部（活性領域６ｂ）を挟んだ一方側に位置する活性領域６ａに、一方のゲート電極７ａの上面と同程度の不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ａとを備えて構成される。
【００７１】
一方のトランジスタＴｒ１では、一方の埋め込みゲート用の溝部８ａが形成された活性領域６の第１の不純物拡散層１３及び第２の不純物拡散層１４ａが形成された領域を除く、この溝部８ａの第２の不純物拡散層１４ａが形成された側の側面のみにチャネル領域Ｓ１が形成される。
【００７２】
これにより、上記図１７Ｂに示す従来の半導体装置のように、一方の埋め込みゲート用の溝部１０６ａの両側面と底面の３面に亘ってチャネル領域Ｓ１’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ１のオン電流を十分に確保することが可能である。
【００７３】
同様に、他方のトランジスタＴｒ２は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、他方の埋め込みゲート用の溝部８ｂに埋め込まれたゲート電極７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２と接する活性領域６ｂに不純物が拡散された領域１３ｃとが一体化された第１の不純物拡散層（ドレイン領域）１３と、中央部（活性領域６ｂ）を挟んだ他方側に位置する活性領域６ｃに、他方のゲート電極７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ｂとを備えて構成される。
【００７４】
他方のトランジスタＴｒ２では、他方の埋め込みゲート用の溝部８ｂが形成された活性領域６の第１の不純物拡散層１３及び第２の不純物拡散層１４ｂが形成された領域を除く、この溝部８ｂの第２の不純物拡散層１４ｂが形成された側の側面のみにチャネル領域Ｓ２が形成される。
【００７５】
これにより、上記図１７Ｂに示す従来の半導体装置のように、他方の埋め込みゲート用の溝部１０６ｂの両側面と底面の３面に亘ってチャネル領域Ｓ２’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ２のオン電流を十分に確保することが可能である。
【００７６】
また、本発明を適用した半導体装置１では、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３（１３ｃ）が形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、第１の不純物拡散層１３を構成する（不純物が拡散された）領域１３ａ，１３ｂが埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されているため、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
【００７７】
具体的に、隣接する一方のトランジスタＴｒ１（Ｔｒ２）のチャネル領域Ｓ１（Ｓ２）で誘起された電子が、隣接するもう一方のトランジスタＴｒ２（Ｔｒ１）のチャネル領域Ｓ２（Ｓ１）へと移動するといったことを防ぐことが可能である。したがって、この半導体装置１では、隣接する２つのトランジスタＴｒ１，Ｔｒ２を動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。
【００７８】
さらに、本発明を適用した半導体装置１では、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６とビットコンタクト用の溝部１２と接する活性領域６ｂとにわたって不純物が拡散されて形成された第１の不純物拡散層（ドレイン領域）１３と、ビットコンタクトプラグ１７を介して共通に接続されるビット配線層（ビット線）ＢＬと、第２の不純物拡散層１４ａ，１４ｂと容量コンタクトプラグ２０ａ，２０ｂを介して接続されたキャパシタＣａ１，Ｃａ２とを備えることで、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２と、それぞれのトランジスタＴｒ１，Ｔｒ２に接続されたキャパシタＣａ１，Ｃａ２とから、ＤＲＡＭのメモリセルＭＣ１，ＭＣ２が構成されている。
【００７９】
そして、この構成の場合、隣接する一方のメモリセルＭＣ１（ＭＣ２）の動作状態によりもう一方のメモリセルＭＣ２（ＭＣ１）の記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。
【００８０】
例えば、１つの活性領域６に配置された２つのメモリセルＭＣ１，ＭＣ２のうち、一方のメモリセルＭＣ１に「０」のデータと、他方のメモリセルＭＣ２に「１」のデータを記憶する。そして、この状態で、一方のメモリセルＭＣ１のトランジスタＴｒ１に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返した場合に、他方のメモリセルＭＣ２に記憶されたデータが破壊されるといったディスターブ不良の発生を防ぐことが可能である。
【００８１】
すなわち、一方のメモリセルＭＣ１に「０」のデータを記憶する場合、ビット線ＢＬにロー（Ｌｏｗ）レベルの電位を与えた状態で、一方のトランジスタＴｒ１をオン（ＯＮ）にする。これにより、一方のキャパシタＣａ１の下部電極２１にＬｏｗレベルの電位が与えられる。その後、一方のトランジスタＴｒ１をＯＦＦにすることで、一方のキャパシタＣａ１に「０」（Ｌｏｗレベル）のデータが蓄積される。
【００８２】
これ対して、他方のメモリセルＭＣ２に「１」のデータを記憶する場合、ビット線ＢＬにハイ（Ｈｉ）レベルの電位を与えた状態で、他方のトランジスタＴｒ２をＯＮにする。これにより、他方のキャパシタＣａ２の下部電極２１にＨｉレベルの電位が与えられる。その後、他方のトランジスタＴｒ２をＯＦＦにすることで、他方のキャパシタＣａ２に「１」（Ｈｉレベル）のデータが蓄積される。
【００８３】
この状態で、一方のメモリセルＭＣ１と同じワード線ＷＬ１を用いる他の活性領域６に配置されたメモリセルＭＣ１への動作を繰り返したとき、一方のトランジスタＴｒ１に対するＯＮ／ＯＦＦの動作が繰り返されることで、ワード線ＷＬ１にＨｉレベルの電位が繰り返し与えられることになる。
【００８４】
このとき、上述したように、一方のトランジスタＴｒ１のチャネル領域Ｓ１で誘起された電子ｅ−（図示せず）が、一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６とビットコンタクト用の溝部１２と接する活性領域６ｂとにわたって設けられた第１の不純物拡散層（ドレイン領域）１３にトラップされるため、他方のトランジスタＴｒ２を構成する第２の不純物拡散層１４ｂに到達することを防ぐことが可能である。したがって、上述した他方のキャパシタＣａ２に蓄積された「１」（Ｈｉレベル）のデータが「０」（Ｌｏｗレベル）のデータへと書き換えられるディスターブ不良の発生を防ぐことが可能である。
【００８５】
以上のように、本発明を適用した半導体装置１では、メモリセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ＤＲＡＭを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。
【００８６】
（半導体装置の製造方法）
次に、上記半導体装置１の製造方法について図３〜図１５を参照して説明する。
なお、図３〜図１５において、各図Ａは、上記半導体装置１を製造する際の各工程を順に示す平面図であり、各図Ｂは、同図Ａ中に示す切断線Ａ−Ａ’による断面図であり、各図Ｃは、同図Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【００８７】
上記半導体装置１を製造する際は、先ず、加工前の半導体基板２を用意し、この半導体基板２の表層に、例えば厚さ５ｎｍのパッド酸化シリコン膜（図示略）を形成する。半導体基板２には、例えばＢなどのＰ型不純物を所定濃度で含有するシリコン基板などを用いることができる。
【００８８】
次いで、このパッド酸化シリコン膜を介して、半導体基板２の表面の全面に、リンなどのＮ型不純物を所定の濃度でイオン注入する。これによって、図３Ｂ及び図３Ｃに示すように、半導体基板２の表面に上記第２の不純物拡散層１４ａ，１４ｂとなる不純物拡散領域１４を形成する。ここで、不純物拡散領域１４は、上記ゲート電極７ａ，７ｂの上面と同程度の深さとなるようにイオン注入する。なお、この不純物拡散領域１４は、後述するように活性領域６を各活性領域６ａ，６ｃに分断した際に、各活性領域６ａ，６ｃの上面（半導体基板２の表面２ａ）にそれぞれ第２の不純物拡散層１４ａ，１４ｂが形成されることとなる。
【００８９】
次に、図３Ａ〜図３Ｃに示すように、半導体基板２の表層に、第１の方向Ｘに延在する素子分離用の溝部３ａを第１の方向Ｘと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部３ａに素子分離絶縁膜４を埋め込み形成する。これにより、複数の素子分離領域５と、これら複数の素子分離領域５によって絶縁分離された複数の活性領域６とが、ストライプ状に交互に並んで形成される。素子分離絶縁膜４には、例えばシリコン酸化膜などを用いることができる。なお、素子分離用の溝部３ａは、例えば幅２６ｎｍ程度、深さ２８０ｎｍ程度とすることができる。
【００９０】
次に、図４Ａ〜図４Ｃに示すように、半導体基板２の表層に、第２の方向Ｙに延在する素子分離用の溝部３ｂを第２の方向Ｙと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部３ｂに素子分離絶縁膜４を埋め込み形成する。これにより、素子分離用の溝部３ａ，３ｂに埋め込まれた素子分離絶縁膜４（素子分離領域５）によって、島状に区画された複数の活性領域６が形成される。具体的に、この活性領域６は、平面視で矩形状を為すと共に、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで形成される。なお、素子分離用の溝部３ｂは、素子分離用の溝部３ａと同程度の幅及び深さとすることができる。
【００９１】
次に、図５Ａ〜図５Ｃに示すように、半導体基板２の面上に、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部３０ａを有するマスク層３０を形成する。具体的には、半導体基板２の面上に、マスク層３０となるシリコン酸化膜を成膜した後、この上にレジストを塗布し、このレジストをリソグラフィ（Ｌｉｔｈｏｇｒａｐｈｙ）技術によりパターニングしながら、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンを用いた異方性ドライエッチングによりシリコン酸化膜をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、シリコン酸化膜の上から除去されるが、このレジストパターンの形状がシリコン酸化膜にそのまま転写される。これにより、半導体基板２の面上に、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部３０ａを有するマスク層３０を形成することができる。なお、マスク層３０は、図２中の絶縁膜１０に対応するものである。
【００９２】
次に、図６Ａ〜図６Ｃに示すように、このマスク層３０を用いた異方性のドライエッチングにより、半導体基板２の表層をパターニングしながら、この半導体基板２の表層に複数の埋め込みゲート用の溝部８ａ，８ｂを形成する。この埋め込みゲート用の溝部８ａ，８ｂにより、活性領域６が３つの活性領域６ａ，６ｂ，６ｃに分断されると共に不純物拡散領域１４も分断され、各活性領域６ａ，６ｃの上面にそれぞれ第２の不純物拡散層１４ａ，１４ｂが形成される。なお、埋め込みゲート用の溝部８ａ，８ｂは、例えば幅２６ｎｍ程度、深さ１８０ｎｍ程度とすることができる。
【００９３】
また、埋め込みゲート用の溝部８ａ，８ｂを形成する際は、図６Ｃに示すように、活性領域６に形成される溝部８Ａよりも素子分離領域５に形成される溝部８Ｂの深さを深くする。これにより、埋め込みゲート用の溝部８ａ，８ｂの底面から活性領域６の一部が突き出したフィン部６Ａを形成することができる。
【００９４】
また、埋め込みゲート用の溝部８ａ，８ｂを形成する際は、マスク層３０の開口部３０ａから露出した素子分離領域５（素子分離絶縁膜４）を先にエッチングした後、活性領域６（半導体基板２）をエッチングする。これにより、フィン部６Ａの側面にエッチング残りが生じるのを回避することができる。埋め込みゲート用の溝部８ａ，８ｂを形成した段階でマスク層３０の基板表面からの厚さは、例えば２０ｎｍとなっている。
【００９５】
次に、図７Ａ〜図７Ｃに示すように、各埋め込みゲート用の溝部８ａ，８ｂから露出した活性領域６の表面を覆うように、ゲート絶縁膜９をマスク層３０が形成された半導体基板２の全面に亘って形成する。ゲート絶縁膜９には、例えば、ＣＶＤ法により形成される高温酸化シリコン膜や、高誘電率膜などを用いることができる。また、ゲート絶縁膜９としては、各埋め込みゲート用の溝部８ａ，８ｂから露出した活性領域６の表面を熱酸化させることによって、各溝部８ａ，８ｂから露出した活性領域６の表面を覆うシリコン酸化膜を形成してもよい。
【００９６】
次に、図７Ａ〜図７Ｃに示すように、ゲート絶縁膜９を介して各埋め込みゲート用の溝部８ａ，８ｂの底部に対して上方向から不純物をイオン注入する。これによって、各埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に、上記第１の不純物拡散層１３を構成する領域１３ａ，１３ｂを形成する。不純物としては、リンなどのＮ型不純物を所定の濃度でイオン注入することができる。
【００９７】
次に、埋め込みゲート用の溝部８ａ，８ｂに埋め込まれた状態で、マスク層３０が形成された半導体基板２の面上を覆う導電膜を形成する。その後、導電膜が成膜された面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨しながら、ストッパとなるマスク層３０の表面が露出するまで平坦化を行った後、この導電膜が所定の厚みとなるまでエッチバックを行う。これにより、図８Ａ〜図８Ｃに示すように、各埋め込みゲート用の溝部８ａ，８ｂに埋め込まれたゲート電極７ａ，７ｂ（ワード配線層ＷＬ１，ＷＬ２）が形成される。
【００９８】
なお、導電膜には、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）などの金属窒化膜やタングステン（Ｗ）などの金属膜から選択される単層膜、あるいはそれらを積層したものを用いることができる。
【００９９】
次に、図８Ａ〜図８Ｃに示すように、半導体基板２上の全面に亘って上記マスク絶縁膜１１となるシリコン窒化膜３１を成膜した後、このシリコン窒化膜３１が成膜された面をＣＭＰにより研磨して表面を平坦化する。これにより、マスク絶縁膜１１の上面は、半導体基板２の上面から例えば４０ｎｍの位置となる。マスク層３０の厚さを２０ｎｍとしているので、マスク層３０上のマスク絶縁膜１１の厚さは２０ｎｍとなっている。
【０１００】
次に、図９Ａ〜図９Ｃに示すように、半導体基板２の面上に、上記ビットコンタクト用の溝部１２を構成する上部溝３３に対応した位置に開口部３２ａを有する有機マスク層３２を形成する。具体的には、半導体基板２の面上にホトレジストを塗布し、このホトレジストをリソグラフィ技術によりパターニングすることにより、上記ビットコンタクト用の溝部１２に対応した位置に開口部を有するホトレジストパターンを形成する。なお、開口部３２ａの幅としては、例えば、５０ｎｍ程度とすることができる。
【０１０１】
次に、図９Ａ〜図９Ｃに示すように、この有機マスク層３２をマスクとして用いた異方性のドライエッチングにより、シリコン窒化膜３１及びマスク層３０をパターニングしながら、この半導体基板２の表層に複数のビットコンタクト用の溝部１２を構成する上部溝３３を形成する。
【０１０２】
ここで、上部溝３３を形成する際のドライエッチングの条件としては、具体的には例えば、エッチングガスとしては、四フッ化メタン（ＣＦ４）とトリフルオロメタン（ＣＨＦ３）との混合ガスを用いる。これらのガスの混合比は、ＣＦ４：ＣＨＦ３＝９９：１〜５０：５０の範囲とすることが好ましい。また、処理圧力は、例えば、５〜１５Ｐａの範囲とすることが好ましい。また、ＲＦパワーは、例えば、３００〜１０００Ｗの範囲とすることが好ましい。このようなエッチング条件を用いることにより、シリコン窒化膜３１及びマスク層３０を貫通して、活性領域６ｂの表面を露出させる上部溝３３を形成する際に、深さ方向に向かって幅狭となるように（すなわち、上端開口部３３ａから下端開口部３３ｂに向かってその幅が一定の割合で漸次縮小されるように）形成することができる。これにより、上部溝３３の側面３３ｃが傾斜面とすることができる。なお、上部溝３３の幅としては、例えば、上端開口部３３ａにおいては５０ｎｍ程度、下端開口部３３ｃにおいては３０ｎｍ程度とすることができる。
【０１０３】
次に、図９Ａ〜図９Ｃに示すように、上部溝３３から露出する活性領域６ｂの表面に、下部溝３４を形成するための前処理として、クリーニング処理を行う。このクリーニング処理条件としては、具体的には例えば、クリーニングガスとして四フッ化メタン（ＣＦ４）とアルゴン（Ａｒ）との混合ガスを用いる。これらのガスの混合比は、ＣＦ４：Ａｒ＝１：４〜１：７の範囲とすることが好ましい。また、処理圧力は、例えば、０．５Ｐａ程度とすることが好ましく、ＲＦパワーは、例えば、３００Ｗ程度とし、バイアスパワーは、例えば５０Ｗとすることが好ましい。
【０１０４】
次に、図１０Ａ〜図１０Ｃに示すように、シリコン窒化膜３１（マスク絶縁膜１１）に形成した上部溝３３（の下端開口部３３ｂ）から露出する活性領域６ｂを異方性のドライエッチングによりパターニングしながら、この半導体基板２の表層に複数のビットコンタクト用の溝部１２を構成する下部溝３４を形成する。これにより、上部溝３３及び下部溝３４から構成されるビットコンタクト用の溝部１２が形成されることとなる。
【０１０５】
ここで、下部溝３４を形成する際のドライエッチングの条件としては、具体的には例えば、エッチングガスとしては、臭化水素（ＨＢｒ）と、窒素（Ｎ２）又は酸素（Ｏ２）との混合ガスを用いる。これらのガスの混合比は、窒素を用いる場合には臭化水素に対して５〜２０％の範囲とし、酸素を用いる場合には臭化水素に対して１〜５％の範囲とすることが好ましい。また、ＲＦパワーは、例えば、８００〜１０００Ｗの範囲とし、バイアスパワーは、例えば５０〜３００Ｗの範囲とすることが好ましい。また、処理圧力は、例えば、０．５〜１００Ｐａの範囲とすることが好ましい。
【０１０６】
ここで、圧力が０．５Ｐａ未満であると、活性領域６ｂのシリコンエッチングを行う際に、開口部が塞がってしまう、又は開口できなくなってしまうために好ましくない。一方、圧力が１００Ｐａを超えると、図１０Ａ中に示す活性領域６の延在方向に沿った線分Ａ−Ａ’において断面視した際に（すなわち、図１０Ｂに示すように）、深さ方向に向かって幅狭となるように（すなわち、上端開口部３４ａから底部３４ｂ（１２Ｂ）に向かってその幅が一定の割合で漸次縮小されるように）形成することができないために好ましくない。これに対して、圧力が上記範囲内であれば、下部溝３４の側面３４ｃを傾斜面（すなわち、上記線分Ａ−Ａ’において断面視した際の形状をＵ字状）とすることができる。
【０１０７】
なお、下部溝３４の底部３４ｂの半導体基板２の表面２ａからの深さとしては、例えば、３０〜１８０ｎｍの範囲とすることが好ましい。
【０１０８】
また、下部溝３４の形成の際に、活性領域６ｂには、スペーサー部３５が当該下部溝３４の周囲を取り囲むように形成されることとなる。
【０１０９】
本実施形態の半導体装置の製造方法では、図９Ａ〜図９Ｃに示す上部溝３３の形成及び基板表面のクリーニング処理から図１０Ａ〜図１０Ｃに示す下部溝３４の形成までを、同一のエッチング装置を用いて連続して処理することができる。
【０１１０】
次に、図１１Ａ〜図１１Ｄに示すように、ビットコンタクト用の溝部１２の底部、具体的には、下部溝３４の側面３４ｃ及び底部３４ｂに接する活性領域６ｂに対して上方向から不純物をイオン注入することによって、不純物が拡散された領域１３ｃを形成する。不純物としては、リンなどのＮ型不純物を所定の濃度でイオン注入することができる。次いで、基板全体を、例えば１０００℃、１０秒の条件で熱処理することにより、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に形成した領域１３ａ，１３ｂと、当該ビットコンタクト用の溝部１２の底部１２Ｂに形成した領域１３ｃと、を結合させる。このようにして、不純物が拡散された領域１３ａ、１３ｂ、１３ｃが一体化された第１の不純物拡散層１３を形成する。
【０１１１】
次に、ビットコンタクト用の溝部１２を埋め込むように、マスク絶縁膜１１が形成された半導体基板２の上面を覆う不純物含有シリコン膜をＣＶＤ法により形成する。具体的には、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとして、温度５００〜６００℃の大気圧以下の雰囲気中で形成する。シリコン膜中に含有される不純物（リン）濃度は５×１０２０〜１×１０２１（ａｔｏｍｓ／ｃｍ３）とする。
【０１１２】
次いで、マスク絶縁膜１１の上面に形成されている不純物含有シリコン膜をＣＭＰ法により除去し、ビットコンタクト用の溝部１２を不純物含有シリコン膜で埋設し、図１２Ａ〜図１２Ｃに示すように、不純物含有シリコン膜からなるビットコンタクトプラグ１７を形成する。なお、ビットコンタクトプラグ１７の上面はマスク絶縁膜１１の上面と面一となっている。
【０１１３】
次に、基板表面全体にチタン（Ｔｉ）を形成した後、窒化チタン（ＴｉＮ）を積層形成する。次いで、タングステンシリサイド（ＷＳｉ２）及びタングステン（Ｗ）をさらに積層してＴｉ／ＴｉＮ／ＷＳｉ２／Ｗからなる金属積層膜３６を形成する。次いで、この金属積層膜３６の上面を覆うように、ビット線ＢＬ上を覆うカバー膜１５となる窒化シリコン膜を形成する。次に、リスグラフィとドライエッチング法により窒化シリコン膜エッチングすることにより、図１２Ａ〜図１２Ｃに示すように、Ｙ方向に垂直な方向に延在するカバー膜１５を形成する。
【０１１４】
より具体的には例えば、上記のチタンとＴｉＮの積層形成は、温度が例えば５５０℃のＣＶＤ法により同一成膜装置で連続的に形成する。最初に四塩化チタン（ＴｉＣｌ４）を供給することによりチタンを成膜する。続いて、四塩化チタンに加えてアンモニア（ＮＨ３）を同時に供給し厚さが厚さ５〜１０ｎｍのＴｉＮを形成する。シリコン上に成膜されたチタンは、温度５５０℃では、成膜と同時にチタンシリサイドに連続的に変換される。したがって、ビット線コンタクトプラグ３６ａの上面に成膜されたチタンは、成膜後の段階では厚さが３〜５ｎｍのチタンシリサイドに変換されている。なお、マスク絶縁膜１１の上面に形成されたチタンはシリサイドには変化しない。
【０１１５】
次に、タングステンシリサイド及びタングステンは、ＣＶＤ法でも形成することができるが、スパッタ法で形成することが好ましい。スパッタ法で形成したタングステンシリサイド及びタングステン膜は、より緻密で抵抗が低く、且つ剥がれにくい膜となるために好ましい。なお、これらの膜も大気に曝すことなく同一装置内で連続的に形成することが好ましい。また、タングステンシリサイド膜は３〜５ｎｍ、タングステン膜は１０〜３０ｎｍの厚さとなるように形成することが好ましい。
【０１１６】
次に、カバー膜１５となる窒化シリコン膜は、例えばプラズマＣＶＤ法により形成する。また、その厚さは、例えば、１００〜４００ｎｍとすることが好ましい。
【０１１７】
次に、図１３Ａ〜図１３Ｃに示すように、ビット線パターンを形成しているカバー膜１５をマスクとして用い、タングステン膜、タングステンシリサイド膜、窒化チタン膜、チタン膜を順次エッチングすることにより、金属積層膜３６をパターニングする。これにより、ビット線ＢＬを構成する金属積層膜からなる金属配線３６ａを形成することができる。次いで、カバー膜１５を含むパターニングされた金属配線３６ａの側面に酸窒化シリコン膜からなるサイドウォール絶縁膜１６を形成することにより、ビット線ＢＬを形成する。
【０１１８】
ここで、隣接するビット線ＢＬ間において、上部溝３３内に埋設された不純物含有シリコン膜の上面が露出することとなる。そこで、図１３Ａに示すように、ビット線ＢＬをマスクとして、露出されたこれらの不純物含有シリコン膜を素子分離領域５が露出するまでエッチングして除去することにより、ビットコンタクト１７を分離する。これにより、各々独立した配線となるビット線ＢＬが形成される。
【０１１９】
その後は、図示を一部省略するものの、第１の層間絶縁膜１８を形成した後、第２の不純物拡散層１４ａ，１４ｂの直上に、絶縁膜１０、マスク絶縁膜１１及び第１の層間絶縁膜１８を貫通する容量コンタクトホール１９ａ，１９ｂを形成する。そして、この容量コンタクトホール１９ａ，１９ｂに埋め込まれた容量コンタクトプラグ２０ａ，２０ｂを形成し、更に、各容量コンタクトプラグ２０ａ，２０ｂの直上に、下部電極２１を形成する（図１４を参照）。
【０１２０】
次に、下部電極２１を絶縁分離する第２の層間絶縁膜２４と、容量絶縁膜２２と、上部電極２３とを順に積層したキャパシタＣａを形成する。そして、上部電極２３が形成された面上に、その全面を覆う第３の層間絶縁膜２５と、この第３の層間絶縁膜２５上に上部配線層２６と、この上部配線層２６が形成された面を覆う表面保護膜２７とを形成する（図１５を参照）。
以上の工程を経ることによって、上記図１及び図２に示す半導体装置１を製造することができる。
【０１２１】
以上のように、本発明によれば、上述したトランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、メモリセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ディスターブ不良の発生を防ぎつつ、ＤＲＡＭを正常に動作させることが可能な信頼性の高い半導体装置１を適切に製造することが可能である。
【０１２２】
また、本発明によれば、ビットコンタクトプラグ１７を形成する際、ビットコンタクト用の溝部１２をドライエッチングによって深さ方向に向かって幅狭にする構成としているため、埋め込みワード線であるゲート電極７ａ，７ｂ及びゲート酸化膜９との接触を避けつつ、拡散領域６ｂの埋め込みゲート用の溝部８ａ，８ｂの底部付近まで掘り込むことができる。これにより、低エネルギーのイオン注入によって深い位置に不純物が拡散された領域１３ｃを形成することができると共にビットコンタクト用の溝部１２の底部と埋め込みゲート用の溝部８ａ，８ｂの底部との距離を短くなるため、これらの不純物が拡散された領域１３ａ，１３ｂ，１３ｃが結合された第１の不純物拡散領域１３を容易に形成することが可能となる。
【０１２３】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
具体的に、本発明では、例えば図１６に示すように、図１に示す線分Ａ−Ａ’に沿って断面視した際に、下部溝２３４の形状を断面視Ｕ字状となるような構成とすることも可能である。すなわち、上記実施形態で説明した下部溝３４と異なり、下部溝２３４を深さ方向に向かって幅狭とする際に、下部溝２３４の側面が湾曲面となるように形成する。下部溝２３４の側面が湾曲面となるように形成するには、下部溝２３４を形成するドライエッチングに塩素と酸素の混合ガスプラズマを用いることができる。このような下部溝２３４と上部溝３３とにより、ビットコンタクト用の溝部２１２を構成とすることによっても、上記実施形態のビットコンタクト用の溝部１２と同様の効果を得ることが可能である。
【０１２４】
また、上記実施形態の半導体装置１では、ビットコンタクト用の溝部１２を構成する上部溝３３の側面３３ｃと下部溝３４の側面３４ｃとが同一の傾斜角度を有しており、ビットコンタクト用の溝部の側面が全体として傾斜面となっている例を示しているがこれに限定されるものではない。上部溝３３の側面３３ｃの傾斜と下部溝３４の側面３４ｃの傾斜とが異なり、ビットコンタクト用の溝部の側面が連続する傾斜面となる構成であってもよい。
【０１２５】
また、上記実施形態では、第１の不純物拡散層１３を構成する領域１３ｃを形成する際に、ビットコンタクト用の溝部１２の上方向からイオン注入によって行ったが、ビットコンタクトプラグ１７を構成するＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜を用い、ビットコンタクト用の溝部１２にＤＯＰＯＳ膜を埋め込み形成した後に、このＤＯＰＯＳ膜中に含まれる不純物をビットコンタクト用の溝部１２の側面及び底面に接する拡散領域６ｂに拡散させる方法を用いることができる。このように、本実施形態のビットコンタクト用の溝部１２の構成によれば、ドープされたポリシリコンをビットコンタクトプラグに用いる場合でも、熱処理でのポリシリコンからの不純物の染み出しにより埋め込み電極用の溝部８ａ，８ｂの底部付近まで十分に拡散することが可能である。
【０１２６】
なお、不純物含有ポリシリコン膜は、ＣＶＤ法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。
【０１２７】
また、上記実施形態の半導体装置１は、ビットコンタクトプラグ１７として不純物含有シリコン膜（ＤＯＰＯＳ膜）を用いる構成であるが、金属膜を用いて構成しても良い。
【０１２８】
また、ビットコンタクトプラグ１７として、金属膜及びＤＯＰＯＳ膜のいずれを用いる場合であっても、マスク絶縁膜１１上のビット線ＢＬは、ポリシリコン膜を含まないフルメタルで構成することが好ましい。これにより、ポリシリコン膜を含むポリメタル構造にと比較して、ビット線寄生容量を低減でき、ＤＲＡＭの高速動作に有利となる効果が得られる。
【産業上の利用可能性】
【０１２９】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１３０】
１…半導体装置（ＤＲＡＭ）
２…半導体基板
３ａ，３ｂ…素子分離用の溝部
４…素子分離絶縁膜
５…素子分離領域
６（６ａ，６ｂ，６ｃ）…活性領域
７ａ，７ｂ…ゲート電極
８ａ，８ｂ…埋め込みゲート用の溝部
９…ゲート絶縁膜
１０…絶縁膜
１１…マスク絶縁膜
１２…ビットコンタクト用の溝部
１２Ａ…開口部
１２Ｂ…底部
１３…第１の不純物拡散層
１３ａ，１３ｂ，１３ｃ…不純物が拡散された領域
１４ａ，１４ｂ…第２の不純物拡散層
１５…カバー膜
１６…サイドウォール絶縁膜
１７…ビットコンタクトプラグ
１８…第１の層間絶縁膜
１９ａ，１９ｂ…容量コンタクトホール
２０ａ，２０ｂ…容量コンタクトプラグ
２１…下部電極
２２…容量絶縁膜
２３…上部電極
２４…第２の層間絶縁膜
２５…第３の層間絶縁膜
２６…配線層
３３…上部溝
３４…下部溝
３５…スペーサー部
ＭＣ１，ＭＣ２…メモリセル
Ｔｒ１，Ｔｒ２…選択用トランジスタ
Ｃａ１，Ｃａ２…キャパシタ
ＷＬ１，ＷＬ２…ワード配線層（ワード線）
ＢＬ…ビット配線層（ビット線）
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置の微細化が進められている。これにより、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大して、トランジスタの閾値電圧（Ｖｔ）が低下するという問題が発生する。
また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）を用いて、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を回避するための構造として、特許文献１，２には、半導体基板の主面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（「リセスチャネルトランジスタ」ともいう）が開示されている。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となり、最小加工寸法が６０ｎｍ以下の微細なセルを有したＤＲＡＭが実現可能となる。
【０００４】
また、特許文献２には、半導体基板に隣り合うように形成された２つの溝と、該溝のそれぞれにゲート絶縁膜を介して形成されたゲート電極と、２つのゲート電極間に位置する半導体基板の主面に形成され、２つのゲート電極に対して共通の不純物拡散領域である第１の不純物拡散領域と、２つのゲート電極の素子分離領域側に位置する半導体基板の主面に形成された第２の不純物拡散領域と、を備えたＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１，２に記載されたトレンチゲート型トランジスタを有するＤＲＡＭでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の３面に形成される構成となっている。
発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、ＤＲＡＭの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する３面に形成されるためにチャネル抵抗が高くなることに起因している。
【０００７】
また、トレンチゲートの配設ピッチが狭くなると、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉してしまい、独立してトランジスタを動作させることができないという問題も明らかとなった。
この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。
【０００８】
さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成されるため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、ＤＲＡＭの製造自体が困難になるという問題も発生する。
したがって、トレンチを利用するトランジスタを備えたＤＲＡＭであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、基板の表層に設けられた素子分離用の溝部と、
前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって設けられた素子分離領域と、
前記素子分離領域によって絶縁分離された複数の活性領域と、
前記基板の表層に前記活性領域と交差する方向に延在して設けられると共に、各活性領域を分断するように２つずつ並んで設けられた埋め込みゲート用の溝部と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、
前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように設けられたゲート電極と、
前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うように設けられたマスク絶縁膜と、
前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜の上面に開口部を有し、前記中央部に位置する活性領域に底部を有すると共に前記開口部から前記底部に向かって漸次幅が縮小されたビットコンタクト用の溝部と、
前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、当該ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第１の不純物拡散層と、
前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散されて設けられた第２の不純物拡散層と、
前記ビットコンタクト用の溝部に埋め込まれると共に前記第１の不純物拡散層と接続されたビットコンタクトプラグと、
前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して設けられると共に、前記ビットコンタクトプラグと接続されたビット線と、を備える。
【発明の効果】
【００１０】
本発明の半導体装置によれば、中央部に位置する活性領域に底部を有し、深さ方向に向かって漸次幅が縮小されたビットコンタクト用の溝部を設けるとともに、ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第１の不純物拡散層を設けることにより、活性領域中の第１の不純物拡散層及び第２の不純物拡散層が形成された領域を除く、ゲート用の溝部の第２の不純物拡散層が形成された側の側面のみにそれぞれチャネル領域が形成されるため、ゲート用の溝部の底面及び両側面の３面にチャネル領域が形成される従来の半導体装置と比較してチャネル抵抗を低くすることが可能となる。これにより、トランジスタのオン電流を充分確保することができる。
【００１１】
また、隣接する一対のゲート用の溝部の間の活性領域を第１の不純物拡散層とすることで、ゲート用の溝部間にチャネル領域が形成されることがない。これにより、ゲート用の溝部の配設ピッチを狭くした場合において、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉することがなくなるため、独立して各トランジスタを動作させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明を適用した一実施形態に係る半導体装置の一部を透過して示す平面図である。
【図２】図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図３Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図３Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図３Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図３Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図４Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図４Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図４Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図４Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図５Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図５Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図５Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図５Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図６Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図６Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図６Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図６Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図７Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図７Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図７Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図７Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図８Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図８Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図８Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図８Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図９Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図９Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図９Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図９Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１０Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１０Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１０Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１０Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１１Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１１Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１１Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１１Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１２Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１２Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１２Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１２Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１３Ａ】上記実施形態に係る半導体装置の製造工程を説明するための本工程における平面図である。
【図１３Ｂ】上記実施形態に係る半導体装置の製造工程を説明するための図１３Ａ中に示す切断線Ａ−Ａ’による断面図である。
【図１３Ｃ】上記実施形態に係る半導体装置の製造工程を説明するための図１３Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【図１４】上記実施形態に係る半導体装置の製造工程を説明するための図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図１５】上記実施形態に係る半導体装置の製造工程を説明するための図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図１６】不純物拡散層の別の形成方法を説明するための断面図である。
【図１７Ａ】従来の半導体装置の一部を透過して示す平面図である。
【図１７Ｂ】図１７Ａ中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【発明を実施するための形態】
【００１３】
ところで、ＤＲＡＭを構成する半導体装置の中には、例えば図１７Ａ及び図１７Ｂに示すように、１つの活性領域に２つのメモリセルが配置されたものがある。なお、図１７Ａは、この半導体装置の一部を透過して示す平面図、図１７Ｂは、図Ａ中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【００１４】
具体的に、この半導体装置は、半導体基板１０１の表層に素子分離用の溝部１０２を形成し、この素子分離用の溝部１０２に素子分離絶縁膜１０３を埋め込むことによって形成された素子分離領域１０４と、この素子分離領域１０４によって絶縁分離された複数の活性領域１０５とを有している。
【００１５】
また、半導体基板１０１の表層には、複数の埋め込みゲート用の溝部１０６ａ，１０６ｂが活性領域１０５と交差する方向Ｙ’に延在して形成されている。これら複数の埋め込みゲート用の溝部１０６ａ，１０６ｂは、各活性領域１０５を分断するように２つずつ並んで設けられている。
【００１６】
半導体装置は、各埋め込みゲート用の溝部１０６ａ，１０６ｂから露出した活性領域１０５の表面を覆うゲート絶縁膜１０７と、各埋め込みゲート用の溝部１０６ａ，１０６ｂに順に埋め込まれたワード線配線層（ワード線）ＷＬ１’，ＷＬ２’（ゲート電極１０８ａ，１０８ｂ）及びキャップ絶縁膜１０９とを有している。ワード線配線層ＷＬ１’，ＷＬ２’は、各埋め込みゲート用の溝部１０６ａ，１０６ｂに埋め込まれた状態で、ゲート絶縁膜１０７を介して活性領域１０５を跨ぐように形成されている。これにより、１つの活性領域１０５を横切る２つのワード線配線層ＷＬ１’，ＷＬ２’は、各トランジスタＴｒ１’，Ｔｒ２’のゲート電極１０８ａ，１０８ｂとして機能することになる。
【００１７】
半導体装置は、上記２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、トランジスタＴｒ１’，Ｔｒ２’のドレイン領域として機能する第１の不純物拡散層１１０と、この中央部を挟んだ両側に位置する活性領域１０５ａ，１０５ｃに、それぞれトランジスタＴｒ１’，Ｔｒ２’のソース領域として機能する第２の不純物拡散層１１１ａ，１１１ｂとを有している。これら第１及び第２の不純物拡散層１１０，１１１ａ，１１１ｂは、上記ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで、各活性領域１０５ａ，１０５ｂ，１０５ｃに不純物を拡散させることによって形成されている。
【００１８】
半導体基板１０１の上には、この半導体基板１０１の表面１０１ａを覆う層間絶縁膜１１２が形成されている。そして、第１の不純物拡散層１１０は、この層間絶縁膜１１２に形成されたビットコンタクトホール１１３に埋め込まれたビットコンタクトプラグ１１４と電気的に接続されている。一方、第２の不純物拡散層１１１ａ，１１１ｂは、この層間絶縁膜１１２に形成された容量コンタクトホール１１５ａ，１１５ｂに埋め込まれた容量コンタクトプラグ１１６ａ，１１６ｂと電気的に接続されている。
【００１９】
半導体装置は、半導体基板１０１の表面１０１ａよりも上方に位置して、上記ワード配線層ＷＬ１’，ＷＬ２’と直交する方向Ｘ’に延在して形成された複数のビット配線層１１７（ビット線ＢＬ’）を有している。これら複数のビット線ＢＬ’は、各活性領域１０５の中央部分（活性領域１０５ｂ）を順次通過することによって、上記ビットコンタクトプラグ１１４と電気的に接続されている。これにより、１つの活性領域１０５に配置された２つのトランジスタＴｒ１’，Ｔｒ２’は、１つのビット線ＢＬ’を共有することなる。
【００２０】
半導体装置は、層間絶縁膜１１２の面上に形成された複数のキャパシタＣａ１’，Ｃａ２’を有している。これら複数のキャパシタＣａ１’，Ｃａ２’は、下部電極１１８、容量絶縁膜及び上部電極（共に図示せず。）から構成されるものであり、その下部電極１１８が上記容量コンタクトプラグ１１６ａ，１１６ｂと電気的に接続されている。これにより、１つの活性領域１０５に配置された２つのトランジスタＴｒ１’，Ｔｒ２’は、それぞれに接続されたキャパシタＣａ１’，Ｃａ２’と共に、ＤＲＡＭのメモリセルＭＣ１’，ＭＣ２’を構成することになる。
【００２１】
上述した従来の半導体装置では、１つの活性領域１０５に２つのトランジスタＴｒ１’，Ｔｒ２’が構成されている。
【００２２】
すなわち、一方のトランジスタＴｒ１’は、活性領域１０５を分断する２つの埋め込みゲート用の溝部１０６ａ，１０６ｂのうち、一方の埋め込みゲート用の溝部１０６ａにゲート絶縁膜１０７を介して埋め込まれた一方のゲート電極１０８ａと、２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１１０と、中央部を挟んだ一方側に位置する活性領域１０５ａに、ゲート電極１０８ａの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１１１ａとを備えて構成される。
【００２３】
一方のトランジスタＴｒ１’では、一方の埋め込みゲート用の溝部１０６ａの両側面及び底面の３面に亘ってチャネル領域Ｓ１’が形成される。
【００２４】
同様に、他方のトランジスタＴｒ２’は、活性領域１０５を分断する２つの埋め込みゲート用の溝部１０６ａ，１０６ｂのうち、他方の埋め込みゲート用の溝部１０６ｂに埋め込まれた他方のゲート電極１０８ｂと、２つの埋め込みゲート用の溝部１０６ａ，１０６ｂによって分断された３つの活性領域１０５ａ，１０５ｂ，１０５ｃのうち、中央部に位置する活性領域１０５ｂに、ゲート電極１０８ａ，１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層（ドレイン領域）１１０と、中央部を挟んだ他方側に位置する活性領域１０５ｃに、ゲート電極１０８ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１１１ｂとを備えて構成される。
【００２５】
他方のトランジスタＴｒ２’では、他方の埋め込みゲート用の溝部１０６ｂの両側面及び底面との３面に亘ってチャネル領域Ｓ２’が形成される。
【００２６】
ところで、上述した従来の半導体装置では、メモリセル寸法の縮小化によって、１つの活性領域１０５に配置された２つのメモリセルＭＣ１’，ＭＣ２’の間隔が益々狭くなってきている。このため、ＤＲＡＭを動作させた際に、隣接する一方のメモリセルＭＣ１’（ＭＣ２’）の動作状態によりもう一方のメモリセルＭＣ２’（ＭＣ１’）の記憶状態が変化することに起因したディスターブ不良を発生させることがあった。
【００２７】
例えば、１つの活性領域１０５に配置された２つのメモリセルＭＣ１’，ＭＣ２’のうち、一方のメモリセルＭＣ１’に「０」のデータと、他方のメモリセルＭＣ２’に「１」のデータを記憶する。そして、この状態で、一方のメモリセルＭＣ１’のトランジスタＴｒ１’に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返した場合に、他方のメモリセルＭＣ２’に記憶されたデータが破壊されるといったディスターブ不良が発生することがある。
【００２８】
本発明者は、このようなディスターブ不良が発生する原因について検討したところ、以下のような知見を得るに至った。すなわち、一方のメモリセルＭＣ１’に「０」のデータを記憶する場合、ビット線ＢＬ’にロー（Ｌｏｗ）レベルの電位を与えた状態で、一方のトランジスタＴｒ１’をオン（ＯＮ）にする。これにより、一方のキャパシタＣａ１’の下部電極１１８にＬｏｗレベルの電位が与えられる。その後、一方のトランジスタＴｒ１’をＯＦＦにすることで、一方のキャパシタＣａ１’に「０」（Ｌｏｗレベル）のデータが蓄積される。
【００２９】
これ対して、他方のメモリセルＭＣ２’に「１」のデータを記憶する場合、ビット線ＢＬ’にハイ（Ｈｉ）レベルの電位を与えた状態で、他方のトランジスタＴｒ２’をＯＮにする。これにより、他方のキャパシタＣａ２’の下部電極１１８にＨｉレベルの電位が与えられる。その後、他方のトランジスタＴｒ２’をＯＦＦにすることで、他方のキャパシタＣａ２’に「１」（Ｈｉレベル）のデータが蓄積される。
【００３０】
この状態で、一方のメモリセルＭＣ１’と同じワード線ＷＬ１’を用いる他の活性領域１０５に配置されたメモリセルＭＣ１’への動作が繰り返されると、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作が繰り返されることで、ワード線ＷＬ１’にＨｉレベルの電位が繰り返し与えられることになる。
【００３１】
このとき、図１７Ｂに示すように、一方のトランジスタＴｒ１’のチャネル領域Ｓ１’で誘起された電子（ｅ−）が、隣接する他方のトランジスタＴｒ２’の第２の不純物拡散層１１１ｂへと引き寄せられることがある。これは「１」のデータが蓄積されたキャパシタＣａ２’の下部電極１１８にＨｉレベルの電位が与えられているためである。そして、第２の不純物拡散層１１１ｂに到達した電子（ｅ−）が下部電極１１８に負の電荷を与えることによって、上述した他方のキャパシタＣａ２’に蓄積された「１」（Ｈｉレベル）のデータが「０」（Ｌｏｗレベル）のデータへと書き換えられるディスターブ不良が発生することがわかった。
【００３２】
このディスターブ不良の発生は、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作が繰り返される回数に依存して高くなる。例えば、一方のトランジスタＴｒ１’に対するＯＮ／ＯＦＦの動作を繰り返したときに、１万回に１回程度の頻度でディスターブ不良が発生することがわかった。したがって、１０万回の繰り返し動作では、１０個程度のメモリセルにデータの破壊が生じることになる。
【００３３】
また、このディスターブ不良の発生は、図１７Ａに示すように、１つの活性領域１０５を横切る２つのワード配線層ＷＬ１’，ＷＬ２’の間隔が７０ｎｍ程度と比較的大きかった場合には、問題とはならなかったものの、メモリセル寸法の縮小化により間隔が５０ｎｍ程度まで小さくなることによって、問題がより顕在化してきている。
【００３４】
１つの活性領域１０５に配置された２つのメモリセルＭＣ１’，ＭＣ２’は、本来はそれぞれ独立してデータを記憶しなければならない。しかしながら、上述したディスターブ不良が発生した場合、半導体装置（ＤＲＡＭ）の正常な動作が阻害されるため、その信頼性が低下するといった問題が発生してしまう。
【００３５】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３６】
（半導体装置）
先ず、図１及び図２に示すように、本発明を適用した実施形態の一例である半導体装置１の構造について説明する。なお、図１は、この半導体装置１の一部を透過して示す平面図、図２は、図１中に示す半導体装置１の切断線Ａ−Ａ’による断面図である。
【００３７】
本発明を適用した半導体装置１は、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板（基板）２の面内に、複数のメモリセルＭＣ１，ＭＣ２がマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリセルＭＣ１，ＭＣ２の動作を制御するための回路等が形成される周辺回路領域とを備えている。
【００３８】
また、セルアレイ領域に配置されるメモリセルＭＣ１，ＭＣ２は、選択用トランジスタＴｒ１，Ｔｒ２と、この選択用トランジスタＴｒ１，Ｔｒ２のソース・ドレインの何れか一方と電気的に接続されるキャパシタＣａ１，Ｃａ２とから概略構成されている。
【００３９】
具体的に、この半導体装置１のセルアレイ領域には、半導体基板２の表層に素子分離用の溝部３ａ，３ｂを形成し、この溝部３ａ，３ｂに素子分離絶縁膜４を埋め込むことによって形成された素子分離領域５と、この素子分離領域５によって絶縁分離された複数の活性領域６とが設けられている。
【００４０】
このうち、素子分離領域５は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれるものであり、第１の方向Ｘに延在する溝部３ａと、この第１の方向Ｘと交差する第２の方向Ｙに延在する溝部３ｂとに素子分離絶縁膜４を埋め込むことによって、隣接する活性領域６の間を絶縁分離している。
【００４１】
一方、活性領域６は、半導体基板２の一部からなり、素子分離用の溝部３ａ，３ｂに埋め込まれた素子分離絶縁膜４（素子分離領域５）によって、島状に区画形成されている。具体的に、活性領域６は、平面視で矩形状を為しており、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられている。
【００４２】
ここで、上記図１に示す半導体装置１では、セルサイズが６Ｆ２（Ｆは最小加工寸法）となるレイアウトを採用しており、１つの活性領域６に２つ（２ビット）のメモリセルＭＣ１，ＭＣ２が配置された構造となっている。このため、各活性領域６には、２つの選択用トランジスタＴｒ１，Ｔｒ２が配置されている。
【００４３】
具体的に、この半導体装置１のセルアレイ領域には、第２の方向Ｙに延在されたストライプ状のワード配線層（ワード線）ＷＬ１，ＷＬ２が、第２の方向Ｙと直交する方向に間隔を空けて複数並んで設けられている。これら複数のワード配線層ＷＬ１，ＷＬ２は、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能するものであり、各活性領域６を横切るように２つずつ並んで設けられている。
【００４４】
また、選択用トランジスタＴｒ１，Ｔｒ２は、ゲート電極７ａ，７ｂが半導体基板２の表面２ａよりも下方に位置することによって、いわゆる埋め込みゲート型のチャネル構造を有している。
【００４５】
すなわち、半導体基板２の表層には、複数の埋め込みゲート用の溝部８ａ，８ｂが活性領域６と交差する方向（第２の方向）Ｙに延在して形成されている。これら複数の埋め込みゲート用の溝部８ａ，８ｂは、各活性領域６を分断するように２つずつ並んで設けられている。
【００４６】
そして、ワード配線層ＷＬ１，ＷＬ２は、この埋め込みゲート用の溝部８ａ，８ｂに埋め込まれると共に、この溝部８ａ，８ｂから露出した活性領域６の表面を覆うゲート絶縁膜９を介して活性領域６を跨ぐように形成されている。これにより、ワード配線層ＷＬ１，ＷＬ２は、選択用トランジスタＴｒ１，Ｔｒ２のゲート電極７ａ，７ｂとして機能することになる。
【００４７】
半導体基板２の表層には、絶縁膜１０とマスク絶縁膜１１とが積層して設けられている。このマスク絶縁膜１１は、ゲート電極７ａ，７ｂの上面を保護するキャップ絶縁膜として機能するように、埋め込みゲート用の溝部８ａ，８ｂに埋め込まれた状態で設けられている。
【００４８】
また、マスク絶縁膜１１及び半導体基板２の表層には、ビットコンタクト用の溝部１２が埋め込みゲート用の溝部８ａ，８ｂと平行な方向（第２の方向）Ｙに延在して形成されている。このビットコンタクト用の溝部１２は、上記２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂをまたぐように形成されている。
【００４９】
ビットコンタクト用の溝部１２は、マスク絶縁膜１１の上面１１ａに開口部１２Ａを有し、中央部に位置する活性領域６ｂに底部１２Ｂを有するように形成されている。なお、ビットコンタクト用の溝部１２の底部１２Ｂは、その深さがゲート電極７ａ，７ｂの上面と埋め込みゲート用の溝部８ａ，８ｂの底部との間程度となるように設けられている。
【００５０】
また、ビットコンタクト用の溝部１２は、深さ方向に向かって漸次幅が狭くなっている。すなわち、開口部１２Ａから底部１２Ｂに向かってその幅が漸次縮小されるように形成されている。
【００５１】
より具体的には、ビットコンタクト用の溝部１２は、マスク絶縁膜１１の上面１１ａから半導体基板２の表面２ａの高さにわたって形成された上部溝３３と、半導体基板２の表面２ａの高さから中央部に位置する活性領域６ｂにわたって形成された下部溝３４と、から構成されている。
【００５２】
上部溝３３は、埋め込みゲート用の溝部８ａ，８ｂと平行な方向（第２の方向）Ｙに延在して形成されている。このビットコンタクト用の溝部１２は、上記２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂをまたぐように形成されている。
【００５３】
また、上部溝３３は、マスク絶縁膜１１の上面１１ａに、ビットコンタクト用の溝部１２の開口部１２Ａを構成する上端開口部３３ａを有し、半導体基板２の表面２ａの高さに下端開口部３３ｂを有するように形成されている。そして、上端開口部３３ａから下端開口部３３ｂに向かってその幅が一定の割合で漸次縮小されるように形成されている。これにより、上部溝３３の側面３３ｃが傾斜面となっている。
【００５４】
なお、上部溝３３の下端開口部３３ｂの幅は、中央部に位置する活性領域６ｂの上面がほぼ露出する程度であることが好ましいが、特に限定されるものではない。したがって、下端開口部３３ｂの幅は、活性領域６ｂの上面が完全に露出する程度であっても良いし、完全に露出しない程度であっても良い。
【００５５】
下部溝３４は、上部溝３３の下端開口部３３ｂから露出する、中央部に位置する活性領域６ｂに、深さ方向に向かって幅狭となるように設けられている。具体的には、下部溝３４は、上部溝３３の下端開口部３３ｂを構成する上端開口部３４ａを有し、ビットコンタクト用の溝部１２の底部１２Ｂを構成する底部３４ｂを有している。そして、この下部溝３４の幅は、上端開口部３４ａから底部３４ｂ（すなわち、共有するビットコンタクト用の溝部１２の底部１２Ｂ）に向かってその幅が一定の割合で漸次縮小されるように形成されている。これにより、下部溝３４の側面３４ｃが傾斜面となっている。上部溝３３の傾斜側面３３ｃと下部溝３４の傾斜側面３４ｃは同一の角度で傾斜すると共に、面一の傾斜面を構成している。
【００５６】
なお、上部溝３３の下端開口部３３ｂと下部溝３４の上端開口部３４ａとは完全に一致している必要はなく、上部溝３３の下端開口部３３ｂの幅が、下部溝３４の上端開口部３４ａの幅よりも大きくても構わない。すなわち、上部溝３３の傾斜側面３３ｃと下部溝３４の傾斜側面３４ｃの間に段差を有していても良く、また各々の傾斜面の角度が異なっていても良い。
【００５７】
ビットコンタクト用の溝部１２の側面（すなわち、下部溝３４の側面３４ｃ）及び底部（下部溝３４の底部３４ｂ）１２Ｂと接する活性領域６ｂには、選択用トランジスタＴｒ１，Ｔｒ２のドレイン領域として機能する第１の不純物拡散層１３が設けられている。
【００５８】
ここで、第１の不純物拡散層１３は、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２と接する活性領域６ｂに不純物が拡散された領域１３ｃと、が結合されて（一体化されて）設けられている。
【００５９】
ここで、ビットコンタクト用の溝部１２と、埋め込みゲート用の溝部８ａ，８ｂとの間であってゲート電極７ａ，７ｂの上面よりも上方の活性領域６ｂには、当該活性領域６ｂを上方に向かって幅狭となる形状のスペーサー部３５が設けられていることが好ましい。このスペーサー部３５を設けることにより、ゲート電極７ａ，７ｂ及びゲート絶縁膜９と、ビットコンタクトプラグ１７との接触を効果的に防ぐことができる。
【００６０】
一方、各活性領域６の中央部（活性領域６ｂ）を挟んだ両側に位置する活性領域６ａ，６ｃには、それぞれ選択用トランジスタＴｒ１，Ｔｒ２のソース領域として機能する第２の不純物拡散層１４ａ，１４ｂが設けられている。この第２の不純物拡散層１４ａ，１４ｂは、各活性領域６ａ，６ｃの上面（半導体基板２の表面２ａ）から上記ゲート電極７ａ，７ｂの上面と同程度の深さで、各活性領域６ａ，６ｃに不純物を拡散させることによって形成されている。
【００６１】
半導体基板２の上には、上述したようにその全面を覆うマスク絶縁膜１１が設けられている。そして、第１の不純物拡散層１３は、このマスク絶縁膜１１を貫通するように形成されたビットコンタクト用の溝部１２に埋め込まれた不純物含有シリコン膜からなるビットコンタクトプラグ１７と電気的に接続されている。
【００６２】
さらに、ビットコンタクトプラグ１７は、その直上に形成されたビット配線層（ビット線）ＢＬと電気的に接続されている。このビット配線層ＢＬは、金属積層膜からなる金属配線３６ａの上面がカバー膜１５により覆われるとともに、金属配線層３６ａ及びカバー膜１５の側面がサイドサイドウォール絶縁膜１６によって覆われて構成されている。
【００６３】
また、ビット配線層ＢＬは、マスク絶縁膜上（すなわち、半導体基板２の表面２ａよりも上方）に位置して、上記ワード配線層ＷＬ１，ＷＬ２と直交する方向（第１の方向）Ｘに延在してストライプ状に形成されると共に、上記ワード配線層ＷＬ１，ＷＬ２が延在する方向（第２の方向）Ｙに間隔を空けて複数並んで設けられている。そして、これら複数のビット配線層ＢＬは、各活性領域６の中央部（活性領域６ｂ）を順次通過することによって、上記ビットコンタクトプラグ１７と電気的に接続されている。これにより、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２は、１つのビット配線層ＢＬを共有することなる。
【００６４】
また、マスク絶縁膜１１の上には、その全面を覆う第１の層間絶縁膜１８が設けられている。そして、第２の不純物拡散層１４ａ，１４ｂは、これら絶縁膜１０、マスク絶縁膜１１及び第１の層間絶縁膜１８を貫通する容量コンタクトホール１９ａ，１９ｂに埋め込まれた容量コンタクトプラグ２０ａ，２０ｂと電気的に接続されている。
【００６５】
さらに、容量コンタクトプラグ２０ａ，２０ｂは、その直上に形成されたキャパシタＣａ１，Ｃａ２と電気的に接続されている。キャパシタＣａ１，Ｃａ２は、下部電極２１と、容量絶縁膜２２と、上部電極２３とが順に積層されて構成されている。このうち、下部電極２１は、各容量コンタクトプラグ２０ａ，２０ｂの直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極２１は、その間に配置された第２の層間絶縁膜２４によって絶縁分離されている。容量絶縁膜２２は、下部電極２１及び第２の層間絶縁膜２４の表面を覆うように形成されている。上部電極２３は、下部電極２１の内側に埋め込まれた状態で容量絶縁膜２２の面上を覆うように形成されている。
【００６６】
なお、キャパシタＣａ１，Ｃａ２については、このような下部電極２１の内面のみを電極として利用するシリンダ型に限らず、下部電極２１の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
【００６７】
そして、上部電極２３が形成された面上には、その全面を覆う第３の層間絶縁膜２５と、この第３の層間絶縁膜２５上に上部配線層２６と、この上部配線層２６が形成された面を覆う表面保護膜２７とが設けられている。これにより、上述したセルアレイ領域内に複数のメモリセルＭＣ１，ＭＣ２を有するＤＲＡＭが構成される。
【００６８】
以上のような構造を有する半導体装置１では、ＤＲＡＭとして、選択用トランジスタＴｒ１，Ｔｒ２に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返しながら、キャパシタＣａ１，Ｃａ２に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能となっている。
【００６９】
ところで、本発明を適用した半導体装置１では、上述した１つの活性領域６に配置された２つの選択用トランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、これら２つの選択用トランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能な構造となっている。
【００７０】
具体的に、一方のトランジスタＴｒ１は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、一方の埋め込みゲート用の溝部８ａにゲート絶縁膜９を介して埋め込まれたゲート電極７ａと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２と接する活性領域６ｂに不純物が拡散された領域１３ｃとが一体化された第１の不純物拡散層（ドレイン領域）１３と、中央部（活性領域６ｂ）を挟んだ一方側に位置する活性領域６ａに、一方のゲート電極７ａの上面と同程度の不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ａとを備えて構成される。
【００７１】
一方のトランジスタＴｒ１では、一方の埋め込みゲート用の溝部８ａが形成された活性領域６の第１の不純物拡散層１３及び第２の不純物拡散層１４ａが形成された領域を除く、この溝部８ａの第２の不純物拡散層１４ａが形成された側の側面のみにチャネル領域Ｓ１が形成される。
【００７２】
これにより、上記図１７Ｂに示す従来の半導体装置のように、一方の埋め込みゲート用の溝部１０６ａの両側面と底面の３面に亘ってチャネル領域Ｓ１’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ１のオン電流を十分に確保することが可能である。
【００７３】
同様に、他方のトランジスタＴｒ２は、活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂのうち、他方の埋め込みゲート用の溝部８ｂに埋め込まれたゲート電極７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２と接する活性領域６ｂに不純物が拡散された領域１３ｃとが一体化された第１の不純物拡散層（ドレイン領域）１３と、中央部（活性領域６ｂ）を挟んだ他方側に位置する活性領域６ｃに、他方のゲート電極７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層（ソース領域）１４ｂとを備えて構成される。
【００７４】
他方のトランジスタＴｒ２では、他方の埋め込みゲート用の溝部８ｂが形成された活性領域６の第１の不純物拡散層１３及び第２の不純物拡散層１４ｂが形成された領域を除く、この溝部８ｂの第２の不純物拡散層１４ｂが形成された側の側面のみにチャネル領域Ｓ２が形成される。
【００７５】
これにより、上記図１７Ｂに示す従来の半導体装置のように、他方の埋め込みゲート用の溝部１０６ｂの両側面と底面の３面に亘ってチャネル領域Ｓ２’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタＴｒ２のオン電流を十分に確保することが可能である。
【００７６】
また、本発明を適用した半導体装置１では、埋め込みゲート用の溝部８ａ，８ｂの第１の不純物拡散層１３（１３ｃ）が形成された側の側面にチャネル領域Ｓ１，Ｓ２が形成されることがなく、更に、第１の不純物拡散層１３を構成する（不純物が拡散された）領域１３ａ，１３ｂが埋め込みゲート用の溝部８ａ，８ｂよりも深く形成されているため、１つの活性領域６に２つ並んで設けられたトランジスタＴｒ１，Ｔｒ２の間で動作の干渉が発生することを防ぐことが可能である。
【００７７】
具体的に、隣接する一方のトランジスタＴｒ１（Ｔｒ２）のチャネル領域Ｓ１（Ｓ２）で誘起された電子が、隣接するもう一方のトランジスタＴｒ２（Ｔｒ１）のチャネル領域Ｓ２（Ｓ１）へと移動するといったことを防ぐことが可能である。したがって、この半導体装置１では、隣接する２つのトランジスタＴｒ１，Ｔｒ２を動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。
【００７８】
さらに、本発明を適用した半導体装置１では、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６とビットコンタクト用の溝部１２と接する活性領域６ｂとにわたって不純物が拡散されて形成された第１の不純物拡散層（ドレイン領域）１３と、ビットコンタクトプラグ１７を介して共通に接続されるビット配線層（ビット線）ＢＬと、第２の不純物拡散層１４ａ，１４ｂと容量コンタクトプラグ２０ａ，２０ｂを介して接続されたキャパシタＣａ１，Ｃａ２とを備えることで、１つの活性領域６に配置された２つのトランジスタＴｒ１，Ｔｒ２と、それぞれのトランジスタＴｒ１，Ｔｒ２に接続されたキャパシタＣａ１，Ｃａ２とから、ＤＲＡＭのメモリセルＭＣ１，ＭＣ２が構成されている。
【００７９】
そして、この構成の場合、隣接する一方のメモリセルＭＣ１（ＭＣ２）の動作状態によりもう一方のメモリセルＭＣ２（ＭＣ１）の記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。
【００８０】
例えば、１つの活性領域６に配置された２つのメモリセルＭＣ１，ＭＣ２のうち、一方のメモリセルＭＣ１に「０」のデータと、他方のメモリセルＭＣ２に「１」のデータを記憶する。そして、この状態で、一方のメモリセルＭＣ１のトランジスタＴｒ１に対するオン（ＯＮ）／オフ（ＯＦＦ）の動作を繰り返した場合に、他方のメモリセルＭＣ２に記憶されたデータが破壊されるといったディスターブ不良の発生を防ぐことが可能である。
【００８１】
すなわち、一方のメモリセルＭＣ１に「０」のデータを記憶する場合、ビット線ＢＬにロー（Ｌｏｗ）レベルの電位を与えた状態で、一方のトランジスタＴｒ１をオン（ＯＮ）にする。これにより、一方のキャパシタＣａ１の下部電極２１にＬｏｗレベルの電位が与えられる。その後、一方のトランジスタＴｒ１をＯＦＦにすることで、一方のキャパシタＣａ１に「０」（Ｌｏｗレベル）のデータが蓄積される。
【００８２】
これ対して、他方のメモリセルＭＣ２に「１」のデータを記憶する場合、ビット線ＢＬにハイ（Ｈｉ）レベルの電位を与えた状態で、他方のトランジスタＴｒ２をＯＮにする。これにより、他方のキャパシタＣａ２の下部電極２１にＨｉレベルの電位が与えられる。その後、他方のトランジスタＴｒ２をＯＦＦにすることで、他方のキャパシタＣａ２に「１」（Ｈｉレベル）のデータが蓄積される。
【００８３】
この状態で、一方のメモリセルＭＣ１と同じワード線ＷＬ１を用いる他の活性領域６に配置されたメモリセルＭＣ１への動作を繰り返したとき、一方のトランジスタＴｒ１に対するＯＮ／ＯＦＦの動作が繰り返されることで、ワード線ＷＬ１にＨｉレベルの電位が繰り返し与えられることになる。
【００８４】
このとき、上述したように、一方のトランジスタＴｒ１のチャネル領域Ｓ１で誘起された電子ｅ−（図示せず）が、一対の埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６とビットコンタクト用の溝部１２と接する活性領域６ｂとにわたって設けられた第１の不純物拡散層（ドレイン領域）１３にトラップされるため、他方のトランジスタＴｒ２を構成する第２の不純物拡散層１４ｂに到達することを防ぐことが可能である。したがって、上述した他方のキャパシタＣａ２に蓄積された「１」（Ｈｉレベル）のデータが「０」（Ｌｏｗレベル）のデータへと書き換えられるディスターブ不良の発生を防ぐことが可能である。
【００８５】
以上のように、本発明を適用した半導体装置１では、メモリセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ＤＲＡＭを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。
【００８６】
（半導体装置の製造方法）
次に、上記半導体装置１の製造方法について図３〜図１５を参照して説明する。
なお、図３〜図１５において、各図Ａは、上記半導体装置１を製造する際の各工程を順に示す平面図であり、各図Ｂは、同図Ａ中に示す切断線Ａ−Ａ’による断面図であり、各図Ｃは、同図Ａ中に示す切断線Ｂ−Ｂ’による断面図である。
【００８７】
上記半導体装置１を製造する際は、先ず、加工前の半導体基板２を用意し、この半導体基板２の表層に、例えば厚さ５ｎｍのパッド酸化シリコン膜（図示略）を形成する。半導体基板２には、例えばＢなどのＰ型不純物を所定濃度で含有するシリコン基板などを用いることができる。
【００８８】
次いで、このパッド酸化シリコン膜を介して、半導体基板２の表面の全面に、リンなどのＮ型不純物を所定の濃度でイオン注入する。これによって、図３Ｂ及び図３Ｃに示すように、半導体基板２の表面に上記第２の不純物拡散層１４ａ，１４ｂとなる不純物拡散領域１４を形成する。ここで、不純物拡散領域１４は、上記ゲート電極７ａ，７ｂの上面と同程度の深さとなるようにイオン注入する。なお、この不純物拡散領域１４は、後述するように活性領域６を各活性領域６ａ，６ｃに分断した際に、各活性領域６ａ，６ｃの上面（半導体基板２の表面２ａ）にそれぞれ第２の不純物拡散層１４ａ，１４ｂが形成されることとなる。
【００８９】
次に、図３Ａ〜図３Ｃに示すように、半導体基板２の表層に、第１の方向Ｘに延在する素子分離用の溝部３ａを第１の方向Ｘと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部３ａに素子分離絶縁膜４を埋め込み形成する。これにより、複数の素子分離領域５と、これら複数の素子分離領域５によって絶縁分離された複数の活性領域６とが、ストライプ状に交互に並んで形成される。素子分離絶縁膜４には、例えばシリコン酸化膜などを用いることができる。なお、素子分離用の溝部３ａは、例えば幅２６ｎｍ程度、深さ２８０ｎｍ程度とすることができる。
【００９０】
次に、図４Ａ〜図４Ｃに示すように、半導体基板２の表層に、第２の方向Ｙに延在する素子分離用の溝部３ｂを第２の方向Ｙと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部３ｂに素子分離絶縁膜４を埋め込み形成する。これにより、素子分離用の溝部３ａ，３ｂに埋め込まれた素子分離絶縁膜４（素子分離領域５）によって、島状に区画された複数の活性領域６が形成される。具体的に、この活性領域６は、平面視で矩形状を為すと共に、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで形成される。なお、素子分離用の溝部３ｂは、素子分離用の溝部３ａと同程度の幅及び深さとすることができる。
【００９１】
次に、図５Ａ〜図５Ｃに示すように、半導体基板２の面上に、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部３０ａを有するマスク層３０を形成する。具体的には、半導体基板２の面上に、マスク層３０となるシリコン酸化膜を成膜した後、この上にレジストを塗布し、このレジストをリソグラフィ（Ｌｉｔｈｏｇｒａｐｈｙ）技術によりパターニングしながら、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンを用いた異方性ドライエッチングによりシリコン酸化膜をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、シリコン酸化膜の上から除去されるが、このレジストパターンの形状がシリコン酸化膜にそのまま転写される。これにより、半導体基板２の面上に、上記埋め込みゲート用の溝部８ａ，８ｂに対応した位置に開口部３０ａを有するマスク層３０を形成することができる。なお、マスク層３０は、図２中の絶縁膜１０に対応するものである。
【００９２】
次に、図６Ａ〜図６Ｃに示すように、このマスク層３０を用いた異方性のドライエッチングにより、半導体基板２の表層をパターニングしながら、この半導体基板２の表層に複数の埋め込みゲート用の溝部８ａ，８ｂを形成する。この埋め込みゲート用の溝部８ａ，８ｂにより、活性領域６が３つの活性領域６ａ，６ｂ，６ｃに分断されると共に不純物拡散領域１４も分断され、各活性領域６ａ，６ｃの上面にそれぞれ第２の不純物拡散層１４ａ，１４ｂが形成される。なお、埋め込みゲート用の溝部８ａ，８ｂは、例えば幅２６ｎｍ程度、深さ１８０ｎｍ程度とすることができる。
【００９３】
また、埋め込みゲート用の溝部８ａ，８ｂを形成する際は、図６Ｃに示すように、活性領域６に形成される溝部８Ａよりも素子分離領域５に形成される溝部８Ｂの深さを深くする。これにより、埋め込みゲート用の溝部８ａ，８ｂの底面から活性領域６の一部が突き出したフィン部６Ａを形成することができる。
【００９４】
また、埋め込みゲート用の溝部８ａ，８ｂを形成する際は、マスク層３０の開口部３０ａから露出した素子分離領域５（素子分離絶縁膜４）を先にエッチングした後、活性領域６（半導体基板２）をエッチングする。これにより、フィン部６Ａの側面にエッチング残りが生じるのを回避することができる。埋め込みゲート用の溝部８ａ，８ｂを形成した段階でマスク層３０の基板表面からの厚さは、例えば２０ｎｍとなっている。
【００９５】
次に、図７Ａ〜図７Ｃに示すように、各埋め込みゲート用の溝部８ａ，８ｂから露出した活性領域６の表面を覆うように、ゲート絶縁膜９をマスク層３０が形成された半導体基板２の全面に亘って形成する。ゲート絶縁膜９には、例えば、ＣＶＤ法により形成される高温酸化シリコン膜や、高誘電率膜などを用いることができる。また、ゲート絶縁膜９としては、各埋め込みゲート用の溝部８ａ，８ｂから露出した活性領域６の表面を熱酸化させることによって、各溝部８ａ，８ｂから露出した活性領域６の表面を覆うシリコン酸化膜を形成してもよい。
【００９６】
次に、図７Ａ〜図７Ｃに示すように、ゲート絶縁膜９を介して各埋め込みゲート用の溝部８ａ，８ｂの底部に対して上方向から不純物をイオン注入する。これによって、各埋め込みゲート用の溝部８ａ，８ｂの底部に接する活性領域６に、上記第１の不純物拡散層１３を構成する領域１３ａ，１３ｂを形成する。不純物としては、リンなどのＮ型不純物を所定の濃度でイオン注入することができる。
【００９７】
次に、埋め込みゲート用の溝部８ａ，８ｂに埋め込まれた状態で、マスク層３０が形成された半導体基板２の面上を覆う導電膜を形成する。その後、導電膜が成膜された面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨しながら、ストッパとなるマスク層３０の表面が露出するまで平坦化を行った後、この導電膜が所定の厚みとなるまでエッチバックを行う。これにより、図８Ａ〜図８Ｃに示すように、各埋め込みゲート用の溝部８ａ，８ｂに埋め込まれたゲート電極７ａ，７ｂ（ワード配線層ＷＬ１，ＷＬ２）が形成される。
【００９８】
なお、導電膜には、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）などの金属窒化膜やタングステン（Ｗ）などの金属膜から選択される単層膜、あるいはそれらを積層したものを用いることができる。
【００９９】
次に、図８Ａ〜図８Ｃに示すように、半導体基板２上の全面に亘って上記マスク絶縁膜１１となるシリコン窒化膜３１を成膜した後、このシリコン窒化膜３１が成膜された面をＣＭＰにより研磨して表面を平坦化する。これにより、マスク絶縁膜１１の上面は、半導体基板２の上面から例えば４０ｎｍの位置となる。マスク層３０の厚さを２０ｎｍとしているので、マスク層３０上のマスク絶縁膜１１の厚さは２０ｎｍとなっている。
【０１００】
次に、図９Ａ〜図９Ｃに示すように、半導体基板２の面上に、上記ビットコンタクト用の溝部１２を構成する上部溝３３に対応した位置に開口部３２ａを有する有機マスク層３２を形成する。具体的には、半導体基板２の面上にホトレジストを塗布し、このホトレジストをリソグラフィ技術によりパターニングすることにより、上記ビットコンタクト用の溝部１２に対応した位置に開口部を有するホトレジストパターンを形成する。なお、開口部３２ａの幅としては、例えば、５０ｎｍ程度とすることができる。
【０１０１】
次に、図９Ａ〜図９Ｃに示すように、この有機マスク層３２をマスクとして用いた異方性のドライエッチングにより、シリコン窒化膜３１及びマスク層３０をパターニングしながら、この半導体基板２の表層に複数のビットコンタクト用の溝部１２を構成する上部溝３３を形成する。
【０１０２】
ここで、上部溝３３を形成する際のドライエッチングの条件としては、具体的には例えば、エッチングガスとしては、四フッ化メタン（ＣＦ４）とトリフルオロメタン（ＣＨＦ３）との混合ガスを用いる。これらのガスの混合比は、ＣＦ４：ＣＨＦ３＝９９：１〜５０：５０の範囲とすることが好ましい。また、処理圧力は、例えば、５〜１５Ｐａの範囲とすることが好ましい。また、ＲＦパワーは、例えば、３００〜１０００Ｗの範囲とすることが好ましい。このようなエッチング条件を用いることにより、シリコン窒化膜３１及びマスク層３０を貫通して、活性領域６ｂの表面を露出させる上部溝３３を形成する際に、深さ方向に向かって幅狭となるように（すなわち、上端開口部３３ａから下端開口部３３ｂに向かってその幅が一定の割合で漸次縮小されるように）形成することができる。これにより、上部溝３３の側面３３ｃが傾斜面とすることができる。なお、上部溝３３の幅としては、例えば、上端開口部３３ａにおいては５０ｎｍ程度、下端開口部３３ｃにおいては３０ｎｍ程度とすることができる。
【０１０３】
次に、図９Ａ〜図９Ｃに示すように、上部溝３３から露出する活性領域６ｂの表面に、下部溝３４を形成するための前処理として、クリーニング処理を行う。このクリーニング処理条件としては、具体的には例えば、クリーニングガスとして四フッ化メタン（ＣＦ４）とアルゴン（Ａｒ）との混合ガスを用いる。これらのガスの混合比は、ＣＦ４：Ａｒ＝１：４〜１：７の範囲とすることが好ましい。また、処理圧力は、例えば、０．５Ｐａ程度とすることが好ましく、ＲＦパワーは、例えば、３００Ｗ程度とし、バイアスパワーは、例えば５０Ｗとすることが好ましい。
【０１０４】
次に、図１０Ａ〜図１０Ｃに示すように、シリコン窒化膜３１（マスク絶縁膜１１）に形成した上部溝３３（の下端開口部３３ｂ）から露出する活性領域６ｂを異方性のドライエッチングによりパターニングしながら、この半導体基板２の表層に複数のビットコンタクト用の溝部１２を構成する下部溝３４を形成する。これにより、上部溝３３及び下部溝３４から構成されるビットコンタクト用の溝部１２が形成されることとなる。
【０１０５】
ここで、下部溝３４を形成する際のドライエッチングの条件としては、具体的には例えば、エッチングガスとしては、臭化水素（ＨＢｒ）と、窒素（Ｎ２）又は酸素（Ｏ２）との混合ガスを用いる。これらのガスの混合比は、窒素を用いる場合には臭化水素に対して５〜２０％の範囲とし、酸素を用いる場合には臭化水素に対して１〜５％の範囲とすることが好ましい。また、ＲＦパワーは、例えば、８００〜１０００Ｗの範囲とし、バイアスパワーは、例えば５０〜３００Ｗの範囲とすることが好ましい。また、処理圧力は、例えば、０．５〜１００Ｐａの範囲とすることが好ましい。
【０１０６】
ここで、圧力が０．５Ｐａ未満であると、活性領域６ｂのシリコンエッチングを行う際に、開口部が塞がってしまう、又は開口できなくなってしまうために好ましくない。一方、圧力が１００Ｐａを超えると、図１０Ａ中に示す活性領域６の延在方向に沿った線分Ａ−Ａ’において断面視した際に（すなわち、図１０Ｂに示すように）、深さ方向に向かって幅狭となるように（すなわち、上端開口部３４ａから底部３４ｂ（１２Ｂ）に向かってその幅が一定の割合で漸次縮小されるように）形成することができないために好ましくない。これに対して、圧力が上記範囲内であれば、下部溝３４の側面３４ｃを傾斜面（すなわち、上記線分Ａ−Ａ’において断面視した際の形状をＵ字状）とすることができる。
【０１０７】
なお、下部溝３４の底部３４ｂの半導体基板２の表面２ａからの深さとしては、例えば、３０〜１８０ｎｍの範囲とすることが好ましい。
【０１０８】
また、下部溝３４の形成の際に、活性領域６ｂには、スペーサー部３５が当該下部溝３４の周囲を取り囲むように形成されることとなる。
【０１０９】
本実施形態の半導体装置の製造方法では、図９Ａ〜図９Ｃに示す上部溝３３の形成及び基板表面のクリーニング処理から図１０Ａ〜図１０Ｃに示す下部溝３４の形成までを、同一のエッチング装置を用いて連続して処理することができる。
【０１１０】
次に、図１１Ａ〜図１１Ｄに示すように、ビットコンタクト用の溝部１２の底部、具体的には、下部溝３４の側面３４ｃ及び底部３４ｂに接する活性領域６ｂに対して上方向から不純物をイオン注入することによって、不純物が拡散された領域１３ｃを形成する。不純物としては、リンなどのＮ型不純物を所定の濃度でイオン注入することができる。次いで、基板全体を、例えば１０００℃、１０秒の条件で熱処理することにより、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に形成した領域１３ａ，１３ｂと、当該ビットコンタクト用の溝部１２の底部１２Ｂに形成した領域１３ｃと、を結合させる。このようにして、不純物が拡散された領域１３ａ、１３ｂ、１３ｃが一体化された第１の不純物拡散層１３を形成する。
【０１１１】
次に、ビットコンタクト用の溝部１２を埋め込むように、マスク絶縁膜１１が形成された半導体基板２の上面を覆う不純物含有シリコン膜をＣＶＤ法により形成する。具体的には、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとして、温度５００〜６００℃の大気圧以下の雰囲気中で形成する。シリコン膜中に含有される不純物（リン）濃度は５×１０２０〜１×１０２１（ａｔｏｍｓ／ｃｍ３）とする。
【０１１２】
次いで、マスク絶縁膜１１の上面に形成されている不純物含有シリコン膜をＣＭＰ法により除去し、ビットコンタクト用の溝部１２を不純物含有シリコン膜で埋設し、図１２Ａ〜図１２Ｃに示すように、不純物含有シリコン膜からなるビットコンタクトプラグ１７を形成する。なお、ビットコンタクトプラグ１７の上面はマスク絶縁膜１１の上面と面一となっている。
【０１１３】
次に、基板表面全体にチタン（Ｔｉ）を形成した後、窒化チタン（ＴｉＮ）を積層形成する。次いで、タングステンシリサイド（ＷＳｉ２）及びタングステン（Ｗ）をさらに積層してＴｉ／ＴｉＮ／ＷＳｉ２／Ｗからなる金属積層膜３６を形成する。次いで、この金属積層膜３６の上面を覆うように、ビット線ＢＬ上を覆うカバー膜１５となる窒化シリコン膜を形成する。次に、リスグラフィとドライエッチング法により窒化シリコン膜エッチングすることにより、図１２Ａ〜図１２Ｃに示すように、Ｙ方向に垂直な方向に延在するカバー膜１５を形成する。
【０１１４】
より具体的には例えば、上記のチタンとＴｉＮの積層形成は、温度が例えば５５０℃のＣＶＤ法により同一成膜装置で連続的に形成する。最初に四塩化チタン（ＴｉＣｌ４）を供給することによりチタンを成膜する。続いて、四塩化チタンに加えてアンモニア（ＮＨ３）を同時に供給し厚さが厚さ５〜１０ｎｍのＴｉＮを形成する。シリコン上に成膜されたチタンは、温度５５０℃では、成膜と同時にチタンシリサイドに連続的に変換される。したがって、ビット線コンタクトプラグ３６ａの上面に成膜されたチタンは、成膜後の段階では厚さが３〜５ｎｍのチタンシリサイドに変換されている。なお、マスク絶縁膜１１の上面に形成されたチタンはシリサイドには変化しない。
【０１１５】
次に、タングステンシリサイド及びタングステンは、ＣＶＤ法でも形成することができるが、スパッタ法で形成することが好ましい。スパッタ法で形成したタングステンシリサイド及びタングステン膜は、より緻密で抵抗が低く、且つ剥がれにくい膜となるために好ましい。なお、これらの膜も大気に曝すことなく同一装置内で連続的に形成することが好ましい。また、タングステンシリサイド膜は３〜５ｎｍ、タングステン膜は１０〜３０ｎｍの厚さとなるように形成することが好ましい。
【０１１６】
次に、カバー膜１５となる窒化シリコン膜は、例えばプラズマＣＶＤ法により形成する。また、その厚さは、例えば、１００〜４００ｎｍとすることが好ましい。
【０１１７】
次に、図１３Ａ〜図１３Ｃに示すように、ビット線パターンを形成しているカバー膜１５をマスクとして用い、タングステン膜、タングステンシリサイド膜、窒化チタン膜、チタン膜を順次エッチングすることにより、金属積層膜３６をパターニングする。これにより、ビット線ＢＬを構成する金属積層膜からなる金属配線３６ａを形成することができる。次いで、カバー膜１５を含むパターニングされた金属配線３６ａの側面に酸窒化シリコン膜からなるサイドウォール絶縁膜１６を形成することにより、ビット線ＢＬを形成する。
【０１１８】
ここで、隣接するビット線ＢＬ間において、上部溝３３内に埋設された不純物含有シリコン膜の上面が露出することとなる。そこで、図１３Ａに示すように、ビット線ＢＬをマスクとして、露出されたこれらの不純物含有シリコン膜を素子分離領域５が露出するまでエッチングして除去することにより、ビットコンタクト１７を分離する。これにより、各々独立した配線となるビット線ＢＬが形成される。
【０１１９】
その後は、図示を一部省略するものの、第１の層間絶縁膜１８を形成した後、第２の不純物拡散層１４ａ，１４ｂの直上に、絶縁膜１０、マスク絶縁膜１１及び第１の層間絶縁膜１８を貫通する容量コンタクトホール１９ａ，１９ｂを形成する。そして、この容量コンタクトホール１９ａ，１９ｂに埋め込まれた容量コンタクトプラグ２０ａ，２０ｂを形成し、更に、各容量コンタクトプラグ２０ａ，２０ｂの直上に、下部電極２１を形成する（図１４を参照）。
【０１２０】
次に、下部電極２１を絶縁分離する第２の層間絶縁膜２４と、容量絶縁膜２２と、上部電極２３とを順に積層したキャパシタＣａを形成する。そして、上部電極２３が形成された面上に、その全面を覆う第３の層間絶縁膜２５と、この第３の層間絶縁膜２５上に上部配線層２６と、この上部配線層２６が形成された面を覆う表面保護膜２７とを形成する（図１５を参照）。
以上の工程を経ることによって、上記図１及び図２に示す半導体装置１を製造することができる。
【０１２１】
以上のように、本発明によれば、上述したトランジスタＴｒ１，Ｔｒ２のオン電流を十分に確保すると共に、メモリセル寸法の縮小化によって、１つの活性領域６に配置された２つのメモリセルＭＣ１，ＭＣ２の間隔が狭くなる場合でも、ディスターブ不良の発生を防ぎつつ、ＤＲＡＭを正常に動作させることが可能な信頼性の高い半導体装置１を適切に製造することが可能である。
【０１２２】
また、本発明によれば、ビットコンタクトプラグ１７を形成する際、ビットコンタクト用の溝部１２をドライエッチングによって深さ方向に向かって幅狭にする構成としているため、埋め込みワード線であるゲート電極７ａ，７ｂ及びゲート酸化膜９との接触を避けつつ、拡散領域６ｂの埋め込みゲート用の溝部８ａ，８ｂの底部付近まで掘り込むことができる。これにより、低エネルギーのイオン注入によって深い位置に不純物が拡散された領域１３ｃを形成することができると共にビットコンタクト用の溝部１２の底部と埋め込みゲート用の溝部８ａ，８ｂの底部との距離を短くなるため、これらの不純物が拡散された領域１３ａ，１３ｂ，１３ｃが結合された第１の不純物拡散領域１３を容易に形成することが可能となる。
【０１２３】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
具体的に、本発明では、例えば図１６に示すように、図１に示す線分Ａ−Ａ’に沿って断面視した際に、下部溝２３４の形状を断面視Ｕ字状となるような構成とすることも可能である。すなわち、上記実施形態で説明した下部溝３４と異なり、下部溝２３４を深さ方向に向かって幅狭とする際に、下部溝２３４の側面が湾曲面となるように形成する。下部溝２３４の側面が湾曲面となるように形成するには、下部溝２３４を形成するドライエッチングに塩素と酸素の混合ガスプラズマを用いることができる。このような下部溝２３４と上部溝３３とにより、ビットコンタクト用の溝部２１２を構成とすることによっても、上記実施形態のビットコンタクト用の溝部１２と同様の効果を得ることが可能である。
【０１２４】
また、上記実施形態の半導体装置１では、ビットコンタクト用の溝部１２を構成する上部溝３３の側面３３ｃと下部溝３４の側面３４ｃとが同一の傾斜角度を有しており、ビットコンタクト用の溝部の側面が全体として傾斜面となっている例を示しているがこれに限定されるものではない。上部溝３３の側面３３ｃの傾斜と下部溝３４の側面３４ｃの傾斜とが異なり、ビットコンタクト用の溝部の側面が連続する傾斜面となる構成であってもよい。
【０１２５】
また、上記実施形態では、第１の不純物拡散層１３を構成する領域１３ｃを形成する際に、ビットコンタクト用の溝部１２の上方向からイオン注入によって行ったが、ビットコンタクトプラグ１７を構成するＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜を用い、ビットコンタクト用の溝部１２にＤＯＰＯＳ膜を埋め込み形成した後に、このＤＯＰＯＳ膜中に含まれる不純物をビットコンタクト用の溝部１２の側面及び底面に接する拡散領域６ｂに拡散させる方法を用いることができる。このように、本実施形態のビットコンタクト用の溝部１２の構成によれば、ドープされたポリシリコンをビットコンタクトプラグに用いる場合でも、熱処理でのポリシリコンからの不純物の染み出しにより埋め込み電極用の溝部８ａ，８ｂの底部付近まで十分に拡散することが可能である。
【０１２６】
なお、不純物含有ポリシリコン膜は、ＣＶＤ法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。
【０１２７】
また、上記実施形態の半導体装置１は、ビットコンタクトプラグ１７として不純物含有シリコン膜（ＤＯＰＯＳ膜）を用いる構成であるが、金属膜を用いて構成しても良い。
【０１２８】
また、ビットコンタクトプラグ１７として、金属膜及びＤＯＰＯＳ膜のいずれを用いる場合であっても、マスク絶縁膜１１上のビット線ＢＬは、ポリシリコン膜を含まないフルメタルで構成することが好ましい。これにより、ポリシリコン膜を含むポリメタル構造にと比較して、ビット線寄生容量を低減でき、ＤＲＡＭの高速動作に有利となる効果が得られる。
【産業上の利用可能性】
【０１２９】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１３０】
１…半導体装置（ＤＲＡＭ）
２…半導体基板
３ａ，３ｂ…素子分離用の溝部
４…素子分離絶縁膜
５…素子分離領域
６（６ａ，６ｂ，６ｃ）…活性領域
７ａ，７ｂ…ゲート電極
８ａ，８ｂ…埋め込みゲート用の溝部
９…ゲート絶縁膜
１０…絶縁膜
１１…マスク絶縁膜
１２…ビットコンタクト用の溝部
１２Ａ…開口部
１２Ｂ…底部
１３…第１の不純物拡散層
１３ａ，１３ｂ，１３ｃ…不純物が拡散された領域
１４ａ，１４ｂ…第２の不純物拡散層
１５…カバー膜
１６…サイドウォール絶縁膜
１７…ビットコンタクトプラグ
１８…第１の層間絶縁膜
１９ａ，１９ｂ…容量コンタクトホール
２０ａ，２０ｂ…容量コンタクトプラグ
２１…下部電極
２２…容量絶縁膜
２３…上部電極
２４…第２の層間絶縁膜
２５…第３の層間絶縁膜
２６…配線層
３３…上部溝
３４…下部溝
３５…スペーサー部
ＭＣ１，ＭＣ２…メモリセル
Ｔｒ１，Ｔｒ２…選択用トランジスタ
Ｃａ１，Ｃａ２…キャパシタ
ＷＬ１，ＷＬ２…ワード配線層（ワード線）
ＢＬ…ビット配線層（ビット線）
【特許請求の範囲】
【請求項１】
基板の表層に設けられた素子分離用の溝部と、
前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって設けられた素子分離領域と、
前記素子分離領域によって絶縁分離された複数の活性領域と、
前記基板の表層に前記活性領域と交差する方向に延在して設けられると共に、各活性領域を分断するように２つずつ並んで設けられた埋め込みゲート用の溝部と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、
前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように設けられたゲート電極と、
前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うように設けられたマスク絶縁膜と、
前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜の上面に開口部を有し、前記中央部に位置する活性領域に底部を有すると共に前記開口部から前記底部に向かって漸次幅が縮小されたビットコンタクト用の溝部と、
前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、当該ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第１の不純物拡散層と、
前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散されて設けられた第２の不純物拡散層と、
前記ビットコンタクト用の溝部に埋め込まれると共に前記第１の不純物拡散層と接続されたビットコンタクトプラグと、
前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して設けられると共に、前記ビットコンタクトプラグと接続されたビット線と、を備える半導体装置。
【請求項２】
前記ビットコンタクト用の溝部の底部の深さが、前記ゲート電極の上面から前記埋め込みゲート用の溝部の底部までの深さとなるように設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビットコンタクト用の溝部が、前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通して前記中央部に位置する活性領域を露出すると共に深さ方向に向かって幅狭となるように設けられた上部溝と、
前記上部溝から露出する前記中央部に位置する活性領域に、深さ方向に向かって幅狭となるように設けられた下部溝と、を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部溝の側面が、傾斜面であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記下部溝の側面が、傾斜面であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ビットコンタクト用の溝部の側面が、連続する傾斜面であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記下部溝の側面が、湾曲面であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項８】
前記ビット線が、前記マスク絶縁膜上に設けられていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ビットコンタクトプラグが金属膜からなり、
前記ビットコンタクトプラグと前記ビット線とが一体化して設けられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ビットコンタクトプラグが、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜からなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
前記ビットコンタクト用の溝部と前記埋め込みゲート用の溝部との間であって前記ゲート電極の上面よりも上方に、前記中央部に位置する活性領域を上方に向かって幅狭となる形状のスペーサー部が設けられていることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第２の不純物拡散層の上に設けられた容量コンタクトプラグと、
前記容量コンタクトプラグの上に設けられた下部電極、容量絶縁膜及び上部電極から構成されるキャパシタと、を備えることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域及びこの素子分離領域によって絶縁分離された複数の活性領域を形成する工程と、
前記基板の表層に前記活性領域と交差する方向に延在すると共に、各活性領域を分断するように埋め込みゲート用の溝部を２つずつ並べて形成する工程と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記活性領域を跨ぐように、前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程と、
前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うようにマスク絶縁膜を形成する工程と、
前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通させて前記中央部に位置する活性領域に達すると共に深さ方向に向かって漸次幅が縮小するようにビットコンタクト用の溝部を形成する工程と、
前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部から不純物を拡散させ、当該ビットコンタクト用の溝部から不純物を拡散させるとともに、不純物が拡散されたこれらの領域を結合させることによって、第１の不純物拡散層を形成する工程と、
前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散させることによって、第２の不純物拡散層を形成する工程と、
前記ビットコンタクト用の溝部に埋め込まれた状態で、前記第１の不純物拡散層と接続されるビットコンタクトプラグを形成する工程と、
前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在すると共に、前記ビットコンタクトプラグと接続されるビット線を形成する工程と、を備える半導体装置の製造方法。
【請求項１４】
前記ビットコンタクト用の溝部の底部が、前記ゲート電極の上面から前記埋め込みゲート用の溝部の底部までの深さとなるように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ビットコンタクト用の溝部を形成する際に、前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通して前記中央部に位置する活性領域を露出すると共に深さ方向に向かって幅狭となるように上部溝を形成する工程と、
前記上部溝から露出する前記中央部に位置する活性領域に、深さ方向に向かって幅狭となるように下部溝を形成する工程と、を有することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記上部溝を形成する際に、深さ方向に向かって一定の割合で幅狭となるように形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記下部溝を形成する際に、当該下部溝の側面が傾斜面となるように形成することを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記ビットコンタクト用の溝部を形成する際に、深さ方向に向かって一定の割合で幅狭とすることで当該溝部の側面が連続する傾斜面となるように形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の不純物拡散層を形成する際に、前記基板の上方向から前記ビットコンタクト用の溝部の側面及び底部に向けて不純物をイオン注入することを特徴とする請求項１３乃至１８の何れか一項に記載の半導体装置の製造方法。
【請求項２０】
前記ビット線を形成する際に、前記マスク絶縁膜上に当該ビット線を形成することを特徴とする請求項１３乃至１９の何れか一項に記載の半導体装置の製造方法。
【請求項２１】
前記ビットコンタクトプラグとして、金属膜を用い、
前記ビットコンタクトプラグと前記ビット線とを連続して形成することを特徴とする請求項１３乃至２０の何れか一項に記載の半導体装置の製造方法。
【請求項２２】
前記ビットコンタクトプラグとして、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜を用い、
前記第１の不純物拡散層を形成する際に、前記ＤＯＰＯＳ膜中に含まれる不純物を前記ビットコンタクト用の溝部の側面及び底面に拡散させることを特徴とする請求項１３乃至２０の何れか一項に記載の半導体装置の製造方法。
【請求項２３】
前記下部溝を、深さ方向に向かって幅狭となるように形成することで、当該下部溝と前記埋め込みゲート用の溝部との間であって前記ゲート電極の上面よりも上方に、前記中央部に位置する活性領域を上方に向かって幅狭となる形状のスペーサー部を形成することを特徴とする請求項１３乃至２２の何れか一項に記載の半導体装置の製造方法。
【請求項２４】
前記第２の不純物拡散層の上に、容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程と、を含むことを特徴とする請求項１３乃至２３の何れか一項に記載の半導体装置の製造方法。
【請求項１】
基板の表層に設けられた素子分離用の溝部と、
前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって設けられた素子分離領域と、
前記素子分離領域によって絶縁分離された複数の活性領域と、
前記基板の表層に前記活性領域と交差する方向に延在して設けられると共に、各活性領域を分断するように２つずつ並んで設けられた埋め込みゲート用の溝部と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、
前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように設けられたゲート電極と、
前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うように設けられたマスク絶縁膜と、
前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜の上面に開口部を有し、前記中央部に位置する活性領域に底部を有すると共に前記開口部から前記底部に向かって漸次幅が縮小されたビットコンタクト用の溝部と、
前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、当該ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第１の不純物拡散層と、
前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散されて設けられた第２の不純物拡散層と、
前記ビットコンタクト用の溝部に埋め込まれると共に前記第１の不純物拡散層と接続されたビットコンタクトプラグと、
前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して設けられると共に、前記ビットコンタクトプラグと接続されたビット線と、を備える半導体装置。
【請求項２】
前記ビットコンタクト用の溝部の底部の深さが、前記ゲート電極の上面から前記埋め込みゲート用の溝部の底部までの深さとなるように設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビットコンタクト用の溝部が、前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通して前記中央部に位置する活性領域を露出すると共に深さ方向に向かって幅狭となるように設けられた上部溝と、
前記上部溝から露出する前記中央部に位置する活性領域に、深さ方向に向かって幅狭となるように設けられた下部溝と、を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部溝の側面が、傾斜面であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記下部溝の側面が、傾斜面であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ビットコンタクト用の溝部の側面が、連続する傾斜面であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記下部溝の側面が、湾曲面であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項８】
前記ビット線が、前記マスク絶縁膜上に設けられていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ビットコンタクトプラグが金属膜からなり、
前記ビットコンタクトプラグと前記ビット線とが一体化して設けられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ビットコンタクトプラグが、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜からなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
前記ビットコンタクト用の溝部と前記埋め込みゲート用の溝部との間であって前記ゲート電極の上面よりも上方に、前記中央部に位置する活性領域を上方に向かって幅狭となる形状のスペーサー部が設けられていることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第２の不純物拡散層の上に設けられた容量コンタクトプラグと、
前記容量コンタクトプラグの上に設けられた下部電極、容量絶縁膜及び上部電極から構成されるキャパシタと、を備えることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域及びこの素子分離領域によって絶縁分離された複数の活性領域を形成する工程と、
前記基板の表層に前記活性領域と交差する方向に延在すると共に、各活性領域を分断するように埋め込みゲート用の溝部を２つずつ並べて形成する工程と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記活性領域を跨ぐように、前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程と、
前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うようにマスク絶縁膜を形成する工程と、
前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通させて前記中央部に位置する活性領域に達すると共に深さ方向に向かって漸次幅が縮小するようにビットコンタクト用の溝部を形成する工程と、
前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部から不純物を拡散させ、当該ビットコンタクト用の溝部から不純物を拡散させるとともに、不純物が拡散されたこれらの領域を結合させることによって、第１の不純物拡散層を形成する工程と、
前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散させることによって、第２の不純物拡散層を形成する工程と、
前記ビットコンタクト用の溝部に埋め込まれた状態で、前記第１の不純物拡散層と接続されるビットコンタクトプラグを形成する工程と、
前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在すると共に、前記ビットコンタクトプラグと接続されるビット線を形成する工程と、を備える半導体装置の製造方法。
【請求項１４】
前記ビットコンタクト用の溝部の底部が、前記ゲート電極の上面から前記埋め込みゲート用の溝部の底部までの深さとなるように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ビットコンタクト用の溝部を形成する際に、前記２つの埋め込みゲート用の溝部によって分断された３つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通して前記中央部に位置する活性領域を露出すると共に深さ方向に向かって幅狭となるように上部溝を形成する工程と、
前記上部溝から露出する前記中央部に位置する活性領域に、深さ方向に向かって幅狭となるように下部溝を形成する工程と、を有することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記上部溝を形成する際に、深さ方向に向かって一定の割合で幅狭となるように形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記下部溝を形成する際に、当該下部溝の側面が傾斜面となるように形成することを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記ビットコンタクト用の溝部を形成する際に、深さ方向に向かって一定の割合で幅狭とすることで当該溝部の側面が連続する傾斜面となるように形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の不純物拡散層を形成する際に、前記基板の上方向から前記ビットコンタクト用の溝部の側面及び底部に向けて不純物をイオン注入することを特徴とする請求項１３乃至１８の何れか一項に記載の半導体装置の製造方法。
【請求項２０】
前記ビット線を形成する際に、前記マスク絶縁膜上に当該ビット線を形成することを特徴とする請求項１３乃至１９の何れか一項に記載の半導体装置の製造方法。
【請求項２１】
前記ビットコンタクトプラグとして、金属膜を用い、
前記ビットコンタクトプラグと前記ビット線とを連続して形成することを特徴とする請求項１３乃至２０の何れか一項に記載の半導体装置の製造方法。
【請求項２２】
前記ビットコンタクトプラグとして、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜を用い、
前記第１の不純物拡散層を形成する際に、前記ＤＯＰＯＳ膜中に含まれる不純物を前記ビットコンタクト用の溝部の側面及び底面に拡散させることを特徴とする請求項１３乃至２０の何れか一項に記載の半導体装置の製造方法。
【請求項２３】
前記下部溝を、深さ方向に向かって幅狭となるように形成することで、当該下部溝と前記埋め込みゲート用の溝部との間であって前記ゲート電極の上面よりも上方に、前記中央部に位置する活性領域を上方に向かって幅狭となる形状のスペーサー部を形成することを特徴とする請求項１３乃至２２の何れか一項に記載の半導体装置の製造方法。
【請求項２４】
前記第２の不純物拡散層の上に、容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程と、を含むことを特徴とする請求項１３乃至２３の何れか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【公開番号】特開２０１３−９８２５５（Ｐ２０１３−９８２５５Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３７８４２（Ｐ２０１１−２３７８４２）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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