半導体装置及びその製造方法
【目的】 MOS初特性及びホットキャリア信頼性を向上することを目的とする。
【構成】 ゲート絶縁膜4は窒素原子濃度が1atom・%以下のシリコン酸化膜である。
【構成】 ゲート絶縁膜4は窒素原子濃度が1atom・%以下のシリコン酸化膜である。
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はMOS型構造の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】従来、この種のMOS型半導体装置では、ゲート電極不純物の基板への突き抜けを抑止しデバイスの信頼性を向上させるため、ゲート酸化膜中の窒素濃度を2%〜10%と高濃度に設定した、いわゆるゲート窒化酸化膜を形成していた。
【0003】かかるゲート窒化酸化膜の形成方法を図48R>8により説明する。先ず、シリコン半導体のウエハー401表面に、例えば膜厚700nmのフィールド絶縁膜402により素子領域403と素子分離領域404とを形成する。そして、素子領域403に熱酸化法により膜厚5nmのゲート酸化膜405を形成する。このとき、ウエハー401裏面には通常一面に厚いフィールド絶縁膜406が形成されている。このウエハー401を石英チューブ407に入れ、アンモニアガスを流しつつ、ハロゲンランプ409等を用いて、例えば摂氏1000度で1分間の高温短時間の加熱によりゲート酸化膜405を窒化しゲート窒化酸化膜を形成していた。
【0004】
【発明が解決しようとする課題】然し乍ら、上述した従来のMOS型半導体装置においては、例えばMOSFETの場合、ゲ−ト酸化膜の窒素濃度が2〜10%と高いため、駆動力が低下すると共に、相互コンダクタンスGmが低下するという問題点があった。
【0005】また、ウエハー401裏面に熱伝動率が低い厚膜のフィールド絶縁膜406が存在するため、加熱時におけるウエハー401表面の温度制御性が悪くなりウエハー401表面の温度を所定の温度に設定できず、所定の窒素濃度が得られないと共に、ウエハー401表面の温度分布が不均一になり窒素濃度が不均一になるという問題点があった。
【0006】本発明の目的は、上述の問題点に鑑み、MOS初特性及びホットキャリア信頼性が向上でき、ゲート窒化酸化膜の窒素濃度の制御性が向上できる半導体装置及びその製造方法を提供するものである。
【0007】
【課題を解決するための手段】本発明は上述した目的を達成するため、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記ゲート絶縁膜は窒素原子濃度が1atom・%以下のシリコン酸化膜であり、前記ゲート絶縁膜は900℃以下の窒素原子を含有する雰囲気中でシリコン酸化膜を窒化して形成されるものである。
【0008】また、前記ゲート絶縁膜は、前記半導体基板の裏面の絶縁膜を全部除去するか、或いは10nm以下の絶縁膜を残したまま、窒素原子を含む雰囲気中で前記半導体基板の表面をランプによる恒温短時間の熱処理により窒化して形成するものである。
【0009】このとき、半導体基板の表面は硅素、硅素酸化膜、硅素酸化窒化膜または硅素窒化膜であり、窒素原子を含む雰囲気はN2 O、NH3 、NF3 またはNCl3である。
【0010】また、半導体基板上に窒素原子濃度10 atom %以下の窒素を含有する窒化酸化膜によりゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記半導体基板が(111)シリコン基板であり、チャネル方向がNMOSの場合とPMOSの場合とで90°異なるものであり、相補型半導体装置を形成するものである。
【0011】さらに、前記窒化酸化膜は、シリコン酸化膜をNH3 、N2 O、NF3 、N2、NO2 、N2 O2 またはNOガスを用いて形成するものである。
【0012】さらにまた、前記窒化酸化膜は、シリコン基板を直接NH3 、N2 O、NF3、N2 、NO2 、N2 O2 またはNOガスを用いて形成するものである。
【0013】また、前記半導体基板が(110)(311)(511)(811)シリコン基板である。
【0014】
【作用】本発明においては、900℃以下の窒素を含有する雰囲気中においてシリコン酸化膜を窒化して得られるゲート絶縁膜の窒素原子濃度を1atom・%以下に設定したので、駆動力の低下及び相互コンダクタンスGmの低下が抑制される。
【0015】また、半導体基板の裏面に熱伝動率の悪い絶縁膜が存在しないので、基板表面の温度制御性が良くなる。よって、所定の窒素濃度が得られ、基板表面の温度分布が均一になり、均一な窒素濃度が容易に実現される。
【0016】さらに、半導体基板を(111)面にすることにより、窒化酸化膜MOSFETのGm(相互コンダクタンス)は酸化膜MOSFETに比べ低電界側で最大値の減少が抑えられ、かつ高電界側のGm向上が保たれる。
【0017】また、NMOSの場合はチャネル方向を90°(オリフラに平行)にすることにより、さらにGmが向上する。
【0018】また、PMOSの場合はチャネル方向を0°(オリフラと垂直)にすることにより、さらにGmが向上する。
【0019】
【実施例】本発明の半導体装置及びその製造方法に係わる実施例を図1〜図47に基づいて説明する。
【0020】以下、MOSFETの製造方法を述べる。
【0021】先ず、N型単結晶シリコン基板1の表面にp−well領域2及び素子分離領域3を形成後、HCl希釈酸化によりシリコン基板1上にシリコン酸化膜を、例えば50オングストロ−ム形成後、さらにアンモニア(またはN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NOガス)雰囲気中でのランプ加熱(RTN:RapidThermal Nitridation )を、例えば900℃で10秒間行ない、且つ同温、同時間の酸素雰囲気中での再酸化(RTO:Rapid Thermal Oxidation )を行なうことにより、シリコン基板1との界面より10オングストロームの範囲における窒素原子の濃度(原子濃度)が平均で1atom・%以内の範囲にあるゲート絶縁膜4を形成する(図1(a))。尚、図1(b)は図1(a)のA部分の拡大図である。また、上記ゲート絶縁膜4は、シリコン酸化膜を形成したのち、アンモニア(またはN2 O,N2 ,NF3 ガス雰囲気中でのランプ加熱を行なうことにより、シリコン基板1との界面より10オングストロームの範囲における窒素原子の濃度(原子濃度)が平均で1atom・%範囲内にあるものを形成しても良い。
【0022】その後、前記ゲート絶縁膜4に密着してLPCVD法により、多結晶シリコン膜5を約4000オングストローム堆積する(図2)。
【0023】更に、レジストのマスク6を形成し、PMOS領域にB(ボロン)もしくはBF2 を、例えば2×10E15cm-2イオン注入しP+ 型多結晶シリコン膜8とする(図3)。
【0024】その後、再び、レジストのマスク6を形成しNMOS領域にP(リン)もしくはAs(ヒソ)を、例えば2×10E15cm-2イオン注入しN+ 型多結晶シリコン膜10を形成する(図4)。
【0025】更に、前記多結晶シリコン膜8,10をパターニングし、ゲート電極を形成する(図5)。
【0026】その後、例えば850℃酸素雰囲気中で前記多結晶シリコン膜8,10上に100オングストロ−ム程度の酸化膜11を形成する(図6)。
【0027】更に、前記ゲート電極に対してセルフアラインでPMOS,NMOSのソース/ドレイン領域にそれぞれP型不純物(B(ボロン)もしくはBF2 ) 、N型不純物(P(リン)もしくはAs(ヒソ))を導入しその後の熱工程を経てP型及びN型拡散層13,14をそれぞれ形成する。その後、CVD法によりシリコン酸化膜15を堆積し、所望領域にゲート電極、ソース/ドレイン部との配線引き出し口16を開孔し、Alをスパッタ法で堆積し、パターニングしてAl配線17とし、表面をパシベーション膜18で覆い、CMOSが完成する(図7)。
【0028】図8及び図9はゲート絶縁膜中のシリコン、酸素及び窒素の濃度プロファイル(オージェ分析及びSIMS分析結果)である。特に、図9に示す窒素濃度は次表1の条件で、O2 源SIMS分析により評価した。
【0029】
【表1】
このとき、上表1のサンプルはすべて5mmの酸化膜を窒化、再酸化して得られた膜である。尚、イオン強度から原子濃度への変換については、SIMS分析に比べ定量性の良いオージェ分析で同一サンプルを評価して得られた結果(4.4%,図8参照)を基に算出した。また、オージェ分析はSiO2 およびSi3 N4 試料の測定で決定された相対感度係数を用いている。そして、次表2のように、低濃度サンプルの濃度が求められた。
【0030】
【表2】
上表2によれば、窒素濃度0.1〜1%の低濃度なゲート絶縁膜が自在に形成できる。また、このときの水素濃度は、図31の深さ方向に対する水素濃度を示すSIMSの測定結果から判るように、6×1020atom/cc以下(図31)の範囲に存在する。尚、図31は表2の条件で作成したときの膜中の水素濃度、図32は、再酸化なしでシリコン酸化膜を同じ条件で窒化したときの膜中の水素濃度を示す。
【0031】また、ゲート絶縁膜は、酸化膜形成後、アンモニア(またN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NO)雰囲気中のランプ加熱を行なうことにより形成しても良い。また、酸化膜形成後、アンモニア(またはN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NO)雰囲気中の炉アニールにより形成しても良い。さらにN2 O雰囲気中での酸化、窒化により形成しても良く、酸化膜形成後のアンモニア(またはN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NO)雰囲気中の炉窒化及び、酸素雰囲気中の炉再酸化により形成しても良い。このとき、ガスの反応性により、窒化速度が異なるため、窒化ガスに応じて温度、処理時間を設定する。結果として、表2と同等の窒素濃度を得られる条件にすることにより、同等の効果(デバイス特性,信頼性)が得られる。再酸化の条件は、ゲート絶縁膜厚が急増しない条件に適宜設定する。
【0032】尚、窒化は処理時間を考慮して実用的には800〜900℃が望ましく、窒化時間は5〜60秒のRTNが良い。しかして、所望により700℃にて行うことも可能である。また、他の実施例としてプラズマ窒化による処理でも良い。
【0033】また、実施例では再酸化をRTNと同じ温度、同じ時間のRTOで行ったが、上記窒化と同様、700℃以上、例えば800〜900℃で行うことができる。
【0034】しきい値電圧の窒素濃度依存性を図10に示す。窒素温度が高い程、NMOS,PMOSともに、正の固定電荷を多く有する方向にしきい値がシフトするが、窒素濃度が3%を越えると急激に変動することが判った。
【0035】また、界面準位密度の窒素濃度依存性を図1111に示す。これによれば、窒素濃度が2%以上のとき界面準位密度が急激に増大しているのが判る。
【0036】図12乃至図15にGmの特性を示す。図1212及び図13に示すように、窒素濃度4.4%ではGmのピークが急激に劣化するが、窒素濃度0.54%では劣化が小さく、NMOSの高電界側では酸化膜に比べて優れた特性を示す。逆に0.1%未満では、高電界側でのGmの向上は望めない。また、図14及び図15に示すように、NMOSでは窒素濃度3%以上のとき、低ゲート電界のGmが急激に劣化する。また、PMOSでは高電界程劣化が顕著であるが、%MVcm-2の条件では2%を越えると急激に特性が劣化する。
【0037】次に、図16乃至図19は駆動力の窒素濃度依存性を示す。同図によれば、NMOSの低ゲート電界及びPMOSでの駆動力の低かは窒素濃度4.4%の場合、低ゲート電界において顕著であるが、窒素濃度0.54%ではNMOSは駆動力が全ゲート電界の領域で向上し、PMOSの駆動力劣化も問題にならないレベルとなる。
【0038】また、図20乃至図23に示すように、NMOSでは、窒素濃度1%以上、PMOSでは、窒素濃度2%以上で駆動力が顕著に低下することが判る。
【0039】図24乃至図27はホットキャリア劣化の窒素濃度依存性を示す。NMOSにおいて、窒素濃度1%以上のとき、チャネルホットキャリアストレス(VD =VG =3.5V)によるしきい値の変動が大きい。また、窒素濃度が低い場合はドレインアバラシシェホットキャリアストレス(VG =subMAXの条件)によるしきい値の変動及び界面準位の発生が大きい。また、窒素濃度0.1%未満では、界面準位の発生が多く、劣化が大きい。また、PMOSは窒素濃度1%以上のとき、しきい値が大きく変動し特性の劣化が大きくなる。
【0040】図28及び図29にI−V特性及びGmの変動を示す。窒素濃度0.54%のとき、トランジスタ特性の変動が抑えられるのが判る。ホットキャリアによる界面準位の発生や、モビリティには界面の状態が強く反映される。
【0041】図30はPMOSのしきい値電圧とゲート電極中のボロン濃度の相関図である。同図において、窒素濃度4.4%の条件ならば、5×1015cm-2の条件でも突き抜けは生じない。ゲート絶縁膜中の窒素濃度が高いほど、突き抜けるボロンは少なくなっており、突き抜けの現象はゲート絶縁膜中の窒素濃度に大きく依存することが判る。Toxが5mm、ゲートドーピングBF2 1E15cm-2の条件ならば、窒化膜でも突き抜けは生じないが、窒化酸化膜にすることでゲート電極の低抵抗化に対しマージンができる。このとき、ゲートポリシンコン電極の不純物濃度は2〜5×1019cm-3が望ましい。5×1019cm-3より濃度が高い場合は上述のように、ボロンの突き抜け抑止に対するマージンが少なくなる。
【0042】一方、2×1019cm-3より濃度が低い場合は、ゲート電圧印加時にゲート電極のゲート絶縁膜側に空乏層が形成される。この空乏層の容量がゲート絶縁膜の容量に直列に結合されることになる結果、実効的にゲート絶縁膜容量が減少し、MOSFETのドレイン電流が減少し、好ましくない。
【0043】従って、次表3に示すように、初特性、ホットキャリア信頼性及びゲート特性を考慮すると、ゲート絶縁膜中の窒素濃度を0.1〜1%にするのが良いことが判る。
【0044】
【表3】
尚、ホットキャリア劣化等は、電界が高くなるTox=100オングストローム以下で顕著になる。したがってホットキャリア向上等を目的とした窒化酸化膜の使用はTox=100オングストローム以下で特に望ましい。
【0045】斯くして、ゲート絶縁膜中の窒素濃度を1%以下にすることにより、高性能及び高信頼性のMOSFETが得られる。
【0046】好ましくは0.1〜1atom・%とするのが良い。窒素濃度の深さ方向分布は、基板界面付近が若干高濃度の傾向にあり、以上の値はこの部分の値であるが、界面付近がデバイスの挙動上も重要であり、シリコン基板との界面より10オングストロームの範囲における平均が1atom・%以下ないしは0.1〜1atom・%以下であればよく、本発明はこれを含むものである。
【0047】また、ゲート電極はポリシリコンの他、Si −Ge ,或いはW,Mo ,Ti ,Ni ,Co 等の金属やそのシリサイドでもよい。
【0048】尚、本発明は図33及び図34に示すように、基板100上にフローティングゲート102及びコントロールゲート103を有し、基板100の表面部に拡散層104を有するEPROMにおけるコントロールゲート103の絶縁膜105及びE2 PROMのゲート絶縁膜101に適用される。
【0049】ここで、本発明の他の実施例としてNAND型EEPROMに適用したものを図面を参照して説明する。図35はそれを示す平面図であり、図36(a)(b)はそのA−A´,B−B´断面図である。また図3737はNANDセルの等価回路である。この実施例では、4個のメモリセルM1 〜M4 と2個の選択MOSトランジスタS1 <S2 を、そのソース,ドレイン拡散層を共用する形で直列接続してMANDセルを構成している。この様なNANDセルがマトリックス配列されてメモリアレイが構成される。NANDセルのドレインは選択トランジスタS1 を介してビット線BLに接続される。又NANDセルのソースは選択トランジスタS2 を介して接地線に接続される。各メモリセルの制御ゲートCG1 〜CG4 はビット線BLと交差するワード線WLに接続される。この実施例は4個のメモリセルで1つのNANDセルを構成しているが、一般に2のn乗(n=1,2,…)個のメモリセルで1つのNANDセルを構成できる。
【0050】具体的なセル構造を図36により説明する。N型シリコン基板301上にP−ウェル301´を設ける。このP−ウェル301´上にメモリセルを形成し、周辺回路はメモリセルと別のP−ウェル上に設ける。NANDセルは、P−ウェル301´上の素子分離絶縁膜302で囲まれた一つの領域に、この実施例では4個のメモリセルとそれをはさむ2つの選択トランジスタが形成されている。各メモリセルは、P−ウェル301´上に50〜200オングストロームの前記実施例と同様にして形成された1atom・%以下の窒素原子を含んだシリコン酸化膜からなる第1ゲート絶縁膜3031 を介して、500〜4000オングストロームの第1層多結晶シリコン膜により浮遊ゲート304(3041 ,3042 ,3043 ,3044 )が形成され、この上に150〜400オングストロームの1atom・%以下の窒素を含んだシリコン酸化膜からなる第3ゲート絶縁膜5を介して、1000〜4000オングストロームの第2層多結晶シリコン膜により制御ゲート306(3061 ,3062 ,3063 ,3064 )が形成されている。制御ゲート306は一方向に連続的に配設されてワード線WLとなる。各メモリセルのソース,ドレイン拡散層となるn型層309は隣接するもの同士で共用する形で、4個のメモリセルが直列接続されている。NANDセルの一端のドレインは、ゲート電極3045 により構成される選択MOSトランジスタを介してビット線308に接続され、他端のソースはゲート電極3046 により構成されるもう一つの選択トランジスタを介して接地線310に接続されている。
【0051】2つの選択トランジスタは、P−ウェル301´上に250〜400オングストロームの前記メモリセルのゲート絶縁膜と同様の窒素を含んだシリコン酸化膜からなる第2ゲート絶縁膜3032 を介して、第1層多結晶シリコン膜により選択ゲート304(3045 ,3046 )が形成される。
【0052】この上に第3ゲート絶縁膜305を介して、選択ゲート(3045 ,3046)上に第2層多結晶シリコンより成る配線306(3065 ,3066 )が形成される。ここで選択ゲート(3045 ,3046 )と配線(3065 ,3066)とは所定間隔のスルーホールで接続され、低抵抗化される。
【0053】ここで各メモリセルの浮遊ゲート(3041 〜3044 )と制御ゲート(3061 〜3064 )と選択ゲート(3045 ,3046 )と選択ゲート上の低抵抗上用配線(3065 ,3066 )はそれぞれ、チャンネル長方向については同一エッチング・マスクを用いて同時にパターニングしてエッヂを揃えている。
【0054】ここでこの実施例では、このパターニング直後に窒素原子を含有する雰囲気で熱処理し、ゲートエッジ部での第1ゲート絶縁膜を部分的に窒素を含んだシリコン酸化膜にする。ソース,ドレイン拡散層となるn型層309は、これらの制御ゲート(3061 〜3064 )および選択ゲート上の多結晶配線(3065 ,3066 )をマスクとして、ヒ素又は燐のイオン注入にて形成される。この実施例では窒素原子を含んだシリコン酸化膜はメモリセル及び選択トランジスタのゲート絶縁膜と浮遊ゲート絶縁膜を用いたが、それらのいずれかで用いることができる。
【0055】この様な構成において、各メモリセルでの浮遊ゲート304と基板301間の結合容量C1 は、浮遊ゲート304と制御ゲート306間の結合容量C2 に比べて小さく設定されている。これを具体的なセル・パラメータ例を上げて説明すれば、パターン寸法は図35に記入したように、1μmルールに従って、浮遊ゲートおよび制御ゲートともに幅が1μm、チャネル幅が1μmであり、また浮遊ゲート304はフィールド領域上に両側1μmずつ延在させている。また、第1ゲート絶縁膜303は例えば200オングストロームの熱酸化膜、第2ゲート絶縁膜305は350オングストロームの熱酸化膜である。熱酸化膜の誘電率をεとすると、C1 =ε/0.02であり、C2 =3ε/0.035である。即ち、C1 <C2 となっている。
【0056】この実施例のNANDセルでの書き込み消去の動作モードは、特開平1−173654号公報(出願人:東芝)に記載のものと同様であり、詳細は省略するが、両動作モードでの代表的な電圧の与え方の例を次表4に示す。この例は、全メモリセルを一括で消去した後、選択メモリセル1M4 に書き込みを行ったことを示している。
【0057】
【表4】
次に、図38及び上表4を用いて、この実施例で重要な読み出し動作モードについて詳細に説明する。
【0058】読み出し動作は、例えば第4のセルAのデータを読み出す場合を説明すると、2つの選択トランジスタのゲート電圧SG1 とSG2 を5Vにしトランジスタをオンとし、非選択のメモリセルの制御ゲートCG1 ,CG2 およびCG3 には書き込み状態にあるメモリセルがオンする程度の“H”レベル(例えば5V)電位を与え、選択メモリセルAの制御ゲートCG4 を“L”レベル(例えば0V)とする。そして選択メモリセルAにつながるビット線1(BL1 )を“H”レベル(1〜5V程度)に他のビット線は0Vに、そしてソース線は0Vにする。これによりビット線1(BL1 )に電流が流れるか否かにより、メモリセルAの“0”,“1”の判定ができる。
【0059】ビット線にセル電流が流れる“0”状態の場合、非選択のメモリセルと選択ゲートの転送能力がセル電流量に影響を及ぼす。本発明の実施例による1atom・%以下の窒素濃度のシリコン酸化膜を用いた場合は、図12及び図16,17から明らかなように転送能力が向上し、セル電流が大きくなり、ひいては高速読み出しが可能となる。さらに、従来から明らかになっているが、窒素を含んだシリコン酸化膜を用いることでEEPROMの書き込み消去Endurance 特性、Data保持特性が向上し、信頼性も確保される。
【0060】同様に、NOR型のFlash EEPROMにおいても、1atom・%以下の窒素濃度のシリコン酸化膜を用いることで、セル電流が増え、信頼性が向上するという2重の効果が得られる。
【0061】以上の実施例ではN型基板上にPウェルを設け、Pウェル上にメモリセルを形成する方式を用いたが、逆にP型基板上にN−ウェルを設け、周辺回路と分離して1つのNウェル上にNANDメモリセルアレイを形成しても良い。つまりメモリセルのMOSFETはPチャンネルトランジスタになっている。
【0062】この他本発明は他のEPROM,E2 PROMについても同様に1atom・%以下好ましくは0.1〜1atom・%の窒素濃度のシリコン酸化膜を用いることにより、セル電流の増加等による信頼性の向上が図れる。
【0063】さらに、MOSFET及びCMOSは勿論、図39及び図40に示すように、基板200上にワード線201のゲート絶縁膜及びビット線202を有するトレンチキャパシタ並びにスタックキャパシタのMOSキャパシタにも適用されることは言うまでもない。
【0064】次に、ゲ−ト窒化酸化膜の形成方法を図41R>1〜図43により説明する。先ず、シリコン半導体のウエハー401表面に、例えば膜厚700nmのフィールド絶縁膜402により素子領域と素子分離領域とを形成する。そして、素子領域に熱酸化法により膜厚5nmのゲート酸化膜405を形成する。このとき、ウエハー401裏面には通常一面に厚いフィールド絶縁膜406が形成されている。その後、ウエハー401の表面にレジスト410を塗布する(図41a)。次に、ウエハー401裏面のフィールド絶縁膜406を、例えばプラズマエッチングで除去した後、ウエハー401の裏面のシリコンを露出させる(図41b)。次に、レジスト410を除去する(図41c)。その後、ウエハー401を石英チューブ407に入れ、アンモニアガスを流しつつ、ハロゲンランプ409等を用いて、例えば摂氏1000度で1分間の高温短時間の加熱により窒化を行ないゲート酸化膜405をゲート窒化酸化膜に変換する(図42R>2)。
【0065】尚、上記実施例ではハロゲンランプ409による加熱を用いたが,これに限定することなく、例えばRF加熱による炉を用いてもよい。また、熱処理が高温短時間であることに必ずしも限定しなくてもよい。また、上記実施例として完全にウエハー401裏面のフィールド絶縁膜406を除去する例を示したが、10nm以下の絶縁膜であれば熱伝動率が問題とならない場合もあるので、図43に示すように、例えば5nmのゲート絶縁膜411を少なくとも裏面に残したまま窒化を行なってもよい。また、上記実施例ではウエハー401表面の窒化をする対象として硅素酸化膜を用いたが、これに限定することなく、硅素、硅素酸化窒化膜、窒化膜等でもよい。また、窒化の雰囲気もNH3 ,NF3 ,NCl3 等でもよい。
【0066】また、N型単結晶シリコン(111)基板の表面にp−well領域及び素子分離領域を形成後、HCl希釈酸化によりシリコン基板上にシリコン酸化膜を、例えば50オングストローム形成後、NH3 、N2 O、N2 、NF3 、NO2 、N2 O2 またはNOガス雰囲気でのランプ加熱(RTN)及び酸素雰囲気中での再酸化(RTO)を行なう。その後、前記ゲート絶縁膜に密着してLPCVD法にて多結晶シリコン膜を約4000オングストローム堆積した後、通常のMOS型半導体装置の製造方法に従い、半導体装置を製造する。このとき、ゲート絶縁膜はシリコン基板をN2 O、NO2 及びN2 O2 等により直接酸化と窒化とを同時に行なうことにより形成してもよい。
【0067】これによれば、図44及び図45に示すように、半導体基板を(111)面にしたので、窒化酸化膜MOSFETのGm(相互コンダクタンス)は酸化膜MOSFETに比べ低電界側で最大値の減少が78.5%から96.2%に抑えられ、かつ高電界側のGm向上が保たれる。また、チャネル方向を90°(オリフラに平行)にすることにより、さらにGmが向上する。
【0068】さらに、P−MOSFETの場合は、図46R>6及び図47に示すように、低電界側でのGmの低下はピーク値で78.6%から79.1%に抑えられ、高電界側での低下の抑制も58.7%から82.9%と顕著な効果がある。
【0069】また、P−MOSの場合はチャネル方向を0°(キリフラと垂直)にすることにより、さらにGmが向上する。
【0070】尚、上記実施例において、半導体基板は(110)(311)(511)(811)シリコン基板でもよい。
【0071】
【発明の効果】以上説明したように本発明によれば、900℃以下の窒素を含有する雰囲気中において、シリコン酸化膜を窒化して得られるゲート絶縁膜の窒素原子濃度を1atom・%以下に設定したので、駆動力の低下及び相互コンダンタンスGmの吊架が抑制される共に、ホットキャリア信頼性にも強い構造となる。従って、高性能及び高信頼性のMOSデバイスが製造できる。
【0072】また、基板裏面に熱伝動率の悪い厚いフィールド絶縁膜が存在しないので、基板表面の温度制御が良く所定の窒素濃度を得ることができると共に、基板表面の温度分布が均一になり、均一な窒素濃度が容易に実現できる。
【0073】さらに、半導体基板を(111)面にしたので、窒化酸化膜MOSFETのGm(相互コンダクタンス)は酸化膜MOSFETに比べ低電界側で最大値の減少が抑えられ、かつ高電界側のGm向上を保つことができる。
【0074】また、N−MOSではチャネル方向を90°(オリフラに平行)にすれば、さらにGmが向上でき、P−MOSの場合はチャネル方向を0°(オリフラと垂直)にすることにより、さらにGmが向上できる。
【図面の簡単な説明】
【図1】本発明装置の製造工程図である。
【図2】本発明装置の製造工程図である。
【図3】本発明装置の製造工程図である。
【図4】本発明装置の製造工程図である。
【図5】本発明装置の製造工程図である。
【図6】本発明装置の製造工程図である。
【図7】本発明装置の製造工程図である。
【図8】濃度プロファイルを示す図である。
【図9】濃度プロファイルを示す図である。
【図10】しきい値電圧の窒素濃度依存性を示す図である。
【図11】界面準位密度の窒素濃度依存性を示す図である。
【図12】Gmの特性を示す図である。
【図13】Gmの特性を示す図である。
【図14】Gmの特性を示す図である。
【図15】Gmの特性を示す図である。
【図16】駆動力の窒素濃度依存性を示す図である。
【図17】駆動力の窒素濃度依存性を示す図である。
【図18】駆動力の窒素濃度依存性を示す図である。
【図19】駆動力の窒素濃度依存性を示す図である。
【図20】駆動力の窒素濃度依存性を示す図である。
【図21】駆動力の窒素濃度依存性を示す図である。
【図22】駆動力の窒素濃度依存性を示す図である。
【図23】駆動力の窒素濃度依存性を示す図である。
【図24】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図25】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図26】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図27】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図28】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図29】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図30】PMOSのしきい値電圧とゲート電極中のボロン濃度の相関図である。
【図31】再酸化ありの場合の水素濃度プロファイルを示す図である。
【図32】再酸化なしの場合の水素濃度プロファイルを示す図である。
【図33】EPROMの断面図である。
【図34】E2 PROMの断面図である。
【図35】NAND型E2 PROMの平面図である。
【図36】NAND型E2 PROMのA−A′断面図及びB−B′断面図である。
【図37】NAND型E2 PROMの回路図である。
【図38】NAND型E2 PROMの動作説明図である。
【図39】トレンチキャパシタの断面図である。
【図40】スタックキャパシタの断面図である。
【図41】本発明のゲート窒化酸化膜の形成工程図である。
【図42】本発明のゲート窒化酸化膜の形成工程図である。
【図43】本発明の他のゲート窒化酸化膜の形成工程図である。
【図44】(100)基板に形成したN−MOSFETの相互コンダクタンスの特性図である。
【図45】(111)基板に形成したN−MOSFETの相互コンダクタンスの特性図である。
【図46】(100)基板に形成したP−MOSFETの相互コンダクタンスの特性図である。
【図47】(111)基板に形成したP−MOSFETの相互コンダクタンスの特性図である。
【図48】従来のゲート窒化酸化膜の形成方法の説明図である。
【符号の説明】
1 シリコン基板
2 P型ウェル領域
3 素子分離領域
4 ゲート絶縁膜
5 多結晶シリコン膜
6 レジストのマスク
11 酸化膜
13,14 拡散層
301 N型シリコン基板
301′ P−ウェル
302 素子分離絶縁膜
3031 第1ゲート絶縁膜
3032 第2ゲート絶縁膜
3041 〜3044 浮遊ゲート
3045 ,3046 選択ゲート
305 第3ゲート絶縁膜
3061 〜3064 制御ゲート
3065 ,3066 選択ゲートの低抵抗化配線
308 ビット線
309 ソース,ドレイン拡散層
310 NANDセルのソース線
M(M1 〜M4 ) メモリセル
S(S1 ,S2 ) 選択MOSトランジスタ
SG (SG1 ,SG2 ) 選択ゲート
CG(CG1 〜CG4 ) 制御ゲート
【0001】
【産業上の利用分野】本発明はMOS型構造の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】従来、この種のMOS型半導体装置では、ゲート電極不純物の基板への突き抜けを抑止しデバイスの信頼性を向上させるため、ゲート酸化膜中の窒素濃度を2%〜10%と高濃度に設定した、いわゆるゲート窒化酸化膜を形成していた。
【0003】かかるゲート窒化酸化膜の形成方法を図48R>8により説明する。先ず、シリコン半導体のウエハー401表面に、例えば膜厚700nmのフィールド絶縁膜402により素子領域403と素子分離領域404とを形成する。そして、素子領域403に熱酸化法により膜厚5nmのゲート酸化膜405を形成する。このとき、ウエハー401裏面には通常一面に厚いフィールド絶縁膜406が形成されている。このウエハー401を石英チューブ407に入れ、アンモニアガスを流しつつ、ハロゲンランプ409等を用いて、例えば摂氏1000度で1分間の高温短時間の加熱によりゲート酸化膜405を窒化しゲート窒化酸化膜を形成していた。
【0004】
【発明が解決しようとする課題】然し乍ら、上述した従来のMOS型半導体装置においては、例えばMOSFETの場合、ゲ−ト酸化膜の窒素濃度が2〜10%と高いため、駆動力が低下すると共に、相互コンダクタンスGmが低下するという問題点があった。
【0005】また、ウエハー401裏面に熱伝動率が低い厚膜のフィールド絶縁膜406が存在するため、加熱時におけるウエハー401表面の温度制御性が悪くなりウエハー401表面の温度を所定の温度に設定できず、所定の窒素濃度が得られないと共に、ウエハー401表面の温度分布が不均一になり窒素濃度が不均一になるという問題点があった。
【0006】本発明の目的は、上述の問題点に鑑み、MOS初特性及びホットキャリア信頼性が向上でき、ゲート窒化酸化膜の窒素濃度の制御性が向上できる半導体装置及びその製造方法を提供するものである。
【0007】
【課題を解決するための手段】本発明は上述した目的を達成するため、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記ゲート絶縁膜は窒素原子濃度が1atom・%以下のシリコン酸化膜であり、前記ゲート絶縁膜は900℃以下の窒素原子を含有する雰囲気中でシリコン酸化膜を窒化して形成されるものである。
【0008】また、前記ゲート絶縁膜は、前記半導体基板の裏面の絶縁膜を全部除去するか、或いは10nm以下の絶縁膜を残したまま、窒素原子を含む雰囲気中で前記半導体基板の表面をランプによる恒温短時間の熱処理により窒化して形成するものである。
【0009】このとき、半導体基板の表面は硅素、硅素酸化膜、硅素酸化窒化膜または硅素窒化膜であり、窒素原子を含む雰囲気はN2 O、NH3 、NF3 またはNCl3である。
【0010】また、半導体基板上に窒素原子濃度10 atom %以下の窒素を含有する窒化酸化膜によりゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記半導体基板が(111)シリコン基板であり、チャネル方向がNMOSの場合とPMOSの場合とで90°異なるものであり、相補型半導体装置を形成するものである。
【0011】さらに、前記窒化酸化膜は、シリコン酸化膜をNH3 、N2 O、NF3 、N2、NO2 、N2 O2 またはNOガスを用いて形成するものである。
【0012】さらにまた、前記窒化酸化膜は、シリコン基板を直接NH3 、N2 O、NF3、N2 、NO2 、N2 O2 またはNOガスを用いて形成するものである。
【0013】また、前記半導体基板が(110)(311)(511)(811)シリコン基板である。
【0014】
【作用】本発明においては、900℃以下の窒素を含有する雰囲気中においてシリコン酸化膜を窒化して得られるゲート絶縁膜の窒素原子濃度を1atom・%以下に設定したので、駆動力の低下及び相互コンダクタンスGmの低下が抑制される。
【0015】また、半導体基板の裏面に熱伝動率の悪い絶縁膜が存在しないので、基板表面の温度制御性が良くなる。よって、所定の窒素濃度が得られ、基板表面の温度分布が均一になり、均一な窒素濃度が容易に実現される。
【0016】さらに、半導体基板を(111)面にすることにより、窒化酸化膜MOSFETのGm(相互コンダクタンス)は酸化膜MOSFETに比べ低電界側で最大値の減少が抑えられ、かつ高電界側のGm向上が保たれる。
【0017】また、NMOSの場合はチャネル方向を90°(オリフラに平行)にすることにより、さらにGmが向上する。
【0018】また、PMOSの場合はチャネル方向を0°(オリフラと垂直)にすることにより、さらにGmが向上する。
【0019】
【実施例】本発明の半導体装置及びその製造方法に係わる実施例を図1〜図47に基づいて説明する。
【0020】以下、MOSFETの製造方法を述べる。
【0021】先ず、N型単結晶シリコン基板1の表面にp−well領域2及び素子分離領域3を形成後、HCl希釈酸化によりシリコン基板1上にシリコン酸化膜を、例えば50オングストロ−ム形成後、さらにアンモニア(またはN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NOガス)雰囲気中でのランプ加熱(RTN:RapidThermal Nitridation )を、例えば900℃で10秒間行ない、且つ同温、同時間の酸素雰囲気中での再酸化(RTO:Rapid Thermal Oxidation )を行なうことにより、シリコン基板1との界面より10オングストロームの範囲における窒素原子の濃度(原子濃度)が平均で1atom・%以内の範囲にあるゲート絶縁膜4を形成する(図1(a))。尚、図1(b)は図1(a)のA部分の拡大図である。また、上記ゲート絶縁膜4は、シリコン酸化膜を形成したのち、アンモニア(またはN2 O,N2 ,NF3 ガス雰囲気中でのランプ加熱を行なうことにより、シリコン基板1との界面より10オングストロームの範囲における窒素原子の濃度(原子濃度)が平均で1atom・%範囲内にあるものを形成しても良い。
【0022】その後、前記ゲート絶縁膜4に密着してLPCVD法により、多結晶シリコン膜5を約4000オングストローム堆積する(図2)。
【0023】更に、レジストのマスク6を形成し、PMOS領域にB(ボロン)もしくはBF2 を、例えば2×10E15cm-2イオン注入しP+ 型多結晶シリコン膜8とする(図3)。
【0024】その後、再び、レジストのマスク6を形成しNMOS領域にP(リン)もしくはAs(ヒソ)を、例えば2×10E15cm-2イオン注入しN+ 型多結晶シリコン膜10を形成する(図4)。
【0025】更に、前記多結晶シリコン膜8,10をパターニングし、ゲート電極を形成する(図5)。
【0026】その後、例えば850℃酸素雰囲気中で前記多結晶シリコン膜8,10上に100オングストロ−ム程度の酸化膜11を形成する(図6)。
【0027】更に、前記ゲート電極に対してセルフアラインでPMOS,NMOSのソース/ドレイン領域にそれぞれP型不純物(B(ボロン)もしくはBF2 ) 、N型不純物(P(リン)もしくはAs(ヒソ))を導入しその後の熱工程を経てP型及びN型拡散層13,14をそれぞれ形成する。その後、CVD法によりシリコン酸化膜15を堆積し、所望領域にゲート電極、ソース/ドレイン部との配線引き出し口16を開孔し、Alをスパッタ法で堆積し、パターニングしてAl配線17とし、表面をパシベーション膜18で覆い、CMOSが完成する(図7)。
【0028】図8及び図9はゲート絶縁膜中のシリコン、酸素及び窒素の濃度プロファイル(オージェ分析及びSIMS分析結果)である。特に、図9に示す窒素濃度は次表1の条件で、O2 源SIMS分析により評価した。
【0029】
【表1】
このとき、上表1のサンプルはすべて5mmの酸化膜を窒化、再酸化して得られた膜である。尚、イオン強度から原子濃度への変換については、SIMS分析に比べ定量性の良いオージェ分析で同一サンプルを評価して得られた結果(4.4%,図8参照)を基に算出した。また、オージェ分析はSiO2 およびSi3 N4 試料の測定で決定された相対感度係数を用いている。そして、次表2のように、低濃度サンプルの濃度が求められた。
【0030】
【表2】
上表2によれば、窒素濃度0.1〜1%の低濃度なゲート絶縁膜が自在に形成できる。また、このときの水素濃度は、図31の深さ方向に対する水素濃度を示すSIMSの測定結果から判るように、6×1020atom/cc以下(図31)の範囲に存在する。尚、図31は表2の条件で作成したときの膜中の水素濃度、図32は、再酸化なしでシリコン酸化膜を同じ条件で窒化したときの膜中の水素濃度を示す。
【0031】また、ゲート絶縁膜は、酸化膜形成後、アンモニア(またN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NO)雰囲気中のランプ加熱を行なうことにより形成しても良い。また、酸化膜形成後、アンモニア(またはN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NO)雰囲気中の炉アニールにより形成しても良い。さらにN2 O雰囲気中での酸化、窒化により形成しても良く、酸化膜形成後のアンモニア(またはN2 O,N2 ,NF3 ,NO2 ,N2 O4 ,NO)雰囲気中の炉窒化及び、酸素雰囲気中の炉再酸化により形成しても良い。このとき、ガスの反応性により、窒化速度が異なるため、窒化ガスに応じて温度、処理時間を設定する。結果として、表2と同等の窒素濃度を得られる条件にすることにより、同等の効果(デバイス特性,信頼性)が得られる。再酸化の条件は、ゲート絶縁膜厚が急増しない条件に適宜設定する。
【0032】尚、窒化は処理時間を考慮して実用的には800〜900℃が望ましく、窒化時間は5〜60秒のRTNが良い。しかして、所望により700℃にて行うことも可能である。また、他の実施例としてプラズマ窒化による処理でも良い。
【0033】また、実施例では再酸化をRTNと同じ温度、同じ時間のRTOで行ったが、上記窒化と同様、700℃以上、例えば800〜900℃で行うことができる。
【0034】しきい値電圧の窒素濃度依存性を図10に示す。窒素温度が高い程、NMOS,PMOSともに、正の固定電荷を多く有する方向にしきい値がシフトするが、窒素濃度が3%を越えると急激に変動することが判った。
【0035】また、界面準位密度の窒素濃度依存性を図1111に示す。これによれば、窒素濃度が2%以上のとき界面準位密度が急激に増大しているのが判る。
【0036】図12乃至図15にGmの特性を示す。図1212及び図13に示すように、窒素濃度4.4%ではGmのピークが急激に劣化するが、窒素濃度0.54%では劣化が小さく、NMOSの高電界側では酸化膜に比べて優れた特性を示す。逆に0.1%未満では、高電界側でのGmの向上は望めない。また、図14及び図15に示すように、NMOSでは窒素濃度3%以上のとき、低ゲート電界のGmが急激に劣化する。また、PMOSでは高電界程劣化が顕著であるが、%MVcm-2の条件では2%を越えると急激に特性が劣化する。
【0037】次に、図16乃至図19は駆動力の窒素濃度依存性を示す。同図によれば、NMOSの低ゲート電界及びPMOSでの駆動力の低かは窒素濃度4.4%の場合、低ゲート電界において顕著であるが、窒素濃度0.54%ではNMOSは駆動力が全ゲート電界の領域で向上し、PMOSの駆動力劣化も問題にならないレベルとなる。
【0038】また、図20乃至図23に示すように、NMOSでは、窒素濃度1%以上、PMOSでは、窒素濃度2%以上で駆動力が顕著に低下することが判る。
【0039】図24乃至図27はホットキャリア劣化の窒素濃度依存性を示す。NMOSにおいて、窒素濃度1%以上のとき、チャネルホットキャリアストレス(VD =VG =3.5V)によるしきい値の変動が大きい。また、窒素濃度が低い場合はドレインアバラシシェホットキャリアストレス(VG =subMAXの条件)によるしきい値の変動及び界面準位の発生が大きい。また、窒素濃度0.1%未満では、界面準位の発生が多く、劣化が大きい。また、PMOSは窒素濃度1%以上のとき、しきい値が大きく変動し特性の劣化が大きくなる。
【0040】図28及び図29にI−V特性及びGmの変動を示す。窒素濃度0.54%のとき、トランジスタ特性の変動が抑えられるのが判る。ホットキャリアによる界面準位の発生や、モビリティには界面の状態が強く反映される。
【0041】図30はPMOSのしきい値電圧とゲート電極中のボロン濃度の相関図である。同図において、窒素濃度4.4%の条件ならば、5×1015cm-2の条件でも突き抜けは生じない。ゲート絶縁膜中の窒素濃度が高いほど、突き抜けるボロンは少なくなっており、突き抜けの現象はゲート絶縁膜中の窒素濃度に大きく依存することが判る。Toxが5mm、ゲートドーピングBF2 1E15cm-2の条件ならば、窒化膜でも突き抜けは生じないが、窒化酸化膜にすることでゲート電極の低抵抗化に対しマージンができる。このとき、ゲートポリシンコン電極の不純物濃度は2〜5×1019cm-3が望ましい。5×1019cm-3より濃度が高い場合は上述のように、ボロンの突き抜け抑止に対するマージンが少なくなる。
【0042】一方、2×1019cm-3より濃度が低い場合は、ゲート電圧印加時にゲート電極のゲート絶縁膜側に空乏層が形成される。この空乏層の容量がゲート絶縁膜の容量に直列に結合されることになる結果、実効的にゲート絶縁膜容量が減少し、MOSFETのドレイン電流が減少し、好ましくない。
【0043】従って、次表3に示すように、初特性、ホットキャリア信頼性及びゲート特性を考慮すると、ゲート絶縁膜中の窒素濃度を0.1〜1%にするのが良いことが判る。
【0044】
【表3】
尚、ホットキャリア劣化等は、電界が高くなるTox=100オングストローム以下で顕著になる。したがってホットキャリア向上等を目的とした窒化酸化膜の使用はTox=100オングストローム以下で特に望ましい。
【0045】斯くして、ゲート絶縁膜中の窒素濃度を1%以下にすることにより、高性能及び高信頼性のMOSFETが得られる。
【0046】好ましくは0.1〜1atom・%とするのが良い。窒素濃度の深さ方向分布は、基板界面付近が若干高濃度の傾向にあり、以上の値はこの部分の値であるが、界面付近がデバイスの挙動上も重要であり、シリコン基板との界面より10オングストロームの範囲における平均が1atom・%以下ないしは0.1〜1atom・%以下であればよく、本発明はこれを含むものである。
【0047】また、ゲート電極はポリシリコンの他、Si −Ge ,或いはW,Mo ,Ti ,Ni ,Co 等の金属やそのシリサイドでもよい。
【0048】尚、本発明は図33及び図34に示すように、基板100上にフローティングゲート102及びコントロールゲート103を有し、基板100の表面部に拡散層104を有するEPROMにおけるコントロールゲート103の絶縁膜105及びE2 PROMのゲート絶縁膜101に適用される。
【0049】ここで、本発明の他の実施例としてNAND型EEPROMに適用したものを図面を参照して説明する。図35はそれを示す平面図であり、図36(a)(b)はそのA−A´,B−B´断面図である。また図3737はNANDセルの等価回路である。この実施例では、4個のメモリセルM1 〜M4 と2個の選択MOSトランジスタS1 <S2 を、そのソース,ドレイン拡散層を共用する形で直列接続してMANDセルを構成している。この様なNANDセルがマトリックス配列されてメモリアレイが構成される。NANDセルのドレインは選択トランジスタS1 を介してビット線BLに接続される。又NANDセルのソースは選択トランジスタS2 を介して接地線に接続される。各メモリセルの制御ゲートCG1 〜CG4 はビット線BLと交差するワード線WLに接続される。この実施例は4個のメモリセルで1つのNANDセルを構成しているが、一般に2のn乗(n=1,2,…)個のメモリセルで1つのNANDセルを構成できる。
【0050】具体的なセル構造を図36により説明する。N型シリコン基板301上にP−ウェル301´を設ける。このP−ウェル301´上にメモリセルを形成し、周辺回路はメモリセルと別のP−ウェル上に設ける。NANDセルは、P−ウェル301´上の素子分離絶縁膜302で囲まれた一つの領域に、この実施例では4個のメモリセルとそれをはさむ2つの選択トランジスタが形成されている。各メモリセルは、P−ウェル301´上に50〜200オングストロームの前記実施例と同様にして形成された1atom・%以下の窒素原子を含んだシリコン酸化膜からなる第1ゲート絶縁膜3031 を介して、500〜4000オングストロームの第1層多結晶シリコン膜により浮遊ゲート304(3041 ,3042 ,3043 ,3044 )が形成され、この上に150〜400オングストロームの1atom・%以下の窒素を含んだシリコン酸化膜からなる第3ゲート絶縁膜5を介して、1000〜4000オングストロームの第2層多結晶シリコン膜により制御ゲート306(3061 ,3062 ,3063 ,3064 )が形成されている。制御ゲート306は一方向に連続的に配設されてワード線WLとなる。各メモリセルのソース,ドレイン拡散層となるn型層309は隣接するもの同士で共用する形で、4個のメモリセルが直列接続されている。NANDセルの一端のドレインは、ゲート電極3045 により構成される選択MOSトランジスタを介してビット線308に接続され、他端のソースはゲート電極3046 により構成されるもう一つの選択トランジスタを介して接地線310に接続されている。
【0051】2つの選択トランジスタは、P−ウェル301´上に250〜400オングストロームの前記メモリセルのゲート絶縁膜と同様の窒素を含んだシリコン酸化膜からなる第2ゲート絶縁膜3032 を介して、第1層多結晶シリコン膜により選択ゲート304(3045 ,3046 )が形成される。
【0052】この上に第3ゲート絶縁膜305を介して、選択ゲート(3045 ,3046)上に第2層多結晶シリコンより成る配線306(3065 ,3066 )が形成される。ここで選択ゲート(3045 ,3046 )と配線(3065 ,3066)とは所定間隔のスルーホールで接続され、低抵抗化される。
【0053】ここで各メモリセルの浮遊ゲート(3041 〜3044 )と制御ゲート(3061 〜3064 )と選択ゲート(3045 ,3046 )と選択ゲート上の低抵抗上用配線(3065 ,3066 )はそれぞれ、チャンネル長方向については同一エッチング・マスクを用いて同時にパターニングしてエッヂを揃えている。
【0054】ここでこの実施例では、このパターニング直後に窒素原子を含有する雰囲気で熱処理し、ゲートエッジ部での第1ゲート絶縁膜を部分的に窒素を含んだシリコン酸化膜にする。ソース,ドレイン拡散層となるn型層309は、これらの制御ゲート(3061 〜3064 )および選択ゲート上の多結晶配線(3065 ,3066 )をマスクとして、ヒ素又は燐のイオン注入にて形成される。この実施例では窒素原子を含んだシリコン酸化膜はメモリセル及び選択トランジスタのゲート絶縁膜と浮遊ゲート絶縁膜を用いたが、それらのいずれかで用いることができる。
【0055】この様な構成において、各メモリセルでの浮遊ゲート304と基板301間の結合容量C1 は、浮遊ゲート304と制御ゲート306間の結合容量C2 に比べて小さく設定されている。これを具体的なセル・パラメータ例を上げて説明すれば、パターン寸法は図35に記入したように、1μmルールに従って、浮遊ゲートおよび制御ゲートともに幅が1μm、チャネル幅が1μmであり、また浮遊ゲート304はフィールド領域上に両側1μmずつ延在させている。また、第1ゲート絶縁膜303は例えば200オングストロームの熱酸化膜、第2ゲート絶縁膜305は350オングストロームの熱酸化膜である。熱酸化膜の誘電率をεとすると、C1 =ε/0.02であり、C2 =3ε/0.035である。即ち、C1 <C2 となっている。
【0056】この実施例のNANDセルでの書き込み消去の動作モードは、特開平1−173654号公報(出願人:東芝)に記載のものと同様であり、詳細は省略するが、両動作モードでの代表的な電圧の与え方の例を次表4に示す。この例は、全メモリセルを一括で消去した後、選択メモリセル1M4 に書き込みを行ったことを示している。
【0057】
【表4】
次に、図38及び上表4を用いて、この実施例で重要な読み出し動作モードについて詳細に説明する。
【0058】読み出し動作は、例えば第4のセルAのデータを読み出す場合を説明すると、2つの選択トランジスタのゲート電圧SG1 とSG2 を5Vにしトランジスタをオンとし、非選択のメモリセルの制御ゲートCG1 ,CG2 およびCG3 には書き込み状態にあるメモリセルがオンする程度の“H”レベル(例えば5V)電位を与え、選択メモリセルAの制御ゲートCG4 を“L”レベル(例えば0V)とする。そして選択メモリセルAにつながるビット線1(BL1 )を“H”レベル(1〜5V程度)に他のビット線は0Vに、そしてソース線は0Vにする。これによりビット線1(BL1 )に電流が流れるか否かにより、メモリセルAの“0”,“1”の判定ができる。
【0059】ビット線にセル電流が流れる“0”状態の場合、非選択のメモリセルと選択ゲートの転送能力がセル電流量に影響を及ぼす。本発明の実施例による1atom・%以下の窒素濃度のシリコン酸化膜を用いた場合は、図12及び図16,17から明らかなように転送能力が向上し、セル電流が大きくなり、ひいては高速読み出しが可能となる。さらに、従来から明らかになっているが、窒素を含んだシリコン酸化膜を用いることでEEPROMの書き込み消去Endurance 特性、Data保持特性が向上し、信頼性も確保される。
【0060】同様に、NOR型のFlash EEPROMにおいても、1atom・%以下の窒素濃度のシリコン酸化膜を用いることで、セル電流が増え、信頼性が向上するという2重の効果が得られる。
【0061】以上の実施例ではN型基板上にPウェルを設け、Pウェル上にメモリセルを形成する方式を用いたが、逆にP型基板上にN−ウェルを設け、周辺回路と分離して1つのNウェル上にNANDメモリセルアレイを形成しても良い。つまりメモリセルのMOSFETはPチャンネルトランジスタになっている。
【0062】この他本発明は他のEPROM,E2 PROMについても同様に1atom・%以下好ましくは0.1〜1atom・%の窒素濃度のシリコン酸化膜を用いることにより、セル電流の増加等による信頼性の向上が図れる。
【0063】さらに、MOSFET及びCMOSは勿論、図39及び図40に示すように、基板200上にワード線201のゲート絶縁膜及びビット線202を有するトレンチキャパシタ並びにスタックキャパシタのMOSキャパシタにも適用されることは言うまでもない。
【0064】次に、ゲ−ト窒化酸化膜の形成方法を図41R>1〜図43により説明する。先ず、シリコン半導体のウエハー401表面に、例えば膜厚700nmのフィールド絶縁膜402により素子領域と素子分離領域とを形成する。そして、素子領域に熱酸化法により膜厚5nmのゲート酸化膜405を形成する。このとき、ウエハー401裏面には通常一面に厚いフィールド絶縁膜406が形成されている。その後、ウエハー401の表面にレジスト410を塗布する(図41a)。次に、ウエハー401裏面のフィールド絶縁膜406を、例えばプラズマエッチングで除去した後、ウエハー401の裏面のシリコンを露出させる(図41b)。次に、レジスト410を除去する(図41c)。その後、ウエハー401を石英チューブ407に入れ、アンモニアガスを流しつつ、ハロゲンランプ409等を用いて、例えば摂氏1000度で1分間の高温短時間の加熱により窒化を行ないゲート酸化膜405をゲート窒化酸化膜に変換する(図42R>2)。
【0065】尚、上記実施例ではハロゲンランプ409による加熱を用いたが,これに限定することなく、例えばRF加熱による炉を用いてもよい。また、熱処理が高温短時間であることに必ずしも限定しなくてもよい。また、上記実施例として完全にウエハー401裏面のフィールド絶縁膜406を除去する例を示したが、10nm以下の絶縁膜であれば熱伝動率が問題とならない場合もあるので、図43に示すように、例えば5nmのゲート絶縁膜411を少なくとも裏面に残したまま窒化を行なってもよい。また、上記実施例ではウエハー401表面の窒化をする対象として硅素酸化膜を用いたが、これに限定することなく、硅素、硅素酸化窒化膜、窒化膜等でもよい。また、窒化の雰囲気もNH3 ,NF3 ,NCl3 等でもよい。
【0066】また、N型単結晶シリコン(111)基板の表面にp−well領域及び素子分離領域を形成後、HCl希釈酸化によりシリコン基板上にシリコン酸化膜を、例えば50オングストローム形成後、NH3 、N2 O、N2 、NF3 、NO2 、N2 O2 またはNOガス雰囲気でのランプ加熱(RTN)及び酸素雰囲気中での再酸化(RTO)を行なう。その後、前記ゲート絶縁膜に密着してLPCVD法にて多結晶シリコン膜を約4000オングストローム堆積した後、通常のMOS型半導体装置の製造方法に従い、半導体装置を製造する。このとき、ゲート絶縁膜はシリコン基板をN2 O、NO2 及びN2 O2 等により直接酸化と窒化とを同時に行なうことにより形成してもよい。
【0067】これによれば、図44及び図45に示すように、半導体基板を(111)面にしたので、窒化酸化膜MOSFETのGm(相互コンダクタンス)は酸化膜MOSFETに比べ低電界側で最大値の減少が78.5%から96.2%に抑えられ、かつ高電界側のGm向上が保たれる。また、チャネル方向を90°(オリフラに平行)にすることにより、さらにGmが向上する。
【0068】さらに、P−MOSFETの場合は、図46R>6及び図47に示すように、低電界側でのGmの低下はピーク値で78.6%から79.1%に抑えられ、高電界側での低下の抑制も58.7%から82.9%と顕著な効果がある。
【0069】また、P−MOSの場合はチャネル方向を0°(キリフラと垂直)にすることにより、さらにGmが向上する。
【0070】尚、上記実施例において、半導体基板は(110)(311)(511)(811)シリコン基板でもよい。
【0071】
【発明の効果】以上説明したように本発明によれば、900℃以下の窒素を含有する雰囲気中において、シリコン酸化膜を窒化して得られるゲート絶縁膜の窒素原子濃度を1atom・%以下に設定したので、駆動力の低下及び相互コンダンタンスGmの吊架が抑制される共に、ホットキャリア信頼性にも強い構造となる。従って、高性能及び高信頼性のMOSデバイスが製造できる。
【0072】また、基板裏面に熱伝動率の悪い厚いフィールド絶縁膜が存在しないので、基板表面の温度制御が良く所定の窒素濃度を得ることができると共に、基板表面の温度分布が均一になり、均一な窒素濃度が容易に実現できる。
【0073】さらに、半導体基板を(111)面にしたので、窒化酸化膜MOSFETのGm(相互コンダクタンス)は酸化膜MOSFETに比べ低電界側で最大値の減少が抑えられ、かつ高電界側のGm向上を保つことができる。
【0074】また、N−MOSではチャネル方向を90°(オリフラに平行)にすれば、さらにGmが向上でき、P−MOSの場合はチャネル方向を0°(オリフラと垂直)にすることにより、さらにGmが向上できる。
【図面の簡単な説明】
【図1】本発明装置の製造工程図である。
【図2】本発明装置の製造工程図である。
【図3】本発明装置の製造工程図である。
【図4】本発明装置の製造工程図である。
【図5】本発明装置の製造工程図である。
【図6】本発明装置の製造工程図である。
【図7】本発明装置の製造工程図である。
【図8】濃度プロファイルを示す図である。
【図9】濃度プロファイルを示す図である。
【図10】しきい値電圧の窒素濃度依存性を示す図である。
【図11】界面準位密度の窒素濃度依存性を示す図である。
【図12】Gmの特性を示す図である。
【図13】Gmの特性を示す図である。
【図14】Gmの特性を示す図である。
【図15】Gmの特性を示す図である。
【図16】駆動力の窒素濃度依存性を示す図である。
【図17】駆動力の窒素濃度依存性を示す図である。
【図18】駆動力の窒素濃度依存性を示す図である。
【図19】駆動力の窒素濃度依存性を示す図である。
【図20】駆動力の窒素濃度依存性を示す図である。
【図21】駆動力の窒素濃度依存性を示す図である。
【図22】駆動力の窒素濃度依存性を示す図である。
【図23】駆動力の窒素濃度依存性を示す図である。
【図24】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図25】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図26】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図27】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図28】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図29】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図30】PMOSのしきい値電圧とゲート電極中のボロン濃度の相関図である。
【図31】再酸化ありの場合の水素濃度プロファイルを示す図である。
【図32】再酸化なしの場合の水素濃度プロファイルを示す図である。
【図33】EPROMの断面図である。
【図34】E2 PROMの断面図である。
【図35】NAND型E2 PROMの平面図である。
【図36】NAND型E2 PROMのA−A′断面図及びB−B′断面図である。
【図37】NAND型E2 PROMの回路図である。
【図38】NAND型E2 PROMの動作説明図である。
【図39】トレンチキャパシタの断面図である。
【図40】スタックキャパシタの断面図である。
【図41】本発明のゲート窒化酸化膜の形成工程図である。
【図42】本発明のゲート窒化酸化膜の形成工程図である。
【図43】本発明の他のゲート窒化酸化膜の形成工程図である。
【図44】(100)基板に形成したN−MOSFETの相互コンダクタンスの特性図である。
【図45】(111)基板に形成したN−MOSFETの相互コンダクタンスの特性図である。
【図46】(100)基板に形成したP−MOSFETの相互コンダクタンスの特性図である。
【図47】(111)基板に形成したP−MOSFETの相互コンダクタンスの特性図である。
【図48】従来のゲート窒化酸化膜の形成方法の説明図である。
【符号の説明】
1 シリコン基板
2 P型ウェル領域
3 素子分離領域
4 ゲート絶縁膜
5 多結晶シリコン膜
6 レジストのマスク
11 酸化膜
13,14 拡散層
301 N型シリコン基板
301′ P−ウェル
302 素子分離絶縁膜
3031 第1ゲート絶縁膜
3032 第2ゲート絶縁膜
3041 〜3044 浮遊ゲート
3045 ,3046 選択ゲート
305 第3ゲート絶縁膜
3061 〜3064 制御ゲート
3065 ,3066 選択ゲートの低抵抗化配線
308 ビット線
309 ソース,ドレイン拡散層
310 NANDセルのソース線
M(M1 〜M4 ) メモリセル
S(S1 ,S2 ) 選択MOSトランジスタ
SG (SG1 ,SG2 ) 選択ゲート
CG(CG1 〜CG4 ) 制御ゲート
【特許請求の範囲】
【請求項1】 半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記ゲート絶縁膜は窒素原子濃度が1atom・%以下のシリコン酸化膜であることを特徴とする半導体装置。
【請求項2】 半導体基板上にゲート絶縁膜を介して形成されるゲート電極及び前記ゲート電極の両側に形成される前記半導体基板とは逆導電型のソース/ドレイン領域を有する半導体装置の製造方法において、前記ゲート絶縁膜は900℃以下の窒素原子を含有する雰囲気中でシリコン酸化膜を窒化して形成されることを特徴とする半導体装置の製造方法。
【請求項3】 前記ゲート絶縁膜の窒素濃度は0.1〜1atom・%であることを特徴とする請求項1記載の半導体装置。
【請求項4】 前記シリコン酸化膜の窒化は酸化膜中の窒素濃度が0.1〜1atom・%となるように行なうことを特徴とする請求項2記載の半導体装置の製造方法。
【請求項5】 前記シリコン酸化膜の窒化はNH3 ,N2 O,NF3 ,N2,NO2 ,N2 O4 ,又はNOガスを用いることを特徴とする請求項2記載の半導体装置の製造方法。
【請求項6】 前記シリコン酸化膜の窒素は800〜900℃の温度で行なわれることを特徴とする請求項2記載の半導体装置の製造方法。
【請求項7】 前記シリコン酸化膜の窒素は5〜60秒の処理時間で行なわれることを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】 前記ゲート絶縁膜は窒化後、再酸化したものであることを特徴とする請求項1記載の半導体装置。
【請求項9】 前記窒化したシリコン酸化膜を再酸化することを特徴とする請求項2記載の半導体装置の製造方法。
【請求項10】 前記再酸化したゲート絶縁膜の水素濃度は6×1020atom/cc以下であることを特徴とする請求項1記載の半導体装置。
【請求項11】 前記再酸化により前記窒化したシリコン酸化膜の水素濃度を6×1020atom/cc以下になるようにしたことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項12】 前記再酸化は800〜900℃の温度で行なわれることを特徴とする請求項9記載の半導体装置の製造方法。
【請求項13】 前記ゲート電極はP型であり、この電極には不純物としてB,BF2 ,BCl2 ,又はBBr2 が含まれてなることを特徴とする請求項1記載の半導体装置。
【請求項14】 前記ゲート電極の形成でB,BF2 ,BCl2 ,又はBBr2 を導入することによりP型の電極とすることを特徴とする請求項2記載の半導体装置の製造方法。
【請求項15】 前記不純物の導入量は2×1019〜5×1019cm-3であることを特徴とする請求項13記載の半導体装置。
【請求項16】 前記半導体装置でCMOSを構成したことを特徴とする請求項1記載の半導体装置。
【請求項17】 前記ゲート絶縁膜の膜厚は10nm以下であることを特徴とする請求項1記載の半導体装置。
【請求項18】 前記半導体装置は基板上にゲート絶縁膜を介して形成されたフローティングゲートと、さらにその上に絶縁膜を介して形成されたコントロールゲートと、これらの積層ゲートの両側に形成されたソース/ドレイン領域とを備えた不揮発性メモリであって、前記ゲート絶縁膜又はフローティングゲート上の絶縁膜の窒素原子濃度が1atom・%以下であることを特徴とする請求項1記載の半導体装置。
【請求項19】 前記半導体装置はソース/ドレイン領域が隣接するもの同士で共用する形で複数個直列接続されて構成されたNANDセルがマトリクス配列され、前記NANDセルの一端側ドレイン領域がビット線に接続され、他端側のソース領域が選択MOSトランジスタを介して共通ソース線に接続され、各セルのコントロールゲートがワード線に接続されてなることを特徴とする請求項18記載の半導体装置。
【請求項20】 前記選択トランジスタのゲート絶縁膜の窒素原子濃度が1atom・%以下であることを特徴とする請求項19記載の半導体装置。
【請求項21】 半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成する半導体装置の製造方法において、前記ゲート絶縁膜は、前記半導体基板の裏面の絶縁膜を除去し前記半導体基板の裏面を露出させた後、窒素原子を含む雰囲気中で前記半導体基板の表面を熱処理により窒化して形成することを特徴とする半導体装置の製造方法。
【請求項22】 半導体基板上に窒素原子濃度10 atom %以下の窒素を含有する窒化酸化膜によりゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記半導体基板が(111)シリコン基板であることを特徴とする半導体装置。
【請求項23】 チャネル方向がNMOSの場合とPMOSの場合とで90°異なることを特徴とする請求項22記載の半導体装置。
【請求項24】 相補型半導体装置を形成することを特徴とする請求項22及び23記載の半導体装置。
【請求項1】 半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記ゲート絶縁膜は窒素原子濃度が1atom・%以下のシリコン酸化膜であることを特徴とする半導体装置。
【請求項2】 半導体基板上にゲート絶縁膜を介して形成されるゲート電極及び前記ゲート電極の両側に形成される前記半導体基板とは逆導電型のソース/ドレイン領域を有する半導体装置の製造方法において、前記ゲート絶縁膜は900℃以下の窒素原子を含有する雰囲気中でシリコン酸化膜を窒化して形成されることを特徴とする半導体装置の製造方法。
【請求項3】 前記ゲート絶縁膜の窒素濃度は0.1〜1atom・%であることを特徴とする請求項1記載の半導体装置。
【請求項4】 前記シリコン酸化膜の窒化は酸化膜中の窒素濃度が0.1〜1atom・%となるように行なうことを特徴とする請求項2記載の半導体装置の製造方法。
【請求項5】 前記シリコン酸化膜の窒化はNH3 ,N2 O,NF3 ,N2,NO2 ,N2 O4 ,又はNOガスを用いることを特徴とする請求項2記載の半導体装置の製造方法。
【請求項6】 前記シリコン酸化膜の窒素は800〜900℃の温度で行なわれることを特徴とする請求項2記載の半導体装置の製造方法。
【請求項7】 前記シリコン酸化膜の窒素は5〜60秒の処理時間で行なわれることを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】 前記ゲート絶縁膜は窒化後、再酸化したものであることを特徴とする請求項1記載の半導体装置。
【請求項9】 前記窒化したシリコン酸化膜を再酸化することを特徴とする請求項2記載の半導体装置の製造方法。
【請求項10】 前記再酸化したゲート絶縁膜の水素濃度は6×1020atom/cc以下であることを特徴とする請求項1記載の半導体装置。
【請求項11】 前記再酸化により前記窒化したシリコン酸化膜の水素濃度を6×1020atom/cc以下になるようにしたことを特徴とする請求項9記載の半導体装置の製造方法。
【請求項12】 前記再酸化は800〜900℃の温度で行なわれることを特徴とする請求項9記載の半導体装置の製造方法。
【請求項13】 前記ゲート電極はP型であり、この電極には不純物としてB,BF2 ,BCl2 ,又はBBr2 が含まれてなることを特徴とする請求項1記載の半導体装置。
【請求項14】 前記ゲート電極の形成でB,BF2 ,BCl2 ,又はBBr2 を導入することによりP型の電極とすることを特徴とする請求項2記載の半導体装置の製造方法。
【請求項15】 前記不純物の導入量は2×1019〜5×1019cm-3であることを特徴とする請求項13記載の半導体装置。
【請求項16】 前記半導体装置でCMOSを構成したことを特徴とする請求項1記載の半導体装置。
【請求項17】 前記ゲート絶縁膜の膜厚は10nm以下であることを特徴とする請求項1記載の半導体装置。
【請求項18】 前記半導体装置は基板上にゲート絶縁膜を介して形成されたフローティングゲートと、さらにその上に絶縁膜を介して形成されたコントロールゲートと、これらの積層ゲートの両側に形成されたソース/ドレイン領域とを備えた不揮発性メモリであって、前記ゲート絶縁膜又はフローティングゲート上の絶縁膜の窒素原子濃度が1atom・%以下であることを特徴とする請求項1記載の半導体装置。
【請求項19】 前記半導体装置はソース/ドレイン領域が隣接するもの同士で共用する形で複数個直列接続されて構成されたNANDセルがマトリクス配列され、前記NANDセルの一端側ドレイン領域がビット線に接続され、他端側のソース領域が選択MOSトランジスタを介して共通ソース線に接続され、各セルのコントロールゲートがワード線に接続されてなることを特徴とする請求項18記載の半導体装置。
【請求項20】 前記選択トランジスタのゲート絶縁膜の窒素原子濃度が1atom・%以下であることを特徴とする請求項19記載の半導体装置。
【請求項21】 半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成する半導体装置の製造方法において、前記ゲート絶縁膜は、前記半導体基板の裏面の絶縁膜を除去し前記半導体基板の裏面を露出させた後、窒素原子を含む雰囲気中で前記半導体基板の表面を熱処理により窒化して形成することを特徴とする半導体装置の製造方法。
【請求項22】 半導体基板上に窒素原子濃度10 atom %以下の窒素を含有する窒化酸化膜によりゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の両側に前記半導体基板とは逆導電型のソース/ドレイン領域を形成した半導体装置において、前記半導体基板が(111)シリコン基板であることを特徴とする半導体装置。
【請求項23】 チャネル方向がNMOSの場合とPMOSの場合とで90°異なることを特徴とする請求項22記載の半導体装置。
【請求項24】 相補型半導体装置を形成することを特徴とする請求項22及び23記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図33】
【図18】
【図19】
【図20】
【図21】
【図34】
【図37】
【図38】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図31】
【図30】
【図32】
【図35】
【図36】
【図40】
【図39】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図33】
【図18】
【図19】
【図20】
【図21】
【図34】
【図37】
【図38】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図31】
【図30】
【図32】
【図35】
【図36】
【図40】
【図39】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【公開番号】特開平5−218405
【公開日】平成5年(1993)8月27日
【国際特許分類】
【出願番号】特願平4−140399
【出願日】平成4年(1992)6月1日
【出願人】(000003078)株式会社東芝 (54,554)
【公開日】平成5年(1993)8月27日
【国際特許分類】
【出願日】平成4年(1992)6月1日
【出願人】(000003078)株式会社東芝 (54,554)
[ Back to top ]