半導体装置及びそれを用いたＳｉＰデバイス
【課題】高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現する。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれを用いたＳｉＰ（system in package）デバイスに関する。特に、高耐圧の能動素子を含む能動素子回路と低電圧で動作するロジック回路が同一のＬＳＩ（large scale integrated circuit）チップに集積化された半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ−ＬＳＩ（complementary metal oxide semiconductor LSI）デバイスは、微細化技術によって、性能向上や消費電力の低減をもたらしている。特に、消費電力に関しては、スケーリングによって電源電圧が低減する効果が極めて大きい。しかしながら、車載、家電製品、産業用途のＬＳＩは、外部とのインターフェース回路に高い電源電圧を必要とするものが少なくない。高い電源電圧でも破壊しない高耐圧の能動素子や、外部で駆動する機器や素子との間の電源電圧の差を調節する機能や、低い電源電圧で動作するＬＳＩにおいてスイッチング動作によって高い端子電圧を生成する機能が要求される。高耐圧の能動素子としては、ドレイン耐圧を高めるためにＬＤＭＯＳ（横方向拡散ＭＯＳ）を用いる又は、ゲート耐圧が高い（又はゲート絶縁膜厚が厚い）ＭＯＳトランジスタを用いることが一般的である。外部インターフェース回路と低電圧駆動ＬＳＩを接続する際の電圧調整にはＤＣ−ＤＣコンバータが一般的に用いられ、供給された電源電圧を接続する側への所望の電圧レベルの電圧を生成する。
【０００３】
ＬＳＩチップには、ロジック回路に使用されるような低電圧で動作するＭＯＳトランジスタに加えて、高電圧で動作する高耐圧ＬＤＭＯＳトランジスタが集積化されることがある。低電圧ロジック回路に集積化されるＭＯＳトランジスタと比較して、高耐圧ＭＯＳトランジスタは、ドレイン耐圧を高くするためにゲートとドレインの距離が離され、更に、ゲート耐圧を高くするためにゲート絶縁膜が厚く形成される。このため、高耐圧ＭＯＳトランジスタを集積化するためには、低電圧ロジック回路を構成する低電圧動作のＭＯＳトランジスタを形成するためのプロセスとは別に、高耐圧ＭＯＳトランジスタを形成するためのプロセスを追加する必要がある。同一ＬＳＩチップに低電圧ロジック回路と高耐圧ＭＯＳトランジスタを集積化した高電圧回路を混載するためには、半導体基板の低電圧ロジック回路が設けられる領域とは別に高電圧回路を形成する必要があり、これは、不可避的に、チップ面積の増大とプロセスコストの増大につながる。
【０００４】
一方、ＬＳＩに集積化されるＤＣ−ＤＣコンバータは、一般的には、半導体基板に形成された能動素子（具体的には、トランジスタ及びダイオード）を用いて構成される。しかしながら、特に近年のＬＳＩでは、半導体基板に形成された能動素子でＤＣ−ＤＣコンバータを構成することには様々な問題が発生するようになっている。第１に、信号電圧や寸法のスケーリングが進む中でロジック回路を動作させる電源電圧が低くなっているため、ロジック回路とＤＣ−ＤＣコンバータとを同一の設計の能動素子で構成することが困難になってきている。それぞれの動作電圧に合わせた能動素子を同一の半導体基板に集積化すると、複雑な工程を追加する必要が生じ、チップコストの増大につながる。
【０００５】
第２に、半導体基板に形成された能動素子でＤＣ−ＤＣコンバータを構成する半導体装置は、チップサイズの増大を招く点である。ＤＣ−ＤＣコンバータを構成する能動素子を半導体基板に形成する構成では、ＤＣ−ＤＣコンバータを構成する能動素子が形成される領域を、ロジック回路を構成する能動素子が形成される領域とは別に用意する必要がある。これは、チップサイズの増大、即ち、チップコストの増大を招く。ＤＣ−ＤＣコンバータを構成する能動素子は、大電流を駆動する能力が要求されるためにサイズが大きく、チップサイズの増大の問題は重大になり得る。更に、ＤＣ−ＤＣコンバータを構成する能動素子には高電圧が印加される場合があり、例えばトランジスタ素子のソース−ドレイン間の短絡やゲート絶縁膜への電荷注入による特性劣化が引き起こされる場合もある。
【０００６】
なお、本出願に関連し得る技術として、特開２０１０−１４１２３０号公報は、配線層に半導体層を設け、当該半導体層を用いて半導体素子を形成する技術を開示している。半導体層の材料としては、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＯなどの酸化物半導体、ポリシリコン、アモルファスシリコンが挙げられている。配線層に設けられた半導体素子の用途としては、スイッチング素子であるトランジスタが挙げられている。また、該半導体素子にトラップ膜及びバックゲート電極を設け、該半導体素子をメモリ素子として用いる技術も開示されている。ただし、特開２０１０−１４１２３０号公報には、低電圧ロジック回路と能動素子が低電圧ロジック回路を構成する配線を介して電気的に接続された回路や、ＤＣ−ＤＣコンバータについては何らの言及もない。
【０００７】
また、特開２００７−１５７９３２号公報は、集積回路が形成された半導体基板の上方に非晶質半導体層を形成し、その非晶質半導体層に該集積回路よりも高電圧で動作する外部インターフェース回路を搭載することを開示している。なお、この公報には、「外部インターフェース回路」の定義は与えられていない。また、シリコン基板を用いて形成された集積回路と上方に位置する高電圧動作回路との回路的な結びつきが明確でない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１４１２３０号公報
【特許文献２】特開２００７−１５７９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現することにある。更に、ＤＣ−ＤＣコンバータ等の用途で高電圧が印加されても素子特性の劣化を抑制できる素子構造を実現することにある。
【課題を解決するための手段】
【００１０】
本発明の一の観点では、半導体装置が、ロジック回路と、能動素子回路とを具備している。ロジック回路は、半導体基板に形成された第１能動素子を備えている。能動素子回路は、前記半導体基板の上方に形成された第１絶縁膜の上に形成された第１半導体層を用いて形成された第２能動素子を備えている。この能動素子回路がロジック回路により制御される。
【００１１】
一実施形態では、第１の電源電圧から第２の電源電圧を生成するＤＣ−ＤＣコンバータと、ロジック回路とが集積化された半導体装置が提供される。該半導体装置は、ロジック回路を構成する能動素子が形成された半導体基板と、半導体基板の上方に形成された第１絶縁膜と、第１絶縁膜に設けられた溝に埋め込まれた複数の配線と、第１絶縁膜と複数の配線とを被覆するように設けられた第２絶縁膜と、第２絶縁膜の上に形成された第１半導体層と、第１半導体層に接続された第１ソース電極と、第１半導体層に接続された第１ドレイン電極とを具備する。該複数の配線は、第１半導体層に対向する位置に設けられた第１ゲート電極を含む。第１半導体層と第１ソース電極と第１ドレイン電極と第１ゲート電極とが、ＤＣ−ＤＣコンバータを構成する能動素子として機能する。
【００１２】
このような半導体装置は、ＳｉＰデバイスを構成する、同一のパッケージに集積化された複数の集積回路チップの少なくとも一として使用されてもよい。
【発明の効果】
【００１３】
本発明によれば、高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態の半導体装置の構造を示す断面図である。
【図２】図１の半導体装置の高電圧／低電圧インターフェースの構造を示す断面図である。
【図３】図２の高電圧／低電圧インターフェースに含まれるトランジスタのレイアウトを示す平面図である。
【図４Ａ】図２の高電圧／低電圧インターフェースに含まれるトランジスタの他のレイアウトを示す平面図である。
【図４Ｂ】図２の高電圧／低電圧インターフェースに含まれるトランジスタの構造を示す断面図である。
【図５】第１の実施形態の半導体装置の構成を示すブロック図である。
【図６】本発明の第２の実施形態の半導体装置の構造を示す断面図である。
【図７】図６の半導体装置のＤＣ−ＤＣコンバータの構造を示す断面図である。
【図８】図７のＤＣ−ＤＣコンバータに含まれるトランジスタのレイアウトを示す平面図である。
【図９Ａ】第２の実施形態の半導体装置におけるＤＣ−ＤＣコンバータの回路トポロジーの一例を示す回路図である。
【図９Ｂ】第２の実施形態の半導体装置におけるＤＣ−ＤＣコンバータの回路トポロジーの他の例を示す回路図である。
【図１０】図６の半導体装置の利点を説明する概念図である。
【図１１Ａ】第２の実施形態の半導体装置におけるトランジスタの他の平面レイアウトを示すレイアウト図である。
【図１１Ｂ】図１１Ａに図示されたトランジスタの断面構造を示す断面図である。
【図１２Ａ】第２の実施形態の半導体装置におけるトランジスタの更に他の平面レイアウトを示すレイアウト図である。
【図１２Ｂ】図１２Ａに図示されたトランジスタの断面構造を示す断面図である。
【図１２Ｃ】第２の実施形態の半導体装置におけるトランジスタの更に他の平面レイアウトを示すレイアウト図である。
【図１２Ｄ】図１２Ｂに図示されたトランジスタの断面構造を示す断面図である。
【図１３】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスの構成を示す断面図である。
【図１４Ａ】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスにおける電気的接続の一例を示す概念図である。
【図１４Ｂ】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスにおける電気的接続の他の例を示す概念図である。
【図１４Ｃ】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスにおける電気的接続の更に他の例を示す概念図である。
【図１５Ａ】本発明の一実施例における、トランジスタの動作特性を示すグラフである。
【図１５Ｂ】本発明の一実施例における、ダイオードの動作特性を示すグラフである。
【図１６】耐圧を測定したダイオード（即ち、ダイオード接続された薄膜トランジスタ）の端子間の接続を示す回路図である。
【図１７Ａ】２０ｎｍのＳｉＮ膜をゲート絶縁膜として含むダイオード（ダイオード接続された薄膜トランジスタ）のドレイン電流特性を示すグラフである。
【図１７Ｂ】ゲート絶縁膜として使用されるＳｉＮ膜の膜厚とゲート−ドレイン間の耐圧の関係を示すグラフである。
【図１８Ａ】測定を行ったダイオードのうち、ドレイン電極がゲート電極にオーバーラップしているダイオードの構造を示す断面図である。
【図１８Ｂ】測定を行ったダイオードのうち、平面構造においてドレイン電極の端の位置がゲート電極の端の位置と一致するダイオードの構造を示す断面図である。
【図１８Ｃ】測定を行ったダイオードのうち、ドレイン電極がゲート電極にオーバーラップしていないダイオードの構造を示す断面図である。
【図１９Ａ】２０ｎｍのＳｉＮ膜をゲート絶縁膜として含み、オーバーラップ長が０．１６μ、０．０μｍ、−０．１６μｍであるダイオード（ダイオード接続された薄膜トランジスタ）のドレイン電流特性を示すグラフである。
【図１９Ｂ】３０ｎｍのＳｉＮ膜をゲート絶縁膜として含み、オーバーラップ長が０．１６μ、０．０μｍ、−０．１６μｍであるダイオードのドレイン電流特性を示すグラフである。
【図１９Ｃ】５０ｎｍのＳｉＮ膜をゲート絶縁膜として含み、オーバーラップ長が０．１６μ、０．０μｍ、−０．１６μｍであるダイオードのドレイン電流特性を示すグラフである。
【図２０】図１８Ａ〜図１８Ｃのダイオードのオーバーラップ長とゲート−ドレイン間の耐圧の関係を示すグラフである。
【図２１Ａ】高いドレイン電圧の印加によるホットキャリア注入の影響の評価を行ったトランジスタの構成を示す断面図である。
【図２１Ｂ】高いドレイン電圧の印加によるホットキャリア注入の影響の評価を行ったトランジスタの構成を示す断面図である。
【図２２】図２１Ａ、図２１Ｂのトランジスタのドレイン電圧−ゲート電流特性を示すグラフである。
【図２３】図２１Ａ、図２１Ｂのトランジスタのストレス印加の前後でのゲート電圧−ゲート電流特性の変化を示すグラフである。
【発明を実施するための形態】
【００１５】
第１の実施形態
図１は、本発明の第１実施形態における半導体装置１００の構成を示す断面図である。半導体基板１の表面部には、ＭＯＳトランジスタ等の半導体素子２が形成されており、その上方に、複数の配線層３が形成されている。半導体素子２は、半導体装置１００に集積化されたロジック回路５０を構成する能動素子として使用される。ロジック回路５０の機能については、後に詳細に説明する。本実施形態では、半導体基板１として例えばシリコン基板が使用される。
【００１６】
各配線層３は、層間絶縁膜４と、その表面に設けられた配線溝に埋め込まれた配線５とを備えている。本実施形態では、最も上方に位置する配線層３の配線はアルミ配線であり、それ以外の配線層３の配線は銅配線である。ただし、配線層３を構成する金属元素に関して、特に限定は無い。層間絶縁膜４としては、例えば、酸化シリコンよりも誘電率が低い低誘電率絶縁層が使用される。低誘電率絶縁層としては、例えば、ＳｉＯＣ膜、ＳｉＬＫ膜（ＳｉＬＫは、登録商標）、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜を用いることができる。半導体素子２と最も下方に位置する配線層３の配線５、及び、隣接する２つの配線層３の配線５は、層間絶縁膜４を貫通して設けられるビア６によって電気的に接続される。配線層３に設けられる配線５、及びビア６の少なくとも一部は、ロジック回路５０を構成する配線、ビアとして使用される。
【００１７】
以下において、最も上方に位置する配線層３を配線層３−１と記載し、上から２番目の配線層３を配線層３−２と記載する場合がある。また、最も上方に位置する層間絶縁膜４を層間絶縁膜４−１と記載し、上から２番目の層間絶縁膜４を層間絶縁膜４−２と記載することがある。
【００１８】
加えて、最上層の層間絶縁膜４−１以外の層間絶縁膜４と、それらに埋め込まれた配線５が、拡散防止層７で被覆されている。拡散防止層７は、配線５の材料（特に、銅配線を構成する銅）の拡散を防止するための絶縁膜である。拡散防止層７としては、例えば、ＳｉＮ膜、ＳｉＯ２膜、及びＳｉＣＮ膜が使用され得る。拡散防止層７の厚さは、例えば、１０〜１００ｎｍである。なお、以下において、最も上方に位置する拡散防止層７を拡散防止層７−１と記載することがある。
【００１９】
本実施形態の半導体装置１００の一つの特徴は、半導体基板１とは別に配線層に能動素子が形成されており、半導体基板１中のロジック回路５０と該配線層に形成された能動素子が同一基板上に混載して形成されていることである。詳細には、本実施形態では、最も上方に位置する配線層３−１に半導体層８−１、８−２が形成され、その半導体層８−１、８−２を用いてトランジスタ２１−１、２１−２が形成されている。ここで、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で半導体層８−１、８−２が形成される場合、半導体層８−１、８−２はｎ型半導体となる。この場合、トランジスタ２１−１、２１−２のキャリアは、電子である。
【００２０】
本実施形態では、配線層３−１に形成された能動素子（トランジスタ２１−１、２１−２）が高電圧／低電圧インターフェース２０の回路素子として用いられている。ここで、高電圧／低電圧インターフェース２０とは、ロジック回路５０を高電圧で動作する回路に接続するための回路であり、トランジスタ２１−１は、該回路から信号を受け取る入力トランジスタとして使用され、トランジスタ２１−２は、該回路に信号を出力する入力トランジスタとして使用される。高電圧／低電圧インターフェース２０の構成及び動作、特に、トランジスタ２１−１、２１−２の使用形態については、後に詳細に説明する。
【００２１】
図２は、高電圧／低電圧インターフェース２０の構造を示す断面図である。上から２番目の層間絶縁膜４−２には配線溝が形成され、それらの配線溝に、配線５−１〜５−４が埋め込まれている。本実施形態では、配線５−１〜５−４がいずれも銅配線であり、同一の配線形成工程でダマシン法を用いて形成される。後述されるように、本実施形態では、配線５−２がトランジスタ２１−１のゲート電極として使用され、配線５−４がトランジスタ２１−２のゲート電極として使用される。このため、以下では配線５−２、５−４のことをゲート電極２５−１、２５−２と記載することがある。半導体層８−１は、拡散防止層７−１の上面にゲート電極２５−１と対向するような位置に形成され、半導体層８−２は、拡散防止層７−１の上面にゲート電極２５−２と対向するような位置に形成される。
【００２２】
本実施形態では、半導体層８−１、８−２が、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で形成される。これらの酸化物半導体は比較的低温で（例えば、４００℃以下の温度で）形成可能であり、半導体層８−１、８−２をこれらの酸化物半導体で形成することには、半導体層８−１、８−２より下方に位置する配線層３の形成のために一般的に使用される配線工程に適合した温度で半導体層８−１、８−２を形成できる利点がある。
【００２３】
半導体層８−１、８−２の上にはハードマスク層１０が形成されている。ハードマスク層１０は、半導体層８−１、８−２をパターニングする工程においてマスクとして使用される絶縁膜であり、例えば、ＳｉＯ２膜、ＳｉＮ膜がハードマスク層１０として使用される。ハードマスク層１０は、半導体装置１００の製造プロセスにおいて、半導体層８−１、８−２が還元されることを抑制する役割も果たす。最も上方に位置する層間絶縁膜４−１は、これらの半導体層８−１、８−２とハードマスク層１０を覆うように形成される。
【００２４】
層間絶縁膜４−１には配線溝とビアホールが形成され、その配線溝とビアホールは、バリアメタル層１１−１〜１１−６で被覆される。ここで、バリアメタル層１１−１は、配線層３−２に属する配線５−１に接触するように形成され、バリアメタル層１１−２、１１−３は、半導体層８−１に接触するように形成される。更に、バリアメタル層１１−４は、配線層３−２に属する配線５−３に接触するように形成され、バリアメタル層１１−５、１１−６は、半導体層８−２に接触するように形成される。バリアメタル層１１−１〜１１−６の材料としては、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物が挙げられる。バリアメタル層１１−１〜１１−６は、これらの材料で構成された単層の膜であってもよく、２つ以上の層が積層したものであってもよい。積層されたバリアメタル層１１−１〜１１−６の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、ＴａＮ（上層）／Ｔａ（下層）の積層体が挙げられる。バリアメタル層１１−１〜１１−６は、同一の形成工程で一括して形成される。バリアメタル層１１−２、１１−３、１１−５、１１−６は、半導体層８−１、８−２との接触部にオーミックコンタクトが形成されるように形成される。
【００２５】
バリアメタル層１１−１〜１１−６で被覆された該配線溝及びビアホールの内部に、それぞれ、配線５−５〜５−１０とビア６−１〜６−６とが形成される。配線５−５〜５−１０は、いずれも配線層３−１に属する配線である。配線５−５〜５−１０とビア６−１〜６−６は、同一の形成工程で一括して形成される。配線５−６、５−７は、それぞれビア６−２、６−３を介して半導体層８−１に接続されている。配線５−８は、ビア６−４を介して配線５−３に接続されている。配線５−９、５−１０は、ビア６−５、６−６を介して半導体層８−２に接続されている。
【００２６】
最上層の配線層３−１に形成された配線及びビアのうち、配線５−８は、外部入力端子３２として使用される。外部入力端子３２は、ゲート電極２５−２として用いられる配線５−４に電気的に接続されており、トランジスタ２１−２は、外部入力端子３２に入力された電圧信号によって制御される。また、ビア６−２、６−３は、それぞれ、トランジスタ２１−１のソース電極、ドレイン電極として使用される。以下では、ビア６−３（及びバリアメタル層１１−２のうちビア６−３と接する部分）をソース電極２８−１と呼び、ビア６−４（及びバリアメタル層１１−３のうちビア６−４と接する部分）をドレイン電極２９−１と呼ぶことがある。同様に、ビア６−５、６−６は、それぞれ、トランジスタ２１−２のソース電極２８−２、ドレイン電極２９−２として使用される。
【００２７】
図３は、トランジスタ２１−１を構成する半導体層８−１、ゲート電極２５−１、ソース電極２８−１及びドレイン電極２９−１の平面レイアウトの例を示す平面図である。ここで、図３においては、ソース電極２８−１からドレイン電極２９−１に向かう方向にｘ軸が定義され、ｘ軸に垂直にｙ軸が定義されている。半導体層８−１のうちソース電極２８−１とドレイン電極２９−１の間にある部分はゲート電極２５−１に対向しており、この部分がチャネル領域として使用される。図３の平面レイアウトでは、ソース電極２８−１とドレイン電極２９−１と半導体層８−１の接触面は矩形の同一形状を有しており、半導体層８−１に沿ったソース電極２８−１とドレイン電極２９−１の距離が薄膜トランジスタのゲート長Ｌ、ソース電極２８とドレイン電極２９−１と半導体層８−１の接触面のｙ軸方向の幅がゲート幅Ｗとなる。
【００２８】
ここで、図３では、ソース電極２８−１とドレイン電極２９−１の一部分がゲート電極２５−１にオーバーラップする平面レイアウトが図示されていることに留意されたい。図３では、ソース電極２８のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ１、ドレイン電極２９のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ２で示されている。ここで、オーバーラップ長とは、ソース電極２８又はドレイン電極２９の端からゲート電極２５の端までの面内方向の距離のことである。
【００２９】
一方、図４Ａは、トランジスタ２１−２を構成する半導体層８、ゲート電極２５−２、ソース電極２８−２及びドレイン電極２９−２の平面レイアウトの例を示す平面図である。トランジスタ２１−２は、トランジスタ２１−１とは異なり、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造（即ち、ドレイン電極２９−２と半導体層８−２の接触面が半導体基板１の垂直方向においてゲート電極２５−２と重なっていない構造）を採用している。
【００３０】
図４Ａに図示されているようなドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造には、２つの利点がある。第１に、当該構造は、ドレイン電極２９−２とゲート電極２５−２の間の耐圧を増大させる役割を果たしている。ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造では、図４Ｂに図示されているように、ドレイン電極２９−２とゲート電極２５−２の間の距離ｄ２ｅｆｆが大きくなる。距離ｄ２ｅｆｆが増大することにより、ドレイン電圧の印加によりゲート電極２５−２にかかる実効電界強度が低減され、ドレイン電極２９−２とゲート電極２５−２の間の耐圧を有効に増大させることができる。
【００３１】
第２に、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造は、高いドレイン電圧が印加された場合におけるホットキャリア注入による閾値劣化やゲートリーク増大が起こりにくく、安定動作が得られる。このように、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造は、ドレイン電極２９−２に高いドレイン電圧が印加される動作に有利である。後述のように、このような利点は、特に、トランジスタ２１−２を高電圧／低電圧インターフェース２０の入力トランジスタとして用いるために有用である。
【００３２】
図５は、第１の実施形態の半導体装置１００の回路構成を示すブロック図である。第１の実施形態の半導体装置１００は、ロジック回路５０と高電圧／低電圧インターフェース２０とが同一の半導体基板に集積化された構成を有している。ここで、高電圧／低電圧インターフェース２０は、相対的に低電圧で動作するロジック回路５０と、高電圧で動作する高電圧動作回路５１との間で信号を交換する役割を有している。本実施形態では、ロジック回路５０は、電圧レベルが相対的に低いＶｌｏｗである電源電圧で動作し、高電圧動作回路５１は、電圧レベルが相対的に高いＶｈｉｇｈ（＞Ｖｌｏｗ）である電源電圧で動作する。ここで、上述のトランジスタ２１−１、２１−２は、高電圧／低電圧インターフェース２０の入力トランジスタ及び出力トランジスタとして動作する。
【００３３】
詳細には、高電圧／低電圧インターフェース２０のトランジスタ２１−１は、高電圧動作回路５１から送られてくる相対的に高い電圧レベルの信号（高電圧信号）に応答して、ロジック回路５０に対応した相対的に低い電圧レベルの信号（低電圧信号）を出力する。トランジスタ２１−１は、そのドレイン電極２９−１に電源電圧Ｖｌｏｗが供給されており、ゲート電極２５−２には、高電圧動作回路５１から高電圧信号が供給される。高電圧動作回路５１からの高電圧信号は、接地電圧又は電源電圧Ｖｈｉｇｈのいずれかの電圧レベルを有している。高電圧動作回路５１からの高電圧信号が電源電圧Ｖｈｉｇｈに設定されると、トランジスタ２１−２のソース電極２８−２からロジック回路５０に電圧Ｖｌｏｗが出力される。
【００３４】
一方、高電圧／低電圧インターフェース２０のトランジスタ２１−２は、ロジック回路５０から送られてくる相対的に低い電圧レベルの信号（低電圧信号）に応答して、高電圧動作回路５１に対応した相対的に高い電圧レベルの信号（高電圧信号）を出力する。トランジスタ２１−２は、そのドレイン電極２９−２に電源電圧Ｖｈｉｇｈが供給されており、ゲート電極２５−２には、ロジック回路５０から低電圧信号が供給される。ここで、図１に図示されているように、ロジック回路５０からゲート電極２５−２への低電圧信号の供給は、配線層３に形成された配線５及びビア６を通じて行われる。図５を再度に参照して、ロジック回路５０からの低電圧信号は、接地電圧又は電圧Ｖｌｏｗのいずれかの電圧レベルを有している。ロジック回路５０からの低電圧信号が電圧Ｖｌｏｗに設定されると、トランジスタ２１−２のソース電極２８−１から高電圧動作回路５１に電圧Ｖｈｉｇｈが出力される。
【００３５】
ここで、ドレイン電極２９−２に相対的に高い電源電圧Ｖｈｉｇｈが供給されるトランジスタ２１−２には、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造を採用されていることに留意されたい。上述のようにドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造は、ドレイン電極２９−２に高いドレイン電圧が印加される場合において耐圧を向上させ、更に、安定動作を実現するために有利である。
【００３６】
以上に説明した本実施形態の半導体装置１００の構成には様々な利点がある。第１に、高電圧動作回路５１とロジック回路５０とを接続するために使用される回路（本実施形態では、高電圧／低電圧インターフェース２０）に使用される能動素子（本実施形態では、トランジスタ２１−１、２１−２）を半導体基板１に集積化する必要が無くなる点である。上述のように、高電圧動作回路５１とロジック回路５０とを接続する回路に適した特性の能動素子とロジック回路５０に適した特性の能動素子との両方を同一の半導体基板に集積化すると、複雑な製造工程が必要になる場合がある。一方、本実施形態では、高電圧／低電圧インターフェース２０に使用される能動素子が半導体基板１とは別に設けられた半導体層８−１、８−２に形成されるため、このような問題を解消することができる。
【００３７】
第２に、本実施形態の半導体装置１００の構造によれば、チップ面積を低減することができる。本実施形態の半導体装置１００では、ロジック回路５０が設けられる領域（半導体素子２が設けられる領域）の上方に高電圧／低電圧インターフェース２０を設けることができるので、高電圧／低電圧インターフェース２０を設けるための専用の領域を用意する必要がない。これは、チップ面積の低減に有効である。
【００３８】
加えて、本実施形態の半導体装置１００には、高電圧／低電圧インターフェース２０に使用される能動素子（トランジスタ２１−１、２１−２）の耐圧を広範囲に調節できるという利点もある。本実施形態では、高電圧／低電圧インターフェース２０に使用される能動素子を設計によって高耐圧素子として設計可能である。まず、拡散防止層７−１の膜厚を厚くすれば、高電圧／低電圧インターフェース２０に使用される回路素子の耐圧を増大できる。例えば、拡散防止層７−１の膜厚を厚くすることにより、トランジスタ２１−１のソース電極２８とゲート電極２５の間の耐圧及びドレイン電極２９とゲート電極２５の間の耐圧を２０Ｖ〜１００Ｖに設計可能である。
【００３９】
更に、半導体層８−１、８−２としてバンドギャップが大きい材料を選択することでも高電圧／低電圧インターフェース２０に使用される回路素子の耐圧を増大できる。例えば、酸化物半導体は、一般に、シリコンのバンドギャップ（約１．２ｅＶ）よりも広いバンドギャップを有するので、半導体層８−１、８−２として酸化物半導体を用いることでソース電極とドレイン電極の間の耐圧を高くすることができる。例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）のバンドギャップは、３．３〜３．４ｅＶであり、他の酸化物半導体（ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等）でも、３．２ｅＶ以上のバンドギャップを示す。
【００４０】
更に、本実施形態のトランジスタ２１−２のように、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造を採用することで、ドレイン電極２９−２とゲート電極２５−２の間の耐圧を増大させると共に、ドレイン電極２９−２に高いドレイン電圧が印加される場合における安定動作を実現することができる。
【００４１】
本実施形態の半導体装置１００は、特に、複数のＬＳＩチップが単一のパッケージに集積化されるＳｉＰ（system
in package）デバイスに適用してもよい。この場合、一実施形態では、当該ＳｉＰデバイスは、高電圧動作回路５１が集積化されたＬＳＩチップと、本実施形態の半導体装置１００が集積化されたＬＳＩチップとを備えていてもよい。
【００４２】
第２の実施形態：
図６は、本発明の第２の実施形態における半導体装置１００Ａの構成を示す断面図である。第２の実施形態の半導体装置１００Ａは、第１の実施形態の半導体装置１００と類似した構造を有している。ただし、本実施形態では、最も上方に位置する配線層３−１に半導体層８、９が形成され、その半導体層を用いて作製された回路素子を用いてＤＣ−ＤＣコンバータ２０Ａが構成されている。ＤＣ−ＤＣコンバータ２０Ａは、半導体基板１に形成された半導体素子２を備えるロジック回路５０によって制御される。
【００４３】
詳細には、本実施形態では、最も上方に位置する配線層３−１に半導体層８、９が形成され、半導体層８にトランジスタ２１が、半導体層９にダイオード２２、及び、キャパシタ２３が形成される。トランジスタ２１は、ＤＣ−ＤＣコンバータ２０Ａにおいてスイッチング動作を行う能動素子である。また、ダイオード２２は、ダイオード接続された薄膜トランジスタとして構成されており、ＤＣ−ＤＣコンバータ２０Ａにおいて整流作用を提供する。これらのトランジスタ２１、ダイオード２２及びキャパシタ２３、並びに、配線層３−１に形成されたインダクタ２４で、ＤＣ−ＤＣコンバータ２０Ａが構成されている。ここで、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で半導体層８、９が形成される場合、半導体層８、９はｎ型半導体となる。この場合、トランジスタ２１及びダイオード２２として使用される薄膜トランジスタのキャリアは、電子である。
【００４４】
図７は、ＤＣ−ＤＣコンバータ２０Ａの構造を示す断面図である。上から２番目の層間絶縁膜４−２には配線溝が形成され、それらの配線溝に、配線５−１〜５−４が埋め込まれている。本実施形態では、配線５−１〜５−４がいずれも銅配線であり、同一の配線形成工程でダマシン法を用いて形成される。後述されるように、本実施形態では、配線５−２がトランジスタ２１のゲート電極として使用される。このため、以下では配線５−２のことをゲート電極２５と記載することがある。半導体層８は、拡散防止層７−１の上面にゲート電極２５と対向するような位置に形成される。
【００４５】
また、本実施形態では、ダイオード２２がダイオード接続された薄膜トランジスタで構成され、配線５−３がその薄膜トランジスタのゲート電極として使用される。このため、以下では、配線５−３のことをゲート電極２６と記載することがある。更に、キャパシタ２３が、配線５−４と半導体層９とこれらの間に挟まれた拡散防止層７−１で形成される。このため、配線５−４のことをキャパシタ電極２７と記載することがある。半導体層９は、拡散防止層７−１の上面にゲート電極２６及びキャパシタ電極２７と対向するような位置に形成される。
【００４６】
本実施形態においても、半導体層８、９が、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で形成される。これらの酸化物半導体は比較的低温で（例えば、４００℃以下の温度で）形成可能であり、半導体層８、９をこれらの酸化物半導体で形成することには、半導体層８、９より下方に位置する配線層３の形成のために一般的に使用される配線工程に適合した温度で半導体層８、９を形成できる利点がある。
【００４７】
半導体層８、９の上にはハードマスク層１０が形成されている。ハードマスク層１０は、半導体層８、９をパターニングする工程においてマスクとして使用される絶縁膜であり、例えば、ＳｉＯ２膜、ＳｉＮ膜がハードマスク層１０として使用される。ハードマスク層１０は、半導体装置１００Ａの製造プロセスにおいて、半導体層８、９が還元されることを抑制する役割も果たす。最も上方に位置する層間絶縁膜４−１は、これらの半導体層８、９とハードマスク層１０を覆うように形成される。
【００４８】
層間絶縁膜４−１には配線溝とビアホールが形成され、その配線溝とビアホールは、バリアメタル層１１−１〜１１−４で被覆される。ここで、バリアメタル層１１−１は、配線層３−２に属する配線５−１に接触するように形成され、バリアメタル層１１−２は、配線５−１及び半導体層８に接触するように形成される。更に、バリアメタル層１１−３は、半導体層８、９に接触するように形成され、バリアメタル層１１−４は、半導体層９に接触するように形成される。バリアメタル層１１−１〜１１−４の材料としては、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物が挙げられる。バリアメタル層１１−１〜１１−４は、これらの材料で構成された単層の膜であってもよく、２つ以上の層が積層したものであってもよい。積層されたバリアメタル層１１−１〜１１−４の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、ＴａＮ（上層）／Ｔａ（下層）の積層体が挙げられる。バリアメタル層１１−１〜１１−４は、同一の形成工程で一括して形成される。バリアメタル層１１−２〜１１−４は、半導体層８、９との接触部にオーミックコンタクトが形成されるように形成される。
【００４９】
バリアメタル層１１−１〜１１−４で被覆された該配線溝及びビアホールの内部に、それぞれ、配線５−５〜５−８とビア６−１〜６−７が形成される。配線５−５〜５−８は、いずれも配線層３−１に属する配線である。配線５−５〜５−８とビア６−１〜６−７は、同一の形成工程で一括して形成される。配線５−５は、図示されない経路で配線５−７に接続されている。配線５−６は、それぞれビア６−２、６−３を介して配線５−１及び半導体層８に接続されている。配線５−７は、それぞれビア６−４、６−５を介して半導体層８、９に接続されると共に、図示されない配線及びビアを介して、配線５−３（即ち、ダイオード２２のゲート電極２６）に接続されている。配線５−８は、ビア６−６、６−７を介して半導体層９に接続されている。
【００５０】
最上層の配線層３−１に形成された配線及びビアのうち、配線５−５は、インダクタ２４として使用される。また、ビア６−３、６−４は、それぞれ、トランジスタ２１のソース電極、ドレイン電極として使用される。以下では、ビア６−３（及びバリアメタル層１１−２のうちビア６−３と接する部分）をソース電極２８と呼び、ビア６−４（及びバリアメタル層１１−３のうちビア６−４と接する部分）をドレイン電極２９と呼ぶことがある。同様に、ビア６−５、６−６は、それぞれ、ダイオード２２を構成する薄膜トランジスタのソース電極、ドレイン電極として使用される。以下では、ビア６−５（及びバリアメタル層１１−３のうちビア６−５と接する部分）をソース電極３０と、ビア６−６（及びバリアメタル層１１−４のうちビア６−６と接する部分）をドレイン電極３１と呼ぶことがある。
【００５１】
更に、図示されていないが、最も上層に位置する配線層３−１には、図６に図示されている配線５−５〜５−８、ビア６−１〜６−７以外にも配線及びビアが形成されている。それらの配線及びビアは、半導体装置１００Ａに集積化される集積回路（例えば、ロジック回路）の構成要素となる。
【００５２】
図８は、トランジスタ２１を構成する半導体層８、ゲート電極２５、ソース電極２８及びドレイン電極２９の平面レイアウトの例を示す平面図である。ここで、図８においては、ソース電極２８からドレイン電極２９に向かう方向にｘ軸が定義され、ｘ軸に垂直にｙ軸が定義されている。半導体層８のうちソース電極２８とドレイン電極２９の間にある部分はゲート電極２５に対向しており、この部分がチャネル領域として使用される。図８の平面レイアウトでは、ソース電極２８とドレイン電極２９と半導体層８の接触面は矩形の同一形状を有しており、半導体層８に沿ったソース電極２８とドレイン電極２９の距離が薄膜トランジスタのゲート長Ｌ、ソース電極２８とドレイン電極２９と半導体層８の接触面のｙ軸方向の幅がゲート幅Ｗとなる。図示しないが、ダイオード２２を構成する薄膜トランジスタも同様の平面レイアウトの構造を有している。図８では、ソース電極２８とドレイン電極２９の一部分がゲート電極２５にオーバーラップする平面レイアウトが図示されていることに留意されたい。図８では、ソース電極２８のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ１、ドレイン電極２９のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ２で示されている。
【００５３】
図９Ａは、本実施形態のＤＣ−ＤＣコンバータ２０Ａの回路構成を示す図である。ＤＣ−ＤＣコンバータ２０Ａは、入力端子３２に入力された電源電圧Ｖｉｎを電源電圧Ｖｏｕｔに変換し、電源電圧Ｖｏｕｔを出力端子３２から出力するように構成されている。電源電圧Ｖｏｕｔは、半導体装置１００Ａに集積化された集積回路に供給される。
【００５４】
ＤＣ−ＤＣコンバータ２０Ａは、以下に述べられるような回路トポロジーを有するように構成されている：インダクタ２４は、トランジスタ２１のドレイン電極２９と入力端子３２との間に接続される。トランジスタ２１のドレイン電極２９は、ダイオード２２のアノード（即ち、共通接続されたソース電極３０及びゲート電極２６）に接続され、トランジスタ２１のソース電極２８は接地端子に接続される。ダイオード２２のカソード（即ち、ドレイン電極３１）は、出力端子３３に接続される。キャパシタ２３は、出力端子３３と接地端子の間に接続される。このような回路トポロジーを有するＤＣ−ＤＣコンバータ２０Ａは、昇圧型のＤＣ−ＤＣコンバータとして動作する。
【００５５】
ＤＣ−ＤＣコンバータ２０Ａは、図９Ａに図示された回路トポロジー以外にも、様々な回路トポロジーをとり得る。図９Ｂは、ＤＣ−ＤＣコンバータ２０Ａの他の回路構成を図示している。図９Ｂの回路構成では、トランジスタ２１のソース電極２８が入力端子３２に接続され、ドレイン電極２９がダイオード２２のカソード電極に接続される。ダイオード２２のアノード電極は接地端子に接続される。インダクタ２４は、ダイオード２２のカソードと出力端子３３との間に接続される。キャパシタ２３は、出力端子３３と接地端子の間に接続される。このような回路トポロジーを有するＤＣ−ＤＣコンバータ２０Ａは、降圧型のＤＣ−ＤＣコンバータとして動作する。図９Ｂの回路トポロジーを有するＤＣ−ＤＣコンバータ２０Ａは、各配線層３の配線５、ビア６の接続関係を適切に決めることにより半導体装置１００Ａに集積化できることは当業者には容易に理解されよう。
【００５６】
また、図８には、キャパシタ２３、インダクタ２４が半導体装置１００Ａにモノリシックに集積化されている構成が図示されているが、キャパシタ２３の代わりに（半導体装置１００Ａに集積化されていない）外付けキャパシタを使用してもよく、また、インダクタ２４の代わりに外付けインダクタを用いてもよい。
【００５７】
上記に説明した第２の実施形態の半導体装置１００Ａの構成は、第１の実施形態の半導体装置１００と同様の利点がある。第１に、ＤＣ−ＤＣコンバータに使用される回路素子（能動素子やキャパシタ）を半導体基板１に集積化する必要が無くなる点である。上述のように、ＤＣ−ＤＣコンバータに適した特性の回路素子とロジック回路に適した特性の回路素子との両方を同一の半導体基板に集積化すると、複雑な製造工程が必要になる場合がある。一方、本実施形態では、ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子（の少なくとも一部）が半導体基板１とは別に設けられた半導体層８、９に形成されるため、このような問題を解消することができる。
【００５８】
第２に、本実施形態の半導体装置１００Ａの構造によれば、チップ面積を低減することができる。図１０の左図に図示されているように、ＤＣ−ＤＣコンバータ３１０に使用される回路素子とロジック回路３２０に使用される回路素子との両方が半導体基板に集積化される半導体装置３００では、ロジック回路３２０が設けられる領域とは別にＤＣ−ＤＣコンバータ３１０が設けられる領域を用意する必要がある。一方、本実施形態の半導体装置１００Ａでは、ロジック回路５０が設けられる領域（半導体素子２が設けられる領域）の上方にＤＣ−ＤＣコンバータ２０Ａを設けることができるので、ＤＣ−ＤＣコンバータ２０Ａを設けるための専用の領域を用意する必要がない。これは、チップ面積の低減に有効である。
【００５９】
加えて、本実施形態の半導体装置１００Ａには、ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子（トランジスタ２１、ダイオード２２、及びキャパシタ２３）の耐圧を広範囲に調節できるという利点もある。ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子の耐圧は、拡散防止層７−１の材料、膜厚を適切に選択することにより、広範囲に調節可能である。特に、本実施形態では、ＤＣ−ＤＣコンバータ２０Ａに使用される各回路素子を設計によって高耐圧素子として設計可能である。
【００６０】
まず、拡散防止層７−１の膜厚を厚くすれば、ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子の耐圧を増大できる。例えば、拡散防止層７−１の膜厚を厚くすることにより、トランジスタ２１のソース電極２８とゲート電極２５の間の耐圧及びドレイン電極２９とゲート電極２５の間の耐圧を２０Ｖ〜１００Ｖに設計可能である。また、拡散防止層７−１の膜厚を厚くすることにより、ダイオード２２のドレイン電極３１とゲート電極２６の間の耐圧を２０Ｖ〜１００Ｖに設計可能である。
【００６１】
更に、半導体層８、９としてバンドギャップが大きい材料を選択することでもＤＣ−ＤＣコンバータ２０Ａに使用される回路素子の耐圧を増大できる。例えば、酸化物半導体は、一般に、シリコンのバンドギャップ（約１．２ｅＶ）よりも広いバンドギャップを有するので、半導体層８、９として酸化物半導体を用いることでソース電極とドレイン電極の間の耐圧を高くすることができる。例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）のバンドギャップは、３．３〜３．４ｅＶであり、他の酸化物半導体（ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等）でも、３．２ｅＶ以上のバンドギャップを示す。
【００６２】
このように、本実施形態の半導体装置１００Ａの構造によれば、その設計によって、一般のシリコン半導体基板を用いたＣＭＯＳ集積回路では実現が難しい耐圧が２０〜１００Ｖであるような回路素子を用いたＤＣ−ＤＣコンバータを実現することができる。
【００６３】
第１の実施形態と同様に、ＤＣ−ＤＣコンバータ２０Ａに使用されるトランジスタ２１、ダイオード２２の耐圧の調整は、ソース電極、ドレイン電極、及び、ゲート電極の配置の最適化によって行うこともできる。例えば図１１Ａに図示されているように、トランジスタ２１のドレイン電極２９がゲート電極２５にオーバーラップしない構造（即ち、ドレイン電極２９と半導体層８の接触面が半導体基板１の垂直方向においてゲート電極２５と重なっていない構造）を採用することは、ドレイン電極２９とゲート電極２５の間の耐圧を増大させるために有効である。ドレイン電極２９がゲート電極２５にオーバーラップしない構造では、図１１Ｂに図示されているように、ドレイン電極２９とゲート電極２５の間の距離ｄ２ｅｆｆが大きくなる。距離ｄ２ｅｆｆが増大することにより、ドレイン電圧の印加によりゲート電極２５にかかる実効電界強度が低減され、ドレイン電極２９とゲート電極２５の間の耐圧を有効に増大させることができる。ドレイン電極２９とゲート電極２５の間の耐圧を増大させることは、例えば図９Ａに図示されている回路構成の昇圧型のＤＣ−ＤＣコンバータ２０Ａにおいて有用である。
【００６４】
ソース電極２８とゲート電極２５の間の耐圧についても同様である。図１２Ａに図示されているように、トランジスタ２１のソース電極２８がゲート電極２５にオーバーラップしない構造（即ち、ソース電極２８と半導体層８の接触面が半導体基板１の垂直方向においてゲート電極２５と重なっていない構造）を採用することは、ソース電極２８とゲート電極２５の間の耐圧を増大させるために有効である。図１２Ｂに図示されているように、このような構造は、ソース電極２８とゲート電極２５の間の距離ｄ１ｅｆｆを増大させ、ソース電圧の印加によりゲート電極２５にかかる実効電界強度を低減する。これにより、ソース電極２８とゲート電極２５の間の耐圧を有効に増大させることができる。ソース電極２８とゲート電極２５の間の耐圧を増大させることは、例えば図９Ｂに図示されている回路構成の降圧型のＤＣ−ＤＣコンバータ２０Ａにおいて有用である。
【００６５】
また、図１２Ｃ、図１２Ｄに図示されているように、トランジスタ２１のソース電極２８及びドレイン電極２９の両方がゲート電極２５にオーバーラップしない構成も可能である。このような構造によれば、ドレイン電極２９とゲート電極２５の間の耐圧とース電極２８とゲート電極２５の間の耐圧の両方を有効に増大させることができる。
【００６６】
更に、ダイオード２２のドレイン電極３１とゲート電極２６の間の耐圧についても同様である。ダイオード２２を構成する薄膜トランジスタのドレイン電極３１がゲート電極２６にオーバーラップしない構造（即ち、ドレイン電極３１と半導体層９の接触面が半導体基板１の垂直方向においてゲート電極２６と重なっていない構造）を採用することにより、ドレイン電極３１とゲート電極２６の間の耐圧を増大させることができる。
【００６７】
ＤＣ−ＤＣコンバータ２０Ａが集積化されている本実施形態の半導体装置１００Ａは、特に、複数のＬＳＩチップが単一のパッケージに集積化されるＳｉＰ（system in package）デバイスに適用されることが好適である。ＳｉＰデバイスでは、電源電圧（動作電圧）が異なるＬＳＩチップが単一のパッケージに集積化され得る。ＤＣ−ＤＣコンバータ２０Ａが集積化されている本実施形態の半導体装置１００Ａの構成は、電源電圧が相違するＬＳＩチップの間の接続を容易にする。
【００６８】
図１３は、複数の本実施形態の半導体装置１００Ａが同一のパッケージに集積化されたＳｉＰデバイス２００の構成の例を示す断面図である。図１３のＳｉＰデバイス２００では、リードフレーム２０１の上に、ＬＳＩチップとして構成された本実施形態の半導体装置１００Ａが搭載されている。ここで、ある一の半導体装置１００Ａが、他の半導体装置１００Ａの上に載置されてもよい。半導体装置１００Ａの間の電気的接続、及び、半導体装置１００Ａとリード２０３の間の電気的接続には、ワイヤー２０２が用いられる。図１３の構成では、ＬＳＩチップ間の電気的接続がワイヤー２０２を用いて実現されているが、他の電気的接続手段（例えば、バンプ等）を用いてもよい。
【００６９】
図１４Ａ乃至図１４Ｃは、本実施形態の半導体装置１００ＡのＳｉＰデバイス２００への適用例を示す図である。図１４Ａ乃至図１４Ｃは、いずれも概念図であり、ＬＳＩチップ間の電気的接続が概念的に矢印で図示されている。なお、図１４Ａ乃至図１４ＣのＳｉＰデバイス２００において、ＬＳＩチップ間の電気的接続は、ワイヤー、バンプその他の任意の電気的接続手段によって実現してもよいことは、当業者には自明的であろう。
【００７０】
図１４ＡのＳｉＰデバイス２００では、ＬＳＩチップとして構成された複数の半導体装置１００Ａに、電源１０１から共通の電源電圧（例えば、２０Ｖ）が供給される。電源１０１も、集積回路チップとして構成されている。各半導体装置１００ＡにはＤＣ−ＤＣコンバータ２０Ａが搭載されており、各ＤＣ−ＤＣコンバータ２０Ａは、電源１０１から受け取った共通の電源電圧から各半導体装置１００Ａのロジック回路を動作させるための電源電圧を生成する。このような構成では、異なる電源電圧で動作する複数のＬＳＩチップを単一の電源で動作させることができる。
【００７１】
図１４ＢのＳｉＰデバイス２００では、ＬＳＩチップとして構成された本実施形態の半導体装置１００Ａのロジック回路に、第１の電源電圧（例えば、１２Ｖ）が供給される。該半導体装置１００ＡのＤＣ−ＤＣコンバータ２０Ａは、第１の電源電圧から第２の電源電圧を生成し、該半導体装置１００Ａの外部インターフェース回路と、ＬＳＩチップ１０２とに供給する。半導体装置１００Ａの外部インターフェース回路と、ＬＳＩチップ１０２の回路は、該第２の電源電圧で動作する。該外部インターフェース回路とＬＳＩチップ１０２の外部インターフェース回路の間で信号の授受が行われる。これにより、異なる電源電圧で動作するＬＳＩチップの間での信号の授受が実現できる。
【００７２】
図１４ＣのＳｉＰデバイス２００は、ＬＳＩチップとして構成された半導体装置１００Ａ−１に、電源１０１から第１の電源電圧が供給され、半導体装置１００Ａ−１のロジック回路は、その第１の電源電圧で動作する。加えて、半導体装置１００Ａ−１のＤＣ−ＤＣコンバータ２０Ａは、第１の電源電圧から第２の電源電圧を生成し、該半導体装置１００Ａ−１の外部インターフェース回路と、半導体装置１００Ａ−２とに供給する。半導体装置１００Ａ−１の外部インターフェース回路と、半導体装置１００Ａ−２のロジック回路は、該第２の電源電圧で動作する。該外部インターフェース回路と半導体装置１００Ａ−２のロジック回路の外部インターフェース回路の間で信号の授受が行われる。同様の形態により、半導体装置１００Ａ−２と半導体装置１００Ａ−３とが電気的に接続され、半導体装置１００Ａ−３と半導体装置１００Ａ−４とが電気的に接続される。
【００７３】
なお、ＳｉＰデバイスには、フリップチップ接続を利用したデバイス等、様々な形態のデバイスがあるが、本発明が、図１４Ａ乃至図１４Ｃの形態に限定されず、ＳｉＰデバイスに一般的に適用可能であることは、当業者には自明的なことであろう。
【００７４】
以下では、実施例として、半導体層８−１、８−２に集積化されたトランジスタ２１−１、２１−２（第１の実施形態）及び、半導体層８、９に集積化されたトランジスタ２１、ダイオード２２（第２の実施形態）の特性を示す実験結果を提示する。
【実施例】
【００７５】
図１５Ａは、半導体基板１から離れて形成された半導体層（８−１、８）に集積化されたトランジスタ（２１−１、２１）の特性の例を示すグラフであり、図１５Ｂは、半導体基板１から離れて形成された半導体層（９）に集積化されたダイオード（２２）の特性の例を示すグラフである。特性が測定されたトランジスタ及びダイオードは、半導体層がＩＧＺＯで形成されており、また、ゲート絶縁膜（拡散防止層７−１）として２０ｎｍのＳｉＮが用いられている。
【００７６】
図１５Ａに示されているように、トランジスタのソース電位（ソース電極の電位）を０Ｖに固定し、ドレイン電位Ｖｄ（ドレイン電極の電位）を１Ｖに固定したままゲート電極に正の電圧バイアスを加えるとドレイン電流が流れる一方で、負の電圧バイアスを加えるとドレイン電流が遮断される。この結果は、トランジスタが実際にトランジスタ動作を行うことを意味している。
【００７７】
一方、図１５Ｂに示されているように、ダイオードのゲート電極とソース電極とを０Ｖに固定したまま（これは、当該ダイオードに使用される薄膜トランジスタをダイオード接続することを意味している）、ドレイン電極に正の電圧バイアスを印加するとドレイン電流が遮断される一方、負の電圧バイアスを印加するとドレイン電流が流れる。図１５Ｂの例では、オン電圧は、−０．７Ｖである。この結果は、当該ダイオードが実際にダイオード動作（整流動作）を行うことを意味している。このように、発明者は、配線層に設けられたトランジスタ、ダイオードが実際に能動素子（トランジスタ又はダイオード）として動作することを実験によって確認している。
【００７８】
上述のように本実施形態の半導体装置の一つの利点は、それに使用される回路素子（トランジスタ２１−１、２１−２、２１、ダイオード２２及びキャパシタ２３）について高耐圧特性が実現でき、更に、耐圧の調節の自由度が大きいことである。発明者らは、配線層３に実際に作製した回路素子の耐圧を測定し、このような利点を実証している。具体的には、発明者らは、実際に作製したダイオード２２のドレイン−ゲート間の耐圧を測定した。ここで、測定されたダイオード２２の構造は次の通りである：
半導体層９は、１０ｎｍのＩＧＺＯ膜であり、ゲート絶縁膜（拡散防止層７−１）としては、２０〜５０ｎｍのＳｉＮ膜が用いられている。ゲート長Ｌ、ゲート幅Ｗは、いずれも０．６μｍである。ソース電極３０、ドレイン電極３１は、ゲート電極２６にオーバーラップしており、オーバーラップ長ｄＯＬ１、ｄＯＬ２は、０．１６μｍである。図１６に図示されているように、ゲート電極２６とソース電極３０とが共通接続されて０Ｖに固定された状態で、ドレイン電極２９に電圧バイアスが印加されている。ダイオード２２は、ゲート電極２６とソース電極３０とが共通接続された薄膜トランジスタで形成されているから、このような接続で耐圧を測定することは技術的に妥当である。
【００７９】
図１７Ａは、半導体層９が１０ｎｍのＩＧＺＯ膜であり、ゲート絶縁膜（拡散防止層７−１）が２０ｎｍのＳｉＮ膜である場合に、ドレイン電極３１に印加される電圧バイアス（ドレイン電位Ｖｄ）を変化させたときの、ダイオード２２のドレイン電流Ｉｄ、ゲート電流Ｉｇの変化を示すグラフである。ドレイン電位Ｖｄを増大させると、２０Ｖより高いある電位でダイオード２２が破壊し、ドレイン電流Ｉｄ及びゲート電流Ｉｇが急増した後に急減した。破壊モードは、ゲート絶縁膜の破壊であった。即ち、このような測定ではダイオード２２のゲート−ドレイン間の耐圧を測定でき、ソース−ドレイン間の耐圧は測定されたゲート−ドレイン間の耐圧よりも高いことを意味している。
【００８０】
図１７Ｂは、このようにして測定したダイオード２２の耐圧とゲート絶縁膜として用いられるＳｉＮ膜の膜厚の関係を示すグラフである。ＳｉＮ膜の膜厚を２０ｎｍに設定することで、２０Ｖ以上のゲート−ドレイン間の耐圧を実現できる。更に、ＳｉＮ膜の膜厚を５０ｎｍまで増大させることで、ゲート−ドレイン間の耐圧を約５０Ｖまで増大させることができる。このように、本実施形態のダイオード２２は、高耐圧特性が実現できる上、更に、耐圧の調節の自由度が大きい。なお、ＳｉＮ膜の膜厚を更に厚くすることでダイオード２２の耐圧を増大することができるが、ＳｉＮ膜の膜厚を厚くし過ぎるとダイオード２２を流れる電流が小さくなるので、ＳｉＮ膜の膜厚は１００ｎｍ以下であることが好ましい。
【００８１】
ゲート−ドレイン間の耐圧は、ゲート電極２６とドレイン電極３１とを半導体層９の面内方向において離間させる（即ち、ドレイン電極３１をゲート電極２６に対してオーバーラップさせない）ことによっても増大できる。発明者は、このことを実際に作製したダイオード２２の特性を測定することにより実証した。図１８Ａ〜図１８Ｃは、作製したダイオード２２の構造を示す断面図である。
【００８２】
図１８Ａの構造では、ドレイン電極３１がゲート電極２６にオーバーラップしており、図１８Ｂの構造では、ドレイン電極３１の端とゲート電極２６の端の位置が面内方向において一致している。また、図１８Ｃの構造では、ドレイン電極３１がゲート電極２６にオーバーラップしていない。なお、ドレイン電極３１がゲート電極２６にオーバーラップしていない構造（図１８Ｃ）については、面内方向におけるドレイン電極３１からゲート電極２６までの距離を負の値のオーバーラップ長として定義する。図１７Ａ、図１７Ｂの場合と同様に、半導体層９は、１０ｎｍのＩＧＺＯ膜であり、ゲート絶縁膜（拡散防止層７−１）としては、２０〜５０ｎｍのＳｉＮ膜が用いられている。ゲート長Ｌ、ゲート幅Ｗは、いずれも０．６μｍである。
【００８３】
図１９Ａ、図１９Ｂ、図１９Ｃは、それぞれ、ＳｉＮ膜の膜厚が２０ｎｍ、３０ｎｍ、５０ｎｍである場合のドレイン電流特性のグラフである。一点破線は、オーバーラップ長が０．１６μｍである場合、破線はオーバーラップ長が０．０μｍである場合、実線はオーバーラップ長が−０．１６μｍである場合（即ち、オーバーラップしていない場合）のドレイン電流を示している。ドレイン電流特性のグラフにおいて、ドレイン電流が急変しているゲート−ドレイン間電圧ＶＧＤが、ゲート−ドレイン間の耐圧を示している。
【００８４】
図２０は、ドレイン電極３１のゲート電極２６に対するオーバーラップ長と、ゲート−ドレイン間の耐圧の関係を示すグラフである。図１６から理解されるように、ドレイン電極３１がゲート電極２６にオーバーラップしている構造及びドレイン電極３１の端とゲート電極２６の端の位置が面内方向において一致している構造については、ゲート−ドレイン間の耐圧はオーバーラップ長に依存しない。これは、ドレイン電極３１とゲート電極２６の間の（最短位置で定義した場合の）距離ｄｅｆｆが、拡散防止層７−１の膜厚で同一であるためと考えられる。一方、ドレイン電極３１がゲート電極２６にオーバーラップしていない場合には、ドレイン電極３１とゲート電極２６の間の距離ｄｅｆｆが増大する。ゲート−ドレイン間の耐圧の増大は、距離ｄｅｆｆの増大に起因するものと考えられる。
【００８５】
上述の実施例では、ダイオード２２として用いられる薄膜トランジスタのドレイン−ゲート間の耐圧が議論されているが、同じ議論がトランジスタ２１−１、２２−２（第１の実施形態）、及びトランジスタ２１（第２の実施形態）のドレイン−ゲート間の耐圧、及び、ソース−ゲート間の耐圧について成立することは、当業者には自明的であろう。
【００８６】
更に、発明者は、ゲート電極とドレイン電極とを面内方向において離間させる（即ち、ドレイン電極をゲート電極に対してオーバーラップさせない）ことで、高いドレイン電圧が印加された場合のホットキャリア注入の影響を低減できることを実験によって確かめた。より具体的には、図２１Ａ、図２１Ｂに図示されている構造のトランジスタ２１−１、２１−２の特性の評価を行った。ここで、図２１Ａのトランジスタ２１−１では、半導体層８−１として１０ｎｍのＩＧＺＯ膜が使用され、ゲート絶縁膜（拡散防止層７−１）としては、３０ｎｍのＳｉＮ膜が用いられている。ゲート長Ｌ、ゲート幅Ｗは、いずれも０．６μｍである。更に、ソース電極２８−１、ドレイン電極２９−１の両方がゲート電極２５−１にオーバーラップしている。オーバーラップ長は、ソース電極２８−１、ドレイン電極２９−１の両方について、０．１６μｍである。一方、図２１Ｂのトランジスタ２１−２では、ソース電極２８−１、ドレイン電極２９−１の両方が面内方向においてゲート電極２５−１から離れている。オーバーラップ長は、ソース電極２８−２、ドレイン電極２９−２の両方について、−０．１６μｍである。図２１Ｂのトランジスタ２１−２の他の構造は、図２１Ａのトランジスタ２１−１と同一である。
【００８７】
図２２は、図２１Ａのトランジスタ２１−１と図２１Ｂのトランジスタ２１−２のドレイン電圧−ゲート電流特性を示すグラフである。ドレイン電圧−ゲート電流特性の測定の際、ゲート電圧Ｖｇは、３．３Ｖに設定されている。図２２において、“Ｇ／Ｄ Ｏｖｅｒｌａｐ”は、図２１Ａのトランジスタ２１−１のドレイン電圧−ゲート電流特性を示しており、“Ｇ／Ｄ Ｏｆｆｓｅｔ”は、図２１Ｂのトランジスタ２１−２のドレイン電圧−ゲート電流特性を示している。図２２から理解されるように、ソース電極及びドレイン電極がゲート電極から離れている構造を採用したトランジスタ２１−２は、オーバーラップさせる構造を採用したトランジスタ２１−１と比較して、ゲートリークが増大し始める電圧が１７Ｖから２４Ｖに改善しており、高いドレイン電圧Ｖｄが印加される時におけるゲートリークの増大を抑制できていることが分かる。これは高いドレイン電圧Ｖｄで動作する時に発生するドレインからゲートへのホットキャリアの注入が抑制されたためであると考えられる。
【００８８】
一方、図２３は、図２１Ａのトランジスタ２１−１と図２１Ｂのトランジスタ２１−２について、ドレインに高いストレス電圧を印加させた場合の、ゲート電圧−ドレイン電流特性の変化を測定したグラフである。図２３の「（ａ）Ｏｖｅｒｌａｐ」は、ソース電極及びドレイン電極をゲート電極にオーバーラップさせる構造を採用したトランジスタ２１−１のゲート電圧−ドレイン電流特性を示しており、「（ｂ）Ｏｆｆｓｅｔ」は、オーバーラップさせない構造を採用したトランジスタ２１−２のゲート電圧−ドレイン電流特性を示している。
【００８９】
一連の測定では、まず、１０Ｖのドレイン電圧Ｖｄを印加した状態でゲート電圧Ｖｇが０Ｖから５Ｖまでスイープされ、初期状態でのゲート電圧−ドレイン電流特性が測定された。その後、３．３Ｖのゲート電圧Ｖｇが印加された状態で、ドレイン電圧Ｖｄが０Ｖから２０Ｖまでスイープされた。これにより、ドレインに高いストレス電圧が印加されたことになる。続いて、再び、１０Ｖのドレイン電圧Ｖｄを印加した状態でゲート電圧Ｖｇが０Ｖから５Ｖまでスイープされ、これにより、再びゲート電圧−ドレイン電流特性が測定された。
【００９０】
図２３から理解されるように、ソース電極及びドレイン電極をゲート電極に対してオーバーラップさせる構造を採用したトランジスタ２１−１では、高いドレイン電圧Ｖｄの印加後に、閾値電圧の負方向へのシフトが起こっている。一方、ソース電極及びドレイン電極をゲート電極から離す構造を採用したトランジスタ２１−２では、閾値電圧の変化が抑制されている。これは、ソース電極及びドレイン電極をゲート電極から離す構造を採用することにより、高いドレイン電圧Ｖｄの印加時のホットキャリア注入が抑制されているためであると考えられる。
【００９１】
これらの測定結果は、高電圧動作が求められる際にソース電極及びドレイン電極をゲート電極から離す構造を利用することで、高いドレイン電圧が印加された場合における安定動作が得られることを示している。
【００９２】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されるものではない。本発明は、当業者には自明的な様々な変更が行われた上で実施され得る。特に、図２、図７には、最も上方に位置する配線層３−１に半導体層８−１、８−２、８、９を設ける構成が開示されているが、半導体層８−１、８−２、８、９は、半導体基板１から離れていれば、任意の配線層３に設けられてもよい。
【００９３】
また、第２の実施形態（特に図６、図７）では、ＤＣ−ＤＣコンバータ２０Ａを構成するトランジスタ２１、ダイオード２２、キャパシタ２３、インダクタ２４が同一の配線層３に設けられている構成が示されているが、トランジスタ２１、ダイオード２２、キャパシタ２３及びインダクタ２４のうちの一の回路素子が他の回路素子とは異なる配線層３に設けられてもよい。例えば、トランジスタ２１が形成される半導体層８とダイオード２２が形成される半導体層９が異なる配線層３に設けられてもよい。ただし、トランジスタ２１、ダイオード２２、キャパシタ２３、インダクタ２４が同一の配線層３に設けられる構成は、異なる配線層３に設けられる構成と比較すると、トランジスタ２１、ダイオード２２、キャパシタ２３、インダクタ２４を形成する工程の数を少なくできる点で好適である。更に、上述の実施形態では、ダイオード２２とキャパシタ２３とが同一の半導体層９を用いて形成されているが、キャパシタ２３は、半導体層９とは分離された半導体層を用いて形成されてもよい。この場合でも、キャパシタ２３に使用される半導体層は、ダイオード２２を構成する半導体層９と同一の配線層３に形成される（例えば、図６、図７の構造では、拡散防止層７−１の上に形成される）ことが好ましい。
【符号の説明】
【００９４】
１００、１００Ａ：半導体装置
２０：高電圧／低電圧インターフェース
２０Ａ：ＤＣ−ＤＣコンバータ
５０：ロジック回路
１：半導体基板
２：半導体素子
３：配線層
４：層間絶縁膜
５：配線
６：ビア
７：拡散防止層
８、９：半導体層
１０：ハードマスク層
１１：バリアメタル層
２１：トランジスタ
２２：ダイオード
２３：キャパシタ
２４：インダクタ
２５、２６：ゲート電極
２７：キャパシタ電極
２８、３０：ソース電極
２９、３１：ドレイン電極
１０１：電源
１０２：ＬＳＩチップ
２００：ＳｉＰデバイス
２０１：リードフレーム
２０２：ワイヤー
２０３：リード
３００：半導体装置
３１０：ＤＣ−ＤＣコンバータ
３２０：ロジック回路
【技術分野】
【０００１】
本発明は、半導体装置及びそれを用いたＳｉＰ（system in package）デバイスに関する。特に、高耐圧の能動素子を含む能動素子回路と低電圧で動作するロジック回路が同一のＬＳＩ（large scale integrated circuit）チップに集積化された半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ−ＬＳＩ（complementary metal oxide semiconductor LSI）デバイスは、微細化技術によって、性能向上や消費電力の低減をもたらしている。特に、消費電力に関しては、スケーリングによって電源電圧が低減する効果が極めて大きい。しかしながら、車載、家電製品、産業用途のＬＳＩは、外部とのインターフェース回路に高い電源電圧を必要とするものが少なくない。高い電源電圧でも破壊しない高耐圧の能動素子や、外部で駆動する機器や素子との間の電源電圧の差を調節する機能や、低い電源電圧で動作するＬＳＩにおいてスイッチング動作によって高い端子電圧を生成する機能が要求される。高耐圧の能動素子としては、ドレイン耐圧を高めるためにＬＤＭＯＳ（横方向拡散ＭＯＳ）を用いる又は、ゲート耐圧が高い（又はゲート絶縁膜厚が厚い）ＭＯＳトランジスタを用いることが一般的である。外部インターフェース回路と低電圧駆動ＬＳＩを接続する際の電圧調整にはＤＣ−ＤＣコンバータが一般的に用いられ、供給された電源電圧を接続する側への所望の電圧レベルの電圧を生成する。
【０００３】
ＬＳＩチップには、ロジック回路に使用されるような低電圧で動作するＭＯＳトランジスタに加えて、高電圧で動作する高耐圧ＬＤＭＯＳトランジスタが集積化されることがある。低電圧ロジック回路に集積化されるＭＯＳトランジスタと比較して、高耐圧ＭＯＳトランジスタは、ドレイン耐圧を高くするためにゲートとドレインの距離が離され、更に、ゲート耐圧を高くするためにゲート絶縁膜が厚く形成される。このため、高耐圧ＭＯＳトランジスタを集積化するためには、低電圧ロジック回路を構成する低電圧動作のＭＯＳトランジスタを形成するためのプロセスとは別に、高耐圧ＭＯＳトランジスタを形成するためのプロセスを追加する必要がある。同一ＬＳＩチップに低電圧ロジック回路と高耐圧ＭＯＳトランジスタを集積化した高電圧回路を混載するためには、半導体基板の低電圧ロジック回路が設けられる領域とは別に高電圧回路を形成する必要があり、これは、不可避的に、チップ面積の増大とプロセスコストの増大につながる。
【０００４】
一方、ＬＳＩに集積化されるＤＣ−ＤＣコンバータは、一般的には、半導体基板に形成された能動素子（具体的には、トランジスタ及びダイオード）を用いて構成される。しかしながら、特に近年のＬＳＩでは、半導体基板に形成された能動素子でＤＣ−ＤＣコンバータを構成することには様々な問題が発生するようになっている。第１に、信号電圧や寸法のスケーリングが進む中でロジック回路を動作させる電源電圧が低くなっているため、ロジック回路とＤＣ−ＤＣコンバータとを同一の設計の能動素子で構成することが困難になってきている。それぞれの動作電圧に合わせた能動素子を同一の半導体基板に集積化すると、複雑な工程を追加する必要が生じ、チップコストの増大につながる。
【０００５】
第２に、半導体基板に形成された能動素子でＤＣ−ＤＣコンバータを構成する半導体装置は、チップサイズの増大を招く点である。ＤＣ−ＤＣコンバータを構成する能動素子を半導体基板に形成する構成では、ＤＣ−ＤＣコンバータを構成する能動素子が形成される領域を、ロジック回路を構成する能動素子が形成される領域とは別に用意する必要がある。これは、チップサイズの増大、即ち、チップコストの増大を招く。ＤＣ−ＤＣコンバータを構成する能動素子は、大電流を駆動する能力が要求されるためにサイズが大きく、チップサイズの増大の問題は重大になり得る。更に、ＤＣ−ＤＣコンバータを構成する能動素子には高電圧が印加される場合があり、例えばトランジスタ素子のソース−ドレイン間の短絡やゲート絶縁膜への電荷注入による特性劣化が引き起こされる場合もある。
【０００６】
なお、本出願に関連し得る技術として、特開２０１０−１４１２３０号公報は、配線層に半導体層を設け、当該半導体層を用いて半導体素子を形成する技術を開示している。半導体層の材料としては、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＯなどの酸化物半導体、ポリシリコン、アモルファスシリコンが挙げられている。配線層に設けられた半導体素子の用途としては、スイッチング素子であるトランジスタが挙げられている。また、該半導体素子にトラップ膜及びバックゲート電極を設け、該半導体素子をメモリ素子として用いる技術も開示されている。ただし、特開２０１０−１４１２３０号公報には、低電圧ロジック回路と能動素子が低電圧ロジック回路を構成する配線を介して電気的に接続された回路や、ＤＣ−ＤＣコンバータについては何らの言及もない。
【０００７】
また、特開２００７−１５７９３２号公報は、集積回路が形成された半導体基板の上方に非晶質半導体層を形成し、その非晶質半導体層に該集積回路よりも高電圧で動作する外部インターフェース回路を搭載することを開示している。なお、この公報には、「外部インターフェース回路」の定義は与えられていない。また、シリコン基板を用いて形成された集積回路と上方に位置する高電圧動作回路との回路的な結びつきが明確でない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１４１２３０号公報
【特許文献２】特開２００７−１５７９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現することにある。更に、ＤＣ−ＤＣコンバータ等の用途で高電圧が印加されても素子特性の劣化を抑制できる素子構造を実現することにある。
【課題を解決するための手段】
【００１０】
本発明の一の観点では、半導体装置が、ロジック回路と、能動素子回路とを具備している。ロジック回路は、半導体基板に形成された第１能動素子を備えている。能動素子回路は、前記半導体基板の上方に形成された第１絶縁膜の上に形成された第１半導体層を用いて形成された第２能動素子を備えている。この能動素子回路がロジック回路により制御される。
【００１１】
一実施形態では、第１の電源電圧から第２の電源電圧を生成するＤＣ−ＤＣコンバータと、ロジック回路とが集積化された半導体装置が提供される。該半導体装置は、ロジック回路を構成する能動素子が形成された半導体基板と、半導体基板の上方に形成された第１絶縁膜と、第１絶縁膜に設けられた溝に埋め込まれた複数の配線と、第１絶縁膜と複数の配線とを被覆するように設けられた第２絶縁膜と、第２絶縁膜の上に形成された第１半導体層と、第１半導体層に接続された第１ソース電極と、第１半導体層に接続された第１ドレイン電極とを具備する。該複数の配線は、第１半導体層に対向する位置に設けられた第１ゲート電極を含む。第１半導体層と第１ソース電極と第１ドレイン電極と第１ゲート電極とが、ＤＣ−ＤＣコンバータを構成する能動素子として機能する。
【００１２】
このような半導体装置は、ＳｉＰデバイスを構成する、同一のパッケージに集積化された複数の集積回路チップの少なくとも一として使用されてもよい。
【発明の効果】
【００１３】
本発明によれば、高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態の半導体装置の構造を示す断面図である。
【図２】図１の半導体装置の高電圧／低電圧インターフェースの構造を示す断面図である。
【図３】図２の高電圧／低電圧インターフェースに含まれるトランジスタのレイアウトを示す平面図である。
【図４Ａ】図２の高電圧／低電圧インターフェースに含まれるトランジスタの他のレイアウトを示す平面図である。
【図４Ｂ】図２の高電圧／低電圧インターフェースに含まれるトランジスタの構造を示す断面図である。
【図５】第１の実施形態の半導体装置の構成を示すブロック図である。
【図６】本発明の第２の実施形態の半導体装置の構造を示す断面図である。
【図７】図６の半導体装置のＤＣ−ＤＣコンバータの構造を示す断面図である。
【図８】図７のＤＣ−ＤＣコンバータに含まれるトランジスタのレイアウトを示す平面図である。
【図９Ａ】第２の実施形態の半導体装置におけるＤＣ−ＤＣコンバータの回路トポロジーの一例を示す回路図である。
【図９Ｂ】第２の実施形態の半導体装置におけるＤＣ−ＤＣコンバータの回路トポロジーの他の例を示す回路図である。
【図１０】図６の半導体装置の利点を説明する概念図である。
【図１１Ａ】第２の実施形態の半導体装置におけるトランジスタの他の平面レイアウトを示すレイアウト図である。
【図１１Ｂ】図１１Ａに図示されたトランジスタの断面構造を示す断面図である。
【図１２Ａ】第２の実施形態の半導体装置におけるトランジスタの更に他の平面レイアウトを示すレイアウト図である。
【図１２Ｂ】図１２Ａに図示されたトランジスタの断面構造を示す断面図である。
【図１２Ｃ】第２の実施形態の半導体装置におけるトランジスタの更に他の平面レイアウトを示すレイアウト図である。
【図１２Ｄ】図１２Ｂに図示されたトランジスタの断面構造を示す断面図である。
【図１３】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスの構成を示す断面図である。
【図１４Ａ】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスにおける電気的接続の一例を示す概念図である。
【図１４Ｂ】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスにおける電気的接続の他の例を示す概念図である。
【図１４Ｃ】本発明の第２の実施形態の半導体装置が集積化されたＳｉＰデバイスにおける電気的接続の更に他の例を示す概念図である。
【図１５Ａ】本発明の一実施例における、トランジスタの動作特性を示すグラフである。
【図１５Ｂ】本発明の一実施例における、ダイオードの動作特性を示すグラフである。
【図１６】耐圧を測定したダイオード（即ち、ダイオード接続された薄膜トランジスタ）の端子間の接続を示す回路図である。
【図１７Ａ】２０ｎｍのＳｉＮ膜をゲート絶縁膜として含むダイオード（ダイオード接続された薄膜トランジスタ）のドレイン電流特性を示すグラフである。
【図１７Ｂ】ゲート絶縁膜として使用されるＳｉＮ膜の膜厚とゲート−ドレイン間の耐圧の関係を示すグラフである。
【図１８Ａ】測定を行ったダイオードのうち、ドレイン電極がゲート電極にオーバーラップしているダイオードの構造を示す断面図である。
【図１８Ｂ】測定を行ったダイオードのうち、平面構造においてドレイン電極の端の位置がゲート電極の端の位置と一致するダイオードの構造を示す断面図である。
【図１８Ｃ】測定を行ったダイオードのうち、ドレイン電極がゲート電極にオーバーラップしていないダイオードの構造を示す断面図である。
【図１９Ａ】２０ｎｍのＳｉＮ膜をゲート絶縁膜として含み、オーバーラップ長が０．１６μ、０．０μｍ、−０．１６μｍであるダイオード（ダイオード接続された薄膜トランジスタ）のドレイン電流特性を示すグラフである。
【図１９Ｂ】３０ｎｍのＳｉＮ膜をゲート絶縁膜として含み、オーバーラップ長が０．１６μ、０．０μｍ、−０．１６μｍであるダイオードのドレイン電流特性を示すグラフである。
【図１９Ｃ】５０ｎｍのＳｉＮ膜をゲート絶縁膜として含み、オーバーラップ長が０．１６μ、０．０μｍ、−０．１６μｍであるダイオードのドレイン電流特性を示すグラフである。
【図２０】図１８Ａ〜図１８Ｃのダイオードのオーバーラップ長とゲート−ドレイン間の耐圧の関係を示すグラフである。
【図２１Ａ】高いドレイン電圧の印加によるホットキャリア注入の影響の評価を行ったトランジスタの構成を示す断面図である。
【図２１Ｂ】高いドレイン電圧の印加によるホットキャリア注入の影響の評価を行ったトランジスタの構成を示す断面図である。
【図２２】図２１Ａ、図２１Ｂのトランジスタのドレイン電圧−ゲート電流特性を示すグラフである。
【図２３】図２１Ａ、図２１Ｂのトランジスタのストレス印加の前後でのゲート電圧−ゲート電流特性の変化を示すグラフである。
【発明を実施するための形態】
【００１５】
第１の実施形態
図１は、本発明の第１実施形態における半導体装置１００の構成を示す断面図である。半導体基板１の表面部には、ＭＯＳトランジスタ等の半導体素子２が形成されており、その上方に、複数の配線層３が形成されている。半導体素子２は、半導体装置１００に集積化されたロジック回路５０を構成する能動素子として使用される。ロジック回路５０の機能については、後に詳細に説明する。本実施形態では、半導体基板１として例えばシリコン基板が使用される。
【００１６】
各配線層３は、層間絶縁膜４と、その表面に設けられた配線溝に埋め込まれた配線５とを備えている。本実施形態では、最も上方に位置する配線層３の配線はアルミ配線であり、それ以外の配線層３の配線は銅配線である。ただし、配線層３を構成する金属元素に関して、特に限定は無い。層間絶縁膜４としては、例えば、酸化シリコンよりも誘電率が低い低誘電率絶縁層が使用される。低誘電率絶縁層としては、例えば、ＳｉＯＣ膜、ＳｉＬＫ膜（ＳｉＬＫは、登録商標）、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜を用いることができる。半導体素子２と最も下方に位置する配線層３の配線５、及び、隣接する２つの配線層３の配線５は、層間絶縁膜４を貫通して設けられるビア６によって電気的に接続される。配線層３に設けられる配線５、及びビア６の少なくとも一部は、ロジック回路５０を構成する配線、ビアとして使用される。
【００１７】
以下において、最も上方に位置する配線層３を配線層３−１と記載し、上から２番目の配線層３を配線層３−２と記載する場合がある。また、最も上方に位置する層間絶縁膜４を層間絶縁膜４−１と記載し、上から２番目の層間絶縁膜４を層間絶縁膜４−２と記載することがある。
【００１８】
加えて、最上層の層間絶縁膜４−１以外の層間絶縁膜４と、それらに埋め込まれた配線５が、拡散防止層７で被覆されている。拡散防止層７は、配線５の材料（特に、銅配線を構成する銅）の拡散を防止するための絶縁膜である。拡散防止層７としては、例えば、ＳｉＮ膜、ＳｉＯ２膜、及びＳｉＣＮ膜が使用され得る。拡散防止層７の厚さは、例えば、１０〜１００ｎｍである。なお、以下において、最も上方に位置する拡散防止層７を拡散防止層７−１と記載することがある。
【００１９】
本実施形態の半導体装置１００の一つの特徴は、半導体基板１とは別に配線層に能動素子が形成されており、半導体基板１中のロジック回路５０と該配線層に形成された能動素子が同一基板上に混載して形成されていることである。詳細には、本実施形態では、最も上方に位置する配線層３−１に半導体層８−１、８−２が形成され、その半導体層８−１、８−２を用いてトランジスタ２１−１、２１−２が形成されている。ここで、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で半導体層８−１、８−２が形成される場合、半導体層８−１、８−２はｎ型半導体となる。この場合、トランジスタ２１−１、２１−２のキャリアは、電子である。
【００２０】
本実施形態では、配線層３−１に形成された能動素子（トランジスタ２１−１、２１−２）が高電圧／低電圧インターフェース２０の回路素子として用いられている。ここで、高電圧／低電圧インターフェース２０とは、ロジック回路５０を高電圧で動作する回路に接続するための回路であり、トランジスタ２１−１は、該回路から信号を受け取る入力トランジスタとして使用され、トランジスタ２１−２は、該回路に信号を出力する入力トランジスタとして使用される。高電圧／低電圧インターフェース２０の構成及び動作、特に、トランジスタ２１−１、２１−２の使用形態については、後に詳細に説明する。
【００２１】
図２は、高電圧／低電圧インターフェース２０の構造を示す断面図である。上から２番目の層間絶縁膜４−２には配線溝が形成され、それらの配線溝に、配線５−１〜５−４が埋め込まれている。本実施形態では、配線５−１〜５−４がいずれも銅配線であり、同一の配線形成工程でダマシン法を用いて形成される。後述されるように、本実施形態では、配線５−２がトランジスタ２１−１のゲート電極として使用され、配線５−４がトランジスタ２１−２のゲート電極として使用される。このため、以下では配線５−２、５−４のことをゲート電極２５−１、２５−２と記載することがある。半導体層８−１は、拡散防止層７−１の上面にゲート電極２５−１と対向するような位置に形成され、半導体層８−２は、拡散防止層７−１の上面にゲート電極２５−２と対向するような位置に形成される。
【００２２】
本実施形態では、半導体層８−１、８−２が、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で形成される。これらの酸化物半導体は比較的低温で（例えば、４００℃以下の温度で）形成可能であり、半導体層８−１、８−２をこれらの酸化物半導体で形成することには、半導体層８−１、８−２より下方に位置する配線層３の形成のために一般的に使用される配線工程に適合した温度で半導体層８−１、８−２を形成できる利点がある。
【００２３】
半導体層８−１、８−２の上にはハードマスク層１０が形成されている。ハードマスク層１０は、半導体層８−１、８−２をパターニングする工程においてマスクとして使用される絶縁膜であり、例えば、ＳｉＯ２膜、ＳｉＮ膜がハードマスク層１０として使用される。ハードマスク層１０は、半導体装置１００の製造プロセスにおいて、半導体層８−１、８−２が還元されることを抑制する役割も果たす。最も上方に位置する層間絶縁膜４−１は、これらの半導体層８−１、８−２とハードマスク層１０を覆うように形成される。
【００２４】
層間絶縁膜４−１には配線溝とビアホールが形成され、その配線溝とビアホールは、バリアメタル層１１−１〜１１−６で被覆される。ここで、バリアメタル層１１−１は、配線層３−２に属する配線５−１に接触するように形成され、バリアメタル層１１−２、１１−３は、半導体層８−１に接触するように形成される。更に、バリアメタル層１１−４は、配線層３−２に属する配線５−３に接触するように形成され、バリアメタル層１１−５、１１−６は、半導体層８−２に接触するように形成される。バリアメタル層１１−１〜１１−６の材料としては、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物が挙げられる。バリアメタル層１１−１〜１１−６は、これらの材料で構成された単層の膜であってもよく、２つ以上の層が積層したものであってもよい。積層されたバリアメタル層１１−１〜１１−６の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、ＴａＮ（上層）／Ｔａ（下層）の積層体が挙げられる。バリアメタル層１１−１〜１１−６は、同一の形成工程で一括して形成される。バリアメタル層１１−２、１１−３、１１−５、１１−６は、半導体層８−１、８−２との接触部にオーミックコンタクトが形成されるように形成される。
【００２５】
バリアメタル層１１−１〜１１−６で被覆された該配線溝及びビアホールの内部に、それぞれ、配線５−５〜５−１０とビア６−１〜６−６とが形成される。配線５−５〜５−１０は、いずれも配線層３−１に属する配線である。配線５−５〜５−１０とビア６−１〜６−６は、同一の形成工程で一括して形成される。配線５−６、５−７は、それぞれビア６−２、６−３を介して半導体層８−１に接続されている。配線５−８は、ビア６−４を介して配線５−３に接続されている。配線５−９、５−１０は、ビア６−５、６−６を介して半導体層８−２に接続されている。
【００２６】
最上層の配線層３−１に形成された配線及びビアのうち、配線５−８は、外部入力端子３２として使用される。外部入力端子３２は、ゲート電極２５−２として用いられる配線５−４に電気的に接続されており、トランジスタ２１−２は、外部入力端子３２に入力された電圧信号によって制御される。また、ビア６−２、６−３は、それぞれ、トランジスタ２１−１のソース電極、ドレイン電極として使用される。以下では、ビア６−３（及びバリアメタル層１１−２のうちビア６−３と接する部分）をソース電極２８−１と呼び、ビア６−４（及びバリアメタル層１１−３のうちビア６−４と接する部分）をドレイン電極２９−１と呼ぶことがある。同様に、ビア６−５、６−６は、それぞれ、トランジスタ２１−２のソース電極２８−２、ドレイン電極２９−２として使用される。
【００２７】
図３は、トランジスタ２１−１を構成する半導体層８−１、ゲート電極２５−１、ソース電極２８−１及びドレイン電極２９−１の平面レイアウトの例を示す平面図である。ここで、図３においては、ソース電極２８−１からドレイン電極２９−１に向かう方向にｘ軸が定義され、ｘ軸に垂直にｙ軸が定義されている。半導体層８−１のうちソース電極２８−１とドレイン電極２９−１の間にある部分はゲート電極２５−１に対向しており、この部分がチャネル領域として使用される。図３の平面レイアウトでは、ソース電極２８−１とドレイン電極２９−１と半導体層８−１の接触面は矩形の同一形状を有しており、半導体層８−１に沿ったソース電極２８−１とドレイン電極２９−１の距離が薄膜トランジスタのゲート長Ｌ、ソース電極２８とドレイン電極２９−１と半導体層８−１の接触面のｙ軸方向の幅がゲート幅Ｗとなる。
【００２８】
ここで、図３では、ソース電極２８−１とドレイン電極２９−１の一部分がゲート電極２５−１にオーバーラップする平面レイアウトが図示されていることに留意されたい。図３では、ソース電極２８のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ１、ドレイン電極２９のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ２で示されている。ここで、オーバーラップ長とは、ソース電極２８又はドレイン電極２９の端からゲート電極２５の端までの面内方向の距離のことである。
【００２９】
一方、図４Ａは、トランジスタ２１−２を構成する半導体層８、ゲート電極２５−２、ソース電極２８−２及びドレイン電極２９−２の平面レイアウトの例を示す平面図である。トランジスタ２１−２は、トランジスタ２１−１とは異なり、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造（即ち、ドレイン電極２９−２と半導体層８−２の接触面が半導体基板１の垂直方向においてゲート電極２５−２と重なっていない構造）を採用している。
【００３０】
図４Ａに図示されているようなドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造には、２つの利点がある。第１に、当該構造は、ドレイン電極２９−２とゲート電極２５−２の間の耐圧を増大させる役割を果たしている。ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造では、図４Ｂに図示されているように、ドレイン電極２９−２とゲート電極２５−２の間の距離ｄ２ｅｆｆが大きくなる。距離ｄ２ｅｆｆが増大することにより、ドレイン電圧の印加によりゲート電極２５−２にかかる実効電界強度が低減され、ドレイン電極２９−２とゲート電極２５−２の間の耐圧を有効に増大させることができる。
【００３１】
第２に、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造は、高いドレイン電圧が印加された場合におけるホットキャリア注入による閾値劣化やゲートリーク増大が起こりにくく、安定動作が得られる。このように、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造は、ドレイン電極２９−２に高いドレイン電圧が印加される動作に有利である。後述のように、このような利点は、特に、トランジスタ２１−２を高電圧／低電圧インターフェース２０の入力トランジスタとして用いるために有用である。
【００３２】
図５は、第１の実施形態の半導体装置１００の回路構成を示すブロック図である。第１の実施形態の半導体装置１００は、ロジック回路５０と高電圧／低電圧インターフェース２０とが同一の半導体基板に集積化された構成を有している。ここで、高電圧／低電圧インターフェース２０は、相対的に低電圧で動作するロジック回路５０と、高電圧で動作する高電圧動作回路５１との間で信号を交換する役割を有している。本実施形態では、ロジック回路５０は、電圧レベルが相対的に低いＶｌｏｗである電源電圧で動作し、高電圧動作回路５１は、電圧レベルが相対的に高いＶｈｉｇｈ（＞Ｖｌｏｗ）である電源電圧で動作する。ここで、上述のトランジスタ２１−１、２１−２は、高電圧／低電圧インターフェース２０の入力トランジスタ及び出力トランジスタとして動作する。
【００３３】
詳細には、高電圧／低電圧インターフェース２０のトランジスタ２１−１は、高電圧動作回路５１から送られてくる相対的に高い電圧レベルの信号（高電圧信号）に応答して、ロジック回路５０に対応した相対的に低い電圧レベルの信号（低電圧信号）を出力する。トランジスタ２１−１は、そのドレイン電極２９−１に電源電圧Ｖｌｏｗが供給されており、ゲート電極２５−２には、高電圧動作回路５１から高電圧信号が供給される。高電圧動作回路５１からの高電圧信号は、接地電圧又は電源電圧Ｖｈｉｇｈのいずれかの電圧レベルを有している。高電圧動作回路５１からの高電圧信号が電源電圧Ｖｈｉｇｈに設定されると、トランジスタ２１−２のソース電極２８−２からロジック回路５０に電圧Ｖｌｏｗが出力される。
【００３４】
一方、高電圧／低電圧インターフェース２０のトランジスタ２１−２は、ロジック回路５０から送られてくる相対的に低い電圧レベルの信号（低電圧信号）に応答して、高電圧動作回路５１に対応した相対的に高い電圧レベルの信号（高電圧信号）を出力する。トランジスタ２１−２は、そのドレイン電極２９−２に電源電圧Ｖｈｉｇｈが供給されており、ゲート電極２５−２には、ロジック回路５０から低電圧信号が供給される。ここで、図１に図示されているように、ロジック回路５０からゲート電極２５−２への低電圧信号の供給は、配線層３に形成された配線５及びビア６を通じて行われる。図５を再度に参照して、ロジック回路５０からの低電圧信号は、接地電圧又は電圧Ｖｌｏｗのいずれかの電圧レベルを有している。ロジック回路５０からの低電圧信号が電圧Ｖｌｏｗに設定されると、トランジスタ２１−２のソース電極２８−１から高電圧動作回路５１に電圧Ｖｈｉｇｈが出力される。
【００３５】
ここで、ドレイン電極２９−２に相対的に高い電源電圧Ｖｈｉｇｈが供給されるトランジスタ２１−２には、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造を採用されていることに留意されたい。上述のようにドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造は、ドレイン電極２９−２に高いドレイン電圧が印加される場合において耐圧を向上させ、更に、安定動作を実現するために有利である。
【００３６】
以上に説明した本実施形態の半導体装置１００の構成には様々な利点がある。第１に、高電圧動作回路５１とロジック回路５０とを接続するために使用される回路（本実施形態では、高電圧／低電圧インターフェース２０）に使用される能動素子（本実施形態では、トランジスタ２１−１、２１−２）を半導体基板１に集積化する必要が無くなる点である。上述のように、高電圧動作回路５１とロジック回路５０とを接続する回路に適した特性の能動素子とロジック回路５０に適した特性の能動素子との両方を同一の半導体基板に集積化すると、複雑な製造工程が必要になる場合がある。一方、本実施形態では、高電圧／低電圧インターフェース２０に使用される能動素子が半導体基板１とは別に設けられた半導体層８−１、８−２に形成されるため、このような問題を解消することができる。
【００３７】
第２に、本実施形態の半導体装置１００の構造によれば、チップ面積を低減することができる。本実施形態の半導体装置１００では、ロジック回路５０が設けられる領域（半導体素子２が設けられる領域）の上方に高電圧／低電圧インターフェース２０を設けることができるので、高電圧／低電圧インターフェース２０を設けるための専用の領域を用意する必要がない。これは、チップ面積の低減に有効である。
【００３８】
加えて、本実施形態の半導体装置１００には、高電圧／低電圧インターフェース２０に使用される能動素子（トランジスタ２１−１、２１−２）の耐圧を広範囲に調節できるという利点もある。本実施形態では、高電圧／低電圧インターフェース２０に使用される能動素子を設計によって高耐圧素子として設計可能である。まず、拡散防止層７−１の膜厚を厚くすれば、高電圧／低電圧インターフェース２０に使用される回路素子の耐圧を増大できる。例えば、拡散防止層７−１の膜厚を厚くすることにより、トランジスタ２１−１のソース電極２８とゲート電極２５の間の耐圧及びドレイン電極２９とゲート電極２５の間の耐圧を２０Ｖ〜１００Ｖに設計可能である。
【００３９】
更に、半導体層８−１、８−２としてバンドギャップが大きい材料を選択することでも高電圧／低電圧インターフェース２０に使用される回路素子の耐圧を増大できる。例えば、酸化物半導体は、一般に、シリコンのバンドギャップ（約１．２ｅＶ）よりも広いバンドギャップを有するので、半導体層８−１、８−２として酸化物半導体を用いることでソース電極とドレイン電極の間の耐圧を高くすることができる。例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）のバンドギャップは、３．３〜３．４ｅＶであり、他の酸化物半導体（ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等）でも、３．２ｅＶ以上のバンドギャップを示す。
【００４０】
更に、本実施形態のトランジスタ２１−２のように、ドレイン電極２９−２がゲート電極２５−２にオーバーラップしない構造を採用することで、ドレイン電極２９−２とゲート電極２５−２の間の耐圧を増大させると共に、ドレイン電極２９−２に高いドレイン電圧が印加される場合における安定動作を実現することができる。
【００４１】
本実施形態の半導体装置１００は、特に、複数のＬＳＩチップが単一のパッケージに集積化されるＳｉＰ（system
in package）デバイスに適用してもよい。この場合、一実施形態では、当該ＳｉＰデバイスは、高電圧動作回路５１が集積化されたＬＳＩチップと、本実施形態の半導体装置１００が集積化されたＬＳＩチップとを備えていてもよい。
【００４２】
第２の実施形態：
図６は、本発明の第２の実施形態における半導体装置１００Ａの構成を示す断面図である。第２の実施形態の半導体装置１００Ａは、第１の実施形態の半導体装置１００と類似した構造を有している。ただし、本実施形態では、最も上方に位置する配線層３−１に半導体層８、９が形成され、その半導体層を用いて作製された回路素子を用いてＤＣ−ＤＣコンバータ２０Ａが構成されている。ＤＣ−ＤＣコンバータ２０Ａは、半導体基板１に形成された半導体素子２を備えるロジック回路５０によって制御される。
【００４３】
詳細には、本実施形態では、最も上方に位置する配線層３−１に半導体層８、９が形成され、半導体層８にトランジスタ２１が、半導体層９にダイオード２２、及び、キャパシタ２３が形成される。トランジスタ２１は、ＤＣ−ＤＣコンバータ２０Ａにおいてスイッチング動作を行う能動素子である。また、ダイオード２２は、ダイオード接続された薄膜トランジスタとして構成されており、ＤＣ−ＤＣコンバータ２０Ａにおいて整流作用を提供する。これらのトランジスタ２１、ダイオード２２及びキャパシタ２３、並びに、配線層３−１に形成されたインダクタ２４で、ＤＣ−ＤＣコンバータ２０Ａが構成されている。ここで、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で半導体層８、９が形成される場合、半導体層８、９はｎ型半導体となる。この場合、トランジスタ２１及びダイオード２２として使用される薄膜トランジスタのキャリアは、電子である。
【００４４】
図７は、ＤＣ−ＤＣコンバータ２０Ａの構造を示す断面図である。上から２番目の層間絶縁膜４−２には配線溝が形成され、それらの配線溝に、配線５−１〜５−４が埋め込まれている。本実施形態では、配線５−１〜５−４がいずれも銅配線であり、同一の配線形成工程でダマシン法を用いて形成される。後述されるように、本実施形態では、配線５−２がトランジスタ２１のゲート電極として使用される。このため、以下では配線５−２のことをゲート電極２５と記載することがある。半導体層８は、拡散防止層７−１の上面にゲート電極２５と対向するような位置に形成される。
【００４５】
また、本実施形態では、ダイオード２２がダイオード接続された薄膜トランジスタで構成され、配線５−３がその薄膜トランジスタのゲート電極として使用される。このため、以下では、配線５−３のことをゲート電極２６と記載することがある。更に、キャパシタ２３が、配線５−４と半導体層９とこれらの間に挟まれた拡散防止層７−１で形成される。このため、配線５−４のことをキャパシタ電極２７と記載することがある。半導体層９は、拡散防止層７−１の上面にゲート電極２６及びキャパシタ電極２７と対向するような位置に形成される。
【００４６】
本実施形態においても、半導体層８、９が、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で形成される。これらの酸化物半導体は比較的低温で（例えば、４００℃以下の温度で）形成可能であり、半導体層８、９をこれらの酸化物半導体で形成することには、半導体層８、９より下方に位置する配線層３の形成のために一般的に使用される配線工程に適合した温度で半導体層８、９を形成できる利点がある。
【００４７】
半導体層８、９の上にはハードマスク層１０が形成されている。ハードマスク層１０は、半導体層８、９をパターニングする工程においてマスクとして使用される絶縁膜であり、例えば、ＳｉＯ２膜、ＳｉＮ膜がハードマスク層１０として使用される。ハードマスク層１０は、半導体装置１００Ａの製造プロセスにおいて、半導体層８、９が還元されることを抑制する役割も果たす。最も上方に位置する層間絶縁膜４−１は、これらの半導体層８、９とハードマスク層１０を覆うように形成される。
【００４８】
層間絶縁膜４−１には配線溝とビアホールが形成され、その配線溝とビアホールは、バリアメタル層１１−１〜１１−４で被覆される。ここで、バリアメタル層１１−１は、配線層３−２に属する配線５−１に接触するように形成され、バリアメタル層１１−２は、配線５−１及び半導体層８に接触するように形成される。更に、バリアメタル層１１−３は、半導体層８、９に接触するように形成され、バリアメタル層１１−４は、半導体層９に接触するように形成される。バリアメタル層１１−１〜１１−４の材料としては、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物が挙げられる。バリアメタル層１１−１〜１１−４は、これらの材料で構成された単層の膜であってもよく、２つ以上の層が積層したものであってもよい。積層されたバリアメタル層１１−１〜１１−４の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、ＴａＮ（上層）／Ｔａ（下層）の積層体が挙げられる。バリアメタル層１１−１〜１１−４は、同一の形成工程で一括して形成される。バリアメタル層１１−２〜１１−４は、半導体層８、９との接触部にオーミックコンタクトが形成されるように形成される。
【００４９】
バリアメタル層１１−１〜１１−４で被覆された該配線溝及びビアホールの内部に、それぞれ、配線５−５〜５−８とビア６−１〜６−７が形成される。配線５−５〜５−８は、いずれも配線層３−１に属する配線である。配線５−５〜５−８とビア６−１〜６−７は、同一の形成工程で一括して形成される。配線５−５は、図示されない経路で配線５−７に接続されている。配線５−６は、それぞれビア６−２、６−３を介して配線５−１及び半導体層８に接続されている。配線５−７は、それぞれビア６−４、６−５を介して半導体層８、９に接続されると共に、図示されない配線及びビアを介して、配線５−３（即ち、ダイオード２２のゲート電極２６）に接続されている。配線５−８は、ビア６−６、６−７を介して半導体層９に接続されている。
【００５０】
最上層の配線層３−１に形成された配線及びビアのうち、配線５−５は、インダクタ２４として使用される。また、ビア６−３、６−４は、それぞれ、トランジスタ２１のソース電極、ドレイン電極として使用される。以下では、ビア６−３（及びバリアメタル層１１−２のうちビア６−３と接する部分）をソース電極２８と呼び、ビア６−４（及びバリアメタル層１１−３のうちビア６−４と接する部分）をドレイン電極２９と呼ぶことがある。同様に、ビア６−５、６−６は、それぞれ、ダイオード２２を構成する薄膜トランジスタのソース電極、ドレイン電極として使用される。以下では、ビア６−５（及びバリアメタル層１１−３のうちビア６−５と接する部分）をソース電極３０と、ビア６−６（及びバリアメタル層１１−４のうちビア６−６と接する部分）をドレイン電極３１と呼ぶことがある。
【００５１】
更に、図示されていないが、最も上層に位置する配線層３−１には、図６に図示されている配線５−５〜５−８、ビア６−１〜６−７以外にも配線及びビアが形成されている。それらの配線及びビアは、半導体装置１００Ａに集積化される集積回路（例えば、ロジック回路）の構成要素となる。
【００５２】
図８は、トランジスタ２１を構成する半導体層８、ゲート電極２５、ソース電極２８及びドレイン電極２９の平面レイアウトの例を示す平面図である。ここで、図８においては、ソース電極２８からドレイン電極２９に向かう方向にｘ軸が定義され、ｘ軸に垂直にｙ軸が定義されている。半導体層８のうちソース電極２８とドレイン電極２９の間にある部分はゲート電極２５に対向しており、この部分がチャネル領域として使用される。図８の平面レイアウトでは、ソース電極２８とドレイン電極２９と半導体層８の接触面は矩形の同一形状を有しており、半導体層８に沿ったソース電極２８とドレイン電極２９の距離が薄膜トランジスタのゲート長Ｌ、ソース電極２８とドレイン電極２９と半導体層８の接触面のｙ軸方向の幅がゲート幅Ｗとなる。図示しないが、ダイオード２２を構成する薄膜トランジスタも同様の平面レイアウトの構造を有している。図８では、ソース電極２８とドレイン電極２９の一部分がゲート電極２５にオーバーラップする平面レイアウトが図示されていることに留意されたい。図８では、ソース電極２８のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ１、ドレイン電極２９のゲート電極２５に対するオーバーラップ長が記号ｄＯＬ２で示されている。
【００５３】
図９Ａは、本実施形態のＤＣ−ＤＣコンバータ２０Ａの回路構成を示す図である。ＤＣ−ＤＣコンバータ２０Ａは、入力端子３２に入力された電源電圧Ｖｉｎを電源電圧Ｖｏｕｔに変換し、電源電圧Ｖｏｕｔを出力端子３２から出力するように構成されている。電源電圧Ｖｏｕｔは、半導体装置１００Ａに集積化された集積回路に供給される。
【００５４】
ＤＣ−ＤＣコンバータ２０Ａは、以下に述べられるような回路トポロジーを有するように構成されている：インダクタ２４は、トランジスタ２１のドレイン電極２９と入力端子３２との間に接続される。トランジスタ２１のドレイン電極２９は、ダイオード２２のアノード（即ち、共通接続されたソース電極３０及びゲート電極２６）に接続され、トランジスタ２１のソース電極２８は接地端子に接続される。ダイオード２２のカソード（即ち、ドレイン電極３１）は、出力端子３３に接続される。キャパシタ２３は、出力端子３３と接地端子の間に接続される。このような回路トポロジーを有するＤＣ−ＤＣコンバータ２０Ａは、昇圧型のＤＣ−ＤＣコンバータとして動作する。
【００５５】
ＤＣ−ＤＣコンバータ２０Ａは、図９Ａに図示された回路トポロジー以外にも、様々な回路トポロジーをとり得る。図９Ｂは、ＤＣ−ＤＣコンバータ２０Ａの他の回路構成を図示している。図９Ｂの回路構成では、トランジスタ２１のソース電極２８が入力端子３２に接続され、ドレイン電極２９がダイオード２２のカソード電極に接続される。ダイオード２２のアノード電極は接地端子に接続される。インダクタ２４は、ダイオード２２のカソードと出力端子３３との間に接続される。キャパシタ２３は、出力端子３３と接地端子の間に接続される。このような回路トポロジーを有するＤＣ−ＤＣコンバータ２０Ａは、降圧型のＤＣ−ＤＣコンバータとして動作する。図９Ｂの回路トポロジーを有するＤＣ−ＤＣコンバータ２０Ａは、各配線層３の配線５、ビア６の接続関係を適切に決めることにより半導体装置１００Ａに集積化できることは当業者には容易に理解されよう。
【００５６】
また、図８には、キャパシタ２３、インダクタ２４が半導体装置１００Ａにモノリシックに集積化されている構成が図示されているが、キャパシタ２３の代わりに（半導体装置１００Ａに集積化されていない）外付けキャパシタを使用してもよく、また、インダクタ２４の代わりに外付けインダクタを用いてもよい。
【００５７】
上記に説明した第２の実施形態の半導体装置１００Ａの構成は、第１の実施形態の半導体装置１００と同様の利点がある。第１に、ＤＣ−ＤＣコンバータに使用される回路素子（能動素子やキャパシタ）を半導体基板１に集積化する必要が無くなる点である。上述のように、ＤＣ−ＤＣコンバータに適した特性の回路素子とロジック回路に適した特性の回路素子との両方を同一の半導体基板に集積化すると、複雑な製造工程が必要になる場合がある。一方、本実施形態では、ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子（の少なくとも一部）が半導体基板１とは別に設けられた半導体層８、９に形成されるため、このような問題を解消することができる。
【００５８】
第２に、本実施形態の半導体装置１００Ａの構造によれば、チップ面積を低減することができる。図１０の左図に図示されているように、ＤＣ−ＤＣコンバータ３１０に使用される回路素子とロジック回路３２０に使用される回路素子との両方が半導体基板に集積化される半導体装置３００では、ロジック回路３２０が設けられる領域とは別にＤＣ−ＤＣコンバータ３１０が設けられる領域を用意する必要がある。一方、本実施形態の半導体装置１００Ａでは、ロジック回路５０が設けられる領域（半導体素子２が設けられる領域）の上方にＤＣ−ＤＣコンバータ２０Ａを設けることができるので、ＤＣ−ＤＣコンバータ２０Ａを設けるための専用の領域を用意する必要がない。これは、チップ面積の低減に有効である。
【００５９】
加えて、本実施形態の半導体装置１００Ａには、ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子（トランジスタ２１、ダイオード２２、及びキャパシタ２３）の耐圧を広範囲に調節できるという利点もある。ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子の耐圧は、拡散防止層７−１の材料、膜厚を適切に選択することにより、広範囲に調節可能である。特に、本実施形態では、ＤＣ−ＤＣコンバータ２０Ａに使用される各回路素子を設計によって高耐圧素子として設計可能である。
【００６０】
まず、拡散防止層７−１の膜厚を厚くすれば、ＤＣ−ＤＣコンバータ２０Ａに使用される回路素子の耐圧を増大できる。例えば、拡散防止層７−１の膜厚を厚くすることにより、トランジスタ２１のソース電極２８とゲート電極２５の間の耐圧及びドレイン電極２９とゲート電極２５の間の耐圧を２０Ｖ〜１００Ｖに設計可能である。また、拡散防止層７−１の膜厚を厚くすることにより、ダイオード２２のドレイン電極３１とゲート電極２６の間の耐圧を２０Ｖ〜１００Ｖに設計可能である。
【００６１】
更に、半導体層８、９としてバンドギャップが大きい材料を選択することでもＤＣ−ＤＣコンバータ２０Ａに使用される回路素子の耐圧を増大できる。例えば、酸化物半導体は、一般に、シリコンのバンドギャップ（約１．２ｅＶ）よりも広いバンドギャップを有するので、半導体層８、９として酸化物半導体を用いることでソース電極とドレイン電極の間の耐圧を高くすることができる。例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）のバンドギャップは、３．３〜３．４ｅＶであり、他の酸化物半導体（ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等）でも、３．２ｅＶ以上のバンドギャップを示す。
【００６２】
このように、本実施形態の半導体装置１００Ａの構造によれば、その設計によって、一般のシリコン半導体基板を用いたＣＭＯＳ集積回路では実現が難しい耐圧が２０〜１００Ｖであるような回路素子を用いたＤＣ−ＤＣコンバータを実現することができる。
【００６３】
第１の実施形態と同様に、ＤＣ−ＤＣコンバータ２０Ａに使用されるトランジスタ２１、ダイオード２２の耐圧の調整は、ソース電極、ドレイン電極、及び、ゲート電極の配置の最適化によって行うこともできる。例えば図１１Ａに図示されているように、トランジスタ２１のドレイン電極２９がゲート電極２５にオーバーラップしない構造（即ち、ドレイン電極２９と半導体層８の接触面が半導体基板１の垂直方向においてゲート電極２５と重なっていない構造）を採用することは、ドレイン電極２９とゲート電極２５の間の耐圧を増大させるために有効である。ドレイン電極２９がゲート電極２５にオーバーラップしない構造では、図１１Ｂに図示されているように、ドレイン電極２９とゲート電極２５の間の距離ｄ２ｅｆｆが大きくなる。距離ｄ２ｅｆｆが増大することにより、ドレイン電圧の印加によりゲート電極２５にかかる実効電界強度が低減され、ドレイン電極２９とゲート電極２５の間の耐圧を有効に増大させることができる。ドレイン電極２９とゲート電極２５の間の耐圧を増大させることは、例えば図９Ａに図示されている回路構成の昇圧型のＤＣ−ＤＣコンバータ２０Ａにおいて有用である。
【００６４】
ソース電極２８とゲート電極２５の間の耐圧についても同様である。図１２Ａに図示されているように、トランジスタ２１のソース電極２８がゲート電極２５にオーバーラップしない構造（即ち、ソース電極２８と半導体層８の接触面が半導体基板１の垂直方向においてゲート電極２５と重なっていない構造）を採用することは、ソース電極２８とゲート電極２５の間の耐圧を増大させるために有効である。図１２Ｂに図示されているように、このような構造は、ソース電極２８とゲート電極２５の間の距離ｄ１ｅｆｆを増大させ、ソース電圧の印加によりゲート電極２５にかかる実効電界強度を低減する。これにより、ソース電極２８とゲート電極２５の間の耐圧を有効に増大させることができる。ソース電極２８とゲート電極２５の間の耐圧を増大させることは、例えば図９Ｂに図示されている回路構成の降圧型のＤＣ−ＤＣコンバータ２０Ａにおいて有用である。
【００６５】
また、図１２Ｃ、図１２Ｄに図示されているように、トランジスタ２１のソース電極２８及びドレイン電極２９の両方がゲート電極２５にオーバーラップしない構成も可能である。このような構造によれば、ドレイン電極２９とゲート電極２５の間の耐圧とース電極２８とゲート電極２５の間の耐圧の両方を有効に増大させることができる。
【００６６】
更に、ダイオード２２のドレイン電極３１とゲート電極２６の間の耐圧についても同様である。ダイオード２２を構成する薄膜トランジスタのドレイン電極３１がゲート電極２６にオーバーラップしない構造（即ち、ドレイン電極３１と半導体層９の接触面が半導体基板１の垂直方向においてゲート電極２６と重なっていない構造）を採用することにより、ドレイン電極３１とゲート電極２６の間の耐圧を増大させることができる。
【００６７】
ＤＣ−ＤＣコンバータ２０Ａが集積化されている本実施形態の半導体装置１００Ａは、特に、複数のＬＳＩチップが単一のパッケージに集積化されるＳｉＰ（system in package）デバイスに適用されることが好適である。ＳｉＰデバイスでは、電源電圧（動作電圧）が異なるＬＳＩチップが単一のパッケージに集積化され得る。ＤＣ−ＤＣコンバータ２０Ａが集積化されている本実施形態の半導体装置１００Ａの構成は、電源電圧が相違するＬＳＩチップの間の接続を容易にする。
【００６８】
図１３は、複数の本実施形態の半導体装置１００Ａが同一のパッケージに集積化されたＳｉＰデバイス２００の構成の例を示す断面図である。図１３のＳｉＰデバイス２００では、リードフレーム２０１の上に、ＬＳＩチップとして構成された本実施形態の半導体装置１００Ａが搭載されている。ここで、ある一の半導体装置１００Ａが、他の半導体装置１００Ａの上に載置されてもよい。半導体装置１００Ａの間の電気的接続、及び、半導体装置１００Ａとリード２０３の間の電気的接続には、ワイヤー２０２が用いられる。図１３の構成では、ＬＳＩチップ間の電気的接続がワイヤー２０２を用いて実現されているが、他の電気的接続手段（例えば、バンプ等）を用いてもよい。
【００６９】
図１４Ａ乃至図１４Ｃは、本実施形態の半導体装置１００ＡのＳｉＰデバイス２００への適用例を示す図である。図１４Ａ乃至図１４Ｃは、いずれも概念図であり、ＬＳＩチップ間の電気的接続が概念的に矢印で図示されている。なお、図１４Ａ乃至図１４ＣのＳｉＰデバイス２００において、ＬＳＩチップ間の電気的接続は、ワイヤー、バンプその他の任意の電気的接続手段によって実現してもよいことは、当業者には自明的であろう。
【００７０】
図１４ＡのＳｉＰデバイス２００では、ＬＳＩチップとして構成された複数の半導体装置１００Ａに、電源１０１から共通の電源電圧（例えば、２０Ｖ）が供給される。電源１０１も、集積回路チップとして構成されている。各半導体装置１００ＡにはＤＣ−ＤＣコンバータ２０Ａが搭載されており、各ＤＣ−ＤＣコンバータ２０Ａは、電源１０１から受け取った共通の電源電圧から各半導体装置１００Ａのロジック回路を動作させるための電源電圧を生成する。このような構成では、異なる電源電圧で動作する複数のＬＳＩチップを単一の電源で動作させることができる。
【００７１】
図１４ＢのＳｉＰデバイス２００では、ＬＳＩチップとして構成された本実施形態の半導体装置１００Ａのロジック回路に、第１の電源電圧（例えば、１２Ｖ）が供給される。該半導体装置１００ＡのＤＣ−ＤＣコンバータ２０Ａは、第１の電源電圧から第２の電源電圧を生成し、該半導体装置１００Ａの外部インターフェース回路と、ＬＳＩチップ１０２とに供給する。半導体装置１００Ａの外部インターフェース回路と、ＬＳＩチップ１０２の回路は、該第２の電源電圧で動作する。該外部インターフェース回路とＬＳＩチップ１０２の外部インターフェース回路の間で信号の授受が行われる。これにより、異なる電源電圧で動作するＬＳＩチップの間での信号の授受が実現できる。
【００７２】
図１４ＣのＳｉＰデバイス２００は、ＬＳＩチップとして構成された半導体装置１００Ａ−１に、電源１０１から第１の電源電圧が供給され、半導体装置１００Ａ−１のロジック回路は、その第１の電源電圧で動作する。加えて、半導体装置１００Ａ−１のＤＣ−ＤＣコンバータ２０Ａは、第１の電源電圧から第２の電源電圧を生成し、該半導体装置１００Ａ−１の外部インターフェース回路と、半導体装置１００Ａ−２とに供給する。半導体装置１００Ａ−１の外部インターフェース回路と、半導体装置１００Ａ−２のロジック回路は、該第２の電源電圧で動作する。該外部インターフェース回路と半導体装置１００Ａ−２のロジック回路の外部インターフェース回路の間で信号の授受が行われる。同様の形態により、半導体装置１００Ａ−２と半導体装置１００Ａ−３とが電気的に接続され、半導体装置１００Ａ−３と半導体装置１００Ａ−４とが電気的に接続される。
【００７３】
なお、ＳｉＰデバイスには、フリップチップ接続を利用したデバイス等、様々な形態のデバイスがあるが、本発明が、図１４Ａ乃至図１４Ｃの形態に限定されず、ＳｉＰデバイスに一般的に適用可能であることは、当業者には自明的なことであろう。
【００７４】
以下では、実施例として、半導体層８−１、８−２に集積化されたトランジスタ２１−１、２１−２（第１の実施形態）及び、半導体層８、９に集積化されたトランジスタ２１、ダイオード２２（第２の実施形態）の特性を示す実験結果を提示する。
【実施例】
【００７５】
図１５Ａは、半導体基板１から離れて形成された半導体層（８−１、８）に集積化されたトランジスタ（２１−１、２１）の特性の例を示すグラフであり、図１５Ｂは、半導体基板１から離れて形成された半導体層（９）に集積化されたダイオード（２２）の特性の例を示すグラフである。特性が測定されたトランジスタ及びダイオードは、半導体層がＩＧＺＯで形成されており、また、ゲート絶縁膜（拡散防止層７−１）として２０ｎｍのＳｉＮが用いられている。
【００７６】
図１５Ａに示されているように、トランジスタのソース電位（ソース電極の電位）を０Ｖに固定し、ドレイン電位Ｖｄ（ドレイン電極の電位）を１Ｖに固定したままゲート電極に正の電圧バイアスを加えるとドレイン電流が流れる一方で、負の電圧バイアスを加えるとドレイン電流が遮断される。この結果は、トランジスタが実際にトランジスタ動作を行うことを意味している。
【００７７】
一方、図１５Ｂに示されているように、ダイオードのゲート電極とソース電極とを０Ｖに固定したまま（これは、当該ダイオードに使用される薄膜トランジスタをダイオード接続することを意味している）、ドレイン電極に正の電圧バイアスを印加するとドレイン電流が遮断される一方、負の電圧バイアスを印加するとドレイン電流が流れる。図１５Ｂの例では、オン電圧は、−０．７Ｖである。この結果は、当該ダイオードが実際にダイオード動作（整流動作）を行うことを意味している。このように、発明者は、配線層に設けられたトランジスタ、ダイオードが実際に能動素子（トランジスタ又はダイオード）として動作することを実験によって確認している。
【００７８】
上述のように本実施形態の半導体装置の一つの利点は、それに使用される回路素子（トランジスタ２１−１、２１−２、２１、ダイオード２２及びキャパシタ２３）について高耐圧特性が実現でき、更に、耐圧の調節の自由度が大きいことである。発明者らは、配線層３に実際に作製した回路素子の耐圧を測定し、このような利点を実証している。具体的には、発明者らは、実際に作製したダイオード２２のドレイン−ゲート間の耐圧を測定した。ここで、測定されたダイオード２２の構造は次の通りである：
半導体層９は、１０ｎｍのＩＧＺＯ膜であり、ゲート絶縁膜（拡散防止層７−１）としては、２０〜５０ｎｍのＳｉＮ膜が用いられている。ゲート長Ｌ、ゲート幅Ｗは、いずれも０．６μｍである。ソース電極３０、ドレイン電極３１は、ゲート電極２６にオーバーラップしており、オーバーラップ長ｄＯＬ１、ｄＯＬ２は、０．１６μｍである。図１６に図示されているように、ゲート電極２６とソース電極３０とが共通接続されて０Ｖに固定された状態で、ドレイン電極２９に電圧バイアスが印加されている。ダイオード２２は、ゲート電極２６とソース電極３０とが共通接続された薄膜トランジスタで形成されているから、このような接続で耐圧を測定することは技術的に妥当である。
【００７９】
図１７Ａは、半導体層９が１０ｎｍのＩＧＺＯ膜であり、ゲート絶縁膜（拡散防止層７−１）が２０ｎｍのＳｉＮ膜である場合に、ドレイン電極３１に印加される電圧バイアス（ドレイン電位Ｖｄ）を変化させたときの、ダイオード２２のドレイン電流Ｉｄ、ゲート電流Ｉｇの変化を示すグラフである。ドレイン電位Ｖｄを増大させると、２０Ｖより高いある電位でダイオード２２が破壊し、ドレイン電流Ｉｄ及びゲート電流Ｉｇが急増した後に急減した。破壊モードは、ゲート絶縁膜の破壊であった。即ち、このような測定ではダイオード２２のゲート−ドレイン間の耐圧を測定でき、ソース−ドレイン間の耐圧は測定されたゲート−ドレイン間の耐圧よりも高いことを意味している。
【００８０】
図１７Ｂは、このようにして測定したダイオード２２の耐圧とゲート絶縁膜として用いられるＳｉＮ膜の膜厚の関係を示すグラフである。ＳｉＮ膜の膜厚を２０ｎｍに設定することで、２０Ｖ以上のゲート−ドレイン間の耐圧を実現できる。更に、ＳｉＮ膜の膜厚を５０ｎｍまで増大させることで、ゲート−ドレイン間の耐圧を約５０Ｖまで増大させることができる。このように、本実施形態のダイオード２２は、高耐圧特性が実現できる上、更に、耐圧の調節の自由度が大きい。なお、ＳｉＮ膜の膜厚を更に厚くすることでダイオード２２の耐圧を増大することができるが、ＳｉＮ膜の膜厚を厚くし過ぎるとダイオード２２を流れる電流が小さくなるので、ＳｉＮ膜の膜厚は１００ｎｍ以下であることが好ましい。
【００８１】
ゲート−ドレイン間の耐圧は、ゲート電極２６とドレイン電極３１とを半導体層９の面内方向において離間させる（即ち、ドレイン電極３１をゲート電極２６に対してオーバーラップさせない）ことによっても増大できる。発明者は、このことを実際に作製したダイオード２２の特性を測定することにより実証した。図１８Ａ〜図１８Ｃは、作製したダイオード２２の構造を示す断面図である。
【００８２】
図１８Ａの構造では、ドレイン電極３１がゲート電極２６にオーバーラップしており、図１８Ｂの構造では、ドレイン電極３１の端とゲート電極２６の端の位置が面内方向において一致している。また、図１８Ｃの構造では、ドレイン電極３１がゲート電極２６にオーバーラップしていない。なお、ドレイン電極３１がゲート電極２６にオーバーラップしていない構造（図１８Ｃ）については、面内方向におけるドレイン電極３１からゲート電極２６までの距離を負の値のオーバーラップ長として定義する。図１７Ａ、図１７Ｂの場合と同様に、半導体層９は、１０ｎｍのＩＧＺＯ膜であり、ゲート絶縁膜（拡散防止層７−１）としては、２０〜５０ｎｍのＳｉＮ膜が用いられている。ゲート長Ｌ、ゲート幅Ｗは、いずれも０．６μｍである。
【００８３】
図１９Ａ、図１９Ｂ、図１９Ｃは、それぞれ、ＳｉＮ膜の膜厚が２０ｎｍ、３０ｎｍ、５０ｎｍである場合のドレイン電流特性のグラフである。一点破線は、オーバーラップ長が０．１６μｍである場合、破線はオーバーラップ長が０．０μｍである場合、実線はオーバーラップ長が−０．１６μｍである場合（即ち、オーバーラップしていない場合）のドレイン電流を示している。ドレイン電流特性のグラフにおいて、ドレイン電流が急変しているゲート−ドレイン間電圧ＶＧＤが、ゲート−ドレイン間の耐圧を示している。
【００８４】
図２０は、ドレイン電極３１のゲート電極２６に対するオーバーラップ長と、ゲート−ドレイン間の耐圧の関係を示すグラフである。図１６から理解されるように、ドレイン電極３１がゲート電極２６にオーバーラップしている構造及びドレイン電極３１の端とゲート電極２６の端の位置が面内方向において一致している構造については、ゲート−ドレイン間の耐圧はオーバーラップ長に依存しない。これは、ドレイン電極３１とゲート電極２６の間の（最短位置で定義した場合の）距離ｄｅｆｆが、拡散防止層７−１の膜厚で同一であるためと考えられる。一方、ドレイン電極３１がゲート電極２６にオーバーラップしていない場合には、ドレイン電極３１とゲート電極２６の間の距離ｄｅｆｆが増大する。ゲート−ドレイン間の耐圧の増大は、距離ｄｅｆｆの増大に起因するものと考えられる。
【００８５】
上述の実施例では、ダイオード２２として用いられる薄膜トランジスタのドレイン−ゲート間の耐圧が議論されているが、同じ議論がトランジスタ２１−１、２２−２（第１の実施形態）、及びトランジスタ２１（第２の実施形態）のドレイン−ゲート間の耐圧、及び、ソース−ゲート間の耐圧について成立することは、当業者には自明的であろう。
【００８６】
更に、発明者は、ゲート電極とドレイン電極とを面内方向において離間させる（即ち、ドレイン電極をゲート電極に対してオーバーラップさせない）ことで、高いドレイン電圧が印加された場合のホットキャリア注入の影響を低減できることを実験によって確かめた。より具体的には、図２１Ａ、図２１Ｂに図示されている構造のトランジスタ２１−１、２１−２の特性の評価を行った。ここで、図２１Ａのトランジスタ２１−１では、半導体層８−１として１０ｎｍのＩＧＺＯ膜が使用され、ゲート絶縁膜（拡散防止層７−１）としては、３０ｎｍのＳｉＮ膜が用いられている。ゲート長Ｌ、ゲート幅Ｗは、いずれも０．６μｍである。更に、ソース電極２８−１、ドレイン電極２９−１の両方がゲート電極２５−１にオーバーラップしている。オーバーラップ長は、ソース電極２８−１、ドレイン電極２９−１の両方について、０．１６μｍである。一方、図２１Ｂのトランジスタ２１−２では、ソース電極２８−１、ドレイン電極２９−１の両方が面内方向においてゲート電極２５−１から離れている。オーバーラップ長は、ソース電極２８−２、ドレイン電極２９−２の両方について、−０．１６μｍである。図２１Ｂのトランジスタ２１−２の他の構造は、図２１Ａのトランジスタ２１−１と同一である。
【００８７】
図２２は、図２１Ａのトランジスタ２１−１と図２１Ｂのトランジスタ２１−２のドレイン電圧−ゲート電流特性を示すグラフである。ドレイン電圧−ゲート電流特性の測定の際、ゲート電圧Ｖｇは、３．３Ｖに設定されている。図２２において、“Ｇ／Ｄ Ｏｖｅｒｌａｐ”は、図２１Ａのトランジスタ２１−１のドレイン電圧−ゲート電流特性を示しており、“Ｇ／Ｄ Ｏｆｆｓｅｔ”は、図２１Ｂのトランジスタ２１−２のドレイン電圧−ゲート電流特性を示している。図２２から理解されるように、ソース電極及びドレイン電極がゲート電極から離れている構造を採用したトランジスタ２１−２は、オーバーラップさせる構造を採用したトランジスタ２１−１と比較して、ゲートリークが増大し始める電圧が１７Ｖから２４Ｖに改善しており、高いドレイン電圧Ｖｄが印加される時におけるゲートリークの増大を抑制できていることが分かる。これは高いドレイン電圧Ｖｄで動作する時に発生するドレインからゲートへのホットキャリアの注入が抑制されたためであると考えられる。
【００８８】
一方、図２３は、図２１Ａのトランジスタ２１−１と図２１Ｂのトランジスタ２１−２について、ドレインに高いストレス電圧を印加させた場合の、ゲート電圧−ドレイン電流特性の変化を測定したグラフである。図２３の「（ａ）Ｏｖｅｒｌａｐ」は、ソース電極及びドレイン電極をゲート電極にオーバーラップさせる構造を採用したトランジスタ２１−１のゲート電圧−ドレイン電流特性を示しており、「（ｂ）Ｏｆｆｓｅｔ」は、オーバーラップさせない構造を採用したトランジスタ２１−２のゲート電圧−ドレイン電流特性を示している。
【００８９】
一連の測定では、まず、１０Ｖのドレイン電圧Ｖｄを印加した状態でゲート電圧Ｖｇが０Ｖから５Ｖまでスイープされ、初期状態でのゲート電圧−ドレイン電流特性が測定された。その後、３．３Ｖのゲート電圧Ｖｇが印加された状態で、ドレイン電圧Ｖｄが０Ｖから２０Ｖまでスイープされた。これにより、ドレインに高いストレス電圧が印加されたことになる。続いて、再び、１０Ｖのドレイン電圧Ｖｄを印加した状態でゲート電圧Ｖｇが０Ｖから５Ｖまでスイープされ、これにより、再びゲート電圧−ドレイン電流特性が測定された。
【００９０】
図２３から理解されるように、ソース電極及びドレイン電極をゲート電極に対してオーバーラップさせる構造を採用したトランジスタ２１−１では、高いドレイン電圧Ｖｄの印加後に、閾値電圧の負方向へのシフトが起こっている。一方、ソース電極及びドレイン電極をゲート電極から離す構造を採用したトランジスタ２１−２では、閾値電圧の変化が抑制されている。これは、ソース電極及びドレイン電極をゲート電極から離す構造を採用することにより、高いドレイン電圧Ｖｄの印加時のホットキャリア注入が抑制されているためであると考えられる。
【００９１】
これらの測定結果は、高電圧動作が求められる際にソース電極及びドレイン電極をゲート電極から離す構造を利用することで、高いドレイン電圧が印加された場合における安定動作が得られることを示している。
【００９２】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されるものではない。本発明は、当業者には自明的な様々な変更が行われた上で実施され得る。特に、図２、図７には、最も上方に位置する配線層３−１に半導体層８−１、８−２、８、９を設ける構成が開示されているが、半導体層８−１、８−２、８、９は、半導体基板１から離れていれば、任意の配線層３に設けられてもよい。
【００９３】
また、第２の実施形態（特に図６、図７）では、ＤＣ−ＤＣコンバータ２０Ａを構成するトランジスタ２１、ダイオード２２、キャパシタ２３、インダクタ２４が同一の配線層３に設けられている構成が示されているが、トランジスタ２１、ダイオード２２、キャパシタ２３及びインダクタ２４のうちの一の回路素子が他の回路素子とは異なる配線層３に設けられてもよい。例えば、トランジスタ２１が形成される半導体層８とダイオード２２が形成される半導体層９が異なる配線層３に設けられてもよい。ただし、トランジスタ２１、ダイオード２２、キャパシタ２３、インダクタ２４が同一の配線層３に設けられる構成は、異なる配線層３に設けられる構成と比較すると、トランジスタ２１、ダイオード２２、キャパシタ２３、インダクタ２４を形成する工程の数を少なくできる点で好適である。更に、上述の実施形態では、ダイオード２２とキャパシタ２３とが同一の半導体層９を用いて形成されているが、キャパシタ２３は、半導体層９とは分離された半導体層を用いて形成されてもよい。この場合でも、キャパシタ２３に使用される半導体層は、ダイオード２２を構成する半導体層９と同一の配線層３に形成される（例えば、図６、図７の構造では、拡散防止層７−１の上に形成される）ことが好ましい。
【符号の説明】
【００９４】
１００、１００Ａ：半導体装置
２０：高電圧／低電圧インターフェース
２０Ａ：ＤＣ−ＤＣコンバータ
５０：ロジック回路
１：半導体基板
２：半導体素子
３：配線層
４：層間絶縁膜
５：配線
６：ビア
７：拡散防止層
８、９：半導体層
１０：ハードマスク層
１１：バリアメタル層
２１：トランジスタ
２２：ダイオード
２３：キャパシタ
２４：インダクタ
２５、２６：ゲート電極
２７：キャパシタ電極
２８、３０：ソース電極
２９、３１：ドレイン電極
１０１：電源
１０２：ＬＳＩチップ
２００：ＳｉＰデバイス
２０１：リードフレーム
２０２：ワイヤー
２０３：リード
３００：半導体装置
３１０：ＤＣ−ＤＣコンバータ
３２０：ロジック回路
【特許請求の範囲】
【請求項１】
ロジック回路と、
能動素子回路と、
とを具備し、
前記ロジック回路は、
半導体基板に形成された第１能動素子を備え、
前記半導体基板の上方に位置する配線層に設けられた配線
とを備え、
前記能動素子回路は、前記配線層の上方に形成された第１絶縁膜の上に形成された第１半導体層を用いて形成された第２能動素子を備え、
前記能動素子回路が前記ロジック回路により制御される
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記能動素子回路が前記ロジック回路を構成する配線を介して制御される
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記半導体装置が、更に、
前記半導体基板の上方に形成された第２絶縁膜と、
前記第２絶縁膜に設けられた溝に埋め込まれた複数の配線と、
前記第１半導体層に接続された第１ソース電極と、
前記第１半導体層に接続された第１ドレイン電極
とを具備し、
前記第１絶縁膜は、前記第２絶縁膜と前記複数の配線を被覆するように設けられ、
前記複数の配線は、前記第１半導体層に対向する位置に設けられた第１ゲート電極を含み、
前記第１半導体層と前記第１ソース電極と前記第１ドレイン電極と前記第１ゲート電極とが、前記能動素子回路を構成する前記第２能動素子として機能する
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１ドレイン電極が前記第１半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第１ゲート電極に重ならない
半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記第１ソース電極が前記第１半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第１ゲート電極に重ならない
半導体装置。
【請求項６】
請求項３に記載の半導体装置であって、
前記第１ソース電極及び前記第１ドレイン電極のいずれもが、前記第１半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第１ゲート電極に重ならない
半導体装置。
【請求項７】
請求項３乃至６のいずれかに記載の半導体装置であって、
前記第１ドレイン電極、前記第１ソース電極及び前記第１ゲート電極の少なくとも一つに、前記ロジック回路の動作電圧を超える電圧が印加されている
能動素子回路を含む半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第１ドレイン電極に前記ロジック回路の動作電圧と同等の電圧が印加され、前記第１ゲート電極に前記ロジック回路の動作電圧より高い電圧が印加されている
半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記第１ゲート電極に該ロジック回路の動作電圧と同等の電圧が印加され、前記第１ドレインに該ロジック回路の動作電圧以上の電圧が印加されている
半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置であって、
前記第１半導体層は、シリコンのバンドギャップよりも広いバンドギャップを有する半導体から構成される
半導体装置。
【請求項１１】
請求項１乃至９に記載の半導体装置であって、
前記第１半導体層は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ又はＺｎＣｕＯのいずれかで形成されている
半導体装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体装置であって、
前記能動素子回路が、第１の電源電圧から第２の電源電圧を生成するＤＣ−ＤＣコンバータとして動作する
半導体装置。
【請求項１３】
請求項３乃至９のいずれかに記載の半導体装置であって、
更に、
前記第１絶縁膜の上に形成された第２半導体層と、
前記第１半導体層に接続された第２ソース電極と、
前記第１半導体層に接続された第２ドレイン電極
とを具備し、
前記複数の配線が、更に、前記第２半導体層に対向する位置に設けられた第２ゲート電極を含み、
前記第２ゲート電極と前記第２ソース電極とは電気的に接続され、
前記能動素子回路が、第１の電源電圧から第２の電源電圧を生成するＤＣ−ＤＣコンバータとして動作し、
前記第１半導体層と前記第１ソース電極と前記第１ドレイン電極と前記第１ゲート電極とが、前記ＤＣ−ＤＣコンバータを構成するトランジスタとして機能し、
前記第２半導体層と前記第２ソース電極と前記第２ドレイン電極と前記第２ゲート電極とが、前記ＤＣ−ＤＣコンバータを構成するダイオードとして機能する
半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記複数の配線が、更に、前記第２半導体層又は前記第１絶縁膜の上に形成された第３半導体層に対向するように設けられたキャパシタ電極を含み、
前記キャパシタ電極が前記ＤＣ−ＤＣコンバータを構成するキャパシタとして機能する
半導体装置。
【請求項１５】
請求項１３又は１４に記載の半導体装置であって、
前記複数の配線が、更に、前記ＤＣ−ＤＣコンバータを構成するインダクタとして機能する配線を含む
半導体装置。
【請求項１６】
請求項３乃至９、１３乃至１５のいずれかに記載の半導体装置であって、
前記第１ゲート電極と前記第１ドレイン電極との間の耐圧が２０Ｖ以上である
半導体装置。
【請求項１７】
請求項３乃至９、１３乃至１５のいずれかに記載の半導体装置であって、
前記第１ゲート電極と前記第１ソース電極との間の耐圧が２０Ｖ以上である
半導体装置。
【請求項１８】
請求項１６又は１７に記載の半導体装置であって、
前記第１絶縁膜がＳｉＮ膜である
半導体装置。
【請求項１９】
請求項１０に記載の半導体装置であって、
前記第１絶縁膜の膜厚が２０ｎｍ以上１００ｎｍ以下である
半導体装置。
【請求項２０】
同一のパッケージに集積化された複数の集積回路チップを備え、
前記複数の集積回路チップのうちの少なくとも一が、請求項１乃至１９のいずれかに記載の半導体装置として構成されている
ＳｉＰデバイス。
【請求項２１】
同一のパッケージに集積化された複数の集積回路チップと、
前記第１の電源電圧を前記複数の集積回路チップのそれぞれに供給する電源
とを備え、
前記複数の集積回路チップのそれぞれが、請求項１２乃至１５のいずれかに記載の半導体装置として構成され、
前記複数の集積回路チップのそれぞれに含まれる前記ＤＣ−ＤＣコンバータのそれぞれは、前記第１の電源電圧から第２の電源電圧を生成し、前記複数の集積回路チップのそれぞれの前記ロジック回路に供給する
ＳｉＰデバイス。
【請求項２２】
同一のパッケージに集積化された複数の集積回路チップを備え、
前記複数の集積回路チップは、請求項１２乃至１５のいずれかに記載の半導体装置として構成された第１の集積回路チップを含み、
前記第１の集積回路チップの前記ロジック回路は前記第１の電源電圧で動作し、
前記第１の集積回路チップの前記ＤＣ−ＤＣコンバータは、前記第２の電源電圧を前記複数の集積回路チップのうちの第２の集積回路チップに供給する
ＳｉＰデバイス。
【請求項２３】
同一のパッケージに集積化された複数の集積回路チップと、
電源
とを備え、
前記複数の集積回路チップは、請求項１２乃至１５のいずれかに記載の半導体装置として構成された第１の集積回路チップを含み、
前記電源は、前記第１の電源電圧を前記第１の集積回路チップに供給し、
前記第１の集積回路チップの前記ロジック回路は前記第１の電源電圧で動作し、
前記第１の集積回路チップの前記ＤＣ−ＤＣコンバータは、前記第２の電源電圧を前記複数の集積回路チップのうちの第２の集積回路チップに供給する
ＳｉＰデバイス。
【請求項１】
ロジック回路と、
能動素子回路と、
とを具備し、
前記ロジック回路は、
半導体基板に形成された第１能動素子を備え、
前記半導体基板の上方に位置する配線層に設けられた配線
とを備え、
前記能動素子回路は、前記配線層の上方に形成された第１絶縁膜の上に形成された第１半導体層を用いて形成された第２能動素子を備え、
前記能動素子回路が前記ロジック回路により制御される
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記能動素子回路が前記ロジック回路を構成する配線を介して制御される
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記半導体装置が、更に、
前記半導体基板の上方に形成された第２絶縁膜と、
前記第２絶縁膜に設けられた溝に埋め込まれた複数の配線と、
前記第１半導体層に接続された第１ソース電極と、
前記第１半導体層に接続された第１ドレイン電極
とを具備し、
前記第１絶縁膜は、前記第２絶縁膜と前記複数の配線を被覆するように設けられ、
前記複数の配線は、前記第１半導体層に対向する位置に設けられた第１ゲート電極を含み、
前記第１半導体層と前記第１ソース電極と前記第１ドレイン電極と前記第１ゲート電極とが、前記能動素子回路を構成する前記第２能動素子として機能する
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１ドレイン電極が前記第１半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第１ゲート電極に重ならない
半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記第１ソース電極が前記第１半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第１ゲート電極に重ならない
半導体装置。
【請求項６】
請求項３に記載の半導体装置であって、
前記第１ソース電極及び前記第１ドレイン電極のいずれもが、前記第１半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第１ゲート電極に重ならない
半導体装置。
【請求項７】
請求項３乃至６のいずれかに記載の半導体装置であって、
前記第１ドレイン電極、前記第１ソース電極及び前記第１ゲート電極の少なくとも一つに、前記ロジック回路の動作電圧を超える電圧が印加されている
能動素子回路を含む半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第１ドレイン電極に前記ロジック回路の動作電圧と同等の電圧が印加され、前記第１ゲート電極に前記ロジック回路の動作電圧より高い電圧が印加されている
半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記第１ゲート電極に該ロジック回路の動作電圧と同等の電圧が印加され、前記第１ドレインに該ロジック回路の動作電圧以上の電圧が印加されている
半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置であって、
前記第１半導体層は、シリコンのバンドギャップよりも広いバンドギャップを有する半導体から構成される
半導体装置。
【請求項１１】
請求項１乃至９に記載の半導体装置であって、
前記第１半導体層は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ又はＺｎＣｕＯのいずれかで形成されている
半導体装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体装置であって、
前記能動素子回路が、第１の電源電圧から第２の電源電圧を生成するＤＣ−ＤＣコンバータとして動作する
半導体装置。
【請求項１３】
請求項３乃至９のいずれかに記載の半導体装置であって、
更に、
前記第１絶縁膜の上に形成された第２半導体層と、
前記第１半導体層に接続された第２ソース電極と、
前記第１半導体層に接続された第２ドレイン電極
とを具備し、
前記複数の配線が、更に、前記第２半導体層に対向する位置に設けられた第２ゲート電極を含み、
前記第２ゲート電極と前記第２ソース電極とは電気的に接続され、
前記能動素子回路が、第１の電源電圧から第２の電源電圧を生成するＤＣ−ＤＣコンバータとして動作し、
前記第１半導体層と前記第１ソース電極と前記第１ドレイン電極と前記第１ゲート電極とが、前記ＤＣ−ＤＣコンバータを構成するトランジスタとして機能し、
前記第２半導体層と前記第２ソース電極と前記第２ドレイン電極と前記第２ゲート電極とが、前記ＤＣ−ＤＣコンバータを構成するダイオードとして機能する
半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記複数の配線が、更に、前記第２半導体層又は前記第１絶縁膜の上に形成された第３半導体層に対向するように設けられたキャパシタ電極を含み、
前記キャパシタ電極が前記ＤＣ−ＤＣコンバータを構成するキャパシタとして機能する
半導体装置。
【請求項１５】
請求項１３又は１４に記載の半導体装置であって、
前記複数の配線が、更に、前記ＤＣ−ＤＣコンバータを構成するインダクタとして機能する配線を含む
半導体装置。
【請求項１６】
請求項３乃至９、１３乃至１５のいずれかに記載の半導体装置であって、
前記第１ゲート電極と前記第１ドレイン電極との間の耐圧が２０Ｖ以上である
半導体装置。
【請求項１７】
請求項３乃至９、１３乃至１５のいずれかに記載の半導体装置であって、
前記第１ゲート電極と前記第１ソース電極との間の耐圧が２０Ｖ以上である
半導体装置。
【請求項１８】
請求項１６又は１７に記載の半導体装置であって、
前記第１絶縁膜がＳｉＮ膜である
半導体装置。
【請求項１９】
請求項１０に記載の半導体装置であって、
前記第１絶縁膜の膜厚が２０ｎｍ以上１００ｎｍ以下である
半導体装置。
【請求項２０】
同一のパッケージに集積化された複数の集積回路チップを備え、
前記複数の集積回路チップのうちの少なくとも一が、請求項１乃至１９のいずれかに記載の半導体装置として構成されている
ＳｉＰデバイス。
【請求項２１】
同一のパッケージに集積化された複数の集積回路チップと、
前記第１の電源電圧を前記複数の集積回路チップのそれぞれに供給する電源
とを備え、
前記複数の集積回路チップのそれぞれが、請求項１２乃至１５のいずれかに記載の半導体装置として構成され、
前記複数の集積回路チップのそれぞれに含まれる前記ＤＣ−ＤＣコンバータのそれぞれは、前記第１の電源電圧から第２の電源電圧を生成し、前記複数の集積回路チップのそれぞれの前記ロジック回路に供給する
ＳｉＰデバイス。
【請求項２２】
同一のパッケージに集積化された複数の集積回路チップを備え、
前記複数の集積回路チップは、請求項１２乃至１５のいずれかに記載の半導体装置として構成された第１の集積回路チップを含み、
前記第１の集積回路チップの前記ロジック回路は前記第１の電源電圧で動作し、
前記第１の集積回路チップの前記ＤＣ−ＤＣコンバータは、前記第２の電源電圧を前記複数の集積回路チップのうちの第２の集積回路チップに供給する
ＳｉＰデバイス。
【請求項２３】
同一のパッケージに集積化された複数の集積回路チップと、
電源
とを備え、
前記複数の集積回路チップは、請求項１２乃至１５のいずれかに記載の半導体装置として構成された第１の集積回路チップを含み、
前記電源は、前記第１の電源電圧を前記第１の集積回路チップに供給し、
前記第１の集積回路チップの前記ロジック回路は前記第１の電源電圧で動作し、
前記第１の集積回路チップの前記ＤＣ−ＤＣコンバータは、前記第２の電源電圧を前記複数の集積回路チップのうちの第２の集積回路チップに供給する
ＳｉＰデバイス。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２２】
【図２３】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２２】
【図２３】
【公開番号】特開２０１３−７４２３０（Ｐ２０１３−７４２３０Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３９１８（Ｐ２０１１−２１３９１８）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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