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半導体装置及び半導体装置の作製方法
説明

半導体装置及び半導体装置の作製方法

【課題】微細な構造のトランジスタを歩留まりよく提供する。また、該トランジスタのオン特性を向上させ、高速応答、高速駆動が可能な半導体装置を提供する。
【解決手段】酸化物半導体層、ゲート絶縁層、ゲート電極層、絶縁層、導電膜、層間絶縁層が順に積層され、該導電膜を切削することにより、該ゲート電極層及び該絶縁層上の導電膜を除去して、自己整合的に形成されるソース電極層及びドレイン電極層を有し、ソース電極層及びドレイン電極層と接する領域と重畳して酸化物半導体層と接する電極層を設ける。

【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、半導体装置及び半導体装置の作製方法に関する。
【背景技術】
【0002】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジスタ(TFT)ともいう)を構成する技術が注目されている。
【0003】
例えば、トランジスタの活性層として、インジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含む非晶質酸化物を用いたトランジスタが開示されている(特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2006−165528号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化を達成するためにはトランジスタの微細化が必須である。
【0006】
しかし、トランジスタの微細化に伴って、作製工程における歩留まりの低下が懸念される。そこで、微細な構造のトランジスタを歩留まりよく提供することを目的の一とする。
【0007】
また、トランジスタを含む半導体装置の高性能化に伴い、微細化されたトランジスタにおいてもオン特性を向上させることが求められている。したがって、微細化されたトランジスタの高速応答、高速駆動を実現する構成及びその作製方法を提供することを目的の一とする。
【課題を解決するための手段】
【0008】
本発明の一態様の半導体装置は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層上の絶縁層との上に、導電膜、層間絶縁層が順に積層され、該導電膜を切削して、該ゲート電極層及び該絶縁層上の導電膜を除去して分断することで、ソース電極層及びドレイン電極層を自己整合的に形成する。酸化物半導体層は不純物元素が導入されて抵抗が低減された低抵抗領域と、チャネル形成領域とを含み、低抵抗領域において、ソース電極層及びドレイン電極層と接する。低抵抗領域の下部に接して、金属、導電性の金属化合物、半導体等からなる電極層が設けられる。
【0009】
ソース電極層及びドレイン電極層の形成工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが小さい微細な構造を有するトランジスタを歩留まりよく作製することができる。
【0010】
酸化物半導体層の低抵抗領域はソース電極層及びドレイン電極層と接し、ソース領域及びドレイン領域として機能する。したがって、酸化物半導体層とソース電極層及びドレイン電極層とのコンタクト抵抗が低減される。該低抵抗領域の下部に接する電極層を設けることで、該電極層も、ソース領域及びドレイン領域として機能し、ソース領域及びドレイン領域の厚膜化を図ることができる。ソース領域及びドレイン領域を厚膜化することで、ソース領域及びドレイン領域の抵抗を低減し、ソース電極層及びドレイン電極層の電界が緩和され、オン特性に優れた半導体装置を提供することができる。
【0011】
したがって、本発明の一態様は、一対の電極層と、一対の電極層上の、一対の電極層と接する一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上の、チャネル形成領域と重畳するゲート電極層と、ゲート電極層上の上部絶縁層と、ゲート電極層の側面及び上部絶縁層の側面を覆う側壁絶縁層と、酸化物半導体層、ゲート絶縁層の側面及び側壁絶縁層の側面に接するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上の第1の絶縁層と、上部絶縁層と、側壁絶縁層と、ソース電極層及びドレイン電極層上の第2の絶縁層と、第1の絶縁層及び第2の絶縁層に設けられた開口を介してソース電極層及びドレイン電極層と接する一対の配線層と、を有し、ソース電極層及びドレイン電極層の上面の高さは上部絶縁層、側壁絶縁層、及び第1の絶縁層の上面の高さより低く、かつゲート電極層の上面の高さより高く、一対の配線層は、一対の電極層とそれぞれ重畳する半導体装置である。
【0012】
また、上記半導体装置において、電極層は酸化物半導体層下部の下地絶縁層中または下地絶縁層上に設けられ、下地絶縁層から電極層の上面が露出しているまたは下地絶縁層の上面と電極層の上面との高さが揃っている構成とすることができる。この場合、電極層の膜厚を、酸化物半導体層の膜厚よりも大きくすることができ、ソース領域及びドレイン領域の厚膜化を図ることができる。
【0013】
また、電極層は下地絶縁層上に形成し、電極層上に酸化物半導体層を形成する構成としてもよい。この場合、半導体装置作製時の工程数を削減することができる。
【0014】
さらに、第1の絶縁層は、ソース電極層及びドレイン電極層と接する酸化アルミニウム層を含むことが好ましい。
【0015】
また、チャネル形成領域の被形成面は平坦性を有することが好ましい。
【0016】
また、本発明の一態様は、一対の電極層を形成し、一対の電極層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層と重なるゲート電極層及び上部絶縁層を形成し、ゲート電極層及び上部絶縁層をマスクとして酸化物半導体層に不純物元素導入して、一対の低抵抗領域及びチャネル形成領域を自己整合的に形成し、ゲート絶縁層上にゲート電極層の側面を覆う側壁絶縁層を形成し、酸化物半導体層、ゲート電極層、側壁絶縁層及び上部絶縁層上に導電膜を形成し、導電膜上に層間絶縁層を形成し、層間絶縁層及び導電膜を上部絶縁層を露出させるまで化学的機械的研磨法により除去して導電膜を分断し、ソース電極層及びドレイン電極層を形成し、第1の絶縁層、上部絶縁層、ソース電極層及びドレイン電極層上に第2の絶縁層を形成する半導体装置の作製方法である。また、第1の絶縁層及び第2の絶縁層に、ソース電極層及びドレイン電極層に達する開口を形成し、開口を介してソース電極層及びドレイン電極層と接する配線層を形成してもよい。
【0017】
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様である。
【0018】
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
【0019】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【0020】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【0021】
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
【発明の効果】
【0022】
本発明の一態様は、微細な構造のトランジスタを歩留まりよく提供することができる。また、微細化されたトランジスタにおいてもオン特性を向上させることができ、微細化されたトランジスタの高速応答、高速駆動を実現する構成及びその作製方法を提供することができる。
【図面の簡単な説明】
【0023】
【図1】本発明の一態様の半導体装置の上面図及び断面図。
【図2】本発明の一態様の半導体装置の作製方法を示す図。
【図3】本発明の一態様の半導体装置の作製方法を示す図。
【図4】本発明の一態様の半導体装置の作製方法を示す図。
【図5】本発明の一態様の半導体装置の断面図。
【図6】本発明の一態様の半導体装置の上面図及び断面図。
【図7】本発明の一態様の半導体装置の断面図。
【図8】半導体装置の一形態を示す断面図、上面図及び回路図。
【図9】半導体装置の一形態を示す上面図及び断面図。
【図10】半導体装置の一形態を示す回路図及び斜視図。
【図11】半導体装置の一形態を示す断面図。
【図12】半導体装置の一形態を示す上面図及び断面図。
【図13】半導体装置の一形態を示す上面図及び断面図。
【図14】半導体装置の一形態を示す回路図。
【図15】半導体装置の一形態を示すブロック図。
【図16】半導体装置の一形態を示すブロック図。
【図17】半導体装置の一形態を示すブロック図。
【発明を実施するための形態】
【0024】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0025】
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。
【0026】
(実施の形態1)
本実施の形態では、本発明の一態様の半導体装置の基本的な構成及び作製方法について図面を用いて説明する。図1に本発明の一態様の半導体装置を示す。
【0027】
図1(A)は本発明の一態様であるトランジスタの上面図を示しており、図1(B)は図1(A)の一点鎖線A1−A2における断面図である。
【0028】
トランジスタ420を含む半導体装置は、基板400上に、下地絶縁層436と、下地絶縁層436中に設けられ、上面が下地絶縁層436から露出している電極層405a及び電極層405bと、電極層405a及び電極層405bとそれぞれ接する低抵抗領域404a及び低抵抗領域404bと、低抵抗領域404a及び低抵抗領域404bに挟まれたチャネル形成領域403と、を含む酸化物半導体層409と、酸化物半導体層409上のゲート絶縁層402と、ゲート絶縁層402上のゲート電極層401と、ゲート電極層401の側面を覆う側壁絶縁層412a及び側壁絶縁層412bと、ゲート電極層401の上面を覆う上部絶縁層413と、下地絶縁層436、酸化物半導体層409上に、側壁絶縁層412a及び側壁絶縁層412bの側面と接するソース電極層406a及びドレイン電極層406bと、ソース電極層406a及びドレイン電極層406b上の絶縁層415と、絶縁層415、ソース電極層406a、ドレイン電極層406b、側壁絶縁層412a、側壁絶縁層412b及び上部絶縁層413上の絶縁層417と、絶縁層415及び絶縁層417に設けられた開口を介して、ソース電極層406a及びドレイン電極層406bとそれぞれ接する配線層465a及び配線層465bと、を有する。
【0029】
絶縁層415の上面の高さは側壁絶縁層412a、側壁絶縁層412b及び上部絶縁層413の上面の高さと概略同じである。また、ソース電極層406a及びドレイン電極層406bの上面の高さは、絶縁層415、側壁絶縁層412a、側壁絶縁層412bの上面の高さより低く、ゲート電極層401の上面の高さより高い。なお、ここでいう高さとは、基板400上面からの距離である。
【0030】
酸化物半導体層409は、ゲート電極層401と重畳するチャネル形成領域403と、不純物元素が導入されて抵抗が低減された低抵抗領域404a及び低抵抗領域404bと、を有する。低抵抗領域404a及び低抵抗領域404bは、ゲート電極層401をマスクとして酸化物半導体層409に不純物元素を導入することで、自己整合的に形成される。
【0031】
また、ソース電極層406a及びドレイン電極層406bは、酸化物半導体層409の上面、及び側壁絶縁層412aまたは側壁絶縁層412bと接して設けられている。よって、ソース電極層406aまたはドレイン電極層406bと酸化物半導体層409が接する領域(コンタクト領域)と、ゲート電極層401との距離(最短距離)は、側壁絶縁層412aまたは側壁絶縁層412bのチャネル長方向の幅となり、微細化が達成できる他、作製工程において最短距離のばらつきを制御することができる。
【0032】
酸化物半導体層409の低抵抗領域404a及び低抵抗領域404bは、ソース電極層406a及びドレイン電極層406bとそれぞれ接し、トランジスタ420のソース領域及びドレイン領域として機能する。低抵抗領域404a及び低抵抗領域404bにおいて酸化物半導体層409とソース電極層406a及びドレイン電極層406bとがそれぞれ接するため、ソース電極層406a及びドレイン電極層406bと酸化物半導体層409とのコンタクト抵抗は低減されている。
【0033】
また、低抵抗領域404a及び低抵抗領域404bは下地絶縁層436に埋め込まれた電極層405a及び電極層405bとそれぞれ接する。電極層405a及び電極層405bは、金属、導電性の金属化合物、半導体等で構成される。低抵抗領域404a及び低抵抗領域404bはトランジスタ420のソース領域及びドレイン領域として機能する。ソース領域及びドレイン領域の下部に電極層405a及び電極層405bを設けることで、ソース領域及びドレイン領域の厚膜化を図ることができ、ソース領域及びドレイン領域の抵抗を低減し、トランジスタのオン特性を向上させることができる。
【0034】
また、電極層405a及び電極層405bが下地絶縁層中に埋め込まれていることで、電極層405a及び電極層405bの膜厚を大きくしても、電極層405a及び電極層405b上に設ける酸化物半導体層409の被覆性に影響がない。したがって、電極層405a及び電極層405bの膜厚は、トランジスタ420のソース領域及びドレイン領域の抵抗が十分に低減されるまで、厚膜化することができる。また、チャネル形成領域403の下部には電極層を設けていないため、チャネル形成領域403は薄膜化し、ソース領域及びドレイン領域のみ厚膜化することができる。
【0035】
続いて、図1に示すトランジスタ420の作製方法の一例について図2乃至図5を用いて説明する。
【0036】
まず、基板400上に電極層405a及び電極層405bとなる導電膜を形成し、導電膜上にレジストマスクを形成し、選択的にエッチングを行って、電極層405a及び電極層405bを形成した後、レジストマスクを除去する。
【0037】
使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
【0038】
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板、また、これらの基板上に半導体素子が設けられたものなどを用いることができる。
【0039】
電極層405a及び電極層405bとなる導電膜には、後の熱処理に耐えられる材料を用い、CVD法またはスパッタリング法により10nm以上500nm以下の膜厚で形成する。例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜、窒化タンタル膜)等を用いることができる。また、Al、Cuなどの金属膜とTi、Mo、Wなどの高融点金属を積層した構造としてもよい。なお、Ti、Mo、Wなどの高融点金属は、Al、Cuなどの金属膜の下側、上側、または双方のいずれに設ける構成としてもよい。また、導電膜を酸化物半導体材料で形成してもよい。酸化物半導体としては、酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In−SnO)、酸化インジウム酸化亜鉛(In−ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【0040】
導電膜に酸化物半導体を用いる場合、酸化物半導体層409と同じ酸化物半導体材料でも異なる酸化物半導体材料でもよい。特に、導電膜及び酸化物半導体層409に同じ酸化物半導体材料を用いると、電極層405a及び電極層405bと酸化物半導体層409とのコンタクト抵抗をより低減することができるため、電気特性の良好なトランジスタを作製することができる。例えば、酸化物半導体材料としてIn−Ga−Zn系酸化物(IGZOとも表記する)を用いる場合、電極層405a及び電極層405bにもIGZOを用いるとよい。
【0041】
本実施の形態では、導電膜としてスパッタリング法を用いて、原子数比がIn:Ga:Zn=1:1:1のIGZOを30nm成膜した後、レジストマスクを用いたエッチングを行って電極層405a及び電極層405bを形成する。
【0042】
続いて、基板400、電極層405a及び電極層405bを覆うように下地絶縁膜435を形成する(図2(A)参照)。下地絶縁膜435は、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。なお、下地絶縁膜435をスパッタリング法を用いて形成すると、水素等の不純物元素を低減することができる。
【0043】
下地絶縁膜435としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、これらの化合物を単層構造または2層以上の積層構造で形成して用いることができる。積層構造とする際、例えば、基板と接する下地絶縁層にCVD法によって形成した酸化シリコン膜を用い、酸化物半導体層409と接する下地絶縁層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物半導体層と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層409に水素の拡散を抑制する他に、酸化物半導体層409の酸素欠陥に下地絶縁層436となる酸化物絶縁層から酸素が供給されるため、トランジスタ420の電気特性を良好にすることができる。
【0044】
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原子%以下、珪素が25原子%以上35原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)や、水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が100原子%を超えない値をとる。
【0045】
下地絶縁膜435は、酸化物半導体層409と接するため、層中(バルク中)に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、下地絶縁膜435として、酸化シリコン層を用いる場合には、SiO(2+α)(ただし、α>0)とする。
【0046】
なお、下地絶縁膜435の形成前に電極層405a及び電極層405bに窒素プラズマ処理を行ってもよい。窒素プラズマ処理を行うことにより、電極層405a及び電極層405bと、後に形成される酸化物半導体層409とのコンタクト抵抗をより低減することができる。
【0047】
次いで、下地絶縁膜435に研磨処理(例えば、化学的機械的研磨(Chemical Mechanical Polishing:CMP)処理)や、エッチング処理を行うことで電極層405a及び電極層405bの上面を下地絶縁膜435から露出させ、電極層405a及び電極層405bの上面と高さが揃っている下地絶縁層436を形成する(図2(B)参照)。研磨処理またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。下地絶縁層436上に設けられる酸化物半導体層の結晶性を向上させるためには、下地絶縁層436の表面は可能な限り平坦にしておくことが好ましい。
【0048】
なお、本実施の形態では、電極層405a及び電極層405bを設けた後に、下地絶縁層436を形成する方法を示したが、電極層405a、電極層405b及び下地絶縁層436の作製方法はこれに限らない。例えば、下地絶縁層436を基板400上に設けた後、エッチング工程等を用いて下地絶縁層436に開口を形成し、該開口に導電性の材料を充填することで、電極層405a及び電極層405bを形成してもよい。
【0049】
本実施の形態では、下地絶縁層436中に電極層405a及び電極層405bが埋め込まれているため、電極層405a及び電極層405bの膜厚を大きくしても、後に設ける酸化物半導体層の被覆性に影響を与えない。したがって、電極層405a及び電極層405bは、ソース領域及びドレイン領域の抵抗を十分低減できる程度に厚くしてよい。例えば、電極層405a及び電極層405bを後に設けるソース電極層406a及びドレイン電極層406bまたは酸化物半導体層409の膜厚よりも大きくすることが好ましい。
【0050】
続いて、下地絶縁層436、電極層405a及び電極層405b上に酸化物半導体膜を形成する。酸化物半導体膜は、スパッタリング法、蒸着法、パルスレーザ堆積法(Pulsed Laser Deposition:PLD法)、ALD法、またはMBE法などを用いて成膜することができる。
【0051】
酸化物半導体膜上にレジストマスクを設けて、酸化物半導体膜を島状にエッチングした後、レジストマスクを除去して酸化物半導体層409を形成する。酸化物半導体層409は、電極層405a及び電極層405bを完全に覆う構成としてもよいし、酸化物半導体層409の端部が電極層405a及び電極層405bと重畳し、電極層405a及び電極層405bの上面の一部が露出した状態としてもよい。
【0052】
電極層405a及び電極層405bの上面の一部を露出させる場合、電極層405a及び電極層405bは、後に形成されるソース電極層406a及びドレイン電極層406bと接してもよい。例えば、図5(A)は、電極層405a及び電極層405bと、ソース電極層406a及びドレイン電極層406bがそれぞれ接する構成を示した。
【0053】
酸化物半導体層409に用いる酸化物半導体としては、少なくともインジウム(In)、あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。スタビライザーとしては他にも、スズ(Sn)、ハフニウム(Hf)、アルミニウム(Al)を有することが好ましい。
【0054】
また、他のスタビライザーとして、ランタノイドであるランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)、ジルコニウム(Zr)のいずれか一種あるいは複数種を有してもよい。
【0055】
例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
【0056】
なお、ここでは、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属が入っていてもよい。
【0057】
また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、InSnO(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。
【0058】
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
【0059】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)+(b−B)+(c−C)≦rを満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。
【0060】
しかし、これらに限られず、必要とする電気特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする電気特性を得るために、キャリア濃度や不純物元素濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【0061】
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
【0062】
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。酸化物半導体膜の好ましい一態様として、CAAC酸化物半導体(CAAC−OS:C Axis Aligned Crystalline Oxide Semiconductor)膜がある。CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は必ずしも明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する移動度の低下が抑制される。
【0063】
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【0064】
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【0065】
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【0066】
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【0067】
また、酸化物半導体層409を積層構造とする場合、第1の酸化物半導体膜乃至第3の酸化物半導体膜に、結晶性の異なる酸化物半導体膜を適用してもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはCAAC−OS膜を適宜組み合わせた構成としてもよい。また、第1の酸化物半導体膜乃至第3の酸化物半導体膜のいずれか一に非晶質酸化物半導体膜を適用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【0068】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【0069】
なお、一例として、酸化物半導体層をIn−Zn系金属酸化物により形成する場合には、ターゲットの組成を原子数比で、In/Zn=1〜100、好ましくはIn/Zn=1〜20、さらに好ましくはIn/Zn=1〜10とする。Znの原子数比を好ましい範囲とすることで、移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比In:Zn:O=X:Y:Zを、Z>1.5X+Yとすることが好ましい。
【0070】
酸化物半導体層としてIn−Ga−Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn−Ga−Zn−Oターゲットを用いる。前述の原子数比を有するIn−Ga−Zn−Oターゲットを用いて酸化物半導体膜を成膜することで、多結晶半導体膜またはCAAC−OS膜が形成されやすくなる。
【0071】
また、酸化物半導体層としてIn−Sn−Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2:2、または20:45:35で示されるIn−Sn−Zn−Oターゲットを用いる。前述の原子数比を有するIn−Sn−Zn−Oターゲットを用いて酸化物半導体層を成膜することで、多結晶半導体膜またはCAAC−OS膜が形成されやすくなる。
【0072】
なお、ここで、ターゲットの相対密度は90%以上100%以下、好ましくは95%以上99.9%以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体層を緻密なものとすることができる。
【0073】
なお、酸化物半導体層に適用することができる金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、さらに好ましくは、3eV以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【0074】
なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは1×1018atoms/cm以下、さらに好ましくは2×1016atoms/cm以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
【0075】
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜を、第1の酸化物半導体膜と第2の酸化物半導体膜の積層として、第1の酸化物半導体膜と第2の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第1の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第2の酸化物半導体膜に第1の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物を用いてもよい。
【0076】
また、第1の酸化物半導体膜と第2の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:1:1またはその近傍とし、第2の酸化物半導体膜をIn:Ga:Zn=3:1:2またはその近傍としてもよい。また、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:3:2またはその近傍とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=2:1:3またはその近傍としてもよい。
【0077】
この時、第1の酸化物半導体膜と第2の酸化物半導体膜のうち、後に設けるゲート電極層401に近い側(チャネル側)の酸化物半導体膜のInとGaの含有率をIn>Gaとするとよい。またゲート電極から遠い側(バックチャネル側)の酸化物半導体膜のInとGaの含有率をIn≦Gaとするとよい。
【0078】
また、酸化物半導体膜を3層構造とし、第1の酸化物半導体膜〜第3の酸化物半導体膜の構成元素を同一とし、且つそれぞれの組成を異ならせてもよい。例えば、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:3:2とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=3:1:2とし、第3の酸化物半導体膜の原子数比をIn:Ga:Zn=1:1:1としてもよい。
【0079】
Ga及びZnよりInの原子数比が小さい酸化物半導体膜、代表的には原子数比がIn:Ga:Zn=1:3:2である第1の酸化物半導体膜は、Ga及びZnよりInの原子数比が大きい酸化物半導体膜、代表的には第2の酸化物半導体膜、並びにGa、Zn、及びInの原子数比が同じ酸化物半導体膜、代表的には第3の酸化物半導体膜と比較して、絶縁性が高い。また、原子数比がIn:Ga:Zn=1:3:2である第1の酸化物半導体膜が非晶質構造であると、さらに絶縁性が高まる。
【0080】
また、第1の酸化物半導体膜〜第3の酸化物半導体膜の構成元素は同一であるため、第1の酸化物半導体膜は、第2の酸化物半導体膜との界面におけるトラップ準位が少ない。このため、酸化物半導体膜を上記構造とすることで、トランジスタの経時変化や光BTストレス試験によるしきい値電圧の変動量を低減することができる。
【0081】
酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌道が重なるため、In>Gaの組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備える。また、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性を備える。
【0082】
チャネル側にIn>Gaの組成となる酸化物半導体を適用し、バックチャネル側にIn≦Gaの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度及び信頼性をさらに高めることが可能となる。
【0083】
酸化物半導体層409の厚さは、1nm以上100nm以下、好ましくは1nm以上20nm以下とする。トランジスタ420は、酸化物半導体層409と電極層405a及び電極層405bが重畳する領域において、それぞれ配線層465a及び配線層465bと接する。したがって、トランジスタの微細化によって酸化物半導体層が薄膜化しても、酸化物半導体層409と重畳して設けられた電極層405a及び電極層405bによって、酸化物半導体層409と配線層465a及び配線層465bとの電気的な接続を確保することができる。
【0084】
酸化物半導体層409は、好ましくはスパッタリング法により、基板加熱温度を100℃以上600℃以下、好ましくは150℃以上550℃以下、さらに好ましくは200℃以上500℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得られる酸化物半導体層409の不純物元素濃度は低くなる。また、酸化物半導体層409中の原子配列が整い、高密度化され、多結晶またはCAAC−OS膜が形成されやすくなる。
【0085】
なお、CAAC−OS膜を形成する際は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。
【0086】
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
【0087】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物(水素、水、二酸化炭素および窒素など)の濃度を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
【0088】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【0089】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
【0090】
スパッタリング用ターゲットの一例として、In−Ga−Zn系酸化物ターゲットについて以下に示す。
【0091】
InO粉末、GaO粉末およびZnO粉末を所定のmol数で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn系酸化物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、所定のmol数比は、例えば、InO粉末、GaO粉末およびZnO粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【0092】
さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶半導体膜またはCAAC−OS膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30体積%以上、好ましくは50体積%以上、さらに好ましくは80体積%以上とする。なお、酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を9N(露点−121℃、水0.1ppb、水素0.5ppb)、酸素の純度を8N(露点−112℃、水1ppb、水素1ppb)とすることが好ましい。
【0093】
本実施の形態では、アルゴンと酸素の流量比が2:1の雰囲気下において、スパッタリング法を用い、原子数比がIn:Ga:Zn=3:1:2であるIGZOを10nm成膜する。
【0094】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作時のキャリア(電子)の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【0095】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
【0096】
なお、Raは、JIS B601:2001(ISO4287:1997)で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【0097】
【数1】

【0098】
ここで、指定面とは、粗さ計測の対象となる面であり、座標(x1,y1,f(x1,y1))(x1,y2,f(x1,y2))(x2,y1,f(x2,y1))(x2,y2,f(x2,y2))の4点で表される四角形の領域とし、指定面をxy平面に投影した長方形の面積をS0、基準面の高さ(指定面の平均の高さ)をZ0とする。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて測定可能である。
【0099】
また、基準面は、指定面の平均の高さにおける、XY平面と平行な面である。つまり、指定面の高さの平均値をZとするとき、基準面の高さもZで表される。
【0100】
このように、酸化物半導体層のチャネルが形成される領域において、下地絶縁層の平均面粗さを0.3nm以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半導体膜の形成前に行えばよい。
【0101】
例えば、平坦化処理として、ドライエッチングなどを行えばよい。ここで、エッチングガスとしては、塩素、塩化ホウ素、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【0102】
また、酸化物半導体層に含まれる水素は、極力少ないことが好ましい。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。そのため、酸化物半導体層に含まれる過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)するための熱処理を行うことが好ましい。熱処理の温度は300℃以上700℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化のための熱処理は複数回行ってもよく、他の加熱処理と兼ねてもよい。
【0103】
熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲気にて熱処理を行うと、酸化物半導体層中の不純物(例えば、水素等)濃度を低減することができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素欠損を、酸化性雰囲気での熱処理により低減することができる。
【0104】
酸化物半導体層は、熱処理を行うことで、層中の水素等の不純物元素濃度を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移動度近くまで高めることが可能となる。
【0105】
なお、酸化物半導体層409には化学量論的組成に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体層409の酸素欠損によるキャリアの生成を抑制することができる。酸素を過剰に含ませるためには、成膜時に酸素が多く含まれるような条件で成膜してもよいし、酸化物半導体膜の形成後に酸素(少なくとも酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を過剰に含ませてもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【0106】
なお、下地絶縁層として酸化物絶縁層を用いた場合、酸化物絶縁層上に酸化物半導体層が設けられた状態で加熱することによって、酸化物半導体層に酸素を供給することができ、酸化物半導体層の酸素欠陥を低減し、電気特性を良好にすることができる。酸化物半導体層及び酸化物絶縁層を少なくとも一部が接した状態で加熱工程を行うことによって、酸化物半導体層への酸素の供給を行ってもよい。なお、加熱処理は酸化物半導体膜を島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。ただし、島状に加工するよりも前に加熱処理を行うことで、下地絶縁層から外部に放出される酸素の量が少ないため、より多くの酸素を酸化物半導体層に供給できるため好ましい。
【0107】
続いて、酸化物半導体層409上にゲート絶縁膜452を形成する(図2(C)参照)。
【0108】
ゲート絶縁膜452の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSi、x>0、y>0)、窒素が添加されたハフニウムシリケート(HfSi、x>0、y>0)、ハフニウムアルミネート(HfAl、x>0、y>0)、酸化ランタン、などのHigh−k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜452は、単層構造としてもよいし、積層構造としてもよい。
【0109】
ゲート絶縁膜452の膜厚は、1nm以上20nm以下とし、スパッタリング法、MBE法、CVD法、PLD法、ALD法等を適宜用いることができる。また、ゲート絶縁膜452は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【0110】
本実施の形態では、CVD法により、酸化窒化シリコンを20nm成膜する。
【0111】
また、ゲート絶縁膜452は、下地絶縁層436と同様に酸化物半導体層と接するため、層中(バルク中)に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。
【0112】
なお、ゲート絶縁膜452の被覆性を向上させるために、酸化物半導体層409上面にも平坦化処理を行ってもよい。特にゲート絶縁膜452として膜厚の小さい絶縁層を用いる場合、酸化物半導体層409の表面は平坦性が良好であることが好ましい。
【0113】
次に、ゲート絶縁膜452及び酸化物半導体層409上に、導電膜及び絶縁膜を積層して形成し、該導電膜及び該絶縁膜をエッチングして、電極層405a及び電極層405bに挟まれた領域と重畳する領域にゲート電極層401及び上部絶縁層413を形成する(図2(D)参照)。
【0114】
ゲート電極層401の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【0115】
また、ゲート絶縁膜452と接するゲート電極層401の一層として、窒素を含む金属酸化物、具体的には窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV以上、好ましくは5.5eV以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性の閾値電圧をプラスにすることができる。
【0116】
本実施の形態では、スパッタリング法を用いて、膜厚100nmのタングステンを成膜する。
【0117】
上部絶縁層413には、代表的には、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。また、上部絶縁層413はCVD法またはスパッタリング法等を用いて形成することができる。
【0118】
本実施の形態では、上部絶縁層413として、CVD法により、酸化窒化シリコンを200nm形成する。その後、ドライエッチング法により上部絶縁層413、ゲート電極層401を島状に加工する。なお、このとき、ゲート絶縁層402も一緒にエッチングしてもよい。
【0119】
続いて、ゲート電極層401及び上部絶縁層413をマスクとして、酸化物半導体層409に不純物元素421を導入し、酸化物半導体層409のゲート電極層401と重畳しない領域に自己整合的に低抵抗領域404a及び低抵抗領域404bを形成する。(図3(A)参照)。なお、不純物元素421が導入されない領域はチャネル形成領域403となる。
【0120】
したがって、酸化物半導体層409には、ゲート電極層401と重畳するチャネル形成領域403と、チャネル形成領域403を挟んで、チャネル形成領域403よりも抵抗が低い低抵抗領域404a及び低抵抗領域404bが形成される。不純物元素421の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【0121】
導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、1×1013〜5×1016ions/cmとするのが好ましい。また、不純物元素としてリンを導入する場合、加速電圧を0.5〜80kVとするのが好ましい。
【0122】
本実施の形態では、不純物元素としてリンを導入する。
【0123】
なお、酸化物半導体層409に不純物元素を導入する処理は、複数回行っても良い。酸化物半導体層409に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、1回の処理毎に変えてもよい。
【0124】
不純物元素が導入され、抵抗が低減された低抵抗領域404a及び低抵抗領域404bを含む酸化物半導体層を有することにより、酸化物半導体層409とソース電極層406a及びドレイン電極層406bの抵抗が小さくなる。そのため、ソース電極層406a及びドレイン電極層406b近傍の電界が緩和され、トランジスタ420はオン特性が高く、高速動作、高速応答が可能な電気特性に優れた半導体装置とすることができる。
【0125】
なお、不純物元素の導入によって、酸化物半導体層の結晶構造が変わる場合がある。本実施の形態の半導体装置は、領域によって結晶性が異なる酸化物半導体層を用いてもよい。例えば、チャネル形成領域403は低抵抗領域404a及び低抵抗領域404bよりも高い結晶性を有していてもよい。具体的には、チャネル形成領域403の酸化物半導体はCAAC−OS膜とし、低抵抗領域404a及び低抵抗領域404bの電極層405a及び電極層405bと接する領域は非晶質膜とすることもできる。
【0126】
また、電極層405a及び電極層405bが酸化物半導体材料によって形成されている場合、上記の酸化物半導体層409への不純物元素の導入時において、電極層405a及び405bにも不純物元素を導入し、電極層405a及び電極層405bも低抵抗化することができる。電極層405a及び電極層405bは低抵抗化された領域において、酸化物半導体層409と接するため、コンタクト抵抗が低く、オン特性に優れた半導体装置とすることができる。
【0127】
次に、ゲート電極層401及び上部絶縁層413上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁層412a及び側壁絶縁層412bを形成する。さらに、ゲート電極層401及び側壁絶縁層412a、412bをマスクとして、ゲート絶縁膜452をエッチングして、ゲート絶縁層402を形成する(図3(B)参照)。
【0128】
側壁絶縁層412a及び側壁絶縁層412bは上部絶縁層413と同様な材料及び方法を用いて形成することができる。本実施の形態では、CVD法により酸化窒化シリコン膜を70nmの膜厚で形成する。
【0129】
次いで、酸化物半導体層409、ゲート絶縁層402、ゲート電極層401、側壁絶縁層412a、側壁絶縁層412b及び上部絶縁層413上に、ソース電極層及びドレイン電極層(これらと同じ層で形成される配線等を含む)となる導電膜を形成する。
【0130】
導電膜には、ゲート電極層401と同様の材料、方法を用いて形成することができる。本実施の形態では、スパッタリング法により、膜厚30nmのタングステン膜を形成する。
【0131】
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って島状の導電膜406を形成した後、レジストマスクを除去する(図3(C)参照)。なお、該エッチング工程では、ゲート電極層401と重畳する領域の導電膜406の除去は行わない。
【0132】
島状の導電膜406上に絶縁層415を形成する(図3(D)参照)。
【0133】
絶縁層415は、上部絶縁層413と同様の材料及び方法を用いて形成することができる。絶縁層415はトランジスタ420により生じる凹凸を平坦化できる膜厚で形成する。本実施の形態では、CVD法により形成した酸化窒化シリコンを500nm形成する。
【0134】
また、該絶縁層415は単層でも、異なる絶縁層の積層でも構わない。絶縁層415を積層構造とすることで、図5(A)に示すトランジスタ430のように、ソース電極層406a及びドレイン電極層406b上に絶縁層415及び絶縁層416が設けられた構成とすることができる。例えば、絶縁層416を酸化アルミニウム層とし、絶縁層415を酸化シリコン層とすることができる。
【0135】
次に、絶縁層415及び導電膜406に化学的機械的研磨処理を行い、上部絶縁層413が露出するように、絶縁層415及び導電膜406の一部を除去する(図4(A)参照)。
【0136】
該研磨処理によって、ゲート電極層401と重畳する導電膜406が除去され、導電膜406はソース電極層406a及びドレイン電極層406bとなる。
【0137】
ソース電極層406a及びドレイン電極層406bは、酸化物半導体層409の上面、及び側壁絶縁層412aまたは側壁絶縁層412bと接して設けられている。よって、ソース電極層406a及びドレイン電極層406bと酸化物半導体層409が接する領域(コンタクト領域)と、ゲート電極層401との距離(最短距離)は、側壁絶縁層412a及び側壁絶縁層412bのチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてより最短距離のばらつきを制御することができる。
【0138】
本実施の形態では、絶縁層415及び導電膜406の除去に化学的機械的研磨法を用いたが、他の切削(研削、研磨)方法を用いてもよい。また、ゲート電極層401と重畳する導電膜406を除去する工程において、化学的機械的研磨法などの切削(研削、研磨)法の他、エッチング(ドライエッチング、ウェットエッチング)法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械的研磨法による除去工程後、ドライエッチング法やプラズマ処理を行い、処理表面の平坦性向上を図ってもよい。切削(研削、研磨)方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁層415及び導電膜406の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【0139】
なお、本実施の形態においては、ソース電極層406a及びドレイン電極層406bはゲート電極層401の側面に設けられた側壁絶縁層412a及び側壁絶縁層412bの側面に接するように設けられており、側壁絶縁層412a及び側壁絶縁層412bの側面の上端部よりやや低い位置までを覆っている。ソース電極層406a及びドレイン電極層406bの形状は導電膜406を除去する研磨処理の条件によって異なり、本実施の形態に示すように、側壁絶縁層412a、側壁絶縁層412b及び上部絶縁層413の研磨処理された上面より膜厚方向に後退した形状となる場合がある。しかし、研磨処理の条件によっては、ソース電極層406a及びドレイン電極層406bの上端部とは概略一致する場合もある。
【0140】
また、導電膜406を除去する工程において、例えば、図5(B)に示すように、上部絶縁層413を全て除去し、ゲート電極層401が露出している構成のトランジスタ440としてもよい。さらに、ゲート電極層401の一部も除去されていてもよい。トランジスタ440のように、ゲート電極層401を露出する構成は、トランジスタ440上に他の配線や半導体素子を積層する集積回路に用いることができる。
【0141】
続いて、絶縁層415、ソース電極層406a、ドレイン電極層406b及び上部絶縁層413上に絶縁層417を形成する(図4(B)参照)。絶縁層417は、上部絶縁層413と同様の材料、方法を用いて形成することができる。絶縁層417として、緻密性の高い無機絶縁層(代表的には酸化アルミニウム膜等)を用いると、トランジスタ420の保護絶縁膜として機能する。
【0142】
なお、本実施の形態では絶縁層417として、スパッタリング法によって形成した酸化アルミニウム膜50nmと、CVD法によって形成した酸化窒化シリコン膜350nmの積層構造を用いる。
【0143】
さらに、酸化アルミニウム膜を成膜した後、熱処理を行ってもよい。酸化アルミニウム膜は、酸化物半導体層への水または水素の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層409、またはそれに接する絶縁層が該膜の化学量論的組成を超える酸素が存在する領域(酸素過剰領域とも表記する)を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中、または絶縁層と酸化物半導体層の界面において、少なくとも1ヶ所、酸素過剰領域を設けることができる。
【0144】
次に、電極層405a及び電極層405bとそれぞれ重畳する領域において、絶縁層417及び絶縁層415を貫通し、ソース電極層406a及びドレイン電極層406bに達する開口455a及び開口455bを設ける(図4(C)参照)。開口の形成はマスクなどを用いた選択的なエッチングにより行われる。エッチングはドライエッチングでも、ウェットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口はソース電極層406a及びドレイン電極層406bに達すればよく、形状は特に限定されない。但し、図4(C)に示すようにテーパー状にすることによって、後に形成される配線層を断切れなく形成できるため、好適である。本実施の形態では、ドライエッチング法により開口を形成する。
【0145】
開口455a及び開口455bの形成工程において、絶縁層417及び絶縁層415のエッチングによって、ソース電極層406a、ドレイン電極層406b、または酸化物半導体層409もエッチングされ、膜厚が減少する場合がある。本実施の形態のトランジスタは、電極層405a及び電極層405bと重畳する領域に開口455a及び開口455bを形成するため、エッチングによる膜厚の減少が生じても、酸化物半導体層409と配線層との電気的な接続を実現することができる。
【0146】
続いて、開口455a、開口455b及び絶縁層417上に導電材料を用いて、配線層465a、465bを形成する(図4(D)参照)。配線層465a、465bには上述したゲート電極層401に用いた材料と同様の材料を用いることができる。本実施の形態では、スパッタリング法によってチタン膜50nm、アルミニウム膜100nm、及びチタン膜50nmを順に形成する。
【0147】
以上の工程でトランジスタ420を作製することができる。
【0148】
本実施の形態に示したトランジスタは、作製工程において、ゲート電極層401、上部絶縁層413、及び側壁絶縁層412a、側壁絶縁層412b上に設けられた導電膜406を化学的機械的研磨処理によって除去し、導電膜406を分断することによって、ソース電極層406a及びドレイン電極層406bを形成する。
【0149】
また、ソース電極層406a及びドレイン電極層406bは、酸化物半導体層409の上面、及び側壁絶縁層412aまたは側壁絶縁層412bと接して設けられている。よって、ソース電極層406a及びドレイン電極層406bと酸化物半導体層409が接する領域(コンタクト領域)と、ゲート電極層401との距離(最短距離)は、側壁絶縁層412a及び側壁絶縁層412bのチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてより最短距離のばらつきを制御することができる。
【0150】
このように、ソース電極層406aまたはドレイン電極層406bと酸化物半導体層409とが接する領域と、ゲート電極層401との距離を短くすることができるため、ソース電極層406aまたはドレイン電極層406bと酸化物半導体層409が接する領域及びゲート電極層401間の抵抗が減少し、トランジスタ420のオン特性を向上させることができる。
【0151】
また、ソース電極層406a及びドレイン電極層406bの形成工程におけるゲート電極層401上の導電膜406を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが小さい微細な構造を有するトランジスタを歩留まりよく作製することができる。
【0152】
また、本実施の形態に示した半導体装置は、酸化物半導体層に不純物元素を導入することで低抵抗領域を形成し、該低抵抗領域をソース電極層及びドレイン電極層と接するソース領域及びドレイン領域とする。したがって、ソース電極層及びドレイン電極層と酸化物半導体層のコンタクト抵抗を低減することができる。また、ソース領域及びドレイン領域の下部に電極層405a及び電極層405bを設けることで、ソース領域及びドレイン領域の厚膜化を図ることができ、ソース領域及びドレイン領域の抵抗を低減し、トランジスタのオン特性を向上させることができる。
【0153】
また、図示しないが、トランジスタ420上に、さらに絶縁層を設けてもよい。絶縁層としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、又は窒化酸化アルミニウム膜などの無機絶縁膜の単層又は積層を用いることができる。
【0154】
絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、100℃以上200℃以下、1時間以上30時間以下での加熱工程を行ってもよい。この加熱工程は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
【0155】
また、トランジスタ420起因の表面凹凸を低減するために、平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材料(low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【0156】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【0157】
(実施の形態2)
本実施の形態では、実施の形態1とは異なる本発明の一態様の半導体装置について示す。なお、本実施の形態では実施の形態1と異なる点のみについて説明する。図6に本実施の形態の半導体装置を示す。図6(A)は本発明の一態様であるトランジスタの上面図を示しており、図6(B)は図6(A)の一点鎖線B1−B2における断面図である。
【0158】
トランジスタ520を含む半導体装置は、基板400上に、下地絶縁層536と、下地絶縁層536上の電極層505a及び電極層505bと、電極層505a及び電極層505bとそれぞれ接する低抵抗領域404a及び低抵抗領域404bと、低抵抗領域404a及び低抵抗領域404bに挟まれ、下地絶縁層536上のチャネル形成領域403と、を含む酸化物半導体層409と、酸化物半導体層409上のゲート絶縁層402と、ゲート絶縁層402上のゲート電極層401と、ゲート電極層401の側面を覆う側壁絶縁層412a及び側壁絶縁層412bと、ゲート電極層401の上面を覆う上部絶縁層413と、下地絶縁層536、酸化物半導体層409上に、側壁絶縁層412a及び側壁絶縁層412bの側面と接するソース電極層406a及びドレイン電極層406bと、ソース電極層406a及びドレイン電極層406b上の絶縁層415と、絶縁層415、ソース電極層406a、ドレイン電極層406b、側壁絶縁層412a、側壁絶縁層412b及び上部絶縁層413上の絶縁層417と、絶縁層415及び絶縁層417に設けられた開口を介して、ソース電極層406a及びドレイン電極層406bとそれぞれ接する配線層465a及び配線層465bと、を有する。
【0159】
低抵抗領域404a及び低抵抗領域404bは電極層505a及び電極層505bとそれぞれ接する。電極層505a及び電極層505bは、金属、金属化合物、導電性の金属化合物、半導体等で構成される。低抵抗領域404a及び低抵抗領域404bはトランジスタ520のソース領域及びドレイン領域として機能する。ソース領域及びドレイン領域の下部に電極層505a及び電極層505bを設けることで、ソース領域及びドレイン領域の厚膜化を図ることができ、ソース領域及びドレイン領域の抵抗を低減し、トランジスタのオン特性を向上させることができる。
【0160】
本実施の形態に示すトランジスタ520は、実施の形態1に示すトランジスタ420と比較して、電極層505a及び電極層505bが下地絶縁層上に設けられている点が異なる。電極層505a及び電極層505bを下地絶縁層中に埋め込まないため、トランジスタ520は、トランジスタ420よりも少ない工程数で作製することができる。
【0161】
トランジスタ520の作製方法について説明する。
【0162】
まず、基板400上に下地絶縁層536を形成する。下地絶縁層536は、実施の形態1に示した下地絶縁層436と同様の材料及び作製方法を用いて作製することができる。
【0163】
続いて、電極層505a及び電極層505bとなる導電膜を作製し、フォトリソグラフィ工程により選択的にエッチングを行って電極層505a及び電極層505bを形成する。
【0164】
電極層505a及び電極層505bとなる導電膜は実施の形態1に示した電極層405a及び電極層405bと同様の材料及び作製方法を用いて形成することができる。なお、後に形成される酸化物半導体層409の被覆性を考慮し、電極層505a及び電極層505bの両端部をテーパー形状とすることが好ましい。また、電極層505a及び電極層505bの膜厚は、後に形成される酸化物半導体層409が電極層505a及び電極層505bを十分覆うことのできる程度の膜厚とすることが好ましい。
【0165】
なお、導電膜の形成後、エッチングにより島状の電極層505a及び電極層505bに加工するよりも前に、導電膜に窒素プラズマ処理を行ってもよい。窒素プラズマ処理を行うことで、電極層505a及び電極層505bと、後に形成される酸化物半導体層409とのコンタクト抵抗を低減することができる。
【0166】
次に、下地絶縁層536、電極層505a及び電極層505b上に酸化物半導体膜を形成し、該酸化物半導体膜をエッチングによって、島状の酸化物半導体層409に加工する。酸化物半導体層409は、図6(B)に示すトランジスタ520のように電極層505a及び電極層505bの全てを覆わずに、少なくとも一部が電極層505a及び電極層505bと接する構成としてもよいし、図7に示すトランジスタ530のように、電極層505a及び電極層505bの全てを覆う構成としてもよい。
【0167】
酸化物半導体層409と電極層505a及び電極層505bとの接触面積を適宜調整することによって、酸化物半導体層409と電極層505a及び電極層505bとのコンタクト抵抗を適宜設定することができる。また、電極層505a及び電極層505bの酸化物半導体層409で覆われていない領域は、後に形成されるソース電極層406a及びドレイン電極層406bとそれぞれ接していてもよい。
【0168】
酸化物半導体層409は、実施の形態1に示す材料及び作製方法と同様の方法によって形成することができる。また、酸化物半導体層の膜厚は電極層505a及び電極層505bに起因する段切れが生じない程度に十分厚くすることが好ましい。
【0169】
なお、以下ゲート電極層401、上部絶縁層413、側壁絶縁層412a、側壁絶縁層412b、ソース電極層406a、ドレイン電極層406b、絶縁層415、絶縁層417、配線層465a及び配線層465bの作製方法は実施の形態1に示したトランジスタと同様の作製方法を用いて作製し、詳細については実施の形態1の記載を参酌できるため、説明を省略する。
【0170】
本実施の形態に示したトランジスタは、作製工程において、ゲート電極層401、上部絶縁層413、及び側壁絶縁層412a、側壁絶縁層412b上に設けられた導電膜406を化学的機械的研磨処理によって除去し、導電膜406を分断することによって、ソース電極層406a及びドレイン電極層406bを形成する。
【0171】
また、ソース電極層406a及びドレイン電極層406bは、酸化物半導体層409の上面、及び側壁絶縁層412aまたは側壁絶縁層412bと接して設けられている。よって、ソース電極層406a及びドレイン電極層406bと酸化物半導体層409が接する領域(コンタクト領域)と、ゲート電極層401との距離(最短距離)は、側壁絶縁層412a及び側壁絶縁層412bのチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてより最短距離のばらつきを制御することができる。
【0172】
このように、ソース電極層406aまたはドレイン電極層406bと酸化物半導体層409とが接する領域と、ゲート電極層401との距離を短くすることができるため、ソース電極層406aまたはドレイン電極層406bと酸化物半導体層409が接する領域及びチャネル形成領域403間の抵抗が減少し、トランジスタ520のオン特性を向上させることができる。
【0173】
また、ソース電極層406a及びドレイン電極層406bの形成工程におけるゲート電極層401上の導電膜406を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが小さい微細な構造を有するトランジスタを歩留まりよく作製することができる。
【0174】
また、本実施の形態に示した半導体装置は、酸化物半導体層のソース領域及びドレイン領域の下部に電極層405a及び電極層405bを設けることで、ソース領域及びドレイン領域の厚膜化を図ることができ、ソース領域及びドレイン領域の抵抗を低減し、トランジスタのオン特性を向上させることができる。
【0175】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【0176】
(実施の形態3)
本実施の形態では、実施の形態1及び実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1及び実施の形態2に記載のトランジスタを適用して構成される。トランジスタ162としては、実施の形態1及び実施の形態2で示すトランジスタのいずれの構造も適用することができる
【0177】
図8は、半導体装置の構成の一例である。図8(A)に半導体装置の断面図を、図8(B)に半導体装置の上面図を、図8(C)に半導体装置の回路図をそれぞれ示す。ここで、図8(A)は、図8(B)のC1−C2、及びD1−D2における断面に相当する。なお、図8(B)においては、図の明瞭化のため、図8(A)に示す半導体装置の一部の構成要素を省略している。
【0178】
図8(A)及び図8(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トランジスタ162は、実施の形態1及び実施の形態2で示した構成と同一の構成とすることができる。
【0179】
ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【0180】
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることもできる。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【0181】
図8(A)におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板185に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物元素領域120と、不純物元素領域120に接する金属間化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極層110と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【0182】
基板185上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層130が設けられている。なお、高集積化を実現するためには、図8(A)に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極層110の側面にサイドウォール絶縁層を設け、不純物元素濃度が異なる領域を含む不純物元素領域120としてもよい。
【0183】
図8(A)に示すトランジスタ162は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ162に含まれる酸化物半導体層144は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ162を得ることができる。トランジスタ162は、実施の形態1及び実施の形態2に示したトランジスタを適用できる。
【0184】
トランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【0185】
トランジスタ162は、絶縁層130上に接して、ゲート電極層110と接する電極層143aと、電極層143bと、電極層143a及び電極層143bとが埋め込まれた絶縁層145と、を有する。
【0186】
電極層143a及び電極層143bの上面を絶縁層145から露出させる際のCMP処理によって酸化物半導体層144の被形成面に平坦化処理を行うことができる。酸化物半導体層144の被形成面は十分に平坦化されることによって(好ましくは電極層及び下地絶縁層上面の平均面粗さは0.15nm以下)、結晶性に優れた酸化物半導体層144を形成することができ、トランジスタ162の特性を良好にすることができる。
【0187】
トランジスタ162は、作製工程において、ゲート絶縁層146、ゲート電極層148、上部絶縁層137及び側壁絶縁層136a及び側壁絶縁層136b上に設けられた導電膜を化学的機械的研磨処理により除去して、電極層142a及び電極層142bを形成する。
【0188】
したがって、トランジスタ162は、ソース電極層又はドレイン電極層として機能する電極層142a及び電極層142bと酸化物半導体層144が接する領域(コンタクト領域)と、ゲート電極層148との距離を短くすることができるため、電極層142a及び電極層142bと酸化物半導体層144とが接する領域(コンタクト領域)、及びチャネル形成領域144c間の抵抗が減少し、トランジスタ162のオン特性を向上させることが可能となる。
【0189】
電極層142a及び電極層142bの形成工程におけるゲート電極層148と重畳する導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが小さい微細な構造を有するトランジスタを歩留まりよく作製することができる。
【0190】
電極層142a及び電極層142b上には、絶縁層135及び絶縁層140が設けられている。また、絶縁層135及び絶縁層140に設けられた開口を介して、ソース電極層またはドレイン電極層として機能する電極層142a及び電極層142bとそれぞれ接する配線層157a及び配線層157bが設けられている。また、配線層157a及び配線層157bは電極層143a及び電極層143bとそれぞれ重畳して設けられている。
【0191】
電極層143a及び電極層143bに重畳して、酸化物半導体層144とソース電極層またはドレイン電極層として機能する電極層142a及び電極層142bとが接しているため、トランジスタのソース領域及びドレイン領域を厚膜化することができ、酸化物半導体層144と、ソース電極層及びドレイン電極層とのコンタクト抵抗を低減することができ、トランジスタ162のオン特性を良好なものとすることができる。
【0192】
また、酸化物半導体層144には、不純物元素を導入する処理が行われており、ゲート電極層148をマスクとして、酸化物半導体層144に不純物元素を導入する処理を行うことにより酸化物半導体層144に自己整合的に低抵抗領域144a、低抵抗領域144b及びチャネル形成領域144cを形成する。
【0193】
低抵抗領域144a及び低抵抗領域144bは、チャネル形成領域144cよりも不純物元素度が高くなっている。不純物元素度を高くすることによって酸化物半導体層144中のキャリア密度が増加し、電極層142a及び電極層142bと酸化物半導体層144の間のコンタクト抵抗が低くなるため、オン電流や移動度が向上し、高速応答が可能となる。
【0194】
トランジスタ162上には、絶縁層150が設けられている。また、絶縁層150上の配線層157aと重畳する領域には電極層156が設けられている。電極層156、絶縁層150及び配線層157aによって容量素子164が構成されている。すなわち、トランジスタ162の配線層157aは、容量素子164の一方の電極として機能し、電極層156は、容量素子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けてもよい。
【0195】
図8(A)及び図8(B)において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好ましい。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0196】
次に、図8(A)及び図8(B)に対応する回路構成の一例を図8(C)に示す。
【0197】
図8(C)において、第1の配線(1st Line)とトランジスタ160のソース電極層とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のドレイン電極層とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極層とは、電気的に接続されている。そして、トランジスタ160のゲート電極層と、トランジスタ162のソース電極層またはドレイン電極層の他方は、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。
【0198】
図8(C)に示す半導体装置では、トランジスタ160のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【0199】
情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極層、及び容量素子164に与えられる。すなわち、トランジスタ160のゲート電極層には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極層に与えられた電荷が保持される(保持)。
【0200】
トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極層の電荷は長時間にわたって保持される。
【0201】
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極層にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの間の電位Vとすることにより、トランジスタ160のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV(>Vth_H)となれば、トランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV(<Vth_L)となっても、トランジスタ160は「オフ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。
【0202】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。情報を読み出さないメモリセルの場合には、ゲート電極層の状態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。
【0203】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。
【0204】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【0205】
また、図9に、半導体装置の構成の他の一例を示す。図9(A)は、半導体装置の上面図、図9(B)は半導体装置の断面図である。ここで、図9(B)は、図9(A)のE1−E2における断面に相当する。なお、図9(A)においては、図の明瞭化のため、図9(B)に示す半導体装置の一部の構成要素を省略している。
【0206】
図9に示す半導体装置は、酸化物半導体層にチャネルが形成されるトランジスタ162と、酸化物半導体以外の半導体材料(例えば、シリコンなど)の層にチャネルが形成されるトランジスタ160と、容量素子164とを有する。なお、トランジスタ162及びトランジスタ160の構成は、図8に示す半導体装置と同様であるため、その詳細な説明は省略する。
【0207】
図9において容量素子164は、電極層143b、酸化物半導体層144、絶縁層173、及び導電層174で構成されている。導電層174はゲート電極層148と同工程で作製され、上面を絶縁膜176、側面を側壁絶縁層175a、175bで覆われている。
【0208】
酸化物半導体層144は、ゲート電極層148及び導電層174をマスクとして不純物元素を導入することで、ゲート電極層148及び導電層174と重畳しない領域において、自己整合的に低抵抗領域を形成する。ソース電極層及びドレイン電極層として機能する電極層142a及び電極層142bは、酸化物半導体層144の低抵抗領域と接しトランジスタ162のソース領域及びドレイン領域として機能するため、酸化物半導体層144とソース電極層及びドレイン電極層とのコンタクト抵抗は低減される。
【0209】
また、ソース領域及びドレイン領域として機能する低抵抗領域の下部に接して電極層143a及び電極層143bが設けられている。したがって、ソース領域及びドレイン領域が厚膜化され、酸化物半導体層144とソース電極層及びドレイン電極層との抵抗が低減される。
【0210】
トランジスタ162の電極層142bは絶縁層135、絶縁層150に形成された電極層142bに達する開口において、電極層156と電気的に接続する。また、電極層143aの下に接して、導電層172が設けられており、トランジスタ160のソース電極層またはドレイン電極層と、トランジスタ162のソース電極層またはドレイン電極層とが電気的に接続されている。
【0211】
図9で示すように、トランジスタ160、トランジスタ162、容量素子164を重畳するように密に積層して設けることで、より半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0212】
本実施の形態で示すトランジスタ162は、電極層を酸化物半導体層の下部に接して形成し、ゲート電極層をマスクとして酸化物半導体層に不純物元素導入する処理を行うことで、良好な電気的特性を示し、オフ電流を十分に低減することができる。このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【0213】
上記のようなトランジスタは、オン特性(例えば、オン電流)が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。
【0214】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【0215】
(実施の形態4)
本実施の形態においては、実施の形態1及び実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態3に示した構成と異なる構成について、図10乃至図13を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ162として、実施の形態1及び実施の形態2で示すトランジスタのいずれの構造も適用することができる。
【0216】
図10(A)は、半導体装置の回路構成の一例を示し、図10(B)は半導体装置の一例を示す概念図である。まず、図10(A)に示す半導体装置について説明を行い、続けて図10(B)に示す半導体装置について、以下説明を行う。
【0217】
図10(A)に示す半導体装置において、ビット線BLとトランジスタ162のソース電極層またはドレイン電極層とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極層とは電気的に接続され、トランジスタ162のソース電極層またはドレイン電極層と容量素子254の第1の端子とは電気的に接続されている。
【0218】
酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。
【0219】
次に、図10(A)に示す半導体装置(メモリセル250)に、情報の書き込み及び保持を行う場合について説明する。
【0220】
まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される(保持)。
【0221】
トランジスタ162のオフ電流は極めて小さいから、容量素子254の第1の端子の電位(あるいは容量素子に蓄積された電荷)は長時間にわたって保持することができる。
【0222】
次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。
【0223】
例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)/(CB+C)は、電位V0を保持している場合のビット線BLの電位(=CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
【0224】
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。
【0225】
このように、図10(A)に示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【0226】
次に、図10(B)に示す半導体装置について、説明を行う。
【0227】
図10(B)に示す半導体装置は、上部に記憶回路として図10(A)に示したメモリセル250を複数有するメモリセルアレイ251a及びメモリセルアレイ251bを有し、下部に、メモリセルアレイ251(メモリセルアレイ251a及びメモリセルアレイ251b)を動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。
【0228】
図10(B)に示した構成とすることにより、周辺回路253をメモリセルアレイ251(メモリセルアレイ251a及びメモリセルアレイ251b)の直下に設けることができるため半導体装置の小型化を図ることができる。
【0229】
周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。
【0230】
なお、図10(B)に示した半導体装置では、2つのメモリセルアレイ251(メモリセルアレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても良い。
【0231】
次に、図10に示した半導体装置の具体的な構成について図11を用いて説明する。
【0232】
図11は半導体装置の断面図である。図11に示す半導体装置は上部に多層に形成された複数のメモリセルアレイ251を有し、下部に周辺回路253を有する。メモリセルアレイ251及び周辺回路253は電気的に接続されている。図11では、複数のメモリセルアレイのうち、メモリセルアレイ251a、メモリセルアレイ251b、周辺回路253をそれぞれ代表的に示す。
【0233】
メモリセルアレイ251aに含まれるトランジスタ162a及び容量素子254aと、メモリセルアレイ251aが他のメモリセルと接続する電極層343cを代表的に示す。トランジスタ162aは酸化物半導体層にチャネルが形成されるトランジスタである。トランジスタ162aは、実施の形態1及び実施の形態2において説明したトランジスタを適用することができるため、説明は省略する。容量素子254aは、トランジスタ162aのソース電極層及び、配線層と同じ層に形成される電極とを用いて形成される。電極層343cはトランジスタ162aが有する電極層143a及び電極層143bと同じ層に形成される。
【0234】
メモリセルアレイ251bに含まれるトランジスタ162b及び容量素子254bと、メモリセルアレイ251bが他のメモリセルと接続する電極層343bと、メモリセルアレイ251bと周辺回路253とを接続する電極層343aを代表的に示す。トランジスタ162bは酸化物半導体層にチャネルが形成されるトランジスタである。トランジスタ162bは、実施の形態1及び実施の形態2において説明したトランジスタを適用することができるため、説明は省略する。容量素子254bは、トランジスタ162bのソース電極層及び、配線層と同じ層に形成される電極とを用いて形成される。電極層343bはトランジスタ162bが有する配線層157a及び配線層157bと同じ層に形成される。電極層343aは、トランジスタ162bが有する電極層143a及び電極層143bと同じ層に形成される。
【0235】
周辺回路253は、酸化物半導体層以外の半導体材料をチャネル形成領域として用いたトランジスタ301を有する。トランジスタ301は、半導体材料(例えば、シリコンなど)を含む基板300に素子分離絶縁層を設け、素子分離絶縁層306に囲まれた領域にチャネルとなる領域を形成することによって得られるトランジスタとすることができる。
【0236】
なお、トランジスタ301は、絶縁表面上に形成されたシリコン層等の半導体層や、SOI基板のシリコン層にチャネルが形成されるトランジスタであってもよい。トランジスタ301の構成については、公知の構成を用いることができる。
【0237】
周辺回路253及びメモリセルアレイ251bとの間には配線層310aが形成されている。周辺回路253と配線層310aとの間には、絶縁層341aが設けられ、配線層310aとメモリセルアレイ251bとの間には、絶縁層341bが設けられている。絶縁層341aには、周辺回路253と配線層310aとを電気的に接続する配線層355aが設けられている。また、絶縁層341bには、配線層310aとメモリセルアレイ251bとを電気的に接続する配線層355bが設けられている。
【0238】
なお、周辺回路253とメモリセルアレイ251bとは配線層310aを介して電気的に接続する構成としたが、周辺回路253とメモリセルアレイ251bの接続方法はこれに限定されない。周辺回路253とメモリセルアレイ251bは、トランジスタ301及びトランジスタ162bとは重畳しない領域において電気的に接続しているが、これに限らない。例えば、トランジスタ162bが有する電極層143a及び電極層143bと周辺回路253とが直接接する構成としてもよい。
【0239】
メモリセルアレイ251a及びメモリセルアレイ251bとの間には、配線層310bが形成されている。配線層310bはメモリセルアレイ251bの中に設けられている絶縁層341c上に設けられている。配線層310bとメモリセルアレイ251aとの間には絶縁層341dが設けられている。絶縁層341cには、配線層310bとメモリセルアレイ251bとを電気的に接続する配線層355cが設けられている。絶縁層341dには、配線層310bとメモリセルアレイ251aとを電気的に接続する配線層355dが設けられている。
【0240】
図11に示すレイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0241】
また、図12及び図13に、図10に示すメモリセル250に適用できる半導体装置の構成の他の一例を示す。図12(A)は、半導体装置の上面図、図12(B)は半導体装置の断面図である。ここで、図12(B)は、図12(A)のF1−F2における断面に相当する。なお、図12(A)においては、図の明瞭化のため、図12(B)に示す半導体装置の一部の構成要素を省略している。
【0242】
図12に示すメモリセルは、酸化物半導体層にチャネルが形成されるトランジスタ162と、容量素子254とを有する。なお、トランジスタ162の構成は、図8に示す半導体装置が有するトランジスタ162と同様であるため、その詳細な説明は省略する。
【0243】
図12において容量素子254は、電極層143b、酸化物半導体層144、絶縁層173、及び導電層174で構成されている。導電層174はゲート電極層148と同工程で作製され、上面を絶縁膜176、側面を側壁絶縁層175a、及び側壁絶縁層175bで覆われている。
【0244】
酸化物半導体層144は、ゲート電極層148及び導電層174をマスクとして不純物元素を導入することで、ゲート電極層148及び導電層174と重畳しない領域において、自己整合的に低抵抗領域を形成する。ソース電極層及びドレイン電極層として機能する電極層142a及び電極層142bは、酸化物半導体層144の低抵抗領域と接しトランジスタ162のソース領域及びドレイン領域として機能するため、酸化物半導体層144とソース電極層及びドレイン電極層とのコンタクト抵抗は低減される。
【0245】
トランジスタ162の電極層142bは絶縁層135、絶縁層150に形成された電極層142bに達する開口において、配線260と電気的に接続する。
【0246】
図13(A)は、半導体装置の上面図、図13(B)は半導体装置の断面図である。ここで、図13(B)は、図13(A)のG1−G2における断面に相当する。なお、図13(A)においては、図の明瞭化のため、図13(B)に示す半導体装置の一部の構成要素を省略している。
【0247】
図13に示すメモリセルは、酸化物半導体層にチャネルが形成されるトランジスタ162と、容量素子254とを有する。なお、トランジスタ162の構成は図8に示すトランジスタ162と同様であるため、詳細な説明は省略する。
【0248】
図13(A)、(B)において、容量素子254は、導電層192、絶縁層193、導電層194で構成され、絶縁膜196中に形成されている。なお、絶縁層193は誘電率の高い絶縁材料を用いることが好ましい。容量素子254とトランジスタ162とは、絶縁層135、絶縁層150、及び絶縁層195に形成されたトランジスタ162の電極層142bに達する開口に設けられた導電層191を介して電気的に接続されている。
【0249】
酸化物半導体層144は、ゲート電極層148をマスクとして不純物元素を導入することで、ゲート電極層148と重畳しない領域において、自己整合的に低抵抗領域を形成する。ソース電極層及びドレイン電極層として機能する電極層142a及び電極層142bは、酸化物半導体層144の低抵抗領域と接しトランジスタ162のソース領域及びドレイン領域として機能するため、酸化物半導体層144とソース電極層及びドレイン電極層とのコンタクト抵抗は低減される。
【0250】
図12、図13に示すように、トランジスタ162、容量素子254を重畳するように密に積層して設けることで、より半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0251】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【0252】
このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【0253】
本実施の形態で示すトランジスタ162は、電極層を酸化物半導体層の下部に接して形成し、ゲート電極層をマスクとして酸化物半導体層に不純物元素導入する処理を行うことで、良好な電気的特性を示し、オフ電流を十分に低減することができる。このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【0254】
上記のようなトランジスタは、オン特性(例えば、オン電流)が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。
【0255】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0256】
(実施の形態5)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図14乃至図17を用いて説明する。
【0257】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。
【0258】
通常のSRAMは、図14(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150Fである。このためSRAMはビットあたりの単価が高い。
【0259】
それに対して、DRAMはメモリセルが図14(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
【0260】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低減することができる。
【0261】
図15に携帯機器のブロック図を示す。図15に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス(IF)909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯機器を提供することができる。
【0262】
図16に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図16に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955及びメモリコントローラ951により構成されている。また、メモリ回路950は、信号線から入力された画像データ(入力画像データ)、メモリ952及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。
【0263】
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。
【0264】
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。
【0265】
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。
【0266】
このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0267】
図17に電子書籍のブロック図を示す。図17はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。
【0268】
ここでは、図17のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路1007は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路1007は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ1004に、メモリ回路1007が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【0269】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【0270】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【0271】
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極層
116 チャネル形成領域
120 不純物元素領域
124 金属間化合物領域
130 絶縁層
135 絶縁層
136a 側壁絶縁層
136b 側壁絶縁層
137 上部絶縁層
140 絶縁層
142a 電極層
142b 電極層
143a 電極層
143b 電極層
144 酸化物半導体層
144a 低抵抗領域
144b 低抵抗領域
144c チャネル形成領域
145 絶縁層
146 ゲート絶縁層
148 ゲート電極層
150 絶縁層
156 電極層
157a 配線層
157b 配線層
160 トランジスタ
162 トランジスタ
162a トランジスタ
162b トランジスタ
164 容量素子
172 導電層
173 絶縁層
174 導電層
175a 側壁絶縁層
175b 側壁絶縁層
176 絶縁膜
185 基板
191 導電層
192 導電層
193 絶縁層
194 導電層
195 絶縁層
196 絶縁膜
250 メモリセル
251 メモリセルアレイ
251a メモリセルアレイ
251b メモリセルアレイ
253 周辺回路
254 容量素子
254a 容量素子
254b 容量素子
260 配線
300 基板
301 トランジスタ
306 素子分離絶縁層
310a 配線層
310b 配線層
341a 絶縁層
341b 絶縁層
341c 絶縁層
341d 絶縁層
343a 電極層
343b 電極層
343c 電極層
355a 配線層
355b 配線層
355c 配線層
355d 配線層
400 基板
401 ゲート電極層
402 ゲート絶縁層
403 チャネル形成領域
404a 低抵抗領域
404b 低抵抗領域
405a 電極層
405b 電極層
406 導電膜
406a ソース電極層
406b ドレイン電極層
409 酸化物半導体層
412a 側壁絶縁層
412b 側壁絶縁層
413 上部絶縁層
415 絶縁層
416 絶縁層
417 絶縁層
420 トランジスタ
421 不純物元素
430 トランジスタ
435 下地絶縁膜
436 下地絶縁層
440 トランジスタ
452 ゲート絶縁膜
455a 開口
455b 開口
465a 配線層
465b 配線層
505a 電極層
505b 電極層
520 トランジスタ
530 トランジスタ
536 下地絶縁層
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ

【特許請求の範囲】
【請求項1】
一対の電極層と、
前記一対の電極層上の、前記一対の電極層と接する一対の低抵抗領域と、前記一対の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、
前記酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層上の、チャネル形成領域と重畳するゲート電極層と、
前記ゲート電極層上の上部絶縁層と、
前記ゲート電極層の側面及び前記上部絶縁層の側面を覆う側壁絶縁層と、
前記酸化物半導体層、前記ゲート絶縁層の側面及び前記側壁絶縁層の側面に接するソース電極層及びドレイン電極層と、
前記ソース電極層及び前記ドレイン電極層上の第1の絶縁層と、
前記上部絶縁層、前記側壁絶縁層、前記ソース電極層及び前記ドレイン電極層上の第2の絶縁層と、
前記第1の絶縁層及び前記第2の絶縁層に設けられた開口を介して前記ソース電極層または前記ドレイン電極層と接する一対の配線層と、を有し、
前記ソース電極層及び前記ドレイン電極層の上面の高さは前記上部絶縁層、前記側壁絶縁層、及び前記第1の絶縁層の上面の高さより低く、かつ前記ゲート電極層の上面の高さより高く、
前記一対の配線層は、前記一対の電極層と重畳する半導体装置。
【請求項2】
請求項1において、前記一対の電極層は、下地絶縁層中に設けられ、前記下地絶縁層から上面が露出している半導体装置。
【請求項3】
請求項2において、前記一対の電極層の膜厚は前記酸化物半導体層の膜厚よりも大きい半導体装置。
【請求項4】
請求項1において、前記一対の電極層は下地絶縁層上面に接して設けられる半導体装置。
【請求項5】
請求項1乃至請求項4のいずれか一項において、前記第1の絶縁層は前記ソース電極層及び前記ドレイン電極層と接する酸化アルミニウム膜を有する半導体装置。
【請求項6】
請求項1乃至請求項5のいずれか一項において、前記チャネル形成領域の被形成面は平坦性を有する半導体装置。
【請求項7】
一対の電極層を形成し、
前記一対の電極層上に酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に前記酸化物半導体層と重なるゲート電極層及び上部絶縁層を形成し、
前記ゲート電極層及び前記上部絶縁層をマスクとして前記酸化物半導体層に不純物元素を導入して、一対の低抵抗領域及びチャネル形成領域を形成し、
前記ゲート絶縁層上に前記ゲート電極層の側面を覆う側壁絶縁層を形成し、
前記酸化物半導体層、前記ゲート電極層、前記側壁絶縁層及び前記上部絶縁層上に導電膜を形成し、
前記導電膜上に第1の絶縁膜を形成し、
前記第1の絶縁膜及び前記導電膜を前記上部絶縁層を露出させるまで化学的機械的研磨法により除去して前記導電膜を分断しソース電極層及びドレイン電極層、及び第1の絶縁層を形成し、
前記第1の絶縁層、前記上部絶縁層、前記ソース電極層及び前記ドレイン電極層上に第2の絶縁層を形成する半導体装置の作製方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【公開番号】特開2013−102149(P2013−102149A)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2012−225842(P2012−225842)
【出願日】平成24年10月11日(2012.10.11)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】