半導体装置及び半導体装置の作製方法
【課題】結晶性の高い酸化物半導体をチャネル層に用いて、優れた特性を有する半導体装置を提供することを課題の一つとする。また、下地膜の平坦性を向上させた半導体装置を提供する。
【解決手段】トランジスタの下地膜に化学機械研磨処理を行い、化学機械研磨処理した後、プラズマ処理を行うことで、下地膜の中心線平均粗さＲａ７５値を、０．１ｎｍ未満とすることができる。プラズマ処理及び化学機械研磨処理の組み合わせにより得られた平坦性を有する下地膜上に結晶性の高い酸化物半導体層を形成することで、半導体装置の特性向上を図る。
【解決手段】トランジスタの下地膜に化学機械研磨処理を行い、化学機械研磨処理した後、プラズマ処理を行うことで、下地膜の中心線平均粗さＲａ７５値を、０．１ｎｍ未満とすることができる。プラズマ処理及び化学機械研磨処理の組み合わせにより得られた平坦性を有する下地膜上に結晶性の高い酸化物半導体層を形成することで、半導体装置の特性向上を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体膜を用いる半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、携帯電話等に代表されるモバイルコミニュケーション市場は、急速に発展している。搭載部品である半導体集積回路に対する低消費電力化、高集積化、多機能化、高速化などの要求が高まるにつれて、トランジスタの特性向上が求められている。
【０００４】
トランジスタの特性を示す指標の一つに、Ｓ値が用いられる。Ｓ値とは、ドレイン電圧一定下で、ドレイン電流を一桁変化させるために必要な、ゲート電圧の変化量を表す。Ｓ値が小さいほどドレイン電流の制御性に優れる。トランジスタの微細化等に起因して、現状では、Ｓ値を、８０ｍＶ／ｄｅｃ以下にすることは難しい。
【０００５】
また、シリコン系半導体材料に代わって非晶質の酸化物半導体材料を用いてトランジスタを作製し、電子デバイスなどに応用する技術が注目されている。例えば、トランジスタのチャネル層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質の酸化物半導体材料を用いてトランジスタを作製する技術が開示されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トランジスタの特性向上のためには、酸化物半導体層の結晶性及び、下地膜と酸化物半導体層との界面特性を良好にすることが重要である。下地膜の平坦性を示す指標として、中心線平均粗さＲａ７５値を用いることができる。下地膜の中心線平均粗さＲａ７５値が大きい場合、下地膜上に形成される酸化物半導体層の結晶化が阻害され、結晶性が低減化されることで、結果的にトランジスタの電気特性の悪化や信頼性の低下を招く。
【０００８】
上述した問題を鑑みて、結晶性の高い酸化物半導体をチャネル層に用いて、優れた特性を有する半導体装置を提供することを課題の一つとする。
【０００９】
また、下地膜の平坦性を向上させた半導体装置を提供することを課題の一つとする。
【課題を解決するための手段】
【００１０】
中心線平均粗さＲａ７５値を小さくした下地膜上に、結晶性の高い酸化物半導体層を形成することで、半導体装置の特性向上を図る。
【００１１】
本明細書で開示する本発明の一態様は、基板上に下地膜を形成し、下地膜にＣＭＰ処理を行い、ＣＭＰ処理した後、プラズマ処理を行い、プラズマ処理及びＣＭＰ処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法である。
【００１２】
上記において、プラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法である。
【００１３】
また、本明細書で開示する本発明の一態様は、基板上に下地膜を形成し、下地膜に第１のプラズマ処理を行い、第１のプラズマ処理した後、ＣＭＰ処理を行い、ＣＭＰ処理後、第２のプラズマ処理を行い、第１のプラズマ処理、ＣＭＰ処理、及び第２のプラズマ処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法である。
【００１４】
上記において、第１のプラズマ処理及び第２のプラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法である。
【００１５】
上記において、下地膜は、酸化シリコン膜、酸化ガリウム膜、酸化ハフニウム膜、または酸化アルミニウム膜であることを特徴とする半導体装置の作製方法である。
【００１６】
また、上記において、基板は半導体基板であってもよい。
【００１７】
また、上記において、基板はガラス基板であってもよい。
【００１８】
また、上記において、プラズマ処理は平行平板型のプラズマ装置よりも高密度のプラズマを発生させることのできるＩＣＰエッチング装置で行うことが好ましい。
【発明の効果】
【００１９】
プラズマ処理及びＣＭＰ処理を組み合わせて、下地膜の中心線平均粗さＲａ７５値を、０．１ｎｍ未満とすることができ、半導体装置のＳ値を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明のトランジスタの断面を示す図。
【図２】本発明のトランジスタの上面を示す図。
【図３】本発明のトランジスタの断面を示す図。
【図４】本発明のトランジスタのＶｇ−Ｉｄ曲線を示すグラフ。
【図５】基板中央と基板端部における下地膜表面のＡＦＭによるサンプルの断面曲線を示すグラフ。
【図６】基板中央と基板端部における下地膜表面のＡＦＭによるサンプルの断面曲線を示すグラフ。
【図７】半導体装置の作製工程を示す断面図。
【図８】本発明の一態様を示すブロック図及び等価回路図である。
【図９】電子機器の一態様を示す図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
（実施の形態１）
本実施の形態では、以下に示す手順で単結晶シリコン基板上の下地膜に平坦化処理を行い、その上に酸化物半導体層を有するトランジスタを作製し、下地膜の平坦性とトランジスタ特性、特にＳ値との関係を示す。なお、トランジスタの作製工程の断面図を図１に、作製したトランジスタの上面図を図２に示す。
【００２３】
また、比較のため、下地膜に平坦化処理を行わないで作製したトランジスタもトランジスタ特性を測定する。
【００２４】
まず、図１（Ａ）に示すように、単結晶シリコンからなる基板４００上に膜厚３００ｎｍの下地膜４３６を形成する。下地膜４３６の成膜前にアルゴンガスを導入してプラズマを発生させる逆スパッタを３分間行う。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００２５】
下地膜４３６としては、酸化シリコン層（ＳｉＯｘ（ｘ＞２））、酸化窒化シリコン層、窒化酸化シリコン層、酸化ガリウム層、酸化ハフニウム層、酸化アルミニウム層、珪酸ハフニウム層、珪酸ハフニウムオキシナイトライド層、ハフニウムアルミネート層を単層で又は積層して形成することができる。
【００２６】
本実施の形態では、スパッタリング法を用いて酸化シリコン層を形成する。
【００２７】
次いで、下地膜４３６表面に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行った後、Ｋｒ、Ｘｅ、Ａｒなどの希ガスを用いたプラズマ処理を行い、露出している下地膜４３６の表面平坦化処理を行う。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとして硬質ポリウレタンパッドを用い、スラリーとしてはＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、研磨時間０．５分、研磨圧０．００１ＭＰａ、基板を固定している側のスピンドル回転数は６０ｒｐｍ、研磨布（研磨パッド）が固定されているテーブル回転数は５６ｒｐｍとする。
【００２８】
本実施の形態では、ＣＭＰ処理を行った後、Ａｒガスを用いたプラズマ処理を行い、下地膜表面の平坦性を原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて測定すると中心線平均粗さＲａ７５は０．１２ｎｍである。なお、ＡＦＭの測定領域は１μｍ×１μｍである。
【００２９】
なお、Ｒａ７５とは、ＪＩＳ Ｂ ００３１・ＪＩＳ Ｂ ００６１で定義されている中心線平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現できる。
【００３０】
また、上記作製方法において、Ａｒガスを用いたプラズマ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることが好ましい。本実施の形態では、コイル型の電極に電力を５００Ｗ印加し、基板側にバイアス電力を１００Ｗ（ＲＦ）印加し、流量１００ｓｃｃｍのＡｒガスをエッチング装置内に導入して、圧力１．３５Ｐａに設定し、基板温度を−１０℃に設定してプラズマ処理を１８０秒行う。このプラズマ処理によって下地膜４３６の膜厚が約１０ｎｍ程度薄くなる。
【００３１】
また、コイルのインダクタンスを低下させるためにコイルを分割したマルチスパイラル方式のＩＣＰエッチング装置や、くし形コイルを円状の平板に配置したスポーク形のＩＣＰエッチング装置を用いてもよい。
【００３２】
また、ＩＣＰ型エッチング装置に限定されず、他のプラズマ処理装置を用いて下地膜４３６の平坦化を行ってもよい。
【００３３】
なお、比較のため、平坦化を行わない下地膜表面をＡＦＭで測定すると中心線平均粗さＲａ７５は０．９１ｎｍである。また、ＣＭＰ処理のみを行って下地膜表面をＡＦＭで測定すると中心線平均粗さＲａ７５は０．２１ｎｍである。
【００３４】
次いで、図１（Ｂ）に示すように、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜４４４を成膜する。
【００３５】
酸化物半導体膜４４４の材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む非単結晶であることが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００３６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００３７】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００３８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００３９】
酸化物半導体膜は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【００４０】
本実施の形態では、酸化物半導体膜４４４であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜を１０ｎｍの厚さで成膜する。成膜条件の一例としては、基板温度３００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素とアルゴンの混合（酸素流量３０ｓｃｃｍ、アルゴン流量１５ｓｃｃｍ）雰囲気下の条件が適用される。
【００４１】
そして、酸化物半導体膜４４４の成膜後に加熱処理を行う。この加熱処理によって酸化物半導体膜４４４の脱水化または脱水素化を行うことができる。加熱処理の温度は、４００℃以上基板の歪み点未満とする。本実施の形態では、成膜後に、大気に触れることなく、スパッタ成膜装置内で基板を保持し、酸化物半導体膜４４４に対して減圧下４００℃において３０分間の加熱処理を行う。
【００４２】
加熱処理の雰囲気は、減圧下に限定されず、水、水素などが含まれない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）、例えば不活性雰囲気または酸化性雰囲気で行う（図１（Ｂ）参照）。
【００４３】
なお、加熱処理は成膜室内に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、電気炉、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００４４】
次いで、図１（Ｃ）に示すように、酸化物半導体膜４４４を第１のフォトリソグラフィ工程により島状の酸化物半導体層４１３に加工する。なお、ここでの酸化物半導体膜４４４のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【００４５】
次いで、ゲート絶縁層４４２を１ｎｍ以上２００ｎｍ以下の厚さで成膜する（図１（Ｃ）参照）。ゲート絶縁層４４２は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法を用いることができる。本実施の形態では、ＰＣＶＤ法を用いて酸化窒化シリコン膜を３０ｎｍの厚さで成膜する。
【００４６】
次いで、ゲート電極として機能する電極を形成するための金属膜を形成する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極を積層構造とし、その一層として窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いてもよい。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【００４７】
本実施の形態では、金属膜を積層膜として、膜厚３０ｎｍの窒化タンタル膜上に膜厚１３５ｎｍのタングステン膜を形成する。
【００４８】
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
【００４９】
次いで、図１（Ｄ）に示すように、第２のフォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して、ゲート電極４４１を形成する。
【００５０】
次いで、ゲート電極４４１をマスクとして、ゲート絶縁層４４２を通過させて島状の酸化物半導体層４１３にドーパント４２１を選択的に導入し、低抵抗領域４４３を自己整合的に形成する（図１（Ｄ）参照）。
【００５１】
ドーパント４２１は、酸化物半導体膜４４４の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【００５２】
本実施の形態では、ホウ素（Ｂ）をイオン注入法により注入し、加速電圧１０ｋＶ、ドーズ量を３×１０１５ａｔｏｍｓ／ｃｍ２とする。
【００５３】
次いで、ゲート電極４４１を覆うためのゲート保護膜を形成する。ゲート保護膜の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、ＰＣＶＤ法を用いて保護膜となる酸化窒化シリコン膜を１５０ｎｍの厚さで成膜する。
【００５４】
次いで、図１（Ｅ）に示すように、第３のフォトリソグラフィ工程によってゲート保護膜及びゲート絶縁層をエッチングして酸化物半導体層４１３の端部を露出させる。
【００５５】
次いで、酸化物半導体層４１３の端部と接する金属膜を形成する。本実施の形態では、膜厚１００ｎｍのタングステン膜を形成する。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２３０℃、圧力は０．８Ｐａとする。
【００５６】
次いで、第４のフォトリソグラフィ工程によって金属膜を加工してソース電極層４３１及びドレイン電極層４３２を形成する。
【００５７】
次いで、ゲート電極４４１、ゲート保護膜４２２、ソース電極層４３１、及びドレイン電極層４３２を覆う第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４を形成する。第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４は、段差被覆性のよい絶縁膜を用いることが好ましい。第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、スパッタリング法を用いて、層間絶縁膜の１層目（第１の層間絶縁膜４３３）となる酸化アルミニウム膜を５０ｎｍ、ＰＣＶＤ法を用いて層間絶縁膜の２層目（第２の層間絶縁膜４３４）となる酸化窒化シリコン膜を３００ｎｍの厚さで積層成膜する。
【００５８】
次に、第５のフォトリソグラフィ工程によって第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４を選択的にエッチングしてソース電極層４３１またはドレイン電極層４３２に達するコンタクトホールを形成する。なお、ここでは図示しないが、ゲート電極４４１に達するコンタクトホールも形成する。
【００５９】
次に、膜厚５０ｎｍのチタン膜と、膜厚１００ｎｍのアルミニウム膜と、膜厚５０ｎｍのチタン膜を積層成膜する。
【００６０】
次に、図１（Ｆ）に示すように、第６のフォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工して、ソース配線４５０及びドレイン配線４５１を形成する。
【００６１】
以上の工程でトランジスタ４６０を作製できる。
【００６２】
そして、上記作製したトランジスタの電気特性を測定した。その結果が図４である。図４は、Ｖｇ−Ｉｄ曲線データ（Ｖｄｓ＝１Ｖ、Ｖｄｓ＝１０Ｖ）である。また、Ｓ値は、８６．１ｍＶ／ｄｅｃであった。
【００６３】
また、比較のため、平坦化処理を行わなかったトランジスタのＳ値は、９５．９ｍＶ／ｄｅｃであった。
【００６４】
また、比較のため、平坦化処理としてＣＭＰ処理のみを行ったトランジスタのＳ値は、８６．９ｍＶ／ｄｅｃであった。
【００６５】
これらの結果から、平坦化処理としてＣＭＰ処理の後にプラズマ処理を行って高い平坦性となった下地膜上に接して酸化物半導体層を有するトランジスタを形成するとＳ値の優れたトランジスタを実現することができる。
【００６６】
なお、本発明は本実施の形態で示したトランジスタ４６０の構造に限られるものではなく、例えば、図３に示すように、下地膜上にソース電極層およびドレイン電極層を形成した後、酸化物半導体層を形成する構造のトランジスタ４６１としても良い。なお、トランジスタ４６０及びトランジスタ４６１の作製工程は、ほぼ同一であるため、繰り返しの説明は省略する。また、図１及び図３において同一部分又は同様な機能を有する部分には同一の符号を共通して用いることとする。
【００６７】
また、ゲート電極の側面に絶縁物から成るサイドウォールを有する図３のトランジスタ構造としても良い。
【００６８】
また、本実施の形態で示したトランジスタ４６０は、ソース電極層４３１およびドレイン電極層４３２が、一対の低抵抗領域４４３の上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一方の低抵抗領域４４３が、ソース配線４５０、またはドレイン配線４５１の少なくとも一部と接する構成としても良い。また、酸化物半導体層４１３に低抵抗領域４４３を設けなくてもよい。
【００６９】
（実施の形態２）
本実施の形態では、実施の形態１と同じ条件の平坦化処理を行うことで、非常に優れた平坦性を有する下地膜のサンプルを測定して得られた平坦性データを図５に示す。図５（Ａ）は、基板中央の断面曲線を示す図であり、図５（Ｂ）は基板端部の断面曲線を示す図である。また、再現性を確かめるため、別のサンプルを作製し、測定を行って図６に示すように、ほぼ同程度の平坦性を得ることを確認している。図５（Ａ）及び図６（Ａ）は、基板中央の断面曲線を示す図であり、図５（Ｂ）及び図６（Ｂ）は基板端部の断面曲線を示す図である。
【００７０】
ＡＦＭで得られる中心線平均粗さＲａ７５は、基板中央で０．０７２８３ｎｍであり、基板端部においては０．０８２４１ｎｍである。
【００７１】
また、ＡＦＭで得られる中心線平均粗さＲａ７５以外の測定値を以下に示す。なお、ＡＦＭの測定領域は１μｍ×１μｍである。
【００７２】
図５（Ａ）の基板中央のデータにおいて、最大高低差（Ｐ−Ｖ）は０．９８８ｎｍ、最大山（Ｒｐ）は０．６１１５ｎｍ、最大谷（Ｒｖ）は−０．３７６５ｎｍ、自乗平均面粗さ（ＲＭＳ）は、０．０９２０９ｎｍ、ｎ点平均粗さ（Ｒｚ）は０．７１９３ｎｍである。
【００７３】
また、図５（Ｂ）の基板端部のデータにおいて、最大高低差（Ｐ−Ｖ）は０．８１１１ｎｍ、最大山（Ｒｐ）は０．４０５５ｎｍ、最大谷（Ｒｖ）は−０．４０５５ｎｍ、自乗平均面粗さ（ＲＭＳ）は、０．１０３２ｎｍ、ｎ点平均粗さ（Ｒｚ）は０．６７５８ｎｍである。
【００７４】
また、再現性を確認するために得られたサンプルの中心線平均粗さＲａ７５は、基板中央で０．０７９３５ｎｍであり、基板端部においては０．０８７４５ｎｍである。
【００７５】
本実施の形態は、実施の形態１と自由に組み合わせることができる。
【００７６】
実施の形態１に示したサンプルの中心線平均粗さＲａ７５は０．１２ｎｍであったが、本実施の形態に示したサンプルの中心線平均粗さＲａ７５は基板中央で０．０７２８３ｎｍであり、基板端部においては０．０８２４１ｎｍである。従って、このサンプルの下地膜を用いてトランジスタを作製すれば、実施の形態１に示したＳ値よりも優れたＳ値を期待できることはいうまでもない。
【００７７】
（実施の形態３）
本実施の形態では、実施の形態１と異なる平坦化処理を行うことで、中心線平均粗さＲａ７５を０．１ｎｍ以下にする割合を増加することができる。
【００７８】
実施の形態１のＣＭＰ処理の前にプラズマ処理を行うことで、中心線平均粗さＲａ７５を０．０８ｎｍ程度にすることができる。
【００７９】
即ち、第１のプラズマ処理を行った後、ＣＭＰ処理を行い、第２のプラズマ処理を行うことで、確実に下地膜表面の中心線平均粗さＲａ７５を０．１ｎｍ以下にする割合を増加できる。
【００８０】
本実施の形態での第１のプラズマ処理の条件は、実施の形態１に示したプラズマ処理と同じ条件で行えばよい。
【００８１】
本実施の形態は、実施の形態１と自由に組み合わせることができる。
【００８２】
（実施の形態４）
本実施の形態においては、異なるトランジスタを積層し、半導体装置を作製する例を図７に示す。本実施の形態では、シリコンを半導体層とするトランジスタを形成した後、平坦化し、その上に酸化物半導体層を半導体層とするトランジスタを積層する。以下に詳細な作製方法を示す。
【００８３】
まず、ｐ型の半導体基板２０１に素子分離領域２０３を形成する。
【００８４】
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いることができる。
【００８５】
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの加熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【００８６】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【００８７】
また、同一基板上にｐチャネル型のトランジスタを形成する場合、ｐ型の半導体基板２０１の一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
【００８８】
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐチャネル型のトランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎチャネル型のトランジスタを形成してもよい。
【００８９】
次に、半導体基板２０１上にゲート絶縁膜２０７およびゲート電極２０９を形成する。
【００９０】
加熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。又は、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜又は酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、又は酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７を形成する。
【００９１】
ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【００９２】
ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【００９３】
ここでは、加熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７およびゲート電極２０９を形成する。
【００９４】
なお、高集積化を実現するためには、ゲート電極２０９の側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９の側面にサイドウォール絶縁層を設けることもできる。
【００９５】
次に、半導体基板２０１にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
【００９６】
また、ゲート電極２０９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
【００９７】
次に、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７およびゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
【００９８】
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【００９９】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などの無機材料、又は、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１００】
絶縁膜２１５又は絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための加熱処理を行う。
【０１０１】
以上の工程により、ｎチャネル型のトランジスタ１１２を作製することができる。
【０１０２】
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、導電膜の表面の不要な部分を除去して、導電膜を形成する。
【０１０３】
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【０１０４】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線２２３ａおよび配線２２３ｂを形成する。
【０１０５】
ここで、配線２２３ａ及び配線２２３ｂは、それぞれトランジスタ１１２のソース電極又はドレイン電極として機能する。
【０１０６】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１０７】
配線２２３ａおよび配線２２３ｂとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０１０８】
平坦化された絶縁膜２２１、配線２２３ａおよび配線２２３ｂを用いることで、後に形成する下地膜の平坦性を向上させ、後に形成する酸化物半導体を含むトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体層を含むトランジスタを形成することができる。
【０１０９】
次に、加熱処理又はプラズマ処理により、絶縁膜２２１、配線２２３ａおよび配線２２３ｂに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気又は乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素又は酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１１０】
次に、絶縁膜２２１、配線２２３ａ及び配線２２３ｂ上に、スパッタリング法、ＣＶＤ法等により、酸化物半導体層を用いたトランジスタの下地膜となる絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層又は積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１１１】
次いで、絶縁膜２２５に平坦化処理を行う。実施の形態１に示す方法、即ちＣＭＰ処理を行った後、ＩＣＰエッチング装置を用いてプラズマ処理を行う。（図７（Ａ）参照）この平坦化処理により絶縁膜２２５の表面の中心線平均粗さＲａ７５は、０．１ｎｍ以下とすることができる。
【０１１２】
次に、中心線平均粗さＲａ７５が０．１ｎｍ以下の表面を有する絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法又はＭＢＥ法等を用いて酸化物半導体膜を形成する。以降の工程は、実施の形態１に従ってトランジスタ４６０を形成する。
【０１１３】
本実施の形態では、トランジスタ４６０の酸化物半導体層として、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）を含む酸化物半導体層を用いる。ＣＡＡＣを含む酸化物半導体層とは、非単結晶であって、ｃ軸に対しては結晶化した薄膜であり、そのａｂ面に対しては必ずしも配列していない。ＣＡＡＣを含む酸化物半導体層は、グレインバウンダリーを有する新構造の薄膜である。
【０１１４】
このようなｃ軸配向を有する結晶を含む酸化物半導体膜を設けることにより、可視光や紫外光の照射によるトランジスタの電気特性の変化を抑制することができる。特に、上述のように、絶縁膜２２５の表面の中心線平均粗さＲａ７５を、０．１ｎｍ以下とすることは有用である。これにより、Ｓ値の向上だけでなく、ｃ軸配向を有する結晶を含む酸化物半導体膜の結晶性を向上させ、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることもできる。
【０１１５】
以上の工程により、図７（Ｂ）に示すように、酸化物半導体を含んで構成されるトランジスタ４６０を作製することができる。なお、上記トランジスタ４６０は、ｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体層を有するため、極めて優れた特性を示す。
【０１１６】
また、図７（Ｂ）においては、トランジスタ４６０のソース電極層４３１又はドレイン電極層４３２の一方と、トランジスタ１１２のゲート電極２０９と、がソース配線４５０を介して接続する構成としているが、本実施の形態はこれに限られるものではない。例えば、トランジスタ１１２上に設けられた絶縁膜の上面にトランジスタ１１２のゲート電極の上面が露出されるような構造とし、当該ゲート電極の上面に直接接するようにトランジスタ４６０のソース電極層又はドレイン電極層の一方を設ける構成としても良い。
【０１１７】
以上の工程により、ｎチャネル型のトランジスタ１１２上にトランジスタ４６０を作製することができる。
【０１１８】
ｎチャネル型のトランジスタ１１２とトランジスタ４６０を組み合わせることで記憶素子（以下、メモリセルとも記す）を作製することもできる。さらには、トランジスタ４６０を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することもできる。また、トランジスタ４６０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１１９】
（実施の形態５）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを有する表示装置を作製する例について以下に説明する。
【０１２０】
画素部に配置するトランジスタは、実施の形態１に従って形成する。また、実施の形態１に示すトランジスタ４６０はｎチャネル型トランジスタであるため、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
【０１２１】
アクティブマトリクス型表示装置のブロック図の一例を図８（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０１２２】
図８（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０１２３】
また、画素部の回路構成の一例を図８（Ｂ）に示す。ここでは、ＶＡ方式の液晶表示パネルの画素構造を示す。
【０１２４】
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
【０１２５】
トランジスタ６２８のゲート配線６２２と、トランジスタ６２９のゲート配線６２３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６２６は、トランジスタ６２８とトランジスタ６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１のトランジスタ４６０を適宜用いることができる。
【０１２６】
第１の画素電極層と第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２８はゲート配線６２２と接続し、トランジスタ６２９はゲート配線６２３と接続している。ゲート配線６２２とゲート配線６２３は異なるゲート信号を与えることで、トランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
【０１２７】
また、容量配線６９０が設けられ、ゲート絶縁層を誘電体とし、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極と保持容量を形成する。
【０１２８】
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。
【０１２９】
なお、図８（Ｂ）に示す画素構成は、これに限定されない。例えば、図８（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０１３０】
また、本実施の形態では、ＶＡ方式の液晶表示パネルの例を示したが特に限定されず、様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式（ＩＰＳ方式とも呼ぶ）に応用することができる。
【０１３１】
例えば、ＩＰＳ方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶を用いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０１３２】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術（例えばフィールドシーケンシャル方式など）もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。面光源として、異なる色を呈する３種類以上の光源（例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青））を用いる場合は、カラーフィルタを用いなくともカラー表示が行える。また、面光源として、白色発光のＬＥＤを用いる場合は、カラーフィルタを設けてカラー表示を行う。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【０１３３】
また、画素部の回路構成の一例を図８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０１３４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１３５】
図８（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０１３６】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０１３７】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
【０１３８】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０１３９】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０１４０】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極にかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【０１４１】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図８（Ｃ）と同じ画素構成を用いることができる。
【０１４２】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０１４３】
なお、図８（Ｃ）に示す画素構成は、これに限定されない。例えば、図８（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０１４４】
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態１で説明したトランジスタ４６０を具備する電子機器の例について説明する。
【０１４５】
図９（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００３ａ、３００３ｂなどによって構成されている。この携帯型の情報端末は、少なくともバッテリーを有し、データ情報を保存するためのメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、ＤＲＡＭ回路など）、ＣＰＵ（中央演算処理回路）やＬｏｇｉｃ回路を備えた構成とすることが好ましい。実施の形態１で示したトランジスタ４６０をＣＰＵに用い、低消費電力化を図ってもよい。実施の形態１で示したトランジスタ４６０はＳ値が良好であり、低電圧でトランジスタのオンオフの切り換えができるため、トランジスタ４６０を含む回路を低電圧動作とすることができる。
【０１４６】
また、表示部３００３ｂはタッチ入力機能を有するパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチ入力機能を有するパネルとして構成してもよい。実施の形態１で示したトランジスタ４６０をスイッチング素子として用い、液晶パネルや有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、携帯型の情報端末とすることができる。
【０１４７】
図９（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１４８】
また、図９（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１４９】
また、図９（Ａ）に示す携帯型の情報端末は、２つの表示部３００３ａ、３００３ｂのうち、一方を取り外すことができ、取り外した場合の図を図９（Ｂ）に示している。表示部３００３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、片手で筐体３００２をもってもう片方の手で操作することができ、便利である。
【０１５０】
さらに、図９（Ｂ）に示す筐体３００２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１５１】
図９（Ｃ）は、携帯電話の一例を示している。図９（Ｃ）に示す携帯電話機５００５は、筐体に組み込まれた表示部５００１の他、ヒンジ５００２に取り付けられた表示パネル５００３、操作ボタン５００４、スピーカ、マイクなどを備えている。
【０１５２】
図９（Ｃ）に示す携帯電話機５００５は、表示パネル５００３がスライドして、表示部５００１と重なるようになっており、透光性を有するカバーとしても機能する。表示パネル５００３は、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
【０１５３】
また、両面射出構造の発光素子を用いた表示パネル５００３であるため、表示部５００１と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認することもできる。表示パネル５００３は透光性を有し、表示パネルの向こう側が透けて見えるパネルである。例えば、地図の表示を表示部５００１で行い、使用者の所在地ポイントを表示パネル５００３で表示することによって現在地を認識しやすい状態を提供することができる。
【０１５４】
また、携帯電話機５００５に撮像素子を設け、テレビ電話として使用する場合、複数の相手の顔を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる。例えば、表示パネル５００３に一人または複数の相手の顔を表示し、さらに表示部５００１にもう一人の顔を表示させることで、使用者は２人以上の顔を見ながら会話を行うことができる。
【０１５５】
また、表示パネル５００３に表示されたタッチ入力ボタン５００６を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示パネル５００３をスライドさせて、操作ボタン５００４を指などで触れることにより行うことができる。
【０１５６】
図９（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１で示したトランジスタ４６０を表示部９６０３やＣＰＵに適用することにより、テレビジョン装置９６００とすることができる。
【０１５７】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０１５８】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１５９】
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表示部９６０３に映し出すことも可能である。
【０１６０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１６１】
１１２ トランジスタ
２０１ 半導体基板
２０３ 素子分離領域
２０７ ゲート絶縁膜
２０９ ゲート電極
２１１ａ 不純物領域
２１１ｂ 不純物領域
２１５ 絶縁膜
２１７ 絶縁膜
２１９ａ コンタクトプラグ
２１９ｂ コンタクトプラグ
２２１ 絶縁膜
２２３ａ 配線
２２３ｂ 配線
２２５ 絶縁膜
４００ 基板
４１３ 酸化物半導体層
４２１ ドーパント
４２２ ゲート保護膜
４３１ ソース電極層
４３２ ドレイン電極層
４３３ 層間絶縁膜
４３４ 層間絶縁膜
４３６ 下地膜
４４１ ゲート電極
４４２ ゲート絶縁層
４４３ 低抵抗領域
４４４ 酸化物半導体膜
４５０ ソース配線
４５１ ドレイン配線
４６０ トランジスタ
４６１ トランジスタ
６２２ ゲート配線
６２３ ゲート配線
６２６ ドレイン電極層
６２８ トランジスタ
６２９ トランジスタ
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
３００１ 本体
３００２ 筐体
３００３ａ 表示部
３００３ｂ 表示部
３００４ キーボードボタン
５００１ 表示部
５００２ ヒンジ
５００３ 表示パネル
５００４ 操作ボタン
５００５ 携帯電話機
５００６ タッチ入力ボタン
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
９６００ テレビジョン装置
９６０１ 筐体
９６０２ 記憶媒体再生録画部
９６０３ 表示部
９６０４ 外部接続端子
９６０５ スタンド
９６０６ 外部メモリ
【技術分野】
【０００１】
本発明は、酸化物半導体膜を用いる半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、携帯電話等に代表されるモバイルコミニュケーション市場は、急速に発展している。搭載部品である半導体集積回路に対する低消費電力化、高集積化、多機能化、高速化などの要求が高まるにつれて、トランジスタの特性向上が求められている。
【０００４】
トランジスタの特性を示す指標の一つに、Ｓ値が用いられる。Ｓ値とは、ドレイン電圧一定下で、ドレイン電流を一桁変化させるために必要な、ゲート電圧の変化量を表す。Ｓ値が小さいほどドレイン電流の制御性に優れる。トランジスタの微細化等に起因して、現状では、Ｓ値を、８０ｍＶ／ｄｅｃ以下にすることは難しい。
【０００５】
また、シリコン系半導体材料に代わって非晶質の酸化物半導体材料を用いてトランジスタを作製し、電子デバイスなどに応用する技術が注目されている。例えば、トランジスタのチャネル層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質の酸化物半導体材料を用いてトランジスタを作製する技術が開示されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トランジスタの特性向上のためには、酸化物半導体層の結晶性及び、下地膜と酸化物半導体層との界面特性を良好にすることが重要である。下地膜の平坦性を示す指標として、中心線平均粗さＲａ７５値を用いることができる。下地膜の中心線平均粗さＲａ７５値が大きい場合、下地膜上に形成される酸化物半導体層の結晶化が阻害され、結晶性が低減化されることで、結果的にトランジスタの電気特性の悪化や信頼性の低下を招く。
【０００８】
上述した問題を鑑みて、結晶性の高い酸化物半導体をチャネル層に用いて、優れた特性を有する半導体装置を提供することを課題の一つとする。
【０００９】
また、下地膜の平坦性を向上させた半導体装置を提供することを課題の一つとする。
【課題を解決するための手段】
【００１０】
中心線平均粗さＲａ７５値を小さくした下地膜上に、結晶性の高い酸化物半導体層を形成することで、半導体装置の特性向上を図る。
【００１１】
本明細書で開示する本発明の一態様は、基板上に下地膜を形成し、下地膜にＣＭＰ処理を行い、ＣＭＰ処理した後、プラズマ処理を行い、プラズマ処理及びＣＭＰ処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法である。
【００１２】
上記において、プラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法である。
【００１３】
また、本明細書で開示する本発明の一態様は、基板上に下地膜を形成し、下地膜に第１のプラズマ処理を行い、第１のプラズマ処理した後、ＣＭＰ処理を行い、ＣＭＰ処理後、第２のプラズマ処理を行い、第１のプラズマ処理、ＣＭＰ処理、及び第２のプラズマ処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法である。
【００１４】
上記において、第１のプラズマ処理及び第２のプラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法である。
【００１５】
上記において、下地膜は、酸化シリコン膜、酸化ガリウム膜、酸化ハフニウム膜、または酸化アルミニウム膜であることを特徴とする半導体装置の作製方法である。
【００１６】
また、上記において、基板は半導体基板であってもよい。
【００１７】
また、上記において、基板はガラス基板であってもよい。
【００１８】
また、上記において、プラズマ処理は平行平板型のプラズマ装置よりも高密度のプラズマを発生させることのできるＩＣＰエッチング装置で行うことが好ましい。
【発明の効果】
【００１９】
プラズマ処理及びＣＭＰ処理を組み合わせて、下地膜の中心線平均粗さＲａ７５値を、０．１ｎｍ未満とすることができ、半導体装置のＳ値を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明のトランジスタの断面を示す図。
【図２】本発明のトランジスタの上面を示す図。
【図３】本発明のトランジスタの断面を示す図。
【図４】本発明のトランジスタのＶｇ−Ｉｄ曲線を示すグラフ。
【図５】基板中央と基板端部における下地膜表面のＡＦＭによるサンプルの断面曲線を示すグラフ。
【図６】基板中央と基板端部における下地膜表面のＡＦＭによるサンプルの断面曲線を示すグラフ。
【図７】半導体装置の作製工程を示す断面図。
【図８】本発明の一態様を示すブロック図及び等価回路図である。
【図９】電子機器の一態様を示す図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
（実施の形態１）
本実施の形態では、以下に示す手順で単結晶シリコン基板上の下地膜に平坦化処理を行い、その上に酸化物半導体層を有するトランジスタを作製し、下地膜の平坦性とトランジスタ特性、特にＳ値との関係を示す。なお、トランジスタの作製工程の断面図を図１に、作製したトランジスタの上面図を図２に示す。
【００２３】
また、比較のため、下地膜に平坦化処理を行わないで作製したトランジスタもトランジスタ特性を測定する。
【００２４】
まず、図１（Ａ）に示すように、単結晶シリコンからなる基板４００上に膜厚３００ｎｍの下地膜４３６を形成する。下地膜４３６の成膜前にアルゴンガスを導入してプラズマを発生させる逆スパッタを３分間行う。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００２５】
下地膜４３６としては、酸化シリコン層（ＳｉＯｘ（ｘ＞２））、酸化窒化シリコン層、窒化酸化シリコン層、酸化ガリウム層、酸化ハフニウム層、酸化アルミニウム層、珪酸ハフニウム層、珪酸ハフニウムオキシナイトライド層、ハフニウムアルミネート層を単層で又は積層して形成することができる。
【００２６】
本実施の形態では、スパッタリング法を用いて酸化シリコン層を形成する。
【００２７】
次いで、下地膜４３６表面に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行った後、Ｋｒ、Ｘｅ、Ａｒなどの希ガスを用いたプラズマ処理を行い、露出している下地膜４３６の表面平坦化処理を行う。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとして硬質ポリウレタンパッドを用い、スラリーとしてはＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、研磨時間０．５分、研磨圧０．００１ＭＰａ、基板を固定している側のスピンドル回転数は６０ｒｐｍ、研磨布（研磨パッド）が固定されているテーブル回転数は５６ｒｐｍとする。
【００２８】
本実施の形態では、ＣＭＰ処理を行った後、Ａｒガスを用いたプラズマ処理を行い、下地膜表面の平坦性を原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて測定すると中心線平均粗さＲａ７５は０．１２ｎｍである。なお、ＡＦＭの測定領域は１μｍ×１μｍである。
【００２９】
なお、Ｒａ７５とは、ＪＩＳ Ｂ ００３１・ＪＩＳ Ｂ ００６１で定義されている中心線平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現できる。
【００３０】
また、上記作製方法において、Ａｒガスを用いたプラズマ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることが好ましい。本実施の形態では、コイル型の電極に電力を５００Ｗ印加し、基板側にバイアス電力を１００Ｗ（ＲＦ）印加し、流量１００ｓｃｃｍのＡｒガスをエッチング装置内に導入して、圧力１．３５Ｐａに設定し、基板温度を−１０℃に設定してプラズマ処理を１８０秒行う。このプラズマ処理によって下地膜４３６の膜厚が約１０ｎｍ程度薄くなる。
【００３１】
また、コイルのインダクタンスを低下させるためにコイルを分割したマルチスパイラル方式のＩＣＰエッチング装置や、くし形コイルを円状の平板に配置したスポーク形のＩＣＰエッチング装置を用いてもよい。
【００３２】
また、ＩＣＰ型エッチング装置に限定されず、他のプラズマ処理装置を用いて下地膜４３６の平坦化を行ってもよい。
【００３３】
なお、比較のため、平坦化を行わない下地膜表面をＡＦＭで測定すると中心線平均粗さＲａ７５は０．９１ｎｍである。また、ＣＭＰ処理のみを行って下地膜表面をＡＦＭで測定すると中心線平均粗さＲａ７５は０．２１ｎｍである。
【００３４】
次いで、図１（Ｂ）に示すように、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜４４４を成膜する。
【００３５】
酸化物半導体膜４４４の材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む非単結晶であることが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００３６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００３７】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００３８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００３９】
酸化物半導体膜は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【００４０】
本実施の形態では、酸化物半導体膜４４４であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜を１０ｎｍの厚さで成膜する。成膜条件の一例としては、基板温度３００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素とアルゴンの混合（酸素流量３０ｓｃｃｍ、アルゴン流量１５ｓｃｃｍ）雰囲気下の条件が適用される。
【００４１】
そして、酸化物半導体膜４４４の成膜後に加熱処理を行う。この加熱処理によって酸化物半導体膜４４４の脱水化または脱水素化を行うことができる。加熱処理の温度は、４００℃以上基板の歪み点未満とする。本実施の形態では、成膜後に、大気に触れることなく、スパッタ成膜装置内で基板を保持し、酸化物半導体膜４４４に対して減圧下４００℃において３０分間の加熱処理を行う。
【００４２】
加熱処理の雰囲気は、減圧下に限定されず、水、水素などが含まれない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）、例えば不活性雰囲気または酸化性雰囲気で行う（図１（Ｂ）参照）。
【００４３】
なお、加熱処理は成膜室内に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、電気炉、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００４４】
次いで、図１（Ｃ）に示すように、酸化物半導体膜４４４を第１のフォトリソグラフィ工程により島状の酸化物半導体層４１３に加工する。なお、ここでの酸化物半導体膜４４４のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【００４５】
次いで、ゲート絶縁層４４２を１ｎｍ以上２００ｎｍ以下の厚さで成膜する（図１（Ｃ）参照）。ゲート絶縁層４４２は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法を用いることができる。本実施の形態では、ＰＣＶＤ法を用いて酸化窒化シリコン膜を３０ｎｍの厚さで成膜する。
【００４６】
次いで、ゲート電極として機能する電極を形成するための金属膜を形成する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極を積層構造とし、その一層として窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いてもよい。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【００４７】
本実施の形態では、金属膜を積層膜として、膜厚３０ｎｍの窒化タンタル膜上に膜厚１３５ｎｍのタングステン膜を形成する。
【００４８】
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
【００４９】
次いで、図１（Ｄ）に示すように、第２のフォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して、ゲート電極４４１を形成する。
【００５０】
次いで、ゲート電極４４１をマスクとして、ゲート絶縁層４４２を通過させて島状の酸化物半導体層４１３にドーパント４２１を選択的に導入し、低抵抗領域４４３を自己整合的に形成する（図１（Ｄ）参照）。
【００５１】
ドーパント４２１は、酸化物半導体膜４４４の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【００５２】
本実施の形態では、ホウ素（Ｂ）をイオン注入法により注入し、加速電圧１０ｋＶ、ドーズ量を３×１０１５ａｔｏｍｓ／ｃｍ２とする。
【００５３】
次いで、ゲート電極４４１を覆うためのゲート保護膜を形成する。ゲート保護膜の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、ＰＣＶＤ法を用いて保護膜となる酸化窒化シリコン膜を１５０ｎｍの厚さで成膜する。
【００５４】
次いで、図１（Ｅ）に示すように、第３のフォトリソグラフィ工程によってゲート保護膜及びゲート絶縁層をエッチングして酸化物半導体層４１３の端部を露出させる。
【００５５】
次いで、酸化物半導体層４１３の端部と接する金属膜を形成する。本実施の形態では、膜厚１００ｎｍのタングステン膜を形成する。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２３０℃、圧力は０．８Ｐａとする。
【００５６】
次いで、第４のフォトリソグラフィ工程によって金属膜を加工してソース電極層４３１及びドレイン電極層４３２を形成する。
【００５７】
次いで、ゲート電極４４１、ゲート保護膜４２２、ソース電極層４３１、及びドレイン電極層４３２を覆う第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４を形成する。第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４は、段差被覆性のよい絶縁膜を用いることが好ましい。第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、スパッタリング法を用いて、層間絶縁膜の１層目（第１の層間絶縁膜４３３）となる酸化アルミニウム膜を５０ｎｍ、ＰＣＶＤ法を用いて層間絶縁膜の２層目（第２の層間絶縁膜４３４）となる酸化窒化シリコン膜を３００ｎｍの厚さで積層成膜する。
【００５８】
次に、第５のフォトリソグラフィ工程によって第１の層間絶縁膜４３３及び第２の層間絶縁膜４３４を選択的にエッチングしてソース電極層４３１またはドレイン電極層４３２に達するコンタクトホールを形成する。なお、ここでは図示しないが、ゲート電極４４１に達するコンタクトホールも形成する。
【００５９】
次に、膜厚５０ｎｍのチタン膜と、膜厚１００ｎｍのアルミニウム膜と、膜厚５０ｎｍのチタン膜を積層成膜する。
【００６０】
次に、図１（Ｆ）に示すように、第６のフォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工して、ソース配線４５０及びドレイン配線４５１を形成する。
【００６１】
以上の工程でトランジスタ４６０を作製できる。
【００６２】
そして、上記作製したトランジスタの電気特性を測定した。その結果が図４である。図４は、Ｖｇ−Ｉｄ曲線データ（Ｖｄｓ＝１Ｖ、Ｖｄｓ＝１０Ｖ）である。また、Ｓ値は、８６．１ｍＶ／ｄｅｃであった。
【００６３】
また、比較のため、平坦化処理を行わなかったトランジスタのＳ値は、９５．９ｍＶ／ｄｅｃであった。
【００６４】
また、比較のため、平坦化処理としてＣＭＰ処理のみを行ったトランジスタのＳ値は、８６．９ｍＶ／ｄｅｃであった。
【００６５】
これらの結果から、平坦化処理としてＣＭＰ処理の後にプラズマ処理を行って高い平坦性となった下地膜上に接して酸化物半導体層を有するトランジスタを形成するとＳ値の優れたトランジスタを実現することができる。
【００６６】
なお、本発明は本実施の形態で示したトランジスタ４６０の構造に限られるものではなく、例えば、図３に示すように、下地膜上にソース電極層およびドレイン電極層を形成した後、酸化物半導体層を形成する構造のトランジスタ４６１としても良い。なお、トランジスタ４６０及びトランジスタ４６１の作製工程は、ほぼ同一であるため、繰り返しの説明は省略する。また、図１及び図３において同一部分又は同様な機能を有する部分には同一の符号を共通して用いることとする。
【００６７】
また、ゲート電極の側面に絶縁物から成るサイドウォールを有する図３のトランジスタ構造としても良い。
【００６８】
また、本実施の形態で示したトランジスタ４６０は、ソース電極層４３１およびドレイン電極層４３２が、一対の低抵抗領域４４３の上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一方の低抵抗領域４４３が、ソース配線４５０、またはドレイン配線４５１の少なくとも一部と接する構成としても良い。また、酸化物半導体層４１３に低抵抗領域４４３を設けなくてもよい。
【００６９】
（実施の形態２）
本実施の形態では、実施の形態１と同じ条件の平坦化処理を行うことで、非常に優れた平坦性を有する下地膜のサンプルを測定して得られた平坦性データを図５に示す。図５（Ａ）は、基板中央の断面曲線を示す図であり、図５（Ｂ）は基板端部の断面曲線を示す図である。また、再現性を確かめるため、別のサンプルを作製し、測定を行って図６に示すように、ほぼ同程度の平坦性を得ることを確認している。図５（Ａ）及び図６（Ａ）は、基板中央の断面曲線を示す図であり、図５（Ｂ）及び図６（Ｂ）は基板端部の断面曲線を示す図である。
【００７０】
ＡＦＭで得られる中心線平均粗さＲａ７５は、基板中央で０．０７２８３ｎｍであり、基板端部においては０．０８２４１ｎｍである。
【００７１】
また、ＡＦＭで得られる中心線平均粗さＲａ７５以外の測定値を以下に示す。なお、ＡＦＭの測定領域は１μｍ×１μｍである。
【００７２】
図５（Ａ）の基板中央のデータにおいて、最大高低差（Ｐ−Ｖ）は０．９８８ｎｍ、最大山（Ｒｐ）は０．６１１５ｎｍ、最大谷（Ｒｖ）は−０．３７６５ｎｍ、自乗平均面粗さ（ＲＭＳ）は、０．０９２０９ｎｍ、ｎ点平均粗さ（Ｒｚ）は０．７１９３ｎｍである。
【００７３】
また、図５（Ｂ）の基板端部のデータにおいて、最大高低差（Ｐ−Ｖ）は０．８１１１ｎｍ、最大山（Ｒｐ）は０．４０５５ｎｍ、最大谷（Ｒｖ）は−０．４０５５ｎｍ、自乗平均面粗さ（ＲＭＳ）は、０．１０３２ｎｍ、ｎ点平均粗さ（Ｒｚ）は０．６７５８ｎｍである。
【００７４】
また、再現性を確認するために得られたサンプルの中心線平均粗さＲａ７５は、基板中央で０．０７９３５ｎｍであり、基板端部においては０．０８７４５ｎｍである。
【００７５】
本実施の形態は、実施の形態１と自由に組み合わせることができる。
【００７６】
実施の形態１に示したサンプルの中心線平均粗さＲａ７５は０．１２ｎｍであったが、本実施の形態に示したサンプルの中心線平均粗さＲａ７５は基板中央で０．０７２８３ｎｍであり、基板端部においては０．０８２４１ｎｍである。従って、このサンプルの下地膜を用いてトランジスタを作製すれば、実施の形態１に示したＳ値よりも優れたＳ値を期待できることはいうまでもない。
【００７７】
（実施の形態３）
本実施の形態では、実施の形態１と異なる平坦化処理を行うことで、中心線平均粗さＲａ７５を０．１ｎｍ以下にする割合を増加することができる。
【００７８】
実施の形態１のＣＭＰ処理の前にプラズマ処理を行うことで、中心線平均粗さＲａ７５を０．０８ｎｍ程度にすることができる。
【００７９】
即ち、第１のプラズマ処理を行った後、ＣＭＰ処理を行い、第２のプラズマ処理を行うことで、確実に下地膜表面の中心線平均粗さＲａ７５を０．１ｎｍ以下にする割合を増加できる。
【００８０】
本実施の形態での第１のプラズマ処理の条件は、実施の形態１に示したプラズマ処理と同じ条件で行えばよい。
【００８１】
本実施の形態は、実施の形態１と自由に組み合わせることができる。
【００８２】
（実施の形態４）
本実施の形態においては、異なるトランジスタを積層し、半導体装置を作製する例を図７に示す。本実施の形態では、シリコンを半導体層とするトランジスタを形成した後、平坦化し、その上に酸化物半導体層を半導体層とするトランジスタを積層する。以下に詳細な作製方法を示す。
【００８３】
まず、ｐ型の半導体基板２０１に素子分離領域２０３を形成する。
【００８４】
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いることができる。
【００８５】
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの加熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【００８６】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【００８７】
また、同一基板上にｐチャネル型のトランジスタを形成する場合、ｐ型の半導体基板２０１の一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
【００８８】
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐチャネル型のトランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎチャネル型のトランジスタを形成してもよい。
【００８９】
次に、半導体基板２０１上にゲート絶縁膜２０７およびゲート電極２０９を形成する。
【００９０】
加熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。又は、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜又は酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、又は酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７を形成する。
【００９１】
ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【００９２】
ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【００９３】
ここでは、加熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７およびゲート電極２０９を形成する。
【００９４】
なお、高集積化を実現するためには、ゲート電極２０９の側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９の側面にサイドウォール絶縁層を設けることもできる。
【００９５】
次に、半導体基板２０１にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
【００９６】
また、ゲート電極２０９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
【００９７】
次に、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７およびゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
【００９８】
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【００９９】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などの無機材料、又は、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１００】
絶縁膜２１５又は絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための加熱処理を行う。
【０１０１】
以上の工程により、ｎチャネル型のトランジスタ１１２を作製することができる。
【０１０２】
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、導電膜の表面の不要な部分を除去して、導電膜を形成する。
【０１０３】
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【０１０４】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線２２３ａおよび配線２２３ｂを形成する。
【０１０５】
ここで、配線２２３ａ及び配線２２３ｂは、それぞれトランジスタ１１２のソース電極又はドレイン電極として機能する。
【０１０６】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１０７】
配線２２３ａおよび配線２２３ｂとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０１０８】
平坦化された絶縁膜２２１、配線２２３ａおよび配線２２３ｂを用いることで、後に形成する下地膜の平坦性を向上させ、後に形成する酸化物半導体を含むトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体層を含むトランジスタを形成することができる。
【０１０９】
次に、加熱処理又はプラズマ処理により、絶縁膜２２１、配線２２３ａおよび配線２２３ｂに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気又は乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素又は酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１１０】
次に、絶縁膜２２１、配線２２３ａ及び配線２２３ｂ上に、スパッタリング法、ＣＶＤ法等により、酸化物半導体層を用いたトランジスタの下地膜となる絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層又は積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１１１】
次いで、絶縁膜２２５に平坦化処理を行う。実施の形態１に示す方法、即ちＣＭＰ処理を行った後、ＩＣＰエッチング装置を用いてプラズマ処理を行う。（図７（Ａ）参照）この平坦化処理により絶縁膜２２５の表面の中心線平均粗さＲａ７５は、０．１ｎｍ以下とすることができる。
【０１１２】
次に、中心線平均粗さＲａ７５が０．１ｎｍ以下の表面を有する絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法又はＭＢＥ法等を用いて酸化物半導体膜を形成する。以降の工程は、実施の形態１に従ってトランジスタ４６０を形成する。
【０１１３】
本実施の形態では、トランジスタ４６０の酸化物半導体層として、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）を含む酸化物半導体層を用いる。ＣＡＡＣを含む酸化物半導体層とは、非単結晶であって、ｃ軸に対しては結晶化した薄膜であり、そのａｂ面に対しては必ずしも配列していない。ＣＡＡＣを含む酸化物半導体層は、グレインバウンダリーを有する新構造の薄膜である。
【０１１４】
このようなｃ軸配向を有する結晶を含む酸化物半導体膜を設けることにより、可視光や紫外光の照射によるトランジスタの電気特性の変化を抑制することができる。特に、上述のように、絶縁膜２２５の表面の中心線平均粗さＲａ７５を、０．１ｎｍ以下とすることは有用である。これにより、Ｓ値の向上だけでなく、ｃ軸配向を有する結晶を含む酸化物半導体膜の結晶性を向上させ、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることもできる。
【０１１５】
以上の工程により、図７（Ｂ）に示すように、酸化物半導体を含んで構成されるトランジスタ４６０を作製することができる。なお、上記トランジスタ４６０は、ｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体層を有するため、極めて優れた特性を示す。
【０１１６】
また、図７（Ｂ）においては、トランジスタ４６０のソース電極層４３１又はドレイン電極層４３２の一方と、トランジスタ１１２のゲート電極２０９と、がソース配線４５０を介して接続する構成としているが、本実施の形態はこれに限られるものではない。例えば、トランジスタ１１２上に設けられた絶縁膜の上面にトランジスタ１１２のゲート電極の上面が露出されるような構造とし、当該ゲート電極の上面に直接接するようにトランジスタ４６０のソース電極層又はドレイン電極層の一方を設ける構成としても良い。
【０１１７】
以上の工程により、ｎチャネル型のトランジスタ１１２上にトランジスタ４６０を作製することができる。
【０１１８】
ｎチャネル型のトランジスタ１１２とトランジスタ４６０を組み合わせることで記憶素子（以下、メモリセルとも記す）を作製することもできる。さらには、トランジスタ４６０を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することもできる。また、トランジスタ４６０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１１９】
（実施の形態５）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを有する表示装置を作製する例について以下に説明する。
【０１２０】
画素部に配置するトランジスタは、実施の形態１に従って形成する。また、実施の形態１に示すトランジスタ４６０はｎチャネル型トランジスタであるため、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
【０１２１】
アクティブマトリクス型表示装置のブロック図の一例を図８（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０１２２】
図８（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０１２３】
また、画素部の回路構成の一例を図８（Ｂ）に示す。ここでは、ＶＡ方式の液晶表示パネルの画素構造を示す。
【０１２４】
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
【０１２５】
トランジスタ６２８のゲート配線６２２と、トランジスタ６２９のゲート配線６２３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６２６は、トランジスタ６２８とトランジスタ６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１のトランジスタ４６０を適宜用いることができる。
【０１２６】
第１の画素電極層と第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２８はゲート配線６２２と接続し、トランジスタ６２９はゲート配線６２３と接続している。ゲート配線６２２とゲート配線６２３は異なるゲート信号を与えることで、トランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
【０１２７】
また、容量配線６９０が設けられ、ゲート絶縁層を誘電体とし、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極と保持容量を形成する。
【０１２８】
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。
【０１２９】
なお、図８（Ｂ）に示す画素構成は、これに限定されない。例えば、図８（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０１３０】
また、本実施の形態では、ＶＡ方式の液晶表示パネルの例を示したが特に限定されず、様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式（ＩＰＳ方式とも呼ぶ）に応用することができる。
【０１３１】
例えば、ＩＰＳ方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶を用いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０１３２】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術（例えばフィールドシーケンシャル方式など）もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。面光源として、異なる色を呈する３種類以上の光源（例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青））を用いる場合は、カラーフィルタを用いなくともカラー表示が行える。また、面光源として、白色発光のＬＥＤを用いる場合は、カラーフィルタを設けてカラー表示を行う。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【０１３３】
また、画素部の回路構成の一例を図８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０１３４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１３５】
図８（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０１３６】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０１３７】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
【０１３８】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０１３９】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０１４０】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極にかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【０１４１】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図８（Ｃ）と同じ画素構成を用いることができる。
【０１４２】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０１４３】
なお、図８（Ｃ）に示す画素構成は、これに限定されない。例えば、図８（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０１４４】
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態１で説明したトランジスタ４６０を具備する電子機器の例について説明する。
【０１４５】
図９（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００３ａ、３００３ｂなどによって構成されている。この携帯型の情報端末は、少なくともバッテリーを有し、データ情報を保存するためのメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、ＤＲＡＭ回路など）、ＣＰＵ（中央演算処理回路）やＬｏｇｉｃ回路を備えた構成とすることが好ましい。実施の形態１で示したトランジスタ４６０をＣＰＵに用い、低消費電力化を図ってもよい。実施の形態１で示したトランジスタ４６０はＳ値が良好であり、低電圧でトランジスタのオンオフの切り換えができるため、トランジスタ４６０を含む回路を低電圧動作とすることができる。
【０１４６】
また、表示部３００３ｂはタッチ入力機能を有するパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチ入力機能を有するパネルとして構成してもよい。実施の形態１で示したトランジスタ４６０をスイッチング素子として用い、液晶パネルや有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、携帯型の情報端末とすることができる。
【０１４７】
図９（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１４８】
また、図９（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１４９】
また、図９（Ａ）に示す携帯型の情報端末は、２つの表示部３００３ａ、３００３ｂのうち、一方を取り外すことができ、取り外した場合の図を図９（Ｂ）に示している。表示部３００３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、片手で筐体３００２をもってもう片方の手で操作することができ、便利である。
【０１５０】
さらに、図９（Ｂ）に示す筐体３００２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１５１】
図９（Ｃ）は、携帯電話の一例を示している。図９（Ｃ）に示す携帯電話機５００５は、筐体に組み込まれた表示部５００１の他、ヒンジ５００２に取り付けられた表示パネル５００３、操作ボタン５００４、スピーカ、マイクなどを備えている。
【０１５２】
図９（Ｃ）に示す携帯電話機５００５は、表示パネル５００３がスライドして、表示部５００１と重なるようになっており、透光性を有するカバーとしても機能する。表示パネル５００３は、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
【０１５３】
また、両面射出構造の発光素子を用いた表示パネル５００３であるため、表示部５００１と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認することもできる。表示パネル５００３は透光性を有し、表示パネルの向こう側が透けて見えるパネルである。例えば、地図の表示を表示部５００１で行い、使用者の所在地ポイントを表示パネル５００３で表示することによって現在地を認識しやすい状態を提供することができる。
【０１５４】
また、携帯電話機５００５に撮像素子を設け、テレビ電話として使用する場合、複数の相手の顔を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる。例えば、表示パネル５００３に一人または複数の相手の顔を表示し、さらに表示部５００１にもう一人の顔を表示させることで、使用者は２人以上の顔を見ながら会話を行うことができる。
【０１５５】
また、表示パネル５００３に表示されたタッチ入力ボタン５００６を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示パネル５００３をスライドさせて、操作ボタン５００４を指などで触れることにより行うことができる。
【０１５６】
図９（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１で示したトランジスタ４６０を表示部９６０３やＣＰＵに適用することにより、テレビジョン装置９６００とすることができる。
【０１５７】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０１５８】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１５９】
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表示部９６０３に映し出すことも可能である。
【０１６０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１６１】
１１２ トランジスタ
２０１ 半導体基板
２０３ 素子分離領域
２０７ ゲート絶縁膜
２０９ ゲート電極
２１１ａ 不純物領域
２１１ｂ 不純物領域
２１５ 絶縁膜
２１７ 絶縁膜
２１９ａ コンタクトプラグ
２１９ｂ コンタクトプラグ
２２１ 絶縁膜
２２３ａ 配線
２２３ｂ 配線
２２５ 絶縁膜
４００ 基板
４１３ 酸化物半導体層
４２１ ドーパント
４２２ ゲート保護膜
４３１ ソース電極層
４３２ ドレイン電極層
４３３ 層間絶縁膜
４３４ 層間絶縁膜
４３６ 下地膜
４４１ ゲート電極
４４２ ゲート絶縁層
４４３ 低抵抗領域
４４４ 酸化物半導体膜
４５０ ソース配線
４５１ ドレイン配線
４６０ トランジスタ
４６１ トランジスタ
６２２ ゲート配線
６２３ ゲート配線
６２６ ドレイン電極層
６２８ トランジスタ
６２９ トランジスタ
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
３００１ 本体
３００２ 筐体
３００３ａ 表示部
３００３ｂ 表示部
３００４ キーボードボタン
５００１ 表示部
５００２ ヒンジ
５００３ 表示パネル
５００４ 操作ボタン
５００５ 携帯電話機
５００６ タッチ入力ボタン
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
９６００ テレビジョン装置
９６０１ 筐体
９６０２ 記憶媒体再生録画部
９６０３ 表示部
９６０４ 外部接続端子
９６０５ スタンド
９６０６ 外部メモリ
【特許請求の範囲】
【請求項１】
基板上に下地膜を形成し、
前記下地膜に化学機械研磨処理を行い、
前記化学機械研磨処理した後、プラズマ処理を行い、
前記プラズマ処理及び前記化学機械研磨処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法。
【請求項２】
請求項１において、前記プラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法。
【請求項３】
基板上に下地膜を形成し、
前記下地膜に第１のプラズマ処理を行い、
前記第１のプラズマ処理した後、化学機械研磨処理を行い、
前記化学機械研磨処理後、第２のプラズマ処理を行い、
前記第１のプラズマ処理、前記化学機械研磨処理、及び前記第２のプラズマ処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法。
【請求項４】
請求項３において、前記第１のプラズマ処理及び前記第２のプラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記下地膜は、酸化シリコン膜、酸化ガリウム膜、酸化ハフニウム膜、または酸化アルミニウム膜であることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、前記基板は半導体基板であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至５のいずれか一において、前記基板はガラス基板であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至７のいずれか一において、前記プラズマ処理はＩＣＰエッチング装置で行うことを特徴とする半導体装置の作製方法。
【請求項１】
基板上に下地膜を形成し、
前記下地膜に化学機械研磨処理を行い、
前記化学機械研磨処理した後、プラズマ処理を行い、
前記プラズマ処理及び前記化学機械研磨処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法。
【請求項２】
請求項１において、前記プラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法。
【請求項３】
基板上に下地膜を形成し、
前記下地膜に第１のプラズマ処理を行い、
前記第１のプラズマ処理した後、化学機械研磨処理を行い、
前記化学機械研磨処理後、第２のプラズマ処理を行い、
前記第１のプラズマ処理、前記化学機械研磨処理、及び前記第２のプラズマ処理により得られた平坦な表面上に酸化物半導体層を形成する半導体装置の作製方法。
【請求項４】
請求項３において、前記第１のプラズマ処理及び前記第２のプラズマ処理は、希ガスを用いたプラズマ処理であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記下地膜は、酸化シリコン膜、酸化ガリウム膜、酸化ハフニウム膜、または酸化アルミニウム膜であることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、前記基板は半導体基板であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至５のいずれか一において、前記基板はガラス基板であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至７のいずれか一において、前記プラズマ処理はＩＣＰエッチング装置で行うことを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−３８４０４（Ｐ２０１３−３８４０４Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１２−１５２２７９（Ｐ２０１２−１５２２７９）
【出願日】平成２４年７月６日（２０１２．７．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２４年７月６日（２０１２．７．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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