説明

半導体装置及び半導体装置の動作方法

【課題】トランジスタの閾値電圧を高くする。
【解決手段】フローティング電極110は半導体層102上に形成されており、絶縁層はフローティング電極110上に形成されている。バイアス電極134は、絶縁層を介してフローティング電極110の一部に対向することにより、フローティング電極110と容量結合し、かつフローティング電極110が半導体層102にチャネル領域を形成しない大きさの電圧が印加される。制御電極132は、絶縁層を介してフローティング電極110の他の部分に対向することにより、フローティング電極110と容量結合し、かつトランジスタのオン/オフを制御するための制御電圧が入力される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の動作方法に関する。
【背景技術】
【0002】
GaN、AlGaN、InGaNなどの窒化物系半導体及びSiC等は、従来のSiなどの半導体に比べてバンドギャップが広いため、高温、高耐圧デバイス用半導体として優れた特性を示す。窒化物系半導体(GaN系半導体)材料では、AlGaN/GaNのヘテロ接合を利用した、ヘテロ接合電界効果トランジスタ(Hetero-junction FET:HFET)、別名HEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)の開発が盛んに行われている。
【0003】
AlGaN/GaNのヘテロ接合界面には、自発分極および圧電効果(ピエゾ効果)によって、AlGaN側にプラスの電荷が発生し、その結果GaN側にマイナスの電荷(電子)が蓄積する。この蓄積電子により、AlGaNにドーピングを行わなくても高濃度の二次元電子ガスが形成され、HFETのオン抵抗を、分極のないAlGaAs/GaAs系HFETのオン抵抗よりはるかに小さくできる。
【0004】
一方、ゲート電圧が0Vの場合でも、自発分極および圧電効果の為にチャネルに二次元電子ガスが形成されているため、オフとすることができない。即ち、一般的なHFETはノーマリオン型のFETとなっている。通常、電力の制御に使われているインバータやコンバータにおいては、ゲートに0Vを印加した場合に、FETに電流が流れない、いわゆるノーマリオフ型のFETが使われており、AlGaAs/GaAs系HFETを上記デバイスに適用するには、ノーマリオフ型(エンハンスメントモード型)にする必要がある。AlGaN/GaN系HFETにおいて、エンハンスメントモード型を達成するため、非特許文献1に示されているように、AlGaN層を薄くし、分極の効果を減少させる方法が開示されている。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】T. Inoue 他著、IEEE TRANSACTIONS ON ELECTRON DEVICES, 55巻、2号、2008年2月、483〜488頁
【発明の概要】
【発明が解決しようとする課題】
【0006】
高耐圧FETでは、しきい値電圧として2V以上が望まれている。しかしAlGaN/GaN系HFETにおいて、AlGaN層を薄くして分極の効果を減少させる方法では、しきい値増大に限界があり、このため、例えば1V以上といった高いしきい値電圧は実現されていない。
【課題を解決するための手段】
【0007】
本発明によれば、半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合し、かつ前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの一定電圧が印加されるバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合し、かつトランジスタのオン/オフを制御するための制御電圧が入力される制御電極と、
を備える半導体装置が提供される。
【0008】
本発明によれば、トランジスタをオンするためには、制御電極にはトランジスタのオン/オフを制御するための制御電圧が入力される。そして、バイアス電極には、フローティング電極が半導体層にチャネル領域を形成しない大きさの一定電圧が印加される。このため、バイアス電極に入力される一定電圧の大きさを制御することにより、トランジスタをオンするために必要な制御電圧の大きさを変えることができる。従って、バイアス電力に適切な大きさの一定電圧を加えることにより、トランジスタのしきい値電圧を高くすることができる。
【0009】
本発明によれば、半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を備え、
前記制御電極と前記フローティング電極の間に形成される容量は、前記バイアス電極と前記フローティング電極の間に形成される容量よりも大きい半導体装置が提供される。
【0010】
本発明によれば、半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を有するトランジスタを備える半導体装置において、
前記バイアス電極に、前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの一定電圧を印加しつつ、前記制御電極に印加する電圧の大きさを制御することにより前記トランジスタのオン/オフを制御する、半導体装置の動作方法が提供される。
【発明の効果】
【0011】
本発明によれば、トランジスタの閾値電圧を高くすることができる。
【図面の簡単な説明】
【0012】
【図1】第1の実施形態に係る半導体装置の構成を示す平面図である。
【図2】図1のA−A´断面図である。
【図3】図1のB−B´断面図である。
【図4】実施形態におけるHFETの動作を説明するためのエネルギーバンド図である。
【図5】図1に示した構造の等価回路を示す図である。
【図6】第2の実施形態に係る半導体装置を示す平面図である。
【図7】図6のA−A´断面図である。
【図8】図6の変形例を示す平面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【0014】
図1は、第1の実施形態に係る半導体装置の構成を示す平面図である。図2は図1のA−A´断面図であり、図3は図1のB−B´断面図である。本実施形態に係る半導体装置には、図1〜3に示した構成以外にも、層間絶縁膜や、他の素子等との電気的接続を行う為の配線等が設けられている。但し、それらの図示及び説明は省略している。この半導体装置は、HFETを有しており、具体的には半導体層100,102、フローティング電極110、絶縁層120、バイアス電極134、及び制御電極132を備えている。フローティング電極110は半導体層102上に形成されており、絶縁層120はフローティング電極110上に形成されている。バイアス電極134は、絶縁層120を介してフローティング電極110の一部に対向することにより、フローティング電極110と容量結合し、かつフローティング電極110が半導体層100,102にチャネル領域を形成しない大きさの電圧が印加される。制御電極132は、絶縁層120を介してフローティング電極110の他の部分に対向することにより、フローティング電極110と容量結合し、かつトランジスタのオン/オフを制御するための制御電圧が入力される。すなわち制御電極132は、フローティング電極110が半導体層100,102にチャネル領域を形成する大きさの電圧が印加可能になっている。以下、詳細に説明する。
【0015】
半導体層102は例えばAlGaN層であり、例えばGaN層からなる半導体層100上に形成されている。半導体層100,102には素子分離膜101が埋め込まれている。素子分離膜101は、トランジスタ形成領域を他の領域から分離している。
【0016】
半導体層102上には、フローティング電極110のほかに、ソース電極106及びドレイン電極104が形成されている。絶縁層120は素子分離膜101、半導体層102、ソース電極106、ドレイン電極104、及びフローティング電極110を覆っている。
【0017】
図1に示すように、トランジスタ形成領域すなわち半導体層102のうち素子分離膜101で覆われていない部分は、平面形状が矩形となっている。そして矩形の短辺側の一方の端部にソース電極106が重なっており、他方の端部にドレイン電極104が重なっている。制御電極132は、フローティング電極110のうちトランジスタ形成領域と重なっている部分を覆っており、バイアス電極134は、フローティング電極110のうち素子分離膜101上に位置する部分を覆っている。そして制御電極132のうちフローティング電極110に対向する部分の面積は、バイアス電極134のうちフローティング電極110に対向する部分の面積よりも大きくなっている。そのため、フローティング電極110と制御電極132の間の容量は、フローティング電極110とバイアス電極134の間の容量よりも大きくなっている。
【0018】
次に、図1〜図3に示した半導体装置のHFETの動作について説明する。ソース電極106には0V、ドレイン電極104には正の電圧、例えば600Vが印加される。フローティング電極110の電位がある電圧以上となると、半導体層100と半導体層102の界面にキャリアが形成され、ソース電極106とドレイン電極104の間に電流が流れる(オン状態)。フローティング電極110の電位は、制御電極132とバイアス電極134の電圧によって制御している。バイアス電極134に一定の負電圧が印加された状態で、制御電極132にゼロ電圧が印加されるとHFETはオフ状態になり、制御電極132に正の電圧が印加されるとHFETはオン状態になる。オン状態時の制御電極132の電圧を、本実施形態ではしきい値電圧と呼ぶ。
【0019】
詳細には、フローティング電極110の電位は、フローティング電極110と制御電極132の間の容量C、フローティング電極110とバイアス電極134の間の容量C、制御電極132に印加される電圧、及びバイアス電極134に印加される電圧等によって決まる。ここでバイアス電極134に負電圧を印加しているので、オン状態とするには制御電極132に、より高い電圧を印加する必要がある。つまりしきい値電圧を高くすることができる。そして容量C,Cやバイアス電極134に印加される電圧の設定により、2V以上のしきい値電圧を得ることができる。また、しきい値電圧はバイアス電極134の電圧で制御可能なので、この電圧によりデバイス製造過程でのしきい値ばらつきの影響を抑制することができる。
【0020】
なおバイアス電極134に入力される電圧は、半導体装置の内部に設けられた定電圧回路から入力されてもよいし、外部から入力されてもよい。
【0021】
次に、本実施形態の効果について、詳細に説明する。通常のAlGaN/GaN系HFETでは、自発分極および圧電効果により、図4のエネルギーバンド図に示すように、ゲート電極(本実施形態ではフローティング電極110)/AlGaN/GaNのへテロ構造におけるAlGaN層のGaN層側には正の電荷が、ゲート電極側には負の電荷が形成される。この電荷量は、AlGaN層の膜厚に依存し、膜厚が厚くなるほど形成される電荷量が多くなる。AlGaN層がある値より厚くなってAlGaN層に形成される電荷量が多くなると、AlGaN層よりバンドギャップの小さなGaN層側には二次元電子ガスの負の空間電荷が形成され、ゲート電極側には正の電荷が形成される。AlGaN層とGaN層の界面に形成された二次元電子ガスはチャネルを形成し、ゲート電圧がゼロでも電流が流れるデプレッションモードとなる。
【0022】
しきい値増加のため、前述の非特許文献1に記載されているように、チャネル領域のみAlGaN層を薄膜化したリセス構造にすることが開示されている。ゲートとソース電極及びドレイン電極間は、AlGaN層を厚く形成し、二次元電子ガスによる低抵抗化を図っている。Al組成にもよるが、エンハンスメントモード型とするためにはAlGaN層を15nm程度以下にする必要がある。またAlGaN層を薄くするに従いしきい値電圧は増加するが、しきい値電圧を1V以上とするには、AlGaN層を10nm程度以下に薄膜化する必要がある。ここでAlGaN層の膜厚ばらつきは、しきい値ばらつきとなるので、AlGaN層厚は高精度に形成する必要がある。上述の様な薄いAlGaN層を制御性良く形成することは難しい。しかしながら、上述の様な、チャネル領域のみ薄膜のAlGaN層を制御性良く形成する方法は、開示されていない。
【0023】
これに対して、第1実施形態に係る半導体装置は、チャネルをリセス構造とする必要はなく、AlGaN層はソース電極からドレイン電極まで厚く形成しても、しきい値電圧を高くすることができる。図1に示した構造の等価回路を図5に示す。制御電極132にはゼロから正の電圧が印加され、対向するフローティング電極110表面にはゼロから負の電荷が形成される。バイアス電極134に負の一定電圧を印加すると、対向するフローティング電極110には正の電荷が形成される。つまり、制御電極132により形成される電荷を打ち消す方向の電荷が、バイアス電極134により形成されるので、チャネル電位を同じにするには、バイアス電極134がない場合に比べ、制御電極132に高い電圧を印加する必要がある。従って、従来構造ではしきい値がマイナスであったが、本実施形態ではしきい値をプラスとすることが出来る。
【0024】
上記した内容を数式で説明する。フローティング電極110、制御電極132及びバイアス電極134の電位をそれぞれV,VC1,VC2、フローティング電極110と制御電極132の間の容量をC、フローティング電極110とバイアス電極134の間の容量をC、フローティング電極110と半導体層100間の容量をCとすると、フローティング電極110の電位は、
=(CC1+CC2)/(C+C+C)
と表せる。バイアス電極134の電圧VC2を負の電圧にすることで、制御電極132の電圧VC1が正の電圧の時に、フローティング電極110の電圧Vを負の電圧に設定することが出来る。Vは従来構造のゲート電圧に、VC1は本実施形態の構造のゲート電圧にそれぞれ相当するが、従来構造ではしきい値電圧が負であったとしても、本実施形態の構造ではしきい値電圧を正にできることが分かる。
【0025】
また、ドレイン電流をIdとすると、相互コンダクタンスgmは、
gm=∂Id/∂VC1=∂Id/∂V・∂V/∂VC1=∂Id/∂V・C1/(C+C+C)
と表せる。C>>C,Cの時、∂VF/∂VC1〜1となるので、
gm=∂Id/∂V
となる。∂Id/∂Vは従来構造での相互コンダクタンスであり、フローティング電極と制御電極132間の容量をそれ以外の容量より大きくすることで、相互コンダクタンスgmを従来構造と同程度に設計することができる。
【0026】
また、本実施形態ではフローティング電極110には電荷が蓄積されていない場合を説明したが、フローティング電極110に負電荷を蓄積させることで、しきい値電圧を高くする方法も適宜組み合わせることも可能である。負電荷を蓄積する方法としては、制御電極132やバイアス電極134からのトンネル効果による電子注入等を用いることができる。更に本実施形態では、トランジスタ形成領域上に制御電極132を形成しているが、フローティング電極110と容量結合をしていれば良いので、必ずしもトランジスタ形成領域上にある必要はなく、素子分離膜101上に配置しても良い。
【0027】
図6は、第2の実施形態に係る半導体装置を示す平面図である。図7は、図6のA−A´断面図である。尚、本実施形態に係る半導体装置には、図6に示した構成以外にも、層間絶縁膜や、他の素子等との電気的接続を行う為の配線等が設けられている。但し、それらの図示及び説明は省略している。本実施形態に係る半導体装置は、以下の点を除いて、第1の実施形態に示した半導体装置と同様の構成である。
【0028】
まず、フローティング電極110がショットキ型ではなくMIS型、すなわちフローティング電極110と半導体層102の間に絶縁膜103が形成されている。また制御電極132が複数(例えば2つ)設けられている。そしてバイアス電極134には一定の負電圧が印加され、制御電極132,133にはゼロまたは正の電圧が印加される。そしてこの半導体装置は、制御電極132,133の両方に正の電圧が印加された時にオン状態となるように設計されており、制御電極132と制御電極133を2入力とするAND回路となっている。
【0029】
本実施形態によれば、第1の実施形態と同様の効果を得ることができる。また上記したようにAND回路を形成することができる。
【0030】
なお、図6では制御電極132,133は、ソース電極106とドレイン電極104を結ぶ方向に並んで配置されているが、図8に示す様に、ソース電極106とドレイン電極104を結ぶ方向に対して垂直な方向に並んで配置されていてもよい。このように、制御電極132,133はフローティング電極110と容量結合されていれば、その配置は任意である。従って、素子分離上のフィールド領域に形成しても良い。また、制御電極132,133の数を増やすことで、多入力のAND回路を形成することもできる。
【0031】
また、本実施形態ではフローティング電極110には電荷が蓄積されていない場合を説明したが、フローティング電極110に負電荷を蓄積させることで、しきい値電圧を高くする方法も適宜組み合わせることも可能である。負電荷を蓄積する方法としては、制御電極132,133やバイアス電極134からのトンネル効果による電子注入等を用いることができる。更に、ゲート絶縁膜103を酸化膜/窒化膜/酸化膜の積層構造とし、窒化膜に負電荷を蓄積させることで、しきい値電圧を高くする方法も適宜組み合わせることも可能である。負電荷を蓄積する方法としては、半導体層102からのトンネル効果による電子注入等を用いることができる。更に本実施形態では、トランジスタ形成領域上に制御電極132,133を形成しているが、フローティング電極110と容量結合をしていれば良いので、必ずしもトランジスタ形成領域上にある必要はなく、素子分離膜101上に配置しても良い。
【0032】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【0033】
100 半導体層
101 素子分離膜
102 半導体層
103 絶縁膜
104 ドレイン電極
106 ソース電極
110 フローティング電極
120 絶縁層
132 制御電極
133 制御電極
134 バイアス電極

【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合し、かつ前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの一定電圧が印加されるバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合し、かつトランジスタのオン/オフを制御するための制御電圧が入力される制御電極と、
を備える半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記制御電極は、前記フローティング電極が前記半導体層にチャネル領域を形成する大きさの電圧が印加可能である半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、
前記フローティング電極と前記制御電極の間の容量は、前記フローティング電極と前記バイアス電極の間の容量よりも大きい半導体装置。
【請求項4】
請求項3に記載の半導体装置において、
前記制御電極のうち前記フローティング電極に対向する部分の面積は、前記バイアス電極のうち前記フローティング電極に対向する部分の面積よりも大きい半導体装置。
【請求項5】
請求項1〜4のいずれか一項に記載の半導体装置において、
前記フローティング電極は負電荷が蓄積される半導体装置。
【請求項6】
請求項1〜5のいずれか一項に記載の半導体装置において、
複数の前記制御電極を有しており、
前記複数の制御電極に前記トランジスタをオンするための制御電圧が入力されたときに、前記トランジスタがオンする半導体装置。
【請求項7】
半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を備え、
前記制御電極と前記フローティング電極の間に形成される容量は、前記バイアス電極と前記フローティング電極の間に形成される容量よりも大きい半導体装置。
【請求項8】
半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を有するトランジスタを備える半導体装置において、
前記バイアス電極に、前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの電圧を印加しつつ、前記制御電極に印加する電圧の大きさを制御することにより前記トランジスタのオン/オフを制御する、半導体装置の動作方法。



【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【公開番号】特開2011−192944(P2011−192944A)
【公開日】平成23年9月29日(2011.9.29)
【国際特許分類】
【出願番号】特願2010−60192(P2010−60192)
【出願日】平成22年3月17日(2010.3.17)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】