半導体装置及び半導体装置の製造方法
【課題】半導体装置の動作を安定化できる。
【解決手段】本発明の例に関わる半導体は、半導体基板１と、半導体基板１内に設けられる２つの拡散層７と、２つの拡散層７間のチャネル領域上に設けられるゲート絶縁膜２と、ゲート絶縁膜２上に設けられる複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが積層された積層体６と積層体６上に設けられるシリサイド層４Ｂとからなるゲート電極１０と、を具備し、積層体６のうち、シリサイド層４Ｂとは異なる構成の導電膜３Ａが、ゲート絶縁膜２と接触することを特徴とする半導体装置。
【解決手段】本発明の例に関わる半導体は、半導体基板１と、半導体基板１内に設けられる２つの拡散層７と、２つの拡散層７間のチャネル領域上に設けられるゲート絶縁膜２と、ゲート絶縁膜２上に設けられる複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが積層された積層体６と積層体６上に設けられるシリサイド層４Ｂとからなるゲート電極１０と、を具備し、積層体６のうち、シリサイド層４Ｂとは異なる構成の導電膜３Ａが、ゲート絶縁膜２と接触することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＭＩＳトランジスタ及びそのＭＩＳトランジスタを用いた半導体メモリに関する。また、それらの半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路内には、構成素子の１つとして、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタが、設けられている。近年では、素子特性の向上のため、高誘電体ゲート絶縁膜とメタルゲート構造を採用したＭＩＳトランジスタや、歪みＳｉ技術を採用したＭＩＳトランジスタの開発もなされている。
【０００３】
不揮発性半導体メモリ、例えば、フラッシュメモリにおいては、ＭＩＳトランジスタは、メモリセルアレイ領域の動作を制御するための素子として、主に、メモリセルアレイ領域の周囲に位置する周辺回路領域内に設けられている。
【０００４】
メモリセルアレイ領域内のメモリセルは、そのゲート電極がワード線としても機能するため、低抵抗化が望まれている。そのため、メモリセルのゲート電極は、ポリシリコン膜の全体をシリサイド化させた、いわゆる、ＦＵＳＩ（Fully-Silicide）構造が用いられる。
【０００５】
フラッシュメモリはその製造工程の簡略化のため、メモリセルとＭＩＳトランジスタは、製造工程を共通化させて形成される（例えば、特許文献１参照）。そのため、周辺回路領域とメモリセルアレイ領域内に形成されるゲート電極材の膜厚はそれぞれ同じであるので、ポリシリコン膜と金属材との固相反応によるシリサイド化（シリサイド処理）を行って、メモリセルのゲート電極をＦＵＳＩ構造とすると、ＭＩＳトランジスタのゲート電極もＦＵＳＩ構造となってしまう。
【０００６】
ＭＩＳトランジスタのゲート電極がＦＵＳＩ構造となった場合、シリサイド層の不均一性に起因して、特性が同一であることが望ましい素子でも、しきい値電圧にばらつきが生じることがある。そのため、ＦＵＳＩ構造のゲート電極を有するＭＩＳトランジスタの動作及びそのＭＩＳトランジスタを用いたフラッシュメモリの動作が、不安定になる問題があった。
【特許文献１】特開平７−１８３４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体装置の動作の安定化を図る技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板内に設けられ、ソース／ドレイン領域として機能する２つの拡散層と、前記２つの拡散層間のチャネル領域上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられるシリサイド層とからなるゲート電極と、を具備し、前記積層体のうち、前記シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触すること備える。
【０００９】
本発明の例に関わる半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、前記積層体上に、シリコン層を形成する工程と、前記シリコン層及び前記積層体に対して、ゲート加工を施す工程と、前記シリコン層にゲート加工を施した後に、前記半導体基板内に拡散層を形成する工程と、前記シリコン層上に金属膜を形成する工程と、前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記シリコン層と前記金属膜との固相反応によって、前記積層体上にシリサイド層を形成する工程と、を備える。
【００１０】
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板内に設けられるメモリセルアレイ領域と、前記メモリセルアレイ領域に隣接して、半導体基板内に設けられる周辺回路領域と、前記メモリセルアレイ領域内の半導体基板内に設けられ、ソース／ドレイン領域となる２つの第１拡散層と、前記第１拡散層間のチャネル領域上に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上に設けられる記憶層と、前記記憶層上に設けられる中間絶縁層と、前記中間絶縁層上に設けられ、第１シリサイド層からなる第１ゲート電極とを有するメモリセルと、前記周辺領域内の半導体基板内に設けられた２つの第２拡散層と、前記第２拡散層間のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられた第２シリサイド層とからなる第２ゲート電極とを有する周辺トランジスタと、を具備し、前記第２ゲート電極を構成している前記積層体のうち、前記第２シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触することを備える。
【００１１】
本発明の例に関わる半導体装置の製造方法は、周辺回路領域内の半導体基板表面上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、メモリセルアレイ領域内の半導体基板表面上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、記憶層を形成する工程と、前記記憶層上に、中間絶縁膜を形成する工程と、前記中間絶縁膜上に、第１シリコン層を形成する工程と、前記積層体上に、第２シリコン層を形成する工程と、前記メモリセルアレイ領域内においては、前記第１シリコン層、前記中間絶縁膜及び前記記憶層に対してゲート加工を施し、前記周辺回路領域においては、前記第２シリコン層及び前記積層体に対してゲート加工を施す工程と、前記ゲート加工された第１及び第２シリコン層をマスクとして、前記メモリセルアレイ領域及び前記周辺回路領域の半導体基板内に、第１及び第２拡散層をそれぞれ形成する工程と、前記第１及び第２シリコン層上に、金属膜を形成する工程と、前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記第１及び第２シリコン層及び前記導電膜と前記金属膜との固相反応によって、前記中間絶縁膜上及び前記積層体上に第１及び第２シリサイド層をそれぞれ形成する工程と、を備える。
【発明の効果】
【００１２】
本発明によれば、半導体装置の動作を安定化できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。
【００１４】
１． 実施形態
本発明の実施形態に係る半導体装置は、ＭＩＳトランジスタ及びそれを用いた半導体集積回路である。以下、本発明の実施形態においては、ＭＩＳトランジスタの構造及びその製造方法について、説明する。また、本発明の実施形態では、ＭＩＳトランジスタを用いた半導体回路の例として、不揮発性半導体メモリ及びその製造方法についても説明する。
【００１５】
［１］第１の実施形態
図１乃至図６を参照して、本発明の第１の実施形態について説明する。
【００１６】
（１） 構造
図１及び図２を用いて、本発明の実施形態に係る半導体装置（ＭＩＳトランジスタ）の構造について、説明する。図１は、本実施形態に係るＭＩＳトランジスタのチャネル長方向の構造を示し、図２は、本実施形態に係るＭＩＳトランジスタのチャネル幅方向の構造を示している。
【００１７】
図１及び図２に示すように、ＭＩＳトランジスタは、半導体基板（例えば、シリコン基板）１内に設けられた２つの拡散層７、２つの拡散層７間の半導体基板１表面上に設けられたゲート絶縁膜２及びゲート絶縁膜２上に設けられたゲート電極１０とを具備している。このゲート電極１０は層間絶縁膜５０で覆われている。
【００１８】
２つの拡散層７は、ソース／ドレイン領域として機能する。この２つの拡散層７間がチャネル領域となり、そのチャネル領域の半導体基板１表面に、ゲート絶縁膜２が設けられている。以下、ソース／ドレイン領域として機能する拡散層のことを、ソース／ドレイン拡散層と呼ぶ。
【００１９】
ゲート電極１０は、ゲート絶縁膜２上に設けられ、複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが交互に積層された積層体６と、この積層体６上に設けられたシリサイド層４Ｂとから構成されている。尚、積層体６において、導電膜及び絶縁膜は、それぞれ３層ずつ図示されているがこの数に限定されるものではない。
【００２０】
積層体６は、例えば、導電膜３Ａがゲート絶縁膜２に直接接触するように、導電膜と絶縁膜とが順次積層されている。
【００２１】
積層体６を構成する複数の絶縁膜５Ａ，５Ｂ，５Ｃは、膜厚が非常に薄い絶縁膜であり、例えば、膜厚が２ｎｍ以下のシリコン酸化膜からなっている。
積層体６を構成する複数の導電膜のうち、積層体６の下端側（ゲート絶縁膜２側）の導電膜３Ａは、シリサイド層４Ｂとは異なる導電材料、例えば、ポリシリコンからなっている。また、積層体６の上端側（シリサイド層４Ｂ側）の導電膜４Ａは、導電膜３Ａとは異なる導電材料からなっている。例えば、導電膜４Ａはシリサイド層４Ｂと同じシリサイド材からなっている。導電膜３Ａと導電膜４Ａとの間にある導電膜３Ｂは、ポリシリコン膜あるいはシリサイド膜のいずれかである。以下では、導電膜３Ａのことをポリシリコン膜３Ａとも呼び、導電膜４Ａのことシリサイド膜４Ａとも呼ぶ。
【００２２】
シリサイド層４Ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ２）膜である。尚、それに限定されるものではなく、シリサイド層４Ｂは、コバルトシリサイド（ＣｏＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜及びモリブデンシリサイド（ＭｏＳｉ２）膜のいずれか１つであればよい。以下では、ＮｉＳｉ２膜を用いた例について、説明する。
【００２３】
図２に示すように、半導体基板１内には、素子分離絶縁膜５１が設けられている。この素子分離絶縁膜５１によって、隣接する素子領域がそれぞれ電気的に分離される。素子分離絶縁膜５１の上面は、例えば、積層体６の最上層に設けられた絶縁膜５Ｃの上面とほぼ一致するように形成されている。このように、素子分離絶縁膜５１の上面の位置を絶縁膜５Ｃの位置と等しくすることによって、シリサイド層４Ｂと半導体基板１間の距離が大きく確保され、素子分離絶縁膜５１の底部にチャネル（反転層）が形成されるのを防止できる。
【００２４】
本発明の実施形態に係るＭＩＳトランジスタは、ゲート電極１０が積層体６とシリサイド層４Ｂから構成され、積層体６が含む導電膜３Ａ，３Ｂ，４Ａのうち、シリサイド層４Ｂとは異なる材料（例えば、ポリシリコン）からなる導電膜３Ａが、ゲート絶縁膜２に接触していることを特徴とする。
【００２５】
図１及び図２に示されるＭＩＳトランジスタでは、ゲート電極１０全体がシリサイド層４ＢとなるＦＵＳＩ構造ではなく、ゲート絶縁膜２に接触している導電膜３Ａが、例えば、ポリシリコン膜３Ａなど、シリサイド層４Ｂとは異なった導電材からなっている。
【００２６】
その具体的な形成方法についての詳細は後述するが、シリサイド層４Ｂの形成時に、積層体が含む絶縁膜５Ａ，５Ｂ，５Ｃは、シリサイド層４Ａを形成するための金属材（例えば、ニッケル（Ｎｉ））の原子に対して、その原子の拡散を抑制するストッパ膜として機能する。
【００２７】
積層体６がポリシリコン膜とシリコン酸化膜とが交互に積層され、その積層体６上のポリシリコン膜とニッケル膜との固相反応により、シリサイド層４Ｂが形成される。この際、積層体６を構成する複数の導電膜のうち、シリサイド層４Ｂ側の導電膜４Ａは、シリサイド層４Ｂと導電膜４Ａとの間に一層の絶縁膜５Ｃが介在しているのみなので、金属原子の拡散は十分防止されず、導電膜４Ａはシリサイド化し、シリサイド膜４Ａとなる。
【００２８】
その一方で、積層体６を構成する複数の導電膜のうち、ゲート絶縁膜２直上の導電膜３Ａは、例えば、ポリシリコン膜３Ａから構成される。これは、その導電膜３Ａとシリサイド層４Ｂとの間に、複数の絶縁膜５Ａ，５Ｂ，５Ｃが介在しているため、積層体６内を拡散するＮｉ原子数はゲート絶縁膜２側に近づくにつれて徐々に減少し、導電膜３Ａはシリサイド化されないからである。
【００２９】
また、上述のように、積層体６内を拡散するＮｉ原子数はゲート絶縁膜２側に近づくにしたがって徐々に減少するので、積層体６内の複数の導電膜は、シリサイド層４Ｂ側に位置する導電膜ほどＳｉに対するＮｉ（金属）の組成比が高く、ゲート絶縁膜２側に位置する導電膜ほどＳｉに対するＮｉ（金属）の組成比が低くなる。即ち、積層体６内の複数の導電膜毎にＳｉとＮｉとの組成比が異なっている。それゆえ、積層体６内に含まれているポリシリコン膜３Ａとシリサイド膜４Ａとの間の導電膜３Ｂにおいて、導電膜３ＢのＳｉ原子に対するＮｉ原子の組成比は、ポリシリコン膜３Ａ内での組成比以上、シリサイド膜４Ａ内での組成比以下である。尚、ゲート絶縁膜２直上の導電膜３Ａは、ゲート絶縁膜２と接する部分がシリサイド膜とならなければ良く、例えば、図３に示すように、シリサイド層４Ｂ側の一部がシリサイド化されて、積層体６の最下層の導電膜がシリサイド部分４Ｄとポリシリコン部分３Ａとのパーシャル構造となっても良い。
【００３０】
これによって、半導体基板とゲート電極間の仕事関数差は、例えば、シリコン基板と均質なポリシリコン膜とによって決まり、それに基づいて、ＭＩＳトランジスタのしきい値電圧が定義される。よって、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因したしきい値電圧の変動は生じなくなる。それゆえ、ゲート電極が含むシリサイド層の不均一性により、ＭＩＳトランジスタのしきい値電圧が素子毎にばらつくのを抑制できる。
【００３１】
また、ＭＩＳトランジスタのゲート電極１０は、シリサイド層を含んでいるため、ゲート電極１０の低抵抗化もなされている。
【００３２】
本実施形態では、ＭＩＳトランジスタのゲート電極１０を構成している積層体６は、複数の絶縁膜５Ａ，５Ｂ，５Ｃを含んでいるが、Ｎｉ原子（金属原子）の通過を抑制する絶縁膜５Ａ，５Ｂ，５Ｃであっても、絶縁膜５Ａ，５Ｂ，５Ｃの物理膜厚は、例えば、２ｎｍ以下と非常に薄い。そのため、本実施形態のＭＩＳトランジスタの駆動時に、ゲート電極１０に印加された駆動電圧は少ない電位降下で、シリサイド層４Ｂとゲート絶縁膜２上面に形成されたポリシリコン膜３Ａとの間に加わる。それゆえ、ゲート絶縁膜２下の半導体基板１内にチャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体６によってＭＩＳトランジスタの動作が阻害されることはない。
【００３３】
以上のように、本発明の第１の実施形態に係るＭＩＳトランジスタは、そのゲート電極１０が複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃからなるゲート絶縁膜２上の積層体６と、積層体６上のシリサイド層４Ａから構成されている。そして、その積層体６のうちゲート絶縁膜２と接する導電膜３Ａは、シリサイド層４Ａとは異なる材料、例えば、ポリシリコン膜からなっている。
【００３４】
このように、ゲート絶縁膜２上に積層体６を設けることによって、ＭＩＳトランジスタのゲート電極１０はＦＵＳＩ構造とはならず、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因したＭＩＳトランジスタのしきい値電圧の変動を防止することができる。
【００３５】
それゆえ、ＭＩＳトランジスタ及び複数のＭＩＳトランジスタを有する半導体集積回路において、素子毎にしきい値電圧がばらつくのを抑制できる。
【００３６】
したがって、本発明の第１の実施形態によれば、しきい値電圧のばらつきに起因する半導体装置の動作を安定化できる。
【００３７】
（２） 製造方法
図１、図４乃至図７を用いて、本発明の実施形態に係るＭＩＳトランジスタの製造方法について、説明する。尚、ここでは、ＭＩＳトランジスタのチャネル長方向の断面構造のみを図示して、説明する。
【００３８】
はじめに、図４に示すように、半導体基板１（例えば、シリコン基板）上に、ゲート絶縁膜２として、例えば、シリコン酸化膜が、熱酸化法によって形成される。尚、ゲート絶縁膜２はシリコン酸化膜に限定されるものではなく、例えば、シリコン酸化膜とシリコン窒化膜との積層膜や、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ5、Ｌａ２Ｏ３、ＬａＬｉＯ３、ＺｒＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ４などの高誘電体絶縁膜でもよい。
【００３９】
そして、ゲート絶縁膜２上に、複数の導電膜３Ａ，３Ｂ，３Ｃと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが交互に堆積され、積層体６が形成される。複数の導電膜３Ａ，３Ｂ，３Ｃは、例えば、ポリシリコン膜であり、１０ｎｍ〜１５ｎｍ程度の膜厚となるように、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。複数の絶縁膜５Ａ，５Ｂ，５Ｃは、例えば、熱酸化法によって形成されたシリコン酸化膜である。このシリコン酸化膜は、例えば、１ｎｍ〜２ｎｍ程度の膜厚である。尚、複数の絶縁膜５Ａ，５Ｂ，５Ｃは、ポリシリコン膜上に形成された自然酸化膜でも良い。また、積層体６を形成する場合には、導電膜が、ゲート絶縁膜２に直接接触するように形成されることが好ましい。
【００４０】
続いて、図５に示すように、シリコン層８（例えば、ポリシリコン層）が、例えば、ＣＶＤ法を用いて、積層体６上に形成される。
【００４１】
次に、図６に示すように、シリコン層８が所定のゲートパターンとなるように、例えばフォトリソグラフィー技術によってパターニングが施された後、シリコン層８及び積層体６が、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、ゲート加工される。そして、ゲート加工されたシリコン層８をマスクとして、半導体基板１内にソース／ドレイン拡散層７が、例えば、イオン注入法を用いて、形成される。その後、ソース／ドレイン拡散層７内に含まれるイオン不純物がアニールによって活性化され、半導体基板１内に固定化される。
【００４２】
その後、層間絶縁膜５０が、例えば、ＣＶＤ法を用いて、ゲート加工されたシリコン層８及び積層体６を覆うように形成される。層間絶縁膜５０は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法によって、層間絶縁膜５０の上面が、シリコン層８の上面とほぼ一致するように平坦化処理され、シリコン層８の上面が露出する。
【００４３】
続いて、図７に示すように、半導体基板上の全面に、例えば、ニッケル（Ｎｉ）等の金属膜９が、例えば、スパッタ法を用いて形成される。その結果、シリコン層８の上面に金属膜９が形成されることになる。尚、金属膜９はＮｉに限定されず、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）でも良い。
【００４４】
続いて、シリコン層８と金属膜９とに加熱処理を施して、固相反応によるシリサイド化（シリサイド処理）が実行される。これによって、図１に示すように、シリサイド層４Ｂが積層体６上に形成される。尚、シリコン層８と固相反応しなかった金属膜は、シリサイド処理の後、除去される。
【００４５】
このシリサイド処理の際、Ｎｉ原子は、シリコン（Ｓｉ）原子と固相反応（シリサイド反応）を生じつつ、シリコン層８内を移動する。シリサイド層４Ｂと積層体６との界面まで達したＮｉ原子は、積層体６内に拡散する。
【００４６】
積層体６内に含まれる絶縁膜５Ａ，５Ｂ，５Ｃは、Ｎｉ原子の拡散を防止するストッパとして機能する。但し、絶縁膜５Ａ，５Ｂ，５Ｃのそれぞれは、非常に薄い膜厚（１ｎｍ〜２ｎｍ）であるため、１つの絶縁膜（例えば、絶縁膜５Ｃ）のみで、すべてのＮｉ原子の拡散を防止できない。そのため、積層体６に含まれる複数の導電膜のうち、シリサイド層４Ｂ側に形成された導電膜４Ａは、上記のシリサイド処理の際に絶縁膜５Ｃを通過したＮｉ原子と反応し、シリサイド膜４Ａとなる。
【００４７】
このように、絶縁膜５Ａ，５Ｂ，５Ｃのそれぞれは膜厚が非常に薄いため、Ｎｉ原子の一部が絶縁膜を通過し、導電膜（ポリシリコン膜）とシリサイド反応する。しかし、Ｎｉ原子がシリサイド層４Ｂ側からゲート絶縁膜２側へと拡散するにつれ、Ｎｉ原子は複数の絶縁膜５Ａ，５Ｂ，５Ｃによって徐々に捕獲され、それとともに、絶縁膜５Ａ，５Ｂ，５Ｃを通過したＮｉ原子は導電膜（ポリシリコン膜）と順次反応する。そのため、積層体６内をゲート絶縁膜２側へ移動するＮｉ原子数は減少していく。それゆえ、ゲート絶縁膜２側に形成された導電膜３Ａ内に到達するＮｉ原子はほとんどなく、導電膜３Ａの全体がシリサイド膜となることはない。
【００４８】
それゆえ、積層体６に含まれる複数の導電膜のうち、ゲート絶縁膜２側に形成された導電膜３Ａは、積層体６形成時の状態、すなわち、ポリシリコン膜３Ａとなっている。
【００４９】
また、上述のように、Ｎｉ原子がシリサイド層４Ｂ側からゲート絶縁膜２側へと拡散するにしたがって、拡散するＮｉ原子数は徐々に減少していく。それゆえ、積層体６内の複数の導電膜３Ａ，３Ｂ，４Ａ毎に、Ｓｉに対するＮｉの組成比がそれぞれ異なっている。
つまり、複数の導電膜のうち、シリサイド層４Ｂ側の導電膜のＳｉ原子に対するＮｉ原子の組成比は、ゲート絶縁膜２側の導電膜のＳｉ原子に対するＮｉ原子の組成比よりも高くなっている。そのため、導電膜４Ａ（シリサイド膜）と導電膜３Ａ（ポリシリコン膜）との間にある導電膜３ＢのＳｉ原子に対するＮｉ原子の組成比は、導電膜４Ａ内のＮｉ原子の組成比よりも低く、導電膜３Ａ内のＮｉ原子の組成比よりも高くなっている。
【００５０】
尚、図４乃至図７では、積層体６を構成する導電膜及び絶縁膜は、それぞれ３層ずつ形成されているが、それに限定されるものではなく、Ｎｉ原子（メタル原子）がゲート絶縁膜２直上の導電膜（ポリシリコン膜）３Ａまで拡散しない積層数で、複数の導電膜と複数の絶縁膜とが積層されていれば良い。また、ゲート絶縁膜２上の導電膜３Ａは、その全体がシリサイド膜とならなければよい。つまり、その導電膜３Ａのうち、ゲート絶縁膜２と直接接触する部分がシリサイド膜とならなければよく、絶縁膜５Ａと直接接触する部分はシリサイド膜となってもよい。
【００５１】
このように、ゲート電極を形成するためにシリサイド処理を施しても、ゲート絶縁膜２直上にはポリシリコン膜３Ａが残存する。そのため、半導体基板（シリコン基板）１とゲート電極１０との仕事関数差は、シリコン基板１とポリシリコン膜３Ａとによって決まり、シリサイド膜の不均一性に起因して、ＭＩＳトランジスタのしきい値電圧の変動が生じることはない。それゆえ、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因して、ＭＩＳトランジスタのしきい値電圧が素子毎にばらつくのを防止できる。
【００５２】
以上の製造工程によって、本発明の実施形態のＭＩＳトランジスタが形成される。
【００５３】
上述のように、本実施形態では、ＭＩＳトランジスタのゲート電極１０が、複数の導電膜と複数の絶縁膜が交互に積層された積層体６と、シリサイド層４Ｂとから構成されている。積層体６が含んでいる複数の絶縁膜５Ａ，５Ｂ，５Ｃによって、シリサイド層４Ｂを形成する際にゲート電極内を拡散するＮｉ原子（金属原子）は、積層体６内での拡散が妨げられる。そのため、積層体６内のいずれかの絶縁膜又は導電膜で、Ｎｉ原子の拡散は停止し、ゲート電極１０全体がシリサイド化されることがない。
【００５４】
それゆえ、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因して、ＭＩＳトランジスタのしきい値電圧は変動しない。
【００５５】
また、上記の製造方法によって形成されたＭＩＳトランジスタは、積層体６内に複数の絶縁膜５Ａ，５Ｂ，５Ｃを含んでいるが、それらの絶縁膜の膜厚は非常薄い。そのため、形成されたＭＩＳトランジスタの駆動時に、ゲート電極１０に印加した駆動電圧は少ない電位降下で、シリサイド層４Ｂとゲート絶縁膜２上に形成されたポリシリコン膜３Ａとの間に加わる。それゆえ、ゲート絶縁膜２下の半導体基板１内にチャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体６によって、ＭＩＳトランジスタの動作に支障をきたすことはない。
【００５６】
したがって、本発明の第１の実施形態に係るＭＩＳトランジスタの製造方法によれば、動作が安定したＭＩＳトランジスタ及びそれを用いた半導体集積回路を提供できる。
【００５７】
［２］ 第２の実施形態
以下、図８乃至図２０を用いて、本発明の第２の実施形態について説明する。
【００５８】
本発明の第１の実施形態では、１つのＭＩＳトランジスタの構造及びその製造方法について説明した。第１の実施形態で述べたＭＩＳトランジスタは、例えば、ロジック回路やメモリ回路の構成素子として、用いられる。
【００５９】
本発明の第２の実施形態は、上記のＭＩＳトランジスタを、不揮発性半導体メモリ、例えば、フラッシュメモリの構成素子として用いた例について、説明する。
【００６０】
図８は、フラッシュメモリの全体構成を示す概略図である。
【００６１】
図８に示すように、フラッシュメモリは、主に、メモリセルアレイ領域１００とその周囲の周辺回路領域２００とから構成され、それらは同一のチップ（半導体基板）上に設けられている。
【００６２】
メモリセルアレイ領域１００内には、複数のメモリセル及び複数の選択トランジスタが、設けられている。メモリセルは記憶素子として機能し、選択トランジスタはデータの書き込み／読み出し選択されたメモリセルに対するスイッチ素子として機能する。
【００６３】
周辺回路領域２００内には、ワード線・選択ゲート線ドライバ２１０、センスアンプ回路２２０及び制御回路２３０が設けられる。これらの回路２１０，２２０，２３０は、複数のＭＩＳトランジスタ（以下、周辺トランジスタとも呼ぶ）によって構成されている。周辺トランジスタは、その回路及び素子の機能に応じて、低耐圧系ＭＩＳトランジスタと高耐圧系ＭＩＳトランジスタとに区分されている。図１乃至図３で述べたＭＩＳトランジスタは、低耐圧系及び高耐圧系ＭＩＳトランジスタとして用いられる。
【００６４】
（１） 構造
図９乃至図１３を用いて、本発明の実施形態の実施例に係るフラッシュメモリの構造について、説明する。
【００６５】
図９は、本発明の第２の実施形態に係るフラッシュメモリの平面構造を示している。
【００６６】
図９に示すように、メモリセルアレイ領域１００の表面領域は、複数のアクティブ領域ＡＡと複数の素子分離領域ＳＴＩとから構成されている。アクティブ領域ＡＡ及び素子分離領域ＳＴＩはＹ方向に延在し、１つのアクティブ領域ＡＡは２つの素子分離領域ＳＴＩに挟み込まれている。
【００６７】
複数のワード線ＷＬはＸ方向に延在し、アクティブ領域ＡＡと交差している。複数のメモリセルＭＣは、ワード線ＷＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。選択ゲート線ＳＧＬもワード線ＷＬと同様にＸ方向に延び、選択トランジスタＳＴは選択ゲート線ＳＧＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。
【００６８】
アクティブ領域ＡＡ内には、メモリセルＭＣ及び選択トランジスタＳＴのソース／ドレイン拡散層（図示せず）が設けられている。ソース／ドレイン拡散層は、Ｙ方向に互いに隣接するメモリセルＭＣ及び選択トランジスタＳＴによって共有され、これによって、複数のメモリセルＭＣと選択トランジスタＳＴはＹ方向に直列接続されている。また、Ｙ方向に互いに隣接する２つの選択トランジスタＳＴのソース／ドレイン拡散層上には、コンタクト８０Ｃが設けられ、１つのコンタクトプラグ８０Ｃが２つの選択トランジスタＳＴで共有される。
【００６９】
以下、本実施形態においては、メモリセルアレイ領域１００のうち、メモリセルが配置（形成）される領域をメモリセル形成領域１０１と呼び、選択トランジスタが配置（形成）される領域を選択ゲート領域１０２と呼ぶ。
【００７０】
周辺回路領域２００内には、周辺トランジスタとして、複数の高耐圧系ＭＩＳトランジスタＨＶＴｒと複数の低耐圧系ＭＩＳトランジスタＬＶＴｒとが設けられている。本実施形態においては、説明の簡単化のため、高耐圧系ＭＩＳトランジスタＨＶＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとをそれぞれ１つずつ図示している。以下では、本実施形態において、周辺回路領域２００のうち、高耐圧系ＭＩＳトランジスタが配置（形成）される領域を高耐圧領域２０１と呼び、低耐圧系ＭＩＳトランジスタが配置（形成）される領域を低耐圧領域２０２と呼ぶ。
【００７１】
高耐圧及び低耐圧領域２０１，２０２はそれぞれ素子分離領域ＳＴＩに取り囲まれ、互いに電気的に分離されたアクティブ領域ＡＡＬ，ＡＡＨがそれぞれ設けられる。
【００７２】
周辺トランジスタＨＶＴｒ，ＬＶＴｒのゲート電極１０１，１０２はアクティブ領域ＡＡＨ，ＡＡＬをまたがるようにＸ方向に延び、素子分離領域ＳＴＩＨ，ＳＴＩＬ上まで引き出されている。その引き出された箇所において、コンタクト８２Ａ，８２Ｂがゲート電極１０１，１０２上にそれぞれ設けられる。また、アクティブ領域ＡＡＨ，ＡＡＬ内には、ソース／ドレイン拡散層７１，７２が設けられている。また、コンタクト８０Ａ，８０Ｂがソース／ドレイン拡散層７１，７２上に接続されている。
【００７３】
図１０は、図９中のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線にそれぞれ沿う断面構造を図示している。
【００７４】
図１０に示すように、メモリセル形成領域１０１内に設けられたメモリセルＭＣは、例えば、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のＭＩＳトランジスタである。
【００７５】
メモリセルＭＣのゲート構造は、半導体基板１表面上のゲート絶縁膜２０Ａ上に記憶層２１Ａが設けられ、この記憶層２１Ａとゲート電極４Ｂ３との間に中間絶縁膜２２Ａが設けられた構造となっている。そして、メモリセルＭＣは、ソース／ドレイン拡散層２７Ａを有し、この拡散層２７ＡはＹ方向（チャネル長方向）に隣接するメモリセルＭＣで共有されている。
【００７６】
ゲート絶縁膜（第１のゲート絶縁膜）２０Ａは、例えば、膜厚が４ｎｍ程度のシリコン酸化膜であり、記憶層２１Ａへの電荷注入の際にトンネル絶縁膜として機能する。また、ゲート絶縁膜２１Ａに、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造を有するＯＮＯ膜や、ゲート絶縁膜２０Ａ中にゲルマニウム（Ｇｅ）等の注入アシスト準位を含む層をトンネル膜の両界面に位置させた膜を用いることにより、ゲート絶縁膜の信頼性を向上でき、さらには、書き込み／消去特性を向上できる。以下では、ゲート絶縁膜２０Ａのことを、トンネル絶縁膜２０Ａと呼ぶ。
【００７７】
記憶層２１Ａは、メモリセルＭＣがＭＯＮＯＳ構造のＭＩＳトランジスタである場合には、電荷捕獲機能を有する、すなわち、電荷捕獲準位を多く含む膜が用いられ、例えば、シリコン窒化膜などの絶縁膜である。記憶層２１Ａがシリコン窒化膜である場合、その膜厚は３ｎｍ〜１０ｎｍ程度である。
【００７８】
中間絶縁膜２２Ａは、ゲート電極４Ｂ３に電圧が印加された際に、記憶層２１Ａに捕獲された電荷がゲート電極４Ｂ３に放出されるのを阻止する。以下、このような機能を有する中間絶縁膜２２Ａのことを、ブロック絶縁膜２２Ａと呼ぶ。ブロック絶縁膜２２Ａは、例えば、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ5、Ｌａ２Ｏ３、ＬａＬｉＯ３、ＺｒＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ４などの高誘電体膜である。さらには、これらの複合膜や、これらの膜とＳｉＮ膜又はＳｉＯ２膜との積層膜でも良い。ブロック絶縁膜２２Ａがアルミナ膜である場合、その膜厚は、例えば、１０ｎｍ〜３０ｎｍ程度である。
【００７９】
また、図１１、図１２及び図１３は、図７中のＤ−Ｄ線に沿う断面構造の一例を、それぞれ図示している。メモリセルＭＣは、図１１乃至図１３のうち、いずれか１つのＸ方向（チャネル幅方向）に沿う断面構造を有している。
【００８０】
記憶層２１Ａは、例えば、図１１、図１２又は図１３に示すように、Ｘ方向（チャネル幅方向）において、素子分離領域ＳＴＩ内に埋め込まれた素子分離絶縁膜５１によって、電気的に分離されている。尚、記憶層２１ＡのＸ方向の断面構造は、図１１乃至図１３に示す例に限定されるものではない。例えば、記憶層２１Ａが絶縁膜であれば、それをＸ方向に隣接するメモリセルＭＣ間で分離する必要はなく、記憶層２１Ａがアクティブ領域ＡＡ上及び素子分離領域ＳＴＩ上をＸ方向に延在する構造であってもよい。
【００８１】
ブロック絶縁膜２２Ａは、図１１に示すように、記憶層２１Ａ上及び素子分離絶縁膜５１上をＸ方向に延在していてもよい。また、図１２に示すように、素子分離絶縁膜５１の構造が、その上面が、記憶層２１Ａの上面より低く、且つ、記憶層２１Ａの下面より高い位置まで落とし込まれる構造である場合、ブロック絶縁膜２２Ａは、記憶層２１ＡのＸ方向の側面を覆う構造となってもよい。或いは、図１３に示すように、ブロック絶縁膜２２Ａは、素子分離絶縁膜５１によって、Ｘ方向に隣接するメモリセルＭＣ毎に分離されてもよい。
【００８２】
ゲート電極（第１のゲート電極）４Ｂ３は、図１１、図１２又は図１３に示すようにＸ方向に延在し、Ｘ方向に隣接する複数のメモリセルＭＣで共有され、ワード線ＷＬとして機能する。ゲート電極４Ｂ３は、例えば、シリサイド層（第１のシリサイド層）の単層構造から構成され、ＦＵＳＩ構造を有している。シリサイド層４Ｂ３は、例えば、ＮｉＳｉ２層から構成されているが、これに限定されるものではなく、他のシリサイド材から構成されても良い。
【００８３】
図１０に示される選択ゲート形成領域１０２内に設けられる選択トランジスタＳＴは、例えば、次のような構成を有している。選択トランジスタＳＴのゲート構造は、半導体基板１表面上のゲート絶縁膜２０Ｂと、ゲート絶縁膜２０Ｂ上の中間絶縁膜２２Ｂと、中間絶縁膜２２Ｂ上のゲート電極４Ｂ４とから構成されている。また、選択トランジスタＳＴは、半導体基板１内に設けられたソース／ドレイン拡散層２７Ｂ，２７Ｃを有している。ソース／ドレイン拡散層２７Ｂは、Ｙ方向に隣接するメモリセルＭＣと共有され、それによって、選択トランジスタＳＴはメモリセルＭＣと直列接続される。ソース／ドレイン拡散層２７Ｃは、層間絶縁膜５０内に埋めこまれたコンタクト８０Ｃと接続され、このコンタクト８０Ｃを介して配線層８１Ｃに接続される。
【００８４】
選択ゲート形成領域１０２内の半導体基板１上に設けられた絶縁膜２０Ｂの膜厚は、メモリセルＭＣのトンネル絶縁膜２０Ａの膜厚より厚く、例えば、７ｎｍ程度である。中間絶縁膜２２Ｂはゲート絶縁膜２０Ｂ上に設けられている。中間絶縁膜２２Ｂは、メモリセルＭＣのブロック絶縁膜２２Ａと同時に形成されるため、ブロック絶縁膜２２Ａと同一構成であり、例えば、１０ｎｍ〜３０ｎｍ程度のアルミナ膜である。
【００８５】
本実施形態では、絶縁膜２０Ｂと中間絶縁膜２２Ｂとが、選択トランジスタＳＴのゲート絶縁膜として機能する。従来では、ドレイン−ソース間耐圧及びゲート耐圧の確保のため、選択トランジスタＳＴのゲート長は、メモリセルＭＣのゲート長よりも大きくされている。しかし、本実施形態では、ゲート絶縁膜を十分厚くできるため、ドレイン−ソース間耐圧及びゲート耐圧が十分確保され、選択トランジスタＳＴのゲート長を小さくできる。
【００８６】
選択トランジスタＳＴのゲート電極４Ｂ４はＸ方向に延在している。ゲート電極４Ｂ４は、Ｘ方向に隣接する複数の選択トランジスタＳＴで共有され、選択ゲート線ＳＧＬとして機能する。選択ゲート線ＳＧＬとしてのゲート電極４Ｂ４は、ゲート電極４Ｂ３と同時に形成されるため、ワード線ＷＬと同一の構成となっている。
【００８７】
また、本実施形態において、選択トランジスタＳＴは、絶縁膜からなる記憶層２１Ａが設けられず、ブロック絶縁膜２２Ａと同一構成の中間絶縁膜２２Ｂが、ゲート絶縁膜２０Ｂとゲート電極４Ｂ４との間に介在するのみである。それゆえ、本実施形態の選択トランジスタＳＴでは、そのゲート電極４Ｂ４に電圧を印加しても、記憶層２１Ａに電荷が注入されることはなく、記憶層の電荷捕獲に起因する選択トランジスタＳＴのしきい値電圧の変動は生じない。但し、選択トランジスタＳＴの閾値電圧の変動特性が設計上許容される範囲内であれば、ゲート絶縁膜２０Ｂとブロック絶縁膜２２Ａとの間に、記憶層と同一構成の膜があってもよい。
【００８８】
図１０に示される高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒは、ほぼ同一の構造を有している。高耐圧／低耐圧ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒは、半導体基板１内の２つのソース／ドレイン拡散層７１，７２と、２つのソース／ドレイン拡散層７１，７２間の半導体基板１表面に設けられたゲート絶縁膜２１，２２と、ゲート絶縁膜２１上のゲート電極１０１，１０２とを、それぞれ有している。ソース／ドレイン拡散層７１，７２は、層間絶縁膜５０内のコンタクト８０Ａ，８０Ｂを介して、配線層８１Ａ，８１Ｂに接続されている。
【００８９】
高耐圧領域２０１内に設けられる高耐圧系ＭＩＳトランジスタＨＶＴｒは、例えば、書き込み電圧などの高電圧の転送を担う。そのため、そのゲート絶縁膜２１の膜厚は、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２２の膜厚よりもさらに厚くされ、それによって、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート耐圧が確保されている。例えば、ゲート絶縁膜２１の膜厚は、３０ｎｍ以上、５０ｎｍ以下程度である。
【００９０】
低耐圧領域２０２内に設けられる低耐圧系ＭＩＳトランジスタＬＶＴｒは、例えば、ロジック回路のスイッチ素子として機能する。低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２２の膜厚は、例えば、６ｎｍ〜９ｎｍ程度である。また、高耐圧系及び低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート長は、ドレイン−ソース間耐圧の確保のため、選択トランジスタＳＴやメモリセルＭＣのゲート長よりも大きくされている。
【００９１】
高耐圧系及び低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート電極１０１，１０２は、ゲート絶縁膜２１，２２上の積層体６１，６２と、積層体６１，６２上のシリサイド層４Ｂ１，４Ｂ２とからそれぞれ構成されている。尚、図１０において、積層体６１は、２つの絶縁膜５Ａ１，５Ｂ１と２つの導電膜３Ａ１，４Ａ１とから構成されているが、この積層数に限定されるものではない。積層体６２についても同様である。また、積層体６１と積層体６２の積層数は、製造工程の簡略化の観点から同じであることが好ましい。
【００９２】
積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２直上の導電膜３Ａ１，３Ａ２は、例えば、ポリシリコン膜である。また、シリサイド層４Ｂ１，４Ｂ２側の導電膜４Ａ１，４Ａ２は、例えば、シリサイド膜である。
【００９３】
積層体６１，６２内の絶縁膜５Ａ１，５Ｂ１，５Ａ２，５Ｂ２は、例えば、１ｎｍ〜２ｎｍ程度の膜厚を有し、シリサイド処理時に金属原子（Ｎｉ原子）が積層体６１，６２内全体に拡散するのを抑制する。
【００９４】
このように、周辺回路領域２００内に設けられた周辺トランジスタＨＶＴｒ，ＬＶＴｒは、第１の実施形態で述べたＭＩＳトランジスタと同様に、シリサイド層（第２のシリサイド層）４Ｂ１，４Ｂ２とゲート絶縁膜２１，２２との間に、複数の導電膜と複数の絶縁膜が交互に積層された積層体６１，６２を有している。
【００９５】
フラッシュメモリにおいては、製造工程の簡略化のため、メモリセルアレイ領域１００と周辺回路領域２００とで、製造工程の共通化がなされている。そのため、ワード線ＷＬの低抵抗化のためのメモリセルＭＣのゲート電極４Ｂ３のシリサイド処理の際に、高耐圧系及び低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート電極もシリサイド処理が施される。
【００９６】
しかし、本実施形態では、シリサイド処理を実行しても、メモリセルＭＣのゲート電極４Ｂ３はＦＵＳＩ構造となるが、高耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒなどのＭＩＳトランジスタは、積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２はシリサイド化されず、例えば、ポリシリコン膜となる。そのため、ゲート電極１０１，１０２と半導体基板１との仕事関数差は、ポリシリコン膜とシリコン基板とによって決まり、その仕事関数差によって、周辺トランジスタＨＶＴｒ，ＬＶＴｒのしきい値電圧が定義される。
【００９７】
それゆえ、第１の実施形態と同様に、周辺トランジスタ（ＭＩＳトランジスタ）ＨＶＴｒ，ＬＶＴｒは、ゲート電極１０１，１０２が含むシリサイド層の不均一性に起因して、素子毎にしきい値電圧がばらつくのを抑制できる。
【００９８】
尚、第１の実施形態と同様に、積層体６１，６２内に含まれる絶縁膜は非常に薄い。そのため、ゲート電極１０１，１０２に印加された駆動電圧は少ない電位降下で、シリサイド層４Ｂ１，４Ｂ２とゲート絶縁膜上に形成されたポリシリコン膜３Ａ１，３Ａ２との間に加わる。それゆえ、ゲート絶縁膜２１，２２直下の半導体基板１内に、チャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体６をゲート絶縁膜２１，２２上に設けても、周辺トランジスタＨＶＴｒ，ＬＶＴｒを正常に駆動させることができる。
【００９９】
したがって、本発明の第２の実施形態によれば、フラッシュメモリの動作を安定化できる。
【０１００】
（２） 製造方法
（２−１） 製造方法１
図１０、図１４乃至図１９を用いて、本発明の第２の実施形態に係るフラッシュメモリの製造方法について説明する。尚、以下では、主に、メモリセルアレイ領域１００及び周辺回路領域２００のＹ方向に沿う断面構造を用いて、各製造工程について説明し、必要に応じて、Ｘ方向に沿う断面の製造工程について説明する。
【０１０１】
はじめに、図１４に示すように、周辺回路領域２００において、高耐圧領域２０１内において、例えば、ＲＩＥ（Reactive Ion Etching）法によって、半導体基板１がエッチングされ、凹部が半導体基板１内に形成される。即ち、高耐圧領域２０１の半導体基板１表面が、メモリセルアレイ領域１００及び低耐圧領域２０２の半導体基板１表面よりも低くなる。
【０１０２】
そして、半導体基板１表面に犠牲酸化膜（図示せず）が形成された後、メモリセルアレイ領域１００内及び周辺回路領域２００内の高耐圧／低耐圧領域２０１，２０２に対し、例えば、それぞれ異なるドーズ量のイオン注入が実行され、各素子形成領域に対応した不純物濃度のウェル領域（図示せず）がそれぞれ形成される。
【０１０３】
犠牲酸化膜が剥離された後、半導体基板１に対して、例えば、熱酸化処理が施され、半導体基板１表面に３０〜５０ｎｍ程度の絶縁膜（例えば、シリコン酸化膜）が形成される。このシリコン酸化膜は、例えば、フォトリソグラフィー技術及びＲＩＥ法によって、メモリセルアレイ領域１００内及び低耐圧領域２０２内では除去され、高耐圧領域２０１内の凹部内（半導体基板１表面）にのみ残存される。高耐圧領域２０１内に残存したシリコン酸化膜２１は、高耐圧系ＭＩＳトランジスタのゲート絶縁膜となる。
【０１０４】
続いて、半導体基板１表面に対し、例えば、熱酸化処理が再び実行され、メモリセルアレイ領域１００内及び低耐圧領域２０２内の半導体基板１表面にシリコン酸化膜２２が形成される。シリコン酸化膜２２は、低耐圧系ＭＩＳトランジスタのゲート絶縁膜となり、その膜厚は、６ｎｍ程度である。尚、各領域間の段差を緩和するため、シリコン酸化膜２１の上端とシリコン酸化膜２２の上端とがほぼ一致するように、高耐圧領域２０１内に凹部が形成されることが好ましい。
【０１０５】
そして、複数の導電膜３Ａ１〜３Ａ３，３Ｂ１〜３Ｂ３，３Ｃ１〜３Ｃ３と複数の絶縁膜５Ａ１〜５Ａ３，５Ｂ１〜５Ｂ３，５Ｃ１〜５Ｃ３が、メモリセルアレイ領域１００及び周辺回路領域２００内のシリコン酸化膜２１，２２上に交互に積層され、積層体６１〜６３が各領域１００，２００内に形成される。導電膜３Ａ１〜３Ａ３，３Ｂ１〜３Ｂ３，３Ｃ１〜３Ｃ３はポリシリコン膜であり、例えば、ＣＶＤ法を用いて、１０ｎｍ〜１５ｎｍ程度の膜厚となるように形成される。また、絶縁膜５Ａ１〜５Ａ３，５Ｂ１〜５Ｂ３，５Ｃ１〜５Ｃ３は、例えば、熱酸化法によって、１ｎｍ〜２ｎｍ程度の膜厚となるように、形成される。尚、絶縁膜５Ａ１〜５Ａ３，５Ｂ１〜５Ｂ３，５Ｃ１〜５Ｃ３は、ポリシリコン膜上に形成された自然酸化膜でも良い。
【０１０６】
この後、例えば、メモリセルアレイ領域１００及び周辺回路領域２００に対して、フォトリソグラフィー技術によってパターニングが施され、メモリセルアレイ領域１００内に形成された積層体６３及び絶縁膜２２が、例えば、ＲＩＥ法によって、除去される。
そして、図１５に示すように、メモリセルアレイ領域１００内の半導体基板１表面に、ゲート絶縁膜２０が、例えば、熱酸化法によって、形成される。このゲート絶縁膜２０は、例えば、膜厚が４ｎｍ程度のシリコン酸化膜であり、メモリセルのトンネル絶縁膜となる。ゲート絶縁膜２０は、ＯＮＯ膜や、ゲルマニウム（Ｇｅ）等の注入アシスト準位を含む層をトンネル膜の両界面に位置させた絶縁膜を用いてもよい。
【０１０７】
そのゲート絶縁膜２０上に、記憶層２１Ａが、例えば、ＣＶＤ法により、４ｎｍ〜６ｎｍ程度の膜厚となるように形成される。記憶層２１Ａには、例えば、電荷捕獲準位を多く含むシリコン窒化膜が用いられる。そして、記憶層２１Ａは、フォトリソグラフィー技術及びＲＩＥ法を用いて、メモリセル形成領域１０１内にのみ残存するように、エッチングされ、選択ゲート形成領域１０２の記憶層は除去される。
【０１０８】
ここで、図９に示されるメモリセルのＤ−Ｄ線に沿う断面構造が図１１に示す構造となる場合には、記憶層２１Ａの形成後に、フォトリソグラフィー技術及びＲＩＥ法により、半導体基板１内に溝が形成される。その溝内に素子分離絶縁膜５１が埋め込まれ、アクティブ領域と素子分離領域とが形成される。この素子分離絶縁膜５１によって、Ｘ方向に隣接するアクティブ領域ＡＡが電気的に分離される。
【０１０９】
尚、レジストマスクではなくハードマスクを用いて、半導体基板１内に溝を形成しても良い。この場合、記憶層２１Ａとのエッチングの選択比を確保するため、記憶層２１Ａとは材質の異なる第１ハードマスク（図示せず）が記憶層２１Ａ上に成膜され、この第１ハードマスク上に、さらに、第１ハードマスクの材質と異なる第２ハードマスクが形成される。第１ハードマスクは、例えば、シリコン酸化膜などであり、第２ハードマスクは、アモルファスシリコン、或いは、シリコン窒化膜などである。
形成された溝内に素子分離絶縁膜５１が埋め込まれ、ハードマスクをストッパとして、ＣＭＰ法による平坦化処理を素子分離絶縁膜５１に対して行う。その後、素子分離絶縁膜５１の上面の高さが記憶層２１Ａの上面の高さと一致するように、素子分離絶縁膜５１に対して、エッチバックを施す。そして、記憶層２１Ａ上に残存したハードマスクが剥離される。以上によっても、素子分離絶縁膜５１によるＸ方向に隣接するアクティブ領域ＡＡ間の電気的な分離がなされる。
【０１１０】
また、図９に示されるメモリセルのＤ−Ｄ線に沿う断面構造が図１２に示す構造となる場合には、素子分離絶縁膜５１の形成後に、メモリセル形成領域１０１内の素子分離絶縁膜５１の上面が、記憶層２１Ａの上面より低く、且つ、記憶層２１Ａの下面より高くなるように、例えば、ＲＩＥ法を用いて、素子分離絶縁膜５１がエッチングされる。
【０１１１】
続いて、中間絶縁膜２２及び第１シリコン層（例えば、ポリシリコン層）２３が、例えば、ＣＶＤ法を用いて、メモリセルアレイ領域１００内に順次形成される。
【０１１２】
メモリセル形成領域１０１内においては、記憶層２１Ａ上に、中間絶縁膜２２が形成される。中間絶縁膜２２は、例えば、膜厚が１０ｎｍ〜３０ｎｍ程度のアルミナ（Ａｌ２Ｏ３）膜である。この中間絶縁膜２２は、メモリセルのブロック絶縁膜として機能する。尚、中間絶縁膜２２は、アルミナ膜に限定されるものではなく、ＨｆＯ２など他の高誘電体絶縁材料や、シリコン窒化膜、シリコン酸化膜などの絶縁膜の単層膜や、ＯＮＯ膜など絶縁膜の積層膜でもよい。一方、セレクトゲート形成領域１０２においては、上記のように、記憶層が除去されているため、中間絶縁膜２２がゲート絶縁膜２０と直接接触した構造となっている。
この際、周辺回路領域２００においては、積層体６１，６２上に、記憶層２１Ａと同一構成の絶縁膜２１、中間絶縁膜２２及び第１シリコン層２３が形成される。
尚、選択ゲート形成領域１０２内の記憶層の除去の際に、その領域１０２内の絶縁膜２０を同時に除去し、その絶縁膜２０よりも膜厚が厚い絶縁膜を新たに形成しても良い。また、本実施形態では、選択ゲート形成領域１０２内の記憶層は除去したが、それに限定されるものではなく、選択ゲート形成領域１０２内に記憶層を残存させても良い。
【０１１３】
次に、図１６に示すように、高耐圧／低耐圧領域２０１，２０２において、第１シリコン層２３、中間絶縁膜２２及び記憶層２１が、例えば、フォトリソグラフィー技術及びＲＩＥ法を用いて、積層体６１，６２上から除去される。この際、例えば、積層体６１，６２の最上端に形成された酸化膜（自然酸化膜）は非常に薄いため除去され、これとともに、その酸化膜の直下に設けられた導電膜（ポリシリコン膜）３Ｃ１，３Ｃ２もエッチングされ、薄くなる。この膜厚の減少分を考慮するとともに、積層体６１，６２の上端とメモリセル形成領域１０１内の第１シリコン層２３の上端とがほぼ一致する高さとなるように、積層体６１，６２が形成されることが好ましい。これは、メモリセルアレイ領域１００上端と周辺回路領域２００上端との段差に起因して、製造工程における加工難度が高くなってしまうのを、抑制するためである。
【０１１４】
次に、第１シリコン層２３及び積層体６１，６２上に、第２シリコン層２５が形成される。尚、第１シリコン層２３は形成せずとも良い。即ち、中間絶縁膜２２が形成された後、積層体６１，６２上の中間絶縁膜２２のみを除去し、その後、メモリセルアレイ領域１００内及び周辺回路領域２００内に、第２シリコン層２５を形成してもよい。その結果、第１シリコン層２３の形成工程を省略することも可能となる。
【０１１５】
続いて、図１７に示すように、例えば、シリコン窒化膜からなるマスク層２６をハードマスクとして、メモリセルＭＣ、選択トランジスタＳＴ、高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒがそれぞれ所定のパターンのゲートサイズとなるように、フォトリソグラフィー技術及びＲＩＥ法を用いて、メモリセルアレイ領域１００内及び周辺回路領域２００内にそれぞれ形成された導電膜及び絶縁膜が、ゲート加工される。
【０１１６】
そして、ゲート加工された第１、第２シリコン層２３，２５及び積層体６１，６２をマスクとして、ソース／ドレイン拡散層２７Ａ，２７Ｂ，２７Ｃ，７１，７２が、半導体基板１内に形成される。この後、ソース／ドレイン拡散層２７Ａ，２７Ｂ，２７Ｃ，７１，７２内に含まれる不純物イオンが、アニールによって活性化され、半導体基板１内に固定化される。
【０１１７】
ソース／ドレイン拡散層を形成した後、層間絶縁膜５０が、メモリセルＭＣ、各トランジスタＳＴ，ＨＶＴｒ，ＬＶＴｒのゲートを覆うように、例えば、ＣＶＤ法によって形成される。
【０１１８】
次に、マスク層２６をストッパとして、ＣＭＰ法による平坦化処理が施される。ここで、メモリセル形成領域１０１上端と選択ゲート形成領域１０２上端との間に段差が生じているが、この段差は、記憶層２１Ａの膜厚分（４ｎｍ〜６ｎｍ程度）である。そのため、選択ゲート形成領域１０２のマスク層の上部が削られ、メモリセル形成領域１０１上端と選択ゲート形成領域１０２上端はほぼ同じ高さになり、メモリセルアレイ領域１００の上端は平坦になる。
【０１１９】
続いて、マスク層２６を剥離し、図１８に示すように、第２シリコン層２５の上面が露出される。そして、第２シリコン層２５上に、金属膜、例えば、Ｎｉ膜（金属膜）４５がスパッタ法を用いて形成される。これと同時に、周辺回路２００においては、第２シリコン層２５上に、Ｎｉ膜４５が形成される。
【０１２０】
そして、加熱によるシリサイド処理が実行される。これによって、メモリセルアレイ領域１００では、Ｎｉ膜２４に含まれるＮｉ原子が第１及び第２シリコン層２３，２５内に拡散し、周辺回路領域２００では、高耐圧／低耐圧領域２０１，２０２内のそれぞれに形成された第２シリコン層２５及び積層体６１，６２内に、Ｎｉ原子が拡散する。尚、第２シリコン層２５上に形成される金属膜は、Ｎｉ膜に限定されず、加熱処理によって、ポリシリコンとの間にシリサイドを形成する金属材料であれば、ＣｏやＴｉなど、他の材料でも良い。尚、シリコン層及び導電膜と固相反応しなかった金属膜は、シリサイド処理の後、除去される。
【０１２１】
上記の加熱処理によって、図１９に示すように、中間絶縁膜２２上のポリシリコン層全体がシリサイド化され、メモリセルアレイ領域１００内では、シリサイド（ＮｉＳｉ２）層４Ｂ３が形成される。これによって、メモリセルのゲート電極は、低抵抗化のため、ＦＵＳＩ構造のゲート電極とすることができる。同様に、選択トランジスタのゲート電極もシリサイド層４Ｂ４となる。
【０１２２】
一方、周辺回路領域２００内では、積層体６１，６２のうち、Ｎｉ膜と直接接触した導電膜（ポリシリコン膜）がシリサイド化され、シリサイド膜４Ｂ１，４Ｂ２となる。また、絶縁膜５Ａ１，５Ａ２，５Ｂ１，５Ｂ２が１ｎｍ〜２ｎｍ程度と薄いため、Ｎｉ原子は、絶縁膜５Ａ１，５Ａ２，５Ｂ１，５Ｂ２を通過して、積層体６１，６２内を拡散する。
【０１２３】
Ｎｉ原子が積層体６１，６２内を拡散する際、第１の実施形態と同様に、Ｎｉ原子に対して絶縁膜５Ａ１，５Ａ２，５Ｂ１，５Ｂ２がストッパとして機能するため、Ｎｉ原子がシリサイド層４Ｂ１，４Ｂ２側からゲート絶縁膜２１，２２側へ移動するにつれて、拡散するＮｉ原子数は徐々に減少する。そのため、積層体６１，６２内に含まれている複数の導電膜（ポリシリコン膜）毎に、Ｓｉ原子に対するＮｉ原子の組成比が異なってシリサイド化されていき、積層体６１，６２内に含まれている複数の導電膜の全てがシリサイド膜とはならない。それゆえ、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２は、ポリシリコン膜とすることができる。尚、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２がシリサイド化しないように、導電膜及び絶縁膜の積層数を考慮して積層体６１及び６２を形成することが好ましい。
【０１２４】
これによって、メモリセル形成領域１０１内には、シリサイド層（ゲート電極）４Ｂ３、ブロック絶縁膜（中間絶縁膜）２２Ａ及び記憶層２１Ａが、トンネル絶縁膜２０Ａ上に形成される。また、選択ゲート形成領域１０２内には、所定のゲートサイズとなる、シリサイド層（ゲート電極）４Ｂ４及びブロック絶縁膜と同一構成の中間絶縁膜２２Ｂとが、トンネル絶縁膜２０Ａと同一構成の絶縁膜２０Ｂ上に形成される。本実施形態においては、選択トランジスタＳＴにおいて、中間絶縁膜２２Ｂと絶縁膜２０Ｂとがゲート絶縁膜として機能する。
【０１２５】
高耐圧及び低耐圧領域２０１，２０２内には、シリサイド層４Ｂ１，４Ｂ２及び積層体６１，６２が、ゲート絶縁膜２１，２２上に形成される。尚、上述のように、積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２はポリシリコン膜となっている。
【０１２６】
続いて、図１０に示すように、絶縁層５０上に、絶縁層５５が形成される。そして、メモリセルアレイ領域１００において、ソース／ドレイン拡散層２７Ｃと接触するように、コンタクト８０Ｃが絶縁層５０，５５内に埋め込まれる。そして、コンタクト８０Ｃと電気的に接続されるように、配線層８１Ｃが絶縁層５０，５５上に形成される。これと同時に、周辺回路２００内の高耐圧領域２０１及び低耐圧領域２０２において、コンタクト８０Ａ，８０Ｂが、ソース／ドレイン拡散層７１，７２にそれぞれ直接接触するように、絶縁層５０内に埋め込まれる。さらに、配線層８１Ａ，８１Ｂが、コンタクト８０Ａ，８０Ｂに電気的に接続されるように、絶縁層５０，５５上に形成される。
【０１２７】
以上の製造工程によって、本発明の第２の実施形態に係るフラッシュメモリが完成する。
【０１２８】
本発明の第２の実施形態では、ＭＩＳトランジスタ（周辺トランジスタ）が設けられる領域２００内において、ゲート絶縁膜２１，２２上に、複数の導電膜と複数の絶縁膜とが交互に積層された積層体６１，６２が形成される。この積層体６１，６２上のシリコン層と金属膜（Ｎｉ膜）がシリサイド処理される。
【０１２９】
シリコン層とＮｉ膜との固相反応によってシリサイド層が形成される際に、Ｎｉ原子はシリコン層内を拡散するとともに、積層体６１，６２内へも拡散する。Ｎｉ原子は積層体６１，６２内が含んでいる複数の絶縁膜によって拡散が妨げられる。
【０１３０】
これによって、シリサイド層４Ｂ１，４Ｂ２と積層体６１，６２とからなるＭＩＳトランジスタのゲート電極１０１，１０２は、積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２１，２２直上の導電膜がシリサイド化するのを防止できる。そのため、ＭＩＳトランジスタは、ゲート絶縁膜２直上のシリサイド層の不均一性に起因して、しきい値電圧が変動しない。
【０１３１】
それゆえ、ＭＩＳトランジスタのしきい値電圧は、素子毎にばらつかない。
【０１３２】
積層体６１，６２は、複数の絶縁膜５Ａ１，５Ｂ１，５Ａ２，５Ｂ２も含んでいるが、これらの膜は非常に薄い。そのため、周辺トランジスタのゲート電極１０１，１０２に印加された駆動電圧は少ない電位降下で、シリサイド層４Ｂ１，４Ｂ２とゲート絶縁膜２１，２２上面に形成されたポリシリコン膜３Ａ１，３Ａ２との間に加わる。それゆえ、ゲート絶縁膜２１，２２直下の半導体基板１内にチャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体をゲート絶縁膜２１，２２上に設けても、周辺トランジスタＨＶＴｒ，ＬＶＴｒの動作に支障をきたすことはない。
【０１３３】
また、本実施形態では、周辺トランジスタＨＶＬｒ，ＬＶＴｒのゲート電極１０１，１０２に積層体６１，６２を設けることにより、記憶層及びブロック絶縁膜の有無に起因するメモリセルアレイ領域１００上端と周辺回路領域２００上端との間の段差を緩和できる。それゆえ、その段差に起因して、製造工程の加工難度が高くなるのを抑制できる。
【０１３４】
したがって、本発明の第２の実施形態に係るフラッシュメモリの製造方法によれば、動作の安定化を図ったフラッシュメモリを提供できる。
【０１３５】
（２−２） 製造方法２
本発明の第２の実施形態において、メモリセルのＤ−Ｄ線に沿う断面構造が、図１３に示す構造の場合の製造方法について、説明する。ここで、製造方法２と上記の製造方法１と異なる点は、素子分離絶縁膜５１の形成方法である。
【０１３６】
尚、図１５までの各工程は、製造方法１と同じであるため、説明を省略する。
【０１３７】
図１５に示す工程で、例えば、選択ゲート形成領域１０２内の記憶層を除去した後、中間絶縁膜２２及び第１シリコン層２３が、メモリセルアレイ領域１００内及び周辺回路領域内１００内に形成される。この後、高耐圧／低耐圧領域２０１，２０２において、第１シリコン層２３、中間絶縁膜２２及び記憶層２１が、例えば、フォトリソグラフィー技術及びＲＩＥ法を用いて、選択的に除去される。
【０１３８】
その後、レジストマスクを用いたフォトリソグラフィー技術及びＲＩＥ法により、半導体基板１内に溝が形成される。尚、ハードマスクを用いて、半導体基板１内に溝を形成してもよい。形成されたハードマスクが記憶層と同じ材料であれば、積層体６１，６２上に残存させた記憶層とを同時に除去することが可能となる。さらに、周辺回路領域１００内の積層体６３，６３上の記憶層２１は除去せずに、記憶層２１をハードマスクとして用いても良いし、記憶層２１上に同じ材質の材料を積層し、膜厚を厚くして、ハードマスクとして用いても良い。
【０１３９】
そして、溝内に素子分離絶縁層５１が埋め込まれ、アクティブ領域と素子分離領域とが、メモリセルアレイ領域１００内及び周辺回路領域２００内の半導体基板１内に形成される。この素子分離絶縁層５１によって、Ｘ方向に隣接するメモリセルアレイ領域１００内のアクティブ領域ＡＡが電気的に分離される。その後の工程は、図１６乃至図１９に示す工程と同様である。
【０１４０】
以上の工程によって、メモリセルのＤ−Ｄ線に沿う断面構造が、図１３に示す構造となるように、メモリセルを形成することができる。
【０１４１】
（３） 変形例
図２０を用いて、本発明の第２の実施形態に係るフラッシュメモリの変形例について、説明する。尚、図１０乃至図１３に示す部材と同一部材に関しては、同一符号を付し、詳細な説明は必要に応じて行う。
【０１４２】
図１０乃至図１３においては、ＭＯＮＯＳ構造のメモリセルを用いたフラッシュメモリについて、説明した。しかし、それに限定されず、絶縁層の代わりに導電層（例えば、ポリシリコン）を記憶層とした、いわゆる、積層ゲート構造のメモリセルを用いたフラッシュメモリでもよい。本変形例では、記憶層のことを、フローティングゲート電極３０Ａと呼ぶ。
【０１４３】
図２０は、本変形例に係るフラッシュメモリのＹ方向（チャネル長方向）に沿う断面構造を示している。
【０１４４】
図２０に示すように、メモリセルアレイ領域１００内において、メモリセルＭＣは、フローティングゲート電極３０Ａとコントロールゲート電極４Ｂ３が積層されたスタックゲート構造となっている。具体的には、メモリセルＭＣは、以下の構成のゲート構造を有している。フローティングゲート電極３０Ａは、ゲート絶縁膜（トンネル絶縁膜）２０Ａ上に、設けられている。フローティングゲート電極３０Ａは、例えば、ポリシリコン膜からなっている。このフローティングゲート電極３０Ａに電荷が蓄積されることによって、メモリセルＭＣにデータが保持される。
【０１４５】
フローティングゲート電極３０Ａ上には、中間絶縁膜３１Ａが設けられている。中間絶縁膜３１上には、コントロールゲート電極４Ｂ３設けられている。コントロールゲート電極４Ｂ３は、ワード線として機能し、シリサイド層（例えば、ＮｉＳｉ２層）の単層構造である。
【０１４６】
メモリセルがフローティングゲート電極３０Ａを有する場合、選択トランジスタＳＴのゲート構造は、ゲート絶縁膜２Ｂ上の下層ゲート電極３０Ｂ上に、上層ゲート電極４Ｂ４が積層された構造となる。下層ゲート電極３０Ｂと上層ゲート電極４Ｂ４との間には、中間絶縁膜３１Ａと同一構成の絶縁膜３１Ｂが介在している。この絶縁膜３１Ｂ内には、開口部が形成されており、この開口部を介して、下層ゲート電極３０Ｂと上層ゲート電極４Ｂ４は直接接触する。
【０１４７】
下層ゲート電極３０Ｂはフローティングゲート電極３０Ａと同時に形成され、上層ゲート電極４Ｂ４はコントロールゲート電極４Ｂ３と同時に形成される。そのため、上層ゲート電極４Ｂ４はシリサイド層となる。尚、本変形例の選択トランジスタにおいては、シリサイド層４Ｂ３，４Ｂ４の形成の際に、中間絶縁膜３１Ｂに形成された開口部を介して、Ｎｉ原子（金属原子）が下層ゲート電極３０Ｂ内にも拡散するが、中間絶縁膜３１Ｂが介在している部分もあるため、下層ゲート電極３０Ｂの全体がシリサイド層となることはない。
【０１４８】
また、本変形例においても、周辺回路領域２００内に設けられる高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０１は、複数の導電膜３Ａ１，４Ａ１と複数の絶縁膜５Ａ１，５Ｂ１が交互に積層された積層体６１と、積層体６１上に設けられたシリサイド層４Ｂ１とから構成されている。低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート電極１０２も同様に積層体６１とシリサイド層４Ｂ２とから構成されている。
【０１４９】
それらの積層体６１，６２おいて、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２は、シリサイド層４Ｂ１，４Ｂ２とは異なった導電材（例えば、ポリシリコン）からなっている。
【０１５０】
それゆえ、図９乃至図１３に示すフラッシュメモリ内に設けられた周辺トランジスタと同様の効果が得られ、シリサイド層４Ｂ１，４Ｂ２の不均一性に起因するＭＩＳトランジスタのしきい値電圧のばらつきが生じることはない。
【０１５１】
したがって、本発明の第２の実施形態の変形例においても、ＭＩＳトランジスタ（周辺トランジスタ）の動作を安定化できる。
【０１５２】
尚、図２０に示す本変形例のフラッシュメモリの製造方法は、図１４乃至図２０を用いて説明した製造工程とほぼ同一である。相違点は以下の通りである。
【０１５３】
周辺領域２００内のゲート絶縁膜２１，２２上に、複数の導電層と複数の絶縁膜からなる積層体が形成された後（図１４参照）、メモリセルアレイ領域１００内に形成された積層体及び絶縁膜は除去される。図１５に示す工程と同様に、メモリセルアレイ領域１００内の半導体基板１表面上に、ゲート絶縁膜２０Ａ，２０Ｂが形成される。
この後、記憶層としての絶縁膜の代わりに、フローティングゲート電極３０Ａとなる、例えば、ポリシリコン膜３０Ａが、ゲート絶縁膜２０Ａ，２０Ｂ上に形成される。そして、ポリシリコン膜３０Ａ上に、中間絶縁膜３１Ａ，３１Ｂが形成される。この際、選択ゲート形成領域１０２内において、中間絶縁膜３１Ｂに開口部が形成される。
【０１５４】
そして、図１６乃至図１９に示す工程と同様の工程によって、中間絶縁膜上に、第１シリコン層が形成される。そして、ゲート加工工程及びソース／ドレイン拡散層形成工程が実行され、絶縁層５０が形成される。
【０１５５】
例えば、第２シリコン層が形成された後、金属膜が形成され、シリサイド処理（固相反応処理）が施される。シリサイド処理によって、シリサイド層４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４が形成された後、絶縁層５５、コンタクト８０Ａ，８０Ｂ，８０Ｃ及び配線層８１Ａ，８１Ｂ，８１Ｃが形成され、本変形例のフラッシュメモリが完成する。
【０１５６】
フローティングゲート電極を有するメモリセルを用いた場合であっても、本変形例のフラッシュメモリは、メモリセルのゲート電極（制御ゲート電極）がＦＵＳＩ構造となり、周辺トランジスタＨＶＴｒ，ＬＶＴｒのゲート電極１０１，１０２がゲート絶縁膜２１，２２直上でシリサイド膜を含まない導電膜（ポリシリコン膜）となっている。
【０１５７】
以上の製造工程によって、本発明の第２の実施形態の変形例に係るフラッシュメモリを作製できる。
【０１５８】
したがって、本発明の第２の実施形態の変形例においても、動作を安定化できるフラッシュメモリを提供できる。
【０１５９】
２． その他
本発明の第１及び第２の実施形態によれば、ＭＩＳトランジスタの動作を安定化できる。
【０１６０】
尚、本発明の第２の実施形態において、フラッシュメモリを例に説明したが、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）またはＲｅＲＡＭ（Resistance Random Access Memory）などに用いられる周辺トランジスタ（ＭＩＳトランジスタ）でもよい。その場合においても、本発明の実施形態と同様の効果が得られる。
【０１６１】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１６２】
【図１】本発明の実施形態に係るＭＩＳトランジスタの構造を示す断面図。
【図２】本発明の実施形態に係るＭＩＳトランジスタの構造を示す断面図。
【図３】本発明の実施形態に係るＭＩＳトランジスタの構造を示す断面図。
【図４】本発明の実施形態に係るＭＩＳトランジスタの製造方法の一工程を示す工程図。
【図５】本発明の実施形態に係るＭＩＳトランジスタの製造工程の一工程を示す工程図。
【図６】本発明の実施形態に係るＭＩＳトランジスタの製造工程の一工程を示す工程図。
【図７】本発明の実施形態に係るＭＩＳトランジスタの製造工程の一工程を示す工程図。
【図８】本発明の第２の実施形態に係る不揮発性半導体メモリの全体構成を示す概略図。
【図９】本発明の第２の実施形態に係るフラッシュメモリの構造を示す平面図。
【図１０】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１１】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１２】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１３】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１４】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１５】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１６】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１７】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１８】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１９】本発明の第２の実施形態の変形例に係るフラッシュメモリの構造を示す断面図。
【図２０】本発明の第２の実施形態の変形例に係るフラッシュメモリの構造を示す断面図。
【符号の説明】
【０１６３】
１：半導体基板、２，２１，２２：ゲート絶縁膜、４Ｂ，４Ｂ１〜４Ｂ４：シリサイド層、６，６１，６２：積層体、３Ａ，３Ａ１，３Ａ２，３Ｂ，３Ｃ：導電膜，４Ａ，４Ａ１，４Ａ２：導電膜、５Ａ，５Ａ１，５Ａ２，５Ｂ，５Ｂ１，５Ｂ２，５Ｃ：絶縁膜、７，７１，７２，２７Ａ，２７Ｂ，２７Ｃ：ソース／ドレイン拡散層、１０，１０１，１０２，３０Ｂ：ゲート電極、３０Ａ：フローティングゲート電極、５０，５５：絶縁層（層間絶縁膜）、５１：素子分離絶縁膜、８０Ａ，８０Ｂ，８０Ｃ：コンタクト、８１Ａ，８１Ｂ，８１Ｃ：配線層、１００：メモリセルアレイ領域、１０１：メモリセル形成領域、１０２：選択ゲート形成領域、２００：周辺回路領域、２０１：高耐圧領域、２０２：低耐圧領域。
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＭＩＳトランジスタ及びそのＭＩＳトランジスタを用いた半導体メモリに関する。また、それらの半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路内には、構成素子の１つとして、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタが、設けられている。近年では、素子特性の向上のため、高誘電体ゲート絶縁膜とメタルゲート構造を採用したＭＩＳトランジスタや、歪みＳｉ技術を採用したＭＩＳトランジスタの開発もなされている。
【０００３】
不揮発性半導体メモリ、例えば、フラッシュメモリにおいては、ＭＩＳトランジスタは、メモリセルアレイ領域の動作を制御するための素子として、主に、メモリセルアレイ領域の周囲に位置する周辺回路領域内に設けられている。
【０００４】
メモリセルアレイ領域内のメモリセルは、そのゲート電極がワード線としても機能するため、低抵抗化が望まれている。そのため、メモリセルのゲート電極は、ポリシリコン膜の全体をシリサイド化させた、いわゆる、ＦＵＳＩ（Fully-Silicide）構造が用いられる。
【０００５】
フラッシュメモリはその製造工程の簡略化のため、メモリセルとＭＩＳトランジスタは、製造工程を共通化させて形成される（例えば、特許文献１参照）。そのため、周辺回路領域とメモリセルアレイ領域内に形成されるゲート電極材の膜厚はそれぞれ同じであるので、ポリシリコン膜と金属材との固相反応によるシリサイド化（シリサイド処理）を行って、メモリセルのゲート電極をＦＵＳＩ構造とすると、ＭＩＳトランジスタのゲート電極もＦＵＳＩ構造となってしまう。
【０００６】
ＭＩＳトランジスタのゲート電極がＦＵＳＩ構造となった場合、シリサイド層の不均一性に起因して、特性が同一であることが望ましい素子でも、しきい値電圧にばらつきが生じることがある。そのため、ＦＵＳＩ構造のゲート電極を有するＭＩＳトランジスタの動作及びそのＭＩＳトランジスタを用いたフラッシュメモリの動作が、不安定になる問題があった。
【特許文献１】特開平７−１８３４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体装置の動作の安定化を図る技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板内に設けられ、ソース／ドレイン領域として機能する２つの拡散層と、前記２つの拡散層間のチャネル領域上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられるシリサイド層とからなるゲート電極と、を具備し、前記積層体のうち、前記シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触すること備える。
【０００９】
本発明の例に関わる半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、前記積層体上に、シリコン層を形成する工程と、前記シリコン層及び前記積層体に対して、ゲート加工を施す工程と、前記シリコン層にゲート加工を施した後に、前記半導体基板内に拡散層を形成する工程と、前記シリコン層上に金属膜を形成する工程と、前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記シリコン層と前記金属膜との固相反応によって、前記積層体上にシリサイド層を形成する工程と、を備える。
【００１０】
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板内に設けられるメモリセルアレイ領域と、前記メモリセルアレイ領域に隣接して、半導体基板内に設けられる周辺回路領域と、前記メモリセルアレイ領域内の半導体基板内に設けられ、ソース／ドレイン領域となる２つの第１拡散層と、前記第１拡散層間のチャネル領域上に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上に設けられる記憶層と、前記記憶層上に設けられる中間絶縁層と、前記中間絶縁層上に設けられ、第１シリサイド層からなる第１ゲート電極とを有するメモリセルと、前記周辺領域内の半導体基板内に設けられた２つの第２拡散層と、前記第２拡散層間のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられた第２シリサイド層とからなる第２ゲート電極とを有する周辺トランジスタと、を具備し、前記第２ゲート電極を構成している前記積層体のうち、前記第２シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触することを備える。
【００１１】
本発明の例に関わる半導体装置の製造方法は、周辺回路領域内の半導体基板表面上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、メモリセルアレイ領域内の半導体基板表面上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、記憶層を形成する工程と、前記記憶層上に、中間絶縁膜を形成する工程と、前記中間絶縁膜上に、第１シリコン層を形成する工程と、前記積層体上に、第２シリコン層を形成する工程と、前記メモリセルアレイ領域内においては、前記第１シリコン層、前記中間絶縁膜及び前記記憶層に対してゲート加工を施し、前記周辺回路領域においては、前記第２シリコン層及び前記積層体に対してゲート加工を施す工程と、前記ゲート加工された第１及び第２シリコン層をマスクとして、前記メモリセルアレイ領域及び前記周辺回路領域の半導体基板内に、第１及び第２拡散層をそれぞれ形成する工程と、前記第１及び第２シリコン層上に、金属膜を形成する工程と、前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記第１及び第２シリコン層及び前記導電膜と前記金属膜との固相反応によって、前記中間絶縁膜上及び前記積層体上に第１及び第２シリサイド層をそれぞれ形成する工程と、を備える。
【発明の効果】
【００１２】
本発明によれば、半導体装置の動作を安定化できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。
【００１４】
１． 実施形態
本発明の実施形態に係る半導体装置は、ＭＩＳトランジスタ及びそれを用いた半導体集積回路である。以下、本発明の実施形態においては、ＭＩＳトランジスタの構造及びその製造方法について、説明する。また、本発明の実施形態では、ＭＩＳトランジスタを用いた半導体回路の例として、不揮発性半導体メモリ及びその製造方法についても説明する。
【００１５】
［１］第１の実施形態
図１乃至図６を参照して、本発明の第１の実施形態について説明する。
【００１６】
（１） 構造
図１及び図２を用いて、本発明の実施形態に係る半導体装置（ＭＩＳトランジスタ）の構造について、説明する。図１は、本実施形態に係るＭＩＳトランジスタのチャネル長方向の構造を示し、図２は、本実施形態に係るＭＩＳトランジスタのチャネル幅方向の構造を示している。
【００１７】
図１及び図２に示すように、ＭＩＳトランジスタは、半導体基板（例えば、シリコン基板）１内に設けられた２つの拡散層７、２つの拡散層７間の半導体基板１表面上に設けられたゲート絶縁膜２及びゲート絶縁膜２上に設けられたゲート電極１０とを具備している。このゲート電極１０は層間絶縁膜５０で覆われている。
【００１８】
２つの拡散層７は、ソース／ドレイン領域として機能する。この２つの拡散層７間がチャネル領域となり、そのチャネル領域の半導体基板１表面に、ゲート絶縁膜２が設けられている。以下、ソース／ドレイン領域として機能する拡散層のことを、ソース／ドレイン拡散層と呼ぶ。
【００１９】
ゲート電極１０は、ゲート絶縁膜２上に設けられ、複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが交互に積層された積層体６と、この積層体６上に設けられたシリサイド層４Ｂとから構成されている。尚、積層体６において、導電膜及び絶縁膜は、それぞれ３層ずつ図示されているがこの数に限定されるものではない。
【００２０】
積層体６は、例えば、導電膜３Ａがゲート絶縁膜２に直接接触するように、導電膜と絶縁膜とが順次積層されている。
【００２１】
積層体６を構成する複数の絶縁膜５Ａ，５Ｂ，５Ｃは、膜厚が非常に薄い絶縁膜であり、例えば、膜厚が２ｎｍ以下のシリコン酸化膜からなっている。
積層体６を構成する複数の導電膜のうち、積層体６の下端側（ゲート絶縁膜２側）の導電膜３Ａは、シリサイド層４Ｂとは異なる導電材料、例えば、ポリシリコンからなっている。また、積層体６の上端側（シリサイド層４Ｂ側）の導電膜４Ａは、導電膜３Ａとは異なる導電材料からなっている。例えば、導電膜４Ａはシリサイド層４Ｂと同じシリサイド材からなっている。導電膜３Ａと導電膜４Ａとの間にある導電膜３Ｂは、ポリシリコン膜あるいはシリサイド膜のいずれかである。以下では、導電膜３Ａのことをポリシリコン膜３Ａとも呼び、導電膜４Ａのことシリサイド膜４Ａとも呼ぶ。
【００２２】
シリサイド層４Ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ２）膜である。尚、それに限定されるものではなく、シリサイド層４Ｂは、コバルトシリサイド（ＣｏＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜及びモリブデンシリサイド（ＭｏＳｉ２）膜のいずれか１つであればよい。以下では、ＮｉＳｉ２膜を用いた例について、説明する。
【００２３】
図２に示すように、半導体基板１内には、素子分離絶縁膜５１が設けられている。この素子分離絶縁膜５１によって、隣接する素子領域がそれぞれ電気的に分離される。素子分離絶縁膜５１の上面は、例えば、積層体６の最上層に設けられた絶縁膜５Ｃの上面とほぼ一致するように形成されている。このように、素子分離絶縁膜５１の上面の位置を絶縁膜５Ｃの位置と等しくすることによって、シリサイド層４Ｂと半導体基板１間の距離が大きく確保され、素子分離絶縁膜５１の底部にチャネル（反転層）が形成されるのを防止できる。
【００２４】
本発明の実施形態に係るＭＩＳトランジスタは、ゲート電極１０が積層体６とシリサイド層４Ｂから構成され、積層体６が含む導電膜３Ａ，３Ｂ，４Ａのうち、シリサイド層４Ｂとは異なる材料（例えば、ポリシリコン）からなる導電膜３Ａが、ゲート絶縁膜２に接触していることを特徴とする。
【００２５】
図１及び図２に示されるＭＩＳトランジスタでは、ゲート電極１０全体がシリサイド層４ＢとなるＦＵＳＩ構造ではなく、ゲート絶縁膜２に接触している導電膜３Ａが、例えば、ポリシリコン膜３Ａなど、シリサイド層４Ｂとは異なった導電材からなっている。
【００２６】
その具体的な形成方法についての詳細は後述するが、シリサイド層４Ｂの形成時に、積層体が含む絶縁膜５Ａ，５Ｂ，５Ｃは、シリサイド層４Ａを形成するための金属材（例えば、ニッケル（Ｎｉ））の原子に対して、その原子の拡散を抑制するストッパ膜として機能する。
【００２７】
積層体６がポリシリコン膜とシリコン酸化膜とが交互に積層され、その積層体６上のポリシリコン膜とニッケル膜との固相反応により、シリサイド層４Ｂが形成される。この際、積層体６を構成する複数の導電膜のうち、シリサイド層４Ｂ側の導電膜４Ａは、シリサイド層４Ｂと導電膜４Ａとの間に一層の絶縁膜５Ｃが介在しているのみなので、金属原子の拡散は十分防止されず、導電膜４Ａはシリサイド化し、シリサイド膜４Ａとなる。
【００２８】
その一方で、積層体６を構成する複数の導電膜のうち、ゲート絶縁膜２直上の導電膜３Ａは、例えば、ポリシリコン膜３Ａから構成される。これは、その導電膜３Ａとシリサイド層４Ｂとの間に、複数の絶縁膜５Ａ，５Ｂ，５Ｃが介在しているため、積層体６内を拡散するＮｉ原子数はゲート絶縁膜２側に近づくにつれて徐々に減少し、導電膜３Ａはシリサイド化されないからである。
【００２９】
また、上述のように、積層体６内を拡散するＮｉ原子数はゲート絶縁膜２側に近づくにしたがって徐々に減少するので、積層体６内の複数の導電膜は、シリサイド層４Ｂ側に位置する導電膜ほどＳｉに対するＮｉ（金属）の組成比が高く、ゲート絶縁膜２側に位置する導電膜ほどＳｉに対するＮｉ（金属）の組成比が低くなる。即ち、積層体６内の複数の導電膜毎にＳｉとＮｉとの組成比が異なっている。それゆえ、積層体６内に含まれているポリシリコン膜３Ａとシリサイド膜４Ａとの間の導電膜３Ｂにおいて、導電膜３ＢのＳｉ原子に対するＮｉ原子の組成比は、ポリシリコン膜３Ａ内での組成比以上、シリサイド膜４Ａ内での組成比以下である。尚、ゲート絶縁膜２直上の導電膜３Ａは、ゲート絶縁膜２と接する部分がシリサイド膜とならなければ良く、例えば、図３に示すように、シリサイド層４Ｂ側の一部がシリサイド化されて、積層体６の最下層の導電膜がシリサイド部分４Ｄとポリシリコン部分３Ａとのパーシャル構造となっても良い。
【００３０】
これによって、半導体基板とゲート電極間の仕事関数差は、例えば、シリコン基板と均質なポリシリコン膜とによって決まり、それに基づいて、ＭＩＳトランジスタのしきい値電圧が定義される。よって、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因したしきい値電圧の変動は生じなくなる。それゆえ、ゲート電極が含むシリサイド層の不均一性により、ＭＩＳトランジスタのしきい値電圧が素子毎にばらつくのを抑制できる。
【００３１】
また、ＭＩＳトランジスタのゲート電極１０は、シリサイド層を含んでいるため、ゲート電極１０の低抵抗化もなされている。
【００３２】
本実施形態では、ＭＩＳトランジスタのゲート電極１０を構成している積層体６は、複数の絶縁膜５Ａ，５Ｂ，５Ｃを含んでいるが、Ｎｉ原子（金属原子）の通過を抑制する絶縁膜５Ａ，５Ｂ，５Ｃであっても、絶縁膜５Ａ，５Ｂ，５Ｃの物理膜厚は、例えば、２ｎｍ以下と非常に薄い。そのため、本実施形態のＭＩＳトランジスタの駆動時に、ゲート電極１０に印加された駆動電圧は少ない電位降下で、シリサイド層４Ｂとゲート絶縁膜２上面に形成されたポリシリコン膜３Ａとの間に加わる。それゆえ、ゲート絶縁膜２下の半導体基板１内にチャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体６によってＭＩＳトランジスタの動作が阻害されることはない。
【００３３】
以上のように、本発明の第１の実施形態に係るＭＩＳトランジスタは、そのゲート電極１０が複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃからなるゲート絶縁膜２上の積層体６と、積層体６上のシリサイド層４Ａから構成されている。そして、その積層体６のうちゲート絶縁膜２と接する導電膜３Ａは、シリサイド層４Ａとは異なる材料、例えば、ポリシリコン膜からなっている。
【００３４】
このように、ゲート絶縁膜２上に積層体６を設けることによって、ＭＩＳトランジスタのゲート電極１０はＦＵＳＩ構造とはならず、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因したＭＩＳトランジスタのしきい値電圧の変動を防止することができる。
【００３５】
それゆえ、ＭＩＳトランジスタ及び複数のＭＩＳトランジスタを有する半導体集積回路において、素子毎にしきい値電圧がばらつくのを抑制できる。
【００３６】
したがって、本発明の第１の実施形態によれば、しきい値電圧のばらつきに起因する半導体装置の動作を安定化できる。
【００３７】
（２） 製造方法
図１、図４乃至図７を用いて、本発明の実施形態に係るＭＩＳトランジスタの製造方法について、説明する。尚、ここでは、ＭＩＳトランジスタのチャネル長方向の断面構造のみを図示して、説明する。
【００３８】
はじめに、図４に示すように、半導体基板１（例えば、シリコン基板）上に、ゲート絶縁膜２として、例えば、シリコン酸化膜が、熱酸化法によって形成される。尚、ゲート絶縁膜２はシリコン酸化膜に限定されるものではなく、例えば、シリコン酸化膜とシリコン窒化膜との積層膜や、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ5、Ｌａ２Ｏ３、ＬａＬｉＯ３、ＺｒＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ４などの高誘電体絶縁膜でもよい。
【００３９】
そして、ゲート絶縁膜２上に、複数の導電膜３Ａ，３Ｂ，３Ｃと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが交互に堆積され、積層体６が形成される。複数の導電膜３Ａ，３Ｂ，３Ｃは、例えば、ポリシリコン膜であり、１０ｎｍ〜１５ｎｍ程度の膜厚となるように、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。複数の絶縁膜５Ａ，５Ｂ，５Ｃは、例えば、熱酸化法によって形成されたシリコン酸化膜である。このシリコン酸化膜は、例えば、１ｎｍ〜２ｎｍ程度の膜厚である。尚、複数の絶縁膜５Ａ，５Ｂ，５Ｃは、ポリシリコン膜上に形成された自然酸化膜でも良い。また、積層体６を形成する場合には、導電膜が、ゲート絶縁膜２に直接接触するように形成されることが好ましい。
【００４０】
続いて、図５に示すように、シリコン層８（例えば、ポリシリコン層）が、例えば、ＣＶＤ法を用いて、積層体６上に形成される。
【００４１】
次に、図６に示すように、シリコン層８が所定のゲートパターンとなるように、例えばフォトリソグラフィー技術によってパターニングが施された後、シリコン層８及び積層体６が、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、ゲート加工される。そして、ゲート加工されたシリコン層８をマスクとして、半導体基板１内にソース／ドレイン拡散層７が、例えば、イオン注入法を用いて、形成される。その後、ソース／ドレイン拡散層７内に含まれるイオン不純物がアニールによって活性化され、半導体基板１内に固定化される。
【００４２】
その後、層間絶縁膜５０が、例えば、ＣＶＤ法を用いて、ゲート加工されたシリコン層８及び積層体６を覆うように形成される。層間絶縁膜５０は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法によって、層間絶縁膜５０の上面が、シリコン層８の上面とほぼ一致するように平坦化処理され、シリコン層８の上面が露出する。
【００４３】
続いて、図７に示すように、半導体基板上の全面に、例えば、ニッケル（Ｎｉ）等の金属膜９が、例えば、スパッタ法を用いて形成される。その結果、シリコン層８の上面に金属膜９が形成されることになる。尚、金属膜９はＮｉに限定されず、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）でも良い。
【００４４】
続いて、シリコン層８と金属膜９とに加熱処理を施して、固相反応によるシリサイド化（シリサイド処理）が実行される。これによって、図１に示すように、シリサイド層４Ｂが積層体６上に形成される。尚、シリコン層８と固相反応しなかった金属膜は、シリサイド処理の後、除去される。
【００４５】
このシリサイド処理の際、Ｎｉ原子は、シリコン（Ｓｉ）原子と固相反応（シリサイド反応）を生じつつ、シリコン層８内を移動する。シリサイド層４Ｂと積層体６との界面まで達したＮｉ原子は、積層体６内に拡散する。
【００４６】
積層体６内に含まれる絶縁膜５Ａ，５Ｂ，５Ｃは、Ｎｉ原子の拡散を防止するストッパとして機能する。但し、絶縁膜５Ａ，５Ｂ，５Ｃのそれぞれは、非常に薄い膜厚（１ｎｍ〜２ｎｍ）であるため、１つの絶縁膜（例えば、絶縁膜５Ｃ）のみで、すべてのＮｉ原子の拡散を防止できない。そのため、積層体６に含まれる複数の導電膜のうち、シリサイド層４Ｂ側に形成された導電膜４Ａは、上記のシリサイド処理の際に絶縁膜５Ｃを通過したＮｉ原子と反応し、シリサイド膜４Ａとなる。
【００４７】
このように、絶縁膜５Ａ，５Ｂ，５Ｃのそれぞれは膜厚が非常に薄いため、Ｎｉ原子の一部が絶縁膜を通過し、導電膜（ポリシリコン膜）とシリサイド反応する。しかし、Ｎｉ原子がシリサイド層４Ｂ側からゲート絶縁膜２側へと拡散するにつれ、Ｎｉ原子は複数の絶縁膜５Ａ，５Ｂ，５Ｃによって徐々に捕獲され、それとともに、絶縁膜５Ａ，５Ｂ，５Ｃを通過したＮｉ原子は導電膜（ポリシリコン膜）と順次反応する。そのため、積層体６内をゲート絶縁膜２側へ移動するＮｉ原子数は減少していく。それゆえ、ゲート絶縁膜２側に形成された導電膜３Ａ内に到達するＮｉ原子はほとんどなく、導電膜３Ａの全体がシリサイド膜となることはない。
【００４８】
それゆえ、積層体６に含まれる複数の導電膜のうち、ゲート絶縁膜２側に形成された導電膜３Ａは、積層体６形成時の状態、すなわち、ポリシリコン膜３Ａとなっている。
【００４９】
また、上述のように、Ｎｉ原子がシリサイド層４Ｂ側からゲート絶縁膜２側へと拡散するにしたがって、拡散するＮｉ原子数は徐々に減少していく。それゆえ、積層体６内の複数の導電膜３Ａ，３Ｂ，４Ａ毎に、Ｓｉに対するＮｉの組成比がそれぞれ異なっている。
つまり、複数の導電膜のうち、シリサイド層４Ｂ側の導電膜のＳｉ原子に対するＮｉ原子の組成比は、ゲート絶縁膜２側の導電膜のＳｉ原子に対するＮｉ原子の組成比よりも高くなっている。そのため、導電膜４Ａ（シリサイド膜）と導電膜３Ａ（ポリシリコン膜）との間にある導電膜３ＢのＳｉ原子に対するＮｉ原子の組成比は、導電膜４Ａ内のＮｉ原子の組成比よりも低く、導電膜３Ａ内のＮｉ原子の組成比よりも高くなっている。
【００５０】
尚、図４乃至図７では、積層体６を構成する導電膜及び絶縁膜は、それぞれ３層ずつ形成されているが、それに限定されるものではなく、Ｎｉ原子（メタル原子）がゲート絶縁膜２直上の導電膜（ポリシリコン膜）３Ａまで拡散しない積層数で、複数の導電膜と複数の絶縁膜とが積層されていれば良い。また、ゲート絶縁膜２上の導電膜３Ａは、その全体がシリサイド膜とならなければよい。つまり、その導電膜３Ａのうち、ゲート絶縁膜２と直接接触する部分がシリサイド膜とならなければよく、絶縁膜５Ａと直接接触する部分はシリサイド膜となってもよい。
【００５１】
このように、ゲート電極を形成するためにシリサイド処理を施しても、ゲート絶縁膜２直上にはポリシリコン膜３Ａが残存する。そのため、半導体基板（シリコン基板）１とゲート電極１０との仕事関数差は、シリコン基板１とポリシリコン膜３Ａとによって決まり、シリサイド膜の不均一性に起因して、ＭＩＳトランジスタのしきい値電圧の変動が生じることはない。それゆえ、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因して、ＭＩＳトランジスタのしきい値電圧が素子毎にばらつくのを防止できる。
【００５２】
以上の製造工程によって、本発明の実施形態のＭＩＳトランジスタが形成される。
【００５３】
上述のように、本実施形態では、ＭＩＳトランジスタのゲート電極１０が、複数の導電膜と複数の絶縁膜が交互に積層された積層体６と、シリサイド層４Ｂとから構成されている。積層体６が含んでいる複数の絶縁膜５Ａ，５Ｂ，５Ｃによって、シリサイド層４Ｂを形成する際にゲート電極内を拡散するＮｉ原子（金属原子）は、積層体６内での拡散が妨げられる。そのため、積層体６内のいずれかの絶縁膜又は導電膜で、Ｎｉ原子の拡散は停止し、ゲート電極１０全体がシリサイド化されることがない。
【００５４】
それゆえ、ゲート絶縁膜２直上でのシリサイド層の不均一性に起因して、ＭＩＳトランジスタのしきい値電圧は変動しない。
【００５５】
また、上記の製造方法によって形成されたＭＩＳトランジスタは、積層体６内に複数の絶縁膜５Ａ，５Ｂ，５Ｃを含んでいるが、それらの絶縁膜の膜厚は非常薄い。そのため、形成されたＭＩＳトランジスタの駆動時に、ゲート電極１０に印加した駆動電圧は少ない電位降下で、シリサイド層４Ｂとゲート絶縁膜２上に形成されたポリシリコン膜３Ａとの間に加わる。それゆえ、ゲート絶縁膜２下の半導体基板１内にチャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体６によって、ＭＩＳトランジスタの動作に支障をきたすことはない。
【００５６】
したがって、本発明の第１の実施形態に係るＭＩＳトランジスタの製造方法によれば、動作が安定したＭＩＳトランジスタ及びそれを用いた半導体集積回路を提供できる。
【００５７】
［２］ 第２の実施形態
以下、図８乃至図２０を用いて、本発明の第２の実施形態について説明する。
【００５８】
本発明の第１の実施形態では、１つのＭＩＳトランジスタの構造及びその製造方法について説明した。第１の実施形態で述べたＭＩＳトランジスタは、例えば、ロジック回路やメモリ回路の構成素子として、用いられる。
【００５９】
本発明の第２の実施形態は、上記のＭＩＳトランジスタを、不揮発性半導体メモリ、例えば、フラッシュメモリの構成素子として用いた例について、説明する。
【００６０】
図８は、フラッシュメモリの全体構成を示す概略図である。
【００６１】
図８に示すように、フラッシュメモリは、主に、メモリセルアレイ領域１００とその周囲の周辺回路領域２００とから構成され、それらは同一のチップ（半導体基板）上に設けられている。
【００６２】
メモリセルアレイ領域１００内には、複数のメモリセル及び複数の選択トランジスタが、設けられている。メモリセルは記憶素子として機能し、選択トランジスタはデータの書き込み／読み出し選択されたメモリセルに対するスイッチ素子として機能する。
【００６３】
周辺回路領域２００内には、ワード線・選択ゲート線ドライバ２１０、センスアンプ回路２２０及び制御回路２３０が設けられる。これらの回路２１０，２２０，２３０は、複数のＭＩＳトランジスタ（以下、周辺トランジスタとも呼ぶ）によって構成されている。周辺トランジスタは、その回路及び素子の機能に応じて、低耐圧系ＭＩＳトランジスタと高耐圧系ＭＩＳトランジスタとに区分されている。図１乃至図３で述べたＭＩＳトランジスタは、低耐圧系及び高耐圧系ＭＩＳトランジスタとして用いられる。
【００６４】
（１） 構造
図９乃至図１３を用いて、本発明の実施形態の実施例に係るフラッシュメモリの構造について、説明する。
【００６５】
図９は、本発明の第２の実施形態に係るフラッシュメモリの平面構造を示している。
【００６６】
図９に示すように、メモリセルアレイ領域１００の表面領域は、複数のアクティブ領域ＡＡと複数の素子分離領域ＳＴＩとから構成されている。アクティブ領域ＡＡ及び素子分離領域ＳＴＩはＹ方向に延在し、１つのアクティブ領域ＡＡは２つの素子分離領域ＳＴＩに挟み込まれている。
【００６７】
複数のワード線ＷＬはＸ方向に延在し、アクティブ領域ＡＡと交差している。複数のメモリセルＭＣは、ワード線ＷＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。選択ゲート線ＳＧＬもワード線ＷＬと同様にＸ方向に延び、選択トランジスタＳＴは選択ゲート線ＳＧＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。
【００６８】
アクティブ領域ＡＡ内には、メモリセルＭＣ及び選択トランジスタＳＴのソース／ドレイン拡散層（図示せず）が設けられている。ソース／ドレイン拡散層は、Ｙ方向に互いに隣接するメモリセルＭＣ及び選択トランジスタＳＴによって共有され、これによって、複数のメモリセルＭＣと選択トランジスタＳＴはＹ方向に直列接続されている。また、Ｙ方向に互いに隣接する２つの選択トランジスタＳＴのソース／ドレイン拡散層上には、コンタクト８０Ｃが設けられ、１つのコンタクトプラグ８０Ｃが２つの選択トランジスタＳＴで共有される。
【００６９】
以下、本実施形態においては、メモリセルアレイ領域１００のうち、メモリセルが配置（形成）される領域をメモリセル形成領域１０１と呼び、選択トランジスタが配置（形成）される領域を選択ゲート領域１０２と呼ぶ。
【００７０】
周辺回路領域２００内には、周辺トランジスタとして、複数の高耐圧系ＭＩＳトランジスタＨＶＴｒと複数の低耐圧系ＭＩＳトランジスタＬＶＴｒとが設けられている。本実施形態においては、説明の簡単化のため、高耐圧系ＭＩＳトランジスタＨＶＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとをそれぞれ１つずつ図示している。以下では、本実施形態において、周辺回路領域２００のうち、高耐圧系ＭＩＳトランジスタが配置（形成）される領域を高耐圧領域２０１と呼び、低耐圧系ＭＩＳトランジスタが配置（形成）される領域を低耐圧領域２０２と呼ぶ。
【００７１】
高耐圧及び低耐圧領域２０１，２０２はそれぞれ素子分離領域ＳＴＩに取り囲まれ、互いに電気的に分離されたアクティブ領域ＡＡＬ，ＡＡＨがそれぞれ設けられる。
【００７２】
周辺トランジスタＨＶＴｒ，ＬＶＴｒのゲート電極１０１，１０２はアクティブ領域ＡＡＨ，ＡＡＬをまたがるようにＸ方向に延び、素子分離領域ＳＴＩＨ，ＳＴＩＬ上まで引き出されている。その引き出された箇所において、コンタクト８２Ａ，８２Ｂがゲート電極１０１，１０２上にそれぞれ設けられる。また、アクティブ領域ＡＡＨ，ＡＡＬ内には、ソース／ドレイン拡散層７１，７２が設けられている。また、コンタクト８０Ａ，８０Ｂがソース／ドレイン拡散層７１，７２上に接続されている。
【００７３】
図１０は、図９中のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線にそれぞれ沿う断面構造を図示している。
【００７４】
図１０に示すように、メモリセル形成領域１０１内に設けられたメモリセルＭＣは、例えば、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のＭＩＳトランジスタである。
【００７５】
メモリセルＭＣのゲート構造は、半導体基板１表面上のゲート絶縁膜２０Ａ上に記憶層２１Ａが設けられ、この記憶層２１Ａとゲート電極４Ｂ３との間に中間絶縁膜２２Ａが設けられた構造となっている。そして、メモリセルＭＣは、ソース／ドレイン拡散層２７Ａを有し、この拡散層２７ＡはＹ方向（チャネル長方向）に隣接するメモリセルＭＣで共有されている。
【００７６】
ゲート絶縁膜（第１のゲート絶縁膜）２０Ａは、例えば、膜厚が４ｎｍ程度のシリコン酸化膜であり、記憶層２１Ａへの電荷注入の際にトンネル絶縁膜として機能する。また、ゲート絶縁膜２１Ａに、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造を有するＯＮＯ膜や、ゲート絶縁膜２０Ａ中にゲルマニウム（Ｇｅ）等の注入アシスト準位を含む層をトンネル膜の両界面に位置させた膜を用いることにより、ゲート絶縁膜の信頼性を向上でき、さらには、書き込み／消去特性を向上できる。以下では、ゲート絶縁膜２０Ａのことを、トンネル絶縁膜２０Ａと呼ぶ。
【００７７】
記憶層２１Ａは、メモリセルＭＣがＭＯＮＯＳ構造のＭＩＳトランジスタである場合には、電荷捕獲機能を有する、すなわち、電荷捕獲準位を多く含む膜が用いられ、例えば、シリコン窒化膜などの絶縁膜である。記憶層２１Ａがシリコン窒化膜である場合、その膜厚は３ｎｍ〜１０ｎｍ程度である。
【００７８】
中間絶縁膜２２Ａは、ゲート電極４Ｂ３に電圧が印加された際に、記憶層２１Ａに捕獲された電荷がゲート電極４Ｂ３に放出されるのを阻止する。以下、このような機能を有する中間絶縁膜２２Ａのことを、ブロック絶縁膜２２Ａと呼ぶ。ブロック絶縁膜２２Ａは、例えば、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ5、Ｌａ２Ｏ３、ＬａＬｉＯ３、ＺｒＯ２、Ｙ２Ｏ３、ＺｒＳｉＯ４などの高誘電体膜である。さらには、これらの複合膜や、これらの膜とＳｉＮ膜又はＳｉＯ２膜との積層膜でも良い。ブロック絶縁膜２２Ａがアルミナ膜である場合、その膜厚は、例えば、１０ｎｍ〜３０ｎｍ程度である。
【００７９】
また、図１１、図１２及び図１３は、図７中のＤ−Ｄ線に沿う断面構造の一例を、それぞれ図示している。メモリセルＭＣは、図１１乃至図１３のうち、いずれか１つのＸ方向（チャネル幅方向）に沿う断面構造を有している。
【００８０】
記憶層２１Ａは、例えば、図１１、図１２又は図１３に示すように、Ｘ方向（チャネル幅方向）において、素子分離領域ＳＴＩ内に埋め込まれた素子分離絶縁膜５１によって、電気的に分離されている。尚、記憶層２１ＡのＸ方向の断面構造は、図１１乃至図１３に示す例に限定されるものではない。例えば、記憶層２１Ａが絶縁膜であれば、それをＸ方向に隣接するメモリセルＭＣ間で分離する必要はなく、記憶層２１Ａがアクティブ領域ＡＡ上及び素子分離領域ＳＴＩ上をＸ方向に延在する構造であってもよい。
【００８１】
ブロック絶縁膜２２Ａは、図１１に示すように、記憶層２１Ａ上及び素子分離絶縁膜５１上をＸ方向に延在していてもよい。また、図１２に示すように、素子分離絶縁膜５１の構造が、その上面が、記憶層２１Ａの上面より低く、且つ、記憶層２１Ａの下面より高い位置まで落とし込まれる構造である場合、ブロック絶縁膜２２Ａは、記憶層２１ＡのＸ方向の側面を覆う構造となってもよい。或いは、図１３に示すように、ブロック絶縁膜２２Ａは、素子分離絶縁膜５１によって、Ｘ方向に隣接するメモリセルＭＣ毎に分離されてもよい。
【００８２】
ゲート電極（第１のゲート電極）４Ｂ３は、図１１、図１２又は図１３に示すようにＸ方向に延在し、Ｘ方向に隣接する複数のメモリセルＭＣで共有され、ワード線ＷＬとして機能する。ゲート電極４Ｂ３は、例えば、シリサイド層（第１のシリサイド層）の単層構造から構成され、ＦＵＳＩ構造を有している。シリサイド層４Ｂ３は、例えば、ＮｉＳｉ２層から構成されているが、これに限定されるものではなく、他のシリサイド材から構成されても良い。
【００８３】
図１０に示される選択ゲート形成領域１０２内に設けられる選択トランジスタＳＴは、例えば、次のような構成を有している。選択トランジスタＳＴのゲート構造は、半導体基板１表面上のゲート絶縁膜２０Ｂと、ゲート絶縁膜２０Ｂ上の中間絶縁膜２２Ｂと、中間絶縁膜２２Ｂ上のゲート電極４Ｂ４とから構成されている。また、選択トランジスタＳＴは、半導体基板１内に設けられたソース／ドレイン拡散層２７Ｂ，２７Ｃを有している。ソース／ドレイン拡散層２７Ｂは、Ｙ方向に隣接するメモリセルＭＣと共有され、それによって、選択トランジスタＳＴはメモリセルＭＣと直列接続される。ソース／ドレイン拡散層２７Ｃは、層間絶縁膜５０内に埋めこまれたコンタクト８０Ｃと接続され、このコンタクト８０Ｃを介して配線層８１Ｃに接続される。
【００８４】
選択ゲート形成領域１０２内の半導体基板１上に設けられた絶縁膜２０Ｂの膜厚は、メモリセルＭＣのトンネル絶縁膜２０Ａの膜厚より厚く、例えば、７ｎｍ程度である。中間絶縁膜２２Ｂはゲート絶縁膜２０Ｂ上に設けられている。中間絶縁膜２２Ｂは、メモリセルＭＣのブロック絶縁膜２２Ａと同時に形成されるため、ブロック絶縁膜２２Ａと同一構成であり、例えば、１０ｎｍ〜３０ｎｍ程度のアルミナ膜である。
【００８５】
本実施形態では、絶縁膜２０Ｂと中間絶縁膜２２Ｂとが、選択トランジスタＳＴのゲート絶縁膜として機能する。従来では、ドレイン−ソース間耐圧及びゲート耐圧の確保のため、選択トランジスタＳＴのゲート長は、メモリセルＭＣのゲート長よりも大きくされている。しかし、本実施形態では、ゲート絶縁膜を十分厚くできるため、ドレイン−ソース間耐圧及びゲート耐圧が十分確保され、選択トランジスタＳＴのゲート長を小さくできる。
【００８６】
選択トランジスタＳＴのゲート電極４Ｂ４はＸ方向に延在している。ゲート電極４Ｂ４は、Ｘ方向に隣接する複数の選択トランジスタＳＴで共有され、選択ゲート線ＳＧＬとして機能する。選択ゲート線ＳＧＬとしてのゲート電極４Ｂ４は、ゲート電極４Ｂ３と同時に形成されるため、ワード線ＷＬと同一の構成となっている。
【００８７】
また、本実施形態において、選択トランジスタＳＴは、絶縁膜からなる記憶層２１Ａが設けられず、ブロック絶縁膜２２Ａと同一構成の中間絶縁膜２２Ｂが、ゲート絶縁膜２０Ｂとゲート電極４Ｂ４との間に介在するのみである。それゆえ、本実施形態の選択トランジスタＳＴでは、そのゲート電極４Ｂ４に電圧を印加しても、記憶層２１Ａに電荷が注入されることはなく、記憶層の電荷捕獲に起因する選択トランジスタＳＴのしきい値電圧の変動は生じない。但し、選択トランジスタＳＴの閾値電圧の変動特性が設計上許容される範囲内であれば、ゲート絶縁膜２０Ｂとブロック絶縁膜２２Ａとの間に、記憶層と同一構成の膜があってもよい。
【００８８】
図１０に示される高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒは、ほぼ同一の構造を有している。高耐圧／低耐圧ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒは、半導体基板１内の２つのソース／ドレイン拡散層７１，７２と、２つのソース／ドレイン拡散層７１，７２間の半導体基板１表面に設けられたゲート絶縁膜２１，２２と、ゲート絶縁膜２１上のゲート電極１０１，１０２とを、それぞれ有している。ソース／ドレイン拡散層７１，７２は、層間絶縁膜５０内のコンタクト８０Ａ，８０Ｂを介して、配線層８１Ａ，８１Ｂに接続されている。
【００８９】
高耐圧領域２０１内に設けられる高耐圧系ＭＩＳトランジスタＨＶＴｒは、例えば、書き込み電圧などの高電圧の転送を担う。そのため、そのゲート絶縁膜２１の膜厚は、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２２の膜厚よりもさらに厚くされ、それによって、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート耐圧が確保されている。例えば、ゲート絶縁膜２１の膜厚は、３０ｎｍ以上、５０ｎｍ以下程度である。
【００９０】
低耐圧領域２０２内に設けられる低耐圧系ＭＩＳトランジスタＬＶＴｒは、例えば、ロジック回路のスイッチ素子として機能する。低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２２の膜厚は、例えば、６ｎｍ〜９ｎｍ程度である。また、高耐圧系及び低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート長は、ドレイン−ソース間耐圧の確保のため、選択トランジスタＳＴやメモリセルＭＣのゲート長よりも大きくされている。
【００９１】
高耐圧系及び低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート電極１０１，１０２は、ゲート絶縁膜２１，２２上の積層体６１，６２と、積層体６１，６２上のシリサイド層４Ｂ１，４Ｂ２とからそれぞれ構成されている。尚、図１０において、積層体６１は、２つの絶縁膜５Ａ１，５Ｂ１と２つの導電膜３Ａ１，４Ａ１とから構成されているが、この積層数に限定されるものではない。積層体６２についても同様である。また、積層体６１と積層体６２の積層数は、製造工程の簡略化の観点から同じであることが好ましい。
【００９２】
積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２直上の導電膜３Ａ１，３Ａ２は、例えば、ポリシリコン膜である。また、シリサイド層４Ｂ１，４Ｂ２側の導電膜４Ａ１，４Ａ２は、例えば、シリサイド膜である。
【００９３】
積層体６１，６２内の絶縁膜５Ａ１，５Ｂ１，５Ａ２，５Ｂ２は、例えば、１ｎｍ〜２ｎｍ程度の膜厚を有し、シリサイド処理時に金属原子（Ｎｉ原子）が積層体６１，６２内全体に拡散するのを抑制する。
【００９４】
このように、周辺回路領域２００内に設けられた周辺トランジスタＨＶＴｒ，ＬＶＴｒは、第１の実施形態で述べたＭＩＳトランジスタと同様に、シリサイド層（第２のシリサイド層）４Ｂ１，４Ｂ２とゲート絶縁膜２１，２２との間に、複数の導電膜と複数の絶縁膜が交互に積層された積層体６１，６２を有している。
【００９５】
フラッシュメモリにおいては、製造工程の簡略化のため、メモリセルアレイ領域１００と周辺回路領域２００とで、製造工程の共通化がなされている。そのため、ワード線ＷＬの低抵抗化のためのメモリセルＭＣのゲート電極４Ｂ３のシリサイド処理の際に、高耐圧系及び低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒのゲート電極もシリサイド処理が施される。
【００９６】
しかし、本実施形態では、シリサイド処理を実行しても、メモリセルＭＣのゲート電極４Ｂ３はＦＵＳＩ構造となるが、高耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒなどのＭＩＳトランジスタは、積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２はシリサイド化されず、例えば、ポリシリコン膜となる。そのため、ゲート電極１０１，１０２と半導体基板１との仕事関数差は、ポリシリコン膜とシリコン基板とによって決まり、その仕事関数差によって、周辺トランジスタＨＶＴｒ，ＬＶＴｒのしきい値電圧が定義される。
【００９７】
それゆえ、第１の実施形態と同様に、周辺トランジスタ（ＭＩＳトランジスタ）ＨＶＴｒ，ＬＶＴｒは、ゲート電極１０１，１０２が含むシリサイド層の不均一性に起因して、素子毎にしきい値電圧がばらつくのを抑制できる。
【００９８】
尚、第１の実施形態と同様に、積層体６１，６２内に含まれる絶縁膜は非常に薄い。そのため、ゲート電極１０１，１０２に印加された駆動電圧は少ない電位降下で、シリサイド層４Ｂ１，４Ｂ２とゲート絶縁膜上に形成されたポリシリコン膜３Ａ１，３Ａ２との間に加わる。それゆえ、ゲート絶縁膜２１，２２直下の半導体基板１内に、チャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体６をゲート絶縁膜２１，２２上に設けても、周辺トランジスタＨＶＴｒ，ＬＶＴｒを正常に駆動させることができる。
【００９９】
したがって、本発明の第２の実施形態によれば、フラッシュメモリの動作を安定化できる。
【０１００】
（２） 製造方法
（２−１） 製造方法１
図１０、図１４乃至図１９を用いて、本発明の第２の実施形態に係るフラッシュメモリの製造方法について説明する。尚、以下では、主に、メモリセルアレイ領域１００及び周辺回路領域２００のＹ方向に沿う断面構造を用いて、各製造工程について説明し、必要に応じて、Ｘ方向に沿う断面の製造工程について説明する。
【０１０１】
はじめに、図１４に示すように、周辺回路領域２００において、高耐圧領域２０１内において、例えば、ＲＩＥ（Reactive Ion Etching）法によって、半導体基板１がエッチングされ、凹部が半導体基板１内に形成される。即ち、高耐圧領域２０１の半導体基板１表面が、メモリセルアレイ領域１００及び低耐圧領域２０２の半導体基板１表面よりも低くなる。
【０１０２】
そして、半導体基板１表面に犠牲酸化膜（図示せず）が形成された後、メモリセルアレイ領域１００内及び周辺回路領域２００内の高耐圧／低耐圧領域２０１，２０２に対し、例えば、それぞれ異なるドーズ量のイオン注入が実行され、各素子形成領域に対応した不純物濃度のウェル領域（図示せず）がそれぞれ形成される。
【０１０３】
犠牲酸化膜が剥離された後、半導体基板１に対して、例えば、熱酸化処理が施され、半導体基板１表面に３０〜５０ｎｍ程度の絶縁膜（例えば、シリコン酸化膜）が形成される。このシリコン酸化膜は、例えば、フォトリソグラフィー技術及びＲＩＥ法によって、メモリセルアレイ領域１００内及び低耐圧領域２０２内では除去され、高耐圧領域２０１内の凹部内（半導体基板１表面）にのみ残存される。高耐圧領域２０１内に残存したシリコン酸化膜２１は、高耐圧系ＭＩＳトランジスタのゲート絶縁膜となる。
【０１０４】
続いて、半導体基板１表面に対し、例えば、熱酸化処理が再び実行され、メモリセルアレイ領域１００内及び低耐圧領域２０２内の半導体基板１表面にシリコン酸化膜２２が形成される。シリコン酸化膜２２は、低耐圧系ＭＩＳトランジスタのゲート絶縁膜となり、その膜厚は、６ｎｍ程度である。尚、各領域間の段差を緩和するため、シリコン酸化膜２１の上端とシリコン酸化膜２２の上端とがほぼ一致するように、高耐圧領域２０１内に凹部が形成されることが好ましい。
【０１０５】
そして、複数の導電膜３Ａ１〜３Ａ３，３Ｂ１〜３Ｂ３，３Ｃ１〜３Ｃ３と複数の絶縁膜５Ａ１〜５Ａ３，５Ｂ１〜５Ｂ３，５Ｃ１〜５Ｃ３が、メモリセルアレイ領域１００及び周辺回路領域２００内のシリコン酸化膜２１，２２上に交互に積層され、積層体６１〜６３が各領域１００，２００内に形成される。導電膜３Ａ１〜３Ａ３，３Ｂ１〜３Ｂ３，３Ｃ１〜３Ｃ３はポリシリコン膜であり、例えば、ＣＶＤ法を用いて、１０ｎｍ〜１５ｎｍ程度の膜厚となるように形成される。また、絶縁膜５Ａ１〜５Ａ３，５Ｂ１〜５Ｂ３，５Ｃ１〜５Ｃ３は、例えば、熱酸化法によって、１ｎｍ〜２ｎｍ程度の膜厚となるように、形成される。尚、絶縁膜５Ａ１〜５Ａ３，５Ｂ１〜５Ｂ３，５Ｃ１〜５Ｃ３は、ポリシリコン膜上に形成された自然酸化膜でも良い。
【０１０６】
この後、例えば、メモリセルアレイ領域１００及び周辺回路領域２００に対して、フォトリソグラフィー技術によってパターニングが施され、メモリセルアレイ領域１００内に形成された積層体６３及び絶縁膜２２が、例えば、ＲＩＥ法によって、除去される。
そして、図１５に示すように、メモリセルアレイ領域１００内の半導体基板１表面に、ゲート絶縁膜２０が、例えば、熱酸化法によって、形成される。このゲート絶縁膜２０は、例えば、膜厚が４ｎｍ程度のシリコン酸化膜であり、メモリセルのトンネル絶縁膜となる。ゲート絶縁膜２０は、ＯＮＯ膜や、ゲルマニウム（Ｇｅ）等の注入アシスト準位を含む層をトンネル膜の両界面に位置させた絶縁膜を用いてもよい。
【０１０７】
そのゲート絶縁膜２０上に、記憶層２１Ａが、例えば、ＣＶＤ法により、４ｎｍ〜６ｎｍ程度の膜厚となるように形成される。記憶層２１Ａには、例えば、電荷捕獲準位を多く含むシリコン窒化膜が用いられる。そして、記憶層２１Ａは、フォトリソグラフィー技術及びＲＩＥ法を用いて、メモリセル形成領域１０１内にのみ残存するように、エッチングされ、選択ゲート形成領域１０２の記憶層は除去される。
【０１０８】
ここで、図９に示されるメモリセルのＤ−Ｄ線に沿う断面構造が図１１に示す構造となる場合には、記憶層２１Ａの形成後に、フォトリソグラフィー技術及びＲＩＥ法により、半導体基板１内に溝が形成される。その溝内に素子分離絶縁膜５１が埋め込まれ、アクティブ領域と素子分離領域とが形成される。この素子分離絶縁膜５１によって、Ｘ方向に隣接するアクティブ領域ＡＡが電気的に分離される。
【０１０９】
尚、レジストマスクではなくハードマスクを用いて、半導体基板１内に溝を形成しても良い。この場合、記憶層２１Ａとのエッチングの選択比を確保するため、記憶層２１Ａとは材質の異なる第１ハードマスク（図示せず）が記憶層２１Ａ上に成膜され、この第１ハードマスク上に、さらに、第１ハードマスクの材質と異なる第２ハードマスクが形成される。第１ハードマスクは、例えば、シリコン酸化膜などであり、第２ハードマスクは、アモルファスシリコン、或いは、シリコン窒化膜などである。
形成された溝内に素子分離絶縁膜５１が埋め込まれ、ハードマスクをストッパとして、ＣＭＰ法による平坦化処理を素子分離絶縁膜５１に対して行う。その後、素子分離絶縁膜５１の上面の高さが記憶層２１Ａの上面の高さと一致するように、素子分離絶縁膜５１に対して、エッチバックを施す。そして、記憶層２１Ａ上に残存したハードマスクが剥離される。以上によっても、素子分離絶縁膜５１によるＸ方向に隣接するアクティブ領域ＡＡ間の電気的な分離がなされる。
【０１１０】
また、図９に示されるメモリセルのＤ−Ｄ線に沿う断面構造が図１２に示す構造となる場合には、素子分離絶縁膜５１の形成後に、メモリセル形成領域１０１内の素子分離絶縁膜５１の上面が、記憶層２１Ａの上面より低く、且つ、記憶層２１Ａの下面より高くなるように、例えば、ＲＩＥ法を用いて、素子分離絶縁膜５１がエッチングされる。
【０１１１】
続いて、中間絶縁膜２２及び第１シリコン層（例えば、ポリシリコン層）２３が、例えば、ＣＶＤ法を用いて、メモリセルアレイ領域１００内に順次形成される。
【０１１２】
メモリセル形成領域１０１内においては、記憶層２１Ａ上に、中間絶縁膜２２が形成される。中間絶縁膜２２は、例えば、膜厚が１０ｎｍ〜３０ｎｍ程度のアルミナ（Ａｌ２Ｏ３）膜である。この中間絶縁膜２２は、メモリセルのブロック絶縁膜として機能する。尚、中間絶縁膜２２は、アルミナ膜に限定されるものではなく、ＨｆＯ２など他の高誘電体絶縁材料や、シリコン窒化膜、シリコン酸化膜などの絶縁膜の単層膜や、ＯＮＯ膜など絶縁膜の積層膜でもよい。一方、セレクトゲート形成領域１０２においては、上記のように、記憶層が除去されているため、中間絶縁膜２２がゲート絶縁膜２０と直接接触した構造となっている。
この際、周辺回路領域２００においては、積層体６１，６２上に、記憶層２１Ａと同一構成の絶縁膜２１、中間絶縁膜２２及び第１シリコン層２３が形成される。
尚、選択ゲート形成領域１０２内の記憶層の除去の際に、その領域１０２内の絶縁膜２０を同時に除去し、その絶縁膜２０よりも膜厚が厚い絶縁膜を新たに形成しても良い。また、本実施形態では、選択ゲート形成領域１０２内の記憶層は除去したが、それに限定されるものではなく、選択ゲート形成領域１０２内に記憶層を残存させても良い。
【０１１３】
次に、図１６に示すように、高耐圧／低耐圧領域２０１，２０２において、第１シリコン層２３、中間絶縁膜２２及び記憶層２１が、例えば、フォトリソグラフィー技術及びＲＩＥ法を用いて、積層体６１，６２上から除去される。この際、例えば、積層体６１，６２の最上端に形成された酸化膜（自然酸化膜）は非常に薄いため除去され、これとともに、その酸化膜の直下に設けられた導電膜（ポリシリコン膜）３Ｃ１，３Ｃ２もエッチングされ、薄くなる。この膜厚の減少分を考慮するとともに、積層体６１，６２の上端とメモリセル形成領域１０１内の第１シリコン層２３の上端とがほぼ一致する高さとなるように、積層体６１，６２が形成されることが好ましい。これは、メモリセルアレイ領域１００上端と周辺回路領域２００上端との段差に起因して、製造工程における加工難度が高くなってしまうのを、抑制するためである。
【０１１４】
次に、第１シリコン層２３及び積層体６１，６２上に、第２シリコン層２５が形成される。尚、第１シリコン層２３は形成せずとも良い。即ち、中間絶縁膜２２が形成された後、積層体６１，６２上の中間絶縁膜２２のみを除去し、その後、メモリセルアレイ領域１００内及び周辺回路領域２００内に、第２シリコン層２５を形成してもよい。その結果、第１シリコン層２３の形成工程を省略することも可能となる。
【０１１５】
続いて、図１７に示すように、例えば、シリコン窒化膜からなるマスク層２６をハードマスクとして、メモリセルＭＣ、選択トランジスタＳＴ、高耐圧系／低耐圧系ＭＩＳトランジスタＨＶＴｒ，ＬＶＴｒがそれぞれ所定のパターンのゲートサイズとなるように、フォトリソグラフィー技術及びＲＩＥ法を用いて、メモリセルアレイ領域１００内及び周辺回路領域２００内にそれぞれ形成された導電膜及び絶縁膜が、ゲート加工される。
【０１１６】
そして、ゲート加工された第１、第２シリコン層２３，２５及び積層体６１，６２をマスクとして、ソース／ドレイン拡散層２７Ａ，２７Ｂ，２７Ｃ，７１，７２が、半導体基板１内に形成される。この後、ソース／ドレイン拡散層２７Ａ，２７Ｂ，２７Ｃ，７１，７２内に含まれる不純物イオンが、アニールによって活性化され、半導体基板１内に固定化される。
【０１１７】
ソース／ドレイン拡散層を形成した後、層間絶縁膜５０が、メモリセルＭＣ、各トランジスタＳＴ，ＨＶＴｒ，ＬＶＴｒのゲートを覆うように、例えば、ＣＶＤ法によって形成される。
【０１１８】
次に、マスク層２６をストッパとして、ＣＭＰ法による平坦化処理が施される。ここで、メモリセル形成領域１０１上端と選択ゲート形成領域１０２上端との間に段差が生じているが、この段差は、記憶層２１Ａの膜厚分（４ｎｍ〜６ｎｍ程度）である。そのため、選択ゲート形成領域１０２のマスク層の上部が削られ、メモリセル形成領域１０１上端と選択ゲート形成領域１０２上端はほぼ同じ高さになり、メモリセルアレイ領域１００の上端は平坦になる。
【０１１９】
続いて、マスク層２６を剥離し、図１８に示すように、第２シリコン層２５の上面が露出される。そして、第２シリコン層２５上に、金属膜、例えば、Ｎｉ膜（金属膜）４５がスパッタ法を用いて形成される。これと同時に、周辺回路２００においては、第２シリコン層２５上に、Ｎｉ膜４５が形成される。
【０１２０】
そして、加熱によるシリサイド処理が実行される。これによって、メモリセルアレイ領域１００では、Ｎｉ膜２４に含まれるＮｉ原子が第１及び第２シリコン層２３，２５内に拡散し、周辺回路領域２００では、高耐圧／低耐圧領域２０１，２０２内のそれぞれに形成された第２シリコン層２５及び積層体６１，６２内に、Ｎｉ原子が拡散する。尚、第２シリコン層２５上に形成される金属膜は、Ｎｉ膜に限定されず、加熱処理によって、ポリシリコンとの間にシリサイドを形成する金属材料であれば、ＣｏやＴｉなど、他の材料でも良い。尚、シリコン層及び導電膜と固相反応しなかった金属膜は、シリサイド処理の後、除去される。
【０１２１】
上記の加熱処理によって、図１９に示すように、中間絶縁膜２２上のポリシリコン層全体がシリサイド化され、メモリセルアレイ領域１００内では、シリサイド（ＮｉＳｉ２）層４Ｂ３が形成される。これによって、メモリセルのゲート電極は、低抵抗化のため、ＦＵＳＩ構造のゲート電極とすることができる。同様に、選択トランジスタのゲート電極もシリサイド層４Ｂ４となる。
【０１２２】
一方、周辺回路領域２００内では、積層体６１，６２のうち、Ｎｉ膜と直接接触した導電膜（ポリシリコン膜）がシリサイド化され、シリサイド膜４Ｂ１，４Ｂ２となる。また、絶縁膜５Ａ１，５Ａ２，５Ｂ１，５Ｂ２が１ｎｍ〜２ｎｍ程度と薄いため、Ｎｉ原子は、絶縁膜５Ａ１，５Ａ２，５Ｂ１，５Ｂ２を通過して、積層体６１，６２内を拡散する。
【０１２３】
Ｎｉ原子が積層体６１，６２内を拡散する際、第１の実施形態と同様に、Ｎｉ原子に対して絶縁膜５Ａ１，５Ａ２，５Ｂ１，５Ｂ２がストッパとして機能するため、Ｎｉ原子がシリサイド層４Ｂ１，４Ｂ２側からゲート絶縁膜２１，２２側へ移動するにつれて、拡散するＮｉ原子数は徐々に減少する。そのため、積層体６１，６２内に含まれている複数の導電膜（ポリシリコン膜）毎に、Ｓｉ原子に対するＮｉ原子の組成比が異なってシリサイド化されていき、積層体６１，６２内に含まれている複数の導電膜の全てがシリサイド膜とはならない。それゆえ、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２は、ポリシリコン膜とすることができる。尚、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２がシリサイド化しないように、導電膜及び絶縁膜の積層数を考慮して積層体６１及び６２を形成することが好ましい。
【０１２４】
これによって、メモリセル形成領域１０１内には、シリサイド層（ゲート電極）４Ｂ３、ブロック絶縁膜（中間絶縁膜）２２Ａ及び記憶層２１Ａが、トンネル絶縁膜２０Ａ上に形成される。また、選択ゲート形成領域１０２内には、所定のゲートサイズとなる、シリサイド層（ゲート電極）４Ｂ４及びブロック絶縁膜と同一構成の中間絶縁膜２２Ｂとが、トンネル絶縁膜２０Ａと同一構成の絶縁膜２０Ｂ上に形成される。本実施形態においては、選択トランジスタＳＴにおいて、中間絶縁膜２２Ｂと絶縁膜２０Ｂとがゲート絶縁膜として機能する。
【０１２５】
高耐圧及び低耐圧領域２０１，２０２内には、シリサイド層４Ｂ１，４Ｂ２及び積層体６１，６２が、ゲート絶縁膜２１，２２上に形成される。尚、上述のように、積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２はポリシリコン膜となっている。
【０１２６】
続いて、図１０に示すように、絶縁層５０上に、絶縁層５５が形成される。そして、メモリセルアレイ領域１００において、ソース／ドレイン拡散層２７Ｃと接触するように、コンタクト８０Ｃが絶縁層５０，５５内に埋め込まれる。そして、コンタクト８０Ｃと電気的に接続されるように、配線層８１Ｃが絶縁層５０，５５上に形成される。これと同時に、周辺回路２００内の高耐圧領域２０１及び低耐圧領域２０２において、コンタクト８０Ａ，８０Ｂが、ソース／ドレイン拡散層７１，７２にそれぞれ直接接触するように、絶縁層５０内に埋め込まれる。さらに、配線層８１Ａ，８１Ｂが、コンタクト８０Ａ，８０Ｂに電気的に接続されるように、絶縁層５０，５５上に形成される。
【０１２７】
以上の製造工程によって、本発明の第２の実施形態に係るフラッシュメモリが完成する。
【０１２８】
本発明の第２の実施形態では、ＭＩＳトランジスタ（周辺トランジスタ）が設けられる領域２００内において、ゲート絶縁膜２１，２２上に、複数の導電膜と複数の絶縁膜とが交互に積層された積層体６１，６２が形成される。この積層体６１，６２上のシリコン層と金属膜（Ｎｉ膜）がシリサイド処理される。
【０１２９】
シリコン層とＮｉ膜との固相反応によってシリサイド層が形成される際に、Ｎｉ原子はシリコン層内を拡散するとともに、積層体６１，６２内へも拡散する。Ｎｉ原子は積層体６１，６２内が含んでいる複数の絶縁膜によって拡散が妨げられる。
【０１３０】
これによって、シリサイド層４Ｂ１，４Ｂ２と積層体６１，６２とからなるＭＩＳトランジスタのゲート電極１０１，１０２は、積層体６１，６２内に含まれる複数の導電膜のうち、ゲート絶縁膜２１，２２直上の導電膜がシリサイド化するのを防止できる。そのため、ＭＩＳトランジスタは、ゲート絶縁膜２直上のシリサイド層の不均一性に起因して、しきい値電圧が変動しない。
【０１３１】
それゆえ、ＭＩＳトランジスタのしきい値電圧は、素子毎にばらつかない。
【０１３２】
積層体６１，６２は、複数の絶縁膜５Ａ１，５Ｂ１，５Ａ２，５Ｂ２も含んでいるが、これらの膜は非常に薄い。そのため、周辺トランジスタのゲート電極１０１，１０２に印加された駆動電圧は少ない電位降下で、シリサイド層４Ｂ１，４Ｂ２とゲート絶縁膜２１，２２上面に形成されたポリシリコン膜３Ａ１，３Ａ２との間に加わる。それゆえ、ゲート絶縁膜２１，２２直下の半導体基板１内にチャネル（反転層）が形成されるため、複数の絶縁膜を含む積層体をゲート絶縁膜２１，２２上に設けても、周辺トランジスタＨＶＴｒ，ＬＶＴｒの動作に支障をきたすことはない。
【０１３３】
また、本実施形態では、周辺トランジスタＨＶＬｒ，ＬＶＴｒのゲート電極１０１，１０２に積層体６１，６２を設けることにより、記憶層及びブロック絶縁膜の有無に起因するメモリセルアレイ領域１００上端と周辺回路領域２００上端との間の段差を緩和できる。それゆえ、その段差に起因して、製造工程の加工難度が高くなるのを抑制できる。
【０１３４】
したがって、本発明の第２の実施形態に係るフラッシュメモリの製造方法によれば、動作の安定化を図ったフラッシュメモリを提供できる。
【０１３５】
（２−２） 製造方法２
本発明の第２の実施形態において、メモリセルのＤ−Ｄ線に沿う断面構造が、図１３に示す構造の場合の製造方法について、説明する。ここで、製造方法２と上記の製造方法１と異なる点は、素子分離絶縁膜５１の形成方法である。
【０１３６】
尚、図１５までの各工程は、製造方法１と同じであるため、説明を省略する。
【０１３７】
図１５に示す工程で、例えば、選択ゲート形成領域１０２内の記憶層を除去した後、中間絶縁膜２２及び第１シリコン層２３が、メモリセルアレイ領域１００内及び周辺回路領域内１００内に形成される。この後、高耐圧／低耐圧領域２０１，２０２において、第１シリコン層２３、中間絶縁膜２２及び記憶層２１が、例えば、フォトリソグラフィー技術及びＲＩＥ法を用いて、選択的に除去される。
【０１３８】
その後、レジストマスクを用いたフォトリソグラフィー技術及びＲＩＥ法により、半導体基板１内に溝が形成される。尚、ハードマスクを用いて、半導体基板１内に溝を形成してもよい。形成されたハードマスクが記憶層と同じ材料であれば、積層体６１，６２上に残存させた記憶層とを同時に除去することが可能となる。さらに、周辺回路領域１００内の積層体６３，６３上の記憶層２１は除去せずに、記憶層２１をハードマスクとして用いても良いし、記憶層２１上に同じ材質の材料を積層し、膜厚を厚くして、ハードマスクとして用いても良い。
【０１３９】
そして、溝内に素子分離絶縁層５１が埋め込まれ、アクティブ領域と素子分離領域とが、メモリセルアレイ領域１００内及び周辺回路領域２００内の半導体基板１内に形成される。この素子分離絶縁層５１によって、Ｘ方向に隣接するメモリセルアレイ領域１００内のアクティブ領域ＡＡが電気的に分離される。その後の工程は、図１６乃至図１９に示す工程と同様である。
【０１４０】
以上の工程によって、メモリセルのＤ−Ｄ線に沿う断面構造が、図１３に示す構造となるように、メモリセルを形成することができる。
【０１４１】
（３） 変形例
図２０を用いて、本発明の第２の実施形態に係るフラッシュメモリの変形例について、説明する。尚、図１０乃至図１３に示す部材と同一部材に関しては、同一符号を付し、詳細な説明は必要に応じて行う。
【０１４２】
図１０乃至図１３においては、ＭＯＮＯＳ構造のメモリセルを用いたフラッシュメモリについて、説明した。しかし、それに限定されず、絶縁層の代わりに導電層（例えば、ポリシリコン）を記憶層とした、いわゆる、積層ゲート構造のメモリセルを用いたフラッシュメモリでもよい。本変形例では、記憶層のことを、フローティングゲート電極３０Ａと呼ぶ。
【０１４３】
図２０は、本変形例に係るフラッシュメモリのＹ方向（チャネル長方向）に沿う断面構造を示している。
【０１４４】
図２０に示すように、メモリセルアレイ領域１００内において、メモリセルＭＣは、フローティングゲート電極３０Ａとコントロールゲート電極４Ｂ３が積層されたスタックゲート構造となっている。具体的には、メモリセルＭＣは、以下の構成のゲート構造を有している。フローティングゲート電極３０Ａは、ゲート絶縁膜（トンネル絶縁膜）２０Ａ上に、設けられている。フローティングゲート電極３０Ａは、例えば、ポリシリコン膜からなっている。このフローティングゲート電極３０Ａに電荷が蓄積されることによって、メモリセルＭＣにデータが保持される。
【０１４５】
フローティングゲート電極３０Ａ上には、中間絶縁膜３１Ａが設けられている。中間絶縁膜３１上には、コントロールゲート電極４Ｂ３設けられている。コントロールゲート電極４Ｂ３は、ワード線として機能し、シリサイド層（例えば、ＮｉＳｉ２層）の単層構造である。
【０１４６】
メモリセルがフローティングゲート電極３０Ａを有する場合、選択トランジスタＳＴのゲート構造は、ゲート絶縁膜２Ｂ上の下層ゲート電極３０Ｂ上に、上層ゲート電極４Ｂ４が積層された構造となる。下層ゲート電極３０Ｂと上層ゲート電極４Ｂ４との間には、中間絶縁膜３１Ａと同一構成の絶縁膜３１Ｂが介在している。この絶縁膜３１Ｂ内には、開口部が形成されており、この開口部を介して、下層ゲート電極３０Ｂと上層ゲート電極４Ｂ４は直接接触する。
【０１４７】
下層ゲート電極３０Ｂはフローティングゲート電極３０Ａと同時に形成され、上層ゲート電極４Ｂ４はコントロールゲート電極４Ｂ３と同時に形成される。そのため、上層ゲート電極４Ｂ４はシリサイド層となる。尚、本変形例の選択トランジスタにおいては、シリサイド層４Ｂ３，４Ｂ４の形成の際に、中間絶縁膜３１Ｂに形成された開口部を介して、Ｎｉ原子（金属原子）が下層ゲート電極３０Ｂ内にも拡散するが、中間絶縁膜３１Ｂが介在している部分もあるため、下層ゲート電極３０Ｂの全体がシリサイド層となることはない。
【０１４８】
また、本変形例においても、周辺回路領域２００内に設けられる高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０１は、複数の導電膜３Ａ１，４Ａ１と複数の絶縁膜５Ａ１，５Ｂ１が交互に積層された積層体６１と、積層体６１上に設けられたシリサイド層４Ｂ１とから構成されている。低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート電極１０２も同様に積層体６１とシリサイド層４Ｂ２とから構成されている。
【０１４９】
それらの積層体６１，６２おいて、ゲート絶縁膜２１，２２直上の導電膜３Ａ１，３Ａ２は、シリサイド層４Ｂ１，４Ｂ２とは異なった導電材（例えば、ポリシリコン）からなっている。
【０１５０】
それゆえ、図９乃至図１３に示すフラッシュメモリ内に設けられた周辺トランジスタと同様の効果が得られ、シリサイド層４Ｂ１，４Ｂ２の不均一性に起因するＭＩＳトランジスタのしきい値電圧のばらつきが生じることはない。
【０１５１】
したがって、本発明の第２の実施形態の変形例においても、ＭＩＳトランジスタ（周辺トランジスタ）の動作を安定化できる。
【０１５２】
尚、図２０に示す本変形例のフラッシュメモリの製造方法は、図１４乃至図２０を用いて説明した製造工程とほぼ同一である。相違点は以下の通りである。
【０１５３】
周辺領域２００内のゲート絶縁膜２１，２２上に、複数の導電層と複数の絶縁膜からなる積層体が形成された後（図１４参照）、メモリセルアレイ領域１００内に形成された積層体及び絶縁膜は除去される。図１５に示す工程と同様に、メモリセルアレイ領域１００内の半導体基板１表面上に、ゲート絶縁膜２０Ａ，２０Ｂが形成される。
この後、記憶層としての絶縁膜の代わりに、フローティングゲート電極３０Ａとなる、例えば、ポリシリコン膜３０Ａが、ゲート絶縁膜２０Ａ，２０Ｂ上に形成される。そして、ポリシリコン膜３０Ａ上に、中間絶縁膜３１Ａ，３１Ｂが形成される。この際、選択ゲート形成領域１０２内において、中間絶縁膜３１Ｂに開口部が形成される。
【０１５４】
そして、図１６乃至図１９に示す工程と同様の工程によって、中間絶縁膜上に、第１シリコン層が形成される。そして、ゲート加工工程及びソース／ドレイン拡散層形成工程が実行され、絶縁層５０が形成される。
【０１５５】
例えば、第２シリコン層が形成された後、金属膜が形成され、シリサイド処理（固相反応処理）が施される。シリサイド処理によって、シリサイド層４Ｂ１，４Ｂ２，４Ｂ３，４Ｂ４が形成された後、絶縁層５５、コンタクト８０Ａ，８０Ｂ，８０Ｃ及び配線層８１Ａ，８１Ｂ，８１Ｃが形成され、本変形例のフラッシュメモリが完成する。
【０１５６】
フローティングゲート電極を有するメモリセルを用いた場合であっても、本変形例のフラッシュメモリは、メモリセルのゲート電極（制御ゲート電極）がＦＵＳＩ構造となり、周辺トランジスタＨＶＴｒ，ＬＶＴｒのゲート電極１０１，１０２がゲート絶縁膜２１，２２直上でシリサイド膜を含まない導電膜（ポリシリコン膜）となっている。
【０１５７】
以上の製造工程によって、本発明の第２の実施形態の変形例に係るフラッシュメモリを作製できる。
【０１５８】
したがって、本発明の第２の実施形態の変形例においても、動作を安定化できるフラッシュメモリを提供できる。
【０１５９】
２． その他
本発明の第１及び第２の実施形態によれば、ＭＩＳトランジスタの動作を安定化できる。
【０１６０】
尚、本発明の第２の実施形態において、フラッシュメモリを例に説明したが、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）またはＲｅＲＡＭ（Resistance Random Access Memory）などに用いられる周辺トランジスタ（ＭＩＳトランジスタ）でもよい。その場合においても、本発明の実施形態と同様の効果が得られる。
【０１６１】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１６２】
【図１】本発明の実施形態に係るＭＩＳトランジスタの構造を示す断面図。
【図２】本発明の実施形態に係るＭＩＳトランジスタの構造を示す断面図。
【図３】本発明の実施形態に係るＭＩＳトランジスタの構造を示す断面図。
【図４】本発明の実施形態に係るＭＩＳトランジスタの製造方法の一工程を示す工程図。
【図５】本発明の実施形態に係るＭＩＳトランジスタの製造工程の一工程を示す工程図。
【図６】本発明の実施形態に係るＭＩＳトランジスタの製造工程の一工程を示す工程図。
【図７】本発明の実施形態に係るＭＩＳトランジスタの製造工程の一工程を示す工程図。
【図８】本発明の第２の実施形態に係る不揮発性半導体メモリの全体構成を示す概略図。
【図９】本発明の第２の実施形態に係るフラッシュメモリの構造を示す平面図。
【図１０】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１１】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１２】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１３】本発明の第２の実施形態に係るフラッシュメモリの構造を示す断面図。
【図１４】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１５】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１６】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１７】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１８】本発明の第２の実施形態に係るフラッシュメモリの製造工程の一工程を示す断面図。
【図１９】本発明の第２の実施形態の変形例に係るフラッシュメモリの構造を示す断面図。
【図２０】本発明の第２の実施形態の変形例に係るフラッシュメモリの構造を示す断面図。
【符号の説明】
【０１６３】
１：半導体基板、２，２１，２２：ゲート絶縁膜、４Ｂ，４Ｂ１〜４Ｂ４：シリサイド層、６，６１，６２：積層体、３Ａ，３Ａ１，３Ａ２，３Ｂ，３Ｃ：導電膜，４Ａ，４Ａ１，４Ａ２：導電膜、５Ａ，５Ａ１，５Ａ２，５Ｂ，５Ｂ１，５Ｂ２，５Ｃ：絶縁膜、７，７１，７２，２７Ａ，２７Ｂ，２７Ｃ：ソース／ドレイン拡散層、１０，１０１，１０２，３０Ｂ：ゲート電極、３０Ａ：フローティングゲート電極、５０，５５：絶縁層（層間絶縁膜）、５１：素子分離絶縁膜、８０Ａ，８０Ｂ，８０Ｃ：コンタクト、８１Ａ，８１Ｂ，８１Ｃ：配線層、１００：メモリセルアレイ領域、１０１：メモリセル形成領域、１０２：選択ゲート形成領域、２００：周辺回路領域、２０１：高耐圧領域、２０２：低耐圧領域。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられ、ソース／ドレイン領域として機能する２つの拡散層と、
前記２つの拡散層間のチャネル領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられる複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられるシリサイド層とからなるゲート電極と、を具備し、
前記積層体のうち、前記シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触することを特徴とする半導体装置。
【請求項２】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、
前記積層体上に、シリコン層を形成する工程と、
前記シリコン層及び前記積層体に対して、ゲート加工を施す工程と、
前記シリコン層にゲート加工を施した後に、前記半導体基板内に拡散層を形成する工程と、
前記シリコン層上に金属膜を形成する工程と、
前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記シリコン層と前記金属膜との固相反応によって、前記積層体上にシリサイド層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板内に設けられるメモリセルアレイ領域と、
前記メモリセルアレイ領域に隣接して、半導体基板内に設けられる周辺回路領域と、
前記メモリセルアレイ領域内の半導体基板内に設けられ、ソース／ドレイン領域となる２つの第１拡散層と、前記第１拡散層間のチャネル領域上に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上に設けられる記憶層と、前記記憶層上に設けられる中間絶縁層と、前記中間絶縁層上に設けられ、第１シリサイド層からなる第１ゲート電極とを有するメモリセルと、
前記周辺領域内の半導体基板内に設けられた２つの第２拡散層と、前記第２拡散層間のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられた第２シリサイド層とからなる第２ゲート電極とを有する周辺トランジスタと、を具備し、
前記第２ゲート電極を構成している前記積層体のうち、前記第２シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触することを特徴とする半導体装置。
【請求項４】
前記記憶層は、電荷捕獲準位を含む絶縁膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
周辺回路領域内の半導体基板表面上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、
メモリセルアレイ領域内の半導体基板表面上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、記憶層を形成する工程と、
前記記憶層上に、中間絶縁膜を形成する工程と、
前記中間絶縁膜上に、第１シリコン層を形成する工程と、
前記積層体上に、第２シリコン層を形成する工程と、
前記メモリセルアレイ領域内においては、前記第１シリコン層、前記中間絶縁膜及び前記記憶層に対してゲート加工を施し、前記周辺回路領域においては、前記第２シリコン層及び前記積層体に対してゲート加工を施す工程と、
前記ゲート加工された第１及び第２シリコン層をマスクとして、前記メモリセルアレイ領域及び前記周辺回路領域の半導体基板内に、第１及び第２拡散層をそれぞれ形成する工程と、
前記第１及び第２シリコン層上に、金属膜を形成する工程と、
前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記第１及び第２のシリコン層及び前記導電膜と前記金属膜との固相反応によって、前記中間絶縁膜上及び前記積層体上に第１及び第２シリサイド層をそれぞれ形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板内に設けられ、ソース／ドレイン領域として機能する２つの拡散層と、
前記２つの拡散層間のチャネル領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられる複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられるシリサイド層とからなるゲート電極と、を具備し、
前記積層体のうち、前記シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触することを特徴とする半導体装置。
【請求項２】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、
前記積層体上に、シリコン層を形成する工程と、
前記シリコン層及び前記積層体に対して、ゲート加工を施す工程と、
前記シリコン層にゲート加工を施した後に、前記半導体基板内に拡散層を形成する工程と、
前記シリコン層上に金属膜を形成する工程と、
前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記シリコン層と前記金属膜との固相反応によって、前記積層体上にシリサイド層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板内に設けられるメモリセルアレイ領域と、
前記メモリセルアレイ領域に隣接して、半導体基板内に設けられる周辺回路領域と、
前記メモリセルアレイ領域内の半導体基板内に設けられ、ソース／ドレイン領域となる２つの第１拡散層と、前記第１拡散層間のチャネル領域上に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上に設けられる記憶層と、前記記憶層上に設けられる中間絶縁層と、前記中間絶縁層上に設けられ、第１シリサイド層からなる第１ゲート電極とを有するメモリセルと、
前記周辺領域内の半導体基板内に設けられた２つの第２拡散層と、前記第２拡散層間のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、複数の導電膜と複数の絶縁膜とが積層された積層体と前記積層体上に設けられた第２シリサイド層とからなる第２ゲート電極とを有する周辺トランジスタと、を具備し、
前記第２ゲート電極を構成している前記積層体のうち、前記第２シリサイド層とは異なる構成の導電膜が、前記ゲート絶縁膜と接触することを特徴とする半導体装置。
【請求項４】
前記記憶層は、電荷捕獲準位を含む絶縁膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
周辺回路領域内の半導体基板表面上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、複数の導電膜と複数の絶縁膜とが積層された積層体を形成する工程と、
メモリセルアレイ領域内の半導体基板表面上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、記憶層を形成する工程と、
前記記憶層上に、中間絶縁膜を形成する工程と、
前記中間絶縁膜上に、第１シリコン層を形成する工程と、
前記積層体上に、第２シリコン層を形成する工程と、
前記メモリセルアレイ領域内においては、前記第１シリコン層、前記中間絶縁膜及び前記記憶層に対してゲート加工を施し、前記周辺回路領域においては、前記第２シリコン層及び前記積層体に対してゲート加工を施す工程と、
前記ゲート加工された第１及び第２シリコン層をマスクとして、前記メモリセルアレイ領域及び前記周辺回路領域の半導体基板内に、第１及び第２拡散層をそれぞれ形成する工程と、
前記第１及び第２シリコン層上に、金属膜を形成する工程と、
前記積層体が含む前記複数の導電膜のうち前記ゲート絶縁膜と接触する導電膜がシリサイド化しないように、前記第１及び第２のシリコン層及び前記導電膜と前記金属膜との固相反応によって、前記中間絶縁膜上及び前記積層体上に第１及び第２シリサイド層をそれぞれ形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００９−２７２５６４（Ｐ２００９−２７２５６４Ａ）
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願番号】特願２００８−１２３９０４（Ｐ２００８−１２３９０４）
【出願日】平成２０年５月９日（２００８．５．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願日】平成２０年５月９日（２００８．５．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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