半導体装置及び半導体装置の製造方法
【課題】素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、ボディ領域１１ａ、１１ｂと、ボディ領域１１ａ、１１ｂ上にゲート絶縁層１２ａ、１２ｂを介して配置されるゲート電極１３ａ、１３ｂと、ボディ領域１１ａ、１１ｂを挟んで配置される一対のソース／ドレイン領域１４ａ、１４ｂ、１４ｃと、を有する電界効果型トランジスタ１０ａ、１０ｂを複数備え、複数のトランジスタ１０ａ、１０ｂは、ボディ領域１１ａ、１１ｂ同士が電気的に接続されており、複数のトランジスタ１０ａ、１０ｂの内の一のトランジスタ１０ａのゲート電極１３ａのみが、複数のトランジスタ１０ａ、１０ｂの内の何れかのトランジスタのボディ領域と電気的に接続される。
【解決手段】本明細書に開示する半導体装置は、ボディ領域１１ａ、１１ｂと、ボディ領域１１ａ、１１ｂ上にゲート絶縁層１２ａ、１２ｂを介して配置されるゲート電極１３ａ、１３ｂと、ボディ領域１１ａ、１１ｂを挟んで配置される一対のソース／ドレイン領域１４ａ、１４ｂ、１４ｃと、を有する電界効果型トランジスタ１０ａ、１０ｂを複数備え、複数のトランジスタ１０ａ、１０ｂは、ボディ領域１１ａ、１１ｂ同士が電気的に接続されており、複数のトランジスタ１０ａ、１０ｂの内の一のトランジスタ１０ａのゲート電極１３ａのみが、複数のトランジスタ１０ａ、１０ｂの内の何れかのトランジスタのボディ領域と電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、トランジスタ等の半導体装置が用いられている。
【０００３】
トランジスタは、その動作速度を高めることにより、性能の向上が図られている。例えば、動作速度を高めるために、一対のソース／ドレイン領域間のボディ領域にゲート電極と同電位の電圧が直接印加される動的閾値電圧を有する電界効果型トランジスタが提案されている。
【０００４】
図１（Ａ）は従来の例による半導体装置を示す平面図であり、図１（Ｂ）は図１（Ａ）のＡ１ーＡ１線断面図であり、図１（Ｃ）は図１（Ａ）のＡ２ーＡ２線断面図である。
【０００５】
半導体装置１０１は、基板１０２と、基板１０２上の素子分離層１０３により画成された素子領域内に配置されたトランジスタ１１０とを備える。基板１０２には、不純物が注入されたウェル１０４及びウェル１０５が形成される。トランジスタ１１０は、ウェル１０４上に配置される。
【０００６】
トランジスタ１１０は、ボディ領域１１１と、ボディ領域１１１上にゲート絶縁層１１２を介して配置されるゲート電極１１３と、ボディ領域１１１を挟んで配置される一対のソース／ドレイン領域１１４ａ、１１４ｂと、を有する。ゲート電極１１３の側面には、側壁１１５が配置される。
【０００７】
トランジスタ１１０では、導電体であるシェアードコンタクト１１７を介して、ゲート電極１１３がウェルタップ１１６と電気的に接続される。ウェルタップ１１６は、ボディ領域１１１及びウェル１０４と電気的に接続している。従って、トランジスタ１１０では、シェアードコンタクト１１７及びウェルタップ１１６を介して、ゲート電極１１３とボディ領域１１１とが短絡しているので、ボディ領域１１１にはゲート電極１１３と同電位の電圧が直接印加される。
【０００８】
次に、トランジスタ１１０の動作について説明する。
【０００９】
トランジスタ１１０のオン時には、ゲート電極１１３に高電位の電圧が印加されるのと共に、ボディ領域１１１にも同電位の電圧が印加されるので、フォワードバイアスの降下により閾値電圧がトランジスタ１１０のオフ時のものよりも低い値に変化する。従って、トランジスタ１１０がオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００１０】
一方、トランジスタ１１０のオフ時には、ゲート電極１１３への電圧の印加が低電位になるので、ボディ領域１１１への電圧の印加も低電位になるため、フォワードバイアスの効果がなくなり閾値電圧は高電圧印加前の値に戻る。従って、トランジスタ１１０は、オフ時のリーク電流には変化がない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−２６０６０７号公報
【特許文献２】特開２００７−１９８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
論理回路等では、複数のトランジスタは直列に接続して配置される場合がある。しかし、図１に示す構造を有するトランジスタが直列に接続して配置された場合には、以下に説明する問題が生じる。
【００１３】
図２（Ａ）は図１に示す半導体装置において２つのトランジスタを直列に配置した場合の平面図であり、図２（Ｂ）は図２（Ａ）のＢ１ーＢ１線断面図であり、図２（Ｃ）は図２（Ａ）のＢ２ーＢ２線断面図である。
【００１４】
半導体装置２０１では、基板１０２と、基板１０２上の素子分離層１０３により画成された素子領域内に配置された２つのトランジスタ１１０ａ、１１０ｂとを備えている。２つの隣接するトランジスタ１１０ａ、１１０ｂでは、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域１１４ｂを有する。
【００１５】
２つのトランジスタ１１０ａ、１１０ｂそれぞれは、図１に示すトランジスタと同様の構造を有する。
【００１６】
トランジスタ１１０ａのゲート電極１１３ａは、シェアードコンタクト１１７ａ及びウェルタップ１１６ａを介して、ボディ領域１１１ａと短絡している。同様に、トランジスタ１１０ｂのゲート電極１１３ｂは、シェアードコンタクト１１７ｂ及びウェルタップ１１６ｂを介して、ボディ領域１１１ｂと短絡している。
【００１７】
また、ボディ領域１１１ａ及びボディ領域１１１ｂは、ウェル１０４を介して電気的に接続している。従って、ゲート電極１１３ａとゲート電極１１３ｂとは、ボディ領域１１１ａ及びボディ領域１１１ｂ及びウェル１０４等を介して短絡している。
【００１８】
ゲート電極１１３ａとゲート電極１１３ｂとが短絡していると、２つのトランジスタ１１０ａ、１１０ｂを独立して動作させることができない。従って、２つのトランジスタ１１０ａ、１１０ｂを独立して動作させるためには、ゲート電極１１３ａとゲート電極１１３ｂとを絶縁する必要がある。
【００１９】
ゲート電極１１３ａとゲート電極１１３ｂとを絶縁するためには、例えば、２つのトランジスタ１１０ａ、１１０ｂを、間に素子分離層を介在させて配置し、隣接するトランジスタ間のボディ領域が短絡しないように絶縁させる。そして、隣接するトランジスタ間のソース／ドレイン領域同士を配線を用いて電気的に接続することが挙げられる。このようにすれば、隣接するトランジスタ間のボディ領域の短絡を防止できる。
【００２０】
しかしながら、このような構造を用いると、２つのトランジスタ１１０ａ、１１０ｂを配置する素子面積が増大する問題が生じ得る。
【００２１】
本明細書では、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供することを目的とする。
【００２２】
また、本明細書では、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本明細書に開示する半導体装置の一形態によれば、ボディ領域と、上記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、上記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、を有する電界効果型トランジスタを複数備え、複数の上記トランジスタは、上記ボディ領域同士が電気的に接続されており、複数の上記トランジスタの内の一のトランジスタの上記ゲート電極のみが、複数の上記トランジスタの内の何れかのトランジスタの上記ボディ領域と電気的に接続される。
【００２４】
また、本明細書に開示する半導体装置の製造方法の一形態によれば、ボディ領域と、上記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、上記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、を有する電界効果型トランジスタの製造方法であって、複数の上記トランジスタを、上記ボディ領域同士を電気的に接続するように形成し、且つ、複数の上記トランジスタの内の一のトランジスタの上記ゲート電極のみを、複数の上記トランジスタの内の何れかのトランジスタの上記ボディ領域と電気的に接続する。
【発明の効果】
【００２５】
上述した本明細書に開示する半導体装置の一形態によれば、素子面積の増加を抑制しつつ、動作速度が向上する。
【００２６】
また、本明細書に開示する半導体装置の製造方法の一形態によれば、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置が得られる。
【００２７】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２８】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２９】
【図１】（Ａ）は従来の例による半導体装置を示す平面図であり、（Ｂ）は（Ａ）のＡ１ーＡ１線断面図であり、（Ｃ）は（Ａ）のＡ２ーＡ２線断面図である。
【図２】（Ａ）は図１に示す半導体装置において２つのトランジスタを直列に配置した場合の平面図であり、（Ｂ）は（Ａ）のＢ１ーＢ１線断面図であり、（Ｃ）は（Ａ）のＢ２ーＢ２線断面図である。
【図３】（Ａ）は本明細書に開示する半導体装置の第１実施形態を示す平面図であり、（Ｂ）は（Ａ）のＣ１ーＣ１線断面図であり、（Ｃ）は（Ａ）のＣ２ーＣ２線断面図であり、（Ｄ）は（Ａ）のＣ３ーＣ３線断面図であり、（Ｅ）は（Ａ）のＣ４ーＣ４線断面図である。
【図４】図３に示す半導体装置の回路図である。
【図５】（Ａ）は本明細書に開示する半導体装置の第１実施形態の変型例１を示す平面図であり、（Ｂ）は（Ａ）のＤ１ーＤ１線断面図であり、（Ｃ）は（Ａ）のＤ２ーＤ２線断面図である。
【図６】（Ａ）は本明細書に開示する半導体装置の第１実施形態の変型例２を示す平面図であり、（Ｂ）は（Ａ）のＥ１ーＥ１線断面図であり、（Ｃ）は（Ａ）のＥ２ーＥ２線断面図である。
【図７】図６に示す半導体装置の回路図である。
【図８】（Ａ）は本明細書に開示する半導体装置の第２実施形態を示す平面図であり、（Ｂ）は（Ａ）のＦ１ーＦ１線断面図であり、（Ｃ）は（Ａ）のＦ２ーＦ２線断面図であり、（Ｄ）は（Ａ）のＦ３ーＦ３線断面図であり、（Ｅ）は（Ａ）のＦ４ーＦ４線断面図である。
【図９】（Ａ）は本明細書に開示する半導体装置の第２実施形態の変型例を示す平面図であり、（Ｂ）は（Ａ）のＧ１ーＧ１線断面図であり、（Ｃ）は（Ａ）のＧ２ーＧ２線断面図である。
【図１０】（Ａ）は本明細書に開示する半導体装置の第３実施形態を示す平面図であり、（Ｂ）は（Ａ）のＨ１ーＨ１線断面図であり、（Ｃ）は（Ａ）のＨ２ーＨ２線断面図であり、（Ｄ）は（Ａ）のＨ３ーＨ３線断面図である。
【図１１】（Ａ）は本明細書に開示する半導体装置の第３実施形態の変型例を示す平面図であり、（Ｂ）は（Ａ）のＩ１ーＩ１線断面図である。
【図１２】本明細書に開示する半導体装置の製造方法を説明するフローチャートである。
【図１３】（Ａ）は本明細書に開示する半導体装置の他の実施形態を示す平面図であり、（Ｂ）は（Ａ）のＪ１ーＪ１線断面図であり、（Ｃ）は（Ａ）のＪ２ーＪ２線断面図であり、（Ｄ）は（Ａ）のＪ３ーＪ３線断面図であり、（Ｅ）は（Ａ）のＪ４ーＪ４線断面図である。
【発明を実施するための形態】
【００３０】
以下、本明細書で開示する半導体装置の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３１】
図３（Ａ）は本明細書に開示する半導体装置の第１実施形態を示す平面図であり、図３（Ｂ）は図３（Ａ）のＣ１ーＣ１線断面図であり、図３（Ｃ）は図３（Ａ）のＣ２ーＣ２線断面図であり、図３（Ｄ）は図３（Ａ）のＣ３ーＣ３線断面図であり、図３（Ｅ）は図３（Ａ）のＣ４ーＣ４線断面図である。図４は、図３に示す半導体装置の回路図である。
【００３２】
本実施形態の半導体装置１は、基板２と、基板２上の素子分離層３により画成された素子領域内に配置された２つの電界効果型トランジスタ１０ａ、１０ｂとを備えている。トランジスタ１０ａ、１０ｂはｎ型のＭＯＳトランジスタである。基板２には、ｐ型の導電性を有するウェル４及びｎ型の導電性を有するウェル５が形成されている。基板２としては、例えば、バルクシリコンウエハを用いることができる。ウェル４は、素子分離層３により画成された素子領域内に配置される。２つのトランジスタ１０ａ、１０ｂは、ウェル４の上に配置される。
【００３３】
トランジスタ１０ａは、ｐ型の導電性を有するボディ領域１１ａと、ボディ領域１１ａ上にゲート絶縁層１２ａを介して配置されるゲート電極１３ａとを有する。ゲート電極１３ａの側面には、側壁１５ａが配置される。ボディ領域１１ａは、ウェル４と電気的に接している。
【００３４】
ボディ領域１１ａは、ゲート絶縁層１２ａの下に位置するチャネル領域を含む部分である。ボディ領域１１ａは、例えば、ウェル４に対して閾値調整用のｐ型不純物が注入されて形成され得る。
【００３５】
また、トランジスタ１０ａは、ボディ領域１１ａを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域１４ａ、１４ｂを有する。
【００３６】
上述したトランジスタ１０ａに関する説明は、トランジスタ１０ｂに対しても適宜適用される。
【００３７】
２つの隣接するトランジスタ１０ａ、１０ｂ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域１４ｂを有する。
【００３８】
トランジスタ１０ａは、ボディ領域１１ａ及びウェル４と電気的に接するウェルタップ１６を有する。ウェルタップ１６は、ゲート電極１３ａの長手方向の一方の端部側に配置される。ウェルタップ１６はｐ型の導電性を有しており、ウェルタップ１６の不純物濃度はウェル４よりも高いことが、ボディ領域１１ａ及びウェル４の電位を損失なく取り出す上で好ましい。
【００３９】
また、トランジスタ１０ａは、ゲート電極１３ａ及びウェルタップ１６と電気的に接するシェアードコンタクト１７を有する。シェアードコンタクト１７は、ゲート電極１３ａの長手方向の一方の端部に隣接して配置され、ゲート電極１３ａの端部上を覆っている。シェアードコンタクト１７は、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極１３ａ及びウェルタップ１６によって共有される。
【００４０】
トランジスタ１０ａでは、導電体であるシェアードコンタクト１７を介して、ゲート電極１３ａがウェルタップ１６と電気的に接続される。即ち、トランジスタ１０ａでは、シェアードコンタクト１７及びウェルタップ１６を介して、ゲート電極１３ａとボディ領域１１ａとが短絡しているので、ボディ領域１１ａにはゲート電極１３ａと同電位の電圧が直接印加される。なお、ボディ領域１１ａに印加される電圧は、寄生抵抗の影響のため、ゲート電極１３ａの電位よりもわずかに低くなる場合もあり得るが、本質的問題ではない。
【００４１】
また、トランジスタ１０ｂのボディ領域１１ｂは、ウェル４を介して、トランジスタ１０ａのボディ領域１１ａと電気的に接続している。従って、トランジスタ１０ｂのボディ領域１１ｂには、トランジスタ１０ａのゲート電極１３ａと同電位の電圧が直接印加される。なお、ボディ領域１１ｂに印加される電圧は、寄生抵抗の影響のため、ゲート電極１３ａの電位よりもわずかに低くなる場合もあり得るが、本質的問題ではない。
【００４２】
次に、トランジスタ１０ａ、１０ｂの動作について説明する。
【００４３】
トランジスタ１０ａのオン時には、ゲート電極１３ａへ高電位の電圧が印加されるのと共に、ボディ領域１１ａにも同電位の電圧が印加されるので、フォワードバイアスの効果により閾値電圧がトランジスタ１０ａのオフ時のものよりも低い値に変化する。従って、トランジスタ１０ａがオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００４４】
一方、トランジスタ１０ａのオフ時には、ゲート電極１３ａへの電圧の印加が低電位になるので、ボディ領域１１ａへの電圧の印加も低電位になるため、フォワードバイアスの効果がなくなり閾値電圧は高電圧印加前の値に戻る。従って、トランジスタ１０ａでは、オフ時のドレイン−ソース間のリーク電流には変化がない。
【００４５】
ここで、トランジスタ１０ａがオン状態の時に、トランジスタ１０ｂがオフ状態からオン状態に変化すると、トランジスタ１０ｂのボディ領域１１ｂにもゲート電極１３ａと同電位の電圧が印加されているので、フォワードバイアスの効果により閾値電圧がトランジスタ１０ｂのオフ時のものよりも低い値に変化する。従って、トランジスタ１０ｂがオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００４６】
同様に、トランジスタ１０ａがオフ状態からオン状態に変化するのと同時に、トランジスタ１０ｂがオフ状態からオン状態に変化する場合にも、トランジスタ１０ｂがオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００４７】
このように、トランジスタ１０ｂには、トランジスタ１０ａのようなウェルタップ及びシェアードコンタクトが配置されていないものの、トランジスタ１０ａと同様にスイッチング時間が短縮される。
【００４８】
上述した本実施形態の半導体装置１によれば、トランジスタ１０ａ、１０ｂの動作速度を向上できる。ここで、トランジスタ１０ｂには、ウェルタップ及びシェアードコンタクトが配置されていないので、素子面積の増加を抑制しつつ、トランジスタ１０ｂの動作速度を向上できる。
【００４９】
上述した本実施形態の半導体装置１において、ゲート電極１３ａとボディ領域１１ａの接続をシェアードコンタクト１７を介して行い、ウェルタップ１６とソース／ドレイン領域１４ａ、１４ｂの分離をＴ字型のゲート電極１３ａにより行っている。しかし、接続および分離の実施形態はこれに限るものではなく、他の形態を用いてもよい。
【００５０】
次に、上述した第１実施形態の半導体装置の変型例１及び変型例２を、図面を参照して以下に説明する。
【００５１】
図５（Ａ）は、本明細書に開示する半導体装置の第１実施形態の変型例１を示す平面図であり、図５（Ｂ）は図５（Ａ）のＤ１ーＤ１線断面図であり、図５（Ｃ）は図５（Ａ）のＤ２ーＤ２線断面図である。
【００５２】
変型例１の半導体装置１は、２つの素子領域Ｒ１、Ｒ２を有している。２つの素子領域Ｒ１、Ｒ２それぞれは、基板２上に形成された素子分離層３によって電気的に分離して画成される。
【００５３】
素子領域Ｒ１には、上述した第１実施形態の半導体装置と同様に、２つのトランジスタ１０ａ、１０ｂが配置される。
【００５４】
素子領域Ｒ２には、ｎ型のＭＯＳトランジスタであるトランジスタ１０ｃが配置される。トランジスタ１０ｃは、ｐ型の導電性を有するウェル６の上に配置される。トランジスタ１０ｃは、トランジスタ１０ｂと同様の構造を有する。
【００５５】
素子領域Ｒ１内のウェル４は、隣接する素子領域Ｒ２が有するウェル６とは電気的に接続されているので、素子領域Ｒ１内のトランジスタ１０ａのボディ領域１１ａと、素子領域Ｒ２内におけるトランジスタ１０ｃのボディ領域１１ｃとは電気的に接続されない。
【００５６】
従って、素子領域Ｒ１に配置されるトランジスタ１０ａのゲート電極１３ａに電圧が印加されても、素子領域Ｒ２に配置されるトランジスタ１０ｃのボディ領域１１ｃには電圧が印加されることはない。
【００５７】
このように、素子領域Ｒ１のウェル４を隣接する素子領域Ｒ２にまで跨らせないことにより、トランジスタ１０ａのゲート電極１３ａへの電圧の印加がトランジスタ１０ｃに影響を及ぼすことが防止される。
【００５８】
図６（Ａ）は本明細書に開示する半導体装置の第１実施形態の変型例２を示す平面図であり、図６（Ｂ）は図６（Ａ）のＥ１ーＥ１線断面図であり、図６（Ｃ）は図６（Ａ）のＥ２ーＥ２線断面図である。図７は、図６に示す半導体装置の回路図である。
【００５９】
変型例２の半導体装置１は、基板２上の素子分離層３により画成された素子領域内に３つのトランジスタ１０ａ、１０ｂ、１０ｄが配置されている点が、上述した第１実施形態とは異なっている。
【００６０】
３つのトランジスタ１０ａ、１０ｂ、１０ｄは、直列に電気的に接続されている。
【００６１】
トランジスタ１０ｄは、トランジスタ１０ｂと同様の構造を有している。２つの隣接するトランジスタ１０ｂ、１０ｓ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域１４ｃを有する。
【００６２】
トランジスタ１０ｄのボディ領域１１ｄは、ウェル４を介して、トランジスタ１０ａのボディ領域１１ａと電気的に接続している。従って、トランジスタ１０ｄのボディ領域１１ｄには、トランジスタ１０ａのゲート電極１３ａと同電位の電圧が直接印加される。
【００６３】
従って、トランジスタ１０ｄの動作速度は、トランジスタ１０ｂと同様に向上する。
【００６４】
上述した変型例２では、１つの素子領域内に３つのトランジスタが配置されていたが、１つの素子領域内に配置されるトランジスタの数は、４つ以上であっても良い。
【００６５】
次に、半導体装置の第２及び第３実施形態を、図８〜図１１を参照しながら以下に説明する。第２及び第３実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。
【００６６】
本実施形態の半導体装置２０は、基板２ａと、基板２ａ上の素子分離層３ａにより画成された素子領域内に配置された２つのトランジスタ２０ａ、２０ｂとを備えている。トランジスタ２０ａ、２０ｂはｎ型のＭＯＳトランジスタである。基板２ａには、ｐ型の導電性を有するウェル７が形成されている。基板２ａとしては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）ウエハを用いることができる。この場合、素子分離層３ａは、ＳＯＩ基板上の電気絶縁層を利用して形成され得る。ウェル７は、素子分離層３ａにより画成された素子領域内に配置される。２つのトランジスタ２０ａ、２０ｂは、ウェル７上に配置される。
【００６７】
トランジスタ２０ａは、ｐ型の導電性を有するボディ領域２１ａと、ボディ領域２１ａ上にゲート絶縁層２２ａを介して配置されるゲート電極２３ａとを有する。ゲート電極２３ａの側面には、側壁２５ａが配置される。ボディ領域２１ａは、ウェル７と電気的に接している。
【００６８】
ボディ領域２１ａは、ゲート絶縁層２２ａの下に位置するチャネル領域を含む部分である。ボディ領域２１ａは、例えば、ウェル７に対して閾値調整用のｐ型不純物が注入されて形成され得る。
【００６９】
また、トランジスタ２０ａは、ボディ領域２１ａを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域２４ａ、２４ｂを有する。
【００７０】
上述したトランジスタ２０ａに関する説明は、トランジスタ２０ｂに対しても適宜適用される。
【００７１】
２つの隣接するトランジスタ２０ａ、２０ｂ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域２４ｂを有する。
【００７２】
トランジスタ２０ａは、ボディ領域２１ａ及びウェル７と電気的に接するウェルタップ２６を有する。ウェルタップ２６はｐ型の導電性を有しており、ウェルタップ２６の不純物濃度はウェル７よりも高いことが、ボディ領域２１ａ及びウェル７の電位を損失なく取り出す上で好ましい。
【００７３】
図８（Ａ）及び図８（Ｅ）に示すように、ウェルタップ２６は、トランジスタ２０ｂのボディ領域２１ｂとも電気的に接している。
【００７４】
図８（Ｂ）に示すように、トランジスタ２０ａは、ゲート電極２３ａ及びウェルタップ２６と電気的に接するシェアードコンタクト２７を有する。シェアードコンタクト２７は、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極２３ａ及びウェルタップ２６によって共有される。
【００７５】
トランジスタ２０ａでは、導電体であるシェアードコンタクト２７を介して、ゲート電極２３ａがウェルタップ２６と電気的に接続される。従って、トランジスタ２０ａでは、シェアードコンタクト２７及びウェルタップ２６を介して、ゲート電極２３ａとボディ領域２１ａとが短絡するので、ボディ領域２１ａにはゲート電極２３ａと同電位の電圧が直接印加される。
【００７６】
また、トランジスタ２０ｂのボディ領域２１ｂは、ウェルタップ２６及びシェアードコンタクト２７を介して、トランジスタ２０ａのゲート電極２３ａと電気的に接続している。このようにして、トランジスタ２０ｂのボディ領域２１ｂには、トランジスタ２０ａのゲート電極２３ａと同電位の電圧が直接印加される。
【００７７】
上述した本実施形態の半導体装置２０によれば、第１実施形態と同様の効果が得られる。
【００７８】
また、本実施形態では、ウェル７の下には電気絶縁層である素子分離層３ａが配置されているので、浮遊容量及びリーク電流が低減するため、スイッチング速度が更に向上すると共に消費電力が低減する。
【００７９】
次に、上述した第２実施形態の半導体装置の変型例を、図面を参照して以下に説明する。
【００８０】
図９（Ａ）は本明細書に開示する半導体装置の第２実施形態の変型例を示す平面図であり、図９（Ｂ）は図９（Ａ）のＧ１ーＧ１線断面図であり、図９（Ｃ）は図９（Ａ）のＧ２ーＧ２線断面図である。
【００８１】
本変型例の半導体装置２０では、上述した第２実施形態とは、トランジスタ２０ａのゲート電極２３ａとトランジスタ２０ｂのボディ領域２１ｂとの電気的接続の構造が異なっている。
【００８２】
本変型例では、トランジスタ７ｂのボディ領域２１ｂは、図９（Ｂ）に示すように、ウェル７ｂ上に配置される。トランジスタ７ｂは、ボディ領域２１ｂ及びウェル７ｂと電気的に接するウェルタップ２６ｂを有する。
【００８３】
トランジスタ７ａも、トランジスタ７ｂと同様の構造を有する。本変型例では、トランジスタ７ａのウェルタップ２６ａは、トランジスタ７ｂのウェルタップ２６ｂとは電気的に接続していない。また、トランジスタ２０ａのウェル７ａは、トランジスタ２０ｂのウェル７ｂとは電気的に接続していない。
【００８４】
トランジスタ２０ｂのウェルタップ２６ｂ上には、コンタクト２８が配置されている。コンタクト２８とトランジスタ２０ａのシェアードコンタクト２７とは、配線２９を介して電気的に接続する。即ち、２つのトランジスタ２０ａ、２０ｂのボディ領域２１ａ、２１ｂ同士は、配線２９を介して電気的に接続される。なお、コンタクト２８及びシェアードコンタクト２７及び配線２９は、図示しない絶縁層内に埋め込まれている。
【００８５】
従って、トランジスタ２０ｂのボディ領域２１ｂは、ウェルタップ２６ｂ及びコンタクト２８及び配線２９及びシェアードコンタクト２７を介して、トランジスタ２０ａのゲート電極２３ａと電気的に接続する。このようにして、トランジスタ２０ｂのボディ領域２１ｂには、トランジスタ２０ａのゲート電極２３ａと同電位の電圧が直接印加される。
【００８６】
図１０（Ａ）は本明細書に開示する半導体装置の第３実施形態を示す平面図であり、図１０（Ｂ）は図１０（Ａ）のＨ１ーＨ１線断面図であり、図１０（Ｃ）は図１０（Ａ）のＨ２ーＨ２線断面図であり、図１０（Ｄ）は図１０（Ａ）のＨ３ーＨ３線断面図である。
【００８７】
本実施形態の半導体装置３０は、ＮＡＮＤ回路である。半導体装置３０は、電気的に直列に接続された２つのｎ型のＭＯＳトランジスタであるトランジスタ３０ａ、３０ｂと、電気的に並列に接続された２つのｐ型のＭＯＳトランジスタであるトランジスタ３０ｃ、３０ｄとを有する。
【００８８】
まず、２つのトランジスタ３０ａ、３０ｂについて、以下に説明する。
【００８９】
トランジスタ３０ａは、上述した第１実施形態のトランジスタ１０ａと同様の構造を有する。即ち、トランジスタ３０ａでは、そのゲート電極３３ａが、シェアードコンタクト３７ａ及びウェルタップ３６ａを介して、ボディ領域３１ａと電気的に接続している。
【００９０】
トランジスタ３０ｂは、上述した第１実施形態のトランジスタ１０ｂと同様の構造を有する。即ち、トランジスタ３０ｂでは、そのボディ領域３１ｂが、ウェル４を介して、トランジスタ３０ａのボディ領域３１ａと電気的に接続しているので、ボディ領域３１ｂには、トランジスタ３０ａのゲート電極３３ａと同電位の電圧が直接印加される。
【００９１】
トランジスタ３０ａのソース／ドレイン領域３４ａ上には、コンタクト３８ａが配置される。トランジスタ３０ｂのソース／ドレイン領域３４ｃ上には、コンタクト３８ｂが配置される。コンタクト３９ｂには配線３９ｂが接続される。
【００９２】
このように、トランジスタ３０ａとトランジスタ３０ｂとは電気的に直列に接続される。
【００９３】
次に、２つのトランジスタ３０ｃ、３０ｄについて以下に説明する。
【００９４】
トランジスタ３０ｃは、導電性が異なることを除いては、トランジスタ３０ａと同様の構造を有する。トランジスタ３０ｄは、導電性が異なることを除いては、トランジスタ３０ｂと同様の構造を有する。
【００９５】
図１０（Ｄ）に示すように、トランジスタ３０ｃは、ｎ型の導電性を有するボディ領域３１ｃと、ボディ領域３１ｃ上にゲート絶縁層３２ｃを介して配置されるゲート電極３３ｃとを有する。ゲート電極３３ｃは、ゲート電極３３ａと一体に形成される。また、ゲート絶縁層３２ｃは、ゲート絶縁層３２ａと一体に形成される。ゲート電極３３ｃの側面には、側壁３５ｃが配置される。側壁３５ｃは、側壁３５ａと一体に形成される。ボディ領域３１ｃは、ｎ型の導電性を有するウェル８と電気的に接している。ウェル８は、ｐ型の導電性を有するウェル９上に配置される。
【００９６】
ボディ領域３１ｃは、ゲート絶縁層３２ｃの下に位置するチャネル領域を含む部分である。ボディ領域３１ｃは、例えば、ウェル８に対して閾値調整用のｎ型不純物が注入されて形成され得る。
【００９７】
また、トランジスタ３０ｃは、ボディ領域３１ｃを挟んで配置される一対のｐ型の導電性を有するソース／ドレイン領域３４ｄ、３４ｅを有する。
【００９８】
上述したトランジスタ３０ｃに関する説明は、トランジスタ３０ｄに対しても適宜適用される。
【００９９】
２つの隣接するトランジスタ３０ｃ、３０ｄ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域３４ｅを有する。
【０１００】
トランジスタ３０ｃは、ボディ領域３１ｃ及びウェル８と電気的に接するウェルタップ３６ｂを有する。ウェルタップ３６ｂはｎ型の導電性を有しており、ウェルタップ３６ｂの不純物濃度はウェル８よりも高いことが、ボディ領域３１ｃ及びウェル８の電位を損失なく取り出す上で好ましい。
【０１０１】
また、トランジスタ３０ｃは、ゲート電極３３ｃ及びウェルタップ３６ｂと電気的に接するシェアードコンタクト３７ｂを有する。シェアードコンタクト３７ｂは、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極３３ｃ及びウェルタップ３６ｂによって共有される。
【０１０２】
トランジスタ３０ｃでは、導電体であるシェアードコンタクト３７ｂを介して、ゲート電極３３ｃがウェルタップ３６ｂと電気的に接続する。従って、トランジスタ３０ｃでは、シェアードコンタクト３７ｂ及びウェルタップ３６ｂを介して、ゲート電極３３ｃとボディ領域３１ｃとが短絡するので、ボディ領域３１ｃにはゲート電極３３ｃと同電位の電圧が直接印加される。
【０１０３】
また、トランジスタ３０ｄのボディ領域３１ｄは、ウェル８を介して、トランジスタ３０ｃのボディ領域３１ｃと電気的に接続する。従って、トランジスタ３０ｄのボディ領域３１ｄには、トランジスタ３０ｃのゲート電極３３ｃと同電位の電圧が直接印加される。
【０１０４】
トランジスタ３０ｃのソース／ドレイン領域３４ｄ上には、コンタクト３８ｃが配置される。トランジスタ３０ｄのソース／ドレイン領域３４ｆ上には、コンタクト３８ｅが配置される。コンタクト３８ｃ及びコンタクト３８ｅは、配線３９ａによって電気的に接続される。また、配線３９ａは、コンタクト３８ｃ及びコンタクト３８ｅと、コンタクト３４ａとを電気的に接続する。
【０１０５】
また、２つのトランジスタ３０ｃ、３０ｄに共通のソース／ドレイン領域３４ｅ上には、コンタクト３８ｄが配置される。コンタクト３８ｄには配線３９ｃが接続される。なお、コンタクト３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ及びシェアードコンタクト３７ａ、３７ｂ及び配線３９ａ、３９ｂは、図示しない絶縁層内に埋め込まれている。
【０１０６】
このように、トランジスタ３０ｃとトランジスタ３０ｄとは電気的に並列に接続される。
【０１０７】
ＮＡＮＤ回路では、トランジスタ１０ａがオフ状態からオン状態にスイッチングする。また、トランジスタ１０ａがオン状態の時に、トランジスタ１０ｂがオフ状態からオン状態にスイッチングする。更に、トランジスタ１０ａがオフ状態からオン状態に変化するのと同時に、トランジスタ１０ｂがオフ状態からオン状態に変化する場合があり得る。
【０１０８】
このような場合、半導体装置３０では、トランジスタ１０ａ及びトランジスタ１０ｂのスイッチング時間が短縮されるので、応答性が高くなっている。
【０１０９】
同様に、ＮＡＮＤ回路では、トランジスタ３０ｃがオフ状態からオン状態にスイッチングする。また、トランジスタ３０ｃがオン状態の時に、トランジスタ３０ｄがオフ状態からオン状態にスイッチングする。更に、トランジスタ３０ｃがオフ状態からオン状態に変化するのと同時に、トランジスタ３０ｄがオフ状態からオン状態に変化する場合があり得る。
【０１１０】
このような場合、半導体装置３０では、トランジスタ３０ｃ及びトランジスタ３０ｄスイッチング時間が短縮されるので、応答性が高くなっている。
【０１１１】
上述した本実施形態の半導体装置３０によれば、直列に接続された２つのトランジスタ３０ａ、３０ｂ及び並列に接続された２つのトランジスタ３０ｃ、３０ｄの動作速度を向上できる。ここで、半導体装置３０では、トランジスタ３０ｂ及びトランジスタ３０ｄには、ウェルタップ及びシェアードコンタクトが配置されていないので、素子面積の増加を抑制しつつ、トランジスタ３０ｂ及びトランジスタ３０ｄの動作速度が向上される。
【０１１２】
上述した本実施形態では、２つのｎ型のトランジスタが直列に接続され、２つのｐ型のトランジスタが並列に接続されていた。同様に、２つのｐ型のトランジスタを直列に接続し、２つのｎ型のトランジスタを並列に接続することにより、ＮＯＲ回路を形成することもできる。
【０１１３】
次に、上述した第３実施形態の半導体装置の変型例を、図面を参照して以下に説明する。
【０１１４】
図１１（Ａ）は本明細書に開示する半導体装置の第３実施形態の変型例を示す平面図であり、図１１（Ｂ）は図１１（Ａ）のＩ１ーＩ１線断面図である。
【０１１５】
本変型例の半導体装置３０は、ｐ型のトランジスタ３０ｃが、シェアードコンタクトを有していない点が、上述した第３実施形態とは異なっている。
【０１１６】
また、本変型例では、トランジスタ３０ｃのボディ領域３１ｃと、トランジスタ３０ａのボディ領域３１ａの下に位置するウェル４の部分とが、ｎ型の導電性を有するウェル８ａと接している。
【０１１７】
図示はしていないが、同様に、トランジスタ３０ｄのボディ領域３１ｄと、トランジスタ３０ｂのボディ領域３１ｂの下に位置するウェル４の部分も、ウェル８ａと接している。
【０１１８】
また、ウェル８ａの電位を取り出すウェルタップ３６ｃが素子分離層３によりトランジスタ３０ｃとは絶縁されて配置される。なお、ウェルタップ３６ｃの位置は、ウェル８ａの電位を取り出すことができれば、特に制限されないので、必ずしも図１１に示す位置に配置する必要はない。
【０１１９】
上述した本変型例によれば、トランジスタ３０ｃからシェアードコンタクトを取り除くことにより、素子面積を低減することができる。ＮＡＮＤ論理演算では、直列接続された２つのトランジスタ３０ａ、３０ｂが同時にオフ状態からオン状態になる場合には、回路長が並列接続と比べて長いのでスイッチング時間が長くなる。従って、直列接続された２つのトランジスタ３０ａ、３０ｂのスイッチング速度を向上することにより、論理演算速度を大きく向上できる。本変型例では、並列接続された２つのトランジスタ３０ｃ、３０ｄのスイッチング速度は、上述した第３実施形態のものよりは遅くなるものの、ＮＡＮＤ論理演算速度を向上することには変わりがない。
【０１２０】
次に、本明細書に開示する半導体装置の製造方法の好ましい実施形態を、図１２を参照して、以下に説明する。
【０１２１】
まず、ステップＳ１０に示すように、基板上に素子領域を形成する。
【０１２２】
次に、ステップＳ１２に示すように、素子領域内に、複数のトランジスタを、ボディ領域同士を電気的に接続するように形成し、且つ、複数のトランジスタの内の一のトランジスタのゲート電極のみを、複数のトランジスタの内の何れかのトランジスタのボディ領域と電気的に接続する。この際、複数のトランジスタを形成する際には、隣接する２つのトランジスタでは、隣接するトランジスタ間の共通のソース／ドレイン領域が一体に形成されることが好ましい。
【０１２３】
次に、ステップＳ１４に示すように、トランジスタのゲート電極又はソース／ドレイン領域等の上にコンタクトを形成する。
【０１２４】
そして、ステップＳ１６に示すように、コンタクトと接続する配線を形成する。
【０１２５】
上述した半導体装置の製造方法の各ステップにおいては、公知の要素技術を適用可能である。
【０１２６】
本発明では、上述した半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【０１２７】
例えば、上述した半導体装置では、複数のトランジスタの内の一のトランジスタのゲート電極は、上記一のトランジスタのボディ領域と電気的に接続されていた。しかし、複数のトランジスタの内の一のトランジスタのゲート電極は、複数のトランジスタの内の何れかのトランジスタのボディ領域と電気的に接続されていれば良い。例えば、図３では、トランジスタ１０ａのゲート電極１３ａは、トランジスタ１０ｂのボディ領域１１ｂとのみ電気的に接続されていても良い。
【０１２８】
また、上述した半導体装置では、隣接するトランジスタ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されていたが、隣接するトランジスタ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されていなくても良い。以下に、この形態について、図を参照して説明する。
【０１２９】
図１３（Ａ）は本明細書に開示する半導体装置の他の実施形態を示す平面図であり、図１３（Ｂ）は図１３（Ａ）のＪ１ーＪ１線断面図であり、図１３（Ｃ）は図１３（Ａ）のＪ２ーＪ２線断面図であり、図１３（Ｄ）は図１３（Ａ）のＪ３ーＪ３線断面図であり、図１３（Ｅ）は図１３（Ａ）のＪ４ーＪ４線断面図である。
【０１３０】
半導体装置１は、基板２と、基板２上の素子分離層３により画成された素子領域内に配置された２つのトランジスタ１０ａ、１０ｂとを備えている。トランジスタ１０ａ、１０ｂはｎ型のＭＯＳトランジスタである。
【０１３１】
トランジスタ１０ａは、ボディ領域１１ａを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域１４ａ、１４ｂを有する。トランジスタ１０ｂは、ボディ領域１１ｂを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域１４ｆ、１４ｇを有する。
【０１３２】
トランジスタ１０ａのソース／ドレイン領域１４ｂと、トランジスタ１０ｂのソース／ドレイン領域１４ｆとは、素子分離層３によって電気的に絶縁されている。
【０１３３】
トランジスタ１０ａは、ゲート電極１３ａとウェルタップ１６ａとを電気的に接続するシェアードコンタクト１７を有する。ゲート電極１３ａは、シェアードコンタクト１７及びウェルタップ１６ａを介して、ボディ領域１１ａと電気的に接続する。
【０１３４】
トランジスタ１０ｂのボディ領域１１ａは、ウェルタップ１６ａと電気的に接続する。従って、トランジスタ１０ｂのボディ領域１１ａは、ウェルタップ１６ａ及びシェアードコンタクト１７を介して、トランジスタ１０ａのゲート電極１３ａと電気的に接続する。
【０１３５】
このようにして、トランジスタ１０ｂのボディ領域１１ｂには、トランジスタ１０ａのゲート電極１３ａと同電位の電圧が直接印加される。
【０１３６】
図１３に示す半導体装置１は、隣接するトランジスタ１０ａ、１０ｂ間のソース／ドレイン領域が一体に形成されていないが、トランジスタ１０ａ、１０ｂの動作速度を向上する。
【０１３７】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【０１３８】
以上の上述した各実施形態に関し、更に以下の付記を開示する。
【０１３９】
（付記１）
ボディ領域と、
前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、
前記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、
を有する電界効果型トランジスタを複数備え、
複数の前記トランジスタは、前記ボディ領域同士が電気的に接続されており、
複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみが、複数の前記トランジスタの内の何れかのトランジスタの前記ボディ領域と電気的に接続される半導体装置。
【０１４０】
（付記２）
前記一のトランジスタの前記ゲート電極は、前記一のトランジスタの前記ボディ領域と電気的に接続される付記１に記載の半導体装置。
【０１４１】
（付記３）
複数の前記トランジスタの前記ボディ領域それぞれは、ウェルと電気的に接続しており、複数の前記トランジスタの前記ボディ領域同士は、前記ウェルを介して電気的に接続される付記１又は２に記載の半導体装置。
【０１４２】
（付記５）
複数の前記トランジスタは、前記ウェルを有する一の素子領域内に配置されており、
前記ウェルは、隣接する他の素子領域が有する他のウェルとは、電気的に接続されていない付記３に記載の半導体装置。
【０１４３】
（付記４）
複数の前記トランジスタの前記ボディ領域同士は、配線により電気的に接続される付記１又は２に記載の半導体装置。
【０１４４】
（付記６）
複数の前記トランジスタは、隣接するトランジスタ同士では、隣接するトランジスタ間の前記ソース／ドレイン領域が一体に形成される付記１〜４の何れか一項に記載の半導体装置。
【０１４５】
（付記７）
複数の前記トランジスタは、直列に接続される付記１〜５の何れか一項に記載の半導体装置。
【０１４６】
（付記８）
複数の前記トランジスタは、並列に接続される付記１〜５の何れか一項に記載の半導体装置。
【０１４７】
（付記９）
ボディ領域と、前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、前記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、を有する電界効果型トランジスタの製造方法であって、
複数の前記トランジスタを、前記ボディ領域同士を電気的に接続するように形成し、且つ、複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみを、前記一のトランジスタの前記ボディ領域と電気的に接続する半導体装置の製造方法。
【符号の説明】
【０１４８】
１ａ、２０、３０ 半導体装置
２、２ａ 基板
３、３ａ 素子分離層
４ ウェル
５ ウェル
６ ウェル
７、７ａ、７ｂ ウェル
８ ウェル
９ ウェル
１０ａ、１０ｂ、１０ｃ、１０ｄ トランジスタ
１１ａ、１１ｂ、１１ｃ、１１ｄ ボデイ領域
１２ａ、１２ｂ、１２ｃ、１２ｄ ゲート絶縁膜
１３ａ、１３ｂ、１３ｃ、１３ｄ ゲート電極
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ ソース／ドレイン領域
１５ａ、１５ｂ、１５ｃ、１５ｄ 側壁
１６、１６ａ ウェルタップ
１７ シェアードコンタクト
２０ａ、２０ｂ トランジスタ
２１ａ、２１ｂ ボディ領域
２２ａ、２２ｂ ゲート絶縁膜
２３ａ、２３ｂ ゲート電極
２４ａ、２４ｂ、２４ｃ ソース／ドレイン領域
２５ａ、２５ｂ 側壁
２６、２６ａ、２６ｂ ウェルタップ
２７ シェアードコンタクト
２８ コンタクト
２９ 配線
３０ａ、３０ｂ、３０ｃ、３０ｄ トランジスタ
３１ａ、３１ｂ、３１ｃ、３１ｄ ボデイ領域
３２ａ、３２ｂ、３２ｃ、３２ｄ ゲート絶縁膜
３３ａ、３３ｂ、３３ｃ、３３ｄ ゲート電極
３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ ソース／ドレイン領域
３５ａ、３５ｂ、３５ｃ、３５ｄ 側壁
３６ａ、３６ｂ、３６ｃ ウェルタップ
３７ａ、３７ｂ シェアードコンタクト
３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ コンタクト
３９ａ、３９ｂ、３９ｃ 配線
Ｒ１ 第１素子領域
Ｒ２ 第２素子領域
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、トランジスタ等の半導体装置が用いられている。
【０００３】
トランジスタは、その動作速度を高めることにより、性能の向上が図られている。例えば、動作速度を高めるために、一対のソース／ドレイン領域間のボディ領域にゲート電極と同電位の電圧が直接印加される動的閾値電圧を有する電界効果型トランジスタが提案されている。
【０００４】
図１（Ａ）は従来の例による半導体装置を示す平面図であり、図１（Ｂ）は図１（Ａ）のＡ１ーＡ１線断面図であり、図１（Ｃ）は図１（Ａ）のＡ２ーＡ２線断面図である。
【０００５】
半導体装置１０１は、基板１０２と、基板１０２上の素子分離層１０３により画成された素子領域内に配置されたトランジスタ１１０とを備える。基板１０２には、不純物が注入されたウェル１０４及びウェル１０５が形成される。トランジスタ１１０は、ウェル１０４上に配置される。
【０００６】
トランジスタ１１０は、ボディ領域１１１と、ボディ領域１１１上にゲート絶縁層１１２を介して配置されるゲート電極１１３と、ボディ領域１１１を挟んで配置される一対のソース／ドレイン領域１１４ａ、１１４ｂと、を有する。ゲート電極１１３の側面には、側壁１１５が配置される。
【０００７】
トランジスタ１１０では、導電体であるシェアードコンタクト１１７を介して、ゲート電極１１３がウェルタップ１１６と電気的に接続される。ウェルタップ１１６は、ボディ領域１１１及びウェル１０４と電気的に接続している。従って、トランジスタ１１０では、シェアードコンタクト１１７及びウェルタップ１１６を介して、ゲート電極１１３とボディ領域１１１とが短絡しているので、ボディ領域１１１にはゲート電極１１３と同電位の電圧が直接印加される。
【０００８】
次に、トランジスタ１１０の動作について説明する。
【０００９】
トランジスタ１１０のオン時には、ゲート電極１１３に高電位の電圧が印加されるのと共に、ボディ領域１１１にも同電位の電圧が印加されるので、フォワードバイアスの降下により閾値電圧がトランジスタ１１０のオフ時のものよりも低い値に変化する。従って、トランジスタ１１０がオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００１０】
一方、トランジスタ１１０のオフ時には、ゲート電極１１３への電圧の印加が低電位になるので、ボディ領域１１１への電圧の印加も低電位になるため、フォワードバイアスの効果がなくなり閾値電圧は高電圧印加前の値に戻る。従って、トランジスタ１１０は、オフ時のリーク電流には変化がない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−２６０６０７号公報
【特許文献２】特開２００７−１９８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
論理回路等では、複数のトランジスタは直列に接続して配置される場合がある。しかし、図１に示す構造を有するトランジスタが直列に接続して配置された場合には、以下に説明する問題が生じる。
【００１３】
図２（Ａ）は図１に示す半導体装置において２つのトランジスタを直列に配置した場合の平面図であり、図２（Ｂ）は図２（Ａ）のＢ１ーＢ１線断面図であり、図２（Ｃ）は図２（Ａ）のＢ２ーＢ２線断面図である。
【００１４】
半導体装置２０１では、基板１０２と、基板１０２上の素子分離層１０３により画成された素子領域内に配置された２つのトランジスタ１１０ａ、１１０ｂとを備えている。２つの隣接するトランジスタ１１０ａ、１１０ｂでは、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域１１４ｂを有する。
【００１５】
２つのトランジスタ１１０ａ、１１０ｂそれぞれは、図１に示すトランジスタと同様の構造を有する。
【００１６】
トランジスタ１１０ａのゲート電極１１３ａは、シェアードコンタクト１１７ａ及びウェルタップ１１６ａを介して、ボディ領域１１１ａと短絡している。同様に、トランジスタ１１０ｂのゲート電極１１３ｂは、シェアードコンタクト１１７ｂ及びウェルタップ１１６ｂを介して、ボディ領域１１１ｂと短絡している。
【００１７】
また、ボディ領域１１１ａ及びボディ領域１１１ｂは、ウェル１０４を介して電気的に接続している。従って、ゲート電極１１３ａとゲート電極１１３ｂとは、ボディ領域１１１ａ及びボディ領域１１１ｂ及びウェル１０４等を介して短絡している。
【００１８】
ゲート電極１１３ａとゲート電極１１３ｂとが短絡していると、２つのトランジスタ１１０ａ、１１０ｂを独立して動作させることができない。従って、２つのトランジスタ１１０ａ、１１０ｂを独立して動作させるためには、ゲート電極１１３ａとゲート電極１１３ｂとを絶縁する必要がある。
【００１９】
ゲート電極１１３ａとゲート電極１１３ｂとを絶縁するためには、例えば、２つのトランジスタ１１０ａ、１１０ｂを、間に素子分離層を介在させて配置し、隣接するトランジスタ間のボディ領域が短絡しないように絶縁させる。そして、隣接するトランジスタ間のソース／ドレイン領域同士を配線を用いて電気的に接続することが挙げられる。このようにすれば、隣接するトランジスタ間のボディ領域の短絡を防止できる。
【００２０】
しかしながら、このような構造を用いると、２つのトランジスタ１１０ａ、１１０ｂを配置する素子面積が増大する問題が生じ得る。
【００２１】
本明細書では、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供することを目的とする。
【００２２】
また、本明細書では、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本明細書に開示する半導体装置の一形態によれば、ボディ領域と、上記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、上記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、を有する電界効果型トランジスタを複数備え、複数の上記トランジスタは、上記ボディ領域同士が電気的に接続されており、複数の上記トランジスタの内の一のトランジスタの上記ゲート電極のみが、複数の上記トランジスタの内の何れかのトランジスタの上記ボディ領域と電気的に接続される。
【００２４】
また、本明細書に開示する半導体装置の製造方法の一形態によれば、ボディ領域と、上記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、上記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、を有する電界効果型トランジスタの製造方法であって、複数の上記トランジスタを、上記ボディ領域同士を電気的に接続するように形成し、且つ、複数の上記トランジスタの内の一のトランジスタの上記ゲート電極のみを、複数の上記トランジスタの内の何れかのトランジスタの上記ボディ領域と電気的に接続する。
【発明の効果】
【００２５】
上述した本明細書に開示する半導体装置の一形態によれば、素子面積の増加を抑制しつつ、動作速度が向上する。
【００２６】
また、本明細書に開示する半導体装置の製造方法の一形態によれば、素子面積の増加を抑制しつつ、動作速度が向上する半導体装置が得られる。
【００２７】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２８】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２９】
【図１】（Ａ）は従来の例による半導体装置を示す平面図であり、（Ｂ）は（Ａ）のＡ１ーＡ１線断面図であり、（Ｃ）は（Ａ）のＡ２ーＡ２線断面図である。
【図２】（Ａ）は図１に示す半導体装置において２つのトランジスタを直列に配置した場合の平面図であり、（Ｂ）は（Ａ）のＢ１ーＢ１線断面図であり、（Ｃ）は（Ａ）のＢ２ーＢ２線断面図である。
【図３】（Ａ）は本明細書に開示する半導体装置の第１実施形態を示す平面図であり、（Ｂ）は（Ａ）のＣ１ーＣ１線断面図であり、（Ｃ）は（Ａ）のＣ２ーＣ２線断面図であり、（Ｄ）は（Ａ）のＣ３ーＣ３線断面図であり、（Ｅ）は（Ａ）のＣ４ーＣ４線断面図である。
【図４】図３に示す半導体装置の回路図である。
【図５】（Ａ）は本明細書に開示する半導体装置の第１実施形態の変型例１を示す平面図であり、（Ｂ）は（Ａ）のＤ１ーＤ１線断面図であり、（Ｃ）は（Ａ）のＤ２ーＤ２線断面図である。
【図６】（Ａ）は本明細書に開示する半導体装置の第１実施形態の変型例２を示す平面図であり、（Ｂ）は（Ａ）のＥ１ーＥ１線断面図であり、（Ｃ）は（Ａ）のＥ２ーＥ２線断面図である。
【図７】図６に示す半導体装置の回路図である。
【図８】（Ａ）は本明細書に開示する半導体装置の第２実施形態を示す平面図であり、（Ｂ）は（Ａ）のＦ１ーＦ１線断面図であり、（Ｃ）は（Ａ）のＦ２ーＦ２線断面図であり、（Ｄ）は（Ａ）のＦ３ーＦ３線断面図であり、（Ｅ）は（Ａ）のＦ４ーＦ４線断面図である。
【図９】（Ａ）は本明細書に開示する半導体装置の第２実施形態の変型例を示す平面図であり、（Ｂ）は（Ａ）のＧ１ーＧ１線断面図であり、（Ｃ）は（Ａ）のＧ２ーＧ２線断面図である。
【図１０】（Ａ）は本明細書に開示する半導体装置の第３実施形態を示す平面図であり、（Ｂ）は（Ａ）のＨ１ーＨ１線断面図であり、（Ｃ）は（Ａ）のＨ２ーＨ２線断面図であり、（Ｄ）は（Ａ）のＨ３ーＨ３線断面図である。
【図１１】（Ａ）は本明細書に開示する半導体装置の第３実施形態の変型例を示す平面図であり、（Ｂ）は（Ａ）のＩ１ーＩ１線断面図である。
【図１２】本明細書に開示する半導体装置の製造方法を説明するフローチャートである。
【図１３】（Ａ）は本明細書に開示する半導体装置の他の実施形態を示す平面図であり、（Ｂ）は（Ａ）のＪ１ーＪ１線断面図であり、（Ｃ）は（Ａ）のＪ２ーＪ２線断面図であり、（Ｄ）は（Ａ）のＪ３ーＪ３線断面図であり、（Ｅ）は（Ａ）のＪ４ーＪ４線断面図である。
【発明を実施するための形態】
【００３０】
以下、本明細書で開示する半導体装置の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３１】
図３（Ａ）は本明細書に開示する半導体装置の第１実施形態を示す平面図であり、図３（Ｂ）は図３（Ａ）のＣ１ーＣ１線断面図であり、図３（Ｃ）は図３（Ａ）のＣ２ーＣ２線断面図であり、図３（Ｄ）は図３（Ａ）のＣ３ーＣ３線断面図であり、図３（Ｅ）は図３（Ａ）のＣ４ーＣ４線断面図である。図４は、図３に示す半導体装置の回路図である。
【００３２】
本実施形態の半導体装置１は、基板２と、基板２上の素子分離層３により画成された素子領域内に配置された２つの電界効果型トランジスタ１０ａ、１０ｂとを備えている。トランジスタ１０ａ、１０ｂはｎ型のＭＯＳトランジスタである。基板２には、ｐ型の導電性を有するウェル４及びｎ型の導電性を有するウェル５が形成されている。基板２としては、例えば、バルクシリコンウエハを用いることができる。ウェル４は、素子分離層３により画成された素子領域内に配置される。２つのトランジスタ１０ａ、１０ｂは、ウェル４の上に配置される。
【００３３】
トランジスタ１０ａは、ｐ型の導電性を有するボディ領域１１ａと、ボディ領域１１ａ上にゲート絶縁層１２ａを介して配置されるゲート電極１３ａとを有する。ゲート電極１３ａの側面には、側壁１５ａが配置される。ボディ領域１１ａは、ウェル４と電気的に接している。
【００３４】
ボディ領域１１ａは、ゲート絶縁層１２ａの下に位置するチャネル領域を含む部分である。ボディ領域１１ａは、例えば、ウェル４に対して閾値調整用のｐ型不純物が注入されて形成され得る。
【００３５】
また、トランジスタ１０ａは、ボディ領域１１ａを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域１４ａ、１４ｂを有する。
【００３６】
上述したトランジスタ１０ａに関する説明は、トランジスタ１０ｂに対しても適宜適用される。
【００３７】
２つの隣接するトランジスタ１０ａ、１０ｂ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域１４ｂを有する。
【００３８】
トランジスタ１０ａは、ボディ領域１１ａ及びウェル４と電気的に接するウェルタップ１６を有する。ウェルタップ１６は、ゲート電極１３ａの長手方向の一方の端部側に配置される。ウェルタップ１６はｐ型の導電性を有しており、ウェルタップ１６の不純物濃度はウェル４よりも高いことが、ボディ領域１１ａ及びウェル４の電位を損失なく取り出す上で好ましい。
【００３９】
また、トランジスタ１０ａは、ゲート電極１３ａ及びウェルタップ１６と電気的に接するシェアードコンタクト１７を有する。シェアードコンタクト１７は、ゲート電極１３ａの長手方向の一方の端部に隣接して配置され、ゲート電極１３ａの端部上を覆っている。シェアードコンタクト１７は、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極１３ａ及びウェルタップ１６によって共有される。
【００４０】
トランジスタ１０ａでは、導電体であるシェアードコンタクト１７を介して、ゲート電極１３ａがウェルタップ１６と電気的に接続される。即ち、トランジスタ１０ａでは、シェアードコンタクト１７及びウェルタップ１６を介して、ゲート電極１３ａとボディ領域１１ａとが短絡しているので、ボディ領域１１ａにはゲート電極１３ａと同電位の電圧が直接印加される。なお、ボディ領域１１ａに印加される電圧は、寄生抵抗の影響のため、ゲート電極１３ａの電位よりもわずかに低くなる場合もあり得るが、本質的問題ではない。
【００４１】
また、トランジスタ１０ｂのボディ領域１１ｂは、ウェル４を介して、トランジスタ１０ａのボディ領域１１ａと電気的に接続している。従って、トランジスタ１０ｂのボディ領域１１ｂには、トランジスタ１０ａのゲート電極１３ａと同電位の電圧が直接印加される。なお、ボディ領域１１ｂに印加される電圧は、寄生抵抗の影響のため、ゲート電極１３ａの電位よりもわずかに低くなる場合もあり得るが、本質的問題ではない。
【００４２】
次に、トランジスタ１０ａ、１０ｂの動作について説明する。
【００４３】
トランジスタ１０ａのオン時には、ゲート電極１３ａへ高電位の電圧が印加されるのと共に、ボディ領域１１ａにも同電位の電圧が印加されるので、フォワードバイアスの効果により閾値電圧がトランジスタ１０ａのオフ時のものよりも低い値に変化する。従って、トランジスタ１０ａがオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００４４】
一方、トランジスタ１０ａのオフ時には、ゲート電極１３ａへの電圧の印加が低電位になるので、ボディ領域１１ａへの電圧の印加も低電位になるため、フォワードバイアスの効果がなくなり閾値電圧は高電圧印加前の値に戻る。従って、トランジスタ１０ａでは、オフ時のドレイン−ソース間のリーク電流には変化がない。
【００４５】
ここで、トランジスタ１０ａがオン状態の時に、トランジスタ１０ｂがオフ状態からオン状態に変化すると、トランジスタ１０ｂのボディ領域１１ｂにもゲート電極１３ａと同電位の電圧が印加されているので、フォワードバイアスの効果により閾値電圧がトランジスタ１０ｂのオフ時のものよりも低い値に変化する。従って、トランジスタ１０ｂがオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００４６】
同様に、トランジスタ１０ａがオフ状態からオン状態に変化するのと同時に、トランジスタ１０ｂがオフ状態からオン状態に変化する場合にも、トランジスタ１０ｂがオフ状態からオン状態へ変化するのに要する時間が短縮される。
【００４７】
このように、トランジスタ１０ｂには、トランジスタ１０ａのようなウェルタップ及びシェアードコンタクトが配置されていないものの、トランジスタ１０ａと同様にスイッチング時間が短縮される。
【００４８】
上述した本実施形態の半導体装置１によれば、トランジスタ１０ａ、１０ｂの動作速度を向上できる。ここで、トランジスタ１０ｂには、ウェルタップ及びシェアードコンタクトが配置されていないので、素子面積の増加を抑制しつつ、トランジスタ１０ｂの動作速度を向上できる。
【００４９】
上述した本実施形態の半導体装置１において、ゲート電極１３ａとボディ領域１１ａの接続をシェアードコンタクト１７を介して行い、ウェルタップ１６とソース／ドレイン領域１４ａ、１４ｂの分離をＴ字型のゲート電極１３ａにより行っている。しかし、接続および分離の実施形態はこれに限るものではなく、他の形態を用いてもよい。
【００５０】
次に、上述した第１実施形態の半導体装置の変型例１及び変型例２を、図面を参照して以下に説明する。
【００５１】
図５（Ａ）は、本明細書に開示する半導体装置の第１実施形態の変型例１を示す平面図であり、図５（Ｂ）は図５（Ａ）のＤ１ーＤ１線断面図であり、図５（Ｃ）は図５（Ａ）のＤ２ーＤ２線断面図である。
【００５２】
変型例１の半導体装置１は、２つの素子領域Ｒ１、Ｒ２を有している。２つの素子領域Ｒ１、Ｒ２それぞれは、基板２上に形成された素子分離層３によって電気的に分離して画成される。
【００５３】
素子領域Ｒ１には、上述した第１実施形態の半導体装置と同様に、２つのトランジスタ１０ａ、１０ｂが配置される。
【００５４】
素子領域Ｒ２には、ｎ型のＭＯＳトランジスタであるトランジスタ１０ｃが配置される。トランジスタ１０ｃは、ｐ型の導電性を有するウェル６の上に配置される。トランジスタ１０ｃは、トランジスタ１０ｂと同様の構造を有する。
【００５５】
素子領域Ｒ１内のウェル４は、隣接する素子領域Ｒ２が有するウェル６とは電気的に接続されているので、素子領域Ｒ１内のトランジスタ１０ａのボディ領域１１ａと、素子領域Ｒ２内におけるトランジスタ１０ｃのボディ領域１１ｃとは電気的に接続されない。
【００５６】
従って、素子領域Ｒ１に配置されるトランジスタ１０ａのゲート電極１３ａに電圧が印加されても、素子領域Ｒ２に配置されるトランジスタ１０ｃのボディ領域１１ｃには電圧が印加されることはない。
【００５７】
このように、素子領域Ｒ１のウェル４を隣接する素子領域Ｒ２にまで跨らせないことにより、トランジスタ１０ａのゲート電極１３ａへの電圧の印加がトランジスタ１０ｃに影響を及ぼすことが防止される。
【００５８】
図６（Ａ）は本明細書に開示する半導体装置の第１実施形態の変型例２を示す平面図であり、図６（Ｂ）は図６（Ａ）のＥ１ーＥ１線断面図であり、図６（Ｃ）は図６（Ａ）のＥ２ーＥ２線断面図である。図７は、図６に示す半導体装置の回路図である。
【００５９】
変型例２の半導体装置１は、基板２上の素子分離層３により画成された素子領域内に３つのトランジスタ１０ａ、１０ｂ、１０ｄが配置されている点が、上述した第１実施形態とは異なっている。
【００６０】
３つのトランジスタ１０ａ、１０ｂ、１０ｄは、直列に電気的に接続されている。
【００６１】
トランジスタ１０ｄは、トランジスタ１０ｂと同様の構造を有している。２つの隣接するトランジスタ１０ｂ、１０ｓ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域１４ｃを有する。
【００６２】
トランジスタ１０ｄのボディ領域１１ｄは、ウェル４を介して、トランジスタ１０ａのボディ領域１１ａと電気的に接続している。従って、トランジスタ１０ｄのボディ領域１１ｄには、トランジスタ１０ａのゲート電極１３ａと同電位の電圧が直接印加される。
【００６３】
従って、トランジスタ１０ｄの動作速度は、トランジスタ１０ｂと同様に向上する。
【００６４】
上述した変型例２では、１つの素子領域内に３つのトランジスタが配置されていたが、１つの素子領域内に配置されるトランジスタの数は、４つ以上であっても良い。
【００６５】
次に、半導体装置の第２及び第３実施形態を、図８〜図１１を参照しながら以下に説明する。第２及び第３実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。
【００６６】
本実施形態の半導体装置２０は、基板２ａと、基板２ａ上の素子分離層３ａにより画成された素子領域内に配置された２つのトランジスタ２０ａ、２０ｂとを備えている。トランジスタ２０ａ、２０ｂはｎ型のＭＯＳトランジスタである。基板２ａには、ｐ型の導電性を有するウェル７が形成されている。基板２ａとしては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）ウエハを用いることができる。この場合、素子分離層３ａは、ＳＯＩ基板上の電気絶縁層を利用して形成され得る。ウェル７は、素子分離層３ａにより画成された素子領域内に配置される。２つのトランジスタ２０ａ、２０ｂは、ウェル７上に配置される。
【００６７】
トランジスタ２０ａは、ｐ型の導電性を有するボディ領域２１ａと、ボディ領域２１ａ上にゲート絶縁層２２ａを介して配置されるゲート電極２３ａとを有する。ゲート電極２３ａの側面には、側壁２５ａが配置される。ボディ領域２１ａは、ウェル７と電気的に接している。
【００６８】
ボディ領域２１ａは、ゲート絶縁層２２ａの下に位置するチャネル領域を含む部分である。ボディ領域２１ａは、例えば、ウェル７に対して閾値調整用のｐ型不純物が注入されて形成され得る。
【００６９】
また、トランジスタ２０ａは、ボディ領域２１ａを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域２４ａ、２４ｂを有する。
【００７０】
上述したトランジスタ２０ａに関する説明は、トランジスタ２０ｂに対しても適宜適用される。
【００７１】
２つの隣接するトランジスタ２０ａ、２０ｂ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域２４ｂを有する。
【００７２】
トランジスタ２０ａは、ボディ領域２１ａ及びウェル７と電気的に接するウェルタップ２６を有する。ウェルタップ２６はｐ型の導電性を有しており、ウェルタップ２６の不純物濃度はウェル７よりも高いことが、ボディ領域２１ａ及びウェル７の電位を損失なく取り出す上で好ましい。
【００７３】
図８（Ａ）及び図８（Ｅ）に示すように、ウェルタップ２６は、トランジスタ２０ｂのボディ領域２１ｂとも電気的に接している。
【００７４】
図８（Ｂ）に示すように、トランジスタ２０ａは、ゲート電極２３ａ及びウェルタップ２６と電気的に接するシェアードコンタクト２７を有する。シェアードコンタクト２７は、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極２３ａ及びウェルタップ２６によって共有される。
【００７５】
トランジスタ２０ａでは、導電体であるシェアードコンタクト２７を介して、ゲート電極２３ａがウェルタップ２６と電気的に接続される。従って、トランジスタ２０ａでは、シェアードコンタクト２７及びウェルタップ２６を介して、ゲート電極２３ａとボディ領域２１ａとが短絡するので、ボディ領域２１ａにはゲート電極２３ａと同電位の電圧が直接印加される。
【００７６】
また、トランジスタ２０ｂのボディ領域２１ｂは、ウェルタップ２６及びシェアードコンタクト２７を介して、トランジスタ２０ａのゲート電極２３ａと電気的に接続している。このようにして、トランジスタ２０ｂのボディ領域２１ｂには、トランジスタ２０ａのゲート電極２３ａと同電位の電圧が直接印加される。
【００７７】
上述した本実施形態の半導体装置２０によれば、第１実施形態と同様の効果が得られる。
【００７８】
また、本実施形態では、ウェル７の下には電気絶縁層である素子分離層３ａが配置されているので、浮遊容量及びリーク電流が低減するため、スイッチング速度が更に向上すると共に消費電力が低減する。
【００７９】
次に、上述した第２実施形態の半導体装置の変型例を、図面を参照して以下に説明する。
【００８０】
図９（Ａ）は本明細書に開示する半導体装置の第２実施形態の変型例を示す平面図であり、図９（Ｂ）は図９（Ａ）のＧ１ーＧ１線断面図であり、図９（Ｃ）は図９（Ａ）のＧ２ーＧ２線断面図である。
【００８１】
本変型例の半導体装置２０では、上述した第２実施形態とは、トランジスタ２０ａのゲート電極２３ａとトランジスタ２０ｂのボディ領域２１ｂとの電気的接続の構造が異なっている。
【００８２】
本変型例では、トランジスタ７ｂのボディ領域２１ｂは、図９（Ｂ）に示すように、ウェル７ｂ上に配置される。トランジスタ７ｂは、ボディ領域２１ｂ及びウェル７ｂと電気的に接するウェルタップ２６ｂを有する。
【００８３】
トランジスタ７ａも、トランジスタ７ｂと同様の構造を有する。本変型例では、トランジスタ７ａのウェルタップ２６ａは、トランジスタ７ｂのウェルタップ２６ｂとは電気的に接続していない。また、トランジスタ２０ａのウェル７ａは、トランジスタ２０ｂのウェル７ｂとは電気的に接続していない。
【００８４】
トランジスタ２０ｂのウェルタップ２６ｂ上には、コンタクト２８が配置されている。コンタクト２８とトランジスタ２０ａのシェアードコンタクト２７とは、配線２９を介して電気的に接続する。即ち、２つのトランジスタ２０ａ、２０ｂのボディ領域２１ａ、２１ｂ同士は、配線２９を介して電気的に接続される。なお、コンタクト２８及びシェアードコンタクト２７及び配線２９は、図示しない絶縁層内に埋め込まれている。
【００８５】
従って、トランジスタ２０ｂのボディ領域２１ｂは、ウェルタップ２６ｂ及びコンタクト２８及び配線２９及びシェアードコンタクト２７を介して、トランジスタ２０ａのゲート電極２３ａと電気的に接続する。このようにして、トランジスタ２０ｂのボディ領域２１ｂには、トランジスタ２０ａのゲート電極２３ａと同電位の電圧が直接印加される。
【００８６】
図１０（Ａ）は本明細書に開示する半導体装置の第３実施形態を示す平面図であり、図１０（Ｂ）は図１０（Ａ）のＨ１ーＨ１線断面図であり、図１０（Ｃ）は図１０（Ａ）のＨ２ーＨ２線断面図であり、図１０（Ｄ）は図１０（Ａ）のＨ３ーＨ３線断面図である。
【００８７】
本実施形態の半導体装置３０は、ＮＡＮＤ回路である。半導体装置３０は、電気的に直列に接続された２つのｎ型のＭＯＳトランジスタであるトランジスタ３０ａ、３０ｂと、電気的に並列に接続された２つのｐ型のＭＯＳトランジスタであるトランジスタ３０ｃ、３０ｄとを有する。
【００８８】
まず、２つのトランジスタ３０ａ、３０ｂについて、以下に説明する。
【００８９】
トランジスタ３０ａは、上述した第１実施形態のトランジスタ１０ａと同様の構造を有する。即ち、トランジスタ３０ａでは、そのゲート電極３３ａが、シェアードコンタクト３７ａ及びウェルタップ３６ａを介して、ボディ領域３１ａと電気的に接続している。
【００９０】
トランジスタ３０ｂは、上述した第１実施形態のトランジスタ１０ｂと同様の構造を有する。即ち、トランジスタ３０ｂでは、そのボディ領域３１ｂが、ウェル４を介して、トランジスタ３０ａのボディ領域３１ａと電気的に接続しているので、ボディ領域３１ｂには、トランジスタ３０ａのゲート電極３３ａと同電位の電圧が直接印加される。
【００９１】
トランジスタ３０ａのソース／ドレイン領域３４ａ上には、コンタクト３８ａが配置される。トランジスタ３０ｂのソース／ドレイン領域３４ｃ上には、コンタクト３８ｂが配置される。コンタクト３９ｂには配線３９ｂが接続される。
【００９２】
このように、トランジスタ３０ａとトランジスタ３０ｂとは電気的に直列に接続される。
【００９３】
次に、２つのトランジスタ３０ｃ、３０ｄについて以下に説明する。
【００９４】
トランジスタ３０ｃは、導電性が異なることを除いては、トランジスタ３０ａと同様の構造を有する。トランジスタ３０ｄは、導電性が異なることを除いては、トランジスタ３０ｂと同様の構造を有する。
【００９５】
図１０（Ｄ）に示すように、トランジスタ３０ｃは、ｎ型の導電性を有するボディ領域３１ｃと、ボディ領域３１ｃ上にゲート絶縁層３２ｃを介して配置されるゲート電極３３ｃとを有する。ゲート電極３３ｃは、ゲート電極３３ａと一体に形成される。また、ゲート絶縁層３２ｃは、ゲート絶縁層３２ａと一体に形成される。ゲート電極３３ｃの側面には、側壁３５ｃが配置される。側壁３５ｃは、側壁３５ａと一体に形成される。ボディ領域３１ｃは、ｎ型の導電性を有するウェル８と電気的に接している。ウェル８は、ｐ型の導電性を有するウェル９上に配置される。
【００９６】
ボディ領域３１ｃは、ゲート絶縁層３２ｃの下に位置するチャネル領域を含む部分である。ボディ領域３１ｃは、例えば、ウェル８に対して閾値調整用のｎ型不純物が注入されて形成され得る。
【００９７】
また、トランジスタ３０ｃは、ボディ領域３１ｃを挟んで配置される一対のｐ型の導電性を有するソース／ドレイン領域３４ｄ、３４ｅを有する。
【００９８】
上述したトランジスタ３０ｃに関する説明は、トランジスタ３０ｄに対しても適宜適用される。
【００９９】
２つの隣接するトランジスタ３０ｃ、３０ｄ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されており、共通のソース／ドレイン領域３４ｅを有する。
【０１００】
トランジスタ３０ｃは、ボディ領域３１ｃ及びウェル８と電気的に接するウェルタップ３６ｂを有する。ウェルタップ３６ｂはｎ型の導電性を有しており、ウェルタップ３６ｂの不純物濃度はウェル８よりも高いことが、ボディ領域３１ｃ及びウェル８の電位を損失なく取り出す上で好ましい。
【０１０１】
また、トランジスタ３０ｃは、ゲート電極３３ｃ及びウェルタップ３６ｂと電気的に接するシェアードコンタクト３７ｂを有する。シェアードコンタクト３７ｂは、図示しない上層の配線と電気的に接続されるコンタクトであり、ゲート電極３３ｃ及びウェルタップ３６ｂによって共有される。
【０１０２】
トランジスタ３０ｃでは、導電体であるシェアードコンタクト３７ｂを介して、ゲート電極３３ｃがウェルタップ３６ｂと電気的に接続する。従って、トランジスタ３０ｃでは、シェアードコンタクト３７ｂ及びウェルタップ３６ｂを介して、ゲート電極３３ｃとボディ領域３１ｃとが短絡するので、ボディ領域３１ｃにはゲート電極３３ｃと同電位の電圧が直接印加される。
【０１０３】
また、トランジスタ３０ｄのボディ領域３１ｄは、ウェル８を介して、トランジスタ３０ｃのボディ領域３１ｃと電気的に接続する。従って、トランジスタ３０ｄのボディ領域３１ｄには、トランジスタ３０ｃのゲート電極３３ｃと同電位の電圧が直接印加される。
【０１０４】
トランジスタ３０ｃのソース／ドレイン領域３４ｄ上には、コンタクト３８ｃが配置される。トランジスタ３０ｄのソース／ドレイン領域３４ｆ上には、コンタクト３８ｅが配置される。コンタクト３８ｃ及びコンタクト３８ｅは、配線３９ａによって電気的に接続される。また、配線３９ａは、コンタクト３８ｃ及びコンタクト３８ｅと、コンタクト３４ａとを電気的に接続する。
【０１０５】
また、２つのトランジスタ３０ｃ、３０ｄに共通のソース／ドレイン領域３４ｅ上には、コンタクト３８ｄが配置される。コンタクト３８ｄには配線３９ｃが接続される。なお、コンタクト３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ及びシェアードコンタクト３７ａ、３７ｂ及び配線３９ａ、３９ｂは、図示しない絶縁層内に埋め込まれている。
【０１０６】
このように、トランジスタ３０ｃとトランジスタ３０ｄとは電気的に並列に接続される。
【０１０７】
ＮＡＮＤ回路では、トランジスタ１０ａがオフ状態からオン状態にスイッチングする。また、トランジスタ１０ａがオン状態の時に、トランジスタ１０ｂがオフ状態からオン状態にスイッチングする。更に、トランジスタ１０ａがオフ状態からオン状態に変化するのと同時に、トランジスタ１０ｂがオフ状態からオン状態に変化する場合があり得る。
【０１０８】
このような場合、半導体装置３０では、トランジスタ１０ａ及びトランジスタ１０ｂのスイッチング時間が短縮されるので、応答性が高くなっている。
【０１０９】
同様に、ＮＡＮＤ回路では、トランジスタ３０ｃがオフ状態からオン状態にスイッチングする。また、トランジスタ３０ｃがオン状態の時に、トランジスタ３０ｄがオフ状態からオン状態にスイッチングする。更に、トランジスタ３０ｃがオフ状態からオン状態に変化するのと同時に、トランジスタ３０ｄがオフ状態からオン状態に変化する場合があり得る。
【０１１０】
このような場合、半導体装置３０では、トランジスタ３０ｃ及びトランジスタ３０ｄスイッチング時間が短縮されるので、応答性が高くなっている。
【０１１１】
上述した本実施形態の半導体装置３０によれば、直列に接続された２つのトランジスタ３０ａ、３０ｂ及び並列に接続された２つのトランジスタ３０ｃ、３０ｄの動作速度を向上できる。ここで、半導体装置３０では、トランジスタ３０ｂ及びトランジスタ３０ｄには、ウェルタップ及びシェアードコンタクトが配置されていないので、素子面積の増加を抑制しつつ、トランジスタ３０ｂ及びトランジスタ３０ｄの動作速度が向上される。
【０１１２】
上述した本実施形態では、２つのｎ型のトランジスタが直列に接続され、２つのｐ型のトランジスタが並列に接続されていた。同様に、２つのｐ型のトランジスタを直列に接続し、２つのｎ型のトランジスタを並列に接続することにより、ＮＯＲ回路を形成することもできる。
【０１１３】
次に、上述した第３実施形態の半導体装置の変型例を、図面を参照して以下に説明する。
【０１１４】
図１１（Ａ）は本明細書に開示する半導体装置の第３実施形態の変型例を示す平面図であり、図１１（Ｂ）は図１１（Ａ）のＩ１ーＩ１線断面図である。
【０１１５】
本変型例の半導体装置３０は、ｐ型のトランジスタ３０ｃが、シェアードコンタクトを有していない点が、上述した第３実施形態とは異なっている。
【０１１６】
また、本変型例では、トランジスタ３０ｃのボディ領域３１ｃと、トランジスタ３０ａのボディ領域３１ａの下に位置するウェル４の部分とが、ｎ型の導電性を有するウェル８ａと接している。
【０１１７】
図示はしていないが、同様に、トランジスタ３０ｄのボディ領域３１ｄと、トランジスタ３０ｂのボディ領域３１ｂの下に位置するウェル４の部分も、ウェル８ａと接している。
【０１１８】
また、ウェル８ａの電位を取り出すウェルタップ３６ｃが素子分離層３によりトランジスタ３０ｃとは絶縁されて配置される。なお、ウェルタップ３６ｃの位置は、ウェル８ａの電位を取り出すことができれば、特に制限されないので、必ずしも図１１に示す位置に配置する必要はない。
【０１１９】
上述した本変型例によれば、トランジスタ３０ｃからシェアードコンタクトを取り除くことにより、素子面積を低減することができる。ＮＡＮＤ論理演算では、直列接続された２つのトランジスタ３０ａ、３０ｂが同時にオフ状態からオン状態になる場合には、回路長が並列接続と比べて長いのでスイッチング時間が長くなる。従って、直列接続された２つのトランジスタ３０ａ、３０ｂのスイッチング速度を向上することにより、論理演算速度を大きく向上できる。本変型例では、並列接続された２つのトランジスタ３０ｃ、３０ｄのスイッチング速度は、上述した第３実施形態のものよりは遅くなるものの、ＮＡＮＤ論理演算速度を向上することには変わりがない。
【０１２０】
次に、本明細書に開示する半導体装置の製造方法の好ましい実施形態を、図１２を参照して、以下に説明する。
【０１２１】
まず、ステップＳ１０に示すように、基板上に素子領域を形成する。
【０１２２】
次に、ステップＳ１２に示すように、素子領域内に、複数のトランジスタを、ボディ領域同士を電気的に接続するように形成し、且つ、複数のトランジスタの内の一のトランジスタのゲート電極のみを、複数のトランジスタの内の何れかのトランジスタのボディ領域と電気的に接続する。この際、複数のトランジスタを形成する際には、隣接する２つのトランジスタでは、隣接するトランジスタ間の共通のソース／ドレイン領域が一体に形成されることが好ましい。
【０１２３】
次に、ステップＳ１４に示すように、トランジスタのゲート電極又はソース／ドレイン領域等の上にコンタクトを形成する。
【０１２４】
そして、ステップＳ１６に示すように、コンタクトと接続する配線を形成する。
【０１２５】
上述した半導体装置の製造方法の各ステップにおいては、公知の要素技術を適用可能である。
【０１２６】
本発明では、上述した半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【０１２７】
例えば、上述した半導体装置では、複数のトランジスタの内の一のトランジスタのゲート電極は、上記一のトランジスタのボディ領域と電気的に接続されていた。しかし、複数のトランジスタの内の一のトランジスタのゲート電極は、複数のトランジスタの内の何れかのトランジスタのボディ領域と電気的に接続されていれば良い。例えば、図３では、トランジスタ１０ａのゲート電極１３ａは、トランジスタ１０ｂのボディ領域１１ｂとのみ電気的に接続されていても良い。
【０１２８】
また、上述した半導体装置では、隣接するトランジスタ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されていたが、隣接するトランジスタ同士では、隣接するトランジスタ間のソース／ドレイン領域が一体に形成されていなくても良い。以下に、この形態について、図を参照して説明する。
【０１２９】
図１３（Ａ）は本明細書に開示する半導体装置の他の実施形態を示す平面図であり、図１３（Ｂ）は図１３（Ａ）のＪ１ーＪ１線断面図であり、図１３（Ｃ）は図１３（Ａ）のＪ２ーＪ２線断面図であり、図１３（Ｄ）は図１３（Ａ）のＪ３ーＪ３線断面図であり、図１３（Ｅ）は図１３（Ａ）のＪ４ーＪ４線断面図である。
【０１３０】
半導体装置１は、基板２と、基板２上の素子分離層３により画成された素子領域内に配置された２つのトランジスタ１０ａ、１０ｂとを備えている。トランジスタ１０ａ、１０ｂはｎ型のＭＯＳトランジスタである。
【０１３１】
トランジスタ１０ａは、ボディ領域１１ａを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域１４ａ、１４ｂを有する。トランジスタ１０ｂは、ボディ領域１１ｂを挟んで配置される一対のｎ型の導電性を有するソース／ドレイン領域１４ｆ、１４ｇを有する。
【０１３２】
トランジスタ１０ａのソース／ドレイン領域１４ｂと、トランジスタ１０ｂのソース／ドレイン領域１４ｆとは、素子分離層３によって電気的に絶縁されている。
【０１３３】
トランジスタ１０ａは、ゲート電極１３ａとウェルタップ１６ａとを電気的に接続するシェアードコンタクト１７を有する。ゲート電極１３ａは、シェアードコンタクト１７及びウェルタップ１６ａを介して、ボディ領域１１ａと電気的に接続する。
【０１３４】
トランジスタ１０ｂのボディ領域１１ａは、ウェルタップ１６ａと電気的に接続する。従って、トランジスタ１０ｂのボディ領域１１ａは、ウェルタップ１６ａ及びシェアードコンタクト１７を介して、トランジスタ１０ａのゲート電極１３ａと電気的に接続する。
【０１３５】
このようにして、トランジスタ１０ｂのボディ領域１１ｂには、トランジスタ１０ａのゲート電極１３ａと同電位の電圧が直接印加される。
【０１３６】
図１３に示す半導体装置１は、隣接するトランジスタ１０ａ、１０ｂ間のソース／ドレイン領域が一体に形成されていないが、トランジスタ１０ａ、１０ｂの動作速度を向上する。
【０１３７】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【０１３８】
以上の上述した各実施形態に関し、更に以下の付記を開示する。
【０１３９】
（付記１）
ボディ領域と、
前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、
前記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、
を有する電界効果型トランジスタを複数備え、
複数の前記トランジスタは、前記ボディ領域同士が電気的に接続されており、
複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみが、複数の前記トランジスタの内の何れかのトランジスタの前記ボディ領域と電気的に接続される半導体装置。
【０１４０】
（付記２）
前記一のトランジスタの前記ゲート電極は、前記一のトランジスタの前記ボディ領域と電気的に接続される付記１に記載の半導体装置。
【０１４１】
（付記３）
複数の前記トランジスタの前記ボディ領域それぞれは、ウェルと電気的に接続しており、複数の前記トランジスタの前記ボディ領域同士は、前記ウェルを介して電気的に接続される付記１又は２に記載の半導体装置。
【０１４２】
（付記５）
複数の前記トランジスタは、前記ウェルを有する一の素子領域内に配置されており、
前記ウェルは、隣接する他の素子領域が有する他のウェルとは、電気的に接続されていない付記３に記載の半導体装置。
【０１４３】
（付記４）
複数の前記トランジスタの前記ボディ領域同士は、配線により電気的に接続される付記１又は２に記載の半導体装置。
【０１４４】
（付記６）
複数の前記トランジスタは、隣接するトランジスタ同士では、隣接するトランジスタ間の前記ソース／ドレイン領域が一体に形成される付記１〜４の何れか一項に記載の半導体装置。
【０１４５】
（付記７）
複数の前記トランジスタは、直列に接続される付記１〜５の何れか一項に記載の半導体装置。
【０１４６】
（付記８）
複数の前記トランジスタは、並列に接続される付記１〜５の何れか一項に記載の半導体装置。
【０１４７】
（付記９）
ボディ領域と、前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、前記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、を有する電界効果型トランジスタの製造方法であって、
複数の前記トランジスタを、前記ボディ領域同士を電気的に接続するように形成し、且つ、複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみを、前記一のトランジスタの前記ボディ領域と電気的に接続する半導体装置の製造方法。
【符号の説明】
【０１４８】
１ａ、２０、３０ 半導体装置
２、２ａ 基板
３、３ａ 素子分離層
４ ウェル
５ ウェル
６ ウェル
７、７ａ、７ｂ ウェル
８ ウェル
９ ウェル
１０ａ、１０ｂ、１０ｃ、１０ｄ トランジスタ
１１ａ、１１ｂ、１１ｃ、１１ｄ ボデイ領域
１２ａ、１２ｂ、１２ｃ、１２ｄ ゲート絶縁膜
１３ａ、１３ｂ、１３ｃ、１３ｄ ゲート電極
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ ソース／ドレイン領域
１５ａ、１５ｂ、１５ｃ、１５ｄ 側壁
１６、１６ａ ウェルタップ
１７ シェアードコンタクト
２０ａ、２０ｂ トランジスタ
２１ａ、２１ｂ ボディ領域
２２ａ、２２ｂ ゲート絶縁膜
２３ａ、２３ｂ ゲート電極
２４ａ、２４ｂ、２４ｃ ソース／ドレイン領域
２５ａ、２５ｂ 側壁
２６、２６ａ、２６ｂ ウェルタップ
２７ シェアードコンタクト
２８ コンタクト
２９ 配線
３０ａ、３０ｂ、３０ｃ、３０ｄ トランジスタ
３１ａ、３１ｂ、３１ｃ、３１ｄ ボデイ領域
３２ａ、３２ｂ、３２ｃ、３２ｄ ゲート絶縁膜
３３ａ、３３ｂ、３３ｃ、３３ｄ ゲート電極
３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ ソース／ドレイン領域
３５ａ、３５ｂ、３５ｃ、３５ｄ 側壁
３６ａ、３６ｂ、３６ｃ ウェルタップ
３７ａ、３７ｂ シェアードコンタクト
３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ コンタクト
３９ａ、３９ｂ、３９ｃ 配線
Ｒ１ 第１素子領域
Ｒ２ 第２素子領域
【特許請求の範囲】
【請求項１】
ボディ領域と、
前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、
前記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、
を有する電界効果型トランジスタを複数備え、
複数の前記トランジスタは、前記ボディ領域同士が電気的に接続されており、
複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみが、複数の前記トランジスタの内の何れかのトランジスタの前記ボディ領域と電気的に接続される半導体装置。
【請求項２】
複数の前記トランジスタの前記ボディ領域それぞれは、ウェルと電気的に接続しており、複数の前記トランジスタの前記ボディ領域同士は、前記ウェルを介して電気的に接続される請求項１に記載の半導体装置。
【請求項３】
複数の前記トランジスタは、前記ウェルを有する一の素子領域内に配置されており、
前記ウェルは、隣接する他の素子領域が有する他のウェルとは、電気的に接続されていない請求項２に記載の半導体装置。
【請求項４】
複数の前記トランジスタの前記ボディ領域同士は、配線により電気的に接続される請求項１に記載の半導体装置。
【請求項１】
ボディ領域と、
前記ボディ領域上にゲート絶縁層を介して配置されるゲート電極と、
前記ボディ領域を挟んで配置される一対のソース／ドレイン領域と、
を有する電界効果型トランジスタを複数備え、
複数の前記トランジスタは、前記ボディ領域同士が電気的に接続されており、
複数の前記トランジスタの内の一のトランジスタの前記ゲート電極のみが、複数の前記トランジスタの内の何れかのトランジスタの前記ボディ領域と電気的に接続される半導体装置。
【請求項２】
複数の前記トランジスタの前記ボディ領域それぞれは、ウェルと電気的に接続しており、複数の前記トランジスタの前記ボディ領域同士は、前記ウェルを介して電気的に接続される請求項１に記載の半導体装置。
【請求項３】
複数の前記トランジスタは、前記ウェルを有する一の素子領域内に配置されており、
前記ウェルは、隣接する他の素子領域が有する他のウェルとは、電気的に接続されていない請求項２に記載の半導体装置。
【請求項４】
複数の前記トランジスタの前記ボディ領域同士は、配線により電気的に接続される請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−３８１０７（Ｐ２０１３−３８１０７Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７０４４２（Ｐ２０１１−１７０４４２）
【出願日】平成２３年８月３日（２０１１．８．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月３日（２０１１．８．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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