半導体装置及び半導体装置の製造方法
【課題】容量素子埋設用凹部上端部の肩落ちによるキャパシタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子産業の集積回路分野において、さらなる高集積化かつ高速化の要求が高まっている。また集積化の進展により、回路の規模が大きくなり、回路設計の難易度が増大している。
【０００３】
同一半導体基板上に論理回路とメモリ回路を搭載する集積回路は、混載回路と呼ばれる。混載回路では、論理回路とメモリ回路との配置位置が近距離であるため、集積率を向上できる。また、回路間の配線距離を短くできるため、動作速度が向上する。
【０００４】
特許文献１〜３には、混載回路を有する半導体装置が記載されている。この半導体装置は、同一基板上にロジック部とＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）部とを備える。
ロジック部は、基板上に、第１トランジスタ、第１コンタクト、配線、層間絶縁層を備える。第１コンタクトは、第１トランジスタと配線とを電気的に接続する。この配線は、層間絶縁層に埋設される。ＤＲＡＭ部は、基板上に、第２トランジスタ、第２コンタクト、容量素子、層間絶縁層を備える。第２コンタクトは、第２トランジスタと容量素子とを電気的に接続する。容量素子は、層間絶縁層内に形成された凹部（以下、容量素子埋設用凹部と称することがある）内に埋設される。容量素子は、配線と同一層に形成されている。このため、容量素子埋設用凹部が形成される層間絶縁層は、配線が埋設された層間絶縁層と同一材料の膜となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２０１１０１号公報
【特許文献２】特開２０００−３３２２１６号公報
【特許文献３】特開２００４−３４２７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の半導体装置において、動作の高速化が求められている。このため、配線が埋設された層間絶縁層は、配線間の寄生容量を低減するために、低誘電率であることが必要となる。この種の要求を満たすために、配線が埋設された層間絶縁層は、たとえば、一般的な低誘電率膜（Ｌｏｗ−Ｋ膜）が用いられている。
【０００７】
しかしながら、発明者が検討したところ、低誘電率な層間絶縁層に容量素子埋設用凹部を形成すると、凹部の上端部の形状にバラツキが生じることが判明した。すなわち、凹部の上端部に、いわゆる肩落ちが発生することが見出された。
【０００８】
凹部の上端部の形状のバラツキにより、キャパシタの容量がバラつくことがあった。
【課題を解決するための手段】
【０００９】
本発明によれば、
基板と、
前記基板上に設けられた多層配線層と、
前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、
前記基板上に設けられた論理回路と、
前記容量素子に接続する上部接続配線と、
前記凹部の上端部の周囲に設けられた保護層と、を備え、
前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、
当該絶縁層は、前記保護層と同一層に位置している、
半導体装置が提供される。
【００１０】
本発明によれば、
基板上に絶縁層を形成する工程と、
前記絶縁層内に配線を形成する工程と、
前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、
前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、
少なくとも前記保護層を部分的に除去することにより凹部を形成する工程と、
前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、
前記上部電極上に接続する上部接続配線を形成する工程と、を有する、
半導体装置の製造方法が提供される。
【００１１】
本願発明者らが検討した結果、凹部の上端部の形状のバラツキの原因は、層間絶縁層の機械強度の弱さにあることが見出された。なぜならば、層間絶縁層は、誘電率が低くなるにつれて、機械強度が弱く、変形しやすくなる傾向を有するためである。
【００１２】
保護層は、誘電率の高い材料で構成されており、機械強度に優れた部材となる。保護層が、容量素子埋設用凹部の上端部の周囲を保護する。言い換えると、機械強度の高い保護層に凹部が形成される。このため、凹部の上端部分のバラツキ（いわゆる、肩落ち）が抑制されるので、凹部同士や製品間においてキャパシタの高さのバラツキが抑制されることになる。
【発明の効果】
【００１３】
本発明によれば、キャパシタの容量のバラツキが抑制された半導体装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態における半導体装置を模式的に示す上面図である。
【図２】第１の実施の形態における半導体装置を模式的に示す断面図である。
【図３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２３】第２の実施の形態における半導体装置を模式的に示す断面図である。
【図２４】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２５】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２６】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２７】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２８】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２９】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３０】第３の実施の形態における半導体装置を模式的に示す断面図である。
【図３１】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３２】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３３】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３４】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３５】第４の実施の形態における半導体装置を模式的に示す断面図である。
【図３６】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３７】第５の実施の形態における半導体装置を模式的に示す断面図である。
【図３８】第６の実施の形態における半導体装置を模式的に示す断面図である。
【図３９】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４０】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４１】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４２】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４３】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４４】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４５】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４６】第７の実施の形態における半導体装置を模式的に示す断面図である。
【図４７】第７の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４８】第７の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４９】第８の実施の形態における半導体装置を模式的に示す断面図である。
【図５０】第８の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５１】第８の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５２】第８の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５３】本実施の形態の半導体装置の効果を比較例と比較して説明する図である。
【図５４】遅延増加率の算出方法を説明する図である。
【図５５】（ａ）は、寄生容量増加率を説明する図である。（ｂ）は遅延増加率を説明する図である。
【図５６】コンタクト抵抗を説明する図である。
【図５７】ＭＩＭキャパシタの寿命を説明する図である。
【図５８】トランジスタ特性を説明する図である。
【図５９】遅延増加率を説明する図である。
【図６０】トランジスタ特性を説明する図である。
【図６１】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６２】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６３】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６４】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６５】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６６】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６７】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６８】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６９】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７０】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７１】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７２】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７３】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施の形態）
第１の実施の形態の半導体装置について説明する。
図１は、第１の実施の形態における半導体装置を模式的に示す上面図である。図２は、第１の実施の形態における半導体装置を模式的に示す断面図である。
【００１７】
本実施の形態の半導体装置は、基板、多層配線層、容量素子、周辺回路、論理回路、上部接続配線、保護層を備える。
図１に示すに、半導体装置は、論理回路１００及び記憶回路２００を有する。論理回路１００は、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に位置する。記憶回路２００は、平面視において、半導体基板１内の記憶回路領域に位置する。記憶回路２００は、容量素子１９及び周辺回路２２０を有する。多層配線層は、基板（半導体基板１）上に形成されており、複数の配線層を有する。配線層は、配線および絶縁層（層間絶縁膜）を有する。容量素子１９は、多層配線層内に設けられた凹部（孔２３）内に埋め込まれている。容量素子１９は、下部電極１４、容量絶縁膜１５、及び上部電極１６を有する。記憶回路２００は、容量素子１９を制御する。保護層（保護層８０）は、凹部（孔２３）の上端部の周囲に設けられている。保護層８０は、論理回路１００が設けられた多層配線層を構成する第１絶縁層よりも誘電率が高い。第１絶縁層は、保護層８０と同一層に位置している。
【００１８】
本実施の形態の半導体装置の保護層８０は、誘電率の高い材料で構成されているため、配線層を構成する低誘電率膜よりも、機械強度に優れた部材となる。また、保護層８０は、配線層を構成する低誘電率膜よりも、化学的に安定な部材となる。保護層８０は、容量素子１９が埋設される凹部（以下、容量素子埋設用凹部と呼称することもある）の上端部の周囲に配置されている。すなわち、保護層８０は容量素子埋設用凹部の上端部を保護する。このため、容量素子埋設用凹部（孔２３）の形状のバラツキが、凹部同士や製品間において、抑制されることになる。したがって、本実施の形態の半導体装置は、キャパシタ容量などのキャパシタ特性のバラツキが抑制された構造を有する。
【００１９】
以下、本実施の形態の各構成について詳述する。
図１に示すように、本実施の形態の半導体装置は、容量素子２１０を含む記憶回路２００と半導体素子が形成される論理回路１００とが半導体基板１１０上に混載された構成を有する。論理回路１００は、記憶回路２００中の容量素子２１０の周辺回路２２０ではなく、記憶回路２００とは異なる領域に形成されたものである。たとえば、論理回路領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域である。
【００２０】
図２に示すように、論理回路１００及び記憶回路２００は、半導体基板１上に各々形成されている。なお、論理回路１００及び記憶回路２００の図面における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。
【００２１】
また、図２に示すように、半導体基板１の表面には、論理回路領域及び記憶回路領域が形成されている。論理回路領域には、論理回路１００を構成する能動素子３ｂが形成されている。記憶回路領域には、記憶回路２００の記憶セルを構成する能動素子３ａが形成されている。これらの能動素子３ａと能動素子３ｂとの離間部には、素子分離膜２が半導体基板１の表面に形成されている。素子分離膜２（シリコン酸化膜等）や能動素子３ａ、３ｂ（トランジスタ等）は、通常用いられる半導体装置の製造方法によるものを用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。
【００２２】
なお、実際の記憶回路２００において、ビット線１２と、記憶セルを構成する能動素子３ａのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、本図は、能動素子３ａのゲート長手方向は、ビット線１２と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線１２と、論理回路１００を構成する能動素子３ｂのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。
【００２３】
図２に示すように、半導体基板１上には素子分離膜２が形成される。この素子分離膜２は、記憶回路領域と、論理回路領域とを区画する。記憶回路領域には、能動素子３ａ（第１トランジスタ）が形成される。論理回路領域には、能動素子３ｂ（第２トランジスタ）が形成される。トランジスタは、半導体基板１の表面に形成された拡散層２０を有する。これらのトランジスタ上に、コンタクト層間絶縁層４、５ａ、５ｂ、５ｃが形成される。コンタクト層間絶縁層４（第１コンタクト絶縁層）内には、第１セルコンタクト（セルコンタクト１０ａ、セルコンタクト１０ｂ）、及び第２セルコンタクト（セルコンタクト１０ｃ）が埋設される。コンタクト層間絶縁層５ａ、５ｂ（第２コンタクト絶縁層）内には、バリアメタル膜（ビットコンタクト１１）、ビット線１２が形成される。コンタクト層間絶縁層５ａ、５ｂ、５ｃ内には、接続コンタクト１３が埋設される。セルコンタクト１０ａは、能動素子３ａの拡散層２０とビット線１２とを接続する。セルコンタクト１０ｂは、能動素子３ａの拡散層２０と接続コンタクト１３ａとを接続する。セルコンタクト１０ｃは、能動素子３ｂの拡散層２０と接続コンタクト１３とを接続する。容量コンタクト１３ａは、セルコンタクト１０ｂと容量素子１９とを接続する。接続コンタクト１３は、セルコンタクト１０ｃと論理回路１００の配線８ａとを接続する。接続コンタクト１３の下面は、セルコンタクト１０ｃの上面と直接接している（例えば、接続コンタクト１３の周囲にバリアメタル膜が形成されている場合には、接続コンタクト１３の下面のバリアメタル膜とセルコンタクト１０ｃの上面とが接している）。また、容量コンタクト１３ａの下面は、セルコンタクト１０ｂの上面と直接接してもよく、バリアメタル膜を介して接続してもよい。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの定義は、前述した定義に準ずるものとする。
【００２４】
なお、実際の記憶回路２００において、ビット線１２と、記憶セルを構成する能動素子３ａのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、本図は、能動素子３ａのゲート長手方向は、ビット線１２と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線１２と、論理回路１００を構成する能動素子３ｂのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。
【００２５】
また、コンタクト層間絶縁層４、５ａ、５ｂ、５ｃのうち少なくとも１層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、３．１以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、２．６以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。
【００２６】
記憶回路２００において、能動素子３ａの一方の拡散層とビット線１２とは、セルコンタクト１０ａにより電気的に接続されている。また、能動素子３ａの他方の拡散層と容量素子１９とは、容量コンタクト１３ａにより電気的に接続されている。このような構造により、能動素子３ａ、ビット線１２、容量素子１９とは、互いに接続され、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の一般的な記憶セルである、１トランジスタ・１キャパシタ型の記憶セルが構成されている。
【００２７】
コンタクト層間絶縁層５ｃの上には、キャップ層６ａ、６ｂ、６ｃ、６ｄ及び層間絶縁層７ａ、７ｂ、７ｃが、交互に順次積層されている。論理回路領域においては、それぞれの層間膜中に、配線８ａ、８ｂ、８ｃが、各々形成されている。配線８ｂ、８ｃは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお図２に示す配線８ｂ、８ｃにおいては、各々の下層の配線に対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線８ａ〜８ｃの周囲には、バリアメタル膜が形成されてもよい。
【００２８】
配線の金属配線材としては、Ｃｕ、Ｗ、Ａｌなどを含む金属材料、又はこれらを主成分（例えば、９５質量％以上）含有する合金、またはこれらからなる金属材料から選択できる。論理回路１００を構成する配線は全てデュアルダマシン構造かつＣｕを含む又はＣｕを主成分として含む金属材料で構成されていてもよい。これにより、半導体装置の動作速度を向上させることができる。一方、コンタクトプラグ材（セルコンタクト１０ａ、１０ｂ、１０ｃ、ビット線１２、容量コンタクト１３ａ、接続コンタクト１３など）としては、金属配線材と同種の材料を用いることができ、金属配線と同一の材料でも異種の材料で構成されていてもよい。たとえば、コンタクトプラグ材は、埋め込み特性や熱安定性などの観点から、Ｗを含む又はＷを主成分として含む金属材料が好ましい。
【００２９】
層間絶縁層の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。本実施の形態では、配線８ｃが埋設された層間絶縁層７ｃは、低誘電率膜であることが好ましい。なお、層間絶縁層としては、Ｓｉを含み、Ｃ、Ｏ、Ｈの中から少なくとも１つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが０．５〜１ｎｍのサイズであることに鑑み、空孔サイズは１ｎｍ以下である必要があり、望ましくは０．５ｎｍ以下がよい。論理回路１００、記憶回路２００に限らず、配線間の寄生容量を低減するためには、層間絶縁層の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。また、層間絶縁層のうち容量素子１９と同一層の層間絶縁層のすべてが、低誘電率膜で構成されることが好ましい。たとえば、容量素子１９と同一層である複数の配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する絶縁層であることが好ましい。これにより、配線間やコンタクト間の寄生容量を低減させることができ、半導体装置の動作速度を高めることができる。
【００３０】
キャップ層６ａ〜６ｄに相当する複数の絶縁膜は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜（金属拡散防止膜）であることがより好ましい。キャップ層の一例は、ＳｉＣ膜又はＳｉＯＮ膜等である。
【００３１】
論理回路１００において、能動素子３ｂと、多層配線を構成する配線のうち最下層の配線８ａとは、セルコンタクト１０ｃおよび接続コンタクト１３の２つのコンタクトの直列接続により、電気的に接続される。このような構造により、同一の半導体基板１上に、論理回路１００と記憶回路２００とを混載して形成することができ、かつ、両者の設計パラメータを同一のものとすることが可能となる。
【００３２】
続いて、容量素子１９の構造を説明する。
容量素子１９は、記憶回路２００を構成するメモリ素子である。容量素子１９は、記憶回路２００中に、複数配置されていてもよい。容量素子１９は、下部電極１４、容量絶縁膜１５、及び上部電極１６有する。容量素子１９は、多層配線層内に形成された孔２３にされる。孔２３は、キャップ層６、コンタクト層間絶縁層５ｃ、キャップ層６ａ、層間絶縁層７ａ、キャップ層６ｂ層間絶縁層７ｂ及び保護層８０に亘って形成される。すなわち、容量素子１９は、１つのコンタクト層及び２つの配線層に亘って位置する。言い換えると、容量素子１９は、接続コンタクト１３の上端部、配線８ａ、及び配線８ｂと同一層に位置する。本実施の形態において、容量素子１９が貫通する絶縁層数は、キャパシタ容量を考慮して決定され、特に限定されない。
【００３３】
容量素子埋設用凹部（孔２３）の上端部の周囲に、保護層８０が形成される。図２に示す孔２３は、その上端部の周囲に保護層８０が形成される。保護層８０は、平面視において、孔２３の開口部の周囲の一部に点在してもよいが、その周囲のすべてにわたって形成されてもよい。
【００３４】
保護層８０は、孔２３の開口部の外側に位置する容量絶縁膜１５の端部及び上部電極１６の端部を覆う。言い換えると、保護層８０の端部は、平面視において、容量絶縁膜１５の端部及び上部電極１６の端部よりも外側に位置する。すなわち、保護層８０の端部は、容量素子１９と配線８ｂとの間に位置する。本実施の形態では、保護層８０の端部を、孔２３の開口部から外側に延在させることにより、露光の目合せマージンを確保できるとともに、溝（凹部４２）に対する埋設マージンを確保することができる。本実施の形態では、断面視において、保護層７２ａは、縦の膜厚よりも、横の膜厚が大きい方が好ましい。
【００３５】
保護層８０は、保護層７２ａ、保護層７２ｂ、保護層７８ａを有する。保護層８０（少なくとも保護層７２ａ及び保護層７２ｂ）は、層間絶縁層７ｂと比較して誘電率の高い。言い換えると、保護層８０は、同層の層間絶縁層７ｂよりも機械強度が高く、さらには化学的に安定である。一般的に、誘電率が高いことは、機械的強度が高いことを示す。本実施の形態において、機械強度が高いとは、たとえば、ドライエッチング等の選択的除去手法やＣＶＤ等の堆積手法により、Ｌｏｗ−Ｋ膜と比較して、膜中の開口形状の変形や膜質の変質が抑制される特性をいう。また、層間絶縁層７ｂは、保護層８０と同一層の層間絶縁層であり、かつ、孔２３の上端部が位置する層間絶縁層である。また、保護層７２ａ及び保護層７２ｂの誘電率は、とくに限定されず、たとえば、３．０以上４．５以下が好ましい。
【００３６】
また、本実施の形態において、容量素子１９は、下部電極１４と上部電極１６とが対向配置されている領域を意味する。また、本実施の形態において、第１部材と第２部材とが同一層とは、断面視において、第１部材の膜厚方向の領域が、第２部材の膜厚方向の領域と、少なくとも一部の両領域が層内方向に重なっていればよいことを意味する。たとえば、完全に重なる態様及び一部重なる態様のいずれもが含まれる。
【００３７】
孔２３は、少なくとも保護層８０に形成された開口部であり、より好ましくは保護層８０、キャップ層及び層間絶縁層に亘って形成された開口部である。保護層８０は、上部接続配線１８が埋設される溝２８（以下、上部接続配線溝と呼称することもある）の底面上に形成される。
溝２８は、層間絶縁層７ｂに形成された開口部であり、孔２３よりも広い開口面積を有する。このような孔２３は、溝２８の底面上に配置された保護層８０に形成される。
【００３８】
孔２３の内壁面は、溝２８の底面上に形成された保護層８０の上面と連続面を形成する。この連続面は、屈曲面及び凹凸面を含む。また、孔２３は、溝２８と同一の層間絶縁層７ｂに形成される。このため、容量素子１９の上端部を、引出配線部１８ａが埋設される層間絶縁層まで高くすることができる。したがって、半導体装置のキャパシタ容量を向上させることができる。
【００３９】
また、容量絶縁膜１５及び上部電極１６は、孔２３の内壁上から、溝２８の底面上に亘って延在する。容量絶縁膜１５及び上部電極１６は、孔２３の内壁上の下部電極１４上に位置するとともに、溝２８の底面上の引出配線部１８ａ上に位置する。
【００４０】
溝２８の底面上には、保護層７２ａ、７２ｂが配置される。上部接続配線１８は、引出配線部１８ａ及び埋設電極１８ｂから構成される。引出配線部１８ａは、埋設電極１８ｂと同一部材であり、かつシームレスである。言い換えると、引出配線部１８ａは、埋設電極１８ｂと同一工程で形成される。この引出配線部１８ａは、保護層７２ａ、７２ｂ上に沿って配置される。言い換えると、引出配線部１８ａは、孔２３の側壁から外側に向かって延在する。引出配線部１８ａは、保護層７２ａ、７２ｂの上面上の上部電極１６上に位置する。埋設電極１８ｂは、孔２３内の上部電極１６の上面上に沿って位置する。埋設電極１８ｂは、容量素子１９が埋設された孔２３の残りの空間の一部を埋設する。なお、上部電極１６と上部接続配線１８との間に、バリアメタル膜が形成されていてもよい。
【００４１】
保護層８０は、保護層７２ａ、保護層７２ｂ、埋込絶縁部材７８ｂを有する。保護層７２ａは、保護層７２ｂと同一部材で構成されており、言い換えると、同一工程で形成される。保護層７２ｂは、２つの容量素子１９同士の間に位置する。保護層７２ｂは、下部電極１４の外壁上、容量絶縁膜１５の底面上に位置する。保護層７２ａは、容量素子１９の外壁上に位置する。保護層７２ａは、断面視において、コの字形状を有してもよい。保護層７２ａは、下部電極１４の上端部の外壁上、上部電極１６の底面上、溝２８の底面上及び内壁上に位置する。コの字状の保護層７２ｂに凹部４２が形成される。凹部４２に保護層７８ａが埋設される。保護層７８ａと保護層７２ａとの間には界面が存在する場合がある。界面は、たとえば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察できる。保護層７８ａは、保護層７２ｂと同一材料で構成されていることが好ましいが、異なる材料で構成されていてもよい。保護層７８ａは、例えば、断面視において、矩形形状などの四角形状を有する。この保護層７８ａは、少なくとも容量絶縁膜１５の端部上、上部電極１６の端部上及び引出配線部１８ａの端部上に位置し、さらに、キャップ層７４の端部上に位置してもよい。
【００４２】
保護層７２ｂの膜厚は、特に限定されず、たとえば、配線溝の溝深さの１／２以上であることが好ましい。この配線溝は、上部接続配線１８と同一層に位置しており、論理回路領域に位置する。すなわち、本実施の形態では、配線溝には、配線８ｂが埋設される。また、保護層７２ｂの膜厚の一例は、たとえば、好ましくは２０ｎｍ以上６０ｎｍ以下である。保護層７２ｂの膜厚を下限値以上とすることにより、孔２３の形状のバラツキを充分に抑制することができる。
【００４３】
また、上部接続配線１８上にキャップ層７４が形成されているが、この態様に限定されずに、キャップ層７４が形成されていなくてもよい。キャップ層７４は、引出配線部１８ａの上面上及び埋設電極１８ｂの上面上のすべてに亘って形成されてもよい。このキャップ層７４は、孔２３の内部にも形成される。本実施の形態では、キャップ層７４は、埋設電極１８ｂと埋込絶縁部材７８ｂとの間に位置する。
【００４４】
孔２３の内部には、容量素子１９、埋設電極１８ｂ、キャップ層７４及び埋込絶縁部材７８ｂが埋設される。埋込絶縁部材７８ｂは、埋設電極１８ｂ上に配置されていればよい。容量素子１９の上部電極１６は、凹部（孔２３）の内壁に沿って形成されて、その端部が保護層８０上に位置している。埋込絶縁部材７８ｂは、下部電極１４、容量絶縁膜１５、上部電極１６、及び埋設電極１８ｂが埋設されていない残りの凹部（孔２３）の空間のすべてに埋設されていることが好ましい。埋込絶縁部材７８ｂは、保護層７８ａと同一部材であることが好ましく、保護層７８ａと同一工程で形成されることが好ましい。
【００４５】
本実施の形態において、孔２３の内部に埋込絶縁部材７８ｂが埋設されることは、埋込絶縁部材７８ｂが存在しない場合と比較して、引出配線部１８ａの膜厚が薄いことを示す。引出配線部１８ａの膜厚を薄くすることにより、容量素子１９の高さを増加させることが可能となる。従って、引出配線部１８ａの膜厚を薄くすることにより、キャパシタ容量を増加させることが可能となる。引出配線部１８ａの膜厚は、後述の製法に従えば、孔２３内部全体に埋設電極１８ｂが埋設された場合よりも、一部に埋込絶縁部材７８ｂが埋設された場合の方が薄いことを指し示す。埋込絶縁部材７８ｂの孔２３の空間の占有率は、例えば、１０％以上が好ましく、より好ましくは２０％以上であり、一方、５０％以下が好ましく、４０％以下がより好ましい。空間占有率は、たとえば、断面面積の最大値から算出できる。断面面積は、たとえば、ＳＥＭ画像から算出できる。埋込絶縁部材７８ｂの空間占有率を上記範囲内とすることにより、引出配線部１８ａの膜厚の薄さと成膜性とのバランスに優れる。
【００４６】
また、容量素子１９の高さは、キャップ層７４、キャップ層８２が存在しない方が増大する。また、キャップ層７４の膜厚を、キャップ層６ｃの膜厚以下とすることにより、容量素子１９の高さを増大させることも可能となる。これにより、キャパシタ容量の増大を図ることが可能となる。
【００４７】
本実施の形態において、キャップ層７４が上部接続配線１８上に形成される。キャップ層７４（第１キャップ層）は、保護層８０よりもエッチングされにくいことが好ましい。キャップ層７４は、埋設電極１８ｂと埋込絶縁部材７８ｂとの間に形成されている。このため、上部接続配線１８の上面がエッチングなどにより、その表面が粗くなることが抑制される。また、上部接続配線１８の上面の高さが、製品間でばらつくことが抑制される。これにより、抵抗値の増大や抵抗値のバラツキが抑制され、信頼性に優れた半導体装置が実現される。また、キャップ層７４は、金属拡散防止性を有する。このため、上部接続配線１８の金属材料がＣｕを含む場合であっても、Ｃｕの拡散を防止することができる。このため、信頼性に優れた半導体装置を実現することができる。また、埋込絶縁部材７８ｂが、孔２３の残りの空間を埋めるので、上部接続配線１８の使用量を削減することができる。このため、半導体装置のコストを低減することが可能となる。
【００４８】
また、引出配線部１８ａの上面は、保護層７８ａの上面及びキャップ層６ｃの上面と同一面であることが好ましい。引出配線部１８ａ上にキャップ層７４が形成されている。キャップ層７４の上面上は、保護層７８ａの上面及びキャップ層６ｃの上面と同一面であることが好ましい。本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは３０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、更に好ましくは１０ｎｍ以下である平面をいう。こうした測定方法としては、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて上部接続配線１８の上面３０およびキャップ層６ｃの上面３４を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられる段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
【００４９】
また、図示していないが、引出配線部１８ａの上面と配線８ｂの上面との高さの差分は、とくに限定されないが、３０ｎｍ以下であることが好ましい。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足が抑制されている。そして、上部接続配線と埋設電極とは同一の材料かつ一体に構成されている。このため、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。したがって、埋設電極が過剰にエッチングされることが抑制されている。このように、本発明は、歩留まりに優れた構造を有する。
【００５０】
キャップ層７４（第１キャップ層）の上面上、保護層７８ａの上面及びキャップ層６ｃ（第２キャップ層）の上面上には、キャップ層８２（第３キャップ層）が形成される。このキャップ層８２は、記憶回路領域から論理回路領域に亘って連続的に形成される。また、キャップ層８２とキャップ層７４との間に、及び／又は、キャップ層８２とキャップ層６ｃとの間に界面が形成されていてもよい。
【００５１】
下部電極１４および上部電極１６は、容量絶縁膜１５を挟み込んで平行平板容量素子とするための電極として機能する。下部電極１４および上部電極１６の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜１５の結晶性を向上させることができる材料を用いることが好ましい。
【００５２】
容量絶縁膜１５の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有するものや、Ｚｒ、Ｔａ、Ｈｆ、Ａｌ、Ｎｂ、Ｓｉのうち何れか一種を含む酸化物、又はこれらの何れかを主成分とする酸化物、及びＳｒＴｉＯ３を含むペロブスカイト構造を有する高誘電材料等、を用いることがより好ましい。容量絶縁膜１５の比誘電率を高くすることにより、容量素子１９の静電容量を増加させることができる。
【００５３】
本実施の形態において、上部接続配線１８（引出配線部１８ａ、埋設電極１８ｂ）としては、例えば、Ｗ、ＴｉＮ、Ｃｕ、及びＡｌを含む材料、これらの金属元素のいずれかを主成分（例えば、９５質量％以上）として含む材料、又はこれらの金属元素からなる材料で構成することができる。いずれの場合も、その製造工程で混入する不可避の原子を許容する。また、実施の形態において、埋設性や化学的により安定な金属材料として、ＷやＴｉＮ等の金属材料を用いることにより、容量素子１９の信頼性を向上させることができる。なお、Ｃｕを用いる場合には、上部接続配線１８を覆うキャップ層７４を形成してもよい。
【００５４】
容量素子１９の多層配線層の層厚方向（以下、単に層厚方向と称することもある）における高さの下限値は、１層以上であり、より好ましくは２層以上である。容量素子１９の層厚方向における高さの上限値は、特に限定されない。ここで、１層は、多層配線層中の１つの配線層（層間絶縁層７ａ、７ｂ）と配線層間に形成される１つのキャップ層６ａ、６ｂ）とで構成される。本実施の形態の容量素子１９は、２層分の多層配線層に亘って形成されているが、これに限定されず、任意の層数の多層配線に亘って形成されていても良い。ただし、記憶回路形成領域で多数の配線層を占有すると、配線リソースが不足する事態も起こるため、２層程度が好ましい。また、容量素子１９は、コンタクト絶縁層に埋設されていてもよい。
【００５５】
容量素子１９の引出配線部１８ａには、固定電位を有する配線２０１が接続されている。この固定電位配線２０１が有する電位は、記憶回路の設計者により任意に設定することができる。更に、第１の実施の形態によれば、容量素子１９の上部に、信号配線２０２が複数配置されていてもよい。
【００５６】
また、上面視において、上部接続配線１８は、下部電極１４が設けられている領域より外側に延在している引出配線部１８ａを有しており、容量素子１９を記憶回路２００のメモリセルとして機能させるための固定電位への接続は、引出配線部１８ａに固定電位を有する配線２０１を接続すればよい。このため、半導体装置の設計者は、容量素子１９の上層の配線層のうち、下部電極１４が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線２０２を記憶回路２００のワード線やビット線の裏打ち配線等に利用することができる。
【００５７】
なお、記憶回路２００を構成する固定電位を有する配線２０１、信号配線２０２及び、論理回路１００を構成する配線８ｃの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を形成して、半導体装置を構成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本発明においては固定電位を有する配線２０１、信号配線２０２及び、配線８ｃが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。
【００５８】
次に、第１の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３〜図２２は、第１の実施の形態の半導体装置の製造方法を示す工程図である。
本実施の形態の半導体装置の製造方法は次の工程を含む。まず、基板（半導体基板１）上に絶縁層（層間絶縁層７ｂ）を形成する。次いで、絶縁層（層間絶縁層７ｂ）内に配線８ｂを形成する。次いで、配線８ｂが形成された論理回路形成領域とは異なる記憶回路形成領域内の絶縁層（層間絶縁層７ｂ）を選択的に除去することにより溝２８を形成する。溝２８内に、絶縁層（層間絶縁層７ｂ）よりも誘電率が高い保護層７２を形成する。少なくとも保護層７２を部分的に除去することにより凹部（孔２３）を形成する。次いで、凹部（孔２３）内に、下部電極１４、容量絶縁膜１５、及び上部電極１６を埋設することにより容量素子１９を形成する。この後、容量素子１９上に接続する上部接続配線１８を形成する。このようにして、同一の基板（半導体基板１）上に記憶回路２００と論理回路１００とを形成する。
【００５９】
以下、本実施の形態の工程について詳述する。
まず、図３に示すように、半導体基板１上に、通常用いられる方法により、素子分離膜２、能動素子３ａ、３ｂを形成する。これらの能動素子の上にコンタクト層間絶縁層４を形成する。このコンタクト層間絶縁層４内に、セルコンタクト１０ａ、１０ｂ、１０ｃを埋設する。すなわち、コンタクト層間絶縁層４に、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口する。この開口部に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込む。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、セルコンタクト１０ａ、１０ｂ、１０ｃを形成する。次いで、コンタクト層間絶縁層４上に、ビットコンタクト用のコンタクト層間絶縁層５ａを堆積する。次いで、コンタクト層間絶縁層５ａに、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト１１の開口部を形成する。次いで、Ｗを含む、Ｗを主成分とする、又はＷからなる金属材料をＣＶＤ法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト１１及びビット線１２を形成する。次いで、コンタクト層間絶縁層５ｂを堆積し、ＣＭＰ法による平坦化を行う。次いで、コンタクト層間絶縁層５ｂに、セルコンタクト１０の形成方法と同様の方法により、容量コンタクト１３ａを形成する。次いで、コンタクト層間絶縁層５ｂ上にキャップ層６、コンタクト層間絶縁層５ｃを形成する。次いで、コンタクト層間絶縁層５ａ、キャップ層６、コンタクト層間絶縁層５ｃを貫通する接続コンタクト１３を形成する。以上の工程を経ることにより、図３に図示する構造を実現することができる。
【００６０】
図３において、拡散層２０の表面には、一般にシリサイドと呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。能動素子３ａ、３ｂのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、近年開発の進んでいるメタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、本実施の形態による記憶回路、論理回路の双方に対しては、そのどちらも適用することが可能である。このため、図３においては、より一般的なポリシリコンゲートを想定して図面に記載している。また、通常用いられる半導体装置の製造方法によれば、セルコンタクト１０ａ、１０ｂ、１０ｃ、ビットコンタクト１１及びビット線１２、容量コンタクト１３ａ、接続コンタクト１３は、多くの場合タングステンにより形成される場合が多いが、コンタクト及びビット線の材料により、本発明の権利範囲が損なわれるものではなく、例えば、銅或いは銅を主成分とする合金によって、コンタクトやビット線を構成しても良い。更には、コンタクトを形成する際には、コンタクト材料を開口部に埋設する際に、底面にチタン、及びその窒化物等によるバリアメタルが形成されることが一般的であるが、これも本実施の形態の構成及び効果に影響を与えるものではないため、特に図示しない。即ち、本実施の形態による構造及び製造方法においては、容量素子と、容量素子と略同層に位置する論理回路配線の構造及び形成方法に特徴を有するものであるため、論理回路及び記憶回路を構成する他の部分については、これらにより本実施の形態の構造及び効果が損なわれるものではなく、従って、通常用いられる半導体装置の構造及び製造方法を用いれば良い。
【００６１】
また、コンタクト層間絶縁層４、５ａ、５ｂ、５ｃのうち少なくとも１層は、上記低誘電率膜を用いてもよい。また、これらのコンタクト層間絶縁層は、異種の低誘電率膜を積層したものを用いてもよい。なお、段差埋設性に優れる低誘電率膜（例えば、プラズマ重合法を用い、表面反応により堆積される絶縁膜）を下層に堆積することにより、狭ピッチゲート間の埋設性を向上させ、半導体装置の信頼性を向上させることができる。
【００６２】
次いで、図４に示すように、コンタクト層間絶縁層５ｃ上にキャップ層６ａ及び層間絶縁層７ａを堆積する。次いで、通常の手法により、キャップ層６ａ及び層間絶縁層７ａ内に配線８ａを形成する。次いで、層間絶縁層７ａ及び配線８ａ上にキャップ層６ｂを堆積する。
【００６３】
次いで、図５に示すように、キャップ層６ａ上に層間絶縁層７ｂを堆積する。キャップ層６ｂは、層間絶縁層７ｂを反応性イオンエッチングする際、層間絶縁層７ｂに対する高い選択比を有するエッチングストッパとして機能する絶縁膜であることがより好ましいが、本実施の形態の構造上においては、必ずしも必要なものではない。層間絶縁層７ｂの材料は、層間絶縁層７ａと同一でもよいし、異なってもよい。層間絶縁層７ｂは、低誘電率膜であることが好ましい。本実施の形態では、同種の材料で構成されるとは、たとえば、すべての成分が同じ組成である態様、又は５０％以上の主成分が同じ組成である態様も含むものである（言い換えると、同じ作用効果が得られる場合には微量成分の組成成分の微差は許容されることを意味する。）。
【００６４】
続いて、層間絶縁層７ｂ上に、不図示のハードマスクを形成した後、さらに、不図示の下層レジスト（平坦膜）、低温酸化膜、反射防止膜ａ及びフォトレジストからなる多層レジスト層を形成する。所望の論理回路配線のビアパターンをフォトリソグラフィ法により転写して、開口部を形成する。
【００６５】
次いで、フォトレジストをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジストなどを一度アッシングして除去した後、層間絶縁層７ｂ上にハードマスクを残す。
【００６６】
次いで、ハードマスク上に、多層レジスト層を形成する。そして、このフォトレジスト２７ｂに、フォトリソグラフィ法により、所望の配線パターンの開口部を形成する。
【００６７】
次に、フォトレジストをマスクとして、反応性イオンエッチング等の方法により、配線の開口部を形成する。配線の開口部を形成した後、層間絶縁層７ｂに対するエッチングレートよりもキャップ層６ｂに対するエッチングレートが高いエッチング条件を用いて、層間絶縁層７ｂをエッチングし、論理回路の配線８ａとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部を形成した後、反応性イオンエッチングによりハードマスクを除去しても良い。
【００６８】
次いで、論理回路配線の開口部に、バリアメタル膜及び導電膜を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜が拡散しない構成であることが好ましい。導電膜は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。
【００６９】
次いで、ＣＭＰなどの方法により、余剰の導電膜、バリアメタル膜、ハードマスクを選択的に除去する。以上により、層間絶縁層７ｂ内に、ダマシン構造の配線８ｂを形成する。配線８ｂは、シングルダマシン構造又はデュアルダマシン構造のいずれでもよいが、低抵抗なデュアルダマシン構造を有することが好ましい。
【００７０】
次いで、少なくとも配線８ｂの上面を覆うようにキャップ層６ｃを堆積する。キャップ層６ｃは、キャップ層６ａ、６ｂと同様に、配線８ｂを構成する材料が拡散しないような絶縁膜であることが好ましく、例えば、シリコン、炭素、窒素等の元素を含む絶縁膜か、或いはそれらの積層構造体であっても良い。
【００７１】
次いで、図６に示すように、キャップ層６ｃ上にハードマスク７０を形成する。ハードマスク７０は、上部接続配線溝（プレート溝と呼称してもよい）を形成する領域に開口パターンを有する。ハードマスク７０の材料には、たとえば、シリコン酸化膜が使用できる。
【００７２】
次いで、図７に示すように、層間絶縁層７ｂを選択に除去することにより、上部接続配線溝（溝２８）を形成する。本実施の形態では、溝２８の下面下に、層間絶縁層７ｂの一部が残存してもよい。溝２８の深さは、適宜調節することが可能である。
【００７３】
次いで、図８に示すように、少なくとも溝２８の底面上に保護層７２を形成する。保護層７２は、溝２８の露出部を保護する。図８に示す保護層７２は、溝２８の底面上、側壁上、及びハードマスク７０の上面上に形成される。ここで、溝２８の底面の位置及び保護層７２の膜厚により、キャパシタ高さ、上部接続配線の上面の位置を制御することができる。保護層７２の膜厚は、特に限定されず、たとえば、２０ｎｍ以上、６０ｎｍ以下が好ましい。保護層７２の誘電率は、層間絶縁層７ｂの誘電率よりも高いことが必要である。保護層７２の材料としては、特に限定されず、たとえば、シリコン酸化膜などが使用できる。この場合、層間絶縁層７ｂは、シリコン酸化膜よりも誘電率が低い材料で構成される。
【００７４】
次いで、図９に示すように、溝２８の底面上に形成された保護層７２を部分的に除去する。本実施の形態では、保護層７２、層間絶縁層７ｂ、キャップ層６ｂ、層間絶縁層７ａ、キャップ層６を部分的に除去することにより、容量素子埋設用凹部（孔２３）を形成する。孔２３の底面には、容量コンタクト１３ａの上面が露出する。孔２３は、溝２８の底面上の保護層７２に形成される。孔２３及び溝２８の空間を合わせて凹部４０と呼称してもよい。
【００７５】
本実施の形態では、保護層７２及び層間絶縁層７ｂに凹部（孔２３）を形成する。孔２３を形成するためには、たとえば、ドライエッチングを使用できる。ドライエッチングの際、層間絶縁層７ｂの上面の露出部は、保護層７２で覆われている。保護層７２は、層間絶縁層７ｂと比較して誘電率の高い材料で構成されるので、機械強度が高い部材となる。このため、孔２３の開口部の上端部は、機械強度の高い保護層７２に形成される。したがって、孔２３同士の間や、製品間において、孔２３の開口形状のバラツキが低減されて、キャパシタ高さのバラツキが抑制される。したがって、キャパシタ特性のバラツキが抑制された半導体装置を実現することができる。
【００７６】
次に、図１０に示すように、孔２３の内部及び保護層７２の上面上に、下部電極１４を堆積する。下部電極１４を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、下部電極１４を堆積する前に、例えば、容量コンタクト１３ｃとの接触性を向上させるために、ＲＦスパッタリング等により表面をエッチングすることがあるが、これら前処理の有無により本発明の効果が損なわれるものではないため、詳細は記載しない。下部電極１４を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。なお、本実施の形態の製造方法によれば、下部電極１４としてＴｉＮ膜を用いて形成している。
【００７７】
また、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを実施する際に、層間絶縁層７ｂの上面の露出部は、保護層７２で覆われている。保護層７２は、層間絶縁層７ｂと比較して誘電率の高い材料で構成されるので、化学的に安定した部材となる。ゆえに、孔２３同士の間や、製品間において、孔２３の開口形状のバラツキが低減されて、キャパシタ高さのバラツキが抑制される。したがって、キャパシタ特性のバラツキが抑制された半導体装置を実現することができる。
以上のように、低誘電率膜である層間絶縁層を保護層で覆うことにより、容量素子形成プロセスによる低誘電率膜の劣化を抑制することができる。これにより、半導体装置の歩留まりを向上させることができる。
【００７８】
次に、図１１に示すように、例えば塗布法により、フォトレジスト２９を、下部電極１４が堆積されたシリンダー型容量の孔２３内に埋設する。フォトレジスト２９は、孔２３内部にのみ残存し、かつ、孔２３の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジスト２９に対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。
【００７９】
次に、図１２に示すように、下部電極１４を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上記図１２に示したように、孔２３にのみフォトレジスト２９を残存させた状態でエッチバックを行うことで、容量素子１９のように、２３の最上層に達しない高さの下部電極１４を形成することができる。
【００８０】
次に、図１３に示すように、下部電極１４の上に、容量絶縁膜１５を堆積する。すなわち、少なくとも孔２３上および保護層７２上を覆うように容量絶縁膜１５を形成する。容量絶縁膜１５を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良いが、容量素子の静電容量を向上させるために、数ｎｍの薄膜を均一性良く堆積することができるＡＬＤ法を用いて行うことが、より好ましい。容量絶縁膜１５としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等を用いても良い。なお本実施の形態の製造方法によれば、容量絶縁膜１５としてＺｒＯ２を用いて形成している。なお図示しないが、容量絶縁膜１５を堆積した後、結晶性を向上させるための焼結を行っても良い。
【００８１】
次に、図１４に示すように、容量絶縁膜１５の上に、上部電極１６を堆積する。すなわち、上部電極１６は、少なくとも孔２３上、配線溝２８上に形成される。このとき、半導体基板１の上部全面を上部電極１６で覆ってもよい。上部電極１６を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。上部電極１６を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、本実施の形態の製造方法によれば、上部電極１６として、ＴｉＮ膜を用いて形成している。以上により、容量素子１９が形成される。
【００８２】
次いで、図１５に示すように、溝２８の底部上に位置する保護層７２上に上部接続配線１８を形成する。この上部接続配線１８（電極プレートと呼称してもよい）は、孔２３の内部に位置する上部電極１６上、及び溝２８の底部上に位置する上部電極１６上に形成される。上部接続配線１８を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。上部接続配線１８の材料には、たとえば、Ｗ、ＴｉＮ、Ｃｕ、Ａｌを含む金属材料又はこれらの金属材料を主成分とする合金等の材料を用いることができる。
【００８３】
次いで、図１６に示すように、上部接続配線１８の上面上にキャップ層７４を形成する。キャップ層７４は、溝２８の底面上に位置する引出配線部１８ａ上、及び孔２３の内面に沿って位置する埋設電極１８ｂ上に形成される。
【００８４】
次いで、図１７に示すように、記憶回路領域上にレジスト７６を形成する。レジスト７６は、溝２８の底面上に位置するキャップ層７４の一部上、及び孔２３の内面に沿って位置するキャップ層７４上に形成される。レジスト７６は、レジスト７６の側壁と溝２８の側壁上に位置するキャップ層７４の側壁と間に、間隙（マージン）が形成されるように配置される。
【００８５】
次いで、図１８に示すように、論理回路領域上に、とくに、配線８ｂ上に形成されている容量絶縁膜１５、上部電極１６、上部接続配線１８、キャップ層７４を選択的に除去する。除去方法には、たとえば、ドライエッチング方法が使用できる。これにより、容量素子１９と配線８ｂとの間の保護層７２の一部がエッチングされることになる。凹部４２は、保護層７２がエッチングされることにより形成される。凹部４２の側壁には、例えば、容量絶縁膜１５、上部電極１６、上部接続配線１８、キャップ層７４の端部が露出する。これにより、上部接続配線１８は、溝２８の底面領域よりも小さく形成されることになる。また、保護層７２は、層間絶縁層７ｂの上及びハードマスク７０上に残存している。この後、レジスト７６を通常の手法により除去する。以上により、図１８の構造が得られる。本実施の形態では、たとえば、溝２８の溝深さ、キャップ層６ｃ及び保護層７２の膜厚などを制御することにより、上部接続配線１８の上面と配線８ｂの上面とを同一面とし、またはキャップ層７４の上面とキャップ層６ｃとの上面とを同一面とすることが可能となる。
【００８６】
次いで、図１９に示すように、少なくとも凹部４２上に犠牲膜７８を形成する。言い換えると、配線８ｂ上の容量絶縁膜１５などを除去する工程により発生した段差を犠牲膜７８で埋設する。犠牲膜７８は、キャップ層７４上及び保護層７２上に形成されている。また、犠牲膜７８は、孔２３の内部にも埋設される。犠牲膜７８の材料は、保護層７２と同種であることが好ましい。これにより、配線８ｂ上の保護層７２を除去しやすくなる。犠牲膜７８には、たとえば、シリコン酸化膜が使用できる。
【００８７】
次いで、図２０に示すように、犠牲膜７８を選択的に除去する。これにより、容量素子１９の上部と配線８ｂの上部とが平坦化される。本実施の形態では、容量素子１９上に位置するキャップ層７４の上面、保護層７８ａの上面、及びキャップ層６ｃの上面に同一面を形成することができる。このとき、犠牲膜７８の一部（埋込絶縁部材７８ｂ）は、孔２３の内部に残存する。また、犠牲膜７８の一部（保護層７８ａ）は、凹部４２の内部に残存する。以上により、上部接続配線１８形成する工程後、凹部（孔２３）内の上部電極配線（埋設電極１８ｂ）上に、キャップ層（キャップ層７４）及び絶縁部材（埋込絶縁部材７８ｂ）を形成することができる。
【００８８】
次いで、図２１に示すように、平坦化された面上にキャップ層８２を形成する。キャップ層８２は、キャップ層７４の上面上、保護層７８ａの上面上、及びキャップ層６ｃ上に亘って形成される。言い換えると、キャップ層８２は、容量素子１９の上部から配線８ｂの上部に亘って連続的に形成される。キャップ層８２は、保護層７２ａ及び保護層７８ａを保護する。ただし、保護層７２ａ及び保護層７８ａが吸湿耐性に優れた膜質であれば、キャップ層８２は形成されなくてもよい。
【００８９】
また、本実施の形態では、配線８ｂを形成した後に、容量素子１９を形成したが、この順番に限らず、容量素子１９を形成した後に、配線８ｂを形成してもよい。ここで、配線８ｂは、たとえば、容量素子１９と同一層に形成される配線のうち、最上層の配線を意味する。
【００９０】
次に、図２２に示すように、記憶回路を構成する容量素子１９及び容量素子１９の上部接続配線１８と同層に位置する配線８ｂの更に上層に、通常用いられる半導体装置の製造方法により、層間絶縁層７ｃ、固定電位を有する配線２０１、信号配線２０２、配線８ｃ、及びキャップ層６ｄを形成する。以上により、本実施の形態の半導体装置が得られる。
【００９１】
次に、第１の実施の形態の作用効果について説明する。
本実施の形態の半導体装置の保護層８０は、誘電率の高い材料で構成されており、機械強度に優れた部材となる。保護層８０が、容量素子埋設用凹部（孔２３）の上端部の周囲を保護する。言い換えると、孔２３の上端部を、機械強度の高い保護層に形成する。これにより、孔２３の開口部の上端部分のバラツキ（いわゆる、肩落ち）が抑制されるので、凹部同士や製品間においてキャパシタ高さのバラツキ抑制されることになる。したがって、キャパシタ特性のバラツキが抑制された半導体装置が実現される。
【００９２】
保護層の材料にはシリコン酸化膜を使用することにより、低誘電率膜を充分にプロセス劣化から保護することができる。これにより、論理回路部の配線の性能を劣化させることなく、配線層に容量素子を形成することが出来る。また、配線層に容量素子を形成することにより配線層と能動素子をつなぐバイパスコンタクトを縮小でき、バイパスコンタクト部の寄生容量および寄生抵抗を低減できる。その結果、半導体装置の動作時の遅延を低減し、半導体装置の処理速度の向上と消費電力の低減を実現することができる。また、本実施の形態の半導体装置と、ＳｉＯ２コンタクト層間膜を用いて形成されたＰｕｒｅ−Ｌｏｇｉｃチップとの設計パラメータの差異を低減することができる。また、保護膜の材料にシリコン酸化膜を用いることにより、従来設備の利用や開発の短縮を可能にし、半導体装置を低コストで形成することができる。
【００９３】
（第２の実施の形態）
次に、第２の実施の形態の半導体装置について、図面を用いて説明する。
図２３は、第２の実施の形態の半導体装置の構造を示す断面図である。
第２の本実施の形態は、孔２３の内部に埋込絶縁部材７８ｂが埋設されていない点が、第１の実施の形態と異なる。それ以外は、第１の実施の形態と同様である。
【００９４】
以下、詳細に説明する。
図２３に示す、埋設電極１８ｂは、下部電極１４、容量絶縁膜１５、及び上部電極１６が埋設されていない残りの凹部（孔２３）の空間のすべてに埋設されている。この埋設電極１８ｂは、孔２３の内部の上部電極１６上に位置する。埋設電極１８ｂは、引出配線部１８ａと同一工程で形成されており、一体化していることが好ましい。
【００９５】
上部接続配線１８の材料は、例えば、配線８ｃの配線材料と同種でも異種でもよい。上部接続配線１８の材料の一例には、Ｃｕ、又はＷがあげられる。たとえば、埋設性に優れたＷを使用することにより、半導体装置の歩留まりを高めることができる。また、エレクトロマイグレーション耐性に優れた金属材料（たとえば、Ｗなど）を使用することにより、容量素子の信頼性を高めることができる。
また、第２の実施の形態は、第１の実施の形態と同等の効果が得られる。
【００９６】
次に、第２の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図２４〜図２９は、第２の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図１４の構造を得る。次いで、下部電極１４、容量絶縁膜１５、及び上部電極１６が形成された残りの凹部（孔２３）内の空間すべてに上部接続配線用金属膜を埋設する。
【００９７】
次いで、図２４に示すように、上部接続配線用金属膜上に、キャップ層７４を形成する。
次いで、図２５に示すように、記憶回路領域のキャップ層７４の上面上にレジスト７６を選択的に形成する。これにより、論理回路領域内であって、配線上に形成されたキャップ層７４を露出する。
【００９８】
次いで、図２６に示すように、論理回路領域内のキャップ層７４とともに、上部接続配線用金属膜、上部電極１６、容量絶縁膜１５を選択的に除去する。これにより、記憶回路領域上に上部接続配線１８が残る。また、選択的に除去する手法には、たとえば、エッチングが使用できる。このエッチングにより、保護層７２の一部が除去される。保護層７２に凹部４２が形成される。言い換えると、容量素子１９と配線８ｂとの間に段差（凹部）が形成される。
【００９９】
次いで、図２７に示すように、凹部４２上に犠牲膜７８を形成する。引き続き、この犠牲膜７８を平坦化する。ここで、平坦化する手法としては、余剰の犠牲膜７８のすべてをＣＭＰ処理する第１手法、余剰の犠牲膜７８の一部をＣＭＰ処理し、残りの部分をドライエッチングする第２手法が挙げられる。第２実施の形態では、第１手法を採用する例を説明する。第１手法は工程を簡略化することができる。なお、後述の第３の実施の形態では、第２手法を採用する例を説明する。
【０１００】
また、犠牲膜７８は、保護層７２と同種の膜であることが好ましい。これにより、犠牲膜７８の平坦化工程は、犠牲膜７８とともに、論理回路領域に形成された保護層７２を同一工程で研削することが可能となる。また、ハードマスク７０は、犠牲膜７８と同種の膜であることがより好ましい。これにより、犠牲膜７８、保護層７２及び論理回路領域に形成されたハードマスク７０を同一工程で研削することが可能となる。以上により、平坦化工程を簡略化することが可能となる。
【０１０１】
また、犠牲膜７８を平坦化する前に、記憶回路領域内の上部接続配線１８上にキャップ層７４を形成しておいてもよいが、形成しなくてもよい。キャップ層７４には、犠牲膜７８よりもエッチングされにくい膜を使用することができる。犠牲膜７８の平坦化処理中において、キャップ層７４が、上部接続配線１８の上面を保護することができる。これにより、上部接続配線１８の高さのバラツキを抑制できる。ゆえに、上部接続配線１８の上面と論理回路を構成する配線の上面とが同一面となる構造を維持できる。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足が抑制される。また、上部接続配線と埋設電極とは同一の材料かつ一体に構成されている。このため、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。したがって、埋設電極が過剰にエッチングされることが抑制されている。以上により、歩留まりに優れた半導体装置を実現することができる。
【０１０２】
次いで、図２８に示すように、犠牲膜７８を平坦化する。キャップ層７４の上面３１、保護層８０の上面３２、及びキャップ層６ｃの上面３４を同一面とすることができる。加えて、引出配線部１８ａの上面３０及び配線８ｂの上面を同一面としてもよいが、これらの上面の高さの差が３０ｎｍ以下であってもよい。これにより、前述のとおり、上部接続配線１８の上面においてのエッチング量の過不足の発生が抑制される。
【０１０３】
次いで、図２９に示すように、上面３１、３２、３４上にキャップ層８２を形成する。以後は、第１の実施の形態と同様の工程を実施することにより、第２の実施の形態の半導体装置が得られる。
【０１０４】
（第３の実施の形態）
次に、第３の実施の形態の半導体装置について、図面を用いて説明する。
図３０は、第３の実施の形態の半導体装置の構造を示す断面図である。
第３の実施の形態の半導体装置は、保護層８０の上面に凹部が形成されている点、キャップ層８２が形成されていない点を除いて、第１の実施の形態と同等である。
【０１０５】
保護層８０の上面の一部の高さは、キャップ層７４の上面又はキャップ層６ｃの上面よりも低い。すなわち、保護層８０の上面には、エッチングにより凹みが形成されている。この凹みに層間絶縁層７ｃが埋設されている。
【０１０６】
また、保護層８０の材料には、吸湿耐性に優れた膜質を有するシリコン酸化膜で構成される。このため、保護層８０上にキャップ層７４を形成することが不要となる。これにより、工程数を削減し、製造コストを低減することができる。
第３の実施の形態は、第１の実施の形態と同等の効果が得られる。
【０１０７】
次に、第３の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３１〜図３４は、第３の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第２の実施の形態と同様にして、図３１に示す構造を作製する。すなわち、凹部４２を犠牲膜７８で埋設する。次いで、犠牲膜７８を平坦化する。本実施の形態では、犠牲膜７８の平坦化は、前述の第２手法を採用する。以下、説明する。
【０１０８】
図３２に示すように、犠牲膜７８の一部を化学機械研磨（ＣＭＰ）処理により除去する。すなわち、犠牲膜７８を所定膜厚分が残存するようにＣＭＰ処理を終了する。この時点では、キャップ層６ｃ上に、犠牲膜７８若しくは保護層７２がある程度残存していることになる。
【０１０９】
引き続いて、図３３に示すように、残りの犠牲膜７８及び余分な保護層７２をドライエッチングにより除去する。このエッチングにより、保護層８０の上面３２には凹みが形成されることになる。凹みの深さは３０ｎｍ以下が好ましい。凹部の深さは、最大深さ又は平均深さのいずれでもよい。
【０１１０】
以上により、ＣＭＰ終了時点において、キャップ層６ｃ上に犠牲膜７８又は保護層７２が確実に残存する。このため、ＣＭＰ処理時にキャップ層６ｃが除去されて、層間絶縁層７ｂ中に水などが浸入することを抑制できる。この水の浸入は、キャップ層６ｃの膜厚が非常に薄いときに発生しやすい。本実施の形態では、このような水の浸入により、半導体装置の信頼性が劣化することを抑制できる。
【０１１１】
次いで、図３４に示すように、保護層８０の上面上に層間絶縁層７ｃを形成する。以後の工程は、第２の実施の形態と同様にする。以上により、第３の実施の形態の半導体装置が得られる。
【０１１２】
（第４の実施の形態）
次に、第４の実施の形態の半導体装置について、図面を用いて説明する。
図３５は、第４の実施の形態の半導体装置の構造を示す断面図である。図３６は、第４の実施の形態の半導体装置の製造方法を示す工程図である。
第４の実施の形態の半導体装置は、保護層８０と層間絶縁層７ｃとの間に、キャップ層８２に形成されている点が異なる以外、第３の実施の形態と同等である。
保護層８０の上面３２には凹みが形成される。キャップ層８２は、キャップ層７４の上面３１上、保護層８０の上面３２上、およびキャップ層６ｃの上面３４上に亘って形成される。
第４の実施の形態は、第３の実施の形態と同等の効果を奏する。
【０１１３】
（第５の実施の形態）
次に、第５の実施の形態の半導体装置について、図面を用いて説明する。
図３７は、第５の実施の形態の半導体装置の構造を示す断面図である。
第５の実施の形態は、接続コンタクト１３が２段コンタクトである点を除いて、第１の実施の形態と同等である。
接続コンタクト１３は、接続コンタクト１３ｄ及び接続コンタクト１３ｂを有する。接続コンタクト１３ｄは、接続コンタクト１３ｂと膜厚方向に連続して接続する。各コンタクトのアスペクト比が低減されるので、半導体装置の製造安定性が高まる。また、接続コンタクト１３の長さが短くできるので、接続コンタクト１３のコンタクト抵抗を低減できる。従って、半導体装置の動作速度を向上させることが可能となる。
また、第５の実施の形態は、第１の実施の形態と同等の効果を奏する。
【０１１４】
（第６の実施の形態）
次に、第６の実施の形態の半導体装置について、図面を用いて説明する。
図３８は、第６の実施の形態の半導体装置の構造を示す断面図である。
第６の実施の形態は、最下層の配線層の配線８ａ（第１配線）がダマシン構造を有する点を除いて、第１の実施の形態と同等である。
配線８ａは、接続コンタクト１３ｄと、シングルダマシン構造又はデュアルダマシン構造を構成し、好ましくはデュアルダマシン構造を構成する。配線８ａは、層間絶縁層７ａに埋設される。接続コンタクト１３ｄは、コンタクト層間絶縁層５ｃに埋設される。これらの層間絶縁層７ａ及びコンタクト層間絶縁層５ｃは、低誘電率膜であることが好ましい。配線８ａがデュアルダマシン構造を有することにより、半導体装置の動作速度を向上させることが可能となる。また、接続コンタクト１３ｄは、接続コンタクト１３ｂと別のコンタクトとなる。また、接続コンタクト１３ｄの材料には、Ｃｕを含む金属が使用できる。Ｃｕは、Ｗよりも低抵抗な材料である。
以上により、アスペクト比が小さくなるとともに、コンタクト抵抗が低減される。したがって、第１の実施の形態と比較して大幅に、半導体装置の製造安定性が向上するとともに、半導体装置の動作速度を高めることが可能となる。
【０１１５】
また、容量素子１９は、複数の配線層に亘って形成される。容量素子１９と同一層に形成される配線のすべてをデュアルダマシン構造とすることができる。また、容量素子１９と同一層に形成される絶縁層に低誘電率膜を使用することができる。以上により、半導体装置の動作速度を一層増大させることが可能となる。
【０１１６】
また、第６の実施の形態は、第１の実施の形態と同様の効果を奏する。第６の実施の形態は、第１の実施の形態よりも大幅に寄生容量および寄生抵抗を低減できる。更には、ピュアロジックチップの設計パラメータと混載ＤＲＡＭのＬｏｇｉｃ部分の設計パラメータの差異を小さくすることができる。このため、ピュアロジック品で設計されたＩＰを混載ＤＲＡＭで利用する際の再設計にかかる工数を削減することができる。また、ビット線層をＬｏｗ−ｋ化することで、ビット線寄生容量が小さくなり、ＤＲＡＭ読み出し時の信号電圧マージンを広げることで、動作の信頼性を向上させるという効果もある。
【０１１７】
次に、第６の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３９〜図４５は、第６の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図３９に示す構造を作製する。
【０１１８】
次いで、図４０に示すように、キャップ層６上にコンタクト層間絶縁層５ｃ、キャップ層６ａ、層間絶縁層７ａ及びハードマスク２１ａを堆積する。次いで、ハードマスク２１ａ上に下層レジスト２４ａ（平坦膜）、低温酸化膜２５ａ、反射防止膜２６ａ及びフォトレジスト２７ａからなる多層レジスト層を形成する。フォトレジスト２７ａを例えば塗布法等の方法により形成し、所望の論理回路のビアパターンをフォトリソグラフィ法により転写して、開口部３３を形成する。
【０１１９】
次いで、図４１に示すように、フォトレジスト２７ａをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部３５を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジスト２７ａなどを一度アッシングして除去した後、層間絶縁層７ａ上にハードマスク２１ａを残す。
【０１２０】
次いで、図４２に示すように、ハードマスク２１ａ上に、下層レジスト２４ｂ（平坦膜）、低温酸化膜２５ｂ、反射防止膜２６ｂ及びフォトレジスト２７ｂからなる多層レジスト層を形成する。そして、このフォトレジスト２７ｂに、フォトリソグラフィ法により、所望の回路パターンの開口部３６を形成する。
【０１２１】
次に、図４３に示すように、フォトレジスト２７ａをマスクとして、反応性イオンエッチング等の方法により、配線の開口部３７を形成する。配線の開口部３７を形成した後、層間絶縁層７ａに対するエッチングレートよりもキャップ層６ａに対するエッチングレートが高いエッチング条件を用いて、キャップ層６ａをエッチングし、論理回路の接続コンタクト１３ｂとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部３７を形成した後、反応性イオンエッチングによりハードマスク２１ａを除去しても良い。
【０１２２】
次いで、図４４に示すように、論理回路配線の開口部３７に、バリアメタル膜（不図示）及び導電膜３８を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜３８が拡散しない構成であることが好ましい。導電膜３８は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。
【０１２３】
次いで、図４５に示すように、ＣＭＰ法などの方法により、導電膜３８、バリアメタル膜、ハードマスク２１ａを除去し、論理回路を構成する配線８ａ及び接続コンタクト１３ｄを形成する。次いで、配線８ａ上にキャップ層６ｂを形成する。この後、第１の実施の形態と同様の工程を行う。以上により、第６の実施の形態の半導体装置が得られる。
【０１２４】
（第７の実施の形態）
次に、第７の実施の形態の半導体装置について、図面を用いて説明する。
図４６は、第７の実施の形態の半導体装置の構造を示す断面図である。
第７の実施の形態は、下部電極１４と層間絶縁層との間に設けられた側壁保護膜５０を除いて第６の実施の形態と同様である。本実施の形態において、コンタクト層間絶縁層５ｃ、層間絶縁層７ａ、及び層間絶縁層７ｂ（容量素子１９が形成されている層間絶縁層）のすべては、低誘電率膜であることが好ましい。
【０１２５】
側壁保護膜５０は、孔２３の側壁上に形成される。側壁保護膜５０は、容量素子同士の間の層間絶縁層に下部電極１４が接触しないように、下部電極１４の側壁すべてを覆うことが好ましい。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁層７ａ、７ｂの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に、側壁保護膜５０を形成することにより、これらの間の領域における層間絶縁層７ａ、７ｂ内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９との下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。
【０１２６】
側壁保護膜５０は、例えば、国際公開第２００４／１０７４３４号パンフレットにおいて、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜（ＳｉＮ）、シリコン炭化物（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭化物（ＳｉＯＣ）を側壁保護膜５０として用いても良い。本実施の形態においては、側壁保護膜５０（堆積層）は、隣接する絶縁層（層間絶縁層７ａ、７ｂ）よりも密度を高くすることができる。また、側壁保護膜５０の材料には、保護層８０と同種の材料が使用されてもよい。これにより、側壁保護膜５０と保護層８０との密着性が向上し、製造安定性が高まる。
また、第７の実施の形態は、第６の実施の形態と同様の効果を奏する。
【０１２７】
次に、第７の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図４７〜図４８は、第７の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図９に示す構造を得る。ただし、第６の実施の形態を参考にして、配線８ａはデュアルダマシン構造を有する。
次いで、図４７に示すように、少なくとも孔２３の側壁上に側壁保護膜５０を形成する。側壁保護膜５０は、孔２３の底面上、溝２８の底面上に位置する保護層７２の上面上にも形成される。側壁保護膜５０の形成方法には、例えば、ＡＬＤ法やＣＶＤ法などが使用できる。
【０１２８】
側壁保護膜５０（堆積層）は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン炭化物（ＳｉＣ）、シリコン窒化膜（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）のような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁層７ａ、７ｂの側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。
【０１２９】
次いで、図４８に示すように、例えば、反応性イオンエッチングや、ＲＦスパッタリング等の方法により、少なくとも開口部２３の底面における側壁保護膜５０をエッチバックする。すなわち、異方性の高い全面エッチバックにより、側壁に形成された側壁保護膜５０以外を除去することができる。側壁保護膜５０は、特に連続した空孔から構成される多孔質絶縁膜を層間絶縁層に用いた場合に対して特に有効である。一般に、連続した空孔から構成される多孔質絶縁膜は、膜中に存在する低温熱分解性の有機物を、基板加熱しながら紫外線照射等を行って該有機物を分解させて空隙を形成させる。低温熱分解性の有機物の混入は、低温熱分解性の有機物ガスと層間絶縁層の原料ガスとの混合ガスを用いて層間絶縁層を成長させてもよいし、層間絶縁層原料の分子に低温熱分解性の有機物を化学結合させたものを用いてもよい。少なくとも、層間絶縁層の成長工程後に、基板加熱しながら紫外線照射等を行って該有機物を分解させる工程により形成される多孔質絶縁膜を用いることができる。
この後は、第１の実施の形態と同様にして、第７の実施の形態の半導体装置が得られる。
【０１３０】
（第８の実施の形態）
次に、第８の実施の形態の半導体装置について、図面を用いて説明する。
図４９は、第８の実施の形態の半導体装置の構造を示す断面図である。
第８の実施の形態は、保護層８０が層間絶縁層７ｂの側壁上のすべてに亘って形成されている点を除いて、第７の実施の形態と同様である。
保護層８０は、キャップ層６ｂに接する。言い換えると、容量素子１９の周囲の層間絶縁層７ｂのすべては、保護層８０に置き換えられている。この層間絶縁層７ｂは、保護層８０や上部接続配線１８と同一層に位置する。保護層７２ｂは、層間絶縁層７ｂの膜厚と同等の膜厚を有する。保護層７２ｂは、容量素子１９同士の間隙部のうち最上層のすべてに形成されている。最上層は、容量素子１９が埋設された多層配線層のうち最上配線層を構成する層間絶縁層に相当する。保護層７８ａ及び保護層７２ｂは、同一層の層間絶縁層７ｂよりも厚い膜厚を有してもよい。
【０１３１】
以上のように、保護層８０は、１つの絶縁層（層間絶縁層７ｂ）の側壁上のすべてに亘って配置される。当該絶縁層は、上部接続配線１８と同一層に位置しており、論理回路領域に位置する多層配線層のうち１つの配線層を構成している。この保護層８０の下面は、層間絶縁層７ｂが存在せずに、キャップ層６ｂの上面と接する。すなわち、保護層８０とキャップ層６ｂとの間に、エッチングされた層間絶縁層７ｂが存在しないので、製品間において保護層８０の膜厚のバラツキを抑制することができる。すなわち、エッチングを層間絶縁層７ｂの途中で終了せずに、キャップ層６ｂまで行うことができる。これにより、層間絶縁層７ｂの残存膜厚の制御が不要となる。これにより、保護層８０に形成される孔２３の高さのバラツキも抑制できるので、容量キャパシタのバラツキを低減することが可能となる。
第８の実施の形態は、第７の実施の形態と同様の効果を奏する。
【０１３２】
次に、第８の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図５０〜図５２は、第８の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図６に示す構造を得る。ただし、第６の実施の形態を参考にして、配線８ａはデュアルダマシン構造を有する。
次いで、図５０に示すように、記憶回路領域に位置する層間絶縁層７ｂを完全に除去する。これにより、溝２８の底面には、キャップ層６ｂの上面が露出する。
次いで、図５１に示すように、溝２８に保護層７２を形成する。保護層７２は、キャップ層６ｂ上に形成される。また保護層７２は、層間絶縁層７ｂの側壁のすべてに亘って形成される。
次いで、図５２に示すように、キャップ層６ｂ上に位置する保護層７２に孔２３を選択的に形成する。この後は、第７の実施の形態と同様にして、第８の実施の形態の半導体装置が得られる。
【０１３３】
次に、本実施の形態の半導体装置の効果を比較例と比較して説明する。図５３（ａ）は、第１の形態の半導体装置の構成を示す。一方、図５３（ｂ）は、比較例の半導体装置の構成を示す。比較例は、第１の実施の形態とは、記憶回路２００及びコンタクト層間絶縁層５ａ及びコンタクト層間絶縁層５ｂが存在しない点で相違する。すなわち、比較例は、第１の実施の形態に相当するピュアロジック回路のみを有する。第１の実施の形態を比較例と比べることにより、容量素子の混載による回路の遅延などの影響を算出することが可能となる。
【０１３４】
図５４は、遅延増加率の算出方法を説明する図である。１０段のインバータにパルス波形を入力し、１段当たりの遅延時間を計算する。図５４のように配線負荷はｅＤＲＡＭ無しでも付加される。このため、図示された式を用いて、遅延増加率を求める。
【０１３５】
寄生容量増加量を容量シミュレータで見積り、回路シミュレータで遅延を計算する。図５５（ａ）は、２８ｎｍノードで計算した寄生容量増加率を説明する図である。図５５（ａ）で得られた結果から、遅延増加率を計算した結果が図５５（ｂ）である。図５５（ｂ）は、コンタクト高さを２倍以下とすることにより、遅延増加を約５％に抑制でき、コンタクト高さを３倍以下とすることにより、遅延増加を約１０％に抑制できることを示している。
【０１３６】
図５６は、コンタクト抵抗を説明する図である。４０ｎｍノードで測定する。シリンダ（容量素子埋設用凹部）を配線層に形成することにより、バイパスコンタクトが短縮する。その結果、第１の実施の形態のコンタクト抵抗が低減する。図５６は、その一例を示す。
【０１３７】
図５７は、ＭＩＭキャパシタの寿命を説明する図である。第１の実施の形態のＭＩＭの寿命として、約２Ｖの使用環境で、１０年間故障しないことが示されている。
【０１３８】
図５８は、トランジスタ特性を説明する図である。４０ｎｍノードで測定する。第１の実施の形態を適用しても、比較例のロジック回路（ｗ／ｏＤＲＡＭ）と同等で、トランジスタ特性に影響は出ないことが示されている。
【０１３９】
図５９は、遅延増加率を説明する図である。４０ｎｍノードで測定する。第１の実施の形態の遅延増加率は、約５％であることが示されている。比較例が基準である。
【０１４０】
図６０は、トランジスタ特性を説明する図である。４０ｎｍノードで測定する。回路検証によりｍｓｅｃオーダーでのＤＲＡＭ動作が可能である。
【０１４１】
以下、本実施の形態の半導体装置の変形例について説明する。
図６１〜図７３は、本実施の形態の半導体装置の変形例の構造を示す断面図である。
変形例の半導体装置は、容量素子１９が埋設された凹部の上端部の周囲に形成された保護層を有する。
以下、各変形例について説明する。
【０１４２】
（変形例１）
図６１は、変形例１の半導体装置の構成を示す。
変形例１の半導体装置において、上部接続配線１８の上面３０とキャップ層６ｃの上面３４とが、同一面を構成している。キャップ層６ｃ（第２キャップ層）は、配線８ｂの上面に接するように設けられる。当該配線８ｂは、論理回路領域に位置しており、容量素子１９が埋め込まれている多層配線層のうち最上層に設けられた配線層を構成する。上部接続配線１８上にはキャップ層は形成されない。また、保護層８０は、上部接続配線１８の周囲及び、容量素子１９の上端部の周囲に形成される。保護層８０の上面は、上部接続配線１８の上面３０と同一面を構成してもよい。
【０１４３】
変形例１において、記憶回路２００領域に形成された上部接続配線１８の上面３０と、論理回路領域に形成されており、配線８ｂの上面に接するように設けられたキャップ層６ｃの上面３４とが同一面を構成している。このように同一面としているので、例えば特許文献１に記載の従来技術と比較して、凹部４０の高さをキャップ層厚分高くできる。このため、凹部４０内に埋め込まれた容量素子１９の高さを一層高くすることができる。これにより、本実施の形態によれば、従来よりも容量素子１９の容量を増大させることを実現することができる。
また、変形例１は、第１の実施の形態と同様の効果を奏する。
【０１４４】
論理回路１００は、能動素子３ｂ、セルコンタクト１０ｃ、接続コンタクト１３、配線８ａを有する。セルコンタクト１０ｃ及び接続コンタクト１３は、能動素子３ｂと配線８ａとを電気的に接続する。すなわち、最下層の配線８ａは、トランジスタと２段コンタクトにより接続する。３段コンタクトの実施の形態と比較して、コンタクト層を１層削減できる。このため、本変形例は、高速動作に優れる。
【０１４５】
変形例１の製造方法は、次の上部接続配線を形成する工程を含む。まず、下部電極、容量絶縁膜、前記上部電極が形成された残りの凹部（容量素子埋設用凹部）内の空間すべてに上部接続配線用金属膜を埋設する。次いで、上部接続配線用金属膜を研削する。これにより、上部接続配線１８が形成される。本変形例では、容量素子埋設用凹部（孔２３）の上端部の周囲が保護層８０で保護される。この保護層８０は、機械強度にすぐれる。このため、上部接続配線用金属膜がディッシングされることが抑制される。これにより、製品間において、デバイス特性のバラツキを抑制することができる。
【０１４６】
本発明者らの検討により、上部接続配線用金属膜は複数の容量素子埋設用凹部に亘って形成されるため、その上面は大面積となりディッシングを受けやすいことが見出された。このディッシングの原因は、容量素子埋設用凹部の周囲の機械的強度が脆弱であると発生しやすい。そこで、前述のとおり、容量素子埋設用凹部の周囲を機械強度の強い保護層で保護することにより、ディッシングの発生を抑制することができる。
【０１４７】
また、図６２、及び図６３に示すように、変形例１の半導体装置は、容量素子１９の外壁上に位置する側壁保護膜５０、５０ａ、５０ｂをさらに備える。
【０１４８】
側壁保護膜５０ａ、５０ｂは、少なくとも下部電極１４と接する層間絶縁層７ａ、７ｂの表層に形成されている。こうした側壁保護膜５０ａ、５０ｂとしては、例えば、国際公開第２００７／１３２８７９号パンフレットに開示されているように、層間絶縁層７ａ、７ｂの表層を改質し、層間絶縁層７ａ、７ｂの内部よりも単位堆積あたりの炭素量を少なくし、酸素原子数を多くした改質層を形成しても良いし、特開２００９−１２３８８６号公報に開示されているように、水素プラズマによる改質層を形成しても良い。更には、国際公開第０３／０８３９３５号パンフレットに開示されているような、窒素原子と弗素原子を含むような改質層を形成してもよい。側壁保護膜５０ａ、５０ｂが弗素原子を含むことにより、後に形成される下部電極１４と化合物を形成してしまうと、下部電極１４の導電性が損なわれてしまうが、本実施の形態によれば、側壁保護膜５０ａ、５０ｂが有する弗素原子は、窒素原子との強固な結合を有しているため、下部電極１４と側壁保護膜５０ａ、５０ｂが化合物を形成し、下部電極１４の導電性が失われてしまうといった問題はおこらない。
【０１４９】
変形例１において、孔２３及び配線溝２８を形成した後、側壁保護膜５０ａ、５０ｂとなる改質層を形成する。こうした改質層は、層間絶縁層７ａ、７ｂの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁層７ａ、７ｂの表層を改質させることにより、側壁保護膜５０ａ、５０ｂを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁層７ａ、７ｂの表層を改質し、側壁保護膜５０ａ、５０ｂを形成する。
【０１５０】
（変形例２）
図６４は、変形例２の半導体装置の構成を示す。
上部接続配線１８の上面は、配線８ｂの上面と同一面を構成してもよい。また、保護層８０の上面は、キャップ層６ｃと同一面を構成してもよい。
【０１５１】
第１能動素子（能動素子３ａ）は、基板（半導体基板１）上に位置する。容量コンタクト１３ａは、能動素子３ａと容量素子１９とを電気的に接続する。接続コンタクト１３は、論理回路領域に形成されており、能動素子３ｂと第１配線（配線８ａ）とを電気的に接続する。第１配線（配線８ａ）は、容量素子１９が埋め込まれた配線層のうち最下層の配線層（層間絶縁層７ａ）に位置する。接続コンタクト１３は、容量コンタクト１３ａと同一層に位置する。第１配線（配線８ａ）と接続コンタクト１３ａとは、デュアルダマシン構造を有している。
【０１５２】
コンタクト絶縁層（コンタクト層間絶縁層５ａ、５ｂ）には、第１コンタクト（接続コンタクト１３）が埋設される。このコンタクト絶縁層は、シリコン酸化膜より低い誘電率を有することが好ましい。また、接続コンタクト１３は、配線８ａと一体かつ同種の金属材料（例えば、Ｃｕを含む又はＣｕを主成分として含む金属材料）で構成されていることが好ましい。
【０１５３】
また、図６５、及び図６６に示すように、変形例２の半導体装置は、容量素子１９の外壁上に位置する側壁保護膜５０、５０ａ、５０ｂをさらに備える。
変形例２は、変形例１と同様の効果を奏する。
【０１５４】
（変形例３）
図６７〜図６９は、変形例３の半導体装置の構成を示す。
図６７及び図６９に示すように、上部接続配線１８の上面と、上部接続配線１８と同じ配線層に形成された論理回路を構成する配線８ｃの上面との高さの差が、３０ｎｍ以下であることが好ましい。また、図６８に示すように、上部接続配線１８の上面と、上部接続配線１８と同じ配線層に形成された論理回路を構成する配線８ｃの上面とが、同一面を構成することが好ましい。変形列３において、容量素子１９は、３つの配線層に亘って形成される。例えば、容量素子１９の上層には、固定電位を有する配線２０１ａ〜２０１ｃ、信号配線２０２ａ、２０２ｂ、２０２ｚが形成されている。
変形例３は、変形例１と同様の効果を奏する。
【０１５５】
（変形例４）
図７０は、変形例４の半導体装置の構成を示す。
図７０において、４０１はシリコン基板、４０２は素子分離膜、４０３はゲート絶縁膜、４０６は、ソールドレイン領域、４０７はシリサイド層、４０８は下部層間絶縁膜、４０９はコンタクト、４１０はビット線、４１１は下部層間絶縁膜、４１２ａは容量コンタクト、４１２ｂはロジックコンタクト、４１３はキャップ層、４１４は上部層間絶縁膜、４１６は下部電極、４２３は容量絶縁膜、４２４は上部電極、４２４ａは上部容量配線、４２４ｂはロジックコンタクト、４００は保護膜を示す。
【０１５６】
変形例４において、容量素子は、ロジックコンタクト４１２ｂ又はロジック配線(図示せず)と同層に位置している。容量素子の上端部の周囲には、保護層４００が形成されている。保護層４００は、容量素子の少なくとも上端部に形成されていればよく、容量素子の側壁の全体に形成されていてもよい。保護層４００は、上部層間絶縁膜４１４よりも誘電率が高い材料で構成されている。上部層間絶縁膜４１４は、Ｌｏｗ−ｋ膜以外の材料でもよい。なお、容量素子の下層に位置する下部層間絶縁膜４０８，４１１には、コンタクトが一段形成されている。一段とは、同一工程で、シームレスに形成されたことを意味する。また、容量素子埋設用凹部の内部に、上部容量配線４２４ａがすべて埋設されている。
変形例４は、変形例１と同様の効果を奏する。
【０１５７】
（変形例５）
図７１は、変形例５の半導体装置の構成を示す。
図７１において、７０１は半導体基板、７０２は素子分離層、７０３は活性領域、７０４はゲート電極、７０５はソースドレイン領域、７０７はビット線、７０６，７０８，７８０は層間絶縁膜、７０９は下部電極コンタクトプラグ、７１０，７１３，７２０はキャップ膜、７３０は第１の絶縁膜、７３５は第２の絶縁膜、７１４は第３の絶縁膜、７４５は第４の絶縁膜、７３６は第２の層間絶縁膜、７４４は容量素子、７３８は下部電極、７３９は容量絶縁膜、７４０上部電極、７４１は上部接続配線、７４２は銅膜、７３３は下層コンタクト、７３２はバリア膜、７１２は銅膜、７１１はバリア膜、７２０は第１配線層、７１５はバリア膜、７１６は銅膜、７１７は第２配線層、７００は保護層を示す。
【０１５８】
変形例５において、容量素子７４４は、第２の層間絶縁膜７３６の内部に埋設されている。容量素子７４４の中間の同層には、第１配線層７２９が形成されている。第１配線層７２９は、論理回路の多層配線層の最下層に位置する。容量素子７４４の上部の同層には、第２配線層７１７のビア部が形成されており、容量素子７４４の下部の同層には、下層コンタクト７３３の一部が形成されている。下層コンタクト７３３は、シームレスの一段コンタクトである。下層コンタクト７３３の下部の同層には、容量素子７４４の下部に接続する下部電極コンタクトプラグ７０９が形成されている。容量素子７４４の上端部の周囲には、保護７００が形成されている。７００は、上部電極７３９の側縁部とともに、上部接続配線７４１の側縁部を覆う。保護層７００の膜厚は、第２配線７１７のビア部の高さよりも低くてもよいが、ビア部の高さと同程度でもよい。また、保護層７００は、第３の絶縁層７１４のみならず、第２の絶縁層７３５に亘って形成されて入れてもよい。保護層７００は、第２の絶縁膜７３５、及び第３の絶縁膜７１４よりも誘電率が高い材料で構成されている。第２の絶縁膜７３５、及び第３の絶縁膜７１４は、たとえば、Ｌｏｗ−ｋ膜である。なお、上部接続配線７４１は銅金属で構成される。
変形例５は、変形例１と同様の効果を奏する。
【０１５９】
（変形例６）
図７２は、変形例６の半導体装置の構成を示す。
図７２において、８０１は半導体基板、８０２は半導体チップ、８０３はｐ形ウェル、８０６はｎ形ウェル、８０７はディープウェル、８０８は分離領域、８０９は浅溝、８１０はシリコン酸化膜、８１１はゲート絶縁膜、８１１ａはゲート電極、８１１ｂは多結晶シリコン膜、８１１ｃは窒化チタン膜、８１２は不純物半導体領域、８１３はタングステン膜、８１４はキャップ絶縁膜、８１５は拡散層、８１５ａは不純物半導体領域、８１５ｂは低濃度不純物領域、８１６はサイドウォールスペーサ、８１７は層間絶縁膜、８１７ｄはＴＥＯＳ酸化膜、８１８は第１層配線、８１８ｂは窒化チタン膜、８１９はタングステン膜、８１９ｂはプラグ、８２０はコバルトシリサイド膜、８２１は接続孔、８２２はプラグ、８２２ａは窒化チタン膜、８２２ｂはタングステン膜、８２３は層間絶縁膜、８２３ｂはシリコン窒化膜、８２４は絶縁膜、８２５はプラグ、８２６はプラグ、８２７は下部電極、８２８は容量絶縁膜、８２９はプレート電極、８３０は絶縁膜、８３１は配線溝、８３２ａは第２層配線、８３２ａは第１導電層、８３２ｂは第２導電層、８３３は接続孔、８３４は接続部、８３４ａは第１導電層、８３４ｂは第２導電層、８３５はシリコン窒化膜、８３６は層間絶縁膜、８３７は配線溝、８３８は接続孔、８３９は第３層配線、８３９ａは第１導電層、８３９ｂは第２導電層、８４０は接続部、８４０ａは第１導電層、８４０ｂは第２導電層、８４１はシリコン窒化膜、８４２は層間絶縁膜、８４３は第４層配線、８４４はシリコン窒化膜、８４５は絶縁膜、８４６は絶縁膜、ＢＬはデコーダ部、Ｃは容量素、Ｑｎはメインワード線、Ｑｎ２はｎチャネルＭＩＳＦＥＴ、ＱｐはｎチャネルＭＩＳＦＥＴ、ＱｓはｐチャネルＭＩＳＦＥＴ、８００は保護層を示す。
【０１６０】
変形例６において、容量素子Ｃは、層間絶縁膜（絶縁膜８２４，８３０）内に埋設されている。容量素子Ｃの同層には、第２層配線８３２ａの一部と接続部８３４の一部とが形成される。第２層配線８３２ａの上端部は、容量素子の上端部よりも高い位置に形成される。接続部８３４は第１配線８１８に接続する。第１配線８１８は容量素Ｃの下地層である層間絶縁層８２３に埋設されている。第１配線８１８の同層には、容量素子Ｃの下部に接続するプラグ８２６が位置している。すなわち、容量素子Ｃと、トランジスタとの間に一層の配線層が形成されている。容量素子Ｃのプレート電極８２９（上部電極）は、容量素子埋設用凹部の外側に延在していて、絶縁膜８２４の上面に形成されている。容量素子Ｃの上端部の周囲には、保護層８００が形成されている。保護層８００は、断面視において、プレート電極８２９の端部よりも外側に位置している。本変形例では、保護層８００は、容量素子Ｃ同士の間には形成されていなくても良い。保護層８００は、絶縁膜８２４よりも誘電率が高い材料で構成されている。
変形例６は、変形例１と同様の効果を奏する。
【０１６１】
（変形例７）
図７３は、変形例７の半導体装置の構成を示す。
図７３において、９０１は半導体装置、９０２はメモリセル部、９０３は周辺回路部、９０４は論理回路、９０５は半導体メモリ、９０６は駆動回路、９０７はビット線コンタクト、９０８は記憶ノードコンタクト、９０９，９１３Ａ，９１３Ｂは拡散層、９１０は半導体基板、９１１はウェル領域、９１２は素子分離層、９１３はソースドレイン領域、９１４はゲート電極、９１５，９１８，９３８は絶縁膜、９１６，９２１，９２７，９３５は、層間絶縁層、９１７はコンタクト層、９１９はビット線（ＢＬ）、９２０，９２２，９３４，９３７は絶縁膜（窒化膜）、９２４は記憶ノード電極（下部電極）、９２５は誘電体膜、９２６はプレート電極（上部電極）、９２８は第１のコンタクト層、９２９は第１の金属配線層、９３０，９３６は平坦化絶縁層、９３１は第２のコンタクト層、９３２は第２の金属配線層、９３３はコンタクトホール、ＷＬはワード線、ＢＬはビット線、Ｃは容量素子、９００は保護層を示す。
【０１６２】
変形例７において、容量素子Ｃは、層間絶縁膜９２７に埋設されている。層間絶縁膜９２７の中間には、論理回路の最下層配線（第１の金属配線層９２９）が形成されている。第１の金属配線層９２９の上には、第２のコンタクト層９３１が接続しており、下には第１のコンタクト層９２８が接続されている。すなわち、容量素子Ｃの中間の同層には、第１の金属配線層９２９が位置している。容量素子Ｃの上部の同層には、第２のコンタクト層９３１が位置しており、容量素子Ｃの下部の同層には、第１のコンタクト層９２８が位置している。容量素子Ｃの上端部の周囲には、保護層９００が形成されている。本実施の形態では、保護層９００の端部は、断面視において、プレート電極９２６の端部よりも外側に位置している。保護層９００は、層間絶縁膜９２７よりも誘電率が高い材料で構成されている。
変形例７は、変形例１と同様の効果を奏する。
【０１６３】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１６４】
１ 半導体基板
２ 素子分離膜
３ａ、３ｂ 能動素子
４ コンタクト層間絶縁層
５ａ、５ｂ、５ｃ コンタクト層間絶縁層
６、６ａ、６ｂ、６ｃ、６ｄ キャップ層
７ａ、７ｂ、７ｃ、７ｄ 層間絶縁層
８ａ、８ｂ、８ｃ、８ｄ 配線
１０ａ、１０ｂ、１０ｃ セルコンタクト
１１ ビットコンタクト
１２ ビット線
１３、１３ｂ、１３ｃ、１３ｄ 接続コンタクト
１３ａ 容量コンタクト
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１８ 上部接続配線
１８ａ 引出配線部
１８ｂ 埋設電極
１９ 容量素子
２０ 拡散層
２１ シリサイド
２１ａ、２１ｃ ハードマスク
２２ フォトレジスト
２３ 孔
２４ａ、２４ｂ、２４ｃ 下層レジスト
２５ａ、２５ｂ、２５ｃ 低温酸化膜
２６ａ、２６ｂ、２６ｃ 反射防止膜
２７ａ、２７ｂ、２７ｃ フォトレジスト
２８ 溝
２９ フォトレジスト
３０ 上面
３１ 上面
３２ 上面
３３ 開口部
３４ 上面
３５ 開口部
３６ 開口部
３７ 開口部
３８ 導電膜
３９ 導電膜
４０ 凹部
４１ 下面
４２ 凹部
４３ 下面
５０、５０ａ、５０ｂ 側壁保護膜
７０ ハードマスク
７２、７２ａ、７２ｂ 保護層
７４ キャップ層
７６ レジスト
７８ 犠牲膜
７８ａ 保護層
７８ｂ 埋込絶縁部材
８０ 保護層
８２ キャップ層
８４ キャップ層
１００ 論理回路
１１０ 半導体基板
２００ 記憶回路
２０１ 配線
２０１ａ、２０１ｂ、２０１ｃ 固定電位を有する配線
２０２ 信号配線
２０２ａ、２０２ｂ、２０２ｚ 信号配線
２１０ 容量素子
２２０ 周辺回路
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子産業の集積回路分野において、さらなる高集積化かつ高速化の要求が高まっている。また集積化の進展により、回路の規模が大きくなり、回路設計の難易度が増大している。
【０００３】
同一半導体基板上に論理回路とメモリ回路を搭載する集積回路は、混載回路と呼ばれる。混載回路では、論理回路とメモリ回路との配置位置が近距離であるため、集積率を向上できる。また、回路間の配線距離を短くできるため、動作速度が向上する。
【０００４】
特許文献１〜３には、混載回路を有する半導体装置が記載されている。この半導体装置は、同一基板上にロジック部とＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）部とを備える。
ロジック部は、基板上に、第１トランジスタ、第１コンタクト、配線、層間絶縁層を備える。第１コンタクトは、第１トランジスタと配線とを電気的に接続する。この配線は、層間絶縁層に埋設される。ＤＲＡＭ部は、基板上に、第２トランジスタ、第２コンタクト、容量素子、層間絶縁層を備える。第２コンタクトは、第２トランジスタと容量素子とを電気的に接続する。容量素子は、層間絶縁層内に形成された凹部（以下、容量素子埋設用凹部と称することがある）内に埋設される。容量素子は、配線と同一層に形成されている。このため、容量素子埋設用凹部が形成される層間絶縁層は、配線が埋設された層間絶縁層と同一材料の膜となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２０１１０１号公報
【特許文献２】特開２０００−３３２２１６号公報
【特許文献３】特開２００４−３４２７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の半導体装置において、動作の高速化が求められている。このため、配線が埋設された層間絶縁層は、配線間の寄生容量を低減するために、低誘電率であることが必要となる。この種の要求を満たすために、配線が埋設された層間絶縁層は、たとえば、一般的な低誘電率膜（Ｌｏｗ−Ｋ膜）が用いられている。
【０００７】
しかしながら、発明者が検討したところ、低誘電率な層間絶縁層に容量素子埋設用凹部を形成すると、凹部の上端部の形状にバラツキが生じることが判明した。すなわち、凹部の上端部に、いわゆる肩落ちが発生することが見出された。
【０００８】
凹部の上端部の形状のバラツキにより、キャパシタの容量がバラつくことがあった。
【課題を解決するための手段】
【０００９】
本発明によれば、
基板と、
前記基板上に設けられた多層配線層と、
前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、
前記基板上に設けられた論理回路と、
前記容量素子に接続する上部接続配線と、
前記凹部の上端部の周囲に設けられた保護層と、を備え、
前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、
当該絶縁層は、前記保護層と同一層に位置している、
半導体装置が提供される。
【００１０】
本発明によれば、
基板上に絶縁層を形成する工程と、
前記絶縁層内に配線を形成する工程と、
前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、
前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、
少なくとも前記保護層を部分的に除去することにより凹部を形成する工程と、
前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、
前記上部電極上に接続する上部接続配線を形成する工程と、を有する、
半導体装置の製造方法が提供される。
【００１１】
本願発明者らが検討した結果、凹部の上端部の形状のバラツキの原因は、層間絶縁層の機械強度の弱さにあることが見出された。なぜならば、層間絶縁層は、誘電率が低くなるにつれて、機械強度が弱く、変形しやすくなる傾向を有するためである。
【００１２】
保護層は、誘電率の高い材料で構成されており、機械強度に優れた部材となる。保護層が、容量素子埋設用凹部の上端部の周囲を保護する。言い換えると、機械強度の高い保護層に凹部が形成される。このため、凹部の上端部分のバラツキ（いわゆる、肩落ち）が抑制されるので、凹部同士や製品間においてキャパシタの高さのバラツキが抑制されることになる。
【発明の効果】
【００１３】
本発明によれば、キャパシタの容量のバラツキが抑制された半導体装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態における半導体装置を模式的に示す上面図である。
【図２】第１の実施の形態における半導体装置を模式的に示す断面図である。
【図３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２３】第２の実施の形態における半導体装置を模式的に示す断面図である。
【図２４】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２５】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２６】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２７】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２８】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２９】第２の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３０】第３の実施の形態における半導体装置を模式的に示す断面図である。
【図３１】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３２】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３３】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３４】第３の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３５】第４の実施の形態における半導体装置を模式的に示す断面図である。
【図３６】第４の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３７】第５の実施の形態における半導体装置を模式的に示す断面図である。
【図３８】第６の実施の形態における半導体装置を模式的に示す断面図である。
【図３９】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４０】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４１】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４２】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４３】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４４】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４５】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４６】第７の実施の形態における半導体装置を模式的に示す断面図である。
【図４７】第７の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４８】第７の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４９】第８の実施の形態における半導体装置を模式的に示す断面図である。
【図５０】第８の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５１】第８の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５２】第８の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５３】本実施の形態の半導体装置の効果を比較例と比較して説明する図である。
【図５４】遅延増加率の算出方法を説明する図である。
【図５５】（ａ）は、寄生容量増加率を説明する図である。（ｂ）は遅延増加率を説明する図である。
【図５６】コンタクト抵抗を説明する図である。
【図５７】ＭＩＭキャパシタの寿命を説明する図である。
【図５８】トランジスタ特性を説明する図である。
【図５９】遅延増加率を説明する図である。
【図６０】トランジスタ特性を説明する図である。
【図６１】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６２】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６３】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６４】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６５】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６６】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６７】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６８】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図６９】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７０】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７１】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７２】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【図７３】本実施の形態における半導体装置の変形例を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施の形態）
第１の実施の形態の半導体装置について説明する。
図１は、第１の実施の形態における半導体装置を模式的に示す上面図である。図２は、第１の実施の形態における半導体装置を模式的に示す断面図である。
【００１７】
本実施の形態の半導体装置は、基板、多層配線層、容量素子、周辺回路、論理回路、上部接続配線、保護層を備える。
図１に示すに、半導体装置は、論理回路１００及び記憶回路２００を有する。論理回路１００は、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に位置する。記憶回路２００は、平面視において、半導体基板１内の記憶回路領域に位置する。記憶回路２００は、容量素子１９及び周辺回路２２０を有する。多層配線層は、基板（半導体基板１）上に形成されており、複数の配線層を有する。配線層は、配線および絶縁層（層間絶縁膜）を有する。容量素子１９は、多層配線層内に設けられた凹部（孔２３）内に埋め込まれている。容量素子１９は、下部電極１４、容量絶縁膜１５、及び上部電極１６を有する。記憶回路２００は、容量素子１９を制御する。保護層（保護層８０）は、凹部（孔２３）の上端部の周囲に設けられている。保護層８０は、論理回路１００が設けられた多層配線層を構成する第１絶縁層よりも誘電率が高い。第１絶縁層は、保護層８０と同一層に位置している。
【００１８】
本実施の形態の半導体装置の保護層８０は、誘電率の高い材料で構成されているため、配線層を構成する低誘電率膜よりも、機械強度に優れた部材となる。また、保護層８０は、配線層を構成する低誘電率膜よりも、化学的に安定な部材となる。保護層８０は、容量素子１９が埋設される凹部（以下、容量素子埋設用凹部と呼称することもある）の上端部の周囲に配置されている。すなわち、保護層８０は容量素子埋設用凹部の上端部を保護する。このため、容量素子埋設用凹部（孔２３）の形状のバラツキが、凹部同士や製品間において、抑制されることになる。したがって、本実施の形態の半導体装置は、キャパシタ容量などのキャパシタ特性のバラツキが抑制された構造を有する。
【００１９】
以下、本実施の形態の各構成について詳述する。
図１に示すように、本実施の形態の半導体装置は、容量素子２１０を含む記憶回路２００と半導体素子が形成される論理回路１００とが半導体基板１１０上に混載された構成を有する。論理回路１００は、記憶回路２００中の容量素子２１０の周辺回路２２０ではなく、記憶回路２００とは異なる領域に形成されたものである。たとえば、論理回路領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域である。
【００２０】
図２に示すように、論理回路１００及び記憶回路２００は、半導体基板１上に各々形成されている。なお、論理回路１００及び記憶回路２００の図面における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。
【００２１】
また、図２に示すように、半導体基板１の表面には、論理回路領域及び記憶回路領域が形成されている。論理回路領域には、論理回路１００を構成する能動素子３ｂが形成されている。記憶回路領域には、記憶回路２００の記憶セルを構成する能動素子３ａが形成されている。これらの能動素子３ａと能動素子３ｂとの離間部には、素子分離膜２が半導体基板１の表面に形成されている。素子分離膜２（シリコン酸化膜等）や能動素子３ａ、３ｂ（トランジスタ等）は、通常用いられる半導体装置の製造方法によるものを用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。
【００２２】
なお、実際の記憶回路２００において、ビット線１２と、記憶セルを構成する能動素子３ａのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、本図は、能動素子３ａのゲート長手方向は、ビット線１２と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線１２と、論理回路１００を構成する能動素子３ｂのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。
【００２３】
図２に示すように、半導体基板１上には素子分離膜２が形成される。この素子分離膜２は、記憶回路領域と、論理回路領域とを区画する。記憶回路領域には、能動素子３ａ（第１トランジスタ）が形成される。論理回路領域には、能動素子３ｂ（第２トランジスタ）が形成される。トランジスタは、半導体基板１の表面に形成された拡散層２０を有する。これらのトランジスタ上に、コンタクト層間絶縁層４、５ａ、５ｂ、５ｃが形成される。コンタクト層間絶縁層４（第１コンタクト絶縁層）内には、第１セルコンタクト（セルコンタクト１０ａ、セルコンタクト１０ｂ）、及び第２セルコンタクト（セルコンタクト１０ｃ）が埋設される。コンタクト層間絶縁層５ａ、５ｂ（第２コンタクト絶縁層）内には、バリアメタル膜（ビットコンタクト１１）、ビット線１２が形成される。コンタクト層間絶縁層５ａ、５ｂ、５ｃ内には、接続コンタクト１３が埋設される。セルコンタクト１０ａは、能動素子３ａの拡散層２０とビット線１２とを接続する。セルコンタクト１０ｂは、能動素子３ａの拡散層２０と接続コンタクト１３ａとを接続する。セルコンタクト１０ｃは、能動素子３ｂの拡散層２０と接続コンタクト１３とを接続する。容量コンタクト１３ａは、セルコンタクト１０ｂと容量素子１９とを接続する。接続コンタクト１３は、セルコンタクト１０ｃと論理回路１００の配線８ａとを接続する。接続コンタクト１３の下面は、セルコンタクト１０ｃの上面と直接接している（例えば、接続コンタクト１３の周囲にバリアメタル膜が形成されている場合には、接続コンタクト１３の下面のバリアメタル膜とセルコンタクト１０ｃの上面とが接している）。また、容量コンタクト１３ａの下面は、セルコンタクト１０ｂの上面と直接接してもよく、バリアメタル膜を介して接続してもよい。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの定義は、前述した定義に準ずるものとする。
【００２４】
なお、実際の記憶回路２００において、ビット線１２と、記憶セルを構成する能動素子３ａのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、本図は、能動素子３ａのゲート長手方向は、ビット線１２と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線１２と、論理回路１００を構成する能動素子３ｂのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。
【００２５】
また、コンタクト層間絶縁層４、５ａ、５ｂ、５ｃのうち少なくとも１層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、３．１以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、２．６以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。
【００２６】
記憶回路２００において、能動素子３ａの一方の拡散層とビット線１２とは、セルコンタクト１０ａにより電気的に接続されている。また、能動素子３ａの他方の拡散層と容量素子１９とは、容量コンタクト１３ａにより電気的に接続されている。このような構造により、能動素子３ａ、ビット線１２、容量素子１９とは、互いに接続され、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の一般的な記憶セルである、１トランジスタ・１キャパシタ型の記憶セルが構成されている。
【００２７】
コンタクト層間絶縁層５ｃの上には、キャップ層６ａ、６ｂ、６ｃ、６ｄ及び層間絶縁層７ａ、７ｂ、７ｃが、交互に順次積層されている。論理回路領域においては、それぞれの層間膜中に、配線８ａ、８ｂ、８ｃが、各々形成されている。配線８ｂ、８ｃは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお図２に示す配線８ｂ、８ｃにおいては、各々の下層の配線に対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線８ａ〜８ｃの周囲には、バリアメタル膜が形成されてもよい。
【００２８】
配線の金属配線材としては、Ｃｕ、Ｗ、Ａｌなどを含む金属材料、又はこれらを主成分（例えば、９５質量％以上）含有する合金、またはこれらからなる金属材料から選択できる。論理回路１００を構成する配線は全てデュアルダマシン構造かつＣｕを含む又はＣｕを主成分として含む金属材料で構成されていてもよい。これにより、半導体装置の動作速度を向上させることができる。一方、コンタクトプラグ材（セルコンタクト１０ａ、１０ｂ、１０ｃ、ビット線１２、容量コンタクト１３ａ、接続コンタクト１３など）としては、金属配線材と同種の材料を用いることができ、金属配線と同一の材料でも異種の材料で構成されていてもよい。たとえば、コンタクトプラグ材は、埋め込み特性や熱安定性などの観点から、Ｗを含む又はＷを主成分として含む金属材料が好ましい。
【００２９】
層間絶縁層の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。本実施の形態では、配線８ｃが埋設された層間絶縁層７ｃは、低誘電率膜であることが好ましい。なお、層間絶縁層としては、Ｓｉを含み、Ｃ、Ｏ、Ｈの中から少なくとも１つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが０．５〜１ｎｍのサイズであることに鑑み、空孔サイズは１ｎｍ以下である必要があり、望ましくは０．５ｎｍ以下がよい。論理回路１００、記憶回路２００に限らず、配線間の寄生容量を低減するためには、層間絶縁層の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。また、層間絶縁層のうち容量素子１９と同一層の層間絶縁層のすべてが、低誘電率膜で構成されることが好ましい。たとえば、容量素子１９と同一層である複数の配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する絶縁層であることが好ましい。これにより、配線間やコンタクト間の寄生容量を低減させることができ、半導体装置の動作速度を高めることができる。
【００３０】
キャップ層６ａ〜６ｄに相当する複数の絶縁膜は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜（金属拡散防止膜）であることがより好ましい。キャップ層の一例は、ＳｉＣ膜又はＳｉＯＮ膜等である。
【００３１】
論理回路１００において、能動素子３ｂと、多層配線を構成する配線のうち最下層の配線８ａとは、セルコンタクト１０ｃおよび接続コンタクト１３の２つのコンタクトの直列接続により、電気的に接続される。このような構造により、同一の半導体基板１上に、論理回路１００と記憶回路２００とを混載して形成することができ、かつ、両者の設計パラメータを同一のものとすることが可能となる。
【００３２】
続いて、容量素子１９の構造を説明する。
容量素子１９は、記憶回路２００を構成するメモリ素子である。容量素子１９は、記憶回路２００中に、複数配置されていてもよい。容量素子１９は、下部電極１４、容量絶縁膜１５、及び上部電極１６有する。容量素子１９は、多層配線層内に形成された孔２３にされる。孔２３は、キャップ層６、コンタクト層間絶縁層５ｃ、キャップ層６ａ、層間絶縁層７ａ、キャップ層６ｂ層間絶縁層７ｂ及び保護層８０に亘って形成される。すなわち、容量素子１９は、１つのコンタクト層及び２つの配線層に亘って位置する。言い換えると、容量素子１９は、接続コンタクト１３の上端部、配線８ａ、及び配線８ｂと同一層に位置する。本実施の形態において、容量素子１９が貫通する絶縁層数は、キャパシタ容量を考慮して決定され、特に限定されない。
【００３３】
容量素子埋設用凹部（孔２３）の上端部の周囲に、保護層８０が形成される。図２に示す孔２３は、その上端部の周囲に保護層８０が形成される。保護層８０は、平面視において、孔２３の開口部の周囲の一部に点在してもよいが、その周囲のすべてにわたって形成されてもよい。
【００３４】
保護層８０は、孔２３の開口部の外側に位置する容量絶縁膜１５の端部及び上部電極１６の端部を覆う。言い換えると、保護層８０の端部は、平面視において、容量絶縁膜１５の端部及び上部電極１６の端部よりも外側に位置する。すなわち、保護層８０の端部は、容量素子１９と配線８ｂとの間に位置する。本実施の形態では、保護層８０の端部を、孔２３の開口部から外側に延在させることにより、露光の目合せマージンを確保できるとともに、溝（凹部４２）に対する埋設マージンを確保することができる。本実施の形態では、断面視において、保護層７２ａは、縦の膜厚よりも、横の膜厚が大きい方が好ましい。
【００３５】
保護層８０は、保護層７２ａ、保護層７２ｂ、保護層７８ａを有する。保護層８０（少なくとも保護層７２ａ及び保護層７２ｂ）は、層間絶縁層７ｂと比較して誘電率の高い。言い換えると、保護層８０は、同層の層間絶縁層７ｂよりも機械強度が高く、さらには化学的に安定である。一般的に、誘電率が高いことは、機械的強度が高いことを示す。本実施の形態において、機械強度が高いとは、たとえば、ドライエッチング等の選択的除去手法やＣＶＤ等の堆積手法により、Ｌｏｗ−Ｋ膜と比較して、膜中の開口形状の変形や膜質の変質が抑制される特性をいう。また、層間絶縁層７ｂは、保護層８０と同一層の層間絶縁層であり、かつ、孔２３の上端部が位置する層間絶縁層である。また、保護層７２ａ及び保護層７２ｂの誘電率は、とくに限定されず、たとえば、３．０以上４．５以下が好ましい。
【００３６】
また、本実施の形態において、容量素子１９は、下部電極１４と上部電極１６とが対向配置されている領域を意味する。また、本実施の形態において、第１部材と第２部材とが同一層とは、断面視において、第１部材の膜厚方向の領域が、第２部材の膜厚方向の領域と、少なくとも一部の両領域が層内方向に重なっていればよいことを意味する。たとえば、完全に重なる態様及び一部重なる態様のいずれもが含まれる。
【００３７】
孔２３は、少なくとも保護層８０に形成された開口部であり、より好ましくは保護層８０、キャップ層及び層間絶縁層に亘って形成された開口部である。保護層８０は、上部接続配線１８が埋設される溝２８（以下、上部接続配線溝と呼称することもある）の底面上に形成される。
溝２８は、層間絶縁層７ｂに形成された開口部であり、孔２３よりも広い開口面積を有する。このような孔２３は、溝２８の底面上に配置された保護層８０に形成される。
【００３８】
孔２３の内壁面は、溝２８の底面上に形成された保護層８０の上面と連続面を形成する。この連続面は、屈曲面及び凹凸面を含む。また、孔２３は、溝２８と同一の層間絶縁層７ｂに形成される。このため、容量素子１９の上端部を、引出配線部１８ａが埋設される層間絶縁層まで高くすることができる。したがって、半導体装置のキャパシタ容量を向上させることができる。
【００３９】
また、容量絶縁膜１５及び上部電極１６は、孔２３の内壁上から、溝２８の底面上に亘って延在する。容量絶縁膜１５及び上部電極１６は、孔２３の内壁上の下部電極１４上に位置するとともに、溝２８の底面上の引出配線部１８ａ上に位置する。
【００４０】
溝２８の底面上には、保護層７２ａ、７２ｂが配置される。上部接続配線１８は、引出配線部１８ａ及び埋設電極１８ｂから構成される。引出配線部１８ａは、埋設電極１８ｂと同一部材であり、かつシームレスである。言い換えると、引出配線部１８ａは、埋設電極１８ｂと同一工程で形成される。この引出配線部１８ａは、保護層７２ａ、７２ｂ上に沿って配置される。言い換えると、引出配線部１８ａは、孔２３の側壁から外側に向かって延在する。引出配線部１８ａは、保護層７２ａ、７２ｂの上面上の上部電極１６上に位置する。埋設電極１８ｂは、孔２３内の上部電極１６の上面上に沿って位置する。埋設電極１８ｂは、容量素子１９が埋設された孔２３の残りの空間の一部を埋設する。なお、上部電極１６と上部接続配線１８との間に、バリアメタル膜が形成されていてもよい。
【００４１】
保護層８０は、保護層７２ａ、保護層７２ｂ、埋込絶縁部材７８ｂを有する。保護層７２ａは、保護層７２ｂと同一部材で構成されており、言い換えると、同一工程で形成される。保護層７２ｂは、２つの容量素子１９同士の間に位置する。保護層７２ｂは、下部電極１４の外壁上、容量絶縁膜１５の底面上に位置する。保護層７２ａは、容量素子１９の外壁上に位置する。保護層７２ａは、断面視において、コの字形状を有してもよい。保護層７２ａは、下部電極１４の上端部の外壁上、上部電極１６の底面上、溝２８の底面上及び内壁上に位置する。コの字状の保護層７２ｂに凹部４２が形成される。凹部４２に保護層７８ａが埋設される。保護層７８ａと保護層７２ａとの間には界面が存在する場合がある。界面は、たとえば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察できる。保護層７８ａは、保護層７２ｂと同一材料で構成されていることが好ましいが、異なる材料で構成されていてもよい。保護層７８ａは、例えば、断面視において、矩形形状などの四角形状を有する。この保護層７８ａは、少なくとも容量絶縁膜１５の端部上、上部電極１６の端部上及び引出配線部１８ａの端部上に位置し、さらに、キャップ層７４の端部上に位置してもよい。
【００４２】
保護層７２ｂの膜厚は、特に限定されず、たとえば、配線溝の溝深さの１／２以上であることが好ましい。この配線溝は、上部接続配線１８と同一層に位置しており、論理回路領域に位置する。すなわち、本実施の形態では、配線溝には、配線８ｂが埋設される。また、保護層７２ｂの膜厚の一例は、たとえば、好ましくは２０ｎｍ以上６０ｎｍ以下である。保護層７２ｂの膜厚を下限値以上とすることにより、孔２３の形状のバラツキを充分に抑制することができる。
【００４３】
また、上部接続配線１８上にキャップ層７４が形成されているが、この態様に限定されずに、キャップ層７４が形成されていなくてもよい。キャップ層７４は、引出配線部１８ａの上面上及び埋設電極１８ｂの上面上のすべてに亘って形成されてもよい。このキャップ層７４は、孔２３の内部にも形成される。本実施の形態では、キャップ層７４は、埋設電極１８ｂと埋込絶縁部材７８ｂとの間に位置する。
【００４４】
孔２３の内部には、容量素子１９、埋設電極１８ｂ、キャップ層７４及び埋込絶縁部材７８ｂが埋設される。埋込絶縁部材７８ｂは、埋設電極１８ｂ上に配置されていればよい。容量素子１９の上部電極１６は、凹部（孔２３）の内壁に沿って形成されて、その端部が保護層８０上に位置している。埋込絶縁部材７８ｂは、下部電極１４、容量絶縁膜１５、上部電極１６、及び埋設電極１８ｂが埋設されていない残りの凹部（孔２３）の空間のすべてに埋設されていることが好ましい。埋込絶縁部材７８ｂは、保護層７８ａと同一部材であることが好ましく、保護層７８ａと同一工程で形成されることが好ましい。
【００４５】
本実施の形態において、孔２３の内部に埋込絶縁部材７８ｂが埋設されることは、埋込絶縁部材７８ｂが存在しない場合と比較して、引出配線部１８ａの膜厚が薄いことを示す。引出配線部１８ａの膜厚を薄くすることにより、容量素子１９の高さを増加させることが可能となる。従って、引出配線部１８ａの膜厚を薄くすることにより、キャパシタ容量を増加させることが可能となる。引出配線部１８ａの膜厚は、後述の製法に従えば、孔２３内部全体に埋設電極１８ｂが埋設された場合よりも、一部に埋込絶縁部材７８ｂが埋設された場合の方が薄いことを指し示す。埋込絶縁部材７８ｂの孔２３の空間の占有率は、例えば、１０％以上が好ましく、より好ましくは２０％以上であり、一方、５０％以下が好ましく、４０％以下がより好ましい。空間占有率は、たとえば、断面面積の最大値から算出できる。断面面積は、たとえば、ＳＥＭ画像から算出できる。埋込絶縁部材７８ｂの空間占有率を上記範囲内とすることにより、引出配線部１８ａの膜厚の薄さと成膜性とのバランスに優れる。
【００４６】
また、容量素子１９の高さは、キャップ層７４、キャップ層８２が存在しない方が増大する。また、キャップ層７４の膜厚を、キャップ層６ｃの膜厚以下とすることにより、容量素子１９の高さを増大させることも可能となる。これにより、キャパシタ容量の増大を図ることが可能となる。
【００４７】
本実施の形態において、キャップ層７４が上部接続配線１８上に形成される。キャップ層７４（第１キャップ層）は、保護層８０よりもエッチングされにくいことが好ましい。キャップ層７４は、埋設電極１８ｂと埋込絶縁部材７８ｂとの間に形成されている。このため、上部接続配線１８の上面がエッチングなどにより、その表面が粗くなることが抑制される。また、上部接続配線１８の上面の高さが、製品間でばらつくことが抑制される。これにより、抵抗値の増大や抵抗値のバラツキが抑制され、信頼性に優れた半導体装置が実現される。また、キャップ層７４は、金属拡散防止性を有する。このため、上部接続配線１８の金属材料がＣｕを含む場合であっても、Ｃｕの拡散を防止することができる。このため、信頼性に優れた半導体装置を実現することができる。また、埋込絶縁部材７８ｂが、孔２３の残りの空間を埋めるので、上部接続配線１８の使用量を削減することができる。このため、半導体装置のコストを低減することが可能となる。
【００４８】
また、引出配線部１８ａの上面は、保護層７８ａの上面及びキャップ層６ｃの上面と同一面であることが好ましい。引出配線部１８ａ上にキャップ層７４が形成されている。キャップ層７４の上面上は、保護層７８ａの上面及びキャップ層６ｃの上面と同一面であることが好ましい。本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは３０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、更に好ましくは１０ｎｍ以下である平面をいう。こうした測定方法としては、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて上部接続配線１８の上面３０およびキャップ層６ｃの上面３４を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられる段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
【００４９】
また、図示していないが、引出配線部１８ａの上面と配線８ｂの上面との高さの差分は、とくに限定されないが、３０ｎｍ以下であることが好ましい。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足が抑制されている。そして、上部接続配線と埋設電極とは同一の材料かつ一体に構成されている。このため、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。したがって、埋設電極が過剰にエッチングされることが抑制されている。このように、本発明は、歩留まりに優れた構造を有する。
【００５０】
キャップ層７４（第１キャップ層）の上面上、保護層７８ａの上面及びキャップ層６ｃ（第２キャップ層）の上面上には、キャップ層８２（第３キャップ層）が形成される。このキャップ層８２は、記憶回路領域から論理回路領域に亘って連続的に形成される。また、キャップ層８２とキャップ層７４との間に、及び／又は、キャップ層８２とキャップ層６ｃとの間に界面が形成されていてもよい。
【００５１】
下部電極１４および上部電極１６は、容量絶縁膜１５を挟み込んで平行平板容量素子とするための電極として機能する。下部電極１４および上部電極１６の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜１５の結晶性を向上させることができる材料を用いることが好ましい。
【００５２】
容量絶縁膜１５の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有するものや、Ｚｒ、Ｔａ、Ｈｆ、Ａｌ、Ｎｂ、Ｓｉのうち何れか一種を含む酸化物、又はこれらの何れかを主成分とする酸化物、及びＳｒＴｉＯ３を含むペロブスカイト構造を有する高誘電材料等、を用いることがより好ましい。容量絶縁膜１５の比誘電率を高くすることにより、容量素子１９の静電容量を増加させることができる。
【００５３】
本実施の形態において、上部接続配線１８（引出配線部１８ａ、埋設電極１８ｂ）としては、例えば、Ｗ、ＴｉＮ、Ｃｕ、及びＡｌを含む材料、これらの金属元素のいずれかを主成分（例えば、９５質量％以上）として含む材料、又はこれらの金属元素からなる材料で構成することができる。いずれの場合も、その製造工程で混入する不可避の原子を許容する。また、実施の形態において、埋設性や化学的により安定な金属材料として、ＷやＴｉＮ等の金属材料を用いることにより、容量素子１９の信頼性を向上させることができる。なお、Ｃｕを用いる場合には、上部接続配線１８を覆うキャップ層７４を形成してもよい。
【００５４】
容量素子１９の多層配線層の層厚方向（以下、単に層厚方向と称することもある）における高さの下限値は、１層以上であり、より好ましくは２層以上である。容量素子１９の層厚方向における高さの上限値は、特に限定されない。ここで、１層は、多層配線層中の１つの配線層（層間絶縁層７ａ、７ｂ）と配線層間に形成される１つのキャップ層６ａ、６ｂ）とで構成される。本実施の形態の容量素子１９は、２層分の多層配線層に亘って形成されているが、これに限定されず、任意の層数の多層配線に亘って形成されていても良い。ただし、記憶回路形成領域で多数の配線層を占有すると、配線リソースが不足する事態も起こるため、２層程度が好ましい。また、容量素子１９は、コンタクト絶縁層に埋設されていてもよい。
【００５５】
容量素子１９の引出配線部１８ａには、固定電位を有する配線２０１が接続されている。この固定電位配線２０１が有する電位は、記憶回路の設計者により任意に設定することができる。更に、第１の実施の形態によれば、容量素子１９の上部に、信号配線２０２が複数配置されていてもよい。
【００５６】
また、上面視において、上部接続配線１８は、下部電極１４が設けられている領域より外側に延在している引出配線部１８ａを有しており、容量素子１９を記憶回路２００のメモリセルとして機能させるための固定電位への接続は、引出配線部１８ａに固定電位を有する配線２０１を接続すればよい。このため、半導体装置の設計者は、容量素子１９の上層の配線層のうち、下部電極１４が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線２０２を記憶回路２００のワード線やビット線の裏打ち配線等に利用することができる。
【００５７】
なお、記憶回路２００を構成する固定電位を有する配線２０１、信号配線２０２及び、論理回路１００を構成する配線８ｃの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を形成して、半導体装置を構成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本発明においては固定電位を有する配線２０１、信号配線２０２及び、配線８ｃが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。
【００５８】
次に、第１の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３〜図２２は、第１の実施の形態の半導体装置の製造方法を示す工程図である。
本実施の形態の半導体装置の製造方法は次の工程を含む。まず、基板（半導体基板１）上に絶縁層（層間絶縁層７ｂ）を形成する。次いで、絶縁層（層間絶縁層７ｂ）内に配線８ｂを形成する。次いで、配線８ｂが形成された論理回路形成領域とは異なる記憶回路形成領域内の絶縁層（層間絶縁層７ｂ）を選択的に除去することにより溝２８を形成する。溝２８内に、絶縁層（層間絶縁層７ｂ）よりも誘電率が高い保護層７２を形成する。少なくとも保護層７２を部分的に除去することにより凹部（孔２３）を形成する。次いで、凹部（孔２３）内に、下部電極１４、容量絶縁膜１５、及び上部電極１６を埋設することにより容量素子１９を形成する。この後、容量素子１９上に接続する上部接続配線１８を形成する。このようにして、同一の基板（半導体基板１）上に記憶回路２００と論理回路１００とを形成する。
【００５９】
以下、本実施の形態の工程について詳述する。
まず、図３に示すように、半導体基板１上に、通常用いられる方法により、素子分離膜２、能動素子３ａ、３ｂを形成する。これらの能動素子の上にコンタクト層間絶縁層４を形成する。このコンタクト層間絶縁層４内に、セルコンタクト１０ａ、１０ｂ、１０ｃを埋設する。すなわち、コンタクト層間絶縁層４に、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口する。この開口部に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込む。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、セルコンタクト１０ａ、１０ｂ、１０ｃを形成する。次いで、コンタクト層間絶縁層４上に、ビットコンタクト用のコンタクト層間絶縁層５ａを堆積する。次いで、コンタクト層間絶縁層５ａに、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト１１の開口部を形成する。次いで、Ｗを含む、Ｗを主成分とする、又はＷからなる金属材料をＣＶＤ法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト１１及びビット線１２を形成する。次いで、コンタクト層間絶縁層５ｂを堆積し、ＣＭＰ法による平坦化を行う。次いで、コンタクト層間絶縁層５ｂに、セルコンタクト１０の形成方法と同様の方法により、容量コンタクト１３ａを形成する。次いで、コンタクト層間絶縁層５ｂ上にキャップ層６、コンタクト層間絶縁層５ｃを形成する。次いで、コンタクト層間絶縁層５ａ、キャップ層６、コンタクト層間絶縁層５ｃを貫通する接続コンタクト１３を形成する。以上の工程を経ることにより、図３に図示する構造を実現することができる。
【００６０】
図３において、拡散層２０の表面には、一般にシリサイドと呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。能動素子３ａ、３ｂのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、近年開発の進んでいるメタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、本実施の形態による記憶回路、論理回路の双方に対しては、そのどちらも適用することが可能である。このため、図３においては、より一般的なポリシリコンゲートを想定して図面に記載している。また、通常用いられる半導体装置の製造方法によれば、セルコンタクト１０ａ、１０ｂ、１０ｃ、ビットコンタクト１１及びビット線１２、容量コンタクト１３ａ、接続コンタクト１３は、多くの場合タングステンにより形成される場合が多いが、コンタクト及びビット線の材料により、本発明の権利範囲が損なわれるものではなく、例えば、銅或いは銅を主成分とする合金によって、コンタクトやビット線を構成しても良い。更には、コンタクトを形成する際には、コンタクト材料を開口部に埋設する際に、底面にチタン、及びその窒化物等によるバリアメタルが形成されることが一般的であるが、これも本実施の形態の構成及び効果に影響を与えるものではないため、特に図示しない。即ち、本実施の形態による構造及び製造方法においては、容量素子と、容量素子と略同層に位置する論理回路配線の構造及び形成方法に特徴を有するものであるため、論理回路及び記憶回路を構成する他の部分については、これらにより本実施の形態の構造及び効果が損なわれるものではなく、従って、通常用いられる半導体装置の構造及び製造方法を用いれば良い。
【００６１】
また、コンタクト層間絶縁層４、５ａ、５ｂ、５ｃのうち少なくとも１層は、上記低誘電率膜を用いてもよい。また、これらのコンタクト層間絶縁層は、異種の低誘電率膜を積層したものを用いてもよい。なお、段差埋設性に優れる低誘電率膜（例えば、プラズマ重合法を用い、表面反応により堆積される絶縁膜）を下層に堆積することにより、狭ピッチゲート間の埋設性を向上させ、半導体装置の信頼性を向上させることができる。
【００６２】
次いで、図４に示すように、コンタクト層間絶縁層５ｃ上にキャップ層６ａ及び層間絶縁層７ａを堆積する。次いで、通常の手法により、キャップ層６ａ及び層間絶縁層７ａ内に配線８ａを形成する。次いで、層間絶縁層７ａ及び配線８ａ上にキャップ層６ｂを堆積する。
【００６３】
次いで、図５に示すように、キャップ層６ａ上に層間絶縁層７ｂを堆積する。キャップ層６ｂは、層間絶縁層７ｂを反応性イオンエッチングする際、層間絶縁層７ｂに対する高い選択比を有するエッチングストッパとして機能する絶縁膜であることがより好ましいが、本実施の形態の構造上においては、必ずしも必要なものではない。層間絶縁層７ｂの材料は、層間絶縁層７ａと同一でもよいし、異なってもよい。層間絶縁層７ｂは、低誘電率膜であることが好ましい。本実施の形態では、同種の材料で構成されるとは、たとえば、すべての成分が同じ組成である態様、又は５０％以上の主成分が同じ組成である態様も含むものである（言い換えると、同じ作用効果が得られる場合には微量成分の組成成分の微差は許容されることを意味する。）。
【００６４】
続いて、層間絶縁層７ｂ上に、不図示のハードマスクを形成した後、さらに、不図示の下層レジスト（平坦膜）、低温酸化膜、反射防止膜ａ及びフォトレジストからなる多層レジスト層を形成する。所望の論理回路配線のビアパターンをフォトリソグラフィ法により転写して、開口部を形成する。
【００６５】
次いで、フォトレジストをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジストなどを一度アッシングして除去した後、層間絶縁層７ｂ上にハードマスクを残す。
【００６６】
次いで、ハードマスク上に、多層レジスト層を形成する。そして、このフォトレジスト２７ｂに、フォトリソグラフィ法により、所望の配線パターンの開口部を形成する。
【００６７】
次に、フォトレジストをマスクとして、反応性イオンエッチング等の方法により、配線の開口部を形成する。配線の開口部を形成した後、層間絶縁層７ｂに対するエッチングレートよりもキャップ層６ｂに対するエッチングレートが高いエッチング条件を用いて、層間絶縁層７ｂをエッチングし、論理回路の配線８ａとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部を形成した後、反応性イオンエッチングによりハードマスクを除去しても良い。
【００６８】
次いで、論理回路配線の開口部に、バリアメタル膜及び導電膜を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜が拡散しない構成であることが好ましい。導電膜は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。
【００６９】
次いで、ＣＭＰなどの方法により、余剰の導電膜、バリアメタル膜、ハードマスクを選択的に除去する。以上により、層間絶縁層７ｂ内に、ダマシン構造の配線８ｂを形成する。配線８ｂは、シングルダマシン構造又はデュアルダマシン構造のいずれでもよいが、低抵抗なデュアルダマシン構造を有することが好ましい。
【００７０】
次いで、少なくとも配線８ｂの上面を覆うようにキャップ層６ｃを堆積する。キャップ層６ｃは、キャップ層６ａ、６ｂと同様に、配線８ｂを構成する材料が拡散しないような絶縁膜であることが好ましく、例えば、シリコン、炭素、窒素等の元素を含む絶縁膜か、或いはそれらの積層構造体であっても良い。
【００７１】
次いで、図６に示すように、キャップ層６ｃ上にハードマスク７０を形成する。ハードマスク７０は、上部接続配線溝（プレート溝と呼称してもよい）を形成する領域に開口パターンを有する。ハードマスク７０の材料には、たとえば、シリコン酸化膜が使用できる。
【００７２】
次いで、図７に示すように、層間絶縁層７ｂを選択に除去することにより、上部接続配線溝（溝２８）を形成する。本実施の形態では、溝２８の下面下に、層間絶縁層７ｂの一部が残存してもよい。溝２８の深さは、適宜調節することが可能である。
【００７３】
次いで、図８に示すように、少なくとも溝２８の底面上に保護層７２を形成する。保護層７２は、溝２８の露出部を保護する。図８に示す保護層７２は、溝２８の底面上、側壁上、及びハードマスク７０の上面上に形成される。ここで、溝２８の底面の位置及び保護層７２の膜厚により、キャパシタ高さ、上部接続配線の上面の位置を制御することができる。保護層７２の膜厚は、特に限定されず、たとえば、２０ｎｍ以上、６０ｎｍ以下が好ましい。保護層７２の誘電率は、層間絶縁層７ｂの誘電率よりも高いことが必要である。保護層７２の材料としては、特に限定されず、たとえば、シリコン酸化膜などが使用できる。この場合、層間絶縁層７ｂは、シリコン酸化膜よりも誘電率が低い材料で構成される。
【００７４】
次いで、図９に示すように、溝２８の底面上に形成された保護層７２を部分的に除去する。本実施の形態では、保護層７２、層間絶縁層７ｂ、キャップ層６ｂ、層間絶縁層７ａ、キャップ層６を部分的に除去することにより、容量素子埋設用凹部（孔２３）を形成する。孔２３の底面には、容量コンタクト１３ａの上面が露出する。孔２３は、溝２８の底面上の保護層７２に形成される。孔２３及び溝２８の空間を合わせて凹部４０と呼称してもよい。
【００７５】
本実施の形態では、保護層７２及び層間絶縁層７ｂに凹部（孔２３）を形成する。孔２３を形成するためには、たとえば、ドライエッチングを使用できる。ドライエッチングの際、層間絶縁層７ｂの上面の露出部は、保護層７２で覆われている。保護層７２は、層間絶縁層７ｂと比較して誘電率の高い材料で構成されるので、機械強度が高い部材となる。このため、孔２３の開口部の上端部は、機械強度の高い保護層７２に形成される。したがって、孔２３同士の間や、製品間において、孔２３の開口形状のバラツキが低減されて、キャパシタ高さのバラツキが抑制される。したがって、キャパシタ特性のバラツキが抑制された半導体装置を実現することができる。
【００７６】
次に、図１０に示すように、孔２３の内部及び保護層７２の上面上に、下部電極１４を堆積する。下部電極１４を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、下部電極１４を堆積する前に、例えば、容量コンタクト１３ｃとの接触性を向上させるために、ＲＦスパッタリング等により表面をエッチングすることがあるが、これら前処理の有無により本発明の効果が損なわれるものではないため、詳細は記載しない。下部電極１４を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。なお、本実施の形態の製造方法によれば、下部電極１４としてＴｉＮ膜を用いて形成している。
【００７７】
また、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを実施する際に、層間絶縁層７ｂの上面の露出部は、保護層７２で覆われている。保護層７２は、層間絶縁層７ｂと比較して誘電率の高い材料で構成されるので、化学的に安定した部材となる。ゆえに、孔２３同士の間や、製品間において、孔２３の開口形状のバラツキが低減されて、キャパシタ高さのバラツキが抑制される。したがって、キャパシタ特性のバラツキが抑制された半導体装置を実現することができる。
以上のように、低誘電率膜である層間絶縁層を保護層で覆うことにより、容量素子形成プロセスによる低誘電率膜の劣化を抑制することができる。これにより、半導体装置の歩留まりを向上させることができる。
【００７８】
次に、図１１に示すように、例えば塗布法により、フォトレジスト２９を、下部電極１４が堆積されたシリンダー型容量の孔２３内に埋設する。フォトレジスト２９は、孔２３内部にのみ残存し、かつ、孔２３の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジスト２９に対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。
【００７９】
次に、図１２に示すように、下部電極１４を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上記図１２に示したように、孔２３にのみフォトレジスト２９を残存させた状態でエッチバックを行うことで、容量素子１９のように、２３の最上層に達しない高さの下部電極１４を形成することができる。
【００８０】
次に、図１３に示すように、下部電極１４の上に、容量絶縁膜１５を堆積する。すなわち、少なくとも孔２３上および保護層７２上を覆うように容量絶縁膜１５を形成する。容量絶縁膜１５を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良いが、容量素子の静電容量を向上させるために、数ｎｍの薄膜を均一性良く堆積することができるＡＬＤ法を用いて行うことが、より好ましい。容量絶縁膜１５としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等を用いても良い。なお本実施の形態の製造方法によれば、容量絶縁膜１５としてＺｒＯ２を用いて形成している。なお図示しないが、容量絶縁膜１５を堆積した後、結晶性を向上させるための焼結を行っても良い。
【００８１】
次に、図１４に示すように、容量絶縁膜１５の上に、上部電極１６を堆積する。すなわち、上部電極１６は、少なくとも孔２３上、配線溝２８上に形成される。このとき、半導体基板１の上部全面を上部電極１６で覆ってもよい。上部電極１６を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。上部電極１６を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、本実施の形態の製造方法によれば、上部電極１６として、ＴｉＮ膜を用いて形成している。以上により、容量素子１９が形成される。
【００８２】
次いで、図１５に示すように、溝２８の底部上に位置する保護層７２上に上部接続配線１８を形成する。この上部接続配線１８（電極プレートと呼称してもよい）は、孔２３の内部に位置する上部電極１６上、及び溝２８の底部上に位置する上部電極１６上に形成される。上部接続配線１８を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。上部接続配線１８の材料には、たとえば、Ｗ、ＴｉＮ、Ｃｕ、Ａｌを含む金属材料又はこれらの金属材料を主成分とする合金等の材料を用いることができる。
【００８３】
次いで、図１６に示すように、上部接続配線１８の上面上にキャップ層７４を形成する。キャップ層７４は、溝２８の底面上に位置する引出配線部１８ａ上、及び孔２３の内面に沿って位置する埋設電極１８ｂ上に形成される。
【００８４】
次いで、図１７に示すように、記憶回路領域上にレジスト７６を形成する。レジスト７６は、溝２８の底面上に位置するキャップ層７４の一部上、及び孔２３の内面に沿って位置するキャップ層７４上に形成される。レジスト７６は、レジスト７６の側壁と溝２８の側壁上に位置するキャップ層７４の側壁と間に、間隙（マージン）が形成されるように配置される。
【００８５】
次いで、図１８に示すように、論理回路領域上に、とくに、配線８ｂ上に形成されている容量絶縁膜１５、上部電極１６、上部接続配線１８、キャップ層７４を選択的に除去する。除去方法には、たとえば、ドライエッチング方法が使用できる。これにより、容量素子１９と配線８ｂとの間の保護層７２の一部がエッチングされることになる。凹部４２は、保護層７２がエッチングされることにより形成される。凹部４２の側壁には、例えば、容量絶縁膜１５、上部電極１６、上部接続配線１８、キャップ層７４の端部が露出する。これにより、上部接続配線１８は、溝２８の底面領域よりも小さく形成されることになる。また、保護層７２は、層間絶縁層７ｂの上及びハードマスク７０上に残存している。この後、レジスト７６を通常の手法により除去する。以上により、図１８の構造が得られる。本実施の形態では、たとえば、溝２８の溝深さ、キャップ層６ｃ及び保護層７２の膜厚などを制御することにより、上部接続配線１８の上面と配線８ｂの上面とを同一面とし、またはキャップ層７４の上面とキャップ層６ｃとの上面とを同一面とすることが可能となる。
【００８６】
次いで、図１９に示すように、少なくとも凹部４２上に犠牲膜７８を形成する。言い換えると、配線８ｂ上の容量絶縁膜１５などを除去する工程により発生した段差を犠牲膜７８で埋設する。犠牲膜７８は、キャップ層７４上及び保護層７２上に形成されている。また、犠牲膜７８は、孔２３の内部にも埋設される。犠牲膜７８の材料は、保護層７２と同種であることが好ましい。これにより、配線８ｂ上の保護層７２を除去しやすくなる。犠牲膜７８には、たとえば、シリコン酸化膜が使用できる。
【００８７】
次いで、図２０に示すように、犠牲膜７８を選択的に除去する。これにより、容量素子１９の上部と配線８ｂの上部とが平坦化される。本実施の形態では、容量素子１９上に位置するキャップ層７４の上面、保護層７８ａの上面、及びキャップ層６ｃの上面に同一面を形成することができる。このとき、犠牲膜７８の一部（埋込絶縁部材７８ｂ）は、孔２３の内部に残存する。また、犠牲膜７８の一部（保護層７８ａ）は、凹部４２の内部に残存する。以上により、上部接続配線１８形成する工程後、凹部（孔２３）内の上部電極配線（埋設電極１８ｂ）上に、キャップ層（キャップ層７４）及び絶縁部材（埋込絶縁部材７８ｂ）を形成することができる。
【００８８】
次いで、図２１に示すように、平坦化された面上にキャップ層８２を形成する。キャップ層８２は、キャップ層７４の上面上、保護層７８ａの上面上、及びキャップ層６ｃ上に亘って形成される。言い換えると、キャップ層８２は、容量素子１９の上部から配線８ｂの上部に亘って連続的に形成される。キャップ層８２は、保護層７２ａ及び保護層７８ａを保護する。ただし、保護層７２ａ及び保護層７８ａが吸湿耐性に優れた膜質であれば、キャップ層８２は形成されなくてもよい。
【００８９】
また、本実施の形態では、配線８ｂを形成した後に、容量素子１９を形成したが、この順番に限らず、容量素子１９を形成した後に、配線８ｂを形成してもよい。ここで、配線８ｂは、たとえば、容量素子１９と同一層に形成される配線のうち、最上層の配線を意味する。
【００９０】
次に、図２２に示すように、記憶回路を構成する容量素子１９及び容量素子１９の上部接続配線１８と同層に位置する配線８ｂの更に上層に、通常用いられる半導体装置の製造方法により、層間絶縁層７ｃ、固定電位を有する配線２０１、信号配線２０２、配線８ｃ、及びキャップ層６ｄを形成する。以上により、本実施の形態の半導体装置が得られる。
【００９１】
次に、第１の実施の形態の作用効果について説明する。
本実施の形態の半導体装置の保護層８０は、誘電率の高い材料で構成されており、機械強度に優れた部材となる。保護層８０が、容量素子埋設用凹部（孔２３）の上端部の周囲を保護する。言い換えると、孔２３の上端部を、機械強度の高い保護層に形成する。これにより、孔２３の開口部の上端部分のバラツキ（いわゆる、肩落ち）が抑制されるので、凹部同士や製品間においてキャパシタ高さのバラツキ抑制されることになる。したがって、キャパシタ特性のバラツキが抑制された半導体装置が実現される。
【００９２】
保護層の材料にはシリコン酸化膜を使用することにより、低誘電率膜を充分にプロセス劣化から保護することができる。これにより、論理回路部の配線の性能を劣化させることなく、配線層に容量素子を形成することが出来る。また、配線層に容量素子を形成することにより配線層と能動素子をつなぐバイパスコンタクトを縮小でき、バイパスコンタクト部の寄生容量および寄生抵抗を低減できる。その結果、半導体装置の動作時の遅延を低減し、半導体装置の処理速度の向上と消費電力の低減を実現することができる。また、本実施の形態の半導体装置と、ＳｉＯ２コンタクト層間膜を用いて形成されたＰｕｒｅ−Ｌｏｇｉｃチップとの設計パラメータの差異を低減することができる。また、保護膜の材料にシリコン酸化膜を用いることにより、従来設備の利用や開発の短縮を可能にし、半導体装置を低コストで形成することができる。
【００９３】
（第２の実施の形態）
次に、第２の実施の形態の半導体装置について、図面を用いて説明する。
図２３は、第２の実施の形態の半導体装置の構造を示す断面図である。
第２の本実施の形態は、孔２３の内部に埋込絶縁部材７８ｂが埋設されていない点が、第１の実施の形態と異なる。それ以外は、第１の実施の形態と同様である。
【００９４】
以下、詳細に説明する。
図２３に示す、埋設電極１８ｂは、下部電極１４、容量絶縁膜１５、及び上部電極１６が埋設されていない残りの凹部（孔２３）の空間のすべてに埋設されている。この埋設電極１８ｂは、孔２３の内部の上部電極１６上に位置する。埋設電極１８ｂは、引出配線部１８ａと同一工程で形成されており、一体化していることが好ましい。
【００９５】
上部接続配線１８の材料は、例えば、配線８ｃの配線材料と同種でも異種でもよい。上部接続配線１８の材料の一例には、Ｃｕ、又はＷがあげられる。たとえば、埋設性に優れたＷを使用することにより、半導体装置の歩留まりを高めることができる。また、エレクトロマイグレーション耐性に優れた金属材料（たとえば、Ｗなど）を使用することにより、容量素子の信頼性を高めることができる。
また、第２の実施の形態は、第１の実施の形態と同等の効果が得られる。
【００９６】
次に、第２の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図２４〜図２９は、第２の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図１４の構造を得る。次いで、下部電極１４、容量絶縁膜１５、及び上部電極１６が形成された残りの凹部（孔２３）内の空間すべてに上部接続配線用金属膜を埋設する。
【００９７】
次いで、図２４に示すように、上部接続配線用金属膜上に、キャップ層７４を形成する。
次いで、図２５に示すように、記憶回路領域のキャップ層７４の上面上にレジスト７６を選択的に形成する。これにより、論理回路領域内であって、配線上に形成されたキャップ層７４を露出する。
【００９８】
次いで、図２６に示すように、論理回路領域内のキャップ層７４とともに、上部接続配線用金属膜、上部電極１６、容量絶縁膜１５を選択的に除去する。これにより、記憶回路領域上に上部接続配線１８が残る。また、選択的に除去する手法には、たとえば、エッチングが使用できる。このエッチングにより、保護層７２の一部が除去される。保護層７２に凹部４２が形成される。言い換えると、容量素子１９と配線８ｂとの間に段差（凹部）が形成される。
【００９９】
次いで、図２７に示すように、凹部４２上に犠牲膜７８を形成する。引き続き、この犠牲膜７８を平坦化する。ここで、平坦化する手法としては、余剰の犠牲膜７８のすべてをＣＭＰ処理する第１手法、余剰の犠牲膜７８の一部をＣＭＰ処理し、残りの部分をドライエッチングする第２手法が挙げられる。第２実施の形態では、第１手法を採用する例を説明する。第１手法は工程を簡略化することができる。なお、後述の第３の実施の形態では、第２手法を採用する例を説明する。
【０１００】
また、犠牲膜７８は、保護層７２と同種の膜であることが好ましい。これにより、犠牲膜７８の平坦化工程は、犠牲膜７８とともに、論理回路領域に形成された保護層７２を同一工程で研削することが可能となる。また、ハードマスク７０は、犠牲膜７８と同種の膜であることがより好ましい。これにより、犠牲膜７８、保護層７２及び論理回路領域に形成されたハードマスク７０を同一工程で研削することが可能となる。以上により、平坦化工程を簡略化することが可能となる。
【０１０１】
また、犠牲膜７８を平坦化する前に、記憶回路領域内の上部接続配線１８上にキャップ層７４を形成しておいてもよいが、形成しなくてもよい。キャップ層７４には、犠牲膜７８よりもエッチングされにくい膜を使用することができる。犠牲膜７８の平坦化処理中において、キャップ層７４が、上部接続配線１８の上面を保護することができる。これにより、上部接続配線１８の高さのバラツキを抑制できる。ゆえに、上部接続配線１８の上面と論理回路を構成する配線の上面とが同一面となる構造を維持できる。このため、上部接続配線の上面においては、過剰なエッチングやエッチング不足が抑制される。また、上部接続配線と埋設電極とは同一の材料かつ一体に構成されている。このため、上部接続配線を形成する際、上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。したがって、埋設電極が過剰にエッチングされることが抑制されている。以上により、歩留まりに優れた半導体装置を実現することができる。
【０１０２】
次いで、図２８に示すように、犠牲膜７８を平坦化する。キャップ層７４の上面３１、保護層８０の上面３２、及びキャップ層６ｃの上面３４を同一面とすることができる。加えて、引出配線部１８ａの上面３０及び配線８ｂの上面を同一面としてもよいが、これらの上面の高さの差が３０ｎｍ以下であってもよい。これにより、前述のとおり、上部接続配線１８の上面においてのエッチング量の過不足の発生が抑制される。
【０１０３】
次いで、図２９に示すように、上面３１、３２、３４上にキャップ層８２を形成する。以後は、第１の実施の形態と同様の工程を実施することにより、第２の実施の形態の半導体装置が得られる。
【０１０４】
（第３の実施の形態）
次に、第３の実施の形態の半導体装置について、図面を用いて説明する。
図３０は、第３の実施の形態の半導体装置の構造を示す断面図である。
第３の実施の形態の半導体装置は、保護層８０の上面に凹部が形成されている点、キャップ層８２が形成されていない点を除いて、第１の実施の形態と同等である。
【０１０５】
保護層８０の上面の一部の高さは、キャップ層７４の上面又はキャップ層６ｃの上面よりも低い。すなわち、保護層８０の上面には、エッチングにより凹みが形成されている。この凹みに層間絶縁層７ｃが埋設されている。
【０１０６】
また、保護層８０の材料には、吸湿耐性に優れた膜質を有するシリコン酸化膜で構成される。このため、保護層８０上にキャップ層７４を形成することが不要となる。これにより、工程数を削減し、製造コストを低減することができる。
第３の実施の形態は、第１の実施の形態と同等の効果が得られる。
【０１０７】
次に、第３の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３１〜図３４は、第３の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第２の実施の形態と同様にして、図３１に示す構造を作製する。すなわち、凹部４２を犠牲膜７８で埋設する。次いで、犠牲膜７８を平坦化する。本実施の形態では、犠牲膜７８の平坦化は、前述の第２手法を採用する。以下、説明する。
【０１０８】
図３２に示すように、犠牲膜７８の一部を化学機械研磨（ＣＭＰ）処理により除去する。すなわち、犠牲膜７８を所定膜厚分が残存するようにＣＭＰ処理を終了する。この時点では、キャップ層６ｃ上に、犠牲膜７８若しくは保護層７２がある程度残存していることになる。
【０１０９】
引き続いて、図３３に示すように、残りの犠牲膜７８及び余分な保護層７２をドライエッチングにより除去する。このエッチングにより、保護層８０の上面３２には凹みが形成されることになる。凹みの深さは３０ｎｍ以下が好ましい。凹部の深さは、最大深さ又は平均深さのいずれでもよい。
【０１１０】
以上により、ＣＭＰ終了時点において、キャップ層６ｃ上に犠牲膜７８又は保護層７２が確実に残存する。このため、ＣＭＰ処理時にキャップ層６ｃが除去されて、層間絶縁層７ｂ中に水などが浸入することを抑制できる。この水の浸入は、キャップ層６ｃの膜厚が非常に薄いときに発生しやすい。本実施の形態では、このような水の浸入により、半導体装置の信頼性が劣化することを抑制できる。
【０１１１】
次いで、図３４に示すように、保護層８０の上面上に層間絶縁層７ｃを形成する。以後の工程は、第２の実施の形態と同様にする。以上により、第３の実施の形態の半導体装置が得られる。
【０１１２】
（第４の実施の形態）
次に、第４の実施の形態の半導体装置について、図面を用いて説明する。
図３５は、第４の実施の形態の半導体装置の構造を示す断面図である。図３６は、第４の実施の形態の半導体装置の製造方法を示す工程図である。
第４の実施の形態の半導体装置は、保護層８０と層間絶縁層７ｃとの間に、キャップ層８２に形成されている点が異なる以外、第３の実施の形態と同等である。
保護層８０の上面３２には凹みが形成される。キャップ層８２は、キャップ層７４の上面３１上、保護層８０の上面３２上、およびキャップ層６ｃの上面３４上に亘って形成される。
第４の実施の形態は、第３の実施の形態と同等の効果を奏する。
【０１１３】
（第５の実施の形態）
次に、第５の実施の形態の半導体装置について、図面を用いて説明する。
図３７は、第５の実施の形態の半導体装置の構造を示す断面図である。
第５の実施の形態は、接続コンタクト１３が２段コンタクトである点を除いて、第１の実施の形態と同等である。
接続コンタクト１３は、接続コンタクト１３ｄ及び接続コンタクト１３ｂを有する。接続コンタクト１３ｄは、接続コンタクト１３ｂと膜厚方向に連続して接続する。各コンタクトのアスペクト比が低減されるので、半導体装置の製造安定性が高まる。また、接続コンタクト１３の長さが短くできるので、接続コンタクト１３のコンタクト抵抗を低減できる。従って、半導体装置の動作速度を向上させることが可能となる。
また、第５の実施の形態は、第１の実施の形態と同等の効果を奏する。
【０１１４】
（第６の実施の形態）
次に、第６の実施の形態の半導体装置について、図面を用いて説明する。
図３８は、第６の実施の形態の半導体装置の構造を示す断面図である。
第６の実施の形態は、最下層の配線層の配線８ａ（第１配線）がダマシン構造を有する点を除いて、第１の実施の形態と同等である。
配線８ａは、接続コンタクト１３ｄと、シングルダマシン構造又はデュアルダマシン構造を構成し、好ましくはデュアルダマシン構造を構成する。配線８ａは、層間絶縁層７ａに埋設される。接続コンタクト１３ｄは、コンタクト層間絶縁層５ｃに埋設される。これらの層間絶縁層７ａ及びコンタクト層間絶縁層５ｃは、低誘電率膜であることが好ましい。配線８ａがデュアルダマシン構造を有することにより、半導体装置の動作速度を向上させることが可能となる。また、接続コンタクト１３ｄは、接続コンタクト１３ｂと別のコンタクトとなる。また、接続コンタクト１３ｄの材料には、Ｃｕを含む金属が使用できる。Ｃｕは、Ｗよりも低抵抗な材料である。
以上により、アスペクト比が小さくなるとともに、コンタクト抵抗が低減される。したがって、第１の実施の形態と比較して大幅に、半導体装置の製造安定性が向上するとともに、半導体装置の動作速度を高めることが可能となる。
【０１１５】
また、容量素子１９は、複数の配線層に亘って形成される。容量素子１９と同一層に形成される配線のすべてをデュアルダマシン構造とすることができる。また、容量素子１９と同一層に形成される絶縁層に低誘電率膜を使用することができる。以上により、半導体装置の動作速度を一層増大させることが可能となる。
【０１１６】
また、第６の実施の形態は、第１の実施の形態と同様の効果を奏する。第６の実施の形態は、第１の実施の形態よりも大幅に寄生容量および寄生抵抗を低減できる。更には、ピュアロジックチップの設計パラメータと混載ＤＲＡＭのＬｏｇｉｃ部分の設計パラメータの差異を小さくすることができる。このため、ピュアロジック品で設計されたＩＰを混載ＤＲＡＭで利用する際の再設計にかかる工数を削減することができる。また、ビット線層をＬｏｗ−ｋ化することで、ビット線寄生容量が小さくなり、ＤＲＡＭ読み出し時の信号電圧マージンを広げることで、動作の信頼性を向上させるという効果もある。
【０１１７】
次に、第６の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３９〜図４５は、第６の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図３９に示す構造を作製する。
【０１１８】
次いで、図４０に示すように、キャップ層６上にコンタクト層間絶縁層５ｃ、キャップ層６ａ、層間絶縁層７ａ及びハードマスク２１ａを堆積する。次いで、ハードマスク２１ａ上に下層レジスト２４ａ（平坦膜）、低温酸化膜２５ａ、反射防止膜２６ａ及びフォトレジスト２７ａからなる多層レジスト層を形成する。フォトレジスト２７ａを例えば塗布法等の方法により形成し、所望の論理回路のビアパターンをフォトリソグラフィ法により転写して、開口部３３を形成する。
【０１１９】
次いで、図４１に示すように、フォトレジスト２７ａをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部３５を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジスト２７ａなどを一度アッシングして除去した後、層間絶縁層７ａ上にハードマスク２１ａを残す。
【０１２０】
次いで、図４２に示すように、ハードマスク２１ａ上に、下層レジスト２４ｂ（平坦膜）、低温酸化膜２５ｂ、反射防止膜２６ｂ及びフォトレジスト２７ｂからなる多層レジスト層を形成する。そして、このフォトレジスト２７ｂに、フォトリソグラフィ法により、所望の回路パターンの開口部３６を形成する。
【０１２１】
次に、図４３に示すように、フォトレジスト２７ａをマスクとして、反応性イオンエッチング等の方法により、配線の開口部３７を形成する。配線の開口部３７を形成した後、層間絶縁層７ａに対するエッチングレートよりもキャップ層６ａに対するエッチングレートが高いエッチング条件を用いて、キャップ層６ａをエッチングし、論理回路の接続コンタクト１３ｂとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部３７を形成した後、反応性イオンエッチングによりハードマスク２１ａを除去しても良い。
【０１２２】
次いで、図４４に示すように、論理回路配線の開口部３７に、バリアメタル膜（不図示）及び導電膜３８を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜３８が拡散しない構成であることが好ましい。導電膜３８は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。
【０１２３】
次いで、図４５に示すように、ＣＭＰ法などの方法により、導電膜３８、バリアメタル膜、ハードマスク２１ａを除去し、論理回路を構成する配線８ａ及び接続コンタクト１３ｄを形成する。次いで、配線８ａ上にキャップ層６ｂを形成する。この後、第１の実施の形態と同様の工程を行う。以上により、第６の実施の形態の半導体装置が得られる。
【０１２４】
（第７の実施の形態）
次に、第７の実施の形態の半導体装置について、図面を用いて説明する。
図４６は、第７の実施の形態の半導体装置の構造を示す断面図である。
第７の実施の形態は、下部電極１４と層間絶縁層との間に設けられた側壁保護膜５０を除いて第６の実施の形態と同様である。本実施の形態において、コンタクト層間絶縁層５ｃ、層間絶縁層７ａ、及び層間絶縁層７ｂ（容量素子１９が形成されている層間絶縁層）のすべては、低誘電率膜であることが好ましい。
【０１２５】
側壁保護膜５０は、孔２３の側壁上に形成される。側壁保護膜５０は、容量素子同士の間の層間絶縁層に下部電極１４が接触しないように、下部電極１４の側壁すべてを覆うことが好ましい。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁層７ａ、７ｂの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に、側壁保護膜５０を形成することにより、これらの間の領域における層間絶縁層７ａ、７ｂ内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９との下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。
【０１２６】
側壁保護膜５０は、例えば、国際公開第２００４／１０７４３４号パンフレットにおいて、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜（ＳｉＮ）、シリコン炭化物（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭化物（ＳｉＯＣ）を側壁保護膜５０として用いても良い。本実施の形態においては、側壁保護膜５０（堆積層）は、隣接する絶縁層（層間絶縁層７ａ、７ｂ）よりも密度を高くすることができる。また、側壁保護膜５０の材料には、保護層８０と同種の材料が使用されてもよい。これにより、側壁保護膜５０と保護層８０との密着性が向上し、製造安定性が高まる。
また、第７の実施の形態は、第６の実施の形態と同様の効果を奏する。
【０１２７】
次に、第７の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図４７〜図４８は、第７の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図９に示す構造を得る。ただし、第６の実施の形態を参考にして、配線８ａはデュアルダマシン構造を有する。
次いで、図４７に示すように、少なくとも孔２３の側壁上に側壁保護膜５０を形成する。側壁保護膜５０は、孔２３の底面上、溝２８の底面上に位置する保護層７２の上面上にも形成される。側壁保護膜５０の形成方法には、例えば、ＡＬＤ法やＣＶＤ法などが使用できる。
【０１２８】
側壁保護膜５０（堆積層）は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン炭化物（ＳｉＣ）、シリコン窒化膜（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）のような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁層７ａ、７ｂの側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。
【０１２９】
次いで、図４８に示すように、例えば、反応性イオンエッチングや、ＲＦスパッタリング等の方法により、少なくとも開口部２３の底面における側壁保護膜５０をエッチバックする。すなわち、異方性の高い全面エッチバックにより、側壁に形成された側壁保護膜５０以外を除去することができる。側壁保護膜５０は、特に連続した空孔から構成される多孔質絶縁膜を層間絶縁層に用いた場合に対して特に有効である。一般に、連続した空孔から構成される多孔質絶縁膜は、膜中に存在する低温熱分解性の有機物を、基板加熱しながら紫外線照射等を行って該有機物を分解させて空隙を形成させる。低温熱分解性の有機物の混入は、低温熱分解性の有機物ガスと層間絶縁層の原料ガスとの混合ガスを用いて層間絶縁層を成長させてもよいし、層間絶縁層原料の分子に低温熱分解性の有機物を化学結合させたものを用いてもよい。少なくとも、層間絶縁層の成長工程後に、基板加熱しながら紫外線照射等を行って該有機物を分解させる工程により形成される多孔質絶縁膜を用いることができる。
この後は、第１の実施の形態と同様にして、第７の実施の形態の半導体装置が得られる。
【０１３０】
（第８の実施の形態）
次に、第８の実施の形態の半導体装置について、図面を用いて説明する。
図４９は、第８の実施の形態の半導体装置の構造を示す断面図である。
第８の実施の形態は、保護層８０が層間絶縁層７ｂの側壁上のすべてに亘って形成されている点を除いて、第７の実施の形態と同様である。
保護層８０は、キャップ層６ｂに接する。言い換えると、容量素子１９の周囲の層間絶縁層７ｂのすべては、保護層８０に置き換えられている。この層間絶縁層７ｂは、保護層８０や上部接続配線１８と同一層に位置する。保護層７２ｂは、層間絶縁層７ｂの膜厚と同等の膜厚を有する。保護層７２ｂは、容量素子１９同士の間隙部のうち最上層のすべてに形成されている。最上層は、容量素子１９が埋設された多層配線層のうち最上配線層を構成する層間絶縁層に相当する。保護層７８ａ及び保護層７２ｂは、同一層の層間絶縁層７ｂよりも厚い膜厚を有してもよい。
【０１３１】
以上のように、保護層８０は、１つの絶縁層（層間絶縁層７ｂ）の側壁上のすべてに亘って配置される。当該絶縁層は、上部接続配線１８と同一層に位置しており、論理回路領域に位置する多層配線層のうち１つの配線層を構成している。この保護層８０の下面は、層間絶縁層７ｂが存在せずに、キャップ層６ｂの上面と接する。すなわち、保護層８０とキャップ層６ｂとの間に、エッチングされた層間絶縁層７ｂが存在しないので、製品間において保護層８０の膜厚のバラツキを抑制することができる。すなわち、エッチングを層間絶縁層７ｂの途中で終了せずに、キャップ層６ｂまで行うことができる。これにより、層間絶縁層７ｂの残存膜厚の制御が不要となる。これにより、保護層８０に形成される孔２３の高さのバラツキも抑制できるので、容量キャパシタのバラツキを低減することが可能となる。
第８の実施の形態は、第７の実施の形態と同様の効果を奏する。
【０１３２】
次に、第８の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図５０〜図５２は、第８の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第１の実施の形態と同様にして、図６に示す構造を得る。ただし、第６の実施の形態を参考にして、配線８ａはデュアルダマシン構造を有する。
次いで、図５０に示すように、記憶回路領域に位置する層間絶縁層７ｂを完全に除去する。これにより、溝２８の底面には、キャップ層６ｂの上面が露出する。
次いで、図５１に示すように、溝２８に保護層７２を形成する。保護層７２は、キャップ層６ｂ上に形成される。また保護層７２は、層間絶縁層７ｂの側壁のすべてに亘って形成される。
次いで、図５２に示すように、キャップ層６ｂ上に位置する保護層７２に孔２３を選択的に形成する。この後は、第７の実施の形態と同様にして、第８の実施の形態の半導体装置が得られる。
【０１３３】
次に、本実施の形態の半導体装置の効果を比較例と比較して説明する。図５３（ａ）は、第１の形態の半導体装置の構成を示す。一方、図５３（ｂ）は、比較例の半導体装置の構成を示す。比較例は、第１の実施の形態とは、記憶回路２００及びコンタクト層間絶縁層５ａ及びコンタクト層間絶縁層５ｂが存在しない点で相違する。すなわち、比較例は、第１の実施の形態に相当するピュアロジック回路のみを有する。第１の実施の形態を比較例と比べることにより、容量素子の混載による回路の遅延などの影響を算出することが可能となる。
【０１３４】
図５４は、遅延増加率の算出方法を説明する図である。１０段のインバータにパルス波形を入力し、１段当たりの遅延時間を計算する。図５４のように配線負荷はｅＤＲＡＭ無しでも付加される。このため、図示された式を用いて、遅延増加率を求める。
【０１３５】
寄生容量増加量を容量シミュレータで見積り、回路シミュレータで遅延を計算する。図５５（ａ）は、２８ｎｍノードで計算した寄生容量増加率を説明する図である。図５５（ａ）で得られた結果から、遅延増加率を計算した結果が図５５（ｂ）である。図５５（ｂ）は、コンタクト高さを２倍以下とすることにより、遅延増加を約５％に抑制でき、コンタクト高さを３倍以下とすることにより、遅延増加を約１０％に抑制できることを示している。
【０１３６】
図５６は、コンタクト抵抗を説明する図である。４０ｎｍノードで測定する。シリンダ（容量素子埋設用凹部）を配線層に形成することにより、バイパスコンタクトが短縮する。その結果、第１の実施の形態のコンタクト抵抗が低減する。図５６は、その一例を示す。
【０１３７】
図５７は、ＭＩＭキャパシタの寿命を説明する図である。第１の実施の形態のＭＩＭの寿命として、約２Ｖの使用環境で、１０年間故障しないことが示されている。
【０１３８】
図５８は、トランジスタ特性を説明する図である。４０ｎｍノードで測定する。第１の実施の形態を適用しても、比較例のロジック回路（ｗ／ｏＤＲＡＭ）と同等で、トランジスタ特性に影響は出ないことが示されている。
【０１３９】
図５９は、遅延増加率を説明する図である。４０ｎｍノードで測定する。第１の実施の形態の遅延増加率は、約５％であることが示されている。比較例が基準である。
【０１４０】
図６０は、トランジスタ特性を説明する図である。４０ｎｍノードで測定する。回路検証によりｍｓｅｃオーダーでのＤＲＡＭ動作が可能である。
【０１４１】
以下、本実施の形態の半導体装置の変形例について説明する。
図６１〜図７３は、本実施の形態の半導体装置の変形例の構造を示す断面図である。
変形例の半導体装置は、容量素子１９が埋設された凹部の上端部の周囲に形成された保護層を有する。
以下、各変形例について説明する。
【０１４２】
（変形例１）
図６１は、変形例１の半導体装置の構成を示す。
変形例１の半導体装置において、上部接続配線１８の上面３０とキャップ層６ｃの上面３４とが、同一面を構成している。キャップ層６ｃ（第２キャップ層）は、配線８ｂの上面に接するように設けられる。当該配線８ｂは、論理回路領域に位置しており、容量素子１９が埋め込まれている多層配線層のうち最上層に設けられた配線層を構成する。上部接続配線１８上にはキャップ層は形成されない。また、保護層８０は、上部接続配線１８の周囲及び、容量素子１９の上端部の周囲に形成される。保護層８０の上面は、上部接続配線１８の上面３０と同一面を構成してもよい。
【０１４３】
変形例１において、記憶回路２００領域に形成された上部接続配線１８の上面３０と、論理回路領域に形成されており、配線８ｂの上面に接するように設けられたキャップ層６ｃの上面３４とが同一面を構成している。このように同一面としているので、例えば特許文献１に記載の従来技術と比較して、凹部４０の高さをキャップ層厚分高くできる。このため、凹部４０内に埋め込まれた容量素子１９の高さを一層高くすることができる。これにより、本実施の形態によれば、従来よりも容量素子１９の容量を増大させることを実現することができる。
また、変形例１は、第１の実施の形態と同様の効果を奏する。
【０１４４】
論理回路１００は、能動素子３ｂ、セルコンタクト１０ｃ、接続コンタクト１３、配線８ａを有する。セルコンタクト１０ｃ及び接続コンタクト１３は、能動素子３ｂと配線８ａとを電気的に接続する。すなわち、最下層の配線８ａは、トランジスタと２段コンタクトにより接続する。３段コンタクトの実施の形態と比較して、コンタクト層を１層削減できる。このため、本変形例は、高速動作に優れる。
【０１４５】
変形例１の製造方法は、次の上部接続配線を形成する工程を含む。まず、下部電極、容量絶縁膜、前記上部電極が形成された残りの凹部（容量素子埋設用凹部）内の空間すべてに上部接続配線用金属膜を埋設する。次いで、上部接続配線用金属膜を研削する。これにより、上部接続配線１８が形成される。本変形例では、容量素子埋設用凹部（孔２３）の上端部の周囲が保護層８０で保護される。この保護層８０は、機械強度にすぐれる。このため、上部接続配線用金属膜がディッシングされることが抑制される。これにより、製品間において、デバイス特性のバラツキを抑制することができる。
【０１４６】
本発明者らの検討により、上部接続配線用金属膜は複数の容量素子埋設用凹部に亘って形成されるため、その上面は大面積となりディッシングを受けやすいことが見出された。このディッシングの原因は、容量素子埋設用凹部の周囲の機械的強度が脆弱であると発生しやすい。そこで、前述のとおり、容量素子埋設用凹部の周囲を機械強度の強い保護層で保護することにより、ディッシングの発生を抑制することができる。
【０１４７】
また、図６２、及び図６３に示すように、変形例１の半導体装置は、容量素子１９の外壁上に位置する側壁保護膜５０、５０ａ、５０ｂをさらに備える。
【０１４８】
側壁保護膜５０ａ、５０ｂは、少なくとも下部電極１４と接する層間絶縁層７ａ、７ｂの表層に形成されている。こうした側壁保護膜５０ａ、５０ｂとしては、例えば、国際公開第２００７／１３２８７９号パンフレットに開示されているように、層間絶縁層７ａ、７ｂの表層を改質し、層間絶縁層７ａ、７ｂの内部よりも単位堆積あたりの炭素量を少なくし、酸素原子数を多くした改質層を形成しても良いし、特開２００９−１２３８８６号公報に開示されているように、水素プラズマによる改質層を形成しても良い。更には、国際公開第０３／０８３９３５号パンフレットに開示されているような、窒素原子と弗素原子を含むような改質層を形成してもよい。側壁保護膜５０ａ、５０ｂが弗素原子を含むことにより、後に形成される下部電極１４と化合物を形成してしまうと、下部電極１４の導電性が損なわれてしまうが、本実施の形態によれば、側壁保護膜５０ａ、５０ｂが有する弗素原子は、窒素原子との強固な結合を有しているため、下部電極１４と側壁保護膜５０ａ、５０ｂが化合物を形成し、下部電極１４の導電性が失われてしまうといった問題はおこらない。
【０１４９】
変形例１において、孔２３及び配線溝２８を形成した後、側壁保護膜５０ａ、５０ｂとなる改質層を形成する。こうした改質層は、層間絶縁層７ａ、７ｂの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁層７ａ、７ｂの表層を改質させることにより、側壁保護膜５０ａ、５０ｂを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁層７ａ、７ｂの表層を改質し、側壁保護膜５０ａ、５０ｂを形成する。
【０１５０】
（変形例２）
図６４は、変形例２の半導体装置の構成を示す。
上部接続配線１８の上面は、配線８ｂの上面と同一面を構成してもよい。また、保護層８０の上面は、キャップ層６ｃと同一面を構成してもよい。
【０１５１】
第１能動素子（能動素子３ａ）は、基板（半導体基板１）上に位置する。容量コンタクト１３ａは、能動素子３ａと容量素子１９とを電気的に接続する。接続コンタクト１３は、論理回路領域に形成されており、能動素子３ｂと第１配線（配線８ａ）とを電気的に接続する。第１配線（配線８ａ）は、容量素子１９が埋め込まれた配線層のうち最下層の配線層（層間絶縁層７ａ）に位置する。接続コンタクト１３は、容量コンタクト１３ａと同一層に位置する。第１配線（配線８ａ）と接続コンタクト１３ａとは、デュアルダマシン構造を有している。
【０１５２】
コンタクト絶縁層（コンタクト層間絶縁層５ａ、５ｂ）には、第１コンタクト（接続コンタクト１３）が埋設される。このコンタクト絶縁層は、シリコン酸化膜より低い誘電率を有することが好ましい。また、接続コンタクト１３は、配線８ａと一体かつ同種の金属材料（例えば、Ｃｕを含む又はＣｕを主成分として含む金属材料）で構成されていることが好ましい。
【０１５３】
また、図６５、及び図６６に示すように、変形例２の半導体装置は、容量素子１９の外壁上に位置する側壁保護膜５０、５０ａ、５０ｂをさらに備える。
変形例２は、変形例１と同様の効果を奏する。
【０１５４】
（変形例３）
図６７〜図６９は、変形例３の半導体装置の構成を示す。
図６７及び図６９に示すように、上部接続配線１８の上面と、上部接続配線１８と同じ配線層に形成された論理回路を構成する配線８ｃの上面との高さの差が、３０ｎｍ以下であることが好ましい。また、図６８に示すように、上部接続配線１８の上面と、上部接続配線１８と同じ配線層に形成された論理回路を構成する配線８ｃの上面とが、同一面を構成することが好ましい。変形列３において、容量素子１９は、３つの配線層に亘って形成される。例えば、容量素子１９の上層には、固定電位を有する配線２０１ａ〜２０１ｃ、信号配線２０２ａ、２０２ｂ、２０２ｚが形成されている。
変形例３は、変形例１と同様の効果を奏する。
【０１５５】
（変形例４）
図７０は、変形例４の半導体装置の構成を示す。
図７０において、４０１はシリコン基板、４０２は素子分離膜、４０３はゲート絶縁膜、４０６は、ソールドレイン領域、４０７はシリサイド層、４０８は下部層間絶縁膜、４０９はコンタクト、４１０はビット線、４１１は下部層間絶縁膜、４１２ａは容量コンタクト、４１２ｂはロジックコンタクト、４１３はキャップ層、４１４は上部層間絶縁膜、４１６は下部電極、４２３は容量絶縁膜、４２４は上部電極、４２４ａは上部容量配線、４２４ｂはロジックコンタクト、４００は保護膜を示す。
【０１５６】
変形例４において、容量素子は、ロジックコンタクト４１２ｂ又はロジック配線(図示せず)と同層に位置している。容量素子の上端部の周囲には、保護層４００が形成されている。保護層４００は、容量素子の少なくとも上端部に形成されていればよく、容量素子の側壁の全体に形成されていてもよい。保護層４００は、上部層間絶縁膜４１４よりも誘電率が高い材料で構成されている。上部層間絶縁膜４１４は、Ｌｏｗ−ｋ膜以外の材料でもよい。なお、容量素子の下層に位置する下部層間絶縁膜４０８，４１１には、コンタクトが一段形成されている。一段とは、同一工程で、シームレスに形成されたことを意味する。また、容量素子埋設用凹部の内部に、上部容量配線４２４ａがすべて埋設されている。
変形例４は、変形例１と同様の効果を奏する。
【０１５７】
（変形例５）
図７１は、変形例５の半導体装置の構成を示す。
図７１において、７０１は半導体基板、７０２は素子分離層、７０３は活性領域、７０４はゲート電極、７０５はソースドレイン領域、７０７はビット線、７０６，７０８，７８０は層間絶縁膜、７０９は下部電極コンタクトプラグ、７１０，７１３，７２０はキャップ膜、７３０は第１の絶縁膜、７３５は第２の絶縁膜、７１４は第３の絶縁膜、７４５は第４の絶縁膜、７３６は第２の層間絶縁膜、７４４は容量素子、７３８は下部電極、７３９は容量絶縁膜、７４０上部電極、７４１は上部接続配線、７４２は銅膜、７３３は下層コンタクト、７３２はバリア膜、７１２は銅膜、７１１はバリア膜、７２０は第１配線層、７１５はバリア膜、７１６は銅膜、７１７は第２配線層、７００は保護層を示す。
【０１５８】
変形例５において、容量素子７４４は、第２の層間絶縁膜７３６の内部に埋設されている。容量素子７４４の中間の同層には、第１配線層７２９が形成されている。第１配線層７２９は、論理回路の多層配線層の最下層に位置する。容量素子７４４の上部の同層には、第２配線層７１７のビア部が形成されており、容量素子７４４の下部の同層には、下層コンタクト７３３の一部が形成されている。下層コンタクト７３３は、シームレスの一段コンタクトである。下層コンタクト７３３の下部の同層には、容量素子７４４の下部に接続する下部電極コンタクトプラグ７０９が形成されている。容量素子７４４の上端部の周囲には、保護７００が形成されている。７００は、上部電極７３９の側縁部とともに、上部接続配線７４１の側縁部を覆う。保護層７００の膜厚は、第２配線７１７のビア部の高さよりも低くてもよいが、ビア部の高さと同程度でもよい。また、保護層７００は、第３の絶縁層７１４のみならず、第２の絶縁層７３５に亘って形成されて入れてもよい。保護層７００は、第２の絶縁膜７３５、及び第３の絶縁膜７１４よりも誘電率が高い材料で構成されている。第２の絶縁膜７３５、及び第３の絶縁膜７１４は、たとえば、Ｌｏｗ−ｋ膜である。なお、上部接続配線７４１は銅金属で構成される。
変形例５は、変形例１と同様の効果を奏する。
【０１５９】
（変形例６）
図７２は、変形例６の半導体装置の構成を示す。
図７２において、８０１は半導体基板、８０２は半導体チップ、８０３はｐ形ウェル、８０６はｎ形ウェル、８０７はディープウェル、８０８は分離領域、８０９は浅溝、８１０はシリコン酸化膜、８１１はゲート絶縁膜、８１１ａはゲート電極、８１１ｂは多結晶シリコン膜、８１１ｃは窒化チタン膜、８１２は不純物半導体領域、８１３はタングステン膜、８１４はキャップ絶縁膜、８１５は拡散層、８１５ａは不純物半導体領域、８１５ｂは低濃度不純物領域、８１６はサイドウォールスペーサ、８１７は層間絶縁膜、８１７ｄはＴＥＯＳ酸化膜、８１８は第１層配線、８１８ｂは窒化チタン膜、８１９はタングステン膜、８１９ｂはプラグ、８２０はコバルトシリサイド膜、８２１は接続孔、８２２はプラグ、８２２ａは窒化チタン膜、８２２ｂはタングステン膜、８２３は層間絶縁膜、８２３ｂはシリコン窒化膜、８２４は絶縁膜、８２５はプラグ、８２６はプラグ、８２７は下部電極、８２８は容量絶縁膜、８２９はプレート電極、８３０は絶縁膜、８３１は配線溝、８３２ａは第２層配線、８３２ａは第１導電層、８３２ｂは第２導電層、８３３は接続孔、８３４は接続部、８３４ａは第１導電層、８３４ｂは第２導電層、８３５はシリコン窒化膜、８３６は層間絶縁膜、８３７は配線溝、８３８は接続孔、８３９は第３層配線、８３９ａは第１導電層、８３９ｂは第２導電層、８４０は接続部、８４０ａは第１導電層、８４０ｂは第２導電層、８４１はシリコン窒化膜、８４２は層間絶縁膜、８４３は第４層配線、８４４はシリコン窒化膜、８４５は絶縁膜、８４６は絶縁膜、ＢＬはデコーダ部、Ｃは容量素、Ｑｎはメインワード線、Ｑｎ２はｎチャネルＭＩＳＦＥＴ、ＱｐはｎチャネルＭＩＳＦＥＴ、ＱｓはｐチャネルＭＩＳＦＥＴ、８００は保護層を示す。
【０１６０】
変形例６において、容量素子Ｃは、層間絶縁膜（絶縁膜８２４，８３０）内に埋設されている。容量素子Ｃの同層には、第２層配線８３２ａの一部と接続部８３４の一部とが形成される。第２層配線８３２ａの上端部は、容量素子の上端部よりも高い位置に形成される。接続部８３４は第１配線８１８に接続する。第１配線８１８は容量素Ｃの下地層である層間絶縁層８２３に埋設されている。第１配線８１８の同層には、容量素子Ｃの下部に接続するプラグ８２６が位置している。すなわち、容量素子Ｃと、トランジスタとの間に一層の配線層が形成されている。容量素子Ｃのプレート電極８２９（上部電極）は、容量素子埋設用凹部の外側に延在していて、絶縁膜８２４の上面に形成されている。容量素子Ｃの上端部の周囲には、保護層８００が形成されている。保護層８００は、断面視において、プレート電極８２９の端部よりも外側に位置している。本変形例では、保護層８００は、容量素子Ｃ同士の間には形成されていなくても良い。保護層８００は、絶縁膜８２４よりも誘電率が高い材料で構成されている。
変形例６は、変形例１と同様の効果を奏する。
【０１６１】
（変形例７）
図７３は、変形例７の半導体装置の構成を示す。
図７３において、９０１は半導体装置、９０２はメモリセル部、９０３は周辺回路部、９０４は論理回路、９０５は半導体メモリ、９０６は駆動回路、９０７はビット線コンタクト、９０８は記憶ノードコンタクト、９０９，９１３Ａ，９１３Ｂは拡散層、９１０は半導体基板、９１１はウェル領域、９１２は素子分離層、９１３はソースドレイン領域、９１４はゲート電極、９１５，９１８，９３８は絶縁膜、９１６，９２１，９２７，９３５は、層間絶縁層、９１７はコンタクト層、９１９はビット線（ＢＬ）、９２０，９２２，９３４，９３７は絶縁膜（窒化膜）、９２４は記憶ノード電極（下部電極）、９２５は誘電体膜、９２６はプレート電極（上部電極）、９２８は第１のコンタクト層、９２９は第１の金属配線層、９３０，９３６は平坦化絶縁層、９３１は第２のコンタクト層、９３２は第２の金属配線層、９３３はコンタクトホール、ＷＬはワード線、ＢＬはビット線、Ｃは容量素子、９００は保護層を示す。
【０１６２】
変形例７において、容量素子Ｃは、層間絶縁膜９２７に埋設されている。層間絶縁膜９２７の中間には、論理回路の最下層配線（第１の金属配線層９２９）が形成されている。第１の金属配線層９２９の上には、第２のコンタクト層９３１が接続しており、下には第１のコンタクト層９２８が接続されている。すなわち、容量素子Ｃの中間の同層には、第１の金属配線層９２９が位置している。容量素子Ｃの上部の同層には、第２のコンタクト層９３１が位置しており、容量素子Ｃの下部の同層には、第１のコンタクト層９２８が位置している。容量素子Ｃの上端部の周囲には、保護層９００が形成されている。本実施の形態では、保護層９００の端部は、断面視において、プレート電極９２６の端部よりも外側に位置している。保護層９００は、層間絶縁膜９２７よりも誘電率が高い材料で構成されている。
変形例７は、変形例１と同様の効果を奏する。
【０１６３】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１６４】
１ 半導体基板
２ 素子分離膜
３ａ、３ｂ 能動素子
４ コンタクト層間絶縁層
５ａ、５ｂ、５ｃ コンタクト層間絶縁層
６、６ａ、６ｂ、６ｃ、６ｄ キャップ層
７ａ、７ｂ、７ｃ、７ｄ 層間絶縁層
８ａ、８ｂ、８ｃ、８ｄ 配線
１０ａ、１０ｂ、１０ｃ セルコンタクト
１１ ビットコンタクト
１２ ビット線
１３、１３ｂ、１３ｃ、１３ｄ 接続コンタクト
１３ａ 容量コンタクト
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１８ 上部接続配線
１８ａ 引出配線部
１８ｂ 埋設電極
１９ 容量素子
２０ 拡散層
２１ シリサイド
２１ａ、２１ｃ ハードマスク
２２ フォトレジスト
２３ 孔
２４ａ、２４ｂ、２４ｃ 下層レジスト
２５ａ、２５ｂ、２５ｃ 低温酸化膜
２６ａ、２６ｂ、２６ｃ 反射防止膜
２７ａ、２７ｂ、２７ｃ フォトレジスト
２８ 溝
２９ フォトレジスト
３０ 上面
３１ 上面
３２ 上面
３３ 開口部
３４ 上面
３５ 開口部
３６ 開口部
３７ 開口部
３８ 導電膜
３９ 導電膜
４０ 凹部
４１ 下面
４２ 凹部
４３ 下面
５０、５０ａ、５０ｂ 側壁保護膜
７０ ハードマスク
７２、７２ａ、７２ｂ 保護層
７４ キャップ層
７６ レジスト
７８ 犠牲膜
７８ａ 保護層
７８ｂ 埋込絶縁部材
８０ 保護層
８２ キャップ層
８４ キャップ層
１００ 論理回路
１１０ 半導体基板
２００ 記憶回路
２０１ 配線
２０１ａ、２０１ｂ、２０１ｃ 固定電位を有する配線
２０２ 信号配線
２０２ａ、２０２ｂ、２０２ｚ 信号配線
２１０ 容量素子
２２０ 周辺回路
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた多層配線層と、
前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、
前記基板上に設けられた論理回路と、
前記容量素子に接続する上部接続配線と、
前記凹部の上端部の周囲に設けられた保護層と、を備え、
前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、
当該絶縁層は、前記保護層と同一層に位置している、
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記多層配線層内に溝が設けられていて、前記溝の底面上に前記保護層が位置しており、
前記凹部は、前記保護層に形成されており、
前記上部接続配線は、前記保護層上に位置しており、前記溝内に埋設されている、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記凹部内に埋設されており、前記上部電極上に位置する埋設電極と、
前記凹部内に埋設されており、前記埋設電極上に位置する絶縁部材と、を備え、
前記上部電極は前記凹部の内壁に沿って形成されて、その端部が前記保護層上に位置しており、
前記絶縁部材は、前記下部電極、前記容量絶縁膜、前記上部電極、及び前記埋設電極が埋設されていない残りの前記凹部の空間のすべてに埋設されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記埋設電極と前記絶縁部材との間に位置しており、前記保護層よりもエッチングされにくい第１キャップ層を備える、半導体装置。
【請求項５】
請求項１または２に記載の半導体装置において、
前記凹部内に埋設されており、前記上部電極上に位置する埋設電極を備えており、
前記埋設電極は、前記下部電極、前記容量絶縁膜、及び前記上部電極が埋設されていない残りの前記凹部の空間のすべてに埋設されている、半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記上部接続配線の上に位置しており、前記保護層よりもエッチングされにくい第１キャップ層を備える、半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記保護層は、シリコン酸化膜である、半導体装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置において、
前記容量素子が複数の配線層に亘って設けられており、
複数の当該配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する材料で構成されている、半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
前記容量素子が複数の配線層に亘って設けされており、
複数の当該配線層のすべての配線は、ダマシン構造を有している、半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置において、
前記保護層の層厚は、配線溝の溝深さの１／２以上であり、
当該配線溝は、前記上部接続配線と同一層に位置しており、かつ前記論理回路領域に位置している、半導体装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体装置において、
前記容量素子と前記絶縁層との間に設けられた側壁保護層を備える、半導体装置。
【請求項１２】
請求項１から１１のいずれか１項に記載の半導体装置において、
前記保護層と前記側壁保護層とは、同種の材料で構成される、半導体装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の半導体装置において、
前記保護層は、１つの絶縁層の側壁上のすべてに亘って配置されており、
当該絶縁層は、前記上部接続配線と同一層に位置しており、前記論理回路領域に位置する前記多層配線層のうち１つの配線層を構成している、半導体装置。
【請求項１４】
請求項１から１３のいずれか１項に記載の半導体装置において、
配線の上面に接するように設けられた第２キャップ層、を備えており、
当該配線は、前記論理回路領域に位置しており、前記容量素子が埋め込まれている前記多層配線層のうち最上層に設けられた前記配線層を構成しており、
前記上部接続配線の上面と前記第２キャップ層の上面とが、同一面を構成する、半導体装置。
【請求項１５】
請求項１から１４のいずれか１項に記載の半導体装置において、
前記基板上に位置する第１能動素子と、
前記第１能動素子と前記容量素子とを電気的に接続する第１コンタクトと、
前記第１コンタクトが埋設されたコンタクト絶縁層と、を備えており、
前記コンタクト絶縁層は、シリコン酸化膜より低い誘電率を有する、半導体装置。
【請求項１６】
請求項１から１５のいずれか１項に記載の半導体装置において、
前記上部接続配線の上面と配線の上面との高さの差が、３０ｎｍ以下であり、
当該配線は、前記論理回路領域に位置しており、前記上部接続配線と同一層に位置している、半導体装置。
【請求項１７】
請求項１から１６のいずれか１項に記載の半導体装置において、
前記基板上に位置する第２能動素子と、
前記第２能動素子と前記論理回路領域に位置する前記配線とを電気的に接続する第２コンタクトを備え、
前記第２コンタクトは、前記容量素子と同一層に位置する、半導体装置。
【請求項１８】
請求項１から１７のいずれか１項に記載の半導体装置において、
第１配線を備え、
前記第１配線は、前記容量素子が埋め込まれた前記多層配線層のうち最下層の配線層に位置しており、かつ、
前記第１配線は、前記容量素子と同一層に位置する、半導体装置。
【請求項１９】
基板上に絶縁層を形成する工程と、
前記絶縁層内に配線を形成する工程と、
前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、
前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、
少なくとも前記保護層を部分的に除去することにより凹部を形成する工程と、
前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、
前記上部電極上に接続する上部接続配線を形成する工程と、を有する、
半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記上部接続配線を形成する工程は、
前記溝の底部に形成された前記保護層上に上部接続配線を形成する工程を含む、半導体装置の製造方法。
【請求項２１】
請求項１９または２０に記載の半導体装置の製造方法において、
前記上部接続配線を形成する工程は、
前記下部電極、前記容量絶縁膜、及び前記上部電極が形成された残りの前記凹部内の空間すべてに上部接続配線用金属膜を埋設する工程と、
前記上部接続配線用金属膜を研削する工程と、を有する、半導体装置の製造方法。
【請求項２２】
請求項１９から２１のいずれか１項に記載の半導体装置の製造方法において、
前記上部接続配線を形成する前記工程後、前記凹部内の前記上部電極配線上に、キャップ層及び絶縁部材を形成する工程を有する、半導体装置の製造方法。
【請求項２３】
請求項１９から２２のいずれか１項に記載の半導体装置の製造方法において、
前記凹部を形成する前記工程後、前記容量素子を形成する前記工程前に、
前記凹部の側壁上に側壁保護層を形成する工程を有する、半導体装置の製造方法。
【請求項２４】
請求項１９から２３のいずれか１項に記載の半導体装置の製造方法において、
前記上部電極上に上部接続配線を形成する前記工程は、
前記上部電極上、前記保護層上、及び前記配線上に亘って上部接続配線用金属膜を形成する工程と、
前記保護層上及び前記配線上に位置する上部接続配線用金属膜を選択的に除去することにより、前記上部電極上に前記上部接続配線を残す工程と、
前記上部接続配線を残す工程により、少なくとも一部が除去された前記保護層上に、前記保護層と同種の膜を形成する工程と、
前記保護層と同種の前記膜を平坦化する工程と、を有する、半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程は、
前記保護層と同種の前記膜の一部を化学機械研磨処理により平坦化する工程と、
ドライエッチングにより、残りの前記保護層と同種の前記膜を除去する工程とを含む、半導体装置の製造方法。
【請求項２６】
請求項２４に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程は、
前記保護層と同種の前記膜をドライエッチングのみで除去する工程を有する、半導体装置の製造方法。
【請求項２７】
請求項１９から２６のいずれか１項に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程に、
前記上部接続配線用金属膜上に、前記保護層と同種の前記膜よりもエッチングされにくいキャップ層を形成する工程を有する、半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられた多層配線層と、
前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、
前記基板上に設けられた論理回路と、
前記容量素子に接続する上部接続配線と、
前記凹部の上端部の周囲に設けられた保護層と、を備え、
前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、
当該絶縁層は、前記保護層と同一層に位置している、
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記多層配線層内に溝が設けられていて、前記溝の底面上に前記保護層が位置しており、
前記凹部は、前記保護層に形成されており、
前記上部接続配線は、前記保護層上に位置しており、前記溝内に埋設されている、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記凹部内に埋設されており、前記上部電極上に位置する埋設電極と、
前記凹部内に埋設されており、前記埋設電極上に位置する絶縁部材と、を備え、
前記上部電極は前記凹部の内壁に沿って形成されて、その端部が前記保護層上に位置しており、
前記絶縁部材は、前記下部電極、前記容量絶縁膜、前記上部電極、及び前記埋設電極が埋設されていない残りの前記凹部の空間のすべてに埋設されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記埋設電極と前記絶縁部材との間に位置しており、前記保護層よりもエッチングされにくい第１キャップ層を備える、半導体装置。
【請求項５】
請求項１または２に記載の半導体装置において、
前記凹部内に埋設されており、前記上部電極上に位置する埋設電極を備えており、
前記埋設電極は、前記下部電極、前記容量絶縁膜、及び前記上部電極が埋設されていない残りの前記凹部の空間のすべてに埋設されている、半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記上部接続配線の上に位置しており、前記保護層よりもエッチングされにくい第１キャップ層を備える、半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記保護層は、シリコン酸化膜である、半導体装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置において、
前記容量素子が複数の配線層に亘って設けられており、
複数の当該配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する材料で構成されている、半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
前記容量素子が複数の配線層に亘って設けされており、
複数の当該配線層のすべての配線は、ダマシン構造を有している、半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置において、
前記保護層の層厚は、配線溝の溝深さの１／２以上であり、
当該配線溝は、前記上部接続配線と同一層に位置しており、かつ前記論理回路領域に位置している、半導体装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体装置において、
前記容量素子と前記絶縁層との間に設けられた側壁保護層を備える、半導体装置。
【請求項１２】
請求項１から１１のいずれか１項に記載の半導体装置において、
前記保護層と前記側壁保護層とは、同種の材料で構成される、半導体装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の半導体装置において、
前記保護層は、１つの絶縁層の側壁上のすべてに亘って配置されており、
当該絶縁層は、前記上部接続配線と同一層に位置しており、前記論理回路領域に位置する前記多層配線層のうち１つの配線層を構成している、半導体装置。
【請求項１４】
請求項１から１３のいずれか１項に記載の半導体装置において、
配線の上面に接するように設けられた第２キャップ層、を備えており、
当該配線は、前記論理回路領域に位置しており、前記容量素子が埋め込まれている前記多層配線層のうち最上層に設けられた前記配線層を構成しており、
前記上部接続配線の上面と前記第２キャップ層の上面とが、同一面を構成する、半導体装置。
【請求項１５】
請求項１から１４のいずれか１項に記載の半導体装置において、
前記基板上に位置する第１能動素子と、
前記第１能動素子と前記容量素子とを電気的に接続する第１コンタクトと、
前記第１コンタクトが埋設されたコンタクト絶縁層と、を備えており、
前記コンタクト絶縁層は、シリコン酸化膜より低い誘電率を有する、半導体装置。
【請求項１６】
請求項１から１５のいずれか１項に記載の半導体装置において、
前記上部接続配線の上面と配線の上面との高さの差が、３０ｎｍ以下であり、
当該配線は、前記論理回路領域に位置しており、前記上部接続配線と同一層に位置している、半導体装置。
【請求項１７】
請求項１から１６のいずれか１項に記載の半導体装置において、
前記基板上に位置する第２能動素子と、
前記第２能動素子と前記論理回路領域に位置する前記配線とを電気的に接続する第２コンタクトを備え、
前記第２コンタクトは、前記容量素子と同一層に位置する、半導体装置。
【請求項１８】
請求項１から１７のいずれか１項に記載の半導体装置において、
第１配線を備え、
前記第１配線は、前記容量素子が埋め込まれた前記多層配線層のうち最下層の配線層に位置しており、かつ、
前記第１配線は、前記容量素子と同一層に位置する、半導体装置。
【請求項１９】
基板上に絶縁層を形成する工程と、
前記絶縁層内に配線を形成する工程と、
前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、
前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、
少なくとも前記保護層を部分的に除去することにより凹部を形成する工程と、
前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、
前記上部電極上に接続する上部接続配線を形成する工程と、を有する、
半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記上部接続配線を形成する工程は、
前記溝の底部に形成された前記保護層上に上部接続配線を形成する工程を含む、半導体装置の製造方法。
【請求項２１】
請求項１９または２０に記載の半導体装置の製造方法において、
前記上部接続配線を形成する工程は、
前記下部電極、前記容量絶縁膜、及び前記上部電極が形成された残りの前記凹部内の空間すべてに上部接続配線用金属膜を埋設する工程と、
前記上部接続配線用金属膜を研削する工程と、を有する、半導体装置の製造方法。
【請求項２２】
請求項１９から２１のいずれか１項に記載の半導体装置の製造方法において、
前記上部接続配線を形成する前記工程後、前記凹部内の前記上部電極配線上に、キャップ層及び絶縁部材を形成する工程を有する、半導体装置の製造方法。
【請求項２３】
請求項１９から２２のいずれか１項に記載の半導体装置の製造方法において、
前記凹部を形成する前記工程後、前記容量素子を形成する前記工程前に、
前記凹部の側壁上に側壁保護層を形成する工程を有する、半導体装置の製造方法。
【請求項２４】
請求項１９から２３のいずれか１項に記載の半導体装置の製造方法において、
前記上部電極上に上部接続配線を形成する前記工程は、
前記上部電極上、前記保護層上、及び前記配線上に亘って上部接続配線用金属膜を形成する工程と、
前記保護層上及び前記配線上に位置する上部接続配線用金属膜を選択的に除去することにより、前記上部電極上に前記上部接続配線を残す工程と、
前記上部接続配線を残す工程により、少なくとも一部が除去された前記保護層上に、前記保護層と同種の膜を形成する工程と、
前記保護層と同種の前記膜を平坦化する工程と、を有する、半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程は、
前記保護層と同種の前記膜の一部を化学機械研磨処理により平坦化する工程と、
ドライエッチングにより、残りの前記保護層と同種の前記膜を除去する工程とを含む、半導体装置の製造方法。
【請求項２６】
請求項２４に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程は、
前記保護層と同種の前記膜をドライエッチングのみで除去する工程を有する、半導体装置の製造方法。
【請求項２７】
請求項１９から２６のいずれか１項に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程に、
前記上部接続配線用金属膜上に、前記保護層と同種の前記膜よりもエッチングされにくいキャップ層を形成する工程を有する、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【公開番号】特開２０１３−５５２０３（Ｐ２０１３−５５２０３Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９１９８３（Ｐ２０１１−１９１９８３）
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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