半導体装置
【課題】 消費電力が小さく、かつ動作速度が速い半導体装置を提供する。
【解決手段】 ＤＲＡＭコアセルのリードゲート１は、各々のゲートがそれぞれノードＮ１，Ｎ２を介してビット線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトランジスタ６１，６３と、各々のゲートがともに列選択信号ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜はＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄い。したがって、列選択信号ＣＳＬＲの振幅電圧の低電圧化を図ることができる。
【解決手段】 ＤＲＡＭコアセルのリードゲート１は、各々のゲートがそれぞれノードＮ１，Ｎ２を介してビット線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトランジスタ６１，６３と、各々のゲートがともに列選択信号ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜はＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄い。したがって、列選択信号ＣＳＬＲの振幅電圧の低電圧化を図ることができる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関し、特に、第１および第２の信号線と、それらを接続するためのＭＯＳトランジスタとを備えた半導体装置に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭコアセルとロジック回路が混載されたシステムＬＳＩが開発されている。ＤＲＡＭコアセルとロジック回路の間では、データ転送速度の向上を図るため、同時に数百ビットのデータの入出力が可能となっている。また、複数ビットごとに１ビットのライトマスク信号の入力端子が設けられており、このライトマスク信号を制御することにより対応の複数ビットのメモリセルのデータの書換えを禁止することが可能となっている。
【０００３】図１２は、そのようなＤＲＡＭコアセル３０の全体構成を示すブロック図である。図１２において、このＤＲＡＭコアセル３０は、行／列アドレスバッファ＋クロック発生回路３１、行／列デコード回路３２、メモリマット３３およびデータ入出力回路３４を備える。このＤＲＡＭコアセル３０では、同時に８ｋビット（ただし、ｋは１以上の整数である）のデータＤＱ１〜８ｋの入出力が可能となっており、８ビットのデータごとに１ビットのライトマスク信号ＷＭの入力端子が設けられている。
【０００４】行／列アドレスバッファ＋クロック発生回路３１は、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）および外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生成し、ＤＲＡＭコアセル３０全体を制御する。
【０００５】メモリマット３３は、複数（図では３つ）のセンスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置されたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリセルアレイＭＡ１，ＭＡ２は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。複数のメモリセルは、予め定められた数８ｋずつグループ化されている。各メモリセルグループは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００６】行／列デコード回路３２は、行／列アドレスバッファ＋クロック発生回路３１から与えられる行アドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜ＣＡｍに従って、メモリセルアレイＭＡ１，ＭＡ２のアドレスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、後述するセンスアンプ＋入出力制御回路群が設けられている。センスアンプ＋入出力制御回路群は、行／列デコード回路３２によって指定されたアドレスの８ｋ個のメモリセルをデータ入出力回路３４に接続する。データ入出力回路３４は、ライトドライバ＋リードアンプ帯３５および入出力バッファ群３６を含む。ライトドライバ＋リードアンプ帯３５には、ライトドライバ群およびリードアンプ群が設けられている。
【０００７】リードアンプ群は、リードクロック信号ＣＬＫＲに同期して動作し、選択された８ｋ個のメモリセルからの読出データＱ１〜Ｑ８ｋを入出力バッファ群３６に与える。入出力バッファ群３６は、外部制御信号／ＯＥに応答してリードアンプ群からの読出データＱ１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、ライトクロック信号ＣＬＫＷに同期して動作し、外部からの書込データＤ１〜Ｄ８ｋを選択された８ｋ個のメモリセルに書込む。ただし、８ｋ個のメモリセルのうちライトマスク信号ＷＭ１〜ＷＭｋによって指定されたメモリセルにはデータは書込まれない。
【０００８】メモリセルアレイＭＡ１，ＭＡ２の各々は、それぞれがデータＤＱ１〜ＤＱ８ｋに対応して設けられた８ｋ個のメモリブロックＭＢを含む。各メモリブロックＭＢは、図１３に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数組のビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む周知のものである。
【０００９】行／列デコード回路３２によって行アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされると、ワード線ＷＬに対応する行のメモリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通し、メモリセルＭＣのデータの書込／読出が可能となる。書込動作時は、１本のワード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させた後、書込データＤに従って１組のビット線対ＢＬ，／ＢＬのうちの一方のビット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベルにする。これにより、ビット線の電位が所望のメモリセルＭＣのキャパシタＣに書込まれる。読出動作時は、ビット線対ＢＬ，／ＢＬの電位をＶＢＬ（＝ＶＣＣ／２）にイコライズした後、１本のワード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させる。これにより、各ビット線対ＢＬ，／ＢＬ間にメモリセルＭＣの記憶データに応じた微小電位差が生じる。各ビット線対間の微小電位差を電源電圧Ｖｄｄｓに増幅した後、１組のビット線対の電位差を検出することにより所望のメモリセルＭＣのデータを読出すことができる。８ｋ個のメモリブロックＭＢは、ワード線ＷＬの延在する方向に配列されており、ワード線ＷＬは８ｋ個のメモリブロックＭＢで共用されている。
【００１０】図１４は、データＤＱ１の書込／読出に関連する部分の構成を示す回路ブロック図である。図１４において、データＤ１の書込を行なうためのライトドライバ３７およびライトデータ線対ＧＩＯＷ，／ＧＩＯＷと、データＱ１の読出を行なうためのリードアンプ３８およびリードデータ線対ＧＩＯＲ，／ＧＩＯＲとが設けられる。
【００１１】ライトドライバ３７は、図１２で示したライトドライバ＋リードアンプ帯３５に配置され、書込動作時に書込データＤ１に従ってライトデータ線ＧＩＯＷ，／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を「Ｌ」レベルにする。リードアンプ３８は、ライトドライバ＋リードアンプ帯３５に配置され、読出動作時にリードデータ線対ＧＩＯＲ，／ＧＩＯＲ間の電位差を検出して読出データＱ１を生成し、出力バッファを介して外部に出力する。
【００１２】ライトデータ線対ＧＩＯＷ，／ＧＩＯＷは、図２で示したメモリアレイＭＡ１，ＭＡ２およびセンスアンプ帯ＳＡ１〜ＳＡ３を横切るように配置され、その一方端はライトドライバ３７に接続される。リードデータ線対ＧＩＯＲ，／ＧＩＯＲは、メモリアレイＭＡ１，ＭＡ２およびセンスアンプ帯ＳＡ１〜ＳＡ３を横切るように配置され、その一方端はリードアンプ３８に接続される。
【００１３】メモリセルアレイＭＡ１のメモリブロックＭＢに含まれる１組のビット線対ＢＬ１，／ＢＬ１と、メモリセルアレイＭＡ２のメモリブロックＭＢに含まれる１組のビット線対ＢＬ２，／ＢＬ２とに共通にセンスアンプ＋入出力制御回路４０が設けられる。センスアンプ＋入出力制御回路４０は、メモリセルアレイＭＡ１，ＭＡ２のたとえば各奇数番のビット線対ＢＬ，／ＢＬに対応して設けられ、センスアンプ帯ＳＡ２に配置される。なお、メモリアレイＭＡ１，ＭＡ２の各偶数番のビット線対ＢＬ，／ＢＬ用のセンスアンプ＋入出力制御回路は、それぞれセンスアンプ帯ＳＡ１，ＳＡ３に配置される。
【００１４】センスアンプ＋入出力制御回路４０は、ＮチャネルＭＯＳトランジスタ４１〜４４、イコライザ４５，４６、センスアンプ４７、ライトゲート５０およびリードゲート６０を含む。ＮチャネルＭＯＳトランジスタ４１，４２は、それぞれメモリセルアレイＭＡ１のビット線ＢＬ１，／ＢＬ１とノードＮ１，Ｎ２との間に接続され、各々のゲートはともに信号ＳＨＲ１を受ける。ＮチャネルＭＯＳトランジスタ４３，４４は、それぞれメモリセルアレイＭＡ２のビット線ＢＬ２，／ＢＬ２とノードＮ１，Ｎ２との間に接続され、各々のゲートはともに信号ＳＨＲ２を受ける。信号ＳＨＲ１が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ４１，４２が導通してセンスアンプ＋入出力制御回路４０はメモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１と結合される。信号ＳＨＲ２が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ４３，４４が導通してセンスアンプ＋入出力制御回路４０はメモリセルアレイＭＡ２のビット線対ＢＬ２，／ＢＬ２と結合される。
【００１５】イコライザ４５は、信号ＢＬＥＱ１が活性化レベルの「Ｈ」レベルの場合に活性化され、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１の電位をビット線電位ＶＢＬ（＝Ｖｄｄｓ／２）にイコライズする。イコライザ４６は、信号ＢＬＥＱ２が活性化レベルの「Ｈ」レベルの場合に活性化され、メモリセルアレイＭＡ２のビット線対ＢＬ２，／ＢＬ２の電位をビット線電位ＶＢＬにイコライズする。センスアンプ４７は、信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて活性化され、ＮチャネルＭＯＳトランジスタ４１，４２または４３，４４によってノードＮ１，Ｎ２に接続されたビット線対ＢＬ１，／ＢＬ１またはＢＬ２，／ＢＬ２間の電位差を電源電圧Ｖｄｄｓに増幅する。
【００１６】ライトゲート５０は、ＮチャネルＭＯＳトランジスタ５１〜５４を含む。ＮチャネルＭＯＳトランジスタ５１，５２は、ライトデータ線ＧＩＯＷとノードＮ１との間に直列接続され、各々のゲートがそれぞれ信号ＷＭ１，ＣＳＬＷを受ける。ＮチャネルＭＯＳトランジスタ５３，５４は、ライトデータ線／ＧＩＯＷとノードＮ２との間に直列接続され、各々ゲートはそれぞれ信号ＷＭ１，ＣＳＬＷを受ける。
【００１７】列選択信号ＣＳＬＷが選択レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ５２，５４が導通する。ライトマスク信号ＷＭ１が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ５１，５３が非導通になってデータＤ１の書込が禁止される。ライトマスク信号ＷＭ１が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ５１，５３が導通してデータＤ１の書込が許容される。
【００１８】リードゲート６０は、ＮチャネルＭＯＳトランジスタ６１〜６４を含む。ＮチャネルＭＯＳトランジスタ６１，６２は接地電位ＧＮＤのラインとリードデータ線／ＧＩＯＲとの間に直列接続され、ＮチャネルＭＯＳトランジスタ６３，６４は接地電位ＧＮＤのラインとリードデータ線ＧＩＯＲとの間に直列接続される。ＮチャネルＭＯＳトランジスタ６１，６３はゲートがそれぞれノードＮ１，Ｎ２に接続され、ＮチャネルＭＯＳトランジスタ６２，６４のゲートがともに信号ＣＳＬＲを受ける。
【００１９】列選択信号ＣＳＬＲが選択レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ６２，６４が導通する。ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６１が導通するとともにＮチャネルＭＯＳトランジスタ６３が非導通となり、「Ｈ」レベルにプリチャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのうちのリードデータ線／ＧＩＯＲが接地される。ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６１が非導通となり、「Ｈ」レベルにプリチャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのうちのリードデータ線ＧＩＯＲが接地される。
【００２０】次に、図１４で示したデータＤＱ１の書込／読出に関連する部分の動作について説明する。ここでは、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１が選択される場合について説明する。また、ライトマスク信号ＷＭ１は「Ｈ」レベルにされているものとする。
【００２１】書込動作時は、まず信号ＳＨＲ２が非活性化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２はメモリセルアレイＭＡ２と切離される。また、ビット線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」レベルになってイコライザ４５が非活性化され、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコライズが停止される。
【００２２】次に、列アドレス信号ＣＡ０〜ＣＡｍに対応する列選択信号ＣＳＬＷが選択レベルの「Ｈ」レベルにされてその列選択信号ＣＳＬＷに対応するライトゲート５０が導通し、ライトデータ線対ＧＩＯＷ，／ＧＩＯＷがライトゲート５０、ノードＮ１，Ｎ２、ＮチャネルＭＯＳトランジスタ４１，４２を介してビット線対ＢＬ１，／ＢＬ１と結合される。また、ライトドライバ３７は、書込データＤ１に従ってライトデータ線ＧＩＯＷ，／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を「Ｌ」レベルにする。
【００２３】次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ４７が活性化され、センスアンプ４７によってビット線対ＢＬ１，／ＢＬ１間の電位差が電源電圧Ｖｄｄｓに増幅される。また、行アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされてそのワード線ＷＬに対応するメモリセルＭＣが活性化され、ビット線ＢＬ１または／ＢＬ１の電位がそのメモリセルＭＣに書込まれる。
【００２４】読出動作時は、まず信号ＳＨＲ２が非活性化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２はメモリセルアレイＭＡ２と切離される。また、ビット線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」レベルになってイコライザ４５が非活性化され、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコライズが停止される。
【００２５】次に、行アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされてそのワード線ＷＬに対応するメモリセルＭＣが活性化され、そのメモリセルＭＣの記憶データに応じてビット線対ＢＬ１，／ＢＬ１間に微小電位差が生じる。
【００２６】次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび「Ｌ」レベルにされ、センスアンプ４７が活性化され、ビット線ＢＬ１，／ＢＬ１間の電位差が電源電圧Ｖｄｄｓに増幅される。すなわち、ビット線ＢＬ１，／ＢＬ１のうちプリチャージ電位Ｖｄｄｓ／２よりも高い電位のビット線が電源電位Ｖｄｄｓにされ、他方のビット線が接地電位ＧＮＤにされる。これにより、リードゲート６４のＮチャネルＭＯＳトランジスタ６１，６３のうちの一方が導通し他方が非導通になる。
【００２７】次いで、列アドレス信号ＣＡ０〜ＣＡｍに対応する列選択信号ＣＳＬＲが選択レベルの「Ｈ」レベルにされてその列選択信号ＣＳＬＲに対応するリードゲート６０のＮチャネルＭＯＳトランジスタ６２，６４が導通し、「Ｈ」レベルに予めプリチャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのうちのいずれか一方がＮチャネルＭＯＳトランジスタ６２，６１または６４，６３を介して接地されて「Ｌ」レベルになる。リードアンプ３８は、リードデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差を検出し、検出結果に応じた論理のデータＱ１を生成し、出力バッファを介して外部に出力する。
【００２８】
【発明が解決しようとする課題】ところで従来は、ビット線ＢＬ，／ＢＬの振幅電圧と、データ線ＧＩＯＷ，／ＧＩＯＷ，ＧＩＯＲ，／ＧＩＯＲの振幅電圧と、列選択信号ＣＳＬＷ，ＣＳＬＲの振幅電圧とは同じ電圧であったので、ライトゲート５０、リードゲート６０およびセンスアンプ４７のＭＯＳトランジスタには同じ耐圧のＭＯＳトランジスタすなわち同じ膜厚のゲート酸化膜を有するＭＯＳトランジスタが用いられていた。
【００２９】しかし、近年、ＤＲＡＭコアセル３０の周辺電源が低電圧化され、かつデータ線ＧＩＯＷ，／ＧＩＯＷ，ＧＩＯＲ，／ＧＩＯＲおよび列選択信号ＣＳＬＷ，ＣＳＬＲの数が多くなってきているので、それらの振幅電圧を周辺電源電圧と同じにし、低消費電力化を図る必要がある。
【００３０】しかし、単に列選択信号ＣＳＬＷ，ＣＳＬＲの振幅電圧を小さくしただけでは、ＮチャネルＭＯＳトランジスタ５２，５４，６２，６４に流れるソース−ドレイン間電流Ｉｄが小さくなって書込／読出動作が遅くなってしまう。
【００３１】また、振幅電圧が小さな列選択信号ＣＳＬＷ，ＣＳＬＲの振幅をレベル変換回路によって増幅する方法も考えられるが、レベル変換を行なうための時間が必要になって書込／読出動作が遅くなってしまう。
【００３２】一方、メモリセルＭＣのキャパシタＣにはできるだけ高い電圧を書込んでデータ保持時間を長くする必要があるので、センスアンプ４７用の電源電圧Ｖｄｄｓを低くすることは好ましくない。したがって、ソース−ドレイン間電流Ｉｄを大きくするためにＭＯＳトランジスタのゲート酸化膜を一律に薄くすると、センスアンプ４７用の電源電圧ＶｄｄｓによってＭＯＳトランジスタが破壊されてしまう。
【００３３】それゆえに、この発明の主たる目的は、消費電流が小さく、かつ動作速度が速い半導体装置を提供することである。
【００３４】
【課題を解決するための手段】この発明に係る半導体装置は、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、その入力電極が第１の信号線に接続され、第１の信号線の電位がそのしきい値電位を超えたことに応じて導通する第１のＭＯＳトランジスタと、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通し、第１のＭＯＳトランジスタを第２の信号線と基準電位のラインとの間に接続する第２のＭＯＳトランジスタとを備え、第２のＭＯＳトランジスタのゲート酸化膜は、第１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されていることを特徴とするものである。
【００３５】好ましくは、さらに、第１の信号線に与えられる信号の相補信号が与えられる第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタと、制御信号が入力されたことに応じて導通し、第３のＭＯＳトランジスタを第４の信号線と基準電位のラインとの間に接続する第４のＭＯＳトランジスタとを備え、第４のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている。
【００３６】また好ましくは、第１および第２のＭＯＳトランジスタは、第２の信号線と基準電位のラインとの間に直列接続される。半導体装置は、さらに、第１の信号線に与えられる信号の相補信号が与えられる第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その第１の電極が第４の信号線に接続され、その第２の電極が第１および第２のＭＯＳトランジスタの間のノードに接続され、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタとを備え、第２のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている。
【００３７】また、この発明に係る他の半導体装置は、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する第１の制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、第１の信号線の信号が第２の信号線に伝達されることを禁止するための第２の制御信号が入力されたことに応じて非導通になる第２のＭＯＳトランジスタとを備え、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されていることを特徴とするものである。
【００３８】また、この発明に係るさらに他の半導体装置は、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との間の電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、その入力電極が第３の電位を受けて導通する第２のＭＯＳトランジスタとを備え、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されていることを特徴とするものである。
【００３９】好ましくは、各ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート酸化膜および活性領域を含み、比較的厚いゲート酸化膜を有するＭＯＳトランジスタの活性領域と比較的薄いゲート酸化膜を有するＭＯＳトランジスタの活性領域とは、分離して形成されている。
【００４０】
【発明の実施の形態】［実施の形態１］図１は、この発明の実施の形態１によるＤＲＡＭコアセルのリードゲート１の構成を示す回路図であって、図１４のリードゲート６０と対比される図である。
【００４１】図１において、このリードゲート１が従来のリードゲート６０と異なる点は、ＮチャネルＭＯＳトランジスタ６２，６４がＮチャネルＭＯＳトランジスタ２，３で置換されている点である。ＮチャネルＭＯＳトランジスタ２は、ＮチャネルＭＯＳトランジスタ６１のドレインとリードデータ線／ＧＩＯＲとの間に接続され、そのゲートが列選択信号ＣＳＬＲを受ける。ＮチャネルＭＯＳトランジスタ３は、ＮチャネルＭＯＳトランジスタ６３のドレインとリードデータ線ＧＩＯＲとの間に接続され、そのゲートが列選択信号ＣＳＬＲを受ける。
【００４２】列選択線ＣＳＬＲの振幅電圧すなわち「Ｈ」レベルと「Ｌ」レベルの差の電圧は、周辺電源と同じ１．５Ｖである。リードデータ線ＧＩＯＲ，／ＧＩＯＲの振幅電圧は、周辺電源と同じ１．５Ｖである。ビット線ＢＬ，／ＢＬの振幅電圧すなわちセンスアンプ４７用の電圧Ｖｄｄｓは、２．０Ｖである。
【００４３】ＮチャネルＭＯＳトランジスタ６１は、図２R>２（ａ）（ｂ）に示すように、比較的大きな膜厚（たとえば７．５ｎｍ）のゲート酸化膜６１ａを有する。ゲート酸化膜６１ａは半導体基板４の表面に形成されている。ゲート酸化膜６１ａの上にはゲート電極６１ｇが形成され、その一方側から他方側に渡って活性領域が形成される。ゲート酸化膜６１ｇの一方側の活性領域はＭＯＳトランジスタ６１のソース６１ｓとなり、他方側の活性領域はＭＯＳトランジスタ６１のドレイン６１ｄとなる。ＮチャネルＭＯＳトランジスタ６３もＮチャネルＭＯＳトランジスタ６１と同じ構成である。
【００４４】ＮチャネルＭＯＳトランジスタ２は、図２（ｃ）（ｄ）に示すように、比較的小さな膜厚（たとえば３．０ｎｍ）のゲート酸化膜２ａを有する。ゲート酸化膜２ａは半導体基板４の表面に形成されている。ゲート酸化膜２ａの上にはゲート電極２ｇが形成され、その一方側から他方側に渡って活性領域が形成される。ゲート酸化膜２ｇの一方側の活性領域はＭＯＳトランジスタ２のソース２ｓとなり、他方側の活性領域はＭＯＳトランジスタ２のドレイン２ｄとなる。
【００４５】図３は、図１に示したリードゲート１のレイアウトを示す図である。図３において、半導体基板の表面に薄いゲート絶縁膜を介して１本の電極が形成される。この電極の一方端部はＮチャネルＭＯＳトランジスタ２のゲート電極２ｇとなり、その他方端部はＮチャネルＭＯＳトランジスタ３のゲート電極３ｇとなる。ゲート電極２ｇの近傍の基板表面に厚いゲート絶縁膜を介してＮチャネルＭＯＳトランジスタ６１のゲート電極６１ｇが形成され、ゲート電極３ｇの近傍の基板表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６３のゲート電極６３ｇが形成される。ゲート電極２ｇ，３ｇは列選択信号ＣＳＬＲを受ける。ゲート電極６１ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
【００４６】ゲート電極２ｇ，６１ｇの間および両側にわたって活性領域Ａ１が形成され、ゲート電極３ｇ，６３ｇの間および両側にわたって活性領域Ａ２が形成される。ゲート電極２ｇ，６１ｇの間の領域は、ＮチャネルＭＯＳトランジスタ２のソース２ｓおよびＮチャネルＭＯＳトランジスタ６１のドレイン６１ｄとなる。ゲート電極３ｇ，６３ｇの間の領域は、ＮチャネルＭＯＳトランジスタ３のソース３ｓおよびＮチャネルＭＯＳトランジスタ６３のドレイン６３ｄとなる。ＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄは、それぞれコンタクトホールＣ１，Ｃ２を介して上層のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓは、それぞれコンタクトホールＣ３，Ｃ４を介して上層の接地電位ＧＮＤのラインに接続される。
【００４７】この実施の形態１では、リードゲート１に含まれる４つのＮチャネルＭＯＳトランジスタのうちの列選択信号ＣＳＬＲをゲートに受ける２つのＮチャネルＭＯＳトランジスタ２，３としてゲート絶縁膜の薄いものを使用したので、列選択信号ＣＳＬＲの振幅電圧を周辺電源と同じ低電圧にすることができ、低消費電力化を図ることができる。また、列選択信号ＣＳＬＲの振幅電圧を低電圧化しても、その振幅電圧を昇圧するためのレベル変換回路を用いる必要がないので、読出動作が遅くなることもない。また、低電圧の列選択信号ＣＳＬＲで大きなソース−ドレイン間電流を得ることができるので、ＮチャネルＭＯＳトランジスタ２，３のサイズが小さくてすむ。さらに、リードデータ線対ＧＩＯＲ，／ＧＩＯＲの振幅電圧も周辺電源と同じ低電圧にするので、大幅な低消費電力化を図ることができる。
【００４８】［実施の形態２］実施の形態１では、同じ活性領域（たとえばＡ１）にゲート酸化膜の膜厚の異なる２種類のＮチャネルＭＯＳトランジスタ２，６１を形成したが、この方法ではゲート電極２ｇ，６１ｇの間隔を大きくする必要があり、レイアウト面積が大きくなる。また、マスクがずれた場合に２つのＮチャネルＭＯＳトランジスタ２，６１の不純物濃度が変化する可能性があり、信頼性上問題がある。この実施の形態２では、この問題が解決される。
【００４９】図４は、この発明の実施の形態２によるＤＲＡＭコアセルのリードゲート５のレイアウトを示す図である。リードゲート５の回路図は、図１で示したリードゲート１と同じである。
【００５０】図４において、半導体基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６１，６３のゲート電極６１ｇ，６３ｇが平行に形成される。また、半導体基板表面に薄いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ２，３のゲート電極２ｇ，３ｇが平行に形成される。ゲート電極６１ｇと２ｇ，６３ｇと３ｇは、それぞれ所定の間隔をあけて一直線上に形成される。ゲート電極２ｇ，３ｇは列選択信号ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
【００５１】ゲート電極２ｇ，３ｇ，６１ｇ，６３ｇの両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２ｂが互いに分離して形成される。活性領域Ａ１ａ，Ａ２ａのうちゲート電極２ｇ，３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓとなり、ゲート電極２ｇ，３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄとなる。活性領域Ａ１ｂ，Ａ２ｂのうちゲート電極６１ｇ，６３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６１ｇ，６３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄとなる。
【００５２】ＮチャネルＭＯＳトランジスタ２のソース２ｓとＮチャネルＭＯＳトランジスタ６１のドレイン６１ｄとが活性領域で形成された配線層Ｌ１で接続される。ＮチャネルＭＯＳトランジスタ３のソース３ｓとＮチャネルＭＯＳトランジスタ６３のドレイン６３ｄとが活性領域で形成された配線層Ｌ２で接続される。ＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄは、それぞれコンタクトホールＣ１，Ｃ２を介して上層のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓは、それぞれコンタクトホールＣ３，Ｃ４を介して上層の接地電位ＧＮＤのラインに接続される。
【００５３】この実施の形態２では、ゲート酸化膜の膜厚の異なる２種類のＮチャネルＭＯＳトランジスタ２と６１，３と６３を別の活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂで形成し、活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂをそれぞれ配線層Ｌ１，Ｌ２で接続する。したがって、活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂを分離して形成することができるので、信頼性が向上する。また、最小の面積でレイアウトすることが可能となる。
【００５４】［実施の形態３］図５は、この発明の実施の形態３によるＤＲＡＭコアセルのリードゲート６の構成を示す回路図である。
【００５５】図５を参照して、このリードゲート６が図１R>１で示したリードゲート１と異なる点は、ＮチャネルＭＯＳトランジスタ２と６１，３と６３の接続順が入換えられている点である。ＮチャネルＭＯＳトランジスタ２，３のソースはともに接地電位ＧＮＤのラインに接続され、各々のゲートがともに列選択信号ＣＳＬＲを受ける。ＮチャネルＭＯＳトランジスタ６１のソースはＮチャネルＭＯＳトランジスタ２のドレインに接続され、そのドレインはリードデータ線／ＧＩＯＲに接続され、そのゲートはノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ６３のソースはＮチャネルＭＯＳトランジスタ３のドレインに接続され、そのドレインはリードデータ線ＧＩＯＲに接続され、そのゲートはノードＮ２に接続される。
【００５６】図６は、図５に示したリードゲート６のレイアウトを示す図である。図６において、半導体基板の表面に厚いゲート酸化膜を介して２本のゲート電極６１ｇ，６３ｇが平行に形成される。また、半導体基板の表面に薄いゲート酸化膜を介して２本のゲート電極２ｇ，３ｇが平行に形成される。ゲート電極６１ｇと２ｇ，６３ｇと３ｇは、それぞれ所定の間隔をあけて一直線上に形成される。
【００５７】ゲート電極２ｇ，３ｇ，６１ｇ，６３ｇの両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２ｂが形成される。活性領域Ａ１ａ，Ａ２ａのうちゲート電極２ｇ，３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄとなり、ゲート電極２ｇ，３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ２ｇのソース２ｓ，３ｓとなる。活性領域Ａ１ｂ，Ａ２ｂのうちゲート電極６１ｇ，６３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６１ｇ，６３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄとなる。
【００５８】ＮチャネルＭＯＳトランジスタ２のドレイン２ｄとＮチャネルＭＯＳトランジスタ６１のソース６１ｓとが活性領域で形成された配線層Ｌ１で接続される。ＮチャネルＭＯＳトランジスタ３のドレイン３ｄとＮチャネルＭＯＳトランジスタ６３のソース６３ｓとが活性領域で形成された配線層Ｌ２で接続される。ＮチャネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓは、それぞれコンタクトホールＣ１，Ｃ２を介して上層の接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄは、それぞれコンタクトホールＣ３，Ｃ４を介して上層のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
【００５９】この実施の形態３でも、実施の形態２と同じ効果が得られる。
［実施の形態４］図７は、この発明の実施の形態４によるＤＲＡＭコアセルのリードゲート７の構成を示す回路図である。図７を参照して、このリードゲート７が図５のリードゲート６と異なる点は、ＮチャネルＭＯＳトランジスタ２が削除され、ＮチャネルＭＯＳトランジスタ６１のソースがＮチャネルＭＯＳトランジスタ６３のソースに接続されている点である。
【００６０】図８は、図７に示したリードゲート７のレイアウトを示す図である。図８において、半導体基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６１，６３のゲート電極６１ｇ，６３ｇが平行に形成される。また、半導体基板の表面に薄いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ３の２本のゲート電極３ｇ，３ｇ′が平行に形成される。ゲート電極６１ｇと３ｇ，６３ｇと３ｇ′は、所定の間隔でそれぞれ一直線上に形成される。ゲート電極３ｇ，３ｇ′は列選択信号ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
【００６１】ゲート電極３ｇ，３ｇ′の間および両側にわたって活性領域Ａ３が形成され、ゲート電極６１ｇ，６３の間および両側にわたって活性領域Ａ４が形成される。ゲート電極３ｇ，３ｇ′の間の領域はＮチャネルＭＯＳトランジスタ３のドレイン３ｄとなり、ゲート電極３ｇ，３ｇ′の外側の領域はＮチャネルＭＯＳトランジスタ３のソース３ｓ，３ｓ′となる。ゲート電極６１ｇ，６３ｇの間の領域はＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６１ｇ，６３ｇの外側の領域はそれぞれＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄとなる。
【００６２】ＮチャネルＭＯＳトランジスタ３のドレイン３ｄとＮチャネルＭＯＳトランジスタ６０，６３のソース６１ｓ，６３ｓとは活性領域で形成された配線層Ｌ３で接続される。ＮチャネルＭＯＳトランジスタ３のソース３ｓ，３ｓ′は、それぞれコンタクトホールＣ１，Ｃ２を介して上層の接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄは、それぞれコンタクトホールＣ３，Ｃ４を介してリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
【００６３】この実施の形態４でも、実施の形態２と同じ効果が得られる。
［実施の形態５］図９は、この発明の実施の形態５によるＤＲＡＭコアセルのライトゲート１０の構成を示す回路図であって、図１４のライトゲート５０と対比される図である。
【００６４】図９において、このライトゲート１０は、ノードＮ２とライトデータ線／ＧＩＯＷとの間に直列接続されたＮチャネルＭＯＳトランジスタ１１，１２と、ノードＮ１とライトデータ線ＧＩＯＷとの間に直列接続されたＮチャネルＭＯＳトランジスタ１３，１４とを含む。ＮチャネルＭＯＳトランジスタ１１，１３は、比較的大きな膜厚（たとえば７．５ｎｍ）のゲート酸化膜を有する。ＮチャネルＭＯＳトランジスタ１２，１４は、比較的小さな膜厚（たとえば３．０ｎｍ）のゲート酸化膜を有する。ＮチャネルＭＯＳトランジスタ１１，１３のゲートは、ともにライトマスク信号ＷＭ１を受ける。ＮチャネルＭＯＳトランジスタ１２，１４のゲートは、ともに列選択信号ＣＳＬＷを受ける。
【００６５】列選択信号ＣＳＬＷの振幅電圧は、周辺電源と同じ１．５Ｖである。ライトデータ線ＧＩＯＷ，／ＧＩＯＷの振幅電圧は、周辺電源と同じ１．５Ｖである。ノードＮ１，Ｎ２の振幅電圧すなわちセンスアンプ４７用の電源電圧Ｖｄｄｓは、２．０Ｖである。ライトマスク信号ＷＭ１の振幅電圧は、２．０Ｖである。
【００６６】ノードＮ２またはＮ１が「Ｈ」レベル（電源電位Ｖｄｄｓ）でライトマスク信号ＷＭ１が「Ｈ」レベル（電源電圧Ｖｄｄｓ）の場合でも、ＮチャネルＭＯＳトランジスタ１２または１４のドレインの電位はＶｄｄｓ−Ｖｔｈ（ただし、ＶｔｈはＮチャネルＭＯＳトランジスタ１１，１３のしきい値電圧である）になるので、ＮチャネルＭＯＳトランジスタ１２，１４のゲート酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きければよい。
【００６７】図１０は、図９に示したライトゲート１０のレイアウトを示す図である。図１０において、半導体基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ１１，１３のゲート電極１１ｇ，１３ｇが平行に形成される。また、半導体基板表面に薄いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ１２，１４のゲート電極１２ｇ，１４ｇが平行に形成される。ゲート電極１１ｇと１２ｇ，１３ｇと１４ｇは、それぞれ所定の間隔をあけて一直線上に形成される。ゲート電極１１ｇ，１３ｇはともにライトマスク信号ＷＭ１を受け、ゲート電極１２ｇ，１４ｇはともに列選択信号ＣＳＬＷを受ける。
【００６８】ゲート電極１２ｇ，１４ｇ，１１ｇ，１３ｇの両側にそれぞれ活性領域Ａ５〜Ａ８が形成される。活性領域Ａ５，Ａ６のうちゲート電極１２ｇ，１４ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ１２，１４のドレイン１２ｄ，１４ｄとなり、ゲート電極１２ｇ，１４ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ１２，１４のソース１３ｓ，１４ｓとなる。活性領域Ａ７，Ａ８のうちゲート電極１１ｇ，１３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ１１，１３のソース１１ｓ，１３ｓとなり、ゲート電極１１ｇ，１３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ１２，１３のドレイン１１ｄ，１３ｄとなる。
【００６９】ＮチャネルＭＯＳトランジスタ１２のドレイン１２ｄとＮチャネルＭＯＳトランジスタ１１のソース１１ｓとが活性領域で形成された配線層Ｌ５で接続される。ＮチャネルＭＯＳトランジスタ１４のドレイン１４ｄとＮチャネルＭＯＳトランジスタ１３のソース１３ｓとが活性領域で形成された配線層Ｌ６で接続される。ＮチャネルＭＯＳトランジスタ１２，１４のソース１２ｓ，１４ｓは、それぞれコンタクトホールＣ５，Ｃ６を介して上層のライトデータ線／ＧＩＯＷ，ＧＩＯＷに接続される。ＮチャネルＭＯＳトランジスタ１１，１３のドレイン１１ｄ，１３ｄはそれぞれコンタクトホールＣ７，Ｃ８を介して上層のノードＮ２，Ｎ１に接続される。
【００７０】この実施の形態５では、ライトゲート１０に含まれる４つのＮチャネルＭＯＳトランジスタ１１〜１４のうちの列選択信号ＣＳＬＷをゲートに受ける２つのＮチャネルＭＯＳトランジスタ１２，１４としてゲート絶縁膜の薄いものを使用したので、列選択信号ＣＳＬＷの振幅電圧を周辺電源と同じ低電圧にすることができ、低消費電力化を図ることができる。また、列選択信号ＣＳＬＷの振幅電圧を低電圧化しても、その振幅電圧を昇圧するためのレベル変換回路を用いる必要がないので、書込動作が遅くなることもない。また、低電圧の列選択線ＣＳＬＷで大きなソース−ドレイン間電流を得ることができるので、ＮチャネルＭＯＳトランジスタ１２，１４のサイズは小さくてすむ。さらに、ライトデータ線対ＧＩＯＷ，／ＧＩＯＷの振幅電圧も周辺電源と同じ低電圧にするので、大幅な低消費電力化を図ることができる。
【００７１】また、ゲート酸化膜の膜厚の異なる２種類のＮチャネルＭＯＳトランジスタ１１と１２，１３と１４を別の活性領域Ａ７とＡ５，Ａ８とＡ６で形成し、活性領域Ａ７とＡ５，Ａ８とＡ６をそれぞれ配線層Ｌ１，Ｌ２で接続する。したがって、活性層Ａ７とＡ５，Ａ８とＡ６を分離して形成することができるので、信頼性が向上する。また、最小の面積でレイアウトすることが可能となる。
【００７２】なお、ライトマスク信号ＷＭ１のないＤＲＡＭコアセルにおいては、図１１に示すように、信号ＷＭ１の代わりにセンスアンプ４７用の電源電位ＶｄｄｓをＮチャネルＭＯＳトランジスタ１１，１３のゲートに与えるとよい。この場合も、ＮチャネルＭＯＳトランジスタ１２，１４のドレインの電位はＶｄｄｓ−Ｖｔｈとなるので、ＮチャネルＭＯＳトランジスタ１２，１４のゲート酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きければよい。
【００７３】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７４】
【発明の効果】以上のように、この発明に係る半導体装置では、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、その入力電極が第１の信号線に接続され、第１の信号線の電位がそのしきい値電位を超えたことに応じて導通する第１のＭＯＳトランジスタと、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通し、第１のＭＯＳトランジスタを第２の信号線と基準電位のラインとの間に接続する第２のＭＯＳトランジスタとが設けられ、第２のＭＯＳトランジスタのゲート酸化膜は、第１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。したがって、第２のＭＯＳトランジスタのゲート酸化膜を薄く形成するので、制御信号の振幅電圧の低電圧化を図ることができ、消費電力の低減化を図ることができる。また、低電圧化した制御信号を増幅するためのレベル変換回路を設ける必要がないので、動作速度が遅くなることもない。また、第２のトランジスタのサイズを小さくすることができ、チップ面積の縮小化を図ることができる。
【００７５】好ましくは、さらに、第１の信号線に与えられる信号の相補信号が与えられる第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタと、制御信号が入力されたことに応じて導通し、第３のＭＯＳトランジスタを第４の信号線と基準電位のラインとの間に接続する第４のＭＯＳトランジスタとが設けられ、第４のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。この場合は、信号およびその相補信号を伝達することができる。
【００７６】また好ましくは、第１および第２のＭＯＳトランジスタは、第２の信号線と基準電位のラインとの間に直列接続され、さらに、第１の信号線に与えられる信号の相補信号を与える第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その第１の電極が第４の信号線に接続され、その第２の電極が第１および第２のＭＯＳトランジスタの間のノードに接続され、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタとが設けられ、第２のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。この場合は、信号およびその相補信号を伝達することができる。また、第１および第３のＭＯＳトランジスタで第２のＭＯＳトランジスタを共用するので、トランジスタ数が少なくてすむ。
【００７７】また、この発明に係る他の半導体装置では、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する第１の制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、第１の信号線の信号が第２の信号線に伝達されることを禁止するための第２の制御信号が入力されたことに応じて非導通になる第２のＭＯＳトランジスタとが設けられ、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。したがって、第１のＭＯＳトランジスタのゲート酸化膜を薄く形成するので、第１の制御信号の振幅電圧の低電圧化を図ることができ、消費電力の低減化を図ることができる。また、低電圧化した第１の制御信号を増幅するためのレベル変換回路を設ける必要がないので、動作速度が遅くなることもない。また、第１のトランジスタのサイズを小さくすることができ、チップ面積の縮小化を図ることができる。
【００７８】また、この発明に係るさらに他の半導体装置では、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、その入力電極が第３の電位を受けて導通する第２のＭＯＳトランジスタとが設けられ、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている。したがって、第１のＭＯＳトランジスタのゲート酸化膜を薄く形成したので、制御信号の振幅電圧の低電圧化を図ることができ、消費電力の低減化を図ることができる。また、第２の信号線の電位がセンスアンプによって第３の電位にされた場合でも、第３の電位よりも第２のＭＯＳトランジスタのしきい値電圧だけ低い電位が第１のＭＯＳトランジスタに与えられるので、第１のＭＯＳトランジスタが絶縁破壊されるのを防止することができる。
【００７９】また好ましくは、各ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート酸化膜および活性領域を含み、比較的厚いゲート酸化膜を有するＭＯＳトランジスタの活性領域と比較的薄いゲート酸化膜を有するＭＯＳトランジスタの活性領域とは、分離して形成されている。この場合は、信頼性の向上と、レイアウト面積の縮小化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭコアセルのリードゲートの構成を示す回路図である。
【図２】 図１に示した２種類のＮチャネルＭＯＳトランジスタ２，６１の構成を示す図である。
【図３】 図１に示したリードゲートのレイアウトを示す図である。
【図４】 この発明の実施の形態２によるＤＲＡＭコアセルのリードゲートのレイアウトを示す図である。
【図５】 この発明の実施の形態３によるＤＲＡＭコアセルのリードゲートの構成を示す回路図である。
【図６】 図５に示したリードゲートのレイアウトを示す図である。
【図７】 この発明の実施の形態４によるＤＲＡＭコアセルのリードゲートの構成を示す回路図である。
【図８】 図７に示したリードゲートのレイアウトを示す図である。
【図９】 この発明の実施の形態５によるＤＲＡＭコアセルのライトゲートの構成を示す回路図である。
【図１０】 図９に示したライトゲートのレイアウトを示す図である。
【図１１】 実施の形態５の変更例を示す回路図である。
【図１２】 従来のＤＲＡＭコアセルの全体構成を示すブロック図である。
【図１３】 図１２に示したメモリセルアレイに含まれるメモリブロックの構成を示す回路ブロック図である。
【図１４】 図１２に示したデータＤＱ１の書込／読出に関連する部分の構成を示す回路ブロック図である。
【符号の説明】
１，５〜７，６０ リードゲート、２，３，１１〜１４，Ｑ，４１〜４４，５１〜５４，６１〜６４ ＮチャネルＭＯＳトランジスタ、２ｓ，３ｓ，１１ｓ〜１４ｓ，６１ｓ，６３ｓ ソース、２ｄ，３ｄ，１１ｄ〜１４ｄ，６１ｄ，６４ｄ ドレイン、２ｇ，３ｇ，１１ｇ〜１４ｇ，６１ｇ，６３ｇ ゲート電極、２ａ，６１ａ ゲート酸化膜、４ 半導体基板、１０，５０ ライトゲート、Ｃ１〜Ｃ８ コンタクトホール、Ａ１〜Ａ８，Ａ１ａ，Ａ１ｂ，Ａ２ａ，Ａ２ｂ 活性領域、ＧＩＯＲ，／ＧＩＯＲ リードデータ線対、ＧＩＯＷ，／ＧＩＯＷ ライトデータ線対、Ｌ１〜Ｌ５ 配線層、３０ ＤＲＡＭコアセル、３１ 行／列アドレスバッファ＋クロック発生回路、３２ 行／列デコード回路、３３ メモリマット、３４ データ入出力回路、３５ ライトドライバ＋リードアンプ帯、３６ 入出力バッファ群、ＳＡ１〜ＳＡ３ センスアンプ帯、ＭＡ１，ＭＡ２メモリセルアレイ、ＭＢ メモリブロック、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、３７ ライトドライバ、３８ リードアンプ、４５，４６ イコライザ、４７ センスアンプ。
【０００１】
【発明の属する技術分野】この発明は半導体装置に関し、特に、第１および第２の信号線と、それらを接続するためのＭＯＳトランジスタとを備えた半導体装置に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭコアセルとロジック回路が混載されたシステムＬＳＩが開発されている。ＤＲＡＭコアセルとロジック回路の間では、データ転送速度の向上を図るため、同時に数百ビットのデータの入出力が可能となっている。また、複数ビットごとに１ビットのライトマスク信号の入力端子が設けられており、このライトマスク信号を制御することにより対応の複数ビットのメモリセルのデータの書換えを禁止することが可能となっている。
【０００３】図１２は、そのようなＤＲＡＭコアセル３０の全体構成を示すブロック図である。図１２において、このＤＲＡＭコアセル３０は、行／列アドレスバッファ＋クロック発生回路３１、行／列デコード回路３２、メモリマット３３およびデータ入出力回路３４を備える。このＤＲＡＭコアセル３０では、同時に８ｋビット（ただし、ｋは１以上の整数である）のデータＤＱ１〜８ｋの入出力が可能となっており、８ビットのデータごとに１ビットのライトマスク信号ＷＭの入力端子が設けられている。
【０００４】行／列アドレスバッファ＋クロック発生回路３１は、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）および外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生成し、ＤＲＡＭコアセル３０全体を制御する。
【０００５】メモリマット３３は、複数（図では３つ）のセンスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置されたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリセルアレイＭＡ１，ＭＡ２は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。複数のメモリセルは、予め定められた数８ｋずつグループ化されている。各メモリセルグループは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００６】行／列デコード回路３２は、行／列アドレスバッファ＋クロック発生回路３１から与えられる行アドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜ＣＡｍに従って、メモリセルアレイＭＡ１，ＭＡ２のアドレスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、後述するセンスアンプ＋入出力制御回路群が設けられている。センスアンプ＋入出力制御回路群は、行／列デコード回路３２によって指定されたアドレスの８ｋ個のメモリセルをデータ入出力回路３４に接続する。データ入出力回路３４は、ライトドライバ＋リードアンプ帯３５および入出力バッファ群３６を含む。ライトドライバ＋リードアンプ帯３５には、ライトドライバ群およびリードアンプ群が設けられている。
【０００７】リードアンプ群は、リードクロック信号ＣＬＫＲに同期して動作し、選択された８ｋ個のメモリセルからの読出データＱ１〜Ｑ８ｋを入出力バッファ群３６に与える。入出力バッファ群３６は、外部制御信号／ＯＥに応答してリードアンプ群からの読出データＱ１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、ライトクロック信号ＣＬＫＷに同期して動作し、外部からの書込データＤ１〜Ｄ８ｋを選択された８ｋ個のメモリセルに書込む。ただし、８ｋ個のメモリセルのうちライトマスク信号ＷＭ１〜ＷＭｋによって指定されたメモリセルにはデータは書込まれない。
【０００８】メモリセルアレイＭＡ１，ＭＡ２の各々は、それぞれがデータＤＱ１〜ＤＱ８ｋに対応して設けられた８ｋ個のメモリブロックＭＢを含む。各メモリブロックＭＢは、図１３に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数組のビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む周知のものである。
【０００９】行／列デコード回路３２によって行アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされると、ワード線ＷＬに対応する行のメモリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通し、メモリセルＭＣのデータの書込／読出が可能となる。書込動作時は、１本のワード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させた後、書込データＤに従って１組のビット線対ＢＬ，／ＢＬのうちの一方のビット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベルにする。これにより、ビット線の電位が所望のメモリセルＭＣのキャパシタＣに書込まれる。読出動作時は、ビット線対ＢＬ，／ＢＬの電位をＶＢＬ（＝ＶＣＣ／２）にイコライズした後、１本のワード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させる。これにより、各ビット線対ＢＬ，／ＢＬ間にメモリセルＭＣの記憶データに応じた微小電位差が生じる。各ビット線対間の微小電位差を電源電圧Ｖｄｄｓに増幅した後、１組のビット線対の電位差を検出することにより所望のメモリセルＭＣのデータを読出すことができる。８ｋ個のメモリブロックＭＢは、ワード線ＷＬの延在する方向に配列されており、ワード線ＷＬは８ｋ個のメモリブロックＭＢで共用されている。
【００１０】図１４は、データＤＱ１の書込／読出に関連する部分の構成を示す回路ブロック図である。図１４において、データＤ１の書込を行なうためのライトドライバ３７およびライトデータ線対ＧＩＯＷ，／ＧＩＯＷと、データＱ１の読出を行なうためのリードアンプ３８およびリードデータ線対ＧＩＯＲ，／ＧＩＯＲとが設けられる。
【００１１】ライトドライバ３７は、図１２で示したライトドライバ＋リードアンプ帯３５に配置され、書込動作時に書込データＤ１に従ってライトデータ線ＧＩＯＷ，／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を「Ｌ」レベルにする。リードアンプ３８は、ライトドライバ＋リードアンプ帯３５に配置され、読出動作時にリードデータ線対ＧＩＯＲ，／ＧＩＯＲ間の電位差を検出して読出データＱ１を生成し、出力バッファを介して外部に出力する。
【００１２】ライトデータ線対ＧＩＯＷ，／ＧＩＯＷは、図２で示したメモリアレイＭＡ１，ＭＡ２およびセンスアンプ帯ＳＡ１〜ＳＡ３を横切るように配置され、その一方端はライトドライバ３７に接続される。リードデータ線対ＧＩＯＲ，／ＧＩＯＲは、メモリアレイＭＡ１，ＭＡ２およびセンスアンプ帯ＳＡ１〜ＳＡ３を横切るように配置され、その一方端はリードアンプ３８に接続される。
【００１３】メモリセルアレイＭＡ１のメモリブロックＭＢに含まれる１組のビット線対ＢＬ１，／ＢＬ１と、メモリセルアレイＭＡ２のメモリブロックＭＢに含まれる１組のビット線対ＢＬ２，／ＢＬ２とに共通にセンスアンプ＋入出力制御回路４０が設けられる。センスアンプ＋入出力制御回路４０は、メモリセルアレイＭＡ１，ＭＡ２のたとえば各奇数番のビット線対ＢＬ，／ＢＬに対応して設けられ、センスアンプ帯ＳＡ２に配置される。なお、メモリアレイＭＡ１，ＭＡ２の各偶数番のビット線対ＢＬ，／ＢＬ用のセンスアンプ＋入出力制御回路は、それぞれセンスアンプ帯ＳＡ１，ＳＡ３に配置される。
【００１４】センスアンプ＋入出力制御回路４０は、ＮチャネルＭＯＳトランジスタ４１〜４４、イコライザ４５，４６、センスアンプ４７、ライトゲート５０およびリードゲート６０を含む。ＮチャネルＭＯＳトランジスタ４１，４２は、それぞれメモリセルアレイＭＡ１のビット線ＢＬ１，／ＢＬ１とノードＮ１，Ｎ２との間に接続され、各々のゲートはともに信号ＳＨＲ１を受ける。ＮチャネルＭＯＳトランジスタ４３，４４は、それぞれメモリセルアレイＭＡ２のビット線ＢＬ２，／ＢＬ２とノードＮ１，Ｎ２との間に接続され、各々のゲートはともに信号ＳＨＲ２を受ける。信号ＳＨＲ１が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ４１，４２が導通してセンスアンプ＋入出力制御回路４０はメモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１と結合される。信号ＳＨＲ２が活性化レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ４３，４４が導通してセンスアンプ＋入出力制御回路４０はメモリセルアレイＭＡ２のビット線対ＢＬ２，／ＢＬ２と結合される。
【００１５】イコライザ４５は、信号ＢＬＥＱ１が活性化レベルの「Ｈ」レベルの場合に活性化され、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１の電位をビット線電位ＶＢＬ（＝Ｖｄｄｓ／２）にイコライズする。イコライザ４６は、信号ＢＬＥＱ２が活性化レベルの「Ｈ」レベルの場合に活性化され、メモリセルアレイＭＡ２のビット線対ＢＬ２，／ＢＬ２の電位をビット線電位ＶＢＬにイコライズする。センスアンプ４７は、信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて活性化され、ＮチャネルＭＯＳトランジスタ４１，４２または４３，４４によってノードＮ１，Ｎ２に接続されたビット線対ＢＬ１，／ＢＬ１またはＢＬ２，／ＢＬ２間の電位差を電源電圧Ｖｄｄｓに増幅する。
【００１６】ライトゲート５０は、ＮチャネルＭＯＳトランジスタ５１〜５４を含む。ＮチャネルＭＯＳトランジスタ５１，５２は、ライトデータ線ＧＩＯＷとノードＮ１との間に直列接続され、各々のゲートがそれぞれ信号ＷＭ１，ＣＳＬＷを受ける。ＮチャネルＭＯＳトランジスタ５３，５４は、ライトデータ線／ＧＩＯＷとノードＮ２との間に直列接続され、各々ゲートはそれぞれ信号ＷＭ１，ＣＳＬＷを受ける。
【００１７】列選択信号ＣＳＬＷが選択レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ５２，５４が導通する。ライトマスク信号ＷＭ１が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ５１，５３が非導通になってデータＤ１の書込が禁止される。ライトマスク信号ＷＭ１が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ５１，５３が導通してデータＤ１の書込が許容される。
【００１８】リードゲート６０は、ＮチャネルＭＯＳトランジスタ６１〜６４を含む。ＮチャネルＭＯＳトランジスタ６１，６２は接地電位ＧＮＤのラインとリードデータ線／ＧＩＯＲとの間に直列接続され、ＮチャネルＭＯＳトランジスタ６３，６４は接地電位ＧＮＤのラインとリードデータ線ＧＩＯＲとの間に直列接続される。ＮチャネルＭＯＳトランジスタ６１，６３はゲートがそれぞれノードＮ１，Ｎ２に接続され、ＮチャネルＭＯＳトランジスタ６２，６４のゲートがともに信号ＣＳＬＲを受ける。
【００１９】列選択信号ＣＳＬＲが選択レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ６２，６４が導通する。ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６１が導通するとともにＮチャネルＭＯＳトランジスタ６３が非導通となり、「Ｈ」レベルにプリチャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのうちのリードデータ線／ＧＩＯＲが接地される。ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６１が非導通となり、「Ｈ」レベルにプリチャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのうちのリードデータ線ＧＩＯＲが接地される。
【００２０】次に、図１４で示したデータＤＱ１の書込／読出に関連する部分の動作について説明する。ここでは、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１が選択される場合について説明する。また、ライトマスク信号ＷＭ１は「Ｈ」レベルにされているものとする。
【００２１】書込動作時は、まず信号ＳＨＲ２が非活性化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２はメモリセルアレイＭＡ２と切離される。また、ビット線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」レベルになってイコライザ４５が非活性化され、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコライズが停止される。
【００２２】次に、列アドレス信号ＣＡ０〜ＣＡｍに対応する列選択信号ＣＳＬＷが選択レベルの「Ｈ」レベルにされてその列選択信号ＣＳＬＷに対応するライトゲート５０が導通し、ライトデータ線対ＧＩＯＷ，／ＧＩＯＷがライトゲート５０、ノードＮ１，Ｎ２、ＮチャネルＭＯＳトランジスタ４１，４２を介してビット線対ＢＬ１，／ＢＬ１と結合される。また、ライトドライバ３７は、書込データＤ１に従ってライトデータ線ＧＩＯＷ，／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を「Ｌ」レベルにする。
【００２３】次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ４７が活性化され、センスアンプ４７によってビット線対ＢＬ１，／ＢＬ１間の電位差が電源電圧Ｖｄｄｓに増幅される。また、行アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされてそのワード線ＷＬに対応するメモリセルＭＣが活性化され、ビット線ＢＬ１または／ＢＬ１の電位がそのメモリセルＭＣに書込まれる。
【００２４】読出動作時は、まず信号ＳＨＲ２が非活性化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２はメモリセルアレイＭＡ２と切離される。また、ビット線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」レベルになってイコライザ４５が非活性化され、メモリセルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコライズが停止される。
【００２５】次に、行アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レベルの「Ｈ」レベルにされてそのワード線ＷＬに対応するメモリセルＭＣが活性化され、そのメモリセルＭＣの記憶データに応じてビット線対ＢＬ１，／ＢＬ１間に微小電位差が生じる。
【００２６】次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび「Ｌ」レベルにされ、センスアンプ４７が活性化され、ビット線ＢＬ１，／ＢＬ１間の電位差が電源電圧Ｖｄｄｓに増幅される。すなわち、ビット線ＢＬ１，／ＢＬ１のうちプリチャージ電位Ｖｄｄｓ／２よりも高い電位のビット線が電源電位Ｖｄｄｓにされ、他方のビット線が接地電位ＧＮＤにされる。これにより、リードゲート６４のＮチャネルＭＯＳトランジスタ６１，６３のうちの一方が導通し他方が非導通になる。
【００２７】次いで、列アドレス信号ＣＡ０〜ＣＡｍに対応する列選択信号ＣＳＬＲが選択レベルの「Ｈ」レベルにされてその列選択信号ＣＳＬＲに対応するリードゲート６０のＮチャネルＭＯＳトランジスタ６２，６４が導通し、「Ｈ」レベルに予めプリチャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのうちのいずれか一方がＮチャネルＭＯＳトランジスタ６２，６１または６４，６３を介して接地されて「Ｌ」レベルになる。リードアンプ３８は、リードデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差を検出し、検出結果に応じた論理のデータＱ１を生成し、出力バッファを介して外部に出力する。
【００２８】
【発明が解決しようとする課題】ところで従来は、ビット線ＢＬ，／ＢＬの振幅電圧と、データ線ＧＩＯＷ，／ＧＩＯＷ，ＧＩＯＲ，／ＧＩＯＲの振幅電圧と、列選択信号ＣＳＬＷ，ＣＳＬＲの振幅電圧とは同じ電圧であったので、ライトゲート５０、リードゲート６０およびセンスアンプ４７のＭＯＳトランジスタには同じ耐圧のＭＯＳトランジスタすなわち同じ膜厚のゲート酸化膜を有するＭＯＳトランジスタが用いられていた。
【００２９】しかし、近年、ＤＲＡＭコアセル３０の周辺電源が低電圧化され、かつデータ線ＧＩＯＷ，／ＧＩＯＷ，ＧＩＯＲ，／ＧＩＯＲおよび列選択信号ＣＳＬＷ，ＣＳＬＲの数が多くなってきているので、それらの振幅電圧を周辺電源電圧と同じにし、低消費電力化を図る必要がある。
【００３０】しかし、単に列選択信号ＣＳＬＷ，ＣＳＬＲの振幅電圧を小さくしただけでは、ＮチャネルＭＯＳトランジスタ５２，５４，６２，６４に流れるソース−ドレイン間電流Ｉｄが小さくなって書込／読出動作が遅くなってしまう。
【００３１】また、振幅電圧が小さな列選択信号ＣＳＬＷ，ＣＳＬＲの振幅をレベル変換回路によって増幅する方法も考えられるが、レベル変換を行なうための時間が必要になって書込／読出動作が遅くなってしまう。
【００３２】一方、メモリセルＭＣのキャパシタＣにはできるだけ高い電圧を書込んでデータ保持時間を長くする必要があるので、センスアンプ４７用の電源電圧Ｖｄｄｓを低くすることは好ましくない。したがって、ソース−ドレイン間電流Ｉｄを大きくするためにＭＯＳトランジスタのゲート酸化膜を一律に薄くすると、センスアンプ４７用の電源電圧ＶｄｄｓによってＭＯＳトランジスタが破壊されてしまう。
【００３３】それゆえに、この発明の主たる目的は、消費電流が小さく、かつ動作速度が速い半導体装置を提供することである。
【００３４】
【課題を解決するための手段】この発明に係る半導体装置は、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、その入力電極が第１の信号線に接続され、第１の信号線の電位がそのしきい値電位を超えたことに応じて導通する第１のＭＯＳトランジスタと、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通し、第１のＭＯＳトランジスタを第２の信号線と基準電位のラインとの間に接続する第２のＭＯＳトランジスタとを備え、第２のＭＯＳトランジスタのゲート酸化膜は、第１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されていることを特徴とするものである。
【００３５】好ましくは、さらに、第１の信号線に与えられる信号の相補信号が与えられる第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタと、制御信号が入力されたことに応じて導通し、第３のＭＯＳトランジスタを第４の信号線と基準電位のラインとの間に接続する第４のＭＯＳトランジスタとを備え、第４のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている。
【００３６】また好ましくは、第１および第２のＭＯＳトランジスタは、第２の信号線と基準電位のラインとの間に直列接続される。半導体装置は、さらに、第１の信号線に与えられる信号の相補信号が与えられる第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その第１の電極が第４の信号線に接続され、その第２の電極が第１および第２のＭＯＳトランジスタの間のノードに接続され、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタとを備え、第２のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている。
【００３７】また、この発明に係る他の半導体装置は、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する第１の制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、第１の信号線の信号が第２の信号線に伝達されることを禁止するための第２の制御信号が入力されたことに応じて非導通になる第２のＭＯＳトランジスタとを備え、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されていることを特徴とするものである。
【００３８】また、この発明に係るさらに他の半導体装置は、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との間の電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、その入力電極が第３の電位を受けて導通する第２のＭＯＳトランジスタとを備え、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されていることを特徴とするものである。
【００３９】好ましくは、各ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート酸化膜および活性領域を含み、比較的厚いゲート酸化膜を有するＭＯＳトランジスタの活性領域と比較的薄いゲート酸化膜を有するＭＯＳトランジスタの活性領域とは、分離して形成されている。
【００４０】
【発明の実施の形態】［実施の形態１］図１は、この発明の実施の形態１によるＤＲＡＭコアセルのリードゲート１の構成を示す回路図であって、図１４のリードゲート６０と対比される図である。
【００４１】図１において、このリードゲート１が従来のリードゲート６０と異なる点は、ＮチャネルＭＯＳトランジスタ６２，６４がＮチャネルＭＯＳトランジスタ２，３で置換されている点である。ＮチャネルＭＯＳトランジスタ２は、ＮチャネルＭＯＳトランジスタ６１のドレインとリードデータ線／ＧＩＯＲとの間に接続され、そのゲートが列選択信号ＣＳＬＲを受ける。ＮチャネルＭＯＳトランジスタ３は、ＮチャネルＭＯＳトランジスタ６３のドレインとリードデータ線ＧＩＯＲとの間に接続され、そのゲートが列選択信号ＣＳＬＲを受ける。
【００４２】列選択線ＣＳＬＲの振幅電圧すなわち「Ｈ」レベルと「Ｌ」レベルの差の電圧は、周辺電源と同じ１．５Ｖである。リードデータ線ＧＩＯＲ，／ＧＩＯＲの振幅電圧は、周辺電源と同じ１．５Ｖである。ビット線ＢＬ，／ＢＬの振幅電圧すなわちセンスアンプ４７用の電圧Ｖｄｄｓは、２．０Ｖである。
【００４３】ＮチャネルＭＯＳトランジスタ６１は、図２R>２（ａ）（ｂ）に示すように、比較的大きな膜厚（たとえば７．５ｎｍ）のゲート酸化膜６１ａを有する。ゲート酸化膜６１ａは半導体基板４の表面に形成されている。ゲート酸化膜６１ａの上にはゲート電極６１ｇが形成され、その一方側から他方側に渡って活性領域が形成される。ゲート酸化膜６１ｇの一方側の活性領域はＭＯＳトランジスタ６１のソース６１ｓとなり、他方側の活性領域はＭＯＳトランジスタ６１のドレイン６１ｄとなる。ＮチャネルＭＯＳトランジスタ６３もＮチャネルＭＯＳトランジスタ６１と同じ構成である。
【００４４】ＮチャネルＭＯＳトランジスタ２は、図２（ｃ）（ｄ）に示すように、比較的小さな膜厚（たとえば３．０ｎｍ）のゲート酸化膜２ａを有する。ゲート酸化膜２ａは半導体基板４の表面に形成されている。ゲート酸化膜２ａの上にはゲート電極２ｇが形成され、その一方側から他方側に渡って活性領域が形成される。ゲート酸化膜２ｇの一方側の活性領域はＭＯＳトランジスタ２のソース２ｓとなり、他方側の活性領域はＭＯＳトランジスタ２のドレイン２ｄとなる。
【００４５】図３は、図１に示したリードゲート１のレイアウトを示す図である。図３において、半導体基板の表面に薄いゲート絶縁膜を介して１本の電極が形成される。この電極の一方端部はＮチャネルＭＯＳトランジスタ２のゲート電極２ｇとなり、その他方端部はＮチャネルＭＯＳトランジスタ３のゲート電極３ｇとなる。ゲート電極２ｇの近傍の基板表面に厚いゲート絶縁膜を介してＮチャネルＭＯＳトランジスタ６１のゲート電極６１ｇが形成され、ゲート電極３ｇの近傍の基板表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６３のゲート電極６３ｇが形成される。ゲート電極２ｇ，３ｇは列選択信号ＣＳＬＲを受ける。ゲート電極６１ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
【００４６】ゲート電極２ｇ，６１ｇの間および両側にわたって活性領域Ａ１が形成され、ゲート電極３ｇ，６３ｇの間および両側にわたって活性領域Ａ２が形成される。ゲート電極２ｇ，６１ｇの間の領域は、ＮチャネルＭＯＳトランジスタ２のソース２ｓおよびＮチャネルＭＯＳトランジスタ６１のドレイン６１ｄとなる。ゲート電極３ｇ，６３ｇの間の領域は、ＮチャネルＭＯＳトランジスタ３のソース３ｓおよびＮチャネルＭＯＳトランジスタ６３のドレイン６３ｄとなる。ＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄは、それぞれコンタクトホールＣ１，Ｃ２を介して上層のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓは、それぞれコンタクトホールＣ３，Ｃ４を介して上層の接地電位ＧＮＤのラインに接続される。
【００４７】この実施の形態１では、リードゲート１に含まれる４つのＮチャネルＭＯＳトランジスタのうちの列選択信号ＣＳＬＲをゲートに受ける２つのＮチャネルＭＯＳトランジスタ２，３としてゲート絶縁膜の薄いものを使用したので、列選択信号ＣＳＬＲの振幅電圧を周辺電源と同じ低電圧にすることができ、低消費電力化を図ることができる。また、列選択信号ＣＳＬＲの振幅電圧を低電圧化しても、その振幅電圧を昇圧するためのレベル変換回路を用いる必要がないので、読出動作が遅くなることもない。また、低電圧の列選択信号ＣＳＬＲで大きなソース−ドレイン間電流を得ることができるので、ＮチャネルＭＯＳトランジスタ２，３のサイズが小さくてすむ。さらに、リードデータ線対ＧＩＯＲ，／ＧＩＯＲの振幅電圧も周辺電源と同じ低電圧にするので、大幅な低消費電力化を図ることができる。
【００４８】［実施の形態２］実施の形態１では、同じ活性領域（たとえばＡ１）にゲート酸化膜の膜厚の異なる２種類のＮチャネルＭＯＳトランジスタ２，６１を形成したが、この方法ではゲート電極２ｇ，６１ｇの間隔を大きくする必要があり、レイアウト面積が大きくなる。また、マスクがずれた場合に２つのＮチャネルＭＯＳトランジスタ２，６１の不純物濃度が変化する可能性があり、信頼性上問題がある。この実施の形態２では、この問題が解決される。
【００４９】図４は、この発明の実施の形態２によるＤＲＡＭコアセルのリードゲート５のレイアウトを示す図である。リードゲート５の回路図は、図１で示したリードゲート１と同じである。
【００５０】図４において、半導体基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６１，６３のゲート電極６１ｇ，６３ｇが平行に形成される。また、半導体基板表面に薄いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ２，３のゲート電極２ｇ，３ｇが平行に形成される。ゲート電極６１ｇと２ｇ，６３ｇと３ｇは、それぞれ所定の間隔をあけて一直線上に形成される。ゲート電極２ｇ，３ｇは列選択信号ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
【００５１】ゲート電極２ｇ，３ｇ，６１ｇ，６３ｇの両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２ｂが互いに分離して形成される。活性領域Ａ１ａ，Ａ２ａのうちゲート電極２ｇ，３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓとなり、ゲート電極２ｇ，３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄとなる。活性領域Ａ１ｂ，Ａ２ｂのうちゲート電極６１ｇ，６３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６１ｇ，６３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄとなる。
【００５２】ＮチャネルＭＯＳトランジスタ２のソース２ｓとＮチャネルＭＯＳトランジスタ６１のドレイン６１ｄとが活性領域で形成された配線層Ｌ１で接続される。ＮチャネルＭＯＳトランジスタ３のソース３ｓとＮチャネルＭＯＳトランジスタ６３のドレイン６３ｄとが活性領域で形成された配線層Ｌ２で接続される。ＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄは、それぞれコンタクトホールＣ１，Ｃ２を介して上層のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓは、それぞれコンタクトホールＣ３，Ｃ４を介して上層の接地電位ＧＮＤのラインに接続される。
【００５３】この実施の形態２では、ゲート酸化膜の膜厚の異なる２種類のＮチャネルＭＯＳトランジスタ２と６１，３と６３を別の活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂで形成し、活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂをそれぞれ配線層Ｌ１，Ｌ２で接続する。したがって、活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂを分離して形成することができるので、信頼性が向上する。また、最小の面積でレイアウトすることが可能となる。
【００５４】［実施の形態３］図５は、この発明の実施の形態３によるＤＲＡＭコアセルのリードゲート６の構成を示す回路図である。
【００５５】図５を参照して、このリードゲート６が図１R>１で示したリードゲート１と異なる点は、ＮチャネルＭＯＳトランジスタ２と６１，３と６３の接続順が入換えられている点である。ＮチャネルＭＯＳトランジスタ２，３のソースはともに接地電位ＧＮＤのラインに接続され、各々のゲートがともに列選択信号ＣＳＬＲを受ける。ＮチャネルＭＯＳトランジスタ６１のソースはＮチャネルＭＯＳトランジスタ２のドレインに接続され、そのドレインはリードデータ線／ＧＩＯＲに接続され、そのゲートはノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ６３のソースはＮチャネルＭＯＳトランジスタ３のドレインに接続され、そのドレインはリードデータ線ＧＩＯＲに接続され、そのゲートはノードＮ２に接続される。
【００５６】図６は、図５に示したリードゲート６のレイアウトを示す図である。図６において、半導体基板の表面に厚いゲート酸化膜を介して２本のゲート電極６１ｇ，６３ｇが平行に形成される。また、半導体基板の表面に薄いゲート酸化膜を介して２本のゲート電極２ｇ，３ｇが平行に形成される。ゲート電極６１ｇと２ｇ，６３ｇと３ｇは、それぞれ所定の間隔をあけて一直線上に形成される。
【００５７】ゲート電極２ｇ，３ｇ，６１ｇ，６３ｇの両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２ｂが形成される。活性領域Ａ１ａ，Ａ２ａのうちゲート電極２ｇ，３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄとなり、ゲート電極２ｇ，３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ２ｇのソース２ｓ，３ｓとなる。活性領域Ａ１ｂ，Ａ２ｂのうちゲート電極６１ｇ，６３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６１ｇ，６３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄとなる。
【００５８】ＮチャネルＭＯＳトランジスタ２のドレイン２ｄとＮチャネルＭＯＳトランジスタ６１のソース６１ｓとが活性領域で形成された配線層Ｌ１で接続される。ＮチャネルＭＯＳトランジスタ３のドレイン３ｄとＮチャネルＭＯＳトランジスタ６３のソース６３ｓとが活性領域で形成された配線層Ｌ２で接続される。ＮチャネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓは、それぞれコンタクトホールＣ１，Ｃ２を介して上層の接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄは、それぞれコンタクトホールＣ３，Ｃ４を介して上層のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
【００５９】この実施の形態３でも、実施の形態２と同じ効果が得られる。
［実施の形態４］図７は、この発明の実施の形態４によるＤＲＡＭコアセルのリードゲート７の構成を示す回路図である。図７を参照して、このリードゲート７が図５のリードゲート６と異なる点は、ＮチャネルＭＯＳトランジスタ２が削除され、ＮチャネルＭＯＳトランジスタ６１のソースがＮチャネルＭＯＳトランジスタ６３のソースに接続されている点である。
【００６０】図８は、図７に示したリードゲート７のレイアウトを示す図である。図８において、半導体基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６１，６３のゲート電極６１ｇ，６３ｇが平行に形成される。また、半導体基板の表面に薄いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ３の２本のゲート電極３ｇ，３ｇ′が平行に形成される。ゲート電極６１ｇと３ｇ，６３ｇと３ｇ′は、所定の間隔でそれぞれ一直線上に形成される。ゲート電極３ｇ，３ｇ′は列選択信号ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
【００６１】ゲート電極３ｇ，３ｇ′の間および両側にわたって活性領域Ａ３が形成され、ゲート電極６１ｇ，６３の間および両側にわたって活性領域Ａ４が形成される。ゲート電極３ｇ，３ｇ′の間の領域はＮチャネルＭＯＳトランジスタ３のドレイン３ｄとなり、ゲート電極３ｇ，３ｇ′の外側の領域はＮチャネルＭＯＳトランジスタ３のソース３ｓ，３ｓ′となる。ゲート電極６１ｇ，６３ｇの間の領域はＮチャネルＭＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６１ｇ，６３ｇの外側の領域はそれぞれＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄとなる。
【００６２】ＮチャネルＭＯＳトランジスタ３のドレイン３ｄとＮチャネルＭＯＳトランジスタ６０，６３のソース６１ｓ，６３ｓとは活性領域で形成された配線層Ｌ３で接続される。ＮチャネルＭＯＳトランジスタ３のソース３ｓ，３ｓ′は、それぞれコンタクトホールＣ１，Ｃ２を介して上層の接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ６１，６３のドレイン６１ｄ，６３ｄは、それぞれコンタクトホールＣ３，Ｃ４を介してリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
【００６３】この実施の形態４でも、実施の形態２と同じ効果が得られる。
［実施の形態５］図９は、この発明の実施の形態５によるＤＲＡＭコアセルのライトゲート１０の構成を示す回路図であって、図１４のライトゲート５０と対比される図である。
【００６４】図９において、このライトゲート１０は、ノードＮ２とライトデータ線／ＧＩＯＷとの間に直列接続されたＮチャネルＭＯＳトランジスタ１１，１２と、ノードＮ１とライトデータ線ＧＩＯＷとの間に直列接続されたＮチャネルＭＯＳトランジスタ１３，１４とを含む。ＮチャネルＭＯＳトランジスタ１１，１３は、比較的大きな膜厚（たとえば７．５ｎｍ）のゲート酸化膜を有する。ＮチャネルＭＯＳトランジスタ１２，１４は、比較的小さな膜厚（たとえば３．０ｎｍ）のゲート酸化膜を有する。ＮチャネルＭＯＳトランジスタ１１，１３のゲートは、ともにライトマスク信号ＷＭ１を受ける。ＮチャネルＭＯＳトランジスタ１２，１４のゲートは、ともに列選択信号ＣＳＬＷを受ける。
【００６５】列選択信号ＣＳＬＷの振幅電圧は、周辺電源と同じ１．５Ｖである。ライトデータ線ＧＩＯＷ，／ＧＩＯＷの振幅電圧は、周辺電源と同じ１．５Ｖである。ノードＮ１，Ｎ２の振幅電圧すなわちセンスアンプ４７用の電源電圧Ｖｄｄｓは、２．０Ｖである。ライトマスク信号ＷＭ１の振幅電圧は、２．０Ｖである。
【００６６】ノードＮ２またはＮ１が「Ｈ」レベル（電源電位Ｖｄｄｓ）でライトマスク信号ＷＭ１が「Ｈ」レベル（電源電圧Ｖｄｄｓ）の場合でも、ＮチャネルＭＯＳトランジスタ１２または１４のドレインの電位はＶｄｄｓ−Ｖｔｈ（ただし、ＶｔｈはＮチャネルＭＯＳトランジスタ１１，１３のしきい値電圧である）になるので、ＮチャネルＭＯＳトランジスタ１２，１４のゲート酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きければよい。
【００６７】図１０は、図９に示したライトゲート１０のレイアウトを示す図である。図１０において、半導体基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ１１，１３のゲート電極１１ｇ，１３ｇが平行に形成される。また、半導体基板表面に薄いゲート酸化膜を介してＮチャネルＭＯＳトランジスタ１２，１４のゲート電極１２ｇ，１４ｇが平行に形成される。ゲート電極１１ｇと１２ｇ，１３ｇと１４ｇは、それぞれ所定の間隔をあけて一直線上に形成される。ゲート電極１１ｇ，１３ｇはともにライトマスク信号ＷＭ１を受け、ゲート電極１２ｇ，１４ｇはともに列選択信号ＣＳＬＷを受ける。
【００６８】ゲート電極１２ｇ，１４ｇ，１１ｇ，１３ｇの両側にそれぞれ活性領域Ａ５〜Ａ８が形成される。活性領域Ａ５，Ａ６のうちゲート電極１２ｇ，１４ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ１２，１４のドレイン１２ｄ，１４ｄとなり、ゲート電極１２ｇ，１４ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ１２，１４のソース１３ｓ，１４ｓとなる。活性領域Ａ７，Ａ８のうちゲート電極１１ｇ，１３ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ１１，１３のソース１１ｓ，１３ｓとなり、ゲート電極１１ｇ，１３ｇの外側の領域がそれぞれＮチャネルＭＯＳトランジスタ１２，１３のドレイン１１ｄ，１３ｄとなる。
【００６９】ＮチャネルＭＯＳトランジスタ１２のドレイン１２ｄとＮチャネルＭＯＳトランジスタ１１のソース１１ｓとが活性領域で形成された配線層Ｌ５で接続される。ＮチャネルＭＯＳトランジスタ１４のドレイン１４ｄとＮチャネルＭＯＳトランジスタ１３のソース１３ｓとが活性領域で形成された配線層Ｌ６で接続される。ＮチャネルＭＯＳトランジスタ１２，１４のソース１２ｓ，１４ｓは、それぞれコンタクトホールＣ５，Ｃ６を介して上層のライトデータ線／ＧＩＯＷ，ＧＩＯＷに接続される。ＮチャネルＭＯＳトランジスタ１１，１３のドレイン１１ｄ，１３ｄはそれぞれコンタクトホールＣ７，Ｃ８を介して上層のノードＮ２，Ｎ１に接続される。
【００７０】この実施の形態５では、ライトゲート１０に含まれる４つのＮチャネルＭＯＳトランジスタ１１〜１４のうちの列選択信号ＣＳＬＷをゲートに受ける２つのＮチャネルＭＯＳトランジスタ１２，１４としてゲート絶縁膜の薄いものを使用したので、列選択信号ＣＳＬＷの振幅電圧を周辺電源と同じ低電圧にすることができ、低消費電力化を図ることができる。また、列選択信号ＣＳＬＷの振幅電圧を低電圧化しても、その振幅電圧を昇圧するためのレベル変換回路を用いる必要がないので、書込動作が遅くなることもない。また、低電圧の列選択線ＣＳＬＷで大きなソース−ドレイン間電流を得ることができるので、ＮチャネルＭＯＳトランジスタ１２，１４のサイズは小さくてすむ。さらに、ライトデータ線対ＧＩＯＷ，／ＧＩＯＷの振幅電圧も周辺電源と同じ低電圧にするので、大幅な低消費電力化を図ることができる。
【００７１】また、ゲート酸化膜の膜厚の異なる２種類のＮチャネルＭＯＳトランジスタ１１と１２，１３と１４を別の活性領域Ａ７とＡ５，Ａ８とＡ６で形成し、活性領域Ａ７とＡ５，Ａ８とＡ６をそれぞれ配線層Ｌ１，Ｌ２で接続する。したがって、活性層Ａ７とＡ５，Ａ８とＡ６を分離して形成することができるので、信頼性が向上する。また、最小の面積でレイアウトすることが可能となる。
【００７２】なお、ライトマスク信号ＷＭ１のないＤＲＡＭコアセルにおいては、図１１に示すように、信号ＷＭ１の代わりにセンスアンプ４７用の電源電位ＶｄｄｓをＮチャネルＭＯＳトランジスタ１１，１３のゲートに与えるとよい。この場合も、ＮチャネルＭＯＳトランジスタ１２，１４のドレインの電位はＶｄｄｓ−Ｖｔｈとなるので、ＮチャネルＭＯＳトランジスタ１２，１４のゲート酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きければよい。
【００７３】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７４】
【発明の効果】以上のように、この発明に係る半導体装置では、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、その入力電極が第１の信号線に接続され、第１の信号線の電位がそのしきい値電位を超えたことに応じて導通する第１のＭＯＳトランジスタと、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通し、第１のＭＯＳトランジスタを第２の信号線と基準電位のラインとの間に接続する第２のＭＯＳトランジスタとが設けられ、第２のＭＯＳトランジスタのゲート酸化膜は、第１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。したがって、第２のＭＯＳトランジスタのゲート酸化膜を薄く形成するので、制御信号の振幅電圧の低電圧化を図ることができ、消費電力の低減化を図ることができる。また、低電圧化した制御信号を増幅するためのレベル変換回路を設ける必要がないので、動作速度が遅くなることもない。また、第２のトランジスタのサイズを小さくすることができ、チップ面積の縮小化を図ることができる。
【００７５】好ましくは、さらに、第１の信号線に与えられる信号の相補信号が与えられる第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタと、制御信号が入力されたことに応じて導通し、第３のＭＯＳトランジスタを第４の信号線と基準電位のラインとの間に接続する第４のＭＯＳトランジスタとが設けられ、第４のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。この場合は、信号およびその相補信号を伝達することができる。
【００７６】また好ましくは、第１および第２のＭＯＳトランジスタは、第２の信号線と基準電位のラインとの間に直列接続され、さらに、第１の信号線に与えられる信号の相補信号を与える第３の信号線と、第２の電位にプリチャージされる第４の信号線と、その第１の電極が第４の信号線に接続され、その第２の電極が第１および第２のＭＯＳトランジスタの間のノードに接続され、その入力電極が第３の信号線に接続され、第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタとが設けられ、第２のＭＯＳトランジスタのゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。この場合は、信号およびその相補信号を伝達することができる。また、第１および第３のＭＯＳトランジスタで第２のＭＯＳトランジスタを共用するので、トランジスタ数が少なくてすむ。
【００７７】また、この発明に係る他の半導体装置では、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する第１の制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、第１の信号線の信号が第２の信号線に伝達されることを禁止するための第２の制御信号が入力されたことに応じて非導通になる第２のＭＯＳトランジスタとが設けられ、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成される。したがって、第１のＭＯＳトランジスタのゲート酸化膜を薄く形成するので、第１の制御信号の振幅電圧の低電圧化を図ることができ、消費電力の低減化を図ることができる。また、低電圧化した第１の制御信号を増幅するためのレベル変換回路を設ける必要がないので、動作速度が遅くなることもない。また、第１のトランジスタのサイズを小さくすることができ、チップ面積の縮小化を図ることができる。
【００７８】また、この発明に係るさらに他の半導体装置では、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線と、予め定められた第２の電位にプリチャージされる第２の信号線と、第２の信号線の電位と第２の電位との電位差を増幅し、その一方のレベルが第１の電位よりも高い第３の電位であり、その他方のレベルが基準電位である信号を第２の信号線に与えるセンスアンプと、その第１の電極が第１の信号線に接続され、第１の信号線の信号が第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタの第２の電極と第２の信号線との間に接続され、その入力電極が第３の電位を受けて導通する第２のＭＯＳトランジスタとが設けられ、第１のＭＯＳトランジスタのゲート酸化膜は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている。したがって、第１のＭＯＳトランジスタのゲート酸化膜を薄く形成したので、制御信号の振幅電圧の低電圧化を図ることができ、消費電力の低減化を図ることができる。また、第２の信号線の電位がセンスアンプによって第３の電位にされた場合でも、第３の電位よりも第２のＭＯＳトランジスタのしきい値電圧だけ低い電位が第１のＭＯＳトランジスタに与えられるので、第１のＭＯＳトランジスタが絶縁破壊されるのを防止することができる。
【００７９】また好ましくは、各ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート酸化膜および活性領域を含み、比較的厚いゲート酸化膜を有するＭＯＳトランジスタの活性領域と比較的薄いゲート酸化膜を有するＭＯＳトランジスタの活性領域とは、分離して形成されている。この場合は、信頼性の向上と、レイアウト面積の縮小化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭコアセルのリードゲートの構成を示す回路図である。
【図２】 図１に示した２種類のＮチャネルＭＯＳトランジスタ２，６１の構成を示す図である。
【図３】 図１に示したリードゲートのレイアウトを示す図である。
【図４】 この発明の実施の形態２によるＤＲＡＭコアセルのリードゲートのレイアウトを示す図である。
【図５】 この発明の実施の形態３によるＤＲＡＭコアセルのリードゲートの構成を示す回路図である。
【図６】 図５に示したリードゲートのレイアウトを示す図である。
【図７】 この発明の実施の形態４によるＤＲＡＭコアセルのリードゲートの構成を示す回路図である。
【図８】 図７に示したリードゲートのレイアウトを示す図である。
【図９】 この発明の実施の形態５によるＤＲＡＭコアセルのライトゲートの構成を示す回路図である。
【図１０】 図９に示したライトゲートのレイアウトを示す図である。
【図１１】 実施の形態５の変更例を示す回路図である。
【図１２】 従来のＤＲＡＭコアセルの全体構成を示すブロック図である。
【図１３】 図１２に示したメモリセルアレイに含まれるメモリブロックの構成を示す回路ブロック図である。
【図１４】 図１２に示したデータＤＱ１の書込／読出に関連する部分の構成を示す回路ブロック図である。
【符号の説明】
１，５〜７，６０ リードゲート、２，３，１１〜１４，Ｑ，４１〜４４，５１〜５４，６１〜６４ ＮチャネルＭＯＳトランジスタ、２ｓ，３ｓ，１１ｓ〜１４ｓ，６１ｓ，６３ｓ ソース、２ｄ，３ｄ，１１ｄ〜１４ｄ，６１ｄ，６４ｄ ドレイン、２ｇ，３ｇ，１１ｇ〜１４ｇ，６１ｇ，６３ｇ ゲート電極、２ａ，６１ａ ゲート酸化膜、４ 半導体基板、１０，５０ ライトゲート、Ｃ１〜Ｃ８ コンタクトホール、Ａ１〜Ａ８，Ａ１ａ，Ａ１ｂ，Ａ２ａ，Ａ２ｂ 活性領域、ＧＩＯＲ，／ＧＩＯＲ リードデータ線対、ＧＩＯＷ，／ＧＩＯＷ ライトデータ線対、Ｌ１〜Ｌ５ 配線層、３０ ＤＲＡＭコアセル、３１ 行／列アドレスバッファ＋クロック発生回路、３２ 行／列デコード回路、３３ メモリマット、３４ データ入出力回路、３５ ライトドライバ＋リードアンプ帯、３６ 入出力バッファ群、ＳＡ１〜ＳＡ３ センスアンプ帯、ＭＡ１，ＭＡ２メモリセルアレイ、ＭＢ メモリブロック、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、３７ ライトドライバ、３８ リードアンプ、４５，４６ イコライザ、４７ センスアンプ。
【特許請求の範囲】
【請求項１】 半導体装置であって、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線、予め定められた第２の電位にプリチャージされる第２の信号線、その入力電極が前記第１の信号線に接続され、該第１の信号線の電位がそのしきい値電位を超えたことに応じて導通する第１のＭＯＳトランジスタ、および前記第１の信号線の信号が前記第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通し、前記第１のＭＯＳトランジスタを前記第２の信号線と前記基準電位のラインとの間に接続する第２のＭＯＳトランジスタを備え、前記第２のＭＯＳトランジスタのゲート酸化膜は、前記第１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、半導体装置。
【請求項２】 さらに、前記第１の信号線に与えられる信号の相補信号が与えられる第３の信号線、前記第２の電位にプリチャージされる第４の信号線、その入力電極が前記第３の信号線に接続され、該第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタ、および前記制御信号が入力されたことに応じて導通し、前記第３のＭＯＳトランジスタを前記第４の信号線と前記基準電位のラインとの間に接続する第４のＭＯＳトランジスタを備え、前記第４のＭＯＳトランジスタのゲート酸化膜は、前記第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、請求項１に記載の半導体装置。
【請求項３】 前記第１および第２のＭＯＳトランジスタは、前記第２の信号線と前記基準電位のラインとの間に直列接続され、さらに、前記第１の信号線に与えられる信号の相補信号が与えられる第３の信号線、前記第２の電位にプリチャージされる第４の信号線、およびその第１の電極が前記第４の信号線に接続され、その第２の電極が前記第１および第２のＭＯＳトランジスタの間のノードに接続され、その入力電極が前記第３の信号線に接続され、該第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタを備え、前記第２のＭＯＳトランジスタのゲート酸化膜は、前記第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、請求項１に記載の半導体装置。
【請求項４】 半導体装置であって、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線、予め定められた第２の電位にプリチャージされる第２の信号線、前記第２の信号線の電位と前記第２の電位との電位差を増幅し、その一方のレベルが前記第１の電位よりも高い第３の電位であり、その他方のレベルが前記基準電位である信号を前記第２の信号線に与えるセンスアンプ、その第１の電極が前記第１の信号線に接続され、前記第１の信号線の信号が前記第２の信号線に伝達されることを許可する第１の制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタ、および前記第１のＭＯＳトランジスタの第２の電極と前記第２の信号線との間に接続され、前記第１の信号線の信号が前記第２の信号線に伝達されることを禁止するための第２の制御信号が入力されたことに応じて非導通になる第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタのゲート酸化膜は、前記第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、半導体装置。
【請求項５】 半導体装置であって、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線、予め定められた第２の電位にプリチャージされる第２の信号線、前記第２の信号線の電位と前記第２の電位との電位差を増幅し、その一方のレベルが前記第１の電位よりも高い第３の電位であり、その他方のレベルが前記基準電位である信号を前記第２の信号線に与えるセンスアンプ、その第１の電極が前記第１の信号線に接続され、その第１の信号線の信号が前記第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタ、および前記第１のＭＯＳトランジスタの第２の電極と前記第２の信号線との間に接続され、その入力電極が前記第３の電位を受けて導通する第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタのゲート酸化膜は、前記第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、半導体装置。
【請求項６】 各ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート酸化膜および活性領域を含み、比較的厚いゲート酸化膜を有するＭＯＳトランジスタの活性領域と比較的薄いゲート酸化膜を有するＭＯＳトランジスタの活性領域とは、分離して形成されている、請求項１から請求項５のいずれかに記載の半導体装置。
【請求項１】 半導体装置であって、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線、予め定められた第２の電位にプリチャージされる第２の信号線、その入力電極が前記第１の信号線に接続され、該第１の信号線の電位がそのしきい値電位を超えたことに応じて導通する第１のＭＯＳトランジスタ、および前記第１の信号線の信号が前記第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通し、前記第１のＭＯＳトランジスタを前記第２の信号線と前記基準電位のラインとの間に接続する第２のＭＯＳトランジスタを備え、前記第２のＭＯＳトランジスタのゲート酸化膜は、前記第１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、半導体装置。
【請求項２】 さらに、前記第１の信号線に与えられる信号の相補信号が与えられる第３の信号線、前記第２の電位にプリチャージされる第４の信号線、その入力電極が前記第３の信号線に接続され、該第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタ、および前記制御信号が入力されたことに応じて導通し、前記第３のＭＯＳトランジスタを前記第４の信号線と前記基準電位のラインとの間に接続する第４のＭＯＳトランジスタを備え、前記第４のＭＯＳトランジスタのゲート酸化膜は、前記第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、請求項１に記載の半導体装置。
【請求項３】 前記第１および第２のＭＯＳトランジスタは、前記第２の信号線と前記基準電位のラインとの間に直列接続され、さらに、前記第１の信号線に与えられる信号の相補信号が与えられる第３の信号線、前記第２の電位にプリチャージされる第４の信号線、およびその第１の電極が前記第４の信号線に接続され、その第２の電極が前記第１および第２のＭＯＳトランジスタの間のノードに接続され、その入力電極が前記第３の信号線に接続され、該第３の信号線の電位がそのしきい値電位を超えたことに応じて導通する第３のＭＯＳトランジスタを備え、前記第２のＭＯＳトランジスタのゲート酸化膜は、前記第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、請求項１に記載の半導体装置。
【請求項４】 半導体装置であって、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線、予め定められた第２の電位にプリチャージされる第２の信号線、前記第２の信号線の電位と前記第２の電位との電位差を増幅し、その一方のレベルが前記第１の電位よりも高い第３の電位であり、その他方のレベルが前記基準電位である信号を前記第２の信号線に与えるセンスアンプ、その第１の電極が前記第１の信号線に接続され、前記第１の信号線の信号が前記第２の信号線に伝達されることを許可する第１の制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタ、および前記第１のＭＯＳトランジスタの第２の電極と前記第２の信号線との間に接続され、前記第１の信号線の信号が前記第２の信号線に伝達されることを禁止するための第２の制御信号が入力されたことに応じて非導通になる第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタのゲート酸化膜は、前記第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、半導体装置。
【請求項５】 半導体装置であって、その一方のレベルが第１の電位であり、その他方のレベルが基準電位である信号が与えられる第１の信号線、予め定められた第２の電位にプリチャージされる第２の信号線、前記第２の信号線の電位と前記第２の電位との電位差を増幅し、その一方のレベルが前記第１の電位よりも高い第３の電位であり、その他方のレベルが前記基準電位である信号を前記第２の信号線に与えるセンスアンプ、その第１の電極が前記第１の信号線に接続され、その第１の信号線の信号が前記第２の信号線に伝達されることを許可する制御信号が入力されたことに応じて導通する第１のＭＯＳトランジスタ、および前記第１のＭＯＳトランジスタの第２の電極と前記第２の信号線との間に接続され、その入力電極が前記第３の電位を受けて導通する第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタのゲート酸化膜は、前記第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形成されている、半導体装置。
【請求項６】 各ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート酸化膜および活性領域を含み、比較的厚いゲート酸化膜を有するＭＯＳトランジスタの活性領域と比較的薄いゲート酸化膜を有するＭＯＳトランジスタの活性領域とは、分離して形成されている、請求項１から請求項５のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
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【図８】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００２−１６２３８（Ｐ２００２−１６２３８Ａ）
【公開日】平成１４年１月１８日（２００２．１．１８）
【国際特許分類】
【出願番号】特願２０００−１９５９６３（Ｐ２０００−１９５９６３）
【出願日】平成１２年６月２９日（２０００．６．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【出願人】（５９１０３６４５７）三菱電機エンジニアリング株式会社 (419)
【Ｆターム（参考）】
【公開日】平成１４年１月１８日（２００２．１．１８）
【国際特許分類】
【出願日】平成１２年６月２９日（２０００．６．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【出願人】（５９１０３６４５７）三菱電機エンジニアリング株式会社 (419)
【Ｆターム（参考）】
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