半導体装置
【課題】 寄生トランジスタのオン動作を防止し、回路消費電流を低減するブートストラップ方式の半導体装置を提供する。
【解決手段】 パワーデバイスの低圧側(112)の電力素子を駆動して高圧側駆動部（１１１）の電源を供給するブートストラップ回路は、少なくともブートストラップコンデンサに電源を供給する低圧半導体素子部（７）と高圧島ドリフト部（Ｒn，８）を備え、低圧半導体素子部と高圧島ドリフト部は接合分離され、ｐｃｈ−ＭＯＳトランジスタ（Tr７）のバックゲート（１６）はダイオードが接続されていないオープン構成としている。
【解決手段】 パワーデバイスの低圧側(112)の電力素子を駆動して高圧側駆動部（１１１）の電源を供給するブートストラップ回路は、少なくともブートストラップコンデンサに電源を供給する低圧半導体素子部（７）と高圧島ドリフト部（Ｒn，８）を備え、低圧半導体素子部と高圧島ドリフト部は接合分離され、ｐｃｈ−ＭＯＳトランジスタ（Tr７）のバックゲート（１６）はダイオードが接続されていないオープン構成としている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワーデバイスを駆動する半導体装置に関し、特に、ブートストラップ回路方式を用いたインバータ等のパワーデバイスを駆動する半導体装置に関するものである。
【背景技術】
【０００２】
一般に、ブートストラップダイオード方式では、ブートストラップダイオードは高耐圧ＩＣチップの外部側に設けられていたが、１チップ化を目的としてブートストラップダイオードを高耐圧ＩＣチップ内に搭載したブートストラップダイオード方式が開発されている。このようなブートストラップ回路方式の高耐圧ＩＣチップについて、図２５及び図２６を用いて以下に説明する。図２５は従来のブートストラップダイオードの断面構造を示し、図２６は従来のパワーデバイス（電力変換器）と図２５に示すブートストラップダイオードを搭載した高耐圧ＩＣとを連結した概略回路構成を示す。
【０００３】
図２５に示すブートストラップ方式は、高耐圧ＩＣチップに搭載したブートストラップダイオード部１０１と、高圧側駆動用ＣＭＯＳ領域１０２とを備える。ｐ−基板１０５上に形成されたｎ−半導体層１０６内にｐ−ウェル１０３と層間絶縁膜のｐ＋型拡散層１０４とを離間させて設けられている。これにより、ｐ−ウェル１０３とｐ＋型拡散層１０４間に電源電圧Ｖccを印加でき、高圧ダイオードはブートストラップダイオード（Ｄ１０１）として使用可能としている。ここで、高耐圧ＩＣチップのｐ−基板１０５は通常は接地（ＧＮＤ）電位に接続されている。
【０００４】
図２６において、Ｃ１は外部ブートストラップコンデンサ（以後、「外部コンデンサ」と略称する）であり、上側（高圧側）パワートランジスタＴ１と下側（低圧側）パワートランジスタＴ２は、高電圧端子ＨＶと接地ＧＮＤ間に直列に接続され、これらのトランジスタＴ１とＴ２はそれぞれ固有の基板ダイオードＤ１とＤ２を有する。図示のように、高耐圧ＩＣは、高圧側駆動回路１１１と低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４と高耐圧のブートストラップダイオードＤ１０１を備え、トランジスタＴ１とＴ２等より成るパワーデバイスを駆動するように接続されている。
【０００５】
外部コンデンサＣ１の一端はＩＣチップ上のブートストラップダイオードＤ１０１を介して電源電圧Ｖｃｃに接続され、下側トランジスタＴ２が導通（オン）状態にあるときに出力端子ＯＵＴがほぼ接地電位に維持された場合に、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧Ｖｃｃよりも電圧降下分だけ僅かに小さい充電電圧Ｖ１を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ１により駆動される。
【０００６】
このように、図２５及び図２６に示す高耐圧ＩＣでは、ブートストラップダイオードＤ１０１のアノード１０７を制限抵抗Ｒ１を介して電源電圧Ｖｃｃに接続し、カソード１０８を高圧側浮遊供給絶対電圧ＶＢ端子に接続し、この高圧側浮遊供給絶対電圧ＶＢ端子と高圧側浮遊供給オフセット電圧ＶＳ端子（出力端子ＯＵＴ）との間に外部コンデンサＣ１を接続している。このような構成において、電力変換器の出力素子の低圧側トランジスタＴ２がオンするときに、高圧であるブートストラップダイオードＤ１０１を通じて外部コンデンサＣ１を充電し、この外部コンデンサＣ１に充電された電圧Ｖ１により高圧側駆動回路１１１を駆動することにより、高圧側浮遊電源を別途設けることを必要としない方式を提供している。
【０００７】
他の従来構成としては、過渡期間中における集積ＬＤＭＯＳ構造の寄生トランジスタのＯＮ防止用のデバイスを有し、集積デバイスの破壊防止を保証する集積ＬＤＭＯＳトランジスタを使用し、ＬＤＭＯＳと下側電力素子のタイミングを同期させたブートストラップ・キャパシタンスの充電回路が開示されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開平９−６５５７１号公報（段落０００９〜００１４、図３〜５）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、図２５及び図２６に示すようなブートストラップダイオードＤ１０１を高耐圧ＩＣに搭載したブートストラップ回路方式は、ダイオードＤ１０１のアノード１０７がｐ−基板１０５よりも電源電圧分だけ電位的に高く、高圧を保持するためにＲＥＳＵＲＦ構造となっている。この場合、電源電圧Ｖｃｃを印可すると寄生のＰＮＰトランジスタ１０９がオン（ＯＮ）動作し、ベース濃度が低いため、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥが大きくなり、アノード１０７からｐ−ウェル１０３及びｎ−半導体層１０６を介してｐ−基板１０５方向に非常に大きな電流が流れてしまうといった問題があった。
【００１０】
本発明は、上記課題を解決するためになされたもので、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減することができるブートストラップ方式による高耐圧ＩＣチップの半導体装置を提供することを目的とする。即ち、高圧保持と充電の役割を接合分離で別々の素子に行うことで、寄生のＰＮＰトランジスタの動作を極力無くす構成とする。これは、高圧保持部はＲＥＳＵＲＦ構造ではあるが、ｎ−ドリフト層となっているため寄生のＰＮＰトランジスタは発生しないことによる。また、充電するための半導体素子としては、ダイオード型とｐｃｈ−ＭＯＳトランジスタ型の大きく２通りのものを搭載しているが、どちらの型式においても寄生のＰＮＰトランジスタの動作を極力無くすため、埋込みｎ＋層を追加してベース濃度を濃くし、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥを低くしている。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明による半導体装置は、パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有する。ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、低圧半導体素子部と高圧保持部は接合分離されている。高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層である。また、ブートストラップ回路の低圧半導体素子部は少なくともＰｃｈ−ＭＯＳトランジスタを備え、Ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層がｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、Ｐｃｈ−ＭＯＳトランジスタのバックゲートは、ダイオードが接続されていないオープン構成であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、高圧側浮遊電源を必要とせず、電源電圧Ｖｃｃから、高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに電源電圧Ｖｃｃをそのまま充電することが可能となり、寄生トランジスタのオン動作を防止する。また、Ｐｃｈ−ＭＯＳトランジスタがオフ状態のときに、ボディ・ドレインダイオードを通じて、充電電荷が流出することを防止できるとともに、Ｐｃｈ−ＭＯＳトランジスタのバックゲートにはダイオードが接続されていないので、その分だけ回路面積を縮小できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図１乃至図２４を用いて、ブートストラップ方式を例示して説明する。ブートストラップ方式は、充電可能な半導体素子部と高圧保持用ｎ−ドリフト層を接合分離でモノシリック高耐圧ＩＣ（１チップ構成の高耐圧ＩＣ）チップに搭載した構成である。ただし、本発明はこれに限定されるものではなく、他のＭＯＳトランジスタ等を備える半導体装置にも適用可能である。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１４】
（実施の形態１）
本実施の形態１の特徴は、ブートストラップ回路内の充電可能な半導体素子部を構成するＰｃｈ−ＭＯＳトランジスタ領域（７）において、ｎ−半導体層（１０６）内に第１のｐ＋層（２０）と第２のｐ＋層（１７）とバックゲートｎ＋層（１６）を埋設し、このバックゲートｎ＋層（１６）には、従来はＰｃｈ−ＭＯＳトランジスタがＯＦＦの際に電荷流出を防止するためのダイオードが接続されていたが、本実施の形態１ではこのような電荷流出防止用のダイオードを設けることなく、バックゲートｎ＋層（１６）をオープン構成としたことである。
【００１５】
先ず、本発明の実施の形態１の基本構成について図１及び図２を用いて以下に説明する。図１は本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２は本実施の形態１に係るブートストラップ回路要部の断面構造を示す。図示の構成では、Ｐｃｈ−ＭＯＳトランジスタＴｒ７の領域７と高圧島を利用したｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載したブートストラップ方式を示す。この方式では、高電圧を保持するために設けられたｎ−ドリフト層Ｒｎ領域８では、端子領域１２（ｎ＋層）がＰｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７と接続され、端子領域１１（ｎ＋層）が高圧側駆動回路１１１の高圧側浮遊供給絶対電圧ＶＢと接続された構成である。
【００１６】
図１及び図２に示すように本実施の形態１は、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０を電源電圧Ｖccに接続し、第２のｐ＋層１７と接続されたｎ−ドリフト層Ｒｎを介して外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電を行うブートストラップ方式である。
【００１７】
上記構成において、図１に示すように、遅延回路１１４の一端子はＰｃｈ−ＭＯＳトランジスタ（Ｔｒ７）領域７のゲートに接続され、低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４の各一端子は接地電位（ＧＮＤ）に接続されている。このような構成により、電力変換器（パワーデバイス）の出力素子の低圧側トランジスタＴ２がＯＮ動作するのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮ動作するように駆動制御している。
【００１８】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノシリック高耐圧ＩＣチップ上のｎ−ドリフト層ＲnとＰｃｈ−ＭＯＳトランジスタ領域７を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態となり出力端子ＯＵＴがほぼ接地電位に維持されたときに、充電電流を外部コンデンサＣ１に流す。外部コンデンサＣ１は電源電圧Ｖｃｃを電圧降下させずにそのまま充電電圧として保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動されるとともに、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖｃｃにより駆動される。
【００１９】
このように、電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするように制御することにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮすると、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０と接続されている電源電圧Ｖｃｃからｎ−ドリフト層Ｒnを介して外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われる。この充電された電圧Ｖｃｃを高圧側駆動回路１１１の電源電圧として使用することにより、高圧側浮遊電源を別途設けることを必要としないブートストラップ方式を提供できる。
【００２０】
ここで、図２に示すブートストラップ回路の断面構造では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、Ｐｃｈ−ＭＯＳトランジスタ領域７において、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３及び１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さにまで形成されている。
【００２１】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７の埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００２２】
さらに本実施の形態では、Ｐｃｈ−ＭＯＳトランジスタ領域７はＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に第１のｐ＋層２０及び第２のｐ＋層１７とバックゲートｎ＋層１６を埋設し、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことを特徴としている。バックゲートｎ＋層１６をオープン構成としても、ボディ・ドレインダイオードＤ４を介して流れる電流と逆方向に寄生のダイオードＤ６が第１のｐ＋層（２０）とバックゲートｎ＋層（１６）間に生成されるため、Ｐｃｈ−ＭＯＳトランジスタ領域７がオンからオフに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４を介して流れる逆方向電流を、寄生ダイオードＤ６により防止できる。
【００２３】
このように、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態のときに、端子ＶＢと端子ＶＳ間に電源電圧Ｖｃｃをそのまま充電することができ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遙かに抑制すると共に、モノシリックＩＣチップに搭載可能となる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を介して充電電荷が流出することを防止することができる。また、Ｐｃｈ−ＭＯＳトランジスタのバックゲートｎ＋層（１６）には電荷流出防止用のダイオードが接続されていないため、ダイオードが設けられていない分だけ回路面積を縮小できる。
【００２４】
また、Ｐｃｈ−ＭＯＳトランジスタＴｒ７領域７はｎ−半導体層１０６内にアノードｐ＋層２０とカソードｎ＋層１６を設け、埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタＴｒ７領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ従来構成における図２７に示した寄生ＰＮＰトランジスタ１０９のＨＦＥを下げている。これにより、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、アノードｐ＋層２０からＰｃｈ−ＭＯＳトランジスタＴｒ７領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００２５】
一方、高圧島ｎ−ドリフト層領域８は、多重浮遊フィールドプレートＭＦＦＰ（Multiple Floating Field Plate）の２重埋め込み構造を採用している。即ち、高圧島ｎ−ドリフト層Ｒn領域８では、高圧島のｎ−半導体層１０６内の高電位側のｎ＋層１１と、開口部のｎ＋層１２の両側をｐ−基板と同電位（接地電位ＧＮＤ）に固定された一対のｐ＋層１３と１４で囲む。これにより、空乏層を広げ、開口部のｎ＋層１２の電界集中を緩和させ、高圧側の電力素子がＯＮし低圧側の電力素子がＯＦＦすると、開口部のｎ＋層１２はフローティング電位となるが、その電位を低電位（約４０Ｖ以下）に抑制することができ、高電圧、即ち６００Ｖ以上の高電圧を保持することができる。
【００２６】
このように、本実施の形態１に係るブートストラップ方式では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８を高耐圧ＩＣチップに搭載した構成により、回路消費電流を効果的に低減することが可能となる。また、図２において、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層Ｒｎ領域８を接合分離した構成により、モノシリック高耐圧ＩＣチップに搭載可能となる。
【００２７】
なお、本実施の形態１は種々の変形が可能であり、例えば、充電可能な半導体素子部の構造は同じで、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている変形例１〜７等、さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７の構成を、図２に示す構造以外に、例えば、図１４に示す変形例８のように構成することも可能である。以下、本実施の形態１の変形例１〜８についてそれらの要点を説明する。
【００２８】
（変形例１）
図３は変形例１に係るブートストラップ回路要部の断面構造を示す。図２に示す実施の形態１の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、空乏層を広げ、高圧島開口部のｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図３に示す変形例１のように、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けた構成としてもよい。
【００２９】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００３０】
（変形例２）
図４及び図５は変形例２（Ａ），（Ｂ）に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図４に示すように変形例２（Ａ）の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、新たな埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させたことであり、図５に示す変形例２（Ｂ）では、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ構成である。
【００３１】
図４及び図５に示すように、変形例２では、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させるか、またはｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込むことにより、ｎ＋層１２直下の実効的な空乏層を低減することができ、ｎ＋領域１２が高電位となることを回避することができる。
【００３２】
（変形例３）
変形例３について図６及び図７を用いて説明する。図６及び図７は変形例３（Ａ），（Ｂ）の要部断面構造を示し、その基本構成は図４及び図５に示す変形例２と同様である。変形例２との相違点は、変形例３では、変形例１で説明した特徴を変形例２と組合せて適用したことである。
【００３３】
即ち、図４及び図５に示す変形例２の構成例では、高圧島ｎ−ドリフト層Ｒｎ領域８において、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図６または図７に示す変形例３の構成例では、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けた構成とし、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在（図６）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図７）ことを特徴としている。
【００３４】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００３５】
なお、図４及び図５に示す変形例２と図６及び図７に示す変形例３において、高圧島ｎ−ドリフト層領域８内に埋込ｐ＋層１９を生成する方法として、高エネルギーイオン注入法により、埋込ｐ＋層１９をｎ−半導体層１０６内に注入形成する方法を用いることができる。
【００３６】
（変形例４）
変形例４について図８を用いて説明する。図８は変形例４に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図２に示す実施の形態１と同様である。変形例４では、ｎ＋層１２が高電位となることを回避する別の好ましい構成例を示すものであり、図８に示す高圧島ｎ−ドリフト層Ｒｎ領域８において、ｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面部を囲むようにｐ−ウェル層２３，２４を埋設したことである。
【００３７】
これにより、ｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル層２３，２４のうちいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００３８】
（変形例５）
変形例５について図９を用いて説明する。図９は変形例５に係るブートストラップ回路の要部断面構造を示し、その基本構成は図８に示す変形例４と同様である。図９に示す変形例５では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００３９】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００４０】
（変形例６）
変形例６について図１０及び図１１を用いて説明する。図１０及び図１１は変形例６（Ａ），（Ｂ）の要部断面構造を示し、その基本構成は図８に示す変形例４と同様である。図１０及び図１１に示す変形例６の構成では、上述の図４または図５に示す変形例２の特徴と図８に示す変形例４の特徴を組合せた構成である。
【００４１】
即ち、本変形例６では、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面全体を囲むようにｐ−ウェル層２３，２４を埋設するとともに、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１０）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１１）ことを特徴としている。
【００４２】
これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル２３，２４のうちのいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００４３】
（変形例７）
変形例７について図１２及び図１３を用いて説明する。図１２及び図１３は変形例７（Ａ），（Ｂ）の要部断面構造を示し、その基本構成は図１０及び図１１に示す変形例６と同様である。図１２及び図１３に示す変形例７では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００４４】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００４５】
また、変形例６と同様に、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１２）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１３）ことを特徴としている。これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。
【００４６】
（変形例８）
変形例８について図１４を用いて説明する。図１４は変形例８に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１及び図２に示す実施の形態１と同様である。実施の形態１との相違点は、図１４に示す変形例８では、Ｐｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に設けられているバックゲートｎ＋層１６を、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さまで埋設した構成としている。
【００４７】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００４８】
（実施の形態２）
本発明の実施の形態２について図１５及び図１６を用いて説明する。図１５は本発明の実施の形態２に係る半導体装置とパワーデバイスとを連結した概略回路構成、図１６は本実施の形態２に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図１５及び図１６に示す本実施の形態２の構成では、Ｐｃｈ−ＭＯＳトランジスタＴｒ７のバックゲートに接続する第１のダイオードＤ５領域５０と第２のダイオードＤ７領域７０をさらにモノシリック高耐圧ＩＣチップに追加搭載したことである。
【００４９】
即ち、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０とバックゲートｎ＋層１６間に第１のダイオードＤ５を設けて対応するダイオード領域５０を形成し、また、Ｐｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７とバックゲートｎ＋層１６間に第２のダイオードＤ７を設けて対応するダイオード領域７０を形成している。
【００５０】
上記構成において、ダイオードＤ５およびＤ７のカソードはともにＰｃｈ−ＭＯＳトランジスタ（Ｔｒ７）のバックゲート（１６）に接続され、ダイオードＤ５及びＤ７のアノードは、それぞれｐ＋層２７及び３２を介してＰｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０及び第２のｐ＋層１７に接続されている。このように、ダイオードＤ５（領域５０）の配置方向は、Ｐｃｈ−ＭＯＳトランジスタ領域７のＯＦＦに切り替え時にボディ・ドレインダイオードＤ４を介して流れる逆回復電流とは逆方向となるように配置されている。
【００５１】
即ち、例えば、ダイオードＤ５領域５０は、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮからＯＦＦに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４を介して流れる逆回復電流を防止し、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０とダイオードＤ５領域５０のアノードｐ＋層２７が電源電圧Ｖccに接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６とダイオードＤ５領域５０のカソードｎ＋層２８が接続されている。その他の構成は実施の形態１と同じである。
【００５２】
これにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がオンからオフに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４及びダイオードＤ７を介して流れる逆方向電流をダイオードＤ５により防止する構成としている。
【００５３】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がオン状態のときに、端子ＶＢと端子ＶＳ間に電源電圧Ｖccをそのまま充電することができ、寄生のＰＮＰトランジスタのオン動作を従来構成より遙かに抑制すると共に、モノシリックＩＣチップに搭載可能となる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７がオフ状態のときに、ボディ・ドレインダイオードＤ４を介して充電電荷が流出することを防止することができる。
【００５４】
なお、本実施の形態２についても種々の変形例が可能であり、例えば、実施の形態１で説明した変形例１〜８の構造に対しても、本実施の形態２は同様に適用できる。
【００５５】
また、図１６に示す構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７とダイオードＤ５領域５０は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。
【００５６】
（実施の形態３）
本発明の実施の形態３について図１７及び図１８を用いて説明する。図１７は本発明の実施の形態３に係る半導体装置とパワーデバイスとを連結した概略回路構成、図１８は本実施の形態３に係るブートストラップ回路要部の断面構造を示し、その基本構成は実施の形態１及び２と同様である。
【００５７】
即ち、図１７及び図１８に示す本実施の形態３の基本構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７のＯＦＦに切り替え時にボディ・ドレインダイオードＤ４を介して流れる逆回復電流とは逆方向にダイオードＤ５領域５０を追加搭載し、さらに、本実施の形態３の特徴ポイントは、Ｐｃｈ−ＭＯＳトランジスタ（Ｔｒ７７）領域７７とＮｃｈ−ＭＯＳトランジスタ（Ｔｒ４１）領域４１をモノシリック高耐圧ＩＣチップに追加搭載したことである。ただし、本実施の形態３では、実施の形態２で記載した第２のダイオードＤ７領域７０は設けられていない。
【００５８】
図１７及び図１８に示すように、Ｎｃｈ−ＭＯＳトランジスタ領域４１はＰｃｈ−ＭＯＳトランジスタ領域７を駆動する駆動回路である。Ｐｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７はＰｃｈ−ＭＯＳトランジスタ領域７７を介してＰｃｈ−ＭＯＳトランジスタ領域７のゲートに接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートはＮｃｈ−ＭＯＳトランジスタ領域４１を介して接地電位（ＧＮＤ）に接続され、Ｎｃｈ−ＭＯＳトランジスタ領域４１のバックゲートｐ＋層２９とソースｎ＋層３０も接地電位（ＧＮＤ）に接続されている。また、Ｎｃｈ−ＭＯＳトランジスタ領域４１のゲートとＰｃｈ−ＭＯＳトランジスタ領域７７のゲートは遅延回路１１４の一端子に接続されている。
【００５９】
図１７及び図１８から明らかなように、高圧島状ｎ−ドリフト層領域８の開口部のｎ＋層（１１，１２）はＰｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７と接続され、第２のｐ＋層１７はさらにスイッチ素子として機能するＰｃｈ−ＭＯＳトランジスタＴｒ７７を介してＰｃｈ−ＭＯＳトランジスタＴｒ７のゲートに接続され、このＰｃｈ−ＭＯＳトランジスタＴｒ７のゲートはさらにＮｃｈ−ＭＯＳトランジスタＴｒ４１のドレインに接続されている。
【００６０】
これにより、Ｎｃｈ−ＭＯＳトランジスタＴｒ４１の駆動（ＯＮ）するタイミングと低圧側の電力素子を駆動（ＯＮ）するタイミングとＰｃｈ−ＭＯＳトランジスタＴｒ７７のＯＦＦするタイミングが同期している。（原文クレーム３）さらに、Ｐｃｈ−ＭＯＳトランジスタＴｒ７７のゲートとＮｃｈ−ＭＯＳトランジスタＴｒ４１のゲートが接続し、Ｎｃｈ−ＭＯＳトランジスタＴｒ４１のソース及びバックゲートは、低圧側駆動回路１１２，レベルシフト回路１１３及び遅延回路１１４の接地電位（ＧＮＤ）端子に接続されている。
【００６１】
このようにスイッチ素子としてＰｃｈ−ＭＯＳトランジスタＴｒ７７を設けたことにより、Ｎｃｈ−ＭＯＳトランジスタＴｒ４１の駆動（ＯＮ）するタイミングでスイッチＯＦＦさせているので、接地電位（ＧＮＤ）側に電流が流れることがなく、従って、消費電流を抑制することができる。
【００６２】
また、Ｐｃｈ−ＭＯＳトランジスタＴｒ７７のゲートとＮｃｈ−ＭＯＳトランジスタＴｒ４１のゲートが短絡させたことにより、回路面積を縮小できる。
【００６３】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｎｃｈ−ＭＯＳトランジスタ領域４１がＯＮ状態の時、Ｐｃｈ−ＭＯＳトランジスタ領域７７はＯＦＦ状態となり、Ｐｃｈ−ＭＯＳトランジスタ領域７はＯＮ状態となるので、端子ＶＢと端子ＶＳ間に電源電圧Ｖｃｃをほぼ充電することが可能となり、Ｎｃｈ−ＭＯＳトランジスタ領域４１を介して電流が基板に流れない。
【００６４】
従って、回路消費電流をさらに抑制することができ、寄生（ＰＮＰ）トランジスタのＯＮ動作を従来構成より遥かに抑制するとともに、モノシリックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。さらに、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。
【００６５】
なお、図１８に示す構成では、Ｎｃｈ−ＭＯＳトランジスタ領域４１とＰｃｈ−ＭＯＳトランジスタ領域７７とダイオードＤ５領域５０とＰｃｈ−ＭＯＳトランジスタ領域７は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。さらに、Ｎｃｈ−ＭＯＳトランジスタ領域４１の構造においても、図１８の構造に限定されるものではない。
【００６６】
また、本実施の形態３は、充電可能な半導体素子部の構造のみが実施の形態１及び２と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態１で説明した変形例１〜７に対しても、本実施の形態３は同様に適用できる。
【００６７】
さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７及びＰｃｈ−ＭＯＳトランジスタ領域７７において、図１８に示す構造の他に、実施の形態１で述べた変形例８の構造においても、図示は省略するが、本実施の形態３のＰｃｈ−ＭＯＳトランジスタ領域７及びＰｃｈ−ＭＯＳトランジスタ領域７７は適用できる。
【００６８】
また、ダイオードＤ５領域５０において、図１８に示す構造の他に、後述する変形例９〜１２のダイオード構造においても、図示は省略するが、本実施の形態３のダイオードＤ５領域５０は適用できる。変形例９〜１２について以下に要点のみ説明する。
【００６９】
（変形例９）
変形例９は、ダイオードＤ５領域５０のｎ−半導体層１０６内に設けられたｎ＋層２８が、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設された構成としている。
【００７０】
これにより、ベース濃度をより濃くして、寄生のＰＮＰトランジスタ（１０９）のＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７１】
（変形例１０）
変形例１０は、ダイオードＤ５領域５０のｎ−半導体層１０６内にｐ−ウェルを設け、ｐ−ウェル内にアノードｐ＋層２７とカソードｎ＋層２８を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させた構成としている。
【００７２】
これにより、実施の形態１と同等に寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７３】
（変形例１１）
変形例１１は、ダイオードＤ５領域５０のｎ−半導体層１０６内にさらにｎ＋層を設け、ダイオードＤ５領域５０のｎ−半導体層１０６内のｐ−ウェル内のアノードｐ＋層２７と接続した構成としている。
【００７４】
これにより、寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７５】
（変形例１２）
変形例１２は、前述の変形例９の特徴と変形例１１の特徴とを組合せて適用したことである。即ち、ダイオードＤ５領域５０のｎ−半導体層１０６内にｐ−ウェルを設け、ｐ−ウェル内にアノードｐ＋層２７とカソードｎ＋層２８を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させている。ダイオードＤ５領域５０のｎ−半導体層１０６内にさらにｎ＋層を設け、ダイオードＤ５領域５０のｎ−半導体層１０６内のｐ−ウェル内のアノードｐ＋層２７と接続している。上記構成において、ダイオードＤ５領域５０のｎ−半導体層１０６内に設けられているｎ＋層を、ダイオードＤ５領域５０のｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設した構成である。
【００７６】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７７】
（実施の形態４）
本発明の実施の形態４について図１９を用いて説明する。図１９は本実施の形態４に係るブートストラップ回路構成を示し、その基本構成は図１７に示す実施の形態３と同様である。実施の形態３との相違点は、本実施の形態４では、実施の形態２で説明したダイオードＤ７領域７０を追加搭載する特徴を、実施の形態３の構成に導入したことである。即ち、Ｐｃｈ−ＭＯＳトランジスタ領域７７とＮｃｈ−ＭＯＳトランジスタ領域４１をモノシリック高耐圧ＩＣチップに追加搭載するとともに、ダイオードＤ７領域７０を追加搭載した構成である。これにより、実施の形態２及び３と同様の効果が得られる。
【００７８】
（実施の形態５）
本発明の実施の形態５について図２０を用いて説明する。図２０は本実施の形態５に係るブートストラップ回路構成を示し、その基本構成は図１７に示す実施の形態３と同様である。相違点は、実施の形態３の構成で設けられていたダイオードＤ５領域５０を、本実施の形態５では除去し、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことである。これにより、実施の形態３と同様の効果が得られるとともに、ダイオードＤ５領域５０を取り除いた分だけ、回路面積を縮小することができる。
【００７９】
（実施の形態６）
本発明の実施の形態６について図２１と図２２を用いて説明する。図２１は本実施の形態６に係るブートストラップ回路構成、図２２はその要部断面構造を示し、その基本構成は図１５乃び図１６に示す実施の形態２と類似し、相違点は、本実施の形態６の構成では、ダイオードＤ７領域７０は削除され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートとＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７とが接続されたことである。
【００８０】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、高耐圧ＩＣチップ上のｎ−ドリフト層ＲｎとＰｃｈ−ＭＯＳトランジスタ領域７を介して、電源電圧Ｖｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態にある時に出力端子ＯＵＴが接地電位に維持されると、それによってＶＢ端子の電位が決まる。ＶＢ端子の電位がＶｃｃ以下の場合には、Ｐｃｈ−ＭＯＳトランジスタ領域７はＯＮ状態となり、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧ＶｃｃよりもＰｃｈ−ＭＯＳトランジスタ領域７の閾値分だけ小さい充電電圧Ｖ２を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ２により駆動される。
【００８１】
図２１と図２２に示す本実施の形態では、高圧島状ｎ−ドリフト層領域８の開口部のｎ＋層（１２）は、Ｐｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７（ソース）と接続され、さらに、Ｐｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７は、制限抵抗を介在させることなく、直接Ｐｃｈ−ＭＯＳトランジスタＴｒ７のゲートＧと接続されている。このように、Ｐｃｈ−ＭＯＳトランジスタＴｒ７のゲートＧは高圧島状ｎ−ドリフト層領域８の開口部のｎ＋層（１２）及びＰｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７以外いずれにも接続されていない。
【００８２】
上記構成により、Ｐｃｈ−ＭＯＳトランジスタ領域７と電力変換器（パワーデバイス）の出力素子の低圧側トランジスダＴ２がＯＮするタイミングを同期させる必要がないため、Ｐｃｈ−ＭＯＳトランジスタ領域７を駆動するＮｃｈ−ＭＯＳトランジスタ領域４１等の駆動回路やＰｃｈ−ＭＯＳトランジスタ領域７を電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするタイミングを同期させるために必要な遅延回路を必要としない分、大幅に回路面積を縮小することができる。
【００８３】
なお、本実施の形態６についても種々の変形例が可能であり、例えば、実施の形態１で説明した変形例１〜８の構造に対しても、本実施の形態６は同様に適用できる。
【００８４】
（実施の形態７）
本発明の実施の形態７について図２３を用いて説明する。図２３は本実施の形態７に係るブートストラップ回路構成を示し、その基本構成は図２１に示す実施の形態６と同様である。実施の形態６との相違点は、本実施の形態７では、実施の形態２で説明したように、ダイオードＤ５領域５０とダイオードＤ７領域７０をモノシリック高耐圧ＩＣチップに追加搭載したことである。これにより、実施の形態２及び６と同様の効果が得られる。
【００８５】
（実施の形態８）
本発明の実施の形態８について図２４を用いて説明する。図２４は本実施の形態８に係るブートストラップ回路構成を示し、その基本構成は図２１に示す実施の形態６と同様である。実施の形態６との相違点は、本実施の形態８では、ダイオードＤ５領域５０を削除し、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことである。これにより、実施の形態６と同様の効果が得られるとともに、ダイオードＤ５領域５０を取り除いた分だけ、回路面積を縮小することができる。
【産業上の利用可能性】
【００８６】
本発明の活用例として、ブートストラップ回路方式を用いたインバータ等のパワーデバイスを駆動する半導体装置において、寄生のＰＮＰトランジスタの動作を極力無くすことができ、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減する技術に適用できる。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２】本発明の実施の形態１に係る半導体装置のブートストラップ回路要部の断面図である。
【図３】本発明の実施の形態の変形例１に係る半導体装置のブートストラップ回路要部の断面図である。
【図４】本発明の実施の形態の変形例２（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図５】本発明の実施の形態の変形例２（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図６】本発明の実施の形態の変形例３（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図７】本発明の実施の形態の変形例３（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図８】本発明の実施の形態の変形例４に係る半導体装置のブートストラップ回路要部の断面図である。
【図９】本発明の実施の形態の変形例５に係る半導体装置のブートストラップ回路要部の断面図である。
【図１０】本発明の実施の形態の変形例６（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１１】本発明の実施の形態の変形例６（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１２】本発明の実施の形態の変形例７（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１３】本発明の実施の形態の変形例７（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１４】本発明の実施の形態の変形例８に係る半導体装置のブートストラップ回路要部の断面図である。
【図１５】本発明の実施の形態２に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図１６】本発明の実施の形態２に係る半導体装置のブートストラップ回路要部の断面図である。
【図１７】本発明の実施の形態３に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図１８】本発明の実施の形態３に係る半導体装置のブートストラップ回路要部の断面図である。
【図１９】本発明の実施の形態４に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２０】本発明の実施の形態５に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２１】本発明の実施の形態６に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２２】本発明の実施の形態６に係る半導体装置のブートストラップ回路要部の断面図である。
【図２３】本発明の実施の形態７に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２４】本発明の実施の形態８に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２５】従来の半導体装置のブートストラップ回路要部断面図である。
【図２６】従来の半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【符号の説明】
【００８８】
６，５０，７０ ダイオード領域、 ７，４１，７７ ＭＯＳトランジスタ領域、 ８ 高圧島ｎ−ドリフト層、 ９ 高圧側駆動用ＣＭＯＳ領域、 １０，１１，１２，２２ ｎ＋領域、 １３，１４、１７，１９，２０，２１ ｐ＋領域、 １８ ｐ＋型拡散層、 ２３，２４，２５ ｐ−ウェル、 １０５ ｐ−基板、 １０６ ｎ−半導体層、 １１１ 高圧側駆動部、 １１２ 低圧側駆動部、 １１３ レベルシフト回路、 １１４ 遅延回路、 Ｒn ドリフト抵抗、 Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７ ダイオード、 Ｔ１，Ｔ２ 電力素子、 Ｃ１ 外部コンデンサ
【技術分野】
【０００１】
本発明はパワーデバイスを駆動する半導体装置に関し、特に、ブートストラップ回路方式を用いたインバータ等のパワーデバイスを駆動する半導体装置に関するものである。
【背景技術】
【０００２】
一般に、ブートストラップダイオード方式では、ブートストラップダイオードは高耐圧ＩＣチップの外部側に設けられていたが、１チップ化を目的としてブートストラップダイオードを高耐圧ＩＣチップ内に搭載したブートストラップダイオード方式が開発されている。このようなブートストラップ回路方式の高耐圧ＩＣチップについて、図２５及び図２６を用いて以下に説明する。図２５は従来のブートストラップダイオードの断面構造を示し、図２６は従来のパワーデバイス（電力変換器）と図２５に示すブートストラップダイオードを搭載した高耐圧ＩＣとを連結した概略回路構成を示す。
【０００３】
図２５に示すブートストラップ方式は、高耐圧ＩＣチップに搭載したブートストラップダイオード部１０１と、高圧側駆動用ＣＭＯＳ領域１０２とを備える。ｐ−基板１０５上に形成されたｎ−半導体層１０６内にｐ−ウェル１０３と層間絶縁膜のｐ＋型拡散層１０４とを離間させて設けられている。これにより、ｐ−ウェル１０３とｐ＋型拡散層１０４間に電源電圧Ｖccを印加でき、高圧ダイオードはブートストラップダイオード（Ｄ１０１）として使用可能としている。ここで、高耐圧ＩＣチップのｐ−基板１０５は通常は接地（ＧＮＤ）電位に接続されている。
【０００４】
図２６において、Ｃ１は外部ブートストラップコンデンサ（以後、「外部コンデンサ」と略称する）であり、上側（高圧側）パワートランジスタＴ１と下側（低圧側）パワートランジスタＴ２は、高電圧端子ＨＶと接地ＧＮＤ間に直列に接続され、これらのトランジスタＴ１とＴ２はそれぞれ固有の基板ダイオードＤ１とＤ２を有する。図示のように、高耐圧ＩＣは、高圧側駆動回路１１１と低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４と高耐圧のブートストラップダイオードＤ１０１を備え、トランジスタＴ１とＴ２等より成るパワーデバイスを駆動するように接続されている。
【０００５】
外部コンデンサＣ１の一端はＩＣチップ上のブートストラップダイオードＤ１０１を介して電源電圧Ｖｃｃに接続され、下側トランジスタＴ２が導通（オン）状態にあるときに出力端子ＯＵＴがほぼ接地電位に維持された場合に、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧Ｖｃｃよりも電圧降下分だけ僅かに小さい充電電圧Ｖ１を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ１により駆動される。
【０００６】
このように、図２５及び図２６に示す高耐圧ＩＣでは、ブートストラップダイオードＤ１０１のアノード１０７を制限抵抗Ｒ１を介して電源電圧Ｖｃｃに接続し、カソード１０８を高圧側浮遊供給絶対電圧ＶＢ端子に接続し、この高圧側浮遊供給絶対電圧ＶＢ端子と高圧側浮遊供給オフセット電圧ＶＳ端子（出力端子ＯＵＴ）との間に外部コンデンサＣ１を接続している。このような構成において、電力変換器の出力素子の低圧側トランジスタＴ２がオンするときに、高圧であるブートストラップダイオードＤ１０１を通じて外部コンデンサＣ１を充電し、この外部コンデンサＣ１に充電された電圧Ｖ１により高圧側駆動回路１１１を駆動することにより、高圧側浮遊電源を別途設けることを必要としない方式を提供している。
【０００７】
他の従来構成としては、過渡期間中における集積ＬＤＭＯＳ構造の寄生トランジスタのＯＮ防止用のデバイスを有し、集積デバイスの破壊防止を保証する集積ＬＤＭＯＳトランジスタを使用し、ＬＤＭＯＳと下側電力素子のタイミングを同期させたブートストラップ・キャパシタンスの充電回路が開示されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開平９−６５５７１号公報（段落０００９〜００１４、図３〜５）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、図２５及び図２６に示すようなブートストラップダイオードＤ１０１を高耐圧ＩＣに搭載したブートストラップ回路方式は、ダイオードＤ１０１のアノード１０７がｐ−基板１０５よりも電源電圧分だけ電位的に高く、高圧を保持するためにＲＥＳＵＲＦ構造となっている。この場合、電源電圧Ｖｃｃを印可すると寄生のＰＮＰトランジスタ１０９がオン（ＯＮ）動作し、ベース濃度が低いため、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥが大きくなり、アノード１０７からｐ−ウェル１０３及びｎ−半導体層１０６を介してｐ−基板１０５方向に非常に大きな電流が流れてしまうといった問題があった。
【００１０】
本発明は、上記課題を解決するためになされたもので、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減することができるブートストラップ方式による高耐圧ＩＣチップの半導体装置を提供することを目的とする。即ち、高圧保持と充電の役割を接合分離で別々の素子に行うことで、寄生のＰＮＰトランジスタの動作を極力無くす構成とする。これは、高圧保持部はＲＥＳＵＲＦ構造ではあるが、ｎ−ドリフト層となっているため寄生のＰＮＰトランジスタは発生しないことによる。また、充電するための半導体素子としては、ダイオード型とｐｃｈ−ＭＯＳトランジスタ型の大きく２通りのものを搭載しているが、どちらの型式においても寄生のＰＮＰトランジスタの動作を極力無くすため、埋込みｎ＋層を追加してベース濃度を濃くし、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥを低くしている。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明による半導体装置は、パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有する。ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、低圧半導体素子部と高圧保持部は接合分離されている。高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層である。また、ブートストラップ回路の低圧半導体素子部は少なくともＰｃｈ−ＭＯＳトランジスタを備え、Ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層がｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、Ｐｃｈ−ＭＯＳトランジスタのバックゲートは、ダイオードが接続されていないオープン構成であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、高圧側浮遊電源を必要とせず、電源電圧Ｖｃｃから、高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに電源電圧Ｖｃｃをそのまま充電することが可能となり、寄生トランジスタのオン動作を防止する。また、Ｐｃｈ−ＭＯＳトランジスタがオフ状態のときに、ボディ・ドレインダイオードを通じて、充電電荷が流出することを防止できるとともに、Ｐｃｈ−ＭＯＳトランジスタのバックゲートにはダイオードが接続されていないので、その分だけ回路面積を縮小できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図１乃至図２４を用いて、ブートストラップ方式を例示して説明する。ブートストラップ方式は、充電可能な半導体素子部と高圧保持用ｎ−ドリフト層を接合分離でモノシリック高耐圧ＩＣ（１チップ構成の高耐圧ＩＣ）チップに搭載した構成である。ただし、本発明はこれに限定されるものではなく、他のＭＯＳトランジスタ等を備える半導体装置にも適用可能である。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１４】
（実施の形態１）
本実施の形態１の特徴は、ブートストラップ回路内の充電可能な半導体素子部を構成するＰｃｈ−ＭＯＳトランジスタ領域（７）において、ｎ−半導体層（１０６）内に第１のｐ＋層（２０）と第２のｐ＋層（１７）とバックゲートｎ＋層（１６）を埋設し、このバックゲートｎ＋層（１６）には、従来はＰｃｈ−ＭＯＳトランジスタがＯＦＦの際に電荷流出を防止するためのダイオードが接続されていたが、本実施の形態１ではこのような電荷流出防止用のダイオードを設けることなく、バックゲートｎ＋層（１６）をオープン構成としたことである。
【００１５】
先ず、本発明の実施の形態１の基本構成について図１及び図２を用いて以下に説明する。図１は本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２は本実施の形態１に係るブートストラップ回路要部の断面構造を示す。図示の構成では、Ｐｃｈ−ＭＯＳトランジスタＴｒ７の領域７と高圧島を利用したｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載したブートストラップ方式を示す。この方式では、高電圧を保持するために設けられたｎ−ドリフト層Ｒｎ領域８では、端子領域１２（ｎ＋層）がＰｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７と接続され、端子領域１１（ｎ＋層）が高圧側駆動回路１１１の高圧側浮遊供給絶対電圧ＶＢと接続された構成である。
【００１６】
図１及び図２に示すように本実施の形態１は、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０を電源電圧Ｖccに接続し、第２のｐ＋層１７と接続されたｎ−ドリフト層Ｒｎを介して外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電を行うブートストラップ方式である。
【００１７】
上記構成において、図１に示すように、遅延回路１１４の一端子はＰｃｈ−ＭＯＳトランジスタ（Ｔｒ７）領域７のゲートに接続され、低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４の各一端子は接地電位（ＧＮＤ）に接続されている。このような構成により、電力変換器（パワーデバイス）の出力素子の低圧側トランジスタＴ２がＯＮ動作するのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮ動作するように駆動制御している。
【００１８】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノシリック高耐圧ＩＣチップ上のｎ−ドリフト層ＲnとＰｃｈ−ＭＯＳトランジスタ領域７を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態となり出力端子ＯＵＴがほぼ接地電位に維持されたときに、充電電流を外部コンデンサＣ１に流す。外部コンデンサＣ１は電源電圧Ｖｃｃを電圧降下させずにそのまま充電電圧として保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動されるとともに、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖｃｃにより駆動される。
【００１９】
このように、電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするように制御することにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮすると、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０と接続されている電源電圧Ｖｃｃからｎ−ドリフト層Ｒnを介して外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われる。この充電された電圧Ｖｃｃを高圧側駆動回路１１１の電源電圧として使用することにより、高圧側浮遊電源を別途設けることを必要としないブートストラップ方式を提供できる。
【００２０】
ここで、図２に示すブートストラップ回路の断面構造では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、Ｐｃｈ−ＭＯＳトランジスタ領域７において、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３及び１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さにまで形成されている。
【００２１】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７の埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００２２】
さらに本実施の形態では、Ｐｃｈ−ＭＯＳトランジスタ領域７はＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に第１のｐ＋層２０及び第２のｐ＋層１７とバックゲートｎ＋層１６を埋設し、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことを特徴としている。バックゲートｎ＋層１６をオープン構成としても、ボディ・ドレインダイオードＤ４を介して流れる電流と逆方向に寄生のダイオードＤ６が第１のｐ＋層（２０）とバックゲートｎ＋層（１６）間に生成されるため、Ｐｃｈ−ＭＯＳトランジスタ領域７がオンからオフに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４を介して流れる逆方向電流を、寄生ダイオードＤ６により防止できる。
【００２３】
このように、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態のときに、端子ＶＢと端子ＶＳ間に電源電圧Ｖｃｃをそのまま充電することができ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遙かに抑制すると共に、モノシリックＩＣチップに搭載可能となる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を介して充電電荷が流出することを防止することができる。また、Ｐｃｈ−ＭＯＳトランジスタのバックゲートｎ＋層（１６）には電荷流出防止用のダイオードが接続されていないため、ダイオードが設けられていない分だけ回路面積を縮小できる。
【００２４】
また、Ｐｃｈ−ＭＯＳトランジスタＴｒ７領域７はｎ−半導体層１０６内にアノードｐ＋層２０とカソードｎ＋層１６を設け、埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタＴｒ７領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ従来構成における図２７に示した寄生ＰＮＰトランジスタ１０９のＨＦＥを下げている。これにより、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、アノードｐ＋層２０からＰｃｈ−ＭＯＳトランジスタＴｒ７領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００２５】
一方、高圧島ｎ−ドリフト層領域８は、多重浮遊フィールドプレートＭＦＦＰ（Multiple Floating Field Plate）の２重埋め込み構造を採用している。即ち、高圧島ｎ−ドリフト層Ｒn領域８では、高圧島のｎ−半導体層１０６内の高電位側のｎ＋層１１と、開口部のｎ＋層１２の両側をｐ−基板と同電位（接地電位ＧＮＤ）に固定された一対のｐ＋層１３と１４で囲む。これにより、空乏層を広げ、開口部のｎ＋層１２の電界集中を緩和させ、高圧側の電力素子がＯＮし低圧側の電力素子がＯＦＦすると、開口部のｎ＋層１２はフローティング電位となるが、その電位を低電位（約４０Ｖ以下）に抑制することができ、高電圧、即ち６００Ｖ以上の高電圧を保持することができる。
【００２６】
このように、本実施の形態１に係るブートストラップ方式では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８を高耐圧ＩＣチップに搭載した構成により、回路消費電流を効果的に低減することが可能となる。また、図２において、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層Ｒｎ領域８を接合分離した構成により、モノシリック高耐圧ＩＣチップに搭載可能となる。
【００２７】
なお、本実施の形態１は種々の変形が可能であり、例えば、充電可能な半導体素子部の構造は同じで、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている変形例１〜７等、さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７の構成を、図２に示す構造以外に、例えば、図１４に示す変形例８のように構成することも可能である。以下、本実施の形態１の変形例１〜８についてそれらの要点を説明する。
【００２８】
（変形例１）
図３は変形例１に係るブートストラップ回路要部の断面構造を示す。図２に示す実施の形態１の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、空乏層を広げ、高圧島開口部のｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図３に示す変形例１のように、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けた構成としてもよい。
【００２９】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００３０】
（変形例２）
図４及び図５は変形例２（Ａ），（Ｂ）に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図４に示すように変形例２（Ａ）の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、新たな埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させたことであり、図５に示す変形例２（Ｂ）では、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ構成である。
【００３１】
図４及び図５に示すように、変形例２では、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させるか、またはｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込むことにより、ｎ＋層１２直下の実効的な空乏層を低減することができ、ｎ＋領域１２が高電位となることを回避することができる。
【００３２】
（変形例３）
変形例３について図６及び図７を用いて説明する。図６及び図７は変形例３（Ａ），（Ｂ）の要部断面構造を示し、その基本構成は図４及び図５に示す変形例２と同様である。変形例２との相違点は、変形例３では、変形例１で説明した特徴を変形例２と組合せて適用したことである。
【００３３】
即ち、図４及び図５に示す変形例２の構成例では、高圧島ｎ−ドリフト層Ｒｎ領域８において、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図６または図７に示す変形例３の構成例では、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けた構成とし、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在（図６）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図７）ことを特徴としている。
【００３４】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００３５】
なお、図４及び図５に示す変形例２と図６及び図７に示す変形例３において、高圧島ｎ−ドリフト層領域８内に埋込ｐ＋層１９を生成する方法として、高エネルギーイオン注入法により、埋込ｐ＋層１９をｎ−半導体層１０６内に注入形成する方法を用いることができる。
【００３６】
（変形例４）
変形例４について図８を用いて説明する。図８は変形例４に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図２に示す実施の形態１と同様である。変形例４では、ｎ＋層１２が高電位となることを回避する別の好ましい構成例を示すものであり、図８に示す高圧島ｎ−ドリフト層Ｒｎ領域８において、ｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面部を囲むようにｐ−ウェル層２３，２４を埋設したことである。
【００３７】
これにより、ｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル層２３，２４のうちいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００３８】
（変形例５）
変形例５について図９を用いて説明する。図９は変形例５に係るブートストラップ回路の要部断面構造を示し、その基本構成は図８に示す変形例４と同様である。図９に示す変形例５では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００３９】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００４０】
（変形例６）
変形例６について図１０及び図１１を用いて説明する。図１０及び図１１は変形例６（Ａ），（Ｂ）の要部断面構造を示し、その基本構成は図８に示す変形例４と同様である。図１０及び図１１に示す変形例６の構成では、上述の図４または図５に示す変形例２の特徴と図８に示す変形例４の特徴を組合せた構成である。
【００４１】
即ち、本変形例６では、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面全体を囲むようにｐ−ウェル層２３，２４を埋設するとともに、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１０）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１１）ことを特徴としている。
【００４２】
これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル２３，２４のうちのいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００４３】
（変形例７）
変形例７について図１２及び図１３を用いて説明する。図１２及び図１３は変形例７（Ａ），（Ｂ）の要部断面構造を示し、その基本構成は図１０及び図１１に示す変形例６と同様である。図１２及び図１３に示す変形例７では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００４４】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００４５】
また、変形例６と同様に、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１２）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１３）ことを特徴としている。これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。
【００４６】
（変形例８）
変形例８について図１４を用いて説明する。図１４は変形例８に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１及び図２に示す実施の形態１と同様である。実施の形態１との相違点は、図１４に示す変形例８では、Ｐｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に設けられているバックゲートｎ＋層１６を、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さまで埋設した構成としている。
【００４７】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００４８】
（実施の形態２）
本発明の実施の形態２について図１５及び図１６を用いて説明する。図１５は本発明の実施の形態２に係る半導体装置とパワーデバイスとを連結した概略回路構成、図１６は本実施の形態２に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図１５及び図１６に示す本実施の形態２の構成では、Ｐｃｈ−ＭＯＳトランジスタＴｒ７のバックゲートに接続する第１のダイオードＤ５領域５０と第２のダイオードＤ７領域７０をさらにモノシリック高耐圧ＩＣチップに追加搭載したことである。
【００４９】
即ち、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０とバックゲートｎ＋層１６間に第１のダイオードＤ５を設けて対応するダイオード領域５０を形成し、また、Ｐｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７とバックゲートｎ＋層１６間に第２のダイオードＤ７を設けて対応するダイオード領域７０を形成している。
【００５０】
上記構成において、ダイオードＤ５およびＤ７のカソードはともにＰｃｈ−ＭＯＳトランジスタ（Ｔｒ７）のバックゲート（１６）に接続され、ダイオードＤ５及びＤ７のアノードは、それぞれｐ＋層２７及び３２を介してＰｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０及び第２のｐ＋層１７に接続されている。このように、ダイオードＤ５（領域５０）の配置方向は、Ｐｃｈ−ＭＯＳトランジスタ領域７のＯＦＦに切り替え時にボディ・ドレインダイオードＤ４を介して流れる逆回復電流とは逆方向となるように配置されている。
【００５１】
即ち、例えば、ダイオードＤ５領域５０は、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮからＯＦＦに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４を介して流れる逆回復電流を防止し、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０とダイオードＤ５領域５０のアノードｐ＋層２７が電源電圧Ｖccに接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６とダイオードＤ５領域５０のカソードｎ＋層２８が接続されている。その他の構成は実施の形態１と同じである。
【００５２】
これにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がオンからオフに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４及びダイオードＤ７を介して流れる逆方向電流をダイオードＤ５により防止する構成としている。
【００５３】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がオン状態のときに、端子ＶＢと端子ＶＳ間に電源電圧Ｖccをそのまま充電することができ、寄生のＰＮＰトランジスタのオン動作を従来構成より遙かに抑制すると共に、モノシリックＩＣチップに搭載可能となる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７がオフ状態のときに、ボディ・ドレインダイオードＤ４を介して充電電荷が流出することを防止することができる。
【００５４】
なお、本実施の形態２についても種々の変形例が可能であり、例えば、実施の形態１で説明した変形例１〜８の構造に対しても、本実施の形態２は同様に適用できる。
【００５５】
また、図１６に示す構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７とダイオードＤ５領域５０は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。
【００５６】
（実施の形態３）
本発明の実施の形態３について図１７及び図１８を用いて説明する。図１７は本発明の実施の形態３に係る半導体装置とパワーデバイスとを連結した概略回路構成、図１８は本実施の形態３に係るブートストラップ回路要部の断面構造を示し、その基本構成は実施の形態１及び２と同様である。
【００５７】
即ち、図１７及び図１８に示す本実施の形態３の基本構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７のＯＦＦに切り替え時にボディ・ドレインダイオードＤ４を介して流れる逆回復電流とは逆方向にダイオードＤ５領域５０を追加搭載し、さらに、本実施の形態３の特徴ポイントは、Ｐｃｈ−ＭＯＳトランジスタ（Ｔｒ７７）領域７７とＮｃｈ−ＭＯＳトランジスタ（Ｔｒ４１）領域４１をモノシリック高耐圧ＩＣチップに追加搭載したことである。ただし、本実施の形態３では、実施の形態２で記載した第２のダイオードＤ７領域７０は設けられていない。
【００５８】
図１７及び図１８に示すように、Ｎｃｈ−ＭＯＳトランジスタ領域４１はＰｃｈ−ＭＯＳトランジスタ領域７を駆動する駆動回路である。Ｐｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７はＰｃｈ−ＭＯＳトランジスタ領域７７を介してＰｃｈ−ＭＯＳトランジスタ領域７のゲートに接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートはＮｃｈ−ＭＯＳトランジスタ領域４１を介して接地電位（ＧＮＤ）に接続され、Ｎｃｈ−ＭＯＳトランジスタ領域４１のバックゲートｐ＋層２９とソースｎ＋層３０も接地電位（ＧＮＤ）に接続されている。また、Ｎｃｈ−ＭＯＳトランジスタ領域４１のゲートとＰｃｈ−ＭＯＳトランジスタ領域７７のゲートは遅延回路１１４の一端子に接続されている。
【００５９】
図１７及び図１８から明らかなように、高圧島状ｎ−ドリフト層領域８の開口部のｎ＋層（１１，１２）はＰｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７と接続され、第２のｐ＋層１７はさらにスイッチ素子として機能するＰｃｈ−ＭＯＳトランジスタＴｒ７７を介してＰｃｈ−ＭＯＳトランジスタＴｒ７のゲートに接続され、このＰｃｈ−ＭＯＳトランジスタＴｒ７のゲートはさらにＮｃｈ−ＭＯＳトランジスタＴｒ４１のドレインに接続されている。
【００６０】
これにより、Ｎｃｈ−ＭＯＳトランジスタＴｒ４１の駆動（ＯＮ）するタイミングと低圧側の電力素子を駆動（ＯＮ）するタイミングとＰｃｈ−ＭＯＳトランジスタＴｒ７７のＯＦＦするタイミングが同期している。（原文クレーム３）さらに、Ｐｃｈ−ＭＯＳトランジスタＴｒ７７のゲートとＮｃｈ−ＭＯＳトランジスタＴｒ４１のゲートが接続し、Ｎｃｈ−ＭＯＳトランジスタＴｒ４１のソース及びバックゲートは、低圧側駆動回路１１２，レベルシフト回路１１３及び遅延回路１１４の接地電位（ＧＮＤ）端子に接続されている。
【００６１】
このようにスイッチ素子としてＰｃｈ−ＭＯＳトランジスタＴｒ７７を設けたことにより、Ｎｃｈ−ＭＯＳトランジスタＴｒ４１の駆動（ＯＮ）するタイミングでスイッチＯＦＦさせているので、接地電位（ＧＮＤ）側に電流が流れることがなく、従って、消費電流を抑制することができる。
【００６２】
また、Ｐｃｈ−ＭＯＳトランジスタＴｒ７７のゲートとＮｃｈ−ＭＯＳトランジスタＴｒ４１のゲートが短絡させたことにより、回路面積を縮小できる。
【００６３】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｎｃｈ−ＭＯＳトランジスタ領域４１がＯＮ状態の時、Ｐｃｈ−ＭＯＳトランジスタ領域７７はＯＦＦ状態となり、Ｐｃｈ−ＭＯＳトランジスタ領域７はＯＮ状態となるので、端子ＶＢと端子ＶＳ間に電源電圧Ｖｃｃをほぼ充電することが可能となり、Ｎｃｈ−ＭＯＳトランジスタ領域４１を介して電流が基板に流れない。
【００６４】
従って、回路消費電流をさらに抑制することができ、寄生（ＰＮＰ）トランジスタのＯＮ動作を従来構成より遥かに抑制するとともに、モノシリックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。さらに、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。
【００６５】
なお、図１８に示す構成では、Ｎｃｈ−ＭＯＳトランジスタ領域４１とＰｃｈ−ＭＯＳトランジスタ領域７７とダイオードＤ５領域５０とＰｃｈ−ＭＯＳトランジスタ領域７は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。さらに、Ｎｃｈ−ＭＯＳトランジスタ領域４１の構造においても、図１８の構造に限定されるものではない。
【００６６】
また、本実施の形態３は、充電可能な半導体素子部の構造のみが実施の形態１及び２と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態１で説明した変形例１〜７に対しても、本実施の形態３は同様に適用できる。
【００６７】
さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７及びＰｃｈ−ＭＯＳトランジスタ領域７７において、図１８に示す構造の他に、実施の形態１で述べた変形例８の構造においても、図示は省略するが、本実施の形態３のＰｃｈ−ＭＯＳトランジスタ領域７及びＰｃｈ−ＭＯＳトランジスタ領域７７は適用できる。
【００６８】
また、ダイオードＤ５領域５０において、図１８に示す構造の他に、後述する変形例９〜１２のダイオード構造においても、図示は省略するが、本実施の形態３のダイオードＤ５領域５０は適用できる。変形例９〜１２について以下に要点のみ説明する。
【００６９】
（変形例９）
変形例９は、ダイオードＤ５領域５０のｎ−半導体層１０６内に設けられたｎ＋層２８が、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設された構成としている。
【００７０】
これにより、ベース濃度をより濃くして、寄生のＰＮＰトランジスタ（１０９）のＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７１】
（変形例１０）
変形例１０は、ダイオードＤ５領域５０のｎ−半導体層１０６内にｐ−ウェルを設け、ｐ−ウェル内にアノードｐ＋層２７とカソードｎ＋層２８を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させた構成としている。
【００７２】
これにより、実施の形態１と同等に寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７３】
（変形例１１）
変形例１１は、ダイオードＤ５領域５０のｎ−半導体層１０６内にさらにｎ＋層を設け、ダイオードＤ５領域５０のｎ−半導体層１０６内のｐ−ウェル内のアノードｐ＋層２７と接続した構成としている。
【００７４】
これにより、寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７５】
（変形例１２）
変形例１２は、前述の変形例９の特徴と変形例１１の特徴とを組合せて適用したことである。即ち、ダイオードＤ５領域５０のｎ−半導体層１０６内にｐ−ウェルを設け、ｐ−ウェル内にアノードｐ＋層２７とカソードｎ＋層２８を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させている。ダイオードＤ５領域５０のｎ−半導体層１０６内にさらにｎ＋層を設け、ダイオードＤ５領域５０のｎ−半導体層１０６内のｐ−ウェル内のアノードｐ＋層２７と接続している。上記構成において、ダイオードＤ５領域５０のｎ−半導体層１０６内に設けられているｎ＋層を、ダイオードＤ５領域５０のｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設した構成である。
【００７６】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２７からダイオードＤ５領域５０のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００７７】
（実施の形態４）
本発明の実施の形態４について図１９を用いて説明する。図１９は本実施の形態４に係るブートストラップ回路構成を示し、その基本構成は図１７に示す実施の形態３と同様である。実施の形態３との相違点は、本実施の形態４では、実施の形態２で説明したダイオードＤ７領域７０を追加搭載する特徴を、実施の形態３の構成に導入したことである。即ち、Ｐｃｈ−ＭＯＳトランジスタ領域７７とＮｃｈ−ＭＯＳトランジスタ領域４１をモノシリック高耐圧ＩＣチップに追加搭載するとともに、ダイオードＤ７領域７０を追加搭載した構成である。これにより、実施の形態２及び３と同様の効果が得られる。
【００７８】
（実施の形態５）
本発明の実施の形態５について図２０を用いて説明する。図２０は本実施の形態５に係るブートストラップ回路構成を示し、その基本構成は図１７に示す実施の形態３と同様である。相違点は、実施の形態３の構成で設けられていたダイオードＤ５領域５０を、本実施の形態５では除去し、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことである。これにより、実施の形態３と同様の効果が得られるとともに、ダイオードＤ５領域５０を取り除いた分だけ、回路面積を縮小することができる。
【００７９】
（実施の形態６）
本発明の実施の形態６について図２１と図２２を用いて説明する。図２１は本実施の形態６に係るブートストラップ回路構成、図２２はその要部断面構造を示し、その基本構成は図１５乃び図１６に示す実施の形態２と類似し、相違点は、本実施の形態６の構成では、ダイオードＤ７領域７０は削除され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートとＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７とが接続されたことである。
【００８０】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、高耐圧ＩＣチップ上のｎ−ドリフト層ＲｎとＰｃｈ−ＭＯＳトランジスタ領域７を介して、電源電圧Ｖｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態にある時に出力端子ＯＵＴが接地電位に維持されると、それによってＶＢ端子の電位が決まる。ＶＢ端子の電位がＶｃｃ以下の場合には、Ｐｃｈ−ＭＯＳトランジスタ領域７はＯＮ状態となり、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧ＶｃｃよりもＰｃｈ−ＭＯＳトランジスタ領域７の閾値分だけ小さい充電電圧Ｖ２を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ２により駆動される。
【００８１】
図２１と図２２に示す本実施の形態では、高圧島状ｎ−ドリフト層領域８の開口部のｎ＋層（１２）は、Ｐｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７（ソース）と接続され、さらに、Ｐｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７は、制限抵抗を介在させることなく、直接Ｐｃｈ−ＭＯＳトランジスタＴｒ７のゲートＧと接続されている。このように、Ｐｃｈ−ＭＯＳトランジスタＴｒ７のゲートＧは高圧島状ｎ−ドリフト層領域８の開口部のｎ＋層（１２）及びＰｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層１７以外いずれにも接続されていない。
【００８２】
上記構成により、Ｐｃｈ−ＭＯＳトランジスタ領域７と電力変換器（パワーデバイス）の出力素子の低圧側トランジスダＴ２がＯＮするタイミングを同期させる必要がないため、Ｐｃｈ−ＭＯＳトランジスタ領域７を駆動するＮｃｈ−ＭＯＳトランジスタ領域４１等の駆動回路やＰｃｈ−ＭＯＳトランジスタ領域７を電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするタイミングを同期させるために必要な遅延回路を必要としない分、大幅に回路面積を縮小することができる。
【００８３】
なお、本実施の形態６についても種々の変形例が可能であり、例えば、実施の形態１で説明した変形例１〜８の構造に対しても、本実施の形態６は同様に適用できる。
【００８４】
（実施の形態７）
本発明の実施の形態７について図２３を用いて説明する。図２３は本実施の形態７に係るブートストラップ回路構成を示し、その基本構成は図２１に示す実施の形態６と同様である。実施の形態６との相違点は、本実施の形態７では、実施の形態２で説明したように、ダイオードＤ５領域５０とダイオードＤ７領域７０をモノシリック高耐圧ＩＣチップに追加搭載したことである。これにより、実施の形態２及び６と同様の効果が得られる。
【００８５】
（実施の形態８）
本発明の実施の形態８について図２４を用いて説明する。図２４は本実施の形態８に係るブートストラップ回路構成を示し、その基本構成は図２１に示す実施の形態６と同様である。実施の形態６との相違点は、本実施の形態８では、ダイオードＤ５領域５０を削除し、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６をオープン構成としたことである。これにより、実施の形態６と同様の効果が得られるとともに、ダイオードＤ５領域５０を取り除いた分だけ、回路面積を縮小することができる。
【産業上の利用可能性】
【００８６】
本発明の活用例として、ブートストラップ回路方式を用いたインバータ等のパワーデバイスを駆動する半導体装置において、寄生のＰＮＰトランジスタの動作を極力無くすことができ、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減する技術に適用できる。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２】本発明の実施の形態１に係る半導体装置のブートストラップ回路要部の断面図である。
【図３】本発明の実施の形態の変形例１に係る半導体装置のブートストラップ回路要部の断面図である。
【図４】本発明の実施の形態の変形例２（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図５】本発明の実施の形態の変形例２（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図６】本発明の実施の形態の変形例３（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図７】本発明の実施の形態の変形例３（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図８】本発明の実施の形態の変形例４に係る半導体装置のブートストラップ回路要部の断面図である。
【図９】本発明の実施の形態の変形例５に係る半導体装置のブートストラップ回路要部の断面図である。
【図１０】本発明の実施の形態の変形例６（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１１】本発明の実施の形態の変形例６（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１２】本発明の実施の形態の変形例７（Ａ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１３】本発明の実施の形態の変形例７（Ｂ）に係る半導体装置のブートストラップ回路要部の断面図である。
【図１４】本発明の実施の形態の変形例８に係る半導体装置のブートストラップ回路要部の断面図である。
【図１５】本発明の実施の形態２に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図１６】本発明の実施の形態２に係る半導体装置のブートストラップ回路要部の断面図である。
【図１７】本発明の実施の形態３に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図１８】本発明の実施の形態３に係る半導体装置のブートストラップ回路要部の断面図である。
【図１９】本発明の実施の形態４に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２０】本発明の実施の形態５に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２１】本発明の実施の形態６に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２２】本発明の実施の形態６に係る半導体装置のブートストラップ回路要部の断面図である。
【図２３】本発明の実施の形態７に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２４】本発明の実施の形態８に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【図２５】従来の半導体装置のブートストラップ回路要部断面図である。
【図２６】従来の半導体装置とパワーデバイスとを連結した概略回路構成を示す図である。
【符号の説明】
【００８８】
６，５０，７０ ダイオード領域、 ７，４１，７７ ＭＯＳトランジスタ領域、 ８ 高圧島ｎ−ドリフト層、 ９ 高圧側駆動用ＣＭＯＳ領域、 １０，１１，１２，２２ ｎ＋領域、 １３，１４、１７，１９，２０，２１ ｐ＋領域、 １８ ｐ＋型拡散層、 ２３，２４，２５ ｐ−ウェル、 １０５ ｐ−基板、 １０６ ｎ−半導体層、 １１１ 高圧側駆動部、 １１２ 低圧側駆動部、 １１３ レベルシフト回路、 １１４ 遅延回路、 Ｒn ドリフト抵抗、 Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７ ダイオード、 Ｔ１，Ｔ２ 電力素子、 Ｃ１ 外部コンデンサ
【特許請求の範囲】
【請求項１】
パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、
前記低圧半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層である半導体装置において、
前記ブートストラップ回路の前記低圧半導体素子部は少なくともＰｃｈ−ＭＯＳトランジスタを備え、前記Ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層が前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、前記Ｐｃｈ−ＭＯＳトランジスタのバックゲートは、ダイオードが接続されていないオープン構成であることを特徴とする半導体装置。
【請求項２】
前記第２のｐ＋層とバックゲートのｎ＋層間に形成されるボディ・ドレインダイオードを介して流れる電流と逆方向に、寄生のダイオードが前記第１のｐ＋層とバックゲートｎ＋層間に形成される請求項１に記載の半導体装置。
【請求項３】
パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、
前記低圧半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層である半導体装置において、
前記ブートストラップ回路の前記低圧半導体素子部は少なくともｐｃｈ−ＭＯＳトランジスタを備え、前記Ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層が前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、前記Ｐｃｈ−ＭＯＳトランジスタのバックゲートに接続する第１のダイオード領域と第２のダイオード領域をさらにモノシリック高耐圧ＩＣチップに追加搭載したことを特徴とする半導体装置。
【請求項４】
前記Ｐｃｈ−ＭＯＳトランジスタ領域の第１のｐ＋層とバックゲートｎ＋層間に第１のダイオードを設けるとともに、第２のｐ＋層とバックゲートｎ＋層間に第２のダイオードを設け、前記第１のダイオードおよび第２のダイオードのカソードはともに前記Ｐｃｈ−ＭＯＳトランジスタのバックゲートに接続され、前記第１及び第２のダイオードのアノードは、前記Ｐｃｈ−ＭＯＳトランジスタ領域の第１のｐ＋層及び第２のｐ＋層にそれぞれ接続されている請求項３に記載の半導体装置。
【請求項５】
前記高圧島状ｎ−ドリフト層領域の開口部のｎ＋層は前記Ｐｃｈ−ＭＯＳトランジスタの第２のｐ＋層と接続され、該第２のｐ＋層はさらにスイッチを介して前記Ｐｃｈ−ＭＯＳトランジスタのゲートに接続され、該Ｐｃｈ−ＭＯＳトランジスタのゲートはさらにＮｃｈ−ＭＯＳトランジスタのドレインに接続され、前記Ｎｃｈ−ＭＯＳトランジスタの駆動するタイミングと低圧側の電力素子を駆動するタイミングと前記スイッチのＯＦＦするタイミングが同期することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記スイッチが第２のＰｃｈ−ＭＯＳトランジスタである請求項５に記載の半導体装置。
【請求項７】
前記スイッチである第２のＰｃｈ−ＭＯＳトランジスタのゲートと前記Ｎｃｈ−ＭＯＳトランジスタのゲートが短絡している請求項６に記載の半導体装置。
【請求項８】
前記高圧島状ｎ−ドリフト層領域の開口部のｎ＋層は前記Ｐｃｈ−ＭＯＳトランジスタの第２のｐ＋層とゲートに接続され、前記Ｐｃｈ−ＭＯＳトランジスタのゲートは、前記高圧島状ｎ−ドリフト層領域の開口部のｎ＋層及び前記Ｐｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層以外いずれにも接続されていないことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記ブートストラップ回路の前記低圧半導体素子部において、埋込ｎ＋層をｎ−半導体層とｐ−基板間に介在させたことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１】
パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、
前記低圧半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層である半導体装置において、
前記ブートストラップ回路の前記低圧半導体素子部は少なくともＰｃｈ−ＭＯＳトランジスタを備え、前記Ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層が前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、前記Ｐｃｈ−ＭＯＳトランジスタのバックゲートは、ダイオードが接続されていないオープン構成であることを特徴とする半導体装置。
【請求項２】
前記第２のｐ＋層とバックゲートのｎ＋層間に形成されるボディ・ドレインダイオードを介して流れる電流と逆方向に、寄生のダイオードが前記第１のｐ＋層とバックゲートｎ＋層間に形成される請求項１に記載の半導体装置。
【請求項３】
パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、
前記低圧半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層である半導体装置において、
前記ブートストラップ回路の前記低圧半導体素子部は少なくともｐｃｈ−ＭＯＳトランジスタを備え、前記Ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層が前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、前記Ｐｃｈ−ＭＯＳトランジスタのバックゲートに接続する第１のダイオード領域と第２のダイオード領域をさらにモノシリック高耐圧ＩＣチップに追加搭載したことを特徴とする半導体装置。
【請求項４】
前記Ｐｃｈ−ＭＯＳトランジスタ領域の第１のｐ＋層とバックゲートｎ＋層間に第１のダイオードを設けるとともに、第２のｐ＋層とバックゲートｎ＋層間に第２のダイオードを設け、前記第１のダイオードおよび第２のダイオードのカソードはともに前記Ｐｃｈ−ＭＯＳトランジスタのバックゲートに接続され、前記第１及び第２のダイオードのアノードは、前記Ｐｃｈ−ＭＯＳトランジスタ領域の第１のｐ＋層及び第２のｐ＋層にそれぞれ接続されている請求項３に記載の半導体装置。
【請求項５】
前記高圧島状ｎ−ドリフト層領域の開口部のｎ＋層は前記Ｐｃｈ−ＭＯＳトランジスタの第２のｐ＋層と接続され、該第２のｐ＋層はさらにスイッチを介して前記Ｐｃｈ−ＭＯＳトランジスタのゲートに接続され、該Ｐｃｈ−ＭＯＳトランジスタのゲートはさらにＮｃｈ−ＭＯＳトランジスタのドレインに接続され、前記Ｎｃｈ−ＭＯＳトランジスタの駆動するタイミングと低圧側の電力素子を駆動するタイミングと前記スイッチのＯＦＦするタイミングが同期することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記スイッチが第２のＰｃｈ−ＭＯＳトランジスタである請求項５に記載の半導体装置。
【請求項７】
前記スイッチである第２のＰｃｈ−ＭＯＳトランジスタのゲートと前記Ｎｃｈ−ＭＯＳトランジスタのゲートが短絡している請求項６に記載の半導体装置。
【請求項８】
前記高圧島状ｎ−ドリフト層領域の開口部のｎ＋層は前記Ｐｃｈ−ＭＯＳトランジスタの第２のｐ＋層とゲートに接続され、前記Ｐｃｈ−ＭＯＳトランジスタのゲートは、前記高圧島状ｎ−ドリフト層領域の開口部のｎ＋層及び前記Ｐｃｈ−ＭＯＳトランジスタＴｒ７の第２のｐ＋層以外いずれにも接続されていないことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記ブートストラップ回路の前記低圧半導体素子部において、埋込ｎ＋層をｎ−半導体層とｐ−基板間に介在させたことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２００６−５１８２（Ｐ２００６−５１８２Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１８０３６７（Ｐ２００４−１８０３６７）
【出願日】平成１６年６月１８日（２００４．６．１８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１８日（２００４．６．１８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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