説明

半導体装置

【課題】電流破壊を起こしにくい半導体装置を提供すること。
【解決手段】N+型炭化珪素基板1上にN−型炭化珪素エピタキシャル領域2が積層され、N−型炭化珪素エピタキシャル領域2中の所定領域にはP型の電界緩和領域10が形成され、エピタキシャル領域2表面および電界緩和領域10表面の所定領域上にN型多結晶シリコン領域4およびP型多結晶シリコン領域3が形成され、エピタキシャル領域2とN型多結晶シリコン領域4との界面に隣接しゲート絶縁膜5を介してゲート電極6が配置され、N型多結晶シリコン領域4およびP型多結晶シリコン領域3にはソース電極8が接続し、N+型炭化珪素基板1の裏面にはドレイン電極9が形成されている半導体装置において、電界緩和領域10とソース電極8とがP型多結晶シリコン領域3を介してオーミック接続していることを特徴とする半導体装置を構成する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。
【背景技術】
【0002】
本発明に関連する従来例として、従来技術による半導体装置である炭化珪素系電界効果トランジスタが下記特許文献1に記載されている。
【0003】
この従来例では、N+型炭化珪素基板上にN−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、N−型多結晶シリコン領域とN+型多結晶シリコン領域とが接するように形成されており、前記N−型炭化珪素エピタキシャル領域と、前記N−型多結晶シリコン領域およびN+型多結晶シリコン領域とはヘテロ接合をしている。また、N−型炭化珪素エピタキシャル領域とN+型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。N−型多結晶シリコン領域はソース電極に接続され、N+型炭化珪素基板の裏面にはドレイン電極が形成されている。
【0004】
上記のような構成の炭化珪素系電界効果トランジスタは、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、N−型多結晶シリコン領域並びにN+型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、N+型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合面にゲート電界が作用し、ゲート絶縁膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この半導体装置においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
【特許文献1】特開2003−318398号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記従来技術において、N−型多結晶シリコン領域下のN−型炭化珪素エピタキシャル領域中にP型電界緩和領域を形成することで、ドレイン電極に正の高電圧が印加された場合のヘテロ接合面および電流駆動ポイントの電界を緩和し、耐圧を向上させることが出来る。
【0006】
しかし、上記構成ではN−型多結晶シリコン領域とP型電界緩和領域はP−N接合となる。この場合、ドレイン電極とソース電極間はN−P−N接合となるため、P型電界緩和領域とN−型炭化珪素エピタキシャル層のP−N接合をダイオードとして用いることは出来ない。
【0007】
また、P型電界緩和領域はフローティング状態であるため、P型電界緩和領域に正孔が流れ込んだ場合に電位が上昇し、N型多結晶シリコン領域、P型電界緩和領域、N−型炭化珪素エピタキシャル領域をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンし大電流が流れ、素子が破壊する可能性がある。
【0008】
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、電流破壊を起こしにくい半導体装置を提供することにある。
【課題を解決するための手段】
【0009】
第一導電型の半導体基体の一主面上に、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなる第一および第二ヘテロ半導体領域が形成され、前記第二ヘテロ半導体領域は第二導電型であり、前記半導体基体と前記第一ヘテロ半導体領域との界面であるヘテロ接合面にゲート絶縁膜を介してゲート電極が配置され、前記第一および第二ヘテロ半導体領域に接続するソース電極が形成されている半導体装置において、前記第一ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する位置から所定距離離れて前記半導体基体中に第二導電型の電界緩和領域が形成され、前記電界緩和領域と前記ソース電極とが、前記第二ヘテロ半導体領域を介してオーミック接続していることを特徴とする半導体装置を構成する。
【発明の効果】
【0010】
本発明によれば、第二導電型の電界緩和領域とソース電極とを第二導電型の第二ヘテロ半導体領域を介して接続することで、前記電界緩和領域とソース電極を低抵抗にオーミック接続することが可能となり、前記電界緩和領域に流れ込むキャリアをソース電極に引き抜くことで、寄生バイポーラ効果を抑制することが可能となり、その結果として、電流破壊を起こしにくい半導体装置を提供することが出来る。
【発明を実施するための最良の形態】
【0011】
以下の実施の形態例においては、半導体基体材料を炭化珪素(SiC)とし、ヘテロ半導体を多結晶シリコンとし、第一導電型をN型、第二導電型をP型とした半導体装置を一例として説明する。
【0012】
[第1の実施の形態例]
本発明の第1の実施の形態例を、図1〜3に基づいて説明する。
【0013】
図1は、N型多結晶シリコン領域(図中、N型ポリシリコン領域と表示)とP型炭化珪素領域とのヘテロ接合面付近のエネルギーバンド図である。N型多結晶シリコン領域の電子およびP型炭化珪素領域の正孔は、エネルギー障壁に阻まれ、自由に行き来することは出来ない。
【0014】
図2は、P型多結晶シリコン領域(図中、P型ポリシリコン領域と表示)とP型炭化珪素領域とのヘテロ接合面付近のエネルギーバンド図である。P型炭化珪素領域の不純物濃度を十分高濃度にすることでエネルギー障壁は薄くなり、P型多結晶シリコン領域およびP型炭化珪素領域の正孔はエネルギー障壁をトンネルすることが出来、互いの領域を自由に行き来することが出来る。すなわち、P型多結晶シリコン領域とP型炭化珪素領域とはオーミック接触している。
【0015】
また、ソース電極とP型多結晶シリコン領域をオーミック接続することは、P型多結晶シリコン領域中の不純物濃度を十分高濃度にすることで可能であり、シリコンLSIやパワーデバイスなどで一般的に用いられている技術である。
【0016】
以上の原理により、P型多結晶シリコン領域を介することで、ソース電極とP型炭化珪素領域をオーミック接続することが可能である。
【0017】
図3は、本実施の形態例である半導体装置を示す図である。この図は、単位セルを示す断面図であり、実際には、このような単位セルが多数並列接続されている。
【0018】
ドレイン領域となる第一導電型であるN+型炭化珪素基板1上にN−型炭化珪素エピタキシャル領域2が積層され、第一導電型の半導体基体が構成されている。N−型炭化珪素エピタキシャル領域2中の所定領域には第二導電型であるP型の電界緩和領域10が形成されている。
【0019】
前記半導体基体の一主面であるエピタキシャル領域2表面の所定領域上には、第一ヘテロ半導体領域であるN型多結晶シリコン領域4および第二ヘテロ半導体領域であるP型多結晶シリコン領域3が形成されている。多結晶シリコン層(N型多結晶シリコン領域4およびP型多結晶シリコン領域3)は炭化珪素と異なるバンドギャップ幅を有し、エピタキシャル領域2と(電界緩和領域10を含めて)ヘテロ接合しており、その接合面にはエネルギー障壁が存在している。
【0020】
また、エピタキシャル領域2とN型多結晶シリコン領域4との界面である第一ヘテロ接合面に隣接しゲート絶縁膜5を介してゲート電極6が配置されている。
【0021】
図3に示したように、第一ヘテロ半導体領域であるN型多結晶シリコン領域4と、半導体基体の一部分であるエピタキシャル領域2と、ゲート絶縁膜5とが互いに接する位置から所定距離離れて電界緩和領域10が形成されている。
【0022】
多結晶シリコン領域3、4およびゲート電極6の上には層間絶縁膜7が形成されている。N型多結晶シリコン領域4およびP型多結晶シリコン領域3はソース電極8に接続する。N+型炭化珪素基板1の裏面には、ドレイン電極9が形成されている。
【0023】
本実施の形態例においては、構成要素である多結晶シリコン領域の一部(3で示した部分)をP型にすることで、上述の説明から分かるように、ソース電極8とP型電界緩和領域10とを、第二ヘテロ半導体領域であるP型多結晶シリコン領域3を介して、容易にオーミック接続することが可能である。
【0024】
本実施の形態例においては、P型電界緩和領域10とソース電極8をP型多結晶シリコン領域3を介してオーミック接続することで、ソース電極8をアノード、ドレイン電極9をカソードとしたダイオードを内蔵することが出来る。
【0025】
また、P型電界緩和領域10に流れ込む正孔をソース電極8に引き抜くことで、N型多結晶シリコン領域4、P型電界緩和領域10、N−型炭化珪素エピタキシャル領域2を、それぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、寄生バイポーラトランジスタがオンし大電流が流れて素子が破壊することを抑制することが出来る。すなわち、本実施の形態例は、電流破壊を起こしにくい半導体装置である。
【0026】
[第2の実施の形態例]
図4は、第2の実施の形態例である半導体装置を示す図である。この図は、単位セルを示す断面図であり、実際には、このような単位セルが多数並列接続されている。
【0027】
本実施の形態例が第1の実施の形態例と異なる点は、P型電界緩和領域12内にP型パンチスルー防止領域11が形成され、P型電界緩和領域12がP型パンチスルー防止領域11を介してP型多結晶シリコン領域3と接続されている点である。
【0028】
ヘテロ接合面での不純物濃度を高濃度化すること(P型パンチスルー防止領域11の不純物濃度を、たとえば、P型電界緩和領域12の不純物濃度以上とすること)で、ヘテロ接合面でのオーミック接続をより低抵抗にすることが出来る。また、N−型炭化珪素エピタキシャル領域2とのP−N接合面で、P型電界緩和領域12の不純物濃度をより低濃度にすることで電界緩和領域端部での電界集中をさらに抑制することが出来る。
【0029】
本実施の形態例においては、P型パンチスルー防止領域11とソース電極8とをP型多結晶シリコン領域3を介してより低抵抗にオーミック接続することで、ソース電極8をアノード、ドレイン電極9をカソードとしたより低損失なダイオードを内蔵することが出来る。
【0030】
また、P型電界緩和領域12に流れ込む正孔をソース電極8により低抵抗に引き抜くことで、N型多結晶シリコン領域4、P型電界緩和領域12、N−型炭化珪素エピタキシャル領域2をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、寄生バイポーラトランジスタがオンし大電流が流れて素子が破壊することを抑制することが出来る。すなわち、本実施の形態例は、電流破壊を起こしにくい半導体装置である。
【0031】
[第3の実施の形態例]
図5は、第3実施の形態例である半導体装置を示す図である。この図は、単位セルを示す断面図であり、実際には、このような単位セルが多数並列接続されている。
【0032】
本実施の形態例が第2の実施の形態例と異なる点は、前記半導体基体と前記第二ヘテロ半導体領域であるP型多結晶シリコン領域3との界面である第二ヘテロ接合面が、P型パンチスルー防止領域11内に位置している点である。このような構成にすることで、P型電界緩和領域12が空乏化した場合でも、P型パンチスルー防止領域11とP型多結晶シリコン領域3とのオーミック接触面積が変化せず、安定したオーミック接続を得ることが出来る。
【0033】
本実施の形態例によれば、P型パンチスルー防止領域11とソース電極8をP型多結晶シリコン領域3を介してより安定的にオーミック接続することで、ソース電極8をアノード、ドレイン電極9をカソードとした内蔵ダイオードの動作をより安定化することが出来る。
【0034】
また、P型電界緩和領域12に流れ込む正孔をソース電極8に安定的に引き抜くことで、N型多結晶シリコン領域4、P型電界緩和領域12、N−型炭化珪素エピタキシャル領域2をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、寄生バイポーラトランジスタがオンし大電流が流れて素子が破壊することを抑制することが出来る。すなわち、本実施の形態例は、電流破壊を起こしにくい半導体装置である。
【0035】
上記の実施の形態例においては、P型電界緩和領域とソース電極とをP型多結晶シリコン層を介して接続することで、P型電界緩和領域とソース電極を低抵抗にオーミック接続することが出来る。
【0036】
その結果、ソース電極をアノード、ドレイン電極をカソードとしたダイオードを内蔵することが出来る。これにより、インバータ回路における転流ダイオードを同一基板内の別領域、または別基板に形成する必要がなくなり、インバータ回路の小型化およびコストの削減が可能である。
【0037】
また、P型電界緩和領域に流れ込む正孔をソース電極に引き抜くことで、N型多結晶シリコン領域、P型電界緩和領域、N−型炭化珪素エピタキシャル領域をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタ効果を抑制し、素子の破壊耐性を向上させることが出来る。
【0038】
上記の実施の形態例においては、第一導電型がN型、第二導電型がP型であったが、第一導電型がP型、第二導電型がN型である場合にも、本発明の効果は上記の場合と同様に得られる。
【0039】
また、前記半導体基体の材料としては、炭化珪素のみならず、窒化ガリウムまたはダイヤモンドを用いてもよい。
【0040】
また、前記第一および第二ヘテロ半導体領域は、多結晶シリコンのみならず、単結晶シリコン、、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウムまたはアモルファスシリコンゲルマニウムからなっていてもよい。
【0041】
また、前記第一および第二ヘテロ半導体領域は、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウム砒素、多結晶ガリウム砒素またはアモルファスガリウム砒素からなっていてもよい。
【図面の簡単な説明】
【0042】
【図1】本発明の第1の実施の形態例を説明するエネルギーバンド図である。
【図2】本発明の第1の実施の形態例を説明するエネルギーバンド図である。
【図3】本発明の第1の実施の形態例を説明する素子部断面構造図である。
【図4】本発明の第2の実施の形態例を説明する素子部断面構造図である。
【図5】本発明の第3の実施の形態例を説明する素子部断面構造図である。
【符号の説明】
【0043】
1:N+型炭化珪素基板、2:N−型炭化珪素エピタキシャル領域、3:P型多結晶シリコン領域、4:N型多結晶シリコン領域、5:ゲート絶縁膜、6:ゲート電極、7:層間絶縁膜、8:ソース電極、9:ドレイン電極、10:電界緩和領域、11:P型パンチスルー防止領域、12:P型電界緩和領域。

【特許請求の範囲】
【請求項1】
第一導電型の半導体基体と、
前記半導体基体の一主面の所定領域上に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなる第一ヘテロ半導体領域と、
前記半導体基体の前記主面の所定領域上に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなり、第二導電型を持つ第二ヘテロ半導体領域と、
前記半導体基体と前記第一ヘテロ半導体領域との界面である第一ヘテロ接合面に隣接しゲート絶縁膜を介して配置されたゲート電極と、
前記第一および第二ヘテロ半導体領域に接続するソース電極と、
前記半導体基体に接続するドレイン電極とを備える半導体装置において、
前記第一ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する位置から所定距離離れて前記半導体基体中に第二導電型の電界緩和領域が形成され、
前記電界緩和領域と前記ソース電極とが、前記第二ヘテロ半導体領域を介してオーミック接続していることを特徴とする半導体装置。
【請求項2】
第一導電型の半導体基体と、
前記半導体基体の一主面の所定領域に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなる第一ヘテロ半導体領域と、
前記半導体基体の前記主面の所定領域上に形成され、前記半導体基体と異なるバンドギャップ幅を有する半導体材料からなり、第二導電型を持つ第二ヘテロ半導体領域と、
前記半導体基体と前記第一ヘテロ半導体領域との界面である第一ヘテロ接合面に隣接しゲート絶縁膜を介して配置されたゲート電極と、
前記第一および第二ヘテロ半導体領域に接続するソース電極と、
前記半導体基体に接続するドレイン電極とを備える半導体装置において、
前記第一ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する位置から所定距離離れて前記半導体基体中に第二導電型の電界緩和領域が形成され、
前記電界緩和領域内に第二導電型のパンチスルー防止領域が形成され、
前記パンチスルー防止領域の不純物濃度は前記電界緩和領域の不純物濃度以上であり、
前記パンチスルー防止領域と前記ソース電極とが、前記第二ヘテロ半導体領域を介してオーミック接続していることを特徴とする半導体装置。
【請求項3】
前記半導体基体と前記第二ヘテロ半導体領域との界面である第二ヘテロ接合面は、前記パンチスルー防止領域内に位置していることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記第一ヘテロ半導体領域は第一導電型を持つことを特徴とする請求項1、2または3に記載の半導体装置。
【請求項5】
前記半導体基体は、炭化珪素、窒化ガリウムまたはダイヤモンドからなることを特徴とする請求項1、2、3または4に記載の半導体装置。
【請求項6】
前記第一および第二ヘテロ半導体領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウムまたはアモルファスシリコンゲルマニウムからなることを特徴とする請求項1ないし5のいずれかに記載の半導体装置。
【請求項7】
前記第一および第二ヘテロ半導体領域は、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウム砒素、多結晶ガリウム砒素またはアモルファスガリウム砒素からなることを特徴とする請求項1ないし5のいずれかに記載の半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【公開番号】特開2007−214355(P2007−214355A)
【公開日】平成19年8月23日(2007.8.23)
【国際特許分類】
【出願番号】特願2006−32596(P2006−32596)
【出願日】平成18年2月9日(2006.2.9)
【出願人】(000003997)日産自動車株式会社 (16,386)
【Fターム(参考)】