説明

半導体装置

【課題】インピーダンスの異なる2つの配線の接続部におけるインピーダンスの大きさを、その作製後に変更可能な半導体装置を提供する。
【解決手段】基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる2つの拡散層と、2つの拡散層の間に設けられ、チャネルによる信号線路が生成されるチャネル部と、チャネル部に沿って酸化膜を介して設けられ、両端のうち入力端子側と出力端子側とで異なる電圧が印加されるとチャネル部に信号線路を生成させるゲート電極とを有する構成である。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、インピーダンスの異なる2つの信号線路を接続するための半導体装置に関する。
【背景技術】
【0002】
演算速度向上のための回路の高速化に伴い、LSIの配線も高周波が伝播できるようインピーダンスを考慮して設計する必要が生じてきている。特にインピーダンスの異なる配線を接続した場合、接続部での反射が増加し、伝達信号が乱れてしまう。
【0003】
図8から図10は配線接続方法の例を示す図である。図8はマクロストリップ線路の平面図および側面図である。図8(a)の平面図および図8(b)の側面図に示すように、マイクロストリップ線路において、インピーダンスZ1とZ2の線路をつなぐ場合には、中間にインピーダンスZ=√Z1・Z2で、対象とする信号波長の1/4の実効線路長の線路を挿入していた。
【0004】
図9はコプラナー線路の平面図および側面図である。図9(a)の平面図と図9(a)のD−D’部位の断面図(図9(b))に示すように、コプラナー線路の幅を変更することでインピーダンスの変換を行っていた。図に示さないが、同様にマイクロストリップ線路の幅を変更することにより、インピーダンスの変換を行っていた。また、特許文献1には、テーパ線路を用いた技術が開示されている。
【0005】
また、図10に示すように抵抗分圧によりインピーダンスを変換していた。図10に示す場合、R1のインピーダンスがR1+R2に変換される。
【特許文献1】特開2002−76718号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
λ/4線路を用いたインピーダンス変換では対象とする波長以外ではインピーダンス変換の効果は低く、狭帯域である。コプラナー線路やマイクロストリップ線路の幅の変更はマスクを用いてリソグラフィ技術により行うため、製作完了後のインピーダンスの調整ができない。特に試作時においてインピーダンスの調整ができないのは非常に不便である。また、抵抗分圧による方法では損失が大きくなってしまう。
【0007】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、インピーダンスの異なる2つの配線の接続部におけるインピーダンスの大きさを、その作製後に変更可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するための本発明の半導体装置は、
基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる2つの拡散層と、
前記2つの拡散層の間に設けられ、チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、両端のうち前記入力端子側と前記出力端子側とで異なる電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する構成である。
【0009】
本発明では、ゲート電極の入力端子側と出力端子側とに値の異なる電圧が印加されると、ゲート電極に生じた電位差に対応して容量が変化する空乏層が基板内に生成される。その結果、入力端子から出力端子にかけて、空乏層容量の変化に伴ってインピーダンスが変化する信号線路が生成される。
【発明の効果】
【0010】
本発明の半導体装置によれば、信号線路となるチャネル内でインピーダンスがスムーズに変化し、また、作製後であっても帯域に合わせてインピーダンスの大きさを変えることができる。そのため、インピーダンスの異なる2つの配線の接続部に本発明の半導体装置を用いれば、インピーダンス変換を低損失、広帯域で行うことができる。
【発明を実施するための最良の形態】
【0011】
本発明の半導体装置は、チャネルを信号線路とし、2つの拡散層を信号線路の入力と出力とするMOSTr(Metal Oxide Semiconductor Transistor)構造を有し、信号線路に沿ってインピーダンスを変化させることを特徴とする。以下に、本発明の半導体装置の実施例を説明する。
【実施例1】
【0012】
本実施例の半導体装置の構成を説明する。図1は本実施例の半導体装置の一構成例を示す図である。図1(a)が平面図であり、図1(b)が図1(a)に示すA−A’の断面図である。
【0013】
図1(a)および(b)に示すように、本実施例の半導体装置は、シリコンのP型基板9上に酸化膜2を介して設けられたポリシリコン電極1と、P型基板9の表面から所定の深さに設けられたN型導電性の拡散層7a、7bとを有する構成である。本実施例の半導体装置は、2つの拡散層7a、7bのうち一方を入力端子5とし、他方を出力端子6とする信号伝送線路を構成している。一方、2つの拡散層7a、7bに挟まれた、P型基板9の表面近傍の部位をチャネル部8とし、ポリシリコン電極1をゲート電極とし、2つの拡散層7a、7bをソース電極およびドレイン電極とするNMOSTrが構成される。P型基板9の表面近傍には、チャネル部8および拡散層7a、7bを除く領域に素子分離部10が設けられている。P型基板9はグランドに接続されている。
【0014】
図1(a)に示すように、ポリシリコン電極1の両端にはそれぞれ端子が設けられている。2つの端子のうち、入力端子5に近い側をVH端子3とし、出力端子6に近い側をVL端子4としている。VH端子3およびVL端子4に印加する電圧は共に正電圧で、VH端子3の方にVL端子4よりも高い電圧を印加する。
【0015】
ポリシリコン電極1にはN型導電性不純物のリンがドープされている。リンの拡散濃度を通常のMOSTrの場合よりも低くしている。ポリシリコン電極1への不純物拡散濃度を調整することで、ポリシリコン電極1の抵抗値を通常よりも高くし、VH端子3に印加する電圧とVL端子4に印加する電圧とに電位差が生じやすくなるようにしている。
【0016】
また、図1(b)に示すように、VH端子3およびVL端子4のそれぞれに外部抵抗を接続してもよい。この場合、外部抵抗を任意に決めることで、ポリシリコン電極1の両端の電位差を所望の値により設定しやすくなる。なお、外部抵抗はVH端子3およびVL端子4のいずれか一方だけであってもよい。
【0017】
入力端子5から入力される信号は、ポリシリコン電極1に電圧が印加されることで生じるチャネルを伝播して出力端子6から出力される。チャネル部8は、酸化膜2を介してポリシリコン電極1で覆われ、また、空乏層容量を介してP型基板9で覆われた線路構造になっている。したがって、チャネル部8の信号伝送線路はポリシリコン電極1と基板9とでシールドされた線路構造になっている。
【0018】
次に、本実施例の半導体装置の動作を説明する。ポリシリコン電極1のVL端子4に所定の正電圧を印加し、VL端子4に印加する電圧よりも高い電圧をVH端子3に印加し、ポリシリコン電極1の一方の端から他方の端にかけて一定に変化する電位差を生じさせる。これにより、基板内のチャネル部8にチャネルが発生して信号線路が形成されるとともに、入力端子5から出力端子6にかけて容量値が変化した空乏層が基板内に生成される。空乏層の容量は入力端子5から出力端子6にかけて段々と大きくなっており、それに対応して入力端子5から出力端子6にかけて信号線路のインピーダンスが段々と小さくなる。このようにして、入力端子5から出力端子6にかけて信号線路のインピーダンスを徐々に変化させることができる。
【0019】
なお、VH端子3とVL端子4に印加する電圧の大きさを逆にして、入力端子5から出力端子6にかけて信号線路のインピーダンスが徐々に大きくなるようにしてもよい。
【0020】
続いて、半導体装置の各パラメータについて具体的な設定例を説明する。
【0021】
チャネル部8のインダクタンスを100nH/cmとする。空乏層と酸化膜2の容量について、VL端子4に印加する電圧の場合を0.04nF/cmに設計し、VH端子3に印加する電圧の場合を0.017nF/cmに設計する。これらの条件により、特性インピーダンスは50Ωから約75Ωに変換できる。線路長は波長効果の現れる対象波長の1/4程度であるとすると、対象周波数が10GHzの場合、約7mmとなる。空乏層および酸化膜2の比誘電率を4とし波長圧縮効果を考慮すると、線路長は3.5mmとなる。10GHzでインピーダンス変換効果を得るためには、この長さ以上の線路長が必要となる。このようにして、本実施例の半導体装置の各パラメータを決定することが可能である。
【0022】
本発明の半導体装置は、信号線路となるチャネル内でインピーダンスがスムーズに変化し、また、作製後であっても帯域に合わせてインピーダンスの大きさを変えることができる。そのため、インピーダンスの異なる2つの配線の接続部に本発明の半導体装置を用いれば、インピーダンス変換を低損失、広帯域で行うことができる。
【0023】
また、従来、試作品作製後にインピーダンスを調節する場合や製品作製後にインピーダンスを微調整する場合には、線路のパターンを変更して再試作または再作製する必要があったが、本実施例の半導体装置を用いれば、試作品や製品の作製後、外部から印加する電圧を任意に選択することで、所望のインピーダンス変換を行うことができる。
【0024】
次に、本実施例の半導体装置の製造方法を説明する。図2は本実施例の半導体装置の製造工程を説明するための断面模式図である。
【0025】
P型基板9に素子分離部10を形成した後、P型基板9の表面に酸化膜2を形成する(図2(a))。続いて、ポリシリコン膜にリンを拡散させたドープトポリシリコン膜51を酸化膜51の上に形成する。さらに、ポリシリコン電極1の形状にパターニングしたフォトレジスト52をドープトポリシリコン膜51の上に形成する(図2(b))。
【0026】
その後、フォトレジスト52の上からドープトポリシリコン膜51にエッチングを行って、ポリシリコン電極1を形成する。続いて、フォトレジスト52の上からN型導電性不純物のイオン注入を行って、P型基板9の表面にN型導電性不純物を導入する(図2(c))。フォトレジスト52を除去した後、熱処理を行うことで、図2(d)に示すように拡散層7a、7bが形成される。
【実施例2】
【0027】
本実施例ではチャネル部の不純物濃度を変えることで信号線路のインピーダンスを変化させた構成である。本実施例の半導体装置の構成を説明する。図3は本実施例の半導体装置の一構成例を示す断面模式図である。本実施例では、実施例1と異なる構成について詳細に説明する。
【0028】
図3に示すように、本実施例の半導体装置は、チャネル部8に対して入力端子5側から出力端子6側にかけて、注入ドーズ量を段階的に変えて導電性不純物をドープした構成である。P型基板9に生成される空乏層の容量が入力端子5から出力端子6にかけて段階的に変化することで、それに伴ってインピーダンスも変化する。
【0029】
本実施例では、P型基板9に対してN型導電性不純物をチャネル部8にドープしており、注入ドーズ量が多いほどチャネル部8に生成される空乏層の容量が大きくなり、インピーダンスが小さくなる。図3では、注入ドーズ量を3段階に分けた場合を示し、チャネル部8がN型導電性不純物の濃度によりチャネル部8a、8b、8cの3つの部位に分けられている。なお、チャネル部8におけるN型濃度の分け方は3段階に限られない。
【0030】
次に、本実施例の半導体装置の動作を説明する。ポリシリコン電極1にはチャネル部8a〜8cにチャネルが発生する電圧以上の所定の電圧を印加する。ポリシリコン電極1は、電圧が印加されると大きさが均一な電界を酸化膜2を介してチャネル部8に発生する。チャネル部8のN型導電性不純物濃度は、「チャネル部8a<チャネル部8b<チャネル部8c」の関係になっている。そのため、ポリシリコン電極1に電圧を印加することでP型基板9に発生する空乏層の容量値もチャネルの濃度に対応して、入力端子5側よりも出力端子6側ほど大きくなる。その結果、入力端子5からチャネル部8を経由して出力端子6に達する信号線路は、インピーダンスが入力端子5から出力端子6にかけて徐々に小さくなる。
【0031】
本実施例の半導体装置は、インピーダンスの異なる配線の接続部において、実施例1と同様に、インピーダンス変換を低損失、広帯域で行うことができる。また、ポリシリコン電極1にVH端子およびVL端子を設ける必要がなく、これらの端子にそれぞれ所定の電圧を印加するための回路を設ける必要がない。
【0032】
次に、本実施例の半導体装置の製造方法を説明する。図4は本実施例の半導体装置の製造工程を説明するための断面模式図である。
【0033】
P型基板9に素子分離部10を形成した後、P型基板9の表面に酸化膜2を形成する。続いて、図3に示したチャネル部8のうち出力端子6に近い側の部位の酸化膜2を露出させたフォトレジスト53を酸化膜2の上に形成する。そして、フォトレジスト53の上からN型導電性不純物としてリンのイオン注入を行う(図4(a))。
【0034】
フォトレジスト53を除去した後、チャネル部8のうち入力端子5に近い側の部位を除いて酸化膜2を露出させたフォトレジスト54を酸化膜2の上に形成する。フォトレジスト54の上からリンのイオン注入を行う(図4(b))。続いて、フォトレジスト54を除去した後、チャネル部8の酸化膜2を露出させたフォトレジスト55を酸化膜2の上に形成し、フォトレジスト55の上からリンのイオン注入を行う(図4(c))。
【0035】
フォトレジスト55を除去した後、図2で説明した方法と同様にして、ポリシリコン電極1を形成し、拡散層形成のためのN型導電性不純物をP型基板9の表面に導入する。その後、熱処理を行うことで、図4(d)に示すように、拡散層7a、7bおよびチャネル部8a、8b、8cが形成される。
【0036】
なお、チャネル部8に導入する不純物はリンに限らず、砒素など他のN型導電性不純物であってもよい。また、図4(c)の工程でフォトレジスト55を形成したが、フォトレジスト55を形成せずに、イオン注入を行ってもよい。図4(c)の工程でイオン注入する導電性不純物が拡散層7a、7bと同種だからである。この場合、フォトリソ工程が1回省略できるので、製造工程の簡略化が図れる。
【実施例3】
【0037】
実施例1および実施例2では全線路共通のグランドとなる基板をリターンパスとして利用しているのに対し、本実施例はリターンパスの配線を基板に形成される線路毎に設けた構成である。
【0038】
本実施例の半導体装置の構成を説明する。図5は本実施例の半導体装置の一構成例を示す平面透視図である。本実施例は図1に示した実施例1の構成をベースにしている。
【0039】
図5に示すように、コンタクト13aを介して入力端子側の配線12aが拡散層7aに接続され、コンタクト13bを介して出力端子側の配線12bが拡散層7bに接続されている。ポリシリコン電極1は、一端がコンタクト56aを介して配線57aに接続され、もう一端がコンタクト56bを介して配線57bに接続されている。配線57aがVH端子3に相当し、配線57bがVL端子4に相当する。
【0040】
グランド配線を信号線路に平行に設けるため、信号線路に相当するチャネル部(不図示)を酸化膜2を介して覆うポリシリコン電極1に平行に、グランド配線となるリターンパス14が設けられている。
【0041】
図6は本実施例の半導体装置の断面模式図である。図6(a)は図5のB−B’部分に相当する断面図である。ここでは、図5のB−B’部分にはない配線57a、57bも図6(a)の断面図に示す。図6(b)は、図6(a)のC−C’部分に相当する断面図である。
【0042】
図6(a)および図6(b)に示すように、P型基板9の上には絶縁膜58が形成され、配線間には層間絶縁膜16が形成され、配線の上には保護膜として絶縁膜59が形成されている。図6(c)は信号伝送方向に対して垂直に配線を切ったときの断面を示す。図6(c)に示すように、酸化膜2およびポリシリコン電極1の積層構造と所定の距離だけ離れた位置にリターンパス14が設けられている。リターンパス14は、酸化膜2、絶縁膜58、層間絶縁膜16および絶縁膜59によりポリシリコン電極1およびP型基板9など他の導電性層と絶縁性が確保されている。
【0043】
本実施例では、リターンパス14とポリシリコン電極1との抵抗値が異なるため、それぞれ別の導電性層で形成しているが、同一層で形成してもよい。同一層で形成する場合、ポリシリコン電極1およびリターンパス14のそれぞれに対して、導入する導電性不純物の濃度を調整することで任意の抵抗値に設定することが可能である。なお、図6(a)および図6(b)では、これらの絶縁膜の境を明確に示していない。
【0044】
本実施例の半導体装置では、実施例1と同様な効果が得られる他に、リターンパスが線路毎に設けられているため、シグナルインテグリティが向上し、高周波ノイズが低減する。
【0045】
なお、図5において、配線12a、12bの幅が異なる場合には、線路や拡散層の幅をそれらに合わせて変更し、信号伝送方向に垂直な配線断面をテーパ形状としてもよい。
【0046】
また、実施例1の構成をLSIの基板内で作製すると、図5に示した構成からリターンパスを除いたものと同様の形態となる。
【0047】
図6(a)に示す断面模式図では、拡散層7aに相当する入力端子、拡散層7bに相当する出力端子、VH端子3、およびVL端子4のそれぞれを引き出すための配線が図1(b)に示した構造よりも実際の装置に近い構造で示されている。
【0048】
本実施例の半導体装置は、実施例1で説明した工程の後、従来の成膜技術およびリソグラフィ技術を用いて作製することが可能であるため、ここではその製法についての詳細な説明を省略する。
【実施例4】
【0049】
実施例1ではMOSTrのゲート電極側で空乏層容量を変化させるものであったが、本実施例は、基板側から空乏層容量を変化させるものである。本実施例の半導体装置の構成を説明する。図7は本実施例の半導体装置の一構成例を示す断面模式図である。
【0050】
図7に示すように、本実施例の半導体装置は、N型基板21の表面から所定の深さまでP型導電性不純物を拡散したPウェル20上に、実施例1で説明したNMOSTrを形成した構成である。ただし、ポリシリコン電極1にVH端子およびVL端子が設けられていない。
【0051】
また、図1(a)に示したのと同様の平面パターンにおいて、チャネル部8から少なくとも拡散層7aまたは拡散層7bの外側まで離れたところでPウェルが接地されている。実際に作製する上では、上記平面パターンにおいて、チャネル部8および拡散層7a、7bから離れた、素子分離部10の任意の位置にPウェル20に達するコンタクトを形成し、このコンタクトを接地線に接続すればよい。
【0052】
また、本実施例では、ポリシリコン電極1にVH端子およびVL端子を接続していない代わりに、N型基板21にVH端子3およびVL端子4が接続されている。信号線路となるチャネル部8の外側に生成される空乏層の容量を信号線路に沿って変化させるために、VH端子3のN型基板21への接続位置は入力端子5となる拡散層7aに対応する位置にし、VL端子4のN型基板21への接続位置は出力端子6となる拡散層7bに対応する位置にしている。なお、これらの接続位置は拡散層に対応する位置に完全に一致している必要がなく、その拡散層の外側であってもよい。VH端子3およびVL端子4に電圧を印加した際、信号線路に沿ってN型基板21に電位差が生じればよいからである。
【0053】
N型基板21はVH端子3およびVL端子4に印加する電圧によりその端子間に電位差を生じるようにするため、高抵抗であることが望ましい。これは、実施例1のポリシリコン電極1の場合と同様の理由である。
【0054】
さらに、図7に示すように、VH端子3およびVL端子4には実施例1と同様に外部抵抗が設けられている。その効果は実施例1と同様であり、外部抵抗を設けていなくてもよい。
【0055】
次に、本実施例の半導体装置の動作を説明する。
【0056】
N型基板21のVL端子4に所定の正電圧を印加し、VL端子4に印加する電圧よりも高い電圧をVH端子3に印加することで、信号線路に対応してN型基板21に一定に変化する電位差を生じさせる。また、チャネル部8にチャネルを発生させるための電圧をポリシリコン電極1に印加する。ポリシリコン電極1は大きさが均一な電界を酸化膜2を介してチャネル部8に発生する。これにより、Pウェル20内のチャネル部8にチャネルが発生して信号線路が形成されるとともに、入力端子5から出力端子6にかけて容量値が変化した空乏層がPウェル20内に生成される。空乏層の容量は入力端子5から出力端子6にかけて段々と大きくなっており、それに対応して入力端子5から出力端子6にかけて信号線路のインピーダンスが段々と小さくなる。このようにして、実施例1と同様に、入力端子5から出力端子6にかけて信号線路のインピーダンスを徐々に変化させることができる。
【0057】
インピーダンス変換線路を独立素子として抵抗素子等のようにコンポーネントと考えると、実施例1におけるポリシリコン電極1の代わりに、P型基板9の入力端子近くと出力端子近くにそれぞれ異なる電圧を印加することによりインピーダンス変換することが可能である。しかし、図1に示した構成でP型基板9に正電圧を印加すると、P型基板9からN型拡散層7への電圧印加が順方向バイアスになり、P型基板9から拡散層7a、7bに電流が流れてしまう可能性がある。
【0058】
そのため、本実施例では、高抵抗のN型基板21上にPウェル20を設け、Pウェル20をチャネル部8よりも離れた場所で接地し、N型基板21に接続されたVH端子3とVL端子4のそれぞれに電圧を印加することでチャネル下の空乏層容量を変調するようにしている。このようにして、信号線路のインピーダンスを徐々に変化させて、入力側と出力側のインピーダンスを整合し、インピーダンス変換を行うことができる。
【0059】
本実施例の半導体装置では、実施例1と同様な効果が得られる他に、VH端子およびVL端子の接続先をポリシリコン電極の代わりに基板にすることで、ポリシリコン電極のパターンの縮小化が図れる。
【0060】
本実施例の半導体装置は、P型基板の代わりにPウェルが形成されたN型基板を用いて実施例1で説明した工程を行った後、従来の配線形成技術およびパッケージ組立技術を用いて作製することが可能であるため、その製法についての詳細な説明を省略する。
【0061】
なお、本発明の半導体装置は、上述した実施例1から実施例4に限らず、これら4つの実施例を複数組み合わせてもよい。実施例1と実施例4を組み合わせることで、空乏層の容量を変化させる制御性が向上する。また、実施例2に実施例1または実施例4を組み合わせることで、実施例2だけの場合よりもインピーダンスの変化率を大きくすることが可能となる。
【0062】
また、半導体装置のMOSTrはNMOSに限らず、PMOSTrであってもよい。PMOSTrの場合、N型導電性とP型導電性とを逆にし、印加する電圧の極性を逆にすればよい。
【図面の簡単な説明】
【0063】
【図1】実施例1の半導体装置の一構成例を示す模式図である。
【図2】実施例1の半導体装置の製造工程を示す断面模式図である。
【図3】実施例2の半導体装置の一構成例を示す断面模式図である。
【図4】実施例2の半導体装置の製造工程を示す断面模式図である。
【図5】実施例3の半導体装置の一構成例を示す平面透視図である。
【図6】図5に示した半導体装置の断面模式図である。
【図7】実施例4の半導体装置の一構成例を示す断面模式図である。
【図8】マイクロストリップ線路の一構成例を示す図である。
【図9】コプラナー線路の一構成例を示す図である。
【図10】インピーダンス変換方法を示す図である。
【符号の説明】
【0064】
1 ポリシリコン電極
3 VH端子
4 VL端子
5 入力端子
6 出力端子
7 拡散層
8 チャネル部

【特許請求の範囲】
【請求項1】
基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる2つの拡散層と、
前記2つの拡散層の間に設けられ、チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、両端のうち前記入力端子側と前記出力端子側とで異なる電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する半導体装置。
【請求項2】
前記ゲート電極の前記入力端子側に接続された第1の外部抵抗素子、または、前記ゲート電極の前記出力端子側に接続された第2の外部抵抗素子を有する請求項1記載の半導体装置。
【請求項3】
基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる2つの拡散層と、
前記2つの拡散層の間に設けられ、チャネルを形成する導電性不純物の濃度が前記入力端子から前記出力端子にかけて段階的に変化する構成を含み、前記チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する半導体装置。
【請求項4】
前記ゲート電極は前記電圧が印加されると大きさが均一な電界を前記酸化膜を介して前記チャネル部に発生する請求項3記載の半導体装置。
【請求項5】
前記基板がグランドに接続された請求項1から4のいずれか1項記載の半導体装置。
【請求項6】
信号線路の入力端子および出力端子に対応する位置にそれぞれ異なる電圧が印加される、第1の導電性の材料からなる基板と、
前記基板の前記電圧が印加される面とは反対側の面から第1の深さまでに設けられた、前記第1の導電性と異なる第2の導電性の材料からなるウェル層と、
前記ウェル層の面から前記第1の深さよりも浅い第2の深さまでに設けられ、前記入力端子および前記出力端子となる2つの拡散層と、
前記2つの拡散層の間に設けられ、チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、所定の電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する半導体装置。
【請求項7】
前記ゲート電極は前記所定の電圧が印加されると大きさが均一な電界を前記酸化膜を介して前記チャネル部に発生する請求項6記載の半導体装置。
【請求項8】
前記ゲート電極と絶縁膜を介して該ゲート電極と平行に設けられたリターンパス用配線を有する請求項1から7のいずれか1項記載の半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【公開番号】特開2008−47807(P2008−47807A)
【公開日】平成20年2月28日(2008.2.28)
【国際特許分類】
【出願番号】特願2006−224158(P2006−224158)
【出願日】平成18年8月21日(2006.8.21)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】