半導体装置
【課題】電力増幅モジュールの性能を向上させる。
【解決手段】多段接続された複数の増幅回路を有する半導体チップと整合回路用受動部品が配線基板に搭載されて、電力増幅モジュールが構成される。最終段の増幅回路はＬＤＭＯＳＦＥＴ形成領域２２に形成された複数の単位ＬＤＭＯＳＦＥＴを並列接続して構成される。半導体チップにおいて、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａに沿って、複数の単位ＬＤＭＯＳＦＥＴの各ゲート電極に電気的に接続された連結配線部Ｍ２Ｇ１が延在し、同層の配線部Ｍ２Ｇ２を介して同層のゲートパッド電極５１Ｇに接続される。ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂに沿って、複数の単位ＬＤＭＯＳＦＥＴの各ドレインと電気的に接続された連結配線部Ｍ２Ｄ２が延在し、同層のドレイン用パッド電極５１Ｄが接続される。連結配線部Ｍ２Ｇ１の幅Ｗ１は、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１の１／１０以上である。
【解決手段】多段接続された複数の増幅回路を有する半導体チップと整合回路用受動部品が配線基板に搭載されて、電力増幅モジュールが構成される。最終段の増幅回路はＬＤＭＯＳＦＥＴ形成領域２２に形成された複数の単位ＬＤＭＯＳＦＥＴを並列接続して構成される。半導体チップにおいて、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａに沿って、複数の単位ＬＤＭＯＳＦＥＴの各ゲート電極に電気的に接続された連結配線部Ｍ２Ｇ１が延在し、同層の配線部Ｍ２Ｇ２を介して同層のゲートパッド電極５１Ｇに接続される。ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂに沿って、複数の単位ＬＤＭＯＳＦＥＴの各ドレインと電気的に接続された連結配線部Ｍ２Ｄ２が延在し、同層のドレイン用パッド電極５１Ｄが接続される。連結配線部Ｍ２Ｇ１の幅Ｗ１は、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１の１／１０以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、移動体通信装置に搭載される電力増幅モジュールなどに使用される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ方式、ＰＣＳ方式、ＰＤＣ方式、ＣＤＭＡ方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００１−９４０９４号公報（特許文献１）には、３つの半導体チップを配線基板上に搭載した高周波電力増幅器に関する技術が記載されている。
【０００５】
国際公開０５／０１５６３６号公報（特許文献２）には、配線基板上に搭載する半導体チップを１つのみとしたＲＦパワーモジュールに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−９４０９４号公報
【特許文献２】国際公開０５／０１５６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
ＲＦパワーモジュールは、配線基板上に半導体チップおよび受動部品を搭載し、これらを樹脂封止することで形成することができる。ＲＦパワーモジュールに形成されている電力増幅回路は、複数の増幅回路を多段接続した多段構成を有しているが、複数の増幅回路をそれぞれ異なる半導体チップに形成した場合、配線基板上に搭載する半導体チップの数が多くなってしまうため、ＲＦパワーモジュールの大型化（大面積化）やコストの上昇を招いてしまう。一方、複数の増幅回路を同じ半導体チップに形成した場合、配線基板上に搭載する半導体チップの数が少なくてすむため、ＲＦパワーモジュールの小型化（小面積化）やコストの低減を図ることができる。
【０００９】
複数の増幅回路を同じ半導体チップに形成した場合、各増幅回路の入力用のゲートパッド電極と出力用のドレインパッド電極とを半導体チップに設ける必要が生じ、半導体チップにおけるパッド電極の種類や数が多くなるが、これらのパッド電極を、配線基板上に搭載した受動部品などで構成される段間整合回路などに接続しやすくするためには、半導体チップにおける各パッド電極の配置を工夫する必要がある。例えば、増幅回路の入力用のゲートパッド電極と出力用のドレインパッド電極とを、半導体チップの主面の同じ辺に沿って並んで配置させれば、半導体チップ内の増幅回路と配線基板上に搭載した受動部品などで構成される段間整合回路とを接続しやすくなる。
【００１０】
しかしながら、半導体チップにおいて、ある増幅回路を形成した領域から、その増幅回路のゲートに電気的に接続されたゲートパッド電極を離して配置させた場合、その増幅回路のゲートとゲートパッド電極とをつなぐゲート配線が長距離配線となる。各増幅回路は、並んで形成された複数の単位ＭＩＳＦＥＴを並列接続することで形成されているが、増幅回路を形成した領域からゲートパッド電極を離して配置させた場合、ゲート配線の寄生インダクタンス成分に起因して、増幅回路を構成する複数の単位ＭＩＳＦＥＴの各ゲート電極での位相差が大きくなってしまう。このため、増幅回路のドレインに電気的に接続されたドレインパッド電極からの出力の電力合成ロスが増え、増幅回路での電力損失が高くなり、ＲＦパワーモジュールの効率を低下させる可能性があることが、本発明者の検討により分かった。これは、ＲＦパワーモジュールの性能を低下させてしまう。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、配線基板上に半導体チップが搭載された、電力増幅回路を有する半導体装置であって、前記半導体チップには、前記電力増幅回路を構成するＭＩＳＦＥＴ素子と、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極とを有している。そして、前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第１の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の前記各ゲート電極に電気的に接続された第１ゲート配線部が延在している。そして、前記第１ゲート配線部は、同層の第２ゲート配線部を介して同層の前記ゲート用パッド電極に接続され、前記第１ゲート配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第１の辺の長さの１／１０以上である。
【００１５】
また、代表的な他の実施の形態による半導体装置は、配線基板上に半導体チップが搭載された、電力増幅回路を有する半導体装置であって、前記半導体チップには、前記電力増幅回路を構成するＭＩＳＦＥＴ素子と、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極とを有している。そして、前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第２の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域と電気的に接続された第１ドレイン配線部が延在している。そして、前記ドレイン用パッド電極は、同層の前記第１ドレイン配線部に接続され、前記第１ドレイン配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第２の辺の長さの１／１０以上である。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】デジタル携帯電話機の一例を示すブロック図である。
【図２】図１に示されるデジタル携帯電話機に用いられている電力増幅モジュールの構成例を模式的に示した回路ブロック図である。
【図３】本発明の一実施の形態である電力増幅モジュールの構造を示す概念的な断面図である。
【図４】比較例の電力増幅モジュールの概念的な平面図である。
【図５】本発明の一実施の形態の電力増幅モジュールの構造を示す概念的な平面図である。
【図６】本発明の一実施の形態の電力増幅モジュールの変形例を示す概念的な平面図である。
【図７】本発明の一実施の形態の半導体チップの要部断面図である。
【図８】本発明の一実施の形態の半導体チップの要部断面図である。
【図９】本発明の一実施の形態の半導体チップの要部断面図である。
【図１０】本発明の一実施の形態の半導体チップの他の要部断面図である。
【図１１】本発明の一実施の形態の半導体チップの要部平面図である。
【図１２】本発明の一実施の形態の半導体チップの要部平面図である。
【図１３】本発明の一実施の形態の半導体チップの要部平面図である。
【図１４】本発明の一実施の形態の半導体チップの要部平面図である。
【図１５】本発明の一実施の形態の半導体チップの要部平面図である。
【図１６】本発明の一実施の形態の半導体チップの要部平面図である。
【図１７】本発明の一実施の形態の半導体チップの要部平面図である。
【図１８】本発明の一実施の形態の半導体チップの要部平面図である。
【図１９】比較例の半導体チップの要部平面図である。
【図２０】ゲートパッド電極とドレインパッド電極とを半導体チップの同じ辺に配置した場合の半導体チップの要部平面図である。
【図２１】シミュレーションに用いた等価回路図である。
【図２２】ゲート配線の連結配線部の幅を変えたときの、電力増幅モジュールの効率の向上量を示すグラフである。
【図２３】本発明の他の実施の形態の半導体チップの要部平面図である。
【図２４】本発明の他の実施の形態の半導体チップの要部平面図である。
【図２５】本発明の他の実施の形態の半導体チップの要部平面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
＜デジタル携帯電話機の構成について＞
図１は、標準的なデジタル携帯電話機（デジタル携帯電話機システム、移動体通信装置）ＤＰＳの一例を示すブロック図（説明図）である。
【００２３】
図1に示されるデジタル携帯電話機ＤＰＳにおいては、アンテナＡＮＴより受信した信号は、アンテナスイッチＡＮＴ−ＳＷを通って低雑音アンプＬＮＡにより増幅され、受信ミクサＲＸ−ＭＩＸにより１５０〜２５０ＭＨｚ程度のＩＦ周波数（中間周波数）に変換された後、ＩＦ回路ＩＦＣで更に周波数変換され、４５５ｋＨｚ程度の第２ＩＦ周波数としてベースバンド部ＢＢＰへ導かれて復調回路ＤＭＤＬで復調される。なお、図１において、符号ＣＯＤ１は音声ＣＯＤＥＣ（コーデック）、符号ＳＰはスピーカ、符号ＭＩＣはマイク、符号ＣＯＤ２はチャネルＣＯＤＥＣ（コーデック）、符号ＭＤＬは変調回路である。
【００２４】
また、音声をデジタル化した信号は、ベースバンド部ＢＢＰのＤ／Ａ変換回路ＤＡＣでＤ−Ａ変換（デジタル−アナログ変換）され、Ｉ／Ｑ信号としてＲＦブロック部ＲＦＢＰへ導かれ、直交変調器ＱＭＤによりＩＦ周波数へ変調され、送信ミクサＴＸ−ＭＩＸにより送信信号に変換された後、電力増幅モジュールＰＡ１で増幅され、アンテナスイッチＡＮＴ−ＳＷを通してアンテナＡＮＴから送信される。受信ミクサＲＸ−ＭＩＸおよび送信ミクサＴＸ−ＭＩＸへは、発振器とＰＬＬ（位相同期回路）により構成されたシンセサイザよりローカル信号が供給されている。なお、図１において、符号ＡＧＣＡＭＰはＡＧＣ（Automatic Gain Control）アンプ、符号ＦＰＬ１はＲＦ−ＰＬＬ（ＲＦ周波数位相同期回路）、符号ＦＰＬ２はＩＦ−ＰＬＬ（ＩＦ周波数位相同期回路）である。また、デジタル携帯電話機ＤＰＳは、液晶表示部ＬＣＤ、マイコンＭＣＮおよびメモリＭＲＹなどで構成された表示・制御部ＣＤＰも備えている。
【００２５】
＜電力増幅モジュールの回路構成について＞
図２は、図１に示されるデジタル携帯電話機ＤＰＳのような移動体通信装置に用いられている電力増幅モジュール（半導体装置、電子装置、電力増幅器、高出力増幅器、高周波電力増幅器、高周波電力増幅装置、電力増幅器モジュール、ＲＦパワーモジュール）ＰＡ１の構成例を模式的に示した回路ブロック図（説明図）である。
【００２６】
電力増幅モジュールＰＡ１は、電力回路を有する半導体装置（または電子装置）であり、図２に示されるように、電力増幅モジュールＰＡ１の回路構成は、複数段、ここでは２段（２つ）の増幅回路（増幅段、電力増幅回路）ＡＭＰ１，ＡＭＰ２と、インピーダンス整合用の整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３とを有している。整合回路ＡＪＣ１は、入力端子ＩＰＴ１と１段目の増幅回路ＡＭＰ１（のゲート）の間の整合回路（入力整合回路）である。整合回路ＡＪＣ２は、１段目の増幅回路ＡＭＰ１（のドレイン）と２段目の増幅回路ＡＭＰ２（のゲート）の間の整合回路（段間整合回路）である。整合回路ＡＪＣ３は、２段目の増幅回路ＡＭＰ２（のドレイン）と出力端子ＯＰＴ１の間の整合回路（出力整合回路）である。また、各増幅回路ＡＭＰ１，ＡＭＰ２のドレインには電源電圧ＶＤＤ１が印加され、各増幅回路ＡＭＰ１，ＡＭＰ２のゲートには、電源電圧ＶＤＤ２を抵抗分割して得られた電圧（バイアス電圧）が印加されるようになっている。
【００２７】
電力増幅モジュールＰＡ１の入力端子ＩＰＴ１に入力されたＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１を経て増幅回路ＡＭＰ１で増幅され、更に整合回路ＡＪＣ２を経て増幅回路ＡＭＰ２で増幅されて、整合回路ＡＪＣ３を経て出力端子ＯＰＴ１からＲＦ出力信号（増幅された送信信号）として出力される。
【００２８】
このように、電力増幅モジュールＰＡ１が有する電力増幅回路は、複数の増幅回路ＡＭＰ１，ＡＭＰ２を多段接続した多段構成を有している。
【００２９】
また、図示は省略するが、整合回路ＡＪＣ３と出力端子ＯＰＴ１の間にローパスフィルタやアンテナスイッチ回路を設けることもできる。ローパスフィルタは高調波成分を減衰させる回路である。
【００３０】
＜電力増幅モジュールの構造について＞
図３は、電力増幅モジュールＰＡ１の構造を示す概念的な断面図（側面断面図）である。
【００３１】
図３に示される電力増幅モジュールＰＡ１は、配線基板（多層基板、多層配線基板、モジュール基板）１１と、配線基板１１上に搭載（実装）された半導体チップ（半導体素子、能動素子）ＣＰ１と、配線基板１１上に搭載（実装）された受動部品（受動素子、チップ部品）１２と、半導体チップＣＰ１および受動部品１２を含む配線基板１１の上面１１ａを覆う封止樹脂（封止樹脂部）１３とを有している。半導体チップＣＰ１および受動部品１２は、配線基板１１の導体層（伝送線路）に電気的に接続されている。また、電力増幅モジュールＰＡ１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。電力増幅モジュールＰＡ１は、半導体チップＣＰ１を有しているので半導体装置とみなすことができるが、電子装置とみなすこともできる。
【００３２】
配線基板１１は、例えば、複数の絶縁体層（誘電体層）１４と、複数の導体層（配線層）とを積層して一体化した多層配線基板（多層基板）である。図３では、４つの絶縁体層１４が積層されて配線基板１１が形成されているが、積層される絶縁体層１４の数はこれに限定されるものではなく種々変更可能である。配線基板１１を構成する各導体層（配線層）は、必要に応じて絶縁体層１４に形成されたビアホール（スルーホール）１６内の導体（導体膜）を通じて電気的に接続されている。配線基板１１の絶縁体層１４を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板１１はセラミック多層基板である。配線基板１１の絶縁体層１４の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００３３】
配線基板１１の上面（表面）１１ａ上と下面（裏面）１１ｂ上と絶縁体層１４間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板１１の最上層の導体層によって、配線基板１１の上面１１ａに導電体からなる基板側端子（端子、電極）１５ａが形成され、配線基板１１の最下層の導体層によって、配線基板１１の下面１１ｂに導電体からなる外部接続用端子（端子、電極、モジュール電極）１５ｂが形成されている。
【００３４】
外部接続用端子１５ｂは、上記入力端子ＩＰＴ１に対応する端子と上記出力端子ＯＰＴ１に対応する端子とを含んでいる。配線基板１１の内部、すなわち絶縁体層１４の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図３では簡略化のために図示を省略している。また、配線基板１１の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板１１の下面１１ｂの基準電位供給用端子１５ｃなど）は、絶縁体層１４の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００３５】
半導体チップＣＰ１は、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップＣＰ１に分離したものである。半導体チップＣＰ１の表面（上面）には、複数のパッド電極（電極、ボンディングパッド）ＰＤが形成されており、各パッド電極ＰＤは、半導体チップＣＰ１に形成された半導体素子または半導体集積回路に電気的に接続されている。半導体チップＣＰ１の構成については、後でより詳細に説明する。
【００３６】
図３に示されるように、半導体チップＣＰ１は配線基板１１の上面１１ａの導体層１７に、例えば半田１８などの接合材（接着材）によりフェイスアップでダイボンディングされている。半導体チップＣＰ１のダイボンディングには、半田１８の代わりに銀ペーストなどを用いることもできる。半導体チップＣＰ１の表面（上面）に形成されたパッド電極ＰＤは、導電性のワイヤ（ボンディングワイヤ）ＷＡを介して配線基板１１の上面１１ａの基板側端子１５ａに電気的に接続されている。また、半導体チップＣＰ１の裏面全面には裏面電極ＢＥ１が形成されており、この半導体チップＣＰ１の裏面電極ＢＥ１は、配線基板１１の上面１１ａの導体層１７に半田１８などの導電性の接合材により接合されて電気的に接続され、更にビアホール１６（１６ａ）内の導体などを介して、配線基板１１の下面１１ｂの基準電位供給用端子１５ｃに電気的に接続されている。なお、ビアホール１６のうち、半導体チップＣＰ１の下方に設けられたビアホール１６ａは、半導体チップＣＰ１で生じた熱を配線基板１１の下面１１ｂ側に伝導させるためのサーマルビアとして機能することもできる。
【００３７】
受動部品１２は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品１２は、例えば上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３などを構成する受動部品である。受動部品１２の電極は、配線基板１１の上面１１ａの基板側端子１５ａに半田１８などの導電性の接合材により接合されて電気的に接続されている。
【００３８】
半導体チップＣＰ１または受動部品１２が電気的に接続された配線基板１１の上面１１ａの基板側端子１５ａは、必要に応じて配線基板１１の上面１１ａまたは内部の配線層やビアホール１６内の導体などを介して結線され、また、必要に応じて配線基板１１の下面１１ｂの外部接続用端子１５ｂまたは基準電位供給用端子１５ｃに電気的に接続されている。
【００３９】
封止樹脂１３は、半導体チップＣＰ１、受動部品１２およびワイヤＷＡを覆うように配線基板１１の上面１１ａ上に形成されている。封止樹脂１１は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００４０】
本実施の形態では、上記増幅回路ＡＭＰ１および上記増幅回路ＡＭＰ２を、１つの半導体チップＣＰ１内に形成している。半導体チップＣＰ１内に増幅回路ＡＭＰ１，ＡＭＰ２を設けることで、増幅回路ＡＭＰ１を内蔵した半導体チップと増幅回路ＡＭＰ２を内蔵した半導体チップとを別個に用意する場合に比べて、電力増幅モジュールＰＡ１を小型化（小面積化）することができ、また、電力増幅モジュールＰＡ１のコストを低減できる。
【００４１】
更に、本実施の形態では、増幅回路ＡＭＰ１，ＡＭＰ２だけでなく、増幅回路ＡＭＰ１，ＡＭＰ２の増幅動作の制御や補佐などを行う制御回路（後述の制御回路ＣＴＣ１に対応）も半導体チップＣＰ１内に形成している。
【００４２】
＜比較例の電力増幅モジュールについて＞
図４は、比較例の電力増幅モジュールＰＡ１０１の概念的な平面図（上面図）であり、上記封止樹脂１３に対応する封止樹脂を透視してある。
【００４３】
図４に示される比較例の電力増幅モジュールＰＡ１０１は、全体の回路構成は上記図２の回路構成とほぼ同様であるが、本実施の形態とは異なり、増幅回路ＡＭＰ１を内蔵した半導体チップＣＰ１０１と増幅回路ＡＭＰ２を内蔵した半導体チップＣＰ１０２とを別個に用意して配線基板１１１の上面１１１ａ上に搭載している。そして、半導体チップＣＰ１０１，ＣＰ１０２のパッド電極ＰＤ１０１Ｇ，ＰＤ１０１Ｄ，ＰＤ１０２Ｇ，ＰＤ１０２Ｄをそれぞれ導電性のワイヤＷＡ１０１を介して配線基板１１１の上面１１１ａの基板側端子１１５ａに電気的に接続している。また、配線基板１１１の上面１１１ａ上には、半導体チップＣＰ１０１，１０２および受動部品１１２が搭載されているだけでなく、上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する受動部品も搭載されているが、図面の簡略化のために、図４では、各整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する受動部品が配置された領域を、符号ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を付したブロックで示してある。また、比較例の電力増幅モジュールＰＡ１０１では、後述の制御回路ＣＴＣ１に対応するものは、半導体チップＣＰ１０１，ＣＰ１０２以外の半導体チップ（図示せず）に形成され、その半導体チップは、電力増幅モジュールＰＡ１０１を構成する配線基板１１１の上面１１１ａ上に配置されるか、あるいは電力増幅モジュールＰＡ１０１の外部に配置されている。
【００４４】
なお、図４において、符号１１５ｂは、電力増幅モジュールＰＡ１０１の外部接続用端子であり、理解を簡単にするために、配線基板１１１の上面１１１ａに図示しているが、実際には配線基板１１１の下面に配置されている。また、符号１１５ｄは、配線基板１１１の配線パターンである。また、図４は、平面図であるが、図面を見やすくするために、半導体チップＣＰ１０１，１０２におけるパッド電極ＰＤ１０１Ｇ，ＰＤ１０１Ｄ，ＰＤ１０２Ｇ，ＰＤ１０２Ｄとそれにつながるゲート配線およびドレイン配線を、ハッチングを付して示してある。
【００４５】
図４に示される比較例の電力増幅モジュールＰＡ１０１は、上記図２のように、整合回路ＡＪＣ１と、半導体チップＣＰ１０１内の増幅回路ＡＭＰ１と、整合回路ＡＪＣ２と、半導体チップＣＰ１０２内の増幅回路ＡＭＰ２と、整合回路ＡＪＣ３とが順に直列に接続された回路構成を有している。
【００４６】
このため、図４に示されるように、半導体チップＣＰ１０１の主面（上面）において、ゲート用のパッド電極ＰＤ１０１Ｇとドレイン用のパッド電極ＰＤ１０１Ｄとを、半導体チップＣＰ１０１の対向する辺にそれぞれ配置し、また、半導体チップＣＰ１０２の主面（上面）において、ゲート用のパッド電極ＰＤ１０２Ｇとドレイン用のパッド電極ＰＤ１０２Ｄとを、半導体チップＣＰ１０１の対向する辺にそれぞれ配置している。そして、配線基板１１１の上面１１１ａにおいて、整合回路ＡＪＣ１、半導体チップＣＰ１０１、整合回路ＡＪＣ２、半導体チップＣＰ１０２および整合回路ＡＪＣ３を順に並んで配置し、半導体チップＣＰ１０１のゲート用のパッド電極ＰＤ１０１Ｇを整合回路ＡＪＣ１にワイヤＷＡ１０１で接続し、半導体チップＣＰ１０１のドレイン用のパッド電極ＰＤ１０１Ｄを整合回路ＡＪＣ２にワイヤＷＡ１０１で接続している。また、半導体チップＣＰ１０２のゲート用のパッド電極ＰＤ１０２Ｇを整合回路ＡＪＣ２にワイヤＷＡ１０１で接続し、半導体チップＣＰ１０２のドレイン用のパッド電極ＰＤ１０２Ｄを整合回路ＡＪＣ３にワイヤＷＡ１０１で接続している。このような配置にすることで、配線基板１１１の上面１１１ａでの各部品（半導体チップＣＰ１０１，ＣＰ１０２および整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する受動部品）の配置効率を高めることができる。
【００４７】
しかしながら、図４に示される比較例の電力増幅モジュールＰＡ１０１では、増幅回路ＡＭＰ１を内蔵した半導体チップＣＰ１０１と増幅回路ＡＭＰ２を内蔵した半導体チップ１０２とを別個に用意している分、配線基板１１１上に搭載する半導体チップの数が多くなるため、電力増幅モジュールＰＡ１０１が大型化（大面積化）し、またコストも増大してしまう。このため、本実施の形態のように、増幅回路ＡＭＰ１および増幅回路ＡＭＰ２を、１つの半導体チップＣＰ１内に内蔵させることが好ましい。
【００４８】
＜電力増幅モジュールのレイアウトおよび接続関係について＞
図５は、本実施の形態の電力増幅モジュールＰＡ１の構造を示す概念的な平面図（上面図）であり、封止樹脂１３を透視し、配線基板１１の上面１１ａ上における半導体チップＣＰ１および上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３（を構成する受動部品１２）の配置状態が模式的に示されている。
【００４９】
なお、配線基板１１の上面１１ａ上には、上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する上記受動部品１２も搭載されているが、図面の簡略化のために、図５では、各整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する上記受動部品１２が配置された領域を、各整合回路を示す符号ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を付したブロックで示してある。また、図５において、理解を簡単にするために、配線基板１１の上面１１ａに外部接続用端子１５ｂを図示しているが、実際には、上記図３にも示されるように、外部接続用端子１５ｂは配線基板１１の下面１１ｂに配置されている。また、図５において、符号１５ｄは、配線基板１１の配線パターンである。
【００５０】
上記図２および図５に示されるように、本実施の形態の電力増幅モジュールＰＡ１は、整合回路ＡＪＣ１と、半導体チップＣＰ１内の増幅回路ＡＭＰ１と、整合回路ＡＪＣ２と、半導体チップＣＰ１内の増幅回路ＡＭＰ２と、整合回路ＡＪＣ３とが順に直列に接続された回路構成を有している。増幅回路ＡＭＰ１，ＡＭＰ２および制御回路ＣＴＣ１は半導体チップＣＰ１内に形成され、整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３は、配線基板１１上に搭載された上記受動部品１２や配線基板１１の導体パターン（配線パターン）などによって形成されている。
【００５１】
制御回路ＣＴＣ１は、増幅回路ＡＭＰ１，ＡＭＰ２の増幅動作の制御や補佐などを行う回路である。制御回路ＣＴＣ１には、電源電圧ＶＤＤ１，ＶＤＤ２が入力され、増幅回路ＡＭＰ１，ＡＭＰ２に印加するバイアス電圧や、増幅回路ＡＭＰ１，ＡＭＰ２のドレインに印加する電圧を制御する機能などを有している。
【００５２】
半導体チップＣＰ１に増幅回路ＡＭＰ１，ＡＭＰ２および制御回路ＣＴＣ１を内蔵させることで、電力増幅モジュールＰＡ１を構成するのに必要な半導体チップの数（すなわち配線基板１１上に搭載する半導体チップの数）を少なくすることができるため、電力増幅モジュールＰＡ１を小型化（小面積化）することができ、また、電力増幅モジュールＰＡ１のコストを低減できる。
【００５３】
増幅回路ＡＭＰ１，ＡＭＰ２のそれぞれは、半導体チップＣＰ１内に形成されたＭＩＳＦＥＴ素子、より特定的にはＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)素子、により形成されている。そして、増幅回路ＡＭＰ１を構成するＬＤＭＯＳＦＥＴと増幅回路ＡＭＰ２を構成するＬＤＭＯＳＦＥＴとが従属接続（多段接続）されて、電力増幅モジュールＰＡ１の電力増幅回路を構成している。
【００５４】
図５では、半導体チップＣＰ１において、１段目の増幅回路ＡＭＰ１を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２１を付してＬＤＭＯＳＦＥＴ形成領域２１として示し、２段目の増幅回路ＡＭＰ２を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２２を付してＬＤＭＯＳＦＥＴ形成領域２２として示し、制御回路ＣＴＣ１を構成する素子が形成された領域を、符号２３を付して制御回路領域２３として示してある。
【００５５】
また、図５は、平面図であるが、図面を見やすくするために、半導体チップＣＰ１におけるパッド電極ＰＤと、半導体チップＣＰ１においてＬＤＭＯＳＦＥＴ形成領域２１（増幅回路ＡＭＰ１）、ＬＤＭＯＳＦＥＴ形成領域２２（増幅回路ＡＭＰ２）、制御回路領域２３（制御回路ＣＴＣ１）およびパッド電極ＰＤの間を電気的に接続する配線とを、ハッチングを付して示してある。但し、このハッチングを付した配線と、ＬＤＭＯＳＦＥＴ形成領域２１、２１および制御回路領域２３は、実際には、半導体チップＣＰ１の表面保護膜（後述の絶縁膜５２）で覆われている。
【００５６】
なお、本実施の形態では、２段の増幅回路ＡＭＰ１，ＡＭＰ２が接続（多段接続）されて電力増幅モジュールＰＡ１の電力増幅回路が形成されているが、他の形態として、３段以上の増幅回路を接続（多段接続）して電力増幅モジュールＰＡ１の電力増幅回路を形成することも可能であり、この場合、３段以上の増幅回路（ＬＤＭＯＳＦＥＴ）が半導体チップＣＰ１内に形成されることになる。
【００５７】
図５に示されるように、半導体チップＣＰ１は、パッド電極ＰＤとして、ゲートパッド電極ＰＤ１Ｇ、ドレインパッド電極ＰＤ１Ｄ、ゲートパッド電極ＰＤ２Ｇ、ドレインパッド電極ＰＤ２Ｄおよび電源入力用パッド電極ＰＤ３，ＰＤ４を有している。
【００５８】
このうち、ゲートパッド電極ＰＤ１Ｇは、増幅回路ＡＭＰ１用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２１に形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、かつ、整合回路ＡＪＣ１を介してＲＦ信号を半導体チップＣＰ１に入力するための入力用のパッド電極ＰＤである。また、ドレインパッド電極ＰＤ１Ｄは、増幅回路ＡＭＰ１用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２１に形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤであり、かつ、増幅回路ＡＭＰ１で増幅したＲＦ信号を半導体チップＣＰ１から出力するための出力用のパッド電極ＰＤである。また、ゲートパッド電極ＰＤ２Ｇは、増幅回路ＡＭＰ２用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、かつ、ドレインパッド電極ＰＤ１Ｄから出力したＲＦ信号を整合回路ＡＪＣ２を介して半導体チップＣＰ１に再入力するための入力用のパッド電極ＰＤである。また、ドレインパッド電極ＰＤ２Ｄは、増幅回路ＡＭＰ２用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤであり、かつ、増幅回路ＡＭＰ２で増幅したＲＦ信号を半導体チップＣＰ１から出力するための出力用のパッド電極ＰＤである。また、電源入力用パッド電極ＰＤ３，ＰＤ４は、半導体チップＣＰ１内に形成された制御回路ＣＴＣ１（制御回路領域２３に形成された回路）に電気的に接続されており、電源入力用パッド電極ＰＤ３は、電源電圧ＶＤＤ１を半導体チップＣＰ１（の制御回路ＣＴＣ１）に入力するための入力用のパッド電極ＰＤである。また、電源入力用パッド電極ＰＤ４は、電源電圧ＶＤＤ２を半導体チップＣＰ１（の制御回路ＣＴＣ１）に入力するための入力用のパッド電極ＰＤである。
【００５９】
このため、配線基板１１上に搭載された半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇを、整合回路ＡＪＣ１に電気的に接続された基板側端子１５ａにワイヤＷＡで接続し、ドレインパッド電極ＰＤ１Ｄを、整合回路ＡＪＣ２に電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。そして、この整合回路ＡＪＣ２に電気的に接続された他の基板側端子１５ａにゲートパッド電極ＰＤ２ＧをワイヤＷＡで接続し、ドレインパッド電極ＰＤ２Ｄを整合回路ＡＪＣ３に電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。また、電源電圧ＶＤＤ１に電気的に接続される基板側端子１５ａに半導体チップＣＰ１の電源入力用パッド電極ＰＤ３をワイヤＷＡで接続し、電源電圧ＶＤＤ２に電気的に接続される基板側端子１５ａに半導体チップＣＰ１の電源入力用パッド電極ＰＤ４をワイヤＷＡで接続している。
【００６０】
本実施の形態の電力増幅モジュールＰＡ１では、多段接続された複数の増幅回路ＡＭＰ１，ＡＭＰ２のうちの最終段の増幅回路ＡＭＰ２とそれよりも１段前の増幅回路ＡＭＰ１との間の段間整合回路用の受動部品１２（ここでは整合回路ＡＪＣ２用の受動部品１２）が、配線基板１１上に搭載されている。このため、最終段の増幅回路ＡＭＰ２のゲートに接続されたゲートパッド電極ＰＤ２Ｇを半導体チップＣＰ１に設け、整合回路ＡＪＣ２を経たＲＦ信号（送信信号）を、ゲートパッド電極ＰＤ２Ｇから半導体チップＣＰ１内に再入力する必要がある。
【００６１】
すなわち、電力増幅モジュールＰＡ１の入力端子ＩＰＴ１に対応する外部接続用端子１５ｂに入力されたＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１を経て半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇに入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ１（ＬＤＭＯＳＦＥＴ形成領域２１に形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ１Ｄから半導体チップＣＰ１外に出力される。このドレインパッド電極ＰＤ１Ｄから出力されたＲＦ信号（送信信号）は、半導体チップＣＰ１外の整合回路ＡＪＣ２を経て半導体チップＣＰ１のゲートパッド電極ＰＤ２Ｇに再入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ２（ＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ２Ｄから半導体チップＣＰ１外に出力される。このドレインパッド電極ＰＤ２Ｄから出力されたＲＦ信号（送信信号）は、整合回路ＡＪＣ３を経て、出力端子ＯＰＴ１に対応する外部接続用端子１５ｂからＲＦ出力信号（増幅された送信信号）として出力される。
【００６２】
本実施の形態では、図５に示されるように、半導体チップＣＰ１の主面（上面）において、ゲートパッド電極ＰＤ１Ｇとドレインパッド電極ＰＤ１Ｄとを半導体チップＣＰ１の同じ辺に沿って配置し、ゲートパッド電極ＰＤ２Ｇとドレインパッド電極ＰＤ２Ｄとを半導体チップＣＰ１の他の同じ辺に沿って配置し、電源入力用パッド電極ＰＤ３と電源入力用パッド電極ＰＤ４とを半導体チップＣＰ１の更に他の同じ辺に沿って配置している。半導体チップＣＰ１のパッド電極ＰＤをこのような配置にすることで、半導体チップＣＰ１の各パッド電極ＰＤと整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３とを接続しやすくし、配線基板１１の上面１１ａでの各部品（半導体チップＣＰ１および整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する上記受動部品１２）の配置効率を高め、また配線基板１１における配線の引き回しのしやすさを高めることができる。特に、ゲートパッド電極ＰＤ２Ｇとドレインパッド電極ＰＤ２Ｄとを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが重要である。
【００６３】
図６は、本実施の形態の電力増幅モジュールＰＡ１の変形例（すなわち電力増幅モジュールＰＡ１ａ）を示す概念的な平面図（上面図）であり、上記図５に対応するものであり、封止樹脂１３を透視してある。
【００６４】
図６に示される、本実施の形態の変形例の電力増幅モジュールＰＡ１ａは、２系統（ここではＧＳＭ９００用およびＤＣＳ１８００用）の電力増幅回路を有し、２系統の電力増幅回路の送信周波数帯は、それぞれ０．９ＧＨｚ帯（８２４〜９１５ＭＨｚ）と１．８ＧＨｚ帯（１７１０〜１９１０ＭＨｚ）である。
【００６５】
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。
【００６６】
図６に示される電力増幅モジュールＰＡ１ａの回路構成は、２つの増幅回路（増幅段）ＡＭＰ１ａ，ＡＭＰ２ａと整合回路ＡＪＣ１ａ，ＡＪＣ２ａ，ＡＪＣ３ａとからなるＧＳＭ９００用の電力増幅回路と、２つの増幅回路（増幅段）ＡＭＰ１ｂ，ＡＭＰ２ｂと整合回路ＡＪＣ１ｂ，ＡＪＣ２ｂ，ＡＪＣ３ｂとからなるＤＣＳ１８００用の電力増幅回路と、それら電力増幅回路の増幅動作の制御や補佐などを行う制御回路ＣＴＣ１とを有している。
【００６７】
具体的には、電力増幅モジュールＰＡ１ａは、ＧＳＭ９００用の入力端子ＩＰＴ１ａ用の外部接続用端子１５ｂと出力端子ＯＰＴ１ａ用の外部接続用端子１５ｂとの間に、入力用の整合回路ＡＪＣ１ａと、ＧＳＭ９００用の１段目の増幅回路ＡＭＰ１ａと、段間用の整合回路ＡＪＣ２ａと、ＧＳＭ９００用の２段目の増幅回路ＡＭＰ２ａと、出力用の整合回路ＡＪＣ３ａとが順に直列に接続されたＧＳＭ９００用の電力増幅回路を有している。また、電力増幅モジュールＰＡ１ａは、ＤＣＳ１８００用の入力端子ＩＰＴ１ｂ用の外部接続用端子１５ｂと出力端子ＯＰＴ１ｂ用の外部接続用端子１５ｂとの間に、入力用の整合回路ＡＪＣ１ｂと、ＤＣＳ１８００用の１段目の増幅回路ＡＭＰ１ｂと、段間用の整合回路ＡＪＣ２ｂと、ＤＣＳ１８００用の２段目の増幅回路ＡＭＰ２ｂと、出力用の整合回路ＡＪＣ３ｂとが順に直列に接続されたＤＣＳ１８００用の電力増幅回路を有している。増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ，ＡＭＰ１ｂ，ＡＭＰ２ｂおよび制御回路ＣＴＣ１は半導体チップＣＰ１内に形成され、整合回路ＡＪＣ１ａ，ＡＪＣ２ａ，ＡＪＣ３ａ，ＡＪＣ１ｂ，ＡＪＣ２ｂ，ＡＪＣ３ｂは、配線基板１１上に搭載された上記受動部品１２や配線基板１１の導体パターンなどによって形成されている。
【００６８】
なお、配線基板１１の上面１１ａ上には、上記整合回路ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂを構成する上記受動部品１２も搭載されているが、図面の簡略化のために、図６では、各整合回路ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂを構成する上記受動部品１２が配置された領域を、整合回路を示す符号ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂを付したブロックで示してある。また、図５と同様に、図６においても、理解を簡単にするために、配線基板１１の上面１１ａに外部接続用端子１５ｂを図示しているが、実際には、上記図３にも示されるように、外部接続用端子１５ｂは配線基板１１の下面１１ｂに配置されている。
【００６９】
増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ，ＡＭＰ１ｂ，ＡＭＰ２ｂのそれぞれは、半導体チップＣＰ１内に形成されたＭＩＳＦＥＴ素子、より特定的にはＬＤＭＯＳＦＥＴ素子、により形成されている。そして、増幅回路ＡＭＰ１ａを構成するＬＤＭＯＳＦＥＴと増幅回路ＡＭＰ２ａを構成するＬＤＭＯＳＦＥＴとが従属接続（多段接続）されて、ＧＳＭ９００用の電力増幅回路が形成され、また、増幅回路ＡＭＰ１ｂを構成するＬＤＭＯＳＦＥＴと増幅回路ＡＭＰ２ｂを構成するＬＤＭＯＳＦＥＴとが従属接続（多段接続）されて、ＤＣＳ１８００用の電力増幅回路が形成されている。
【００７０】
図６では、半導体チップＣＰ１において、ＧＳＭ９００用の１段目の増幅回路ＡＭＰ１ａを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２１ａを付してＬＤＭＯＳＦＥＴ形成領域２１ａとして示し、ＧＳＭ９００用の２段目の増幅回路ＡＭＰ２ａを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２２ａを付してＬＤＭＯＳＦＥＴ形成領域２２ａとして示している。また、ＤＣＳ１８００用の１段目の増幅回路ＡＭＰ１ｂを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２１ｂを付してＬＤＭＯＳＦＥＴ形成領域２１ｂとして示し、ＤＣＳ１８００用の２段目の増幅回路ＡＭＰ２ｂを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２２ｂを付してＬＤＭＯＳＦＥＴ形成領域２２ｂとして示している。また、図６は、平面図であるが、図面を見やすくするために、半導体チップＣＰ１におけるパッド電極ＰＤと、半導体チップＣＰ１において増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ，ＡＭＰ１ｂ，ＡＭＰ２ｂ、制御回路ＣＴＣ１およびパッド電極ＰＤの間を電気的に接続する配線とに、ハッチングを付して示してある。
【００７１】
図６に示される半導体チップＣＰ１は、パッド電極ＰＤとして、ゲートパッド電極ＰＤ１Ｇａ，ＰＤ２Ｇａ，ＰＤ１Ｇｂ，ＰＤ２Ｇｂ、ドレインパッド電極ＰＤ１Ｄａ，ＰＤ２Ｄａ，ＰＤ１Ｄｂ，ＰＤ２Ｄｂおよび電源入力用パッド電極ＰＤ３，ＰＤ４を有している。
【００７２】
このうち、ゲートパッド電極ＰＤ１Ｇａは、増幅回路ＡＭＰ１ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ａに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、ドレインパッド電極ＰＤ１Ｄａは、増幅回路ＡＭＰ１ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ａに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。また、ゲートパッド電極ＰＤ２Ｇａは、増幅回路ＡＭＰ２ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ａに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、ドレインパッド電極ＰＤ２Ｄａは、増幅回路ＡＭＰ２ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ａに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。また、ゲートパッド電極ＰＤ１Ｇｂは、増幅回路ＡＭＰ１ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ｂに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、ドレインパッド電極ＰＤ１Ｄｂは、増幅回路ＡＭＰ１ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ｂに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。また、ゲートパッド電極ＰＤ２Ｇｂは、増幅回路ＡＭＰ２ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ｂに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、また、ドレインパッド電極ＰＤ２Ｄｂは、増幅回路ＡＭＰ２ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ｂに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。電源入力用パッド電極ＰＤ３，ＰＤ４については、上記図５の場合と同様であるので、ここではその説明は省略する。
【００７３】
このため、配線基板１１上に搭載された半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇａを、整合回路ＡＪＣ１ａに電気的に接続された基板側端子１５ａにワイヤＷＡで接続し、ドレインパッド電極ＰＤ１Ｄａを、整合回路ＡＪＣ２ａに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。そして、この整合回路ＡＪＣ２ａに電気的に接続された他の基板側端子１５ａに、ゲートパッド電極ＰＤ２ＧａをワイヤＷＡで接続し、ドレインパッド電極ＰＤ２Ｄａを、整合回路ＡＪＣ３ａに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。
【００７４】
また、配線基板１１上に搭載された半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇｂを、整合回路ＡＪＣ１ｂに電気的に接続された基板側端子１５ａにワイヤＷＡで接続し、ドレインパッド電極ＰＤ１Ｄｂを、整合回路ＡＪＣ２ｂに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。そして、この整合回路ＡＪＣ２ｂに電気的に接続された他の基板側端子１５ａに、ゲートパッド電極ＰＤ２ＧｂをワイヤＷＡで接続し、ドレインパッド電極ＰＤ２Ｄｂを、整合回路ＡＪＣ３ｂに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。
【００７５】
また、電源電圧ＶＤＤ１に電気的に接続される基板側端子１５ａに、半導体チップＣＰ１の電源入力用パッド電極ＰＤ３をワイヤＷＡで接続し、電源電圧ＶＤＤ２に電気的に接続される基板側端子１５ａに、半導体チップＣＰ１の電源入力用パッド電極ＰＤ４をワイヤＷＡで接続している。
【００７６】
本実施の形態の電力増幅モジュールＰＡ１ａでは、多段接続された複数の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａのうちの最終段の増幅回路ＡＭＰ２ａとそれよりも１段前の増幅回路ＡＭＰ１ａとの間の段間整合回路用の受動部品１２（ここでは整合回路ＡＪＣ２ａ用の受動部品１２）が配線基板１１上に搭載されている。また、多段接続された複数の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂのうちの最終段の増幅回路ＡＭＰ２ｂとそれよりも１段前の増幅回路ＡＭＰ１ｂとの間の段間整合回路用の受動部品１２（ここでは整合回路ＡＪＣ２ｂ用の受動部品１２）が配線基板１１上に搭載されている。このため、最終段の増幅回路ＡＭＰ２ａ，ＡＭＰ２ｂの各ゲートに接続されたゲートパッド電極ＰＤ２Ｇａ，ＰＤ２Ｇｂを半導体チップＣＰ１に設け、各整合回路ＡＪＣ２ａ，ＡＪＣ２ｂを経たＲＦ信号（送信信号）を、ゲートパッド電極ＰＤ２Ｇａ，ＰＤ２Ｇｂから半導体チップＣＰ１内に再入力する必要がある。
【００７７】
すなわち、電力増幅モジュールＰＡ１ａの入力端子ＩＰＴ１ａに対応する外部接続用端子１５ｂに入力されたＧＳＭ９００用ＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１ａを経て半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇａに入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ１ａ（ＬＤＭＯＳＦＥＴ形成領域２１ａに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ１Ｄａから出力される。このドレインパッド電極ＰＤ１Ｄａから出力されたＧＳＭ９００用のＲＦ信号（送信信号）は、半導体チップＣＰ１外の整合回路ＡＪＣ２ａを経て半導体チップＣＰ１のゲートパッド電極ＰＤ２Ｇａに再入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ２ａ（ＬＤＭＯＳＦＥＴ形成領域２２ａに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ２Ｄａから出力される。このドレインパッド電極ＰＤ２Ｄａから出力されたＲＦ信号（送信信号）は、整合回路ＡＪＣ３ａを経て、出力端子ＯＰＴ１ａに対応する外部接続用端子１５ｂからＧＳＭ９００用のＲＦ出力信号（増幅された送信信号）として出力される。
【００７８】
また、電力増幅モジュールＰＡ１ａの入力端子ＩＰＴ１ｂに対応する外部接続用端子１５ｂに入力されたＤＣＳ１８００用ＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１ｂを経て半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇｂに入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ１ｂ（ＬＤＭＯＳＦＥＴ形成領域２１ｂに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ１Ｄｂから出力される。このドレインパッド電極ＰＤ１Ｄｂから出力されたＤＣＳ１８００用のＲＦ信号（送信信号）は、半導体チップＣＰ１外の整合回路ＡＪＣ２ｂを経て半導体チップＣＰ１のゲートパッド電極ＰＤ２Ｇｂに再入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ２ｂ（ＬＤＭＯＳＦＥＴ形成領域２２ｂに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ２Ｄｂから出力される。このドレインパッド電極ＰＤ２Ｄｂから出力されたＲＦ信号（送信信号）は、整合回路ＡＪＣ３ｂを経て、出力端子ＯＰＴ１ｂに対応する外部接続用端子１５ｂからＤＣＳ１８００用のＲＦ出力信号（増幅された送信信号）として出力される。
【００７９】
図６に示される電力増幅モジュールＰＡ１ａでは、ＧＳＭ９００用の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａとＤＣＳ１８００用の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂと制御回路ＣＴＣ１とを、１つの半導体チップＣＰ１内に内蔵させている。これにより、電力増幅モジュールＰＡ１ａに使用する半導体チップの数を少なくして電力増幅モジュールＰＡ１ａを小型化（小面積化）することができ、また、電力増幅モジュールＰＡ１ａのコストを低減できる。
【００８０】
更に、図６の電力増幅モジュールＰＡ１ａでは、半導体チップＣＰ１の主面（上面）において、ＧＳＭ９００用の増幅回路ＡＭＰ２ａに接続されたゲートパッド電極ＰＤ２Ｇａとドレインパッド電極ＰＤ２Ｄａとを半導体チップＣＰ１の同じ辺に沿って配置し、ＤＣＳ１８００用の増幅回路ＡＭＰ２ｂに接続されたゲートパッド電極ＰＤ２Ｇｂとドレインパッド電極ＰＤ２Ｄｂとを半導体チップＣＰ１の他の同じ辺に沿って配置している。ここで、ＧＳＭ９００用のゲートパッド電極ＰＤ２Ｇａおよびドレインパッド電極ＰＤ２Ｄａが配置された半導体チップＣＰ１の辺と、ＤＣＳ１８００用のゲートパッド電極ＰＤ２Ｇｂおよびドレインパッド電極ＰＤ２Ｄｂが配置された半導体チップＣＰ１の辺とは、半導体チップＣＰ１の主面（上面）において、互いに対向する辺である。半導体チップＣＰ１のパッド電極ＰＤをこのような配置にすることで、半導体チップＣＰ１の各パッド電極ＰＤと整合回路ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂとを接続しやすくし、配線基板１１の上面１１ａでの各部品（半導体チップＣＰ１および受動部品１２）の配置効率を高め、また配線基板１１における配線の引き回しのしやすさを高めることができる。
【００８１】
このように、電力増幅モジュールＰＡ１，ＰＡ１ａにおいては、複数段の増幅回路を１つの半導体チップＣＰ１に内蔵させているため、半導体チップＣＰ１におけるパッド電極ＰＤの種類や数が多い。このため、整合回路との接続しやすさを考慮すると、半導体チップＣＰ１に設けられた複数段の増幅回路のうち、特に最終段の増幅回路（上記増幅回路ＡＭＰ２，ＡＭＰ２ａ，ＡＭＰ２ｂに対応）に接続されたゲートパッド電極とドレインパッド電極とを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが望ましい。すなわち、図５のように、ゲートパッド電極ＰＤ２Ｇとドレインパッド電極ＰＤ２Ｄとを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが望ましい。あるいは、図６のように、ゲートパッド電極ＰＤ２Ｇａとドレインパッド電極ＰＤ２Ｄａとを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置し、ゲートパッド電極ＰＤ２Ｇｂとドレインパッド電極ＰＤ２Ｄｂとを半導体チップＣＰ１の主面（上面）の他の同じ辺に沿って配置することが望ましい。
【００８２】
しかしながら、半導体チップの主面において、同じ辺に沿ってゲートパッド電極とドレインパッド電極とを配置した場合、ドレインパッド電極が配置されている辺まで配線でゲートパッド電極を引き回す必要があるため、半導体チップにおけるゲートパッド電極用の配線が長くなってしまう。本発明者が検討したところ、これは、電力損失を高め、電力増幅モジュールの効率を低下させる可能性があることが分かった。そこで、本実施の形態では、半導体チップＣＰ１の構成を以下のように工夫している。
【００８３】
＜半導体チップの構成について＞
図７〜図１０は、半導体チップＣＰ１の要部断面図である。図７には、半導体チップＣＰ１において、上記ＬＤＭＯＳＦＥＴ形成領域２２，２２ａ，２２ｂの要部断面図が示されている。図８は、図７とは異なる断面位置が示され、素子分離領域３２上においてゲート電極３５をゲート配線Ｍ１Ｇ，Ｍ２Ｇに引き上げている領域の断面図に対応する。図９は、図７および図８とは異なる断面位置が示され、ドレインパッド電極ＰＤ２Ｄ，ＰＤ２Ｄａ，ＰＤ２Ｄｂが形成された領域の断面図に対応する。図１０は、図７〜図９とは異なる断面位置が示され、ゲートパッド電極ＰＤ２Ｇ，ＰＤ２Ｇａ，ＰＤ２Ｇｂが形成された領域の断面図に対応する。
【００８４】
図７〜図１０に示されるように、半導体チップＣＰ１を構成するｐ＋型単結晶シリコンからなる半導体基板３０の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層３１が形成されている。エピタキシャル層３１には、絶縁体からなる素子分離領域３２が形成されている。なお、図７は、素子分離領域３２に囲まれた活性領域（後述の活性領域ＡＲ１に対応）を横切る断面図に対応するため、図７には素子分離領域３２は示されておらず、図８〜図１０は、活性領域を囲む素子分離領域３２を横切る断面図に対応するため、図８〜図１２には素子分離領域３２が示されている。
【００８５】
素子分離領域３２は、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成されている。素子分離領域３２により、半導体基板３０の主面（エピタキシャル層３１の主面）に後述の活性領域ＡＲ１が規定され、この活性領域ＡＲ１にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成される。活性領域ＡＲ１は、周囲を素子分離領域３２によって囲まれている。
【００８６】
エピタキシャル層３１の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するｐ型ウエル３３が形成されている。ｐ型ウエル３３の表面には、酸化シリコンなどからなるゲート絶縁膜３４を介してＬＤＭＯＳＦＥＴのゲート電極３５が形成されている。ゲート電極３５は、例えばｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極３５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜）３６が形成されている。
【００８７】
エピタキシャル層３１の内部のチャネル形成領域（ゲート電極３５の直下の領域）を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型ドリフト領域（ｎ−型オフセットドレイン領域）３７と、ｎ−型ドリフト領域３７に接し、チャネル形成領域から離間して形成されたｎ型ドリフト領域（ｎ型オフセットドレイン領域、ドレイン高濃度領域）３８と、ｎ型ドリフト領域３８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域（ドレイン高濃度領域）３９とからなる。
【００８８】
これらｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９のうち、ゲート電極３５に最も近いｎ−型ドリフト領域３７は不純物濃度が最も低く、ゲート電極３５から最も離間したｎ＋型ドレイン領域３９は不純物濃度が最も高い。また、ｎ型ドリフト領域３８の接合深さは、ｎ−型ドリフト領域３７の接合深さとほぼ同じであるが、ｎ＋型ドレイン領域３９は、ｎ型ドリフト領域３８およびｎ−型ドリフト領域３７に比べて浅く形成されている。
【００８９】
ｎ−型ドリフト領域３７は、ゲート電極３５に対して自己整合的に形成され、ｎ−型ドリフト領域３７は、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ型ドリフト領域３８は、ゲート電極３５のドレイン側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されることから、ｎ型ドリフト領域３８は、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、ゲート電極３５から離間して形成される。
【００９０】
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域４０と、ｎ−型ソース領域４０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域４０よりも不純物濃度が高いｎ＋型ソース領域４１とからなる。
【００９１】
ｎ−型ソース領域４０は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ−型ソース領域４０の下部に、ｐ型ハロー領域（図示せず）を形成することもでき、このｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００９２】
ｎ＋型ソース領域４１は、ゲート電極３５のソース側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されているため、ｎ＋型ソース領域４１は、ｎ−型ソース領域４０に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、チャネル形成領域から離間して形成されている。ｎ＋型ソース領域４１の底部の位置は、ｎ−型ソース領域４０の底部の位置よりも深い。
【００９３】
このように、ゲート電極３５とｎ＋型ドレイン領域３９との間に介在するドリフト領域（ＬＤＤ領域、オフセットドレイン領域）を二重オフセット構造とし、ゲート電極３５に最も近いｎ−型ドリフト領域３７の不純物濃度を相対的に低く、ゲート電極３５から離間したｎ型ドリフト領域３８の不純物濃度を相対的に高くしている。これにより、ゲート電極３５とドレインとの間に空乏層が広がるようになる結果、ゲート電極３５とその近傍のｎ−型ドリフト領域３７との間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃgd）は小さくなる。また、ｎ型ドリフト領域３８の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。ｎ型ドリフト領域３８は、ゲート電極３５から離間した位置に形成されているために、ｎ型ドリフト領域３８の不純物濃度を高くしても、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
【００９４】
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００９５】
ここで、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子であるが、次のような特徴（第１〜第３の特徴）を有するＭＩＳＦＥＴ素子である。
【００９６】
第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極３５のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域３９）と、それよりも低不純物濃度のＬＤＤ領域（ここではｎ−型ドリフト領域３７およびｎ型ドリフト領域３８）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域３９）はＬＤＤ領域を介してゲート電極３５（またはゲート電極３５の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極３５の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）３９との間の平面（エピタキシャル層３１の主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
【００９７】
第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）３３が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル３３は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
【００９８】
第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域４０およびｎ＋型ソース領域４１からなるソース領域）とドレイン（ここではｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９からなるドレイン領域）とが、ゲート電極３５に対して非対称な構造を有している。
【００９９】
ｎ＋型ソース領域４１の端部（ｎ−型ソース領域４０と接する側とは反対側の端部）には、ｎ＋型ソース領域４１と接するｐ型打抜き層（ｐ型半導体領域）４４が形成されている。ｐ型打抜き層４４の表面近傍には、ｐ型打抜き層４４よりも高不純物濃度のｐ＋型半導体領域４５が形成されている。ｐ型打抜き層４４は、ＬＤＭＯＳＦＥＴのソースと半導体基板３０とを電気的に接続するための導電層であり、例えばエピタキシャル層３１に形成した溝の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。ｐ型打抜き層４４の先端部（底部）は、半導体基板３０に達している。
【０１００】
エピタキシャル層３１の主面上には、ゲート電極３５およびサイドウォールスペーサ３６を覆うように、絶縁膜（層間絶縁膜）４６が形成されている。絶縁膜４６は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜４６の上面は平坦化されている。
【０１０１】
絶縁膜４６には、コンタクトホール（開口部、スルーホール、貫通孔）４７が形成され、コンタクトホール４７内には、タングステン（Ｗ）膜を主体とするプラグ（接続用埋込導体）４８が埋め込まれている。コンタクトホール４７およびそれを埋め込むプラグ４８
は、ｐ型打抜き層４４（ｐ＋型半導体領域４５）、ソース（ｎ＋型ソース領域４１）、ドレイン（ｎ＋型ドレイン領域３９）、およびゲート電極３５のそれぞれの上部に形成されている。
【０１０２】
プラグ４８が埋め込まれた絶縁膜４６上には、タングステン（Ｗ）などを主体とする導電体膜（タングステン膜）からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、プラグ４８が埋め込まれた絶縁膜４６上に形成した導電体膜（タングステン膜）をパターニングすることにより形成されている。配線Ｍ１は、タングステン配線に限定されず、アルミニウム配線など他の金属材料を用いた配線とすることもできる。
【０１０３】
配線Ｍ１は、プラグ４８を介してｎ＋型ソース領域４１およびｐ＋型半導体領域４５の両者に電気的に接続するソース配線（ソース電極）Ｍ１Ｓと、プラグ４８を介してｎ＋型ドレイン領域３９に電気的に接続するドレイン配線（ドレイン電極）Ｍ１Ｄと、プラグ４８を介してゲート電極３５に電気的に接続するゲート配線Ｍ１Ｇとを有している。
【０１０４】
絶縁膜４６上に、配線Ｍ１を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４９が形成されている。絶縁膜４９には、底部で配線Ｍ１の一部を露出するスルーホール（開口部、貫通孔）５０が形成されている。スルーホール５０内を含む絶縁膜４９上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電体膜からなる配線Ｍ２およびパッド電極５１が形成されている。
【０１０５】
配線Ｍ２およびパッド電極５１は、例えば、スルーホール５０内を含む絶縁膜４９上に、バリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜からなる導電体膜を形成してから、この導電体膜をパターニングすることで形成されている。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。この積層膜におけるアルミニウム膜の下側のバリア導体膜は、アルミニウム膜と下層の配線Ｍ１との反応を抑制する機能や、配線Ｍ２と絶縁膜４９との密着性を向上させる機能などを有している。一方、この積層膜におけるアルミニウム膜の上側のバリア導体膜は、配線Ｍ２と絶縁膜（表面保護膜）５２との密着性を向上させる機能や、フォトリソグラフィ処理の露光時の反射防止膜としての機能などを有している。このように、配線Ｍ２とパッド電極５１とは、同じ導電体膜をパターニングすることにより形成されているため、半導体チップＣＰ１において配線Ｍ２とパッド電極５１とは同層に形成されている。
【０１０６】
配線Ｍ２は、絶縁膜４９上に延在するとともに、一部がスルーホール５０内を埋め、スルーホール５０の底部で配線Ｍ１と電気的に接続されている。従って、配線Ｍ２は、絶縁膜４９上を延在する配線部と、スルーホール５０内を埋めるビア部（接続部）とが一体的に形成されている。パッド電極５１は、絶縁膜４９上に延在し、配線Ｍ２と同層の導電体膜により配線Ｍ２と一体的に形成されている。
【０１０７】
配線Ｍ２は、ビア部（スルーホール５０を埋める部分）を介してドレイン配線Ｍ１Ｄに電気的に接続するドレイン配線Ｍ２Ｄと、ビア部（スルーホール５０を埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線Ｍ２Ｇと、ビア部（スルーホール５０を埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続するソース配線Ｍ２Ｓとを有している。また、パッド電極５１は、ドレイン配線Ｍ２Ｄと一体的に形成されたドレインパッド電極５１Ｄと、ゲート配線Ｍ２Ｇと一体的に形成されたゲートパッド電極５１Ｇとを有している。
【０１０８】
また、他の形態として、スルーホール５０内に上記プラグ４８と同様のプラグ埋め込み、このプラグが埋め込まれた絶縁膜４９上に配線Ｍ２形成用の導電体膜を形成し、この導電体膜をパターニングして配線Ｍ２およびパッド電極５１を形成することもでき、この場合、配線Ｍ２は、スルーホール５０内を埋めるプラグを介して配線Ｍ１と電気的に接続されることになる。
【０１０９】
絶縁膜４９上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜）５２が形成されている。この絶縁膜５２は、例えば、酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、半導体チップＣＰ１の最表面の保護膜として機能することができる。絶縁膜５２には、パッド電極用の開口部（スルーホール、貫通孔）５３が形成されており、開口部５３の底部でパッド電極５１が露出されている。すなわち、各パッド電極５１上に開口部５３が形成され、その開口部５３から各パッド電極５１の一部が露出されている。パッド電極５１と開口部５３の平面形状および位置は、開口部５３がパッド電極５１に平面的に内包されるような関係にある。好ましくは、開口部５３およびパッド電極５１は、それぞれ矩形の平面形状を有しており、開口部５３の平面形状はパッド電極５１の平面形状よりも若干小さい。
【０１１０】
開口部５３から露出するパッド電極５１が、上記パッド電極ＰＤに対応する。開口部５３のうち、ドレインパッド電極５１Ｄ上に形成されてドレインパッド電極５１Ｄの一部を露出する開口部５３をドレインパッド用開口部５３Ｄと称し、ゲートパッド電極５１Ｇ上に形成されてゲートパッド電極５１Ｇの一部を露出する開口部をゲートパッド用開口部５３Ｇと称するものとする。従って、ドレインパッド用開口部５３Ｄから露出するドレインパッド電極５１Ｄが、上記ドレインパッド電極ＰＤ２Ｄ，ＰＤ２Ｄａ，ＰＤ２Ｄｂに対応する。また、ゲートパッド用開口部５３Ｇから露出するゲートパッド電極５１Ｇが、上記ゲートパッド電極ＰＤ２Ｇ，ＰＤ２Ｇａ，ＰＤ２Ｇｂに対応する。開口部５３から露出するパッド電極５１（すなわち上記パッド電極ＰＤ）には、上述のように、半導体チップＣＰ１を上記配線基板１１に搭載してから上記ワイヤＷＡが接続される。
【０１１１】
また、上述のように、配線Ｍ２およびパッド電極５１を、バリア導体膜、アルミニウム膜およびバリア導体膜の積層膜からなる導電体膜をパターニングすることで形成した場合には、絶縁膜５２に開口部５３を形成する際のドライエッチングで、最上層のバリア導体膜を除去することもできる。この場合、パッド電極５１のうち開口部５３から露出する部分は、バリア導体膜とその上のアルミニウム膜との積層膜からなり、開口部５３からは、パッド電極５１を構成するアルミニウム膜（またはアルミニウム合金膜）の表面が露出されており、一方、絶縁膜５２で覆われている部分のパッド電極５１と配線Ｍ２とは、バリア導体膜とその上のアルミニウム膜とその上のバリア導体膜との積層膜からなる。
【０１１２】
半導体基板３０の裏面（エピタキシャル層３１が形成されている側の主面とは反対側の主面）には、ソース裏面電極（裏面電極）５４が形成されている。ソース裏面電極（裏面電極）５４は、半導体チップＣＰ１を構成する半導体基板３０の裏面全体に形成されており、上記裏面電極ＢＥ１に対応するものである。
【０１１３】
エピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのソース（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、プラグ４８（ｎ＋型ソース領域４１上に配置されたプラグ４８）、ソース配線（ソース電極）Ｍ１Ｓ、プラグ４８（ｐ＋型半導体領域４５上に配置されたプラグ４８）、ｐ＋型半導体領域４５、ｐ型打抜き層４４および半導体基板３０を介して、ソース裏面電極５４（裏面電極ＢＥ１）に電気的に接続されている。
【０１１４】
他の形態として、更に、ｎ＋型ソース領域４１およびｐ＋型半導体領域４５の表面（上部）に金属シリサイド層（例えばコバルトシリサイド層、図示せず）を形成し、この金属シリサイド層を介して、ｎ＋型ソース領域４１とｐ＋型半導体領域４５とを電気的に接続することもでき、これによりソース抵抗を更に低減することができる。
【０１１５】
エピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線（ドレイン電極）Ｍ１Ｄおよびドレイン配線Ｍ２Ｄを介して、ドレインパッド電極５１Ｄに電気的に接続されている。
【０１１６】
エピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのゲート電極３５は、プラグ４８（ゲート電極３５上に配置されたプラグ４８）、ゲート配線Ｍ１Ｇおよびゲート配線Ｍ２Ｇを介して、ゲートパッド電極５１Ｇに電気的に接続されている。
【０１１７】
＜ＬＤＭＯＳＦＥＴ形成領域近傍のレイアウトについて＞
次に、上記ＬＤＭＯＳＦＥＴ形成領域２２，２２ａ，２２ｂおよびその近傍における各構成要素の平面レイアウトについて説明する。以降（後述の実施の形態２〜４も含む）の説明では、主としてＬＤＭＯＳＦＥＴ形成領域２２について説明するが、ＬＤＭＯＳＦＥＴ形成領域２２ａ，２２ｂについても同様であり、ＬＤＭＯＳＦＥＴ形成領域２２をＬＤＭＯＳＦＥＴ形成領域２２ａまたはＬＤＭＯＳＦＥＴ形成領域２２ｂに読み替えればよい。なお、ＬＤＭＯＳＦＥＴ形成領域２２をＬＤＭＯＳＦＥＴ形成領域２２ａに読み替えた場合は、増幅回路ＡＭＰ１、増幅回路ＡＭＰ２、ドレインパッド電極ＰＤ２Ｄ、ゲートパッド電極ＰＤ２Ｇおよび電力増幅モジュールＰＡ１を、それぞれ増幅回路ＡＭＰ１ａ、増幅回路ＡＭＰ２ａ、ドレインパッド電極ＰＤ２Ｄａ、ゲートパッド電極ＰＤ２Ｇａおよび電力増幅モジュールＰＡ１ａに読み替える。また、ＬＤＭＯＳＦＥＴ形成領域２２をＬＤＭＯＳＦＥＴ形成領域２２ｂに読み替えた場合は、増幅回路ＡＭＰ１、増幅回路ＡＭＰ２、ドレインパッド電極ＰＤ２Ｄ、ゲートパッド電極ＰＤ２Ｇおよび電力増幅モジュールＰＡ１を、それぞれ増幅回路ＡＭＰ１ｂ、増幅回路ＡＭＰ２ｂ、ドレインパッド電極ＰＤ２Ｄｂ、ゲートパッド電極ＰＤ２Ｇｂおよび電力増幅モジュールＰＡ１ａに読み替える。
【０１１８】
図１１〜図１３は、半導体チップＣＰ１の要部平面図であり、半導体チップＣＰ１において、上記ＬＤＭＯＳＦＥＴ形成領域２２（または上記ＬＤＭＯＳＦＥＴ形成領域２２ａあるいは上記ＬＤＭＯＳＦＥＴ形成領域２２ｂ）の平面図が示されている。図１１〜図１３は、互いに同じ領域の平面図が示されているが、図１１には、活性領域ＡＲ１の平面レイアウトが示され、図１２には、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図１３には、ゲート配線Ｍ１Ｇ、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）およびパッド電極５１の平面レイアウトが示されている。なお、図１１〜図１３の平面位置を相互に比較しやすくするために、図１１および図１２では、ゲートパッド電極５１Ｇ、ゲート配線Ｍ２Ｇ、ドレインパッド用開口部５３Ｄおよびゲートパッド用開口部５３Ｇを点線で示してある。また、図１３では、ドレインパッド用開口部５３Ｄおよびゲートパッド用開口部５３Ｇを点線で示してある。なお、図１３のＡ３−Ａ３線の断面図が上記図９にほぼ対応し、図１３のＡ４−Ａ４線の断面図が上記図１０にほぼ対応する。
【０１１９】
また、図１４〜図１７は、半導体チップＣＰ１の要部平面図であり、図１１の一点鎖線で囲まれた領域５５の拡大図である。図１４〜図１７は、互いに同じ領域（すなわち図１１の領域５５）の平面図が示されているが、図１４には活性領域ＡＲ１の平面レイアウトが示され、図１５には、ゲート電極３５、ｎ＋型ドレイン領域３９、ｎ＋型ソース領域４１およびｐ型打抜き層４４の平面レイアウトが示されている。また、図１６には、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図１７には、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の平面レイアウトが示されている。なお、図１４〜図１７の平面位置を相互に比較しやすくするために、図１４、図１６および図１７では、ゲート電極３５を点線で示してある。また、図１６では、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の下に位置するコンタクトホール４７の位置も図示し、図１７では、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の下に位置するスルーホール５０の位置も図示している。
【０１２０】
また、図１４〜図１７は、平面図であるが、図面を見易くするために、図１４においては、活性領域ＡＲ１にドットのハッチングを付し、図１５においては、ゲート電極３５にドットのハッチングを付してある。また、図１６においては、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）にドットのハッチングを付し、図１７においては、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）にドットのハッチングを付してある。また、図１４のＡ１−Ａ１線の断面図が上記図７にほぼ対応し、図１７のＡ２−Ａ２線の断面図が上記図８にほぼ対応する。
【０１２１】
また、図１１〜図１７の平面図に示されるＹ方向（第１方向）は、ＬＤＭＯＳＦＥＴ形成領域２２（あるいはＬＤＭＯＳＦＥＴ形成領域２２ａまたは２２ｂ）に形成されたＬＤＭＯＳＦＥＴのゲート電極３５、ドレイン領域（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）、およびソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）の延在方向に対応する。図１１〜図１７の平面図に示されるＸ方向（第２方向）は、Ｙ方向に交差（好ましくは直交）する方向であり、後述するＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａ，６１ｂに沿った方向である。Ｘ方向およびＹ方向に関しては、図１１〜図１７以外の平面図についても同様である。
【０１２２】
上記素子分離領域３２によって、図１１および図１４に示されるような活性領域ＡＲ１が規定され、活性領域ＡＲ１は、周囲を上記素子分離領域３２によって囲まれている。活性領域ＡＲ１にＬＤＭＯＳＦＥＴのドレイン領域（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）およびソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）が形成され、また、ゲート絶縁膜３４を介してゲート電極３５が形成されている。
【０１２３】
図１５に示されるように、ＬＤＭＯＳＦＥＴのゲート電極３５はＹ方向に延在している。そして、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）は、活性領域ＡＲ１において、隣り合うゲート電極３５の間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳＦＥＴのソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、活性領域ＡＲ１において、隣り合うゲート電極３５の他の間の領域に形成されてＹ方向に延在している。また、ｐ型打抜き層４４は、隣り合うＬＤＭＯＳＦＥＴのｎ＋型ソース領域４１の間の領域に形成されている。
【０１２４】
また、ＬＤＭＯＳＦＥＴ形成領域２２（活性領域ＡＲ１）では、図７および図１５に示されるような単位セル（繰り返し単位、繰り返しピッチ、基本セル、単位領域、ＬＤＭＯＳＦＥＴの単位セル）６０の構造（レイアウト）がＸ方向に繰り返されている。一つの単位セル６０により２つの単位ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ素子、ＬＤＭＯＳＦＥＴセル、単位ＭＩＳＦＥＴ素子）６０ａが形成される。すなわち、繰り返しの単位は単位セル６０であるが、各単位セル６０は、ｎ＋型ドレイン領域３９を共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ６０ａにより構成されている。なお、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子であるため、単位ＬＤＭＯＳＦＥＴ６０ａを単位ＭＩＳＦＥＴ素子とみなすこともできる。
【０１２５】
ＬＤＭＯＳＦＥＴ形成領域２２（またはＬＤＭＯＳＦＥＴ形成領域２２ａ，２２ｂ）においては、単位セル６０の構造（レイアウト）がＸ方向に繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが形成（配列）され、それら多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域２２においては、単位ＬＤＭＯＳＦＥＴ６０ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域２２に配列したこれら複数の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されているのである。
【０１２６】
ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａを並列に接続するために、ＬＤＭＯＳＦＥＴ形成領域２２のそれら複数の単位ＬＤＭＯＳＦＥＴ６０ａのゲート電極３５同士は、プラグ４８およびゲート配線Ｍ１Ｇ，Ｍ２Ｇを介して互いに電気的に接続され、ドレイン領域（ｎ＋型ドレイン領域３９）同士は、プラグ４８およびドレイン配線Ｍ１Ｄ，Ｍ２Ｄを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数（多数）の単位ＬＤＭＯＳＦＥＴ６０ａにおいて、ソース領域（ｎ＋型ソース領域４１）同士は、プラグ４８、ソース配線Ｍ１Ｓ，Ｍ２Ｓ、ｐ＋型半導体領域４５、ｐ型打抜き層４４、半導体基板３０およびソース裏面電極５４を介して互いに電気的に接続されている。
【０１２７】
ＬＤＭＯＳＦＥＴ形成領域２２は、多段接続された複数の増幅回路ＡＭＰ１，ＡＭＰ２のうちの最終段の増幅回路ＡＭＰ２を構成するＭＩＳＦＥＴ素子が形成された領域に対応しており、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されて、増幅回路ＡＭＰ２が構成されている。また、上記ＬＤＭＯＳＦＥＴ形成領域２１においても、ＬＤＭＯＳＦＥＴ形成領域２２と同様に単位セル６０の構造（レイアウト）が繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが形成（配列）されており、上記ＬＤＭＯＳＦＥＴ形成領域２１に形成された複数（多数）の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されることで、上記増幅回路ＡＭＰ１が構成されている。従って、各増幅回路ＡＭＰ１，ＡＭＰ２を構成するＭＩＳＦＥＴ素子は、複数の単位ＬＤＭＯＳＦＥＴ６０ａを並列に接続して構成されている。
【０１２８】
また、上述のように、活性領域ＡＲ１に形成されたＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域３９）上にドレイン配線Ｍ１Ｄが形成され、ｎ＋型ドレイン領域３９上に配置されたプラグ４８を介して、ドレイン配線Ｍ１Ｄとその下方のＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域３９）とが電気的に接続されている。活性領域ＡＲ１において、ドレイン領域はＹ方向に延在しているので、ドレイン配線Ｍ１Ｄも活性領域ＡＲ１上をＹ方向に延在しているが、活性領域ＡＲ１の間の素子分離領域３２上にはドレイン配線Ｍ１Ｄは形成されていない。このため、ドレイン配線Ｍ１Ｄは、各活性領域ＡＲ１上にのみ形成された孤立パターンであるが、図７、図１６および図１７などに示されるように、ドレイン配線Ｍ１Ｄの上部をＹ方向に延在する最上層のドレイン配線Ｍ２Ｄと、ドレイン配線Ｍ２Ｄのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。
【０１２９】
図１１、図１３および図１７に示されるように、最上層のドレイン配線Ｍ２Ｄは、Ｙ方向に配列する複数の活性領域ＡＲ１（ドレイン領域）にまたがってＹ方向に延在する配線部（第２ドレイン配線部）Ｍ２Ｄ１と、Ｘ方向に延在して複数の配線部Ｍ２Ｄ１の一方の端部同士を連結する連結配線部（第１ドレイン配線部）Ｍ２Ｄ２とを有している。これら複数の配線部Ｍ２Ｄ１と連結配線部Ｍ２Ｄ２とが一体的に形成されてドレイン配線Ｍ２Ｄが構成されている。従って、ドレイン配線Ｍ２Ｄは、いわゆる櫛歯状のパターンとなっている。各配線部Ｍ２Ｄ１は、ＬＤＭＯＳＦＥＴ形成領域２２に形成された複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域上に位置するようにＹ方向に延在し、かつドレイン配線Ｍ１Ｄおよびプラグ４８を介して、複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域と電気的に接続されている。ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２において、配線部Ｍ２Ｄ１が接続されている側とは反対側には、少なくとも１つ、好ましくは複数のドレインパッド電極５１Ｄが接続されている。半導体チップＣＰ１において、複数の配線部Ｍ２Ｄ１と連結配線部Ｍ２Ｄ２とドレインパッド電極５１Ｄとは、同層に一体的に形成されている。
【０１３０】
すなわち、ＬＤＭＯＳＦＥＴ形成領域２２において、上記各単位セル６０のドレイン領域（ｎ＋型ドレイン領域３９）を、プラグ４８およびドレイン配線Ｍ１Ｄを介して、最上層のドレイン配線Ｍ２Ｄの配線部Ｍ２Ｄ１まで引き上げてから、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２によって互いに電気的に接続させ、このドレイン配線Ｍ２Ｄと一体的にドレインパッド電極５１Ｄを形成しているのである。
【０１３１】
また、上述のように、活性領域ＡＲ１に形成されたＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域４１）に電気的に接続されたソース配線Ｍ１Ｓが、活性領域ＡＲ１のソース領域（ｎ＋型ソース領域４１）およびｐ＋型半導体領域４５上に形成されている。活性領域ＡＲ１において、ソース領域はＹ方向に延在しているので、ソース配線Ｍ１Ｓも活性領域ＡＲ１上をＹ方向に延在しているが、活性領域ＡＲ１の間の素子分離領域３２上にはソース配線Ｍ１Ｓは形成されていない。このため、ソース配線Ｍ１Ｓは、各活性領域ＡＲ１上にのみ形成された孤立パターンであるが、図７、図１６および図１７などに示されるように、ソース配線Ｍ１Ｓの上部をＹ方向に延在する最上層のソース配線Ｍ２Ｓと、ソース配線Ｍ２Ｓのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。
【０１３２】
図１１、図１３および図１７に示されるように、最上層のソース配線Ｍ２Ｓは、Ｙ方向に配列する複数の活性領域６（ソース領域）にまたがってＹ方向に延在しているが、各ソース配線Ｍ２Ｓ同士は連結されていない。また、ソース配線Ｍ２Ｓには、パッド電極５１は接続されていないが、これは、ＬＤＭＯＳＦＥＴのソースは、ｐ型打抜き層４４などを介して、半導体基板３０の裏面のソース裏面電極５４から引き出しているためである。
【０１３３】
図８および図１４〜図１７に示されるように、ゲート電極３５はＹ方向に延在し、活性領域ＡＲ１の周囲または間の素子分離領３２上に位置する部分で、コンタクトホール４７に埋め込まれたプラグ４８を介して、ゲート配線Ｍ１Ｇに電気的に接続されている。ゲート配線Ｍ１Ｇは、活性領域ＡＲ１の周囲および間の素子分離領域３２上をＸ方向およびＹ方向に延在している。ＬＤＭＯＳＦＥＴ形成領域２２において、Ｙ方向に延在する各ゲート電極３５は、ゲート配線Ｍ１ＧのＸ方向に延在する部分とプラグ４８を介して電気的に接続され、ゲート配線Ｍ１ＧのＸ方向に延在する部分とＹ方向に延在する部分とが一体的に連結されていることで、各ゲート電極３５は、ゲート配線Ｍ１Ｇを介して互いに電気的に接続されている。
【０１３４】
ゲート配線Ｍ１Ｇはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓと同層の配線であるが、図１２および図１６に示されるように活性領域ＡＲ１の間の素子分離領域３２上にはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが形成されておらず、そこでゲート配線Ｍ１ＧがＸ方向に延在している。従って、ゲート配線Ｍ１ＧのＸ方向に延在する部分同士の間に、Ｙ方向に延在するドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが配置された状態となっている。
【０１３５】
図８、図１２、図１６および図１７に示されるように、ゲート配線Ｍ１Ｇは、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２と反対側（連結配線部Ｍ２Ｄ２から遠い側）に位置しかつＸ方向に延在する部分において、素子分離領域３２上をＸ方向に延在するゲート配線Ｍ２Ｇと、ゲート配線Ｍ２Ｇのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。すなわち、Ｘ方向に延在するゲート配線Ｍ２Ｇの少なくとも一部が、Ｘ方向に延在する部分のゲート配線Ｍ１Ｇと平面的に重なっており、その重なり領域において、ゲート配線Ｍ２Ｇのビア部（スルーホール５０を埋める部分）を介して上層のゲート配線Ｍ２Ｇと下層のゲート配線Ｍ１Ｇとが電気的に接続されている。
【０１３６】
このように、活性領域ＡＲ１の周囲または間の素子分離領域３２上で、上記各単位ＬＤＭＯＳＦＥＴ６０ａのゲート電極３５を、プラグ４８を介してゲート配線Ｍ１Ｇまで引き上げ、このゲート配線Ｍ１Ｇを最上層のゲート配線Ｍ２Ｇに接続し、このゲート配線Ｍ２Ｇをゲートパッド電極５１Ｇまで延在させている。
【０１３７】
＜ゲート配線およびドレイン配線について＞
図１８は、半導体チップＣＰ１の要部平面図であり、上記図１１〜図１３と同じ領域が示されている。但し、図１８では、ＬＤＭＯＳＦＥＴ形成領域２２（またはＬＤＭＯＳＦＥＴ形成領域２２ａあるいはＬＤＭＯＳＦＥＴ形成領域２２ｂ）、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２、ドレインパッド電極５１Ｄ、ドレインパッド用開口部５３Ｄ、ゲート配線Ｍ２Ｇ、ゲートパッド電極５１Ｇおよびゲートパッド用開口部５３Ｇのレイアウト（配置）を示し、他の構成要素の図示を省略したものである。従って、図１３に示されていたソース配線Ｍ２Ｓと、ドレイン配線Ｍ２Ｄの配線部Ｍ２Ｄ１と、ゲート配線Ｍ１Ｇとは、図１８では図示を省略してある。なお、図１８は、平面図であるが、図面を見やすくするために、ＬＤＭＯＳＦＥＴ形成領域２２（またはＬＤＭＯＳＦＥＴ形成領域２２ａあるいはＬＤＭＯＳＦＥＴ形成領域２２ｂ）と、ゲートパッド電極５１Ｇおよびそれにつながるゲート配線Ｍ２Ｇと、ドレインパッド電極５１Ｄおよびそれにつながるドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２とを、ハッチングを付して示してある。また、図１８では、ゲートパッド用開口部５３Ｇおよびドレインパッド用開口部５３Ｄを点線で示してある。
【０１３８】
上記図１３や図１８に示されるように、ゲート配線Ｍ２Ｇは、ＬＤＭＯＳＦＥＴ形成領域２２の辺（第１の辺）６１ａに沿ってＸ方向に延在する連結配線部（第１ゲート配線部）Ｍ２Ｇ１と、連結配線部Ｍ２Ｇ１とゲートパッド電極５１Ｇとの間をつなぐ配線部（第２ゲート配線部）Ｍ２Ｇ２とを有している。すなわち、連結配線部Ｍ２Ｇ１は、連結配線部Ｍ２Ｇ１と同層の配線部Ｍ２Ｇ２を介して、連結配線部Ｍ２Ｇ１および配線部Ｍ２Ｇ２と同層のゲートパッド電極５１Ｇに接続されている。連結配線部Ｍ２Ｇ１と配線部Ｍ２Ｇ２とゲートパッド電極５１Ｇとは、半導体チップＣＰ１において同層に一体的に形成されている。連結配線部Ｍ２Ｇ１は、上述のように、連結配線部Ｍ２Ｇ１のビア部（スルーホール５０を埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続され、更にプラグ４８を介して、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ゲート電極３５に電気的に接続されている。このため、連結配線部Ｍ２Ｇ１は、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ゲート電極３５を束ねるシャント配線とみなすこともできる。
【０１３９】
また、上記図１３や図１８に示されるように、ドレイン配線Ｍ２Ｄは、ＬＤＭＯＳＦＥＴ形成領域２２の辺（第２の辺）６１ｂに沿ってＸ方向に延在する連結配線部（第１度レイン配線部）Ｍ２Ｄ２を有しており、この連結配線部Ｍ２Ｄ２には少なくとも１つ、好ましくは複数のドレインパッド電極５１Ｄが接続され、半導体チップＣＰ１において連結配線部Ｍ２Ｄ２とドレインパッド電極５１Ｄとは同層に一体的に形成されている。連結配線部Ｍ２Ｄ２は、上述のように、配線部Ｍ２Ｄ１、ドレイン配線Ｍ１Ｄおよびプラグ４８を介して、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域（ｎ＋型ドレイン領域３９）に電気的に接続されている。
【０１４０】
なお、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａ，６１ｂは、ＬＤＭＯＳＦＥＴ形成領域２２に形成された複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ゲート電極３５の延在方向であるＹ方向と交差（好ましくは直交）する辺であり、また、辺６１ａと辺６１ｂとは互いに対向する辺である。また、Ｘ方向（第２方向）は、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａ，６１ｂに沿った方向（すなわち辺６１ａ，６１ｂに平行な方向）である。
【０１４１】
ここで、ＬＤＭＯＳＦＥＴ形成領域２２は、上記単位セル６０がＸ方向に繰り返し配列した領域であり、多段接続された複数の増幅回路ＡＭＰ１，ＡＭＰ２のうちの最終段の増幅回路ＡＭＰ２を構成するために並列に接続された複数の単位ＬＤＭＯＳＦＥＴ６０ａが形成されている領域に相当する。このため、ＬＤＭＯＳＦＥＴ形成領域２２の範囲は、増幅回路ＡＭＰ２を構成するために並列に接続される複数の単位ＬＤＭＯＳＦＥＴ６０ａ（単位セル６０）を形成するための一群のソース領域、ドレイン領域およびゲート電極３５が形成されている領域にほぼ対応する。このソース領域およびドレイン領域は活性領域ＡＲ１に形成されるので、上記図１１に示されるように、ＬＤＭＯＳＦＥＴ形成領域２２の範囲は、増幅回路ＡＭＰ２を構成するために並列に接続される複数の単位ＬＤＭＯＳＦＥＴ６０ａ（単位セル６０）が形成される一群の活性領域ＡＲ１が形成されている領域とみなすこともできる。
【０１４２】
図１９は、上記比較例の半導体チップＣＰ１０２の要部平面図であり、本実施の形態の図１８に対応するものである。なお、図１９に示されるＬＤＭＯＳＦＥＴ形成領域１２２は、上記比較例の半導体チップＣＰ１０２において増幅回路ＡＭＰ２を構成するＬＤＭＯＳＦＥＴが形成された領域であり、本実施の形態のＬＤＭＯＳＦＥＴ形成領域２２に相当する領域である。
【０１４３】
上記図４に示される比較例の半導体チップＣＰ１０２は、上記比較例の電力増幅モジュールＰＡ１０１に使用され、半導体チップＣＰ１０２においては、ゲート用のパッド電極ＰＤ１０２Ｇとドレイン用のパッド電極ＰＤ１０２Ｄとを、半導体チップＣＰ１０２主面（上面）の対向する辺にそれぞれ配置している。このため、図１９に示されるように、ＬＤＭＯＳＦＥＴ形成領域１２２を挟んで、ドレインパッド電極ＰＤ１０２Ｄとゲートパッド電極ＰＤ１０２Ｇとを互いに反対側に位置させることができる。従って、本実施の形態におけるゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１に相当するゲート配線Ｍ１０２Ｇに、図１９のように、直接、ゲート用のパッド電極ＰＤ１０２Ｇを連結させることができるため、ＬＤＭＯＳＦＥＴ形成領域１２２の中央に近い位置にゲート用のパッド電極ＰＤ１０２Ｇを配置させることができる。
【０１４４】
図２０は、ゲートパッド電極５１Ｇとドレインパッド電極５１Ｄとを半導体チップＣＰ１の同じ辺に配置した場合の半導体チップの要部平面図であり、上記図１８や図１９に対応するものであるが、図２０では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ０を、上記図１９のゲート配線Ｍ１０２Ｇの幅と同程度にしている。
【０１４５】
本実施の形態では、複数段の増幅回路ＡＭＰ１，ＡＭＰ２を１つの半導体チップＣＰ１内に内蔵させている。半導体チップＣＰ１外の整合回路との接続しやすさを考慮すると、半導体チップＣＰ１内に設けた複数段の増幅回路ＡＭＰ１，ＡＭＰ２のうち、特に最終段の増幅回路ＡＭＰ２に接続されたゲートパッド電極５１Ｇ（上記ゲートパッド電極ＰＤ２Ｇに対応）とドレインパッド電極５１Ｄ（上記ドレインパッド電極ＰＤ２Ｄに対応）とを、半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが望ましい。このため、図１８または図２０のように、ゲートパッド電極５１Ｇとドレインパッド電極５１Ｄとを、ＬＤＭＯＳＦＥＴ形成領域２２の同じ辺６１ｂ側に並べて配置する必要がある。図１８および図２０では、ゲートパッド電極５１Ｇと複数のドレインパッド電極５１Ｄとが一列に並んで配置されている。従って、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａに沿ってＸ方向に延在する連結配線部Ｍ２Ｇ１に、ゲートパッド電極５１Ｇを直接連結させることはできず、図１８または図２０のように、ドレインパッド電極５１Ｄと同じ列に並んだゲートパッド電極５１Ｇまで、連結配線部Ｍ２Ｇ１を配線部Ｍ２Ｇ２で引き回すことになる。
【０１４６】
このため、本実施の形態の半導体チップＣＰ１では、ＬＤＭＯＳＦＥＴ形成領域２２内の各ゲート電極３５からゲートパッド電極５１Ｇまでの配線距離（ゲートパッド電極５１Ｇに到達するまでに経由する配線の距離）が、ゲート電極３５毎にかなり差ができてしまう。例えば、図１８および図２０に示されるＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｃに最も近いゲート電極３５が、ゲートパッド電極５１Ｇまでの配線距離が短く、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｄに最も近いゲート電極３５が、ゲートパッド電極５１Ｇまでの配線距離が長くなるが、両者の配線距離の差は、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さ（寸法）Ｌ１にほぼ相当する値となる。ゲート電極３５同士でのゲートパッド電極５１Ｇまでの配線距離の差が大きくなると、ゲート電極３５同士での位相差が大きくなるため、ドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力の電力合成ロスが増え、最終段の電力増幅回路ＡＭＰ２での電力損失が高くなり、電力増幅モジュールＰＡ１の効率を低下させる可能性があることが、本発明者の検討により分かった。複数の増幅回路を多段接続している場合、電力増幅モジュールの効率向上の観点からは、最終段の増幅回路での電力損失を少なくすることが最も重要である。
【０１４７】
なお、このようなゲート電極同士での位相差に起因した電力合成ロスの課題は、上記図４に示される比較例の電力増幅モジュールＰＡ１０１のように、増幅回路ＡＭＰ１を内蔵した半導体チップＣＰ１０１と増幅回路ＡＭＰ２を内蔵した半導体チップＣＰ１０２とを別個に用意して配線基板１１１の上面１１１ａ上に搭載した場合には、見出すことができなかった課題である。
【０１４８】
すなわち、上記比較例の電力増幅モジュールＰＡ１０１のように、増幅回路ＡＭＰ１，ＡＭＰ２毎に別個の半導体チップを用いた場合、各半導体チップには増幅回路は１つしか形成されていないため、上記図４のように、各半導体チップの主面において、ゲートパッド電極とドレインパッド電極とを、対向する辺にそれぞれ配置することができる。換言すれば、各半導体チップの主面において、対向する辺にゲートパッド電極とドレインパッド電極とをそれぞれ配置しても、各半導体チップには増幅回路は１つしかなく、ゲートパッド電極およびドレインパッド電極も一組しか配置されないため、半導体チップ外の各整合回路と半導体チップの各パッド電極との接続が容易である。このため、上記比較例の電力増幅モジュールＰＡ１０１のように、増幅回路ＡＭＰ１，ＡＭＰ２毎に別個の半導体チップＣＰ１０１，ＣＰ１０２を用いた場合には、ゲートパッド電極（ＰＤ１０２Ｇ）とドレインパッド電極（ＰＤ１０２Ｄ）とを上記図１９のような配置にすることができるため、ゲート電極同士での位相差は小さくて済み、ゲート電極同士での位相差に起因した電力合成ロスの課題は、見出されていなかった。
【０１４９】
一方、本実施の形態では、複数の増幅回路ＡＭＰ１，ＡＭＰ２を１つの半導体チップＣＰ１に内蔵させており、半導体チップＣＰ１において増幅回路ＡＭＰ１，ＡＭＰ２毎にゲート用パッド電極およびドレイン用パッド電極を設ける必要がある。このため、半導体チップＣＰ１における各増幅回路ＡＭＰ１，ＡＭＰ２およびそれに接続されたゲートパッド電極およびドレインパッド電極のレイアウトを工夫しないと、半導体チップＣＰ１の各パッド電極を半導体チップＣＰ１外の整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３に接続しづらくなる。同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップＣＰ１の主面の同じ辺に配置できれば、半導体チップＣＰ１の各パッド電極ＰＤと半導体チップＣＰ１外の整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３とが接続しやすくなり、配線基板１１の上面１１ａでの各部品の配置効率を高め、また配線基板１１における配線の引き回しのしやすさを高めることができるようになる。
【０１５０】
また、パッド電極を半導体チップの主面の中央部付近に配置すると、そのパッド電極に対してはワイヤボンディングを行い難くなる。本実施の形態のように、複数の増幅回路ＡＭＰ１，ＡＭＰ２と制御回路ＣＴＣ１とを１つの半導体チップＣＰ１に内蔵させた場合には、ワイヤボンディングを容易にするために、半導体チップＣＰ１の主面の中央部付近にパッド電極ＰＤが配置されるのを避けようとすると、上記図５や上記図６のように、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップＣＰ１の主面の同じ辺に配置する必要が生じる。
【０１５１】
しかしながら、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップの主面の同じ辺に配置することを本発明者が検討した結果、上述のようなゲート電極同士での位相差に起因した電力合成ロスの課題を見出したのである。従って、ゲート電極同士での位相差に起因した電力合成ロスの課題は、上記図４に示される比較例の電力増幅モジュールＰＡ１０１の構造では見出すことができず、半導体チップ内に複数の増幅回路を内蔵させて同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップの主面の同じ辺に配置することを本発明者が検討した結果、見出すことができた課題であると言うことができる。
【０１５２】
そこで、本実施の形態では、図２０のようにゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ０を細くするのではなく、図１８のようにゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くし、図１８に示されるゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さ（寸法）Ｌ１の１／１０以上にしている（すなわちＷ１≧Ｌ１／１０）。換言すれば、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１をゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１で割った（除した）値Ｌ１／Ｗ１を１０以下としている（すなわちＬ１／Ｗ１≦１０）。例えば、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１が５００μｍの場合は、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を５０μｍ以上とするのである。なお、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１は、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１のＹ方向の寸法（幅）である。また、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１は、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の寸法（長さ）である。
【０１５３】
なお、ＬＤＭＯＳＦＥＴ形成領域２２の各辺６１ａ，６１ｂの長さは、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１と同じである。従って、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１は、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａの長さとみなすこともでき、また、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂの長さとみなすこともできる。
【０１５４】
図２１は、シミュレーションに用いた等価回路図である。図２１の等価回路図（回路図）では、ＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴは、並列に接続したトランジスタ７１で表し、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１は、位相ずれを考慮して抵抗７２とインダクタ（寄生インダクタンス成分）７３の直列回路で表し、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ２は、位相ずれを考慮する必要がないので抵抗７４で表している。
【０１５５】
図２２は、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を変えたときの、電力増幅モジュールＰＡ１の効率の向上量を示すグラフである。図２２の横軸は、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１をゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１で割った（除した）値Ｌ１／Ｗ１に対応する。図２２の縦軸は、電力増幅モジュールＰＡ１の効率の向上量に対応するが、例えば、縦軸の効率向上量が２％の場合は、電力増幅モジュールＰＡ１の効率（電力効率）がα％から（α＋２）％に向上したことに対応する。図２２のグラフには、図２１の等価回路を用いたシミュレーションによって得られた結果を点線（図２２の「Ｓｉｍ（全体）」に対応）で示し、また、実際に測定して得られた結果（実測値）を実線（図２２の「実測（全体）」に対応）で示してある。なお、シミュレーションによる結果のうち、インダクタ成分（インダクタ７３）による寄与分を一点鎖線（図２２の「Ｓｉｍ（Ｌ分）」に対応）で示し、抵抗成分（抵抗７２）による寄与分を二点鎖線（図２２の「Ｓｉｍ（Ｒ分）」に対応）で示してある。
【０１５６】
図２１の結果から、シミュレーションは、実測値をよく反映しており、連結配線部Ｍ２Ｇ１のインダクタ成分による寄与が抵抗成分による寄与よりも支配的であることから、効率の変化は位相ずれが主原因であることが分かる。
【０１５７】
ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くして、Ｌ１／Ｗ１を１０以下（すなわちＷ１≧Ｌ１／１０）とすることにより、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の寄生インダクタンスを抑制し、寄生インダクタンス起因の位相ずれを低減することができる。すなわち、ＬＤＭＯＳＦＥＴ形成領域２２に形成されたゲート電極３５同士での位相差を低減することができる。これにより、ドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力の電力合成ロスを抑制できるので、図２２に示されるように、最終段の電力増幅回路ＡＭＰ２での電力損失を抑制し、電力増幅モジュールＰＡ１の効率（電力効率）を向上させる（例えば２％以上向上させる）ことができる。
【０１５８】
このように、本実施の形態では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａの長さ）の１／１０以上（すなわちＷ１≧Ｌ１／１０）とすることで、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での電力損失を抑制でき、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率を向上させることができる。
【０１５９】
また、本実施の形態では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａの長さ）の１／１０以上で、かつ１／５以下（すなわちＬ１／５≧Ｗ１≧Ｌ１／１０）とすることが好ましい。ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くしすぎると、半導体チップＣＰ１に占める連結配線部Ｍ２Ｇ１の面積が大きくなるため、半導体チップＣＰ１の大面積化を招き、それによって、電力増幅モジュールＰＡ１の大型化（大面積化）やコストの増大を招く可能性がある。それに対して、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／５以下（すなわちＷ１≦Ｌ１／５）とすることで、半導体チップＣＰ１に占める連結配線部Ｍ２Ｇ１の面積を抑制して、半導体チップＣＰ１の大面積化を防止できる。このため、電力増幅モジュールＰＡ１の効率を向上させながら、電力増幅モジュールＰＡ１の小型化（小面積化）やコストの低減を図ることができる。
【０１６０】
また、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１は、ゲートパッド電極５１ＧのＹ方向の寸法（幅、長さ）Ｌ２以下（すなわちＷ１≦Ｌ２）であることが好ましい。なお、ゲートパッド電極５１ＧのＹ方向の寸法Ｌ２は、図１８に図示されている。ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ゲートパッド電極５１ＧのＹ方向の寸法Ｌ２よりも大きくした場合、ＬＤＭＯＳＦＥＴ形成領域２２、ゲート配線Ｍ２Ｇ、ゲートパッド電極５１Ｇ、ドレイン配線Ｍ２Ｄおよびドレインパッド電極５１Ｄを配置するのに要した平面領域のＹ方向の寸法が、図１９の比較例の場合に比べて、大きくなってしまう。
【０１６１】
それに対して、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ゲートパッド電極５１ＧのＹ方向の寸法Ｌ２以下（すなわちＷ１≦Ｌ２）とすることで、ＬＤＭＯＳＦＥＴ形成領域２２、ゲート配線Ｍ２Ｇ、ゲートパッド電極５１Ｇ、ドレイン配線Ｍ２Ｄおよびドレインパッド電極５１Ｄを配置するのに要した平面領域のＹ方向の寸法を、図１９の比較例の場合に比べて小さくすることができる。これにより、半導体チップＣＰ１の面積縮小（Ｙ方向の寸法縮小）を図ることができる。
【０１６２】
また、他の形態として、第１層配線である配線Ｍ１と第２層配線である配線Ｍ２との間に、更に配線層を追加することもできる。この場合、ＬＤＭＯＳＦＥＴ形成領域２２（およびその近傍）においては、第１層配線（配線Ｍ１）と第２層配線（配線Ｍ２）との間に追加した配線層として、ドレイン配線Ｍ１Ｄ、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇとそれぞれ同様のパターン（レイアウト）を有するドレイン配線、ソース配線およびゲート配線を、例えばアルミニウム配線などにより形成することができる。この場合、ドレイン配線Ｍ１Ｄは、ドレイン配線Ｍ１Ｄとドレイン配線Ｍ２Ｄとの間の層に配置されかつドレイン配線Ｍ１Ｄと同様のパターン（レイアウト）を有するドレイン配線（追加した配線層のドレイン配線）を介して、ドレイン配線Ｍ２Ｄと電気的に接続されることになる。また、ソース配線Ｍ１Ｓは、ソース配線Ｍ１Ｓとソース配線Ｍ２Ｓとの間の層に配置されかつソース配線Ｍ１Ｓと同様のパターン（レイアウト）を有するソース配線（追加した配線層のソース配線）を介して、ソース配線Ｍ２Ｓと電気的に接続されることになる。また、ゲート配線Ｍ１Ｇは、ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇとの間の層に配置されかつゲート配線Ｍ１Ｇと同様のパターン（レイアウト）を有するゲート配線（追加した配線層のゲート配線）を介して、ゲート配線Ｍ２Ｇと電気的に接続されることになる。
【０１６３】
また、本実施の形態１および以下の実施の形態２〜４は、上記図６に示されるような、２系統の電力増幅回路を有する電力増幅モジュールＰＡ１ａに適用すれば、その効果が極めて大きい。その理由は、以下の通りである。
【０１６４】
すなわち、２系統の電力増幅回路を有する電力増幅モジュールＰＡ１ａでは、２系統の増幅回路、ここではＧＳＭ９００用の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａと、ＤＣＳ１８００用の複数の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂと、これら増幅回路の制御や補佐などを行う制御回路ＣＴＣ１とを１つの半導体チップＣＰ１に内蔵させている。この場合、半導体チップＣＰ１内の各回路間を配線で接続しやすくするには、上記図６に示されるように、半導体チップＣＰ１において、ＧＳＭ９００用の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ（ＬＤＭＯＳＦＥＴ形成領域２１ａ，２２ａ）とＤＣＳ１８００用の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂ（ＬＤＭＯＳＦＥＴ形成領域２１ｂ，２２ｂ）との間（中央）に制御回路ＣＴＣ１（制御回路領域２３）を配置することが好ましい。しかしながら、半導体チップＣＰ１において、そのような位置に制御回路ＣＴＣ１（制御回路領域２３）を配置すると、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを、上記図４や図１９のような配置にすることが、ますます困難になる。これは、パッド電極ＰＤにワイヤボンディングする際のダメージを考慮して、アクティブ素子上にはパッド電極ＰＤを配置しないため、上記図６のように、制御回路領域２３を避けてパッド電極ＰＤを配置する必要があるからである。
【０１６５】
このため、電力増幅モジュールＰＡ１ａのように電力増幅回路を１系統ではなく２系統にすると、これに使用する半導体チップＣＰ１において、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを、上記図１８（または後述の図２３〜図２５）のような配置にする必要性が、ますます大きくなる。従って、２系統の電力増幅回路を有する電力増幅モジュールＰＡ１ａでは、上述のゲート電極同士での位相差に起因した電力合成ロスの課題を解決できる本実施の形態１および以下の実施の形態２〜４を適用する効果は、極めて大きい。
【０１６６】
（実施の形態２）
図２３は、半導体チップＣＰ１の要部平面図であり、上記図１８に対応するものである。上記実施の形態１では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１よりも小さく（すなわちＷ２＜Ｗ１）していたが、本実施の形態では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１とほぼ同じにしている（すなわちＷ２＝Ｗ１）。なお、配線部Ｍ２Ｇ２の幅Ｗ２は、配線部Ｍ２Ｇ２において、配線部Ｍ２Ｇ２が延在する方向に直交する方向の寸法（幅）に対応する。本実施の形態の他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１６７】
上記実施の形態１では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１よりも小さく（すなわちＷ２＜Ｗ１）したことにより、ゲートパッド電極５１Ｇとゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１との間をつなぐ配線部Ｍ２Ｇ２が占める面積を小さくすることができるため、半導体チップＣＰ１の小面積化に有利である。
【０１６８】
一方、本実施の形態では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１と同じ（すなわちＷ２＝Ｗ１）にしたことにより、配線部Ｍ２Ｇ２の抵抗を低減できるため、配線部Ｍ２Ｇ２の抵抗成分によるゲートパッド電極５１Ｇ（上記ゲートパッド電極ＰＤ２Ｇに対応）からの入力電力の低下を抑制することができる。このため、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での効率（電力効率）を更に向上させることができ、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率（電力効率）を更に向上させることができる。
【０１６９】
（実施の形態３）
図２４は、半導体チップＣＰ１の要部平面図であり、上記図１８や図２３に対応するものである。本実施の形態では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１だけではなく、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３も、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０以上としている（すなわちＷ１，Ｗ３≧Ｌ１／１０）。本実施の形態の他の構成は、上記実施の形態２と同様であるので、ここではその説明は省略する。なお、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３は、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２のＹ方向の寸法（幅）であり、図２４に示されるように、ドレインパッド電極５１Ｄが連結されていない領域における連結配線部Ｍ２Ｄ２のＹ方向の寸法（幅）に対応する。
【０１７０】
ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１は、配線部Ｍ２Ｇ２を経由してゲートパッド電極５１Ｇに接続しなければならないのに対して、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２には、直接ドレインパッド電極５１Ｄを接続することができるため、寄生インダクタンスに起因した位相ずれは、ドレイン配線Ｍ２Ｄよりもゲート配線Ｍ２Ｇで生じやすい。従って、半導体チップＣＰ１（の電力増幅回路ＡＭＰ２）およびそれを用いた電力増幅モジュールＰＡ１の効率（電力効率）を向上させるためには、上記実施の形態１，２のようにゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くすることが、極めて有効である。
【０１７１】
しかしながら、半導体チップＣＰ１（の電力増幅回路ＡＭＰ２）およびそれを用いた電力増幅モジュールＰＡ１の効率（電力効率）を更に向上させるためには、ゲート配線Ｍ２Ｇだけでなく、レイン配線Ｍ２Ｄでも寄生インダクタンスに起因した位相ずれをできるだけ低減させることが望ましい。
【０１７２】
そこで、本実施の形態では、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を太くして、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂの長さ）の１／１０以上としている（すなわちＷ３≧Ｌ１／１０）。これにより、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１だけでなく、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２においても寄生インダクタンスを抑制でき、寄生インダクタンス起因の位相ずれを低減することができる。このため、ドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力の電力合成ロスを更に抑制することができるので、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での電力損失を更に抑制でき、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率（電力効率）を更に向上させることができる。
【０１７３】
また、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、連結配線部Ｍ２Ｄ２の端部８１（ＬＤＭＯＳＦＥＴ形成領域２２から遠い側の端部８１）がドレインパッド電極５１Ｄの端部８２（ＬＤＭＯＳＦＥＴ形成領域２２から遠い側の端部８２）を越えてしまうような太さにすると、連結配線部Ｍ２Ｄ２およびドレインパッド電極５１Ｄを配置するのに要する平面領域のＹ方向の寸法を増大させてしまう。このため、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３は、ドレインパッド電極５１ＤのＹ方向の寸法以下であることが好ましい。これにより、連結配線部Ｍ２Ｄ２の端部８１がドレインパッド電極５１Ｄの端部８２を越えることがなくなり、半導体チップＣＰ１の面積縮小（Ｙ方向の寸法縮小）を図ることができる。このことは、以下の実施の形態４でも同様である。
【０１７４】
（実施の形態４）
図２５は、半導体チップＣＰ１の要部平面図であり、上記図１８、図２３および図２４に対応するものである。
【０１７５】
本実施の形態では、ドレイン配線Ｍ２Ｄおよびドレインパッド電極５１Ｄについては、上記実施の形態３と同様である。このため、本実施の形態でも、上記実施の形態３と同様に、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０以上としている（すなわちＷ３≧Ｌ１／１０）。
【０１７６】
しかしながら、本実施の形態では、上記実施の形態１〜３に比べて、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を細くし、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１をＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０未満としている（すなわちＷ１＜Ｌ１／１０）。ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ２の幅Ｗ２は連結配線部Ｍ２Ｇ１の幅Ｗ１とほぼ同程度である（すなわちＷ２＝Ｗ１）。本実施の形態の他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１７７】
本実施の形態では、上記実施の形態１とは異なり、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１をＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０未満（すなわちＷ１＜Ｌ１／１０）としているため、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１での寄生インダクタンスを抑制することはできない。しかしながら、本実施の形態では、上記実施の形態３と同様に、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を太くして、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂの長さ）の１／１０以上としている（すなわちＷ３≧Ｌ１／１０）。これにより、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３が細い場合に比べて、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２における寄生インダクタンスを抑制でき、寄生インダクタンス起因の位相ずれを低減することができる。このため、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２における寄生インダクタンスに起因した位相ずれによるドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力電力合成ロスを抑制することができる。従って、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での電力損失を抑制でき、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率（電力効率）を向上させることができる。
【０１７８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１７９】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０１８０】
１１ 配線基板
１１ａ 上面
１１ｂ 下面
１２ 受動部品
１３ 封止樹脂
１４ 絶縁体層
１５ａ 基板側端子
１５ｂ 外部接続用端子
１５ｃ 基準電位供給用端子
１５ｄ 配線パターン
１６，１６ａ ビアホール
１７ 導体層
１８ 半田
２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ ＬＤＭＯＳＦＥＴ形成領域
２３ 制御回路領域
３０ 半導体基板
３１ エピタキシャル層
３２ 素子分離領域
３３ ｐ型ウエル
３４ ゲート絶縁膜
３５ ゲート電極
３６ サイドウォールスペーサ
３７ ｎ−型ドリフト領域
３８ ｎ型ドリフト領域
３９ ｎ＋型ドレイン領域
４０ ｎ−型ソース領域
４１ ｎ＋型ソース領域
４４ ｐ型打抜き層
４５ ｐ＋型半導体領域
４６ 絶縁膜
４７ コンタクトホール
４８ プラグ
４９ 絶縁膜
５０ スルーホール
５１ パッド電極
５１Ｄ ドレインパッド電極
５１Ｇ ゲートパッド電極
５２ 絶縁膜
５３ 開口部
５３Ｄ ドレインパッド用開口部
５３Ｇ ゲートパッド用開口部
５４ ソース裏面電極
５５ 領域
６０ 単位セル
６０ａ 単位ＬＤＭＯＳＦＥＴ
６１ａ，６１ｂ，６１ｃ，６１ｄ 辺
７１ トランジスタ
７２ 抵抗
７３ インダクタ
７４ 抵抗
８１，８２ 端部
１１１ 配線基板
１１１ａ 上面
１１２ 受動部品
１１５ａ 基板側端子
１１５ｂ 外部接続用端子
１１５ｄ 配線パターン
ＡＧＣＡＭＰ ＡＧＣアンプ
ＡＪＣ１，ＡＪＣ２，ＡＪＣ３ 整合回路
ＡＪＣ１ａ，ＡＪＣ１ｂ，ＡＪＣ２ａ，ＡＪＣ２ｂ，ＡＪＣ３ａ，ＡＪＣ３ｂ 整合回路
ＡＭＰ１，ＡＭＰ１ａ，ＡＭＰ１ｂ，ＡＭＰ２，ＡＭＰ２ａ，ＡＭＰ２ｂ 増幅回路
ＡＮＴ アンテナ
ＡＮＴ−ＳＷ アンテナスイッチ
ＡＲ１ 活性領域
ＢＢＰ ベースバンド部
ＢＥ１ 裏面電極
ＣＤＰ 表示・制御部
ＣＯＤ１ 音声ＣＯＤＥＣ
ＣＯＤ２ チャネルＣＯＤＥＣ
ＣＰ１，ＣＰ１ｂ 半導体チップ
ＣＰ１０１，ＣＰ１０２ 半導体チップ
ＣＴＣ１ 制御回路
ＤＡＣ Ｄ／Ａ変換回路
ＤＭＤＬ 復調回路
ＤＰＳ デジタル携帯電話機
ＦＰＬ１ ＲＦ−ＰＬＬ（ＲＦ周波数位相同期回路）
ＦＰＬ２ ＩＦ−ＰＬＬ（ＩＦ周波数位相同期回路）
ＩＦＣ ＩＦ回路
ＩＰＴ１，ＩＰＴ１ａ，ＩＰＴ１ｂ 入力端子
Ｌ１ 長さ
ＬＣＤ 液晶表示部
ＬＮＡ 低雑音アンプ
Ｍ１ 配線
Ｍ１Ｓ ソース配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｇ ゲート配線
Ｍ２ 配線
Ｍ２Ｇ ゲート配線
Ｍ２Ｇ１ 連結配線部
Ｍ２Ｇ２ 配線部
Ｍ２Ｄ ドレイン配線
Ｍ２Ｄ１ 配線部
Ｍ２Ｄ２ 連結配線部
Ｍ２Ｓ ソース配線
Ｍ１０２Ｇ ゲート配線
ＭＣＮ マイコン
ＭＤＬ 変調回路
ＭＩＣ マイク
ＭＲＹ メモリ
ＯＰＴ１，ＯＰＴ１ａ，ＯＰＴ１ｂ 出力端子
ＰＡ１，ＰＡ１ａ 電力増幅モジュール
ＰＡ１０１ 電力増幅モジュール
ＰＤ パッド電極
ＰＤ１Ｄ，ＰＤ２Ｄ ドレインパッド電極
ＰＤ１Ｄａ，ＰＤ１Ｄｂ，ＰＤ２Ｄａ，ＰＤ２Ｄｂ ドレインパッド電極
ＰＤ１Ｇ，ＰＤ２Ｇ ゲートパッド電極、
ＰＤ１Ｇａ，ＰＤ１Ｇｂ，ＰＤ２Ｇａ，ＰＤ２Ｇｂ ゲートパッド電極
ＰＤ３，ＰＤ４ 電源入力用パッド電極
ＰＤ１０１Ｇ，ＰＤ１０１Ｄ，ＰＤ１０２Ｇ，ＰＤ１０２Ｄ パッド電極
ＱＭＤ 直交変調器
ＲＦＢＰ ＲＦブロック部
ＲＸ−ＭＩＸ 受信ミクサ
ＳＰ スピーカ
ＴＸ−ＭＩＸ 送信ミクサ
ＶＤＤ１，ＶＤＤ２ 電源電圧
Ｗ０，Ｗ１，Ｗ２，Ｗ３ 幅
ＷＡ，ＷＡ１０１ ワイヤ
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、移動体通信装置に搭載される電力増幅モジュールなどに使用される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ方式、ＰＣＳ方式、ＰＤＣ方式、ＣＤＭＡ方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００１−９４０９４号公報（特許文献１）には、３つの半導体チップを配線基板上に搭載した高周波電力増幅器に関する技術が記載されている。
【０００５】
国際公開０５／０１５６３６号公報（特許文献２）には、配線基板上に搭載する半導体チップを１つのみとしたＲＦパワーモジュールに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−９４０９４号公報
【特許文献２】国際公開０５／０１５６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
ＲＦパワーモジュールは、配線基板上に半導体チップおよび受動部品を搭載し、これらを樹脂封止することで形成することができる。ＲＦパワーモジュールに形成されている電力増幅回路は、複数の増幅回路を多段接続した多段構成を有しているが、複数の増幅回路をそれぞれ異なる半導体チップに形成した場合、配線基板上に搭載する半導体チップの数が多くなってしまうため、ＲＦパワーモジュールの大型化（大面積化）やコストの上昇を招いてしまう。一方、複数の増幅回路を同じ半導体チップに形成した場合、配線基板上に搭載する半導体チップの数が少なくてすむため、ＲＦパワーモジュールの小型化（小面積化）やコストの低減を図ることができる。
【０００９】
複数の増幅回路を同じ半導体チップに形成した場合、各増幅回路の入力用のゲートパッド電極と出力用のドレインパッド電極とを半導体チップに設ける必要が生じ、半導体チップにおけるパッド電極の種類や数が多くなるが、これらのパッド電極を、配線基板上に搭載した受動部品などで構成される段間整合回路などに接続しやすくするためには、半導体チップにおける各パッド電極の配置を工夫する必要がある。例えば、増幅回路の入力用のゲートパッド電極と出力用のドレインパッド電極とを、半導体チップの主面の同じ辺に沿って並んで配置させれば、半導体チップ内の増幅回路と配線基板上に搭載した受動部品などで構成される段間整合回路とを接続しやすくなる。
【００１０】
しかしながら、半導体チップにおいて、ある増幅回路を形成した領域から、その増幅回路のゲートに電気的に接続されたゲートパッド電極を離して配置させた場合、その増幅回路のゲートとゲートパッド電極とをつなぐゲート配線が長距離配線となる。各増幅回路は、並んで形成された複数の単位ＭＩＳＦＥＴを並列接続することで形成されているが、増幅回路を形成した領域からゲートパッド電極を離して配置させた場合、ゲート配線の寄生インダクタンス成分に起因して、増幅回路を構成する複数の単位ＭＩＳＦＥＴの各ゲート電極での位相差が大きくなってしまう。このため、増幅回路のドレインに電気的に接続されたドレインパッド電極からの出力の電力合成ロスが増え、増幅回路での電力損失が高くなり、ＲＦパワーモジュールの効率を低下させる可能性があることが、本発明者の検討により分かった。これは、ＲＦパワーモジュールの性能を低下させてしまう。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、配線基板上に半導体チップが搭載された、電力増幅回路を有する半導体装置であって、前記半導体チップには、前記電力増幅回路を構成するＭＩＳＦＥＴ素子と、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極とを有している。そして、前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第１の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の前記各ゲート電極に電気的に接続された第１ゲート配線部が延在している。そして、前記第１ゲート配線部は、同層の第２ゲート配線部を介して同層の前記ゲート用パッド電極に接続され、前記第１ゲート配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第１の辺の長さの１／１０以上である。
【００１５】
また、代表的な他の実施の形態による半導体装置は、配線基板上に半導体チップが搭載された、電力増幅回路を有する半導体装置であって、前記半導体チップには、前記電力増幅回路を構成するＭＩＳＦＥＴ素子と、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極とを有している。そして、前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第２の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域と電気的に接続された第１ドレイン配線部が延在している。そして、前記ドレイン用パッド電極は、同層の前記第１ドレイン配線部に接続され、前記第１ドレイン配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第２の辺の長さの１／１０以上である。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】デジタル携帯電話機の一例を示すブロック図である。
【図２】図１に示されるデジタル携帯電話機に用いられている電力増幅モジュールの構成例を模式的に示した回路ブロック図である。
【図３】本発明の一実施の形態である電力増幅モジュールの構造を示す概念的な断面図である。
【図４】比較例の電力増幅モジュールの概念的な平面図である。
【図５】本発明の一実施の形態の電力増幅モジュールの構造を示す概念的な平面図である。
【図６】本発明の一実施の形態の電力増幅モジュールの変形例を示す概念的な平面図である。
【図７】本発明の一実施の形態の半導体チップの要部断面図である。
【図８】本発明の一実施の形態の半導体チップの要部断面図である。
【図９】本発明の一実施の形態の半導体チップの要部断面図である。
【図１０】本発明の一実施の形態の半導体チップの他の要部断面図である。
【図１１】本発明の一実施の形態の半導体チップの要部平面図である。
【図１２】本発明の一実施の形態の半導体チップの要部平面図である。
【図１３】本発明の一実施の形態の半導体チップの要部平面図である。
【図１４】本発明の一実施の形態の半導体チップの要部平面図である。
【図１５】本発明の一実施の形態の半導体チップの要部平面図である。
【図１６】本発明の一実施の形態の半導体チップの要部平面図である。
【図１７】本発明の一実施の形態の半導体チップの要部平面図である。
【図１８】本発明の一実施の形態の半導体チップの要部平面図である。
【図１９】比較例の半導体チップの要部平面図である。
【図２０】ゲートパッド電極とドレインパッド電極とを半導体チップの同じ辺に配置した場合の半導体チップの要部平面図である。
【図２１】シミュレーションに用いた等価回路図である。
【図２２】ゲート配線の連結配線部の幅を変えたときの、電力増幅モジュールの効率の向上量を示すグラフである。
【図２３】本発明の他の実施の形態の半導体チップの要部平面図である。
【図２４】本発明の他の実施の形態の半導体チップの要部平面図である。
【図２５】本発明の他の実施の形態の半導体チップの要部平面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
＜デジタル携帯電話機の構成について＞
図１は、標準的なデジタル携帯電話機（デジタル携帯電話機システム、移動体通信装置）ＤＰＳの一例を示すブロック図（説明図）である。
【００２３】
図1に示されるデジタル携帯電話機ＤＰＳにおいては、アンテナＡＮＴより受信した信号は、アンテナスイッチＡＮＴ−ＳＷを通って低雑音アンプＬＮＡにより増幅され、受信ミクサＲＸ−ＭＩＸにより１５０〜２５０ＭＨｚ程度のＩＦ周波数（中間周波数）に変換された後、ＩＦ回路ＩＦＣで更に周波数変換され、４５５ｋＨｚ程度の第２ＩＦ周波数としてベースバンド部ＢＢＰへ導かれて復調回路ＤＭＤＬで復調される。なお、図１において、符号ＣＯＤ１は音声ＣＯＤＥＣ（コーデック）、符号ＳＰはスピーカ、符号ＭＩＣはマイク、符号ＣＯＤ２はチャネルＣＯＤＥＣ（コーデック）、符号ＭＤＬは変調回路である。
【００２４】
また、音声をデジタル化した信号は、ベースバンド部ＢＢＰのＤ／Ａ変換回路ＤＡＣでＤ−Ａ変換（デジタル−アナログ変換）され、Ｉ／Ｑ信号としてＲＦブロック部ＲＦＢＰへ導かれ、直交変調器ＱＭＤによりＩＦ周波数へ変調され、送信ミクサＴＸ−ＭＩＸにより送信信号に変換された後、電力増幅モジュールＰＡ１で増幅され、アンテナスイッチＡＮＴ−ＳＷを通してアンテナＡＮＴから送信される。受信ミクサＲＸ−ＭＩＸおよび送信ミクサＴＸ−ＭＩＸへは、発振器とＰＬＬ（位相同期回路）により構成されたシンセサイザよりローカル信号が供給されている。なお、図１において、符号ＡＧＣＡＭＰはＡＧＣ（Automatic Gain Control）アンプ、符号ＦＰＬ１はＲＦ−ＰＬＬ（ＲＦ周波数位相同期回路）、符号ＦＰＬ２はＩＦ−ＰＬＬ（ＩＦ周波数位相同期回路）である。また、デジタル携帯電話機ＤＰＳは、液晶表示部ＬＣＤ、マイコンＭＣＮおよびメモリＭＲＹなどで構成された表示・制御部ＣＤＰも備えている。
【００２５】
＜電力増幅モジュールの回路構成について＞
図２は、図１に示されるデジタル携帯電話機ＤＰＳのような移動体通信装置に用いられている電力増幅モジュール（半導体装置、電子装置、電力増幅器、高出力増幅器、高周波電力増幅器、高周波電力増幅装置、電力増幅器モジュール、ＲＦパワーモジュール）ＰＡ１の構成例を模式的に示した回路ブロック図（説明図）である。
【００２６】
電力増幅モジュールＰＡ１は、電力回路を有する半導体装置（または電子装置）であり、図２に示されるように、電力増幅モジュールＰＡ１の回路構成は、複数段、ここでは２段（２つ）の増幅回路（増幅段、電力増幅回路）ＡＭＰ１，ＡＭＰ２と、インピーダンス整合用の整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３とを有している。整合回路ＡＪＣ１は、入力端子ＩＰＴ１と１段目の増幅回路ＡＭＰ１（のゲート）の間の整合回路（入力整合回路）である。整合回路ＡＪＣ２は、１段目の増幅回路ＡＭＰ１（のドレイン）と２段目の増幅回路ＡＭＰ２（のゲート）の間の整合回路（段間整合回路）である。整合回路ＡＪＣ３は、２段目の増幅回路ＡＭＰ２（のドレイン）と出力端子ＯＰＴ１の間の整合回路（出力整合回路）である。また、各増幅回路ＡＭＰ１，ＡＭＰ２のドレインには電源電圧ＶＤＤ１が印加され、各増幅回路ＡＭＰ１，ＡＭＰ２のゲートには、電源電圧ＶＤＤ２を抵抗分割して得られた電圧（バイアス電圧）が印加されるようになっている。
【００２７】
電力増幅モジュールＰＡ１の入力端子ＩＰＴ１に入力されたＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１を経て増幅回路ＡＭＰ１で増幅され、更に整合回路ＡＪＣ２を経て増幅回路ＡＭＰ２で増幅されて、整合回路ＡＪＣ３を経て出力端子ＯＰＴ１からＲＦ出力信号（増幅された送信信号）として出力される。
【００２８】
このように、電力増幅モジュールＰＡ１が有する電力増幅回路は、複数の増幅回路ＡＭＰ１，ＡＭＰ２を多段接続した多段構成を有している。
【００２９】
また、図示は省略するが、整合回路ＡＪＣ３と出力端子ＯＰＴ１の間にローパスフィルタやアンテナスイッチ回路を設けることもできる。ローパスフィルタは高調波成分を減衰させる回路である。
【００３０】
＜電力増幅モジュールの構造について＞
図３は、電力増幅モジュールＰＡ１の構造を示す概念的な断面図（側面断面図）である。
【００３１】
図３に示される電力増幅モジュールＰＡ１は、配線基板（多層基板、多層配線基板、モジュール基板）１１と、配線基板１１上に搭載（実装）された半導体チップ（半導体素子、能動素子）ＣＰ１と、配線基板１１上に搭載（実装）された受動部品（受動素子、チップ部品）１２と、半導体チップＣＰ１および受動部品１２を含む配線基板１１の上面１１ａを覆う封止樹脂（封止樹脂部）１３とを有している。半導体チップＣＰ１および受動部品１２は、配線基板１１の導体層（伝送線路）に電気的に接続されている。また、電力増幅モジュールＰＡ１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。電力増幅モジュールＰＡ１は、半導体チップＣＰ１を有しているので半導体装置とみなすことができるが、電子装置とみなすこともできる。
【００３２】
配線基板１１は、例えば、複数の絶縁体層（誘電体層）１４と、複数の導体層（配線層）とを積層して一体化した多層配線基板（多層基板）である。図３では、４つの絶縁体層１４が積層されて配線基板１１が形成されているが、積層される絶縁体層１４の数はこれに限定されるものではなく種々変更可能である。配線基板１１を構成する各導体層（配線層）は、必要に応じて絶縁体層１４に形成されたビアホール（スルーホール）１６内の導体（導体膜）を通じて電気的に接続されている。配線基板１１の絶縁体層１４を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板１１はセラミック多層基板である。配線基板１１の絶縁体層１４の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００３３】
配線基板１１の上面（表面）１１ａ上と下面（裏面）１１ｂ上と絶縁体層１４間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板１１の最上層の導体層によって、配線基板１１の上面１１ａに導電体からなる基板側端子（端子、電極）１５ａが形成され、配線基板１１の最下層の導体層によって、配線基板１１の下面１１ｂに導電体からなる外部接続用端子（端子、電極、モジュール電極）１５ｂが形成されている。
【００３４】
外部接続用端子１５ｂは、上記入力端子ＩＰＴ１に対応する端子と上記出力端子ＯＰＴ１に対応する端子とを含んでいる。配線基板１１の内部、すなわち絶縁体層１４の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図３では簡略化のために図示を省略している。また、配線基板１１の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板１１の下面１１ｂの基準電位供給用端子１５ｃなど）は、絶縁体層１４の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００３５】
半導体チップＣＰ１は、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップＣＰ１に分離したものである。半導体チップＣＰ１の表面（上面）には、複数のパッド電極（電極、ボンディングパッド）ＰＤが形成されており、各パッド電極ＰＤは、半導体チップＣＰ１に形成された半導体素子または半導体集積回路に電気的に接続されている。半導体チップＣＰ１の構成については、後でより詳細に説明する。
【００３６】
図３に示されるように、半導体チップＣＰ１は配線基板１１の上面１１ａの導体層１７に、例えば半田１８などの接合材（接着材）によりフェイスアップでダイボンディングされている。半導体チップＣＰ１のダイボンディングには、半田１８の代わりに銀ペーストなどを用いることもできる。半導体チップＣＰ１の表面（上面）に形成されたパッド電極ＰＤは、導電性のワイヤ（ボンディングワイヤ）ＷＡを介して配線基板１１の上面１１ａの基板側端子１５ａに電気的に接続されている。また、半導体チップＣＰ１の裏面全面には裏面電極ＢＥ１が形成されており、この半導体チップＣＰ１の裏面電極ＢＥ１は、配線基板１１の上面１１ａの導体層１７に半田１８などの導電性の接合材により接合されて電気的に接続され、更にビアホール１６（１６ａ）内の導体などを介して、配線基板１１の下面１１ｂの基準電位供給用端子１５ｃに電気的に接続されている。なお、ビアホール１６のうち、半導体チップＣＰ１の下方に設けられたビアホール１６ａは、半導体チップＣＰ１で生じた熱を配線基板１１の下面１１ｂ側に伝導させるためのサーマルビアとして機能することもできる。
【００３７】
受動部品１２は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品１２は、例えば上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３などを構成する受動部品である。受動部品１２の電極は、配線基板１１の上面１１ａの基板側端子１５ａに半田１８などの導電性の接合材により接合されて電気的に接続されている。
【００３８】
半導体チップＣＰ１または受動部品１２が電気的に接続された配線基板１１の上面１１ａの基板側端子１５ａは、必要に応じて配線基板１１の上面１１ａまたは内部の配線層やビアホール１６内の導体などを介して結線され、また、必要に応じて配線基板１１の下面１１ｂの外部接続用端子１５ｂまたは基準電位供給用端子１５ｃに電気的に接続されている。
【００３９】
封止樹脂１３は、半導体チップＣＰ１、受動部品１２およびワイヤＷＡを覆うように配線基板１１の上面１１ａ上に形成されている。封止樹脂１１は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００４０】
本実施の形態では、上記増幅回路ＡＭＰ１および上記増幅回路ＡＭＰ２を、１つの半導体チップＣＰ１内に形成している。半導体チップＣＰ１内に増幅回路ＡＭＰ１，ＡＭＰ２を設けることで、増幅回路ＡＭＰ１を内蔵した半導体チップと増幅回路ＡＭＰ２を内蔵した半導体チップとを別個に用意する場合に比べて、電力増幅モジュールＰＡ１を小型化（小面積化）することができ、また、電力増幅モジュールＰＡ１のコストを低減できる。
【００４１】
更に、本実施の形態では、増幅回路ＡＭＰ１，ＡＭＰ２だけでなく、増幅回路ＡＭＰ１，ＡＭＰ２の増幅動作の制御や補佐などを行う制御回路（後述の制御回路ＣＴＣ１に対応）も半導体チップＣＰ１内に形成している。
【００４２】
＜比較例の電力増幅モジュールについて＞
図４は、比較例の電力増幅モジュールＰＡ１０１の概念的な平面図（上面図）であり、上記封止樹脂１３に対応する封止樹脂を透視してある。
【００４３】
図４に示される比較例の電力増幅モジュールＰＡ１０１は、全体の回路構成は上記図２の回路構成とほぼ同様であるが、本実施の形態とは異なり、増幅回路ＡＭＰ１を内蔵した半導体チップＣＰ１０１と増幅回路ＡＭＰ２を内蔵した半導体チップＣＰ１０２とを別個に用意して配線基板１１１の上面１１１ａ上に搭載している。そして、半導体チップＣＰ１０１，ＣＰ１０２のパッド電極ＰＤ１０１Ｇ，ＰＤ１０１Ｄ，ＰＤ１０２Ｇ，ＰＤ１０２Ｄをそれぞれ導電性のワイヤＷＡ１０１を介して配線基板１１１の上面１１１ａの基板側端子１１５ａに電気的に接続している。また、配線基板１１１の上面１１１ａ上には、半導体チップＣＰ１０１，１０２および受動部品１１２が搭載されているだけでなく、上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する受動部品も搭載されているが、図面の簡略化のために、図４では、各整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する受動部品が配置された領域を、符号ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を付したブロックで示してある。また、比較例の電力増幅モジュールＰＡ１０１では、後述の制御回路ＣＴＣ１に対応するものは、半導体チップＣＰ１０１，ＣＰ１０２以外の半導体チップ（図示せず）に形成され、その半導体チップは、電力増幅モジュールＰＡ１０１を構成する配線基板１１１の上面１１１ａ上に配置されるか、あるいは電力増幅モジュールＰＡ１０１の外部に配置されている。
【００４４】
なお、図４において、符号１１５ｂは、電力増幅モジュールＰＡ１０１の外部接続用端子であり、理解を簡単にするために、配線基板１１１の上面１１１ａに図示しているが、実際には配線基板１１１の下面に配置されている。また、符号１１５ｄは、配線基板１１１の配線パターンである。また、図４は、平面図であるが、図面を見やすくするために、半導体チップＣＰ１０１，１０２におけるパッド電極ＰＤ１０１Ｇ，ＰＤ１０１Ｄ，ＰＤ１０２Ｇ，ＰＤ１０２Ｄとそれにつながるゲート配線およびドレイン配線を、ハッチングを付して示してある。
【００４５】
図４に示される比較例の電力増幅モジュールＰＡ１０１は、上記図２のように、整合回路ＡＪＣ１と、半導体チップＣＰ１０１内の増幅回路ＡＭＰ１と、整合回路ＡＪＣ２と、半導体チップＣＰ１０２内の増幅回路ＡＭＰ２と、整合回路ＡＪＣ３とが順に直列に接続された回路構成を有している。
【００４６】
このため、図４に示されるように、半導体チップＣＰ１０１の主面（上面）において、ゲート用のパッド電極ＰＤ１０１Ｇとドレイン用のパッド電極ＰＤ１０１Ｄとを、半導体チップＣＰ１０１の対向する辺にそれぞれ配置し、また、半導体チップＣＰ１０２の主面（上面）において、ゲート用のパッド電極ＰＤ１０２Ｇとドレイン用のパッド電極ＰＤ１０２Ｄとを、半導体チップＣＰ１０１の対向する辺にそれぞれ配置している。そして、配線基板１１１の上面１１１ａにおいて、整合回路ＡＪＣ１、半導体チップＣＰ１０１、整合回路ＡＪＣ２、半導体チップＣＰ１０２および整合回路ＡＪＣ３を順に並んで配置し、半導体チップＣＰ１０１のゲート用のパッド電極ＰＤ１０１Ｇを整合回路ＡＪＣ１にワイヤＷＡ１０１で接続し、半導体チップＣＰ１０１のドレイン用のパッド電極ＰＤ１０１Ｄを整合回路ＡＪＣ２にワイヤＷＡ１０１で接続している。また、半導体チップＣＰ１０２のゲート用のパッド電極ＰＤ１０２Ｇを整合回路ＡＪＣ２にワイヤＷＡ１０１で接続し、半導体チップＣＰ１０２のドレイン用のパッド電極ＰＤ１０２Ｄを整合回路ＡＪＣ３にワイヤＷＡ１０１で接続している。このような配置にすることで、配線基板１１１の上面１１１ａでの各部品（半導体チップＣＰ１０１，ＣＰ１０２および整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する受動部品）の配置効率を高めることができる。
【００４７】
しかしながら、図４に示される比較例の電力増幅モジュールＰＡ１０１では、増幅回路ＡＭＰ１を内蔵した半導体チップＣＰ１０１と増幅回路ＡＭＰ２を内蔵した半導体チップ１０２とを別個に用意している分、配線基板１１１上に搭載する半導体チップの数が多くなるため、電力増幅モジュールＰＡ１０１が大型化（大面積化）し、またコストも増大してしまう。このため、本実施の形態のように、増幅回路ＡＭＰ１および増幅回路ＡＭＰ２を、１つの半導体チップＣＰ１内に内蔵させることが好ましい。
【００４８】
＜電力増幅モジュールのレイアウトおよび接続関係について＞
図５は、本実施の形態の電力増幅モジュールＰＡ１の構造を示す概念的な平面図（上面図）であり、封止樹脂１３を透視し、配線基板１１の上面１１ａ上における半導体チップＣＰ１および上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３（を構成する受動部品１２）の配置状態が模式的に示されている。
【００４９】
なお、配線基板１１の上面１１ａ上には、上記整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する上記受動部品１２も搭載されているが、図面の簡略化のために、図５では、各整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する上記受動部品１２が配置された領域を、各整合回路を示す符号ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を付したブロックで示してある。また、図５において、理解を簡単にするために、配線基板１１の上面１１ａに外部接続用端子１５ｂを図示しているが、実際には、上記図３にも示されるように、外部接続用端子１５ｂは配線基板１１の下面１１ｂに配置されている。また、図５において、符号１５ｄは、配線基板１１の配線パターンである。
【００５０】
上記図２および図５に示されるように、本実施の形態の電力増幅モジュールＰＡ１は、整合回路ＡＪＣ１と、半導体チップＣＰ１内の増幅回路ＡＭＰ１と、整合回路ＡＪＣ２と、半導体チップＣＰ１内の増幅回路ＡＭＰ２と、整合回路ＡＪＣ３とが順に直列に接続された回路構成を有している。増幅回路ＡＭＰ１，ＡＭＰ２および制御回路ＣＴＣ１は半導体チップＣＰ１内に形成され、整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３は、配線基板１１上に搭載された上記受動部品１２や配線基板１１の導体パターン（配線パターン）などによって形成されている。
【００５１】
制御回路ＣＴＣ１は、増幅回路ＡＭＰ１，ＡＭＰ２の増幅動作の制御や補佐などを行う回路である。制御回路ＣＴＣ１には、電源電圧ＶＤＤ１，ＶＤＤ２が入力され、増幅回路ＡＭＰ１，ＡＭＰ２に印加するバイアス電圧や、増幅回路ＡＭＰ１，ＡＭＰ２のドレインに印加する電圧を制御する機能などを有している。
【００５２】
半導体チップＣＰ１に増幅回路ＡＭＰ１，ＡＭＰ２および制御回路ＣＴＣ１を内蔵させることで、電力増幅モジュールＰＡ１を構成するのに必要な半導体チップの数（すなわち配線基板１１上に搭載する半導体チップの数）を少なくすることができるため、電力増幅モジュールＰＡ１を小型化（小面積化）することができ、また、電力増幅モジュールＰＡ１のコストを低減できる。
【００５３】
増幅回路ＡＭＰ１，ＡＭＰ２のそれぞれは、半導体チップＣＰ１内に形成されたＭＩＳＦＥＴ素子、より特定的にはＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)素子、により形成されている。そして、増幅回路ＡＭＰ１を構成するＬＤＭＯＳＦＥＴと増幅回路ＡＭＰ２を構成するＬＤＭＯＳＦＥＴとが従属接続（多段接続）されて、電力増幅モジュールＰＡ１の電力増幅回路を構成している。
【００５４】
図５では、半導体チップＣＰ１において、１段目の増幅回路ＡＭＰ１を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２１を付してＬＤＭＯＳＦＥＴ形成領域２１として示し、２段目の増幅回路ＡＭＰ２を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２２を付してＬＤＭＯＳＦＥＴ形成領域２２として示し、制御回路ＣＴＣ１を構成する素子が形成された領域を、符号２３を付して制御回路領域２３として示してある。
【００５５】
また、図５は、平面図であるが、図面を見やすくするために、半導体チップＣＰ１におけるパッド電極ＰＤと、半導体チップＣＰ１においてＬＤＭＯＳＦＥＴ形成領域２１（増幅回路ＡＭＰ１）、ＬＤＭＯＳＦＥＴ形成領域２２（増幅回路ＡＭＰ２）、制御回路領域２３（制御回路ＣＴＣ１）およびパッド電極ＰＤの間を電気的に接続する配線とを、ハッチングを付して示してある。但し、このハッチングを付した配線と、ＬＤＭＯＳＦＥＴ形成領域２１、２１および制御回路領域２３は、実際には、半導体チップＣＰ１の表面保護膜（後述の絶縁膜５２）で覆われている。
【００５６】
なお、本実施の形態では、２段の増幅回路ＡＭＰ１，ＡＭＰ２が接続（多段接続）されて電力増幅モジュールＰＡ１の電力増幅回路が形成されているが、他の形態として、３段以上の増幅回路を接続（多段接続）して電力増幅モジュールＰＡ１の電力増幅回路を形成することも可能であり、この場合、３段以上の増幅回路（ＬＤＭＯＳＦＥＴ）が半導体チップＣＰ１内に形成されることになる。
【００５７】
図５に示されるように、半導体チップＣＰ１は、パッド電極ＰＤとして、ゲートパッド電極ＰＤ１Ｇ、ドレインパッド電極ＰＤ１Ｄ、ゲートパッド電極ＰＤ２Ｇ、ドレインパッド電極ＰＤ２Ｄおよび電源入力用パッド電極ＰＤ３，ＰＤ４を有している。
【００５８】
このうち、ゲートパッド電極ＰＤ１Ｇは、増幅回路ＡＭＰ１用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２１に形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、かつ、整合回路ＡＪＣ１を介してＲＦ信号を半導体チップＣＰ１に入力するための入力用のパッド電極ＰＤである。また、ドレインパッド電極ＰＤ１Ｄは、増幅回路ＡＭＰ１用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２１に形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤであり、かつ、増幅回路ＡＭＰ１で増幅したＲＦ信号を半導体チップＣＰ１から出力するための出力用のパッド電極ＰＤである。また、ゲートパッド電極ＰＤ２Ｇは、増幅回路ＡＭＰ２用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、かつ、ドレインパッド電極ＰＤ１Ｄから出力したＲＦ信号を整合回路ＡＪＣ２を介して半導体チップＣＰ１に再入力するための入力用のパッド電極ＰＤである。また、ドレインパッド電極ＰＤ２Ｄは、増幅回路ＡＭＰ２用のＬＤＭＯＳＦＥＴ（半導体チップＣＰ１のＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤであり、かつ、増幅回路ＡＭＰ２で増幅したＲＦ信号を半導体チップＣＰ１から出力するための出力用のパッド電極ＰＤである。また、電源入力用パッド電極ＰＤ３，ＰＤ４は、半導体チップＣＰ１内に形成された制御回路ＣＴＣ１（制御回路領域２３に形成された回路）に電気的に接続されており、電源入力用パッド電極ＰＤ３は、電源電圧ＶＤＤ１を半導体チップＣＰ１（の制御回路ＣＴＣ１）に入力するための入力用のパッド電極ＰＤである。また、電源入力用パッド電極ＰＤ４は、電源電圧ＶＤＤ２を半導体チップＣＰ１（の制御回路ＣＴＣ１）に入力するための入力用のパッド電極ＰＤである。
【００５９】
このため、配線基板１１上に搭載された半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇを、整合回路ＡＪＣ１に電気的に接続された基板側端子１５ａにワイヤＷＡで接続し、ドレインパッド電極ＰＤ１Ｄを、整合回路ＡＪＣ２に電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。そして、この整合回路ＡＪＣ２に電気的に接続された他の基板側端子１５ａにゲートパッド電極ＰＤ２ＧをワイヤＷＡで接続し、ドレインパッド電極ＰＤ２Ｄを整合回路ＡＪＣ３に電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。また、電源電圧ＶＤＤ１に電気的に接続される基板側端子１５ａに半導体チップＣＰ１の電源入力用パッド電極ＰＤ３をワイヤＷＡで接続し、電源電圧ＶＤＤ２に電気的に接続される基板側端子１５ａに半導体チップＣＰ１の電源入力用パッド電極ＰＤ４をワイヤＷＡで接続している。
【００６０】
本実施の形態の電力増幅モジュールＰＡ１では、多段接続された複数の増幅回路ＡＭＰ１，ＡＭＰ２のうちの最終段の増幅回路ＡＭＰ２とそれよりも１段前の増幅回路ＡＭＰ１との間の段間整合回路用の受動部品１２（ここでは整合回路ＡＪＣ２用の受動部品１２）が、配線基板１１上に搭載されている。このため、最終段の増幅回路ＡＭＰ２のゲートに接続されたゲートパッド電極ＰＤ２Ｇを半導体チップＣＰ１に設け、整合回路ＡＪＣ２を経たＲＦ信号（送信信号）を、ゲートパッド電極ＰＤ２Ｇから半導体チップＣＰ１内に再入力する必要がある。
【００６１】
すなわち、電力増幅モジュールＰＡ１の入力端子ＩＰＴ１に対応する外部接続用端子１５ｂに入力されたＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１を経て半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇに入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ１（ＬＤＭＯＳＦＥＴ形成領域２１に形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ１Ｄから半導体チップＣＰ１外に出力される。このドレインパッド電極ＰＤ１Ｄから出力されたＲＦ信号（送信信号）は、半導体チップＣＰ１外の整合回路ＡＪＣ２を経て半導体チップＣＰ１のゲートパッド電極ＰＤ２Ｇに再入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ２（ＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ２Ｄから半導体チップＣＰ１外に出力される。このドレインパッド電極ＰＤ２Ｄから出力されたＲＦ信号（送信信号）は、整合回路ＡＪＣ３を経て、出力端子ＯＰＴ１に対応する外部接続用端子１５ｂからＲＦ出力信号（増幅された送信信号）として出力される。
【００６２】
本実施の形態では、図５に示されるように、半導体チップＣＰ１の主面（上面）において、ゲートパッド電極ＰＤ１Ｇとドレインパッド電極ＰＤ１Ｄとを半導体チップＣＰ１の同じ辺に沿って配置し、ゲートパッド電極ＰＤ２Ｇとドレインパッド電極ＰＤ２Ｄとを半導体チップＣＰ１の他の同じ辺に沿って配置し、電源入力用パッド電極ＰＤ３と電源入力用パッド電極ＰＤ４とを半導体チップＣＰ１の更に他の同じ辺に沿って配置している。半導体チップＣＰ１のパッド電極ＰＤをこのような配置にすることで、半導体チップＣＰ１の各パッド電極ＰＤと整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３とを接続しやすくし、配線基板１１の上面１１ａでの各部品（半導体チップＣＰ１および整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３を構成する上記受動部品１２）の配置効率を高め、また配線基板１１における配線の引き回しのしやすさを高めることができる。特に、ゲートパッド電極ＰＤ２Ｇとドレインパッド電極ＰＤ２Ｄとを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが重要である。
【００６３】
図６は、本実施の形態の電力増幅モジュールＰＡ１の変形例（すなわち電力増幅モジュールＰＡ１ａ）を示す概念的な平面図（上面図）であり、上記図５に対応するものであり、封止樹脂１３を透視してある。
【００６４】
図６に示される、本実施の形態の変形例の電力増幅モジュールＰＡ１ａは、２系統（ここではＧＳＭ９００用およびＤＣＳ１８００用）の電力増幅回路を有し、２系統の電力増幅回路の送信周波数帯は、それぞれ０．９ＧＨｚ帯（８２４〜９１５ＭＨｚ）と１．８ＧＨｚ帯（１７１０〜１９１０ＭＨｚ）である。
【００６５】
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。
【００６６】
図６に示される電力増幅モジュールＰＡ１ａの回路構成は、２つの増幅回路（増幅段）ＡＭＰ１ａ，ＡＭＰ２ａと整合回路ＡＪＣ１ａ，ＡＪＣ２ａ，ＡＪＣ３ａとからなるＧＳＭ９００用の電力増幅回路と、２つの増幅回路（増幅段）ＡＭＰ１ｂ，ＡＭＰ２ｂと整合回路ＡＪＣ１ｂ，ＡＪＣ２ｂ，ＡＪＣ３ｂとからなるＤＣＳ１８００用の電力増幅回路と、それら電力増幅回路の増幅動作の制御や補佐などを行う制御回路ＣＴＣ１とを有している。
【００６７】
具体的には、電力増幅モジュールＰＡ１ａは、ＧＳＭ９００用の入力端子ＩＰＴ１ａ用の外部接続用端子１５ｂと出力端子ＯＰＴ１ａ用の外部接続用端子１５ｂとの間に、入力用の整合回路ＡＪＣ１ａと、ＧＳＭ９００用の１段目の増幅回路ＡＭＰ１ａと、段間用の整合回路ＡＪＣ２ａと、ＧＳＭ９００用の２段目の増幅回路ＡＭＰ２ａと、出力用の整合回路ＡＪＣ３ａとが順に直列に接続されたＧＳＭ９００用の電力増幅回路を有している。また、電力増幅モジュールＰＡ１ａは、ＤＣＳ１８００用の入力端子ＩＰＴ１ｂ用の外部接続用端子１５ｂと出力端子ＯＰＴ１ｂ用の外部接続用端子１５ｂとの間に、入力用の整合回路ＡＪＣ１ｂと、ＤＣＳ１８００用の１段目の増幅回路ＡＭＰ１ｂと、段間用の整合回路ＡＪＣ２ｂと、ＤＣＳ１８００用の２段目の増幅回路ＡＭＰ２ｂと、出力用の整合回路ＡＪＣ３ｂとが順に直列に接続されたＤＣＳ１８００用の電力増幅回路を有している。増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ，ＡＭＰ１ｂ，ＡＭＰ２ｂおよび制御回路ＣＴＣ１は半導体チップＣＰ１内に形成され、整合回路ＡＪＣ１ａ，ＡＪＣ２ａ，ＡＪＣ３ａ，ＡＪＣ１ｂ，ＡＪＣ２ｂ，ＡＪＣ３ｂは、配線基板１１上に搭載された上記受動部品１２や配線基板１１の導体パターンなどによって形成されている。
【００６８】
なお、配線基板１１の上面１１ａ上には、上記整合回路ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂを構成する上記受動部品１２も搭載されているが、図面の簡略化のために、図６では、各整合回路ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂを構成する上記受動部品１２が配置された領域を、整合回路を示す符号ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂを付したブロックで示してある。また、図５と同様に、図６においても、理解を簡単にするために、配線基板１１の上面１１ａに外部接続用端子１５ｂを図示しているが、実際には、上記図３にも示されるように、外部接続用端子１５ｂは配線基板１１の下面１１ｂに配置されている。
【００６９】
増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ，ＡＭＰ１ｂ，ＡＭＰ２ｂのそれぞれは、半導体チップＣＰ１内に形成されたＭＩＳＦＥＴ素子、より特定的にはＬＤＭＯＳＦＥＴ素子、により形成されている。そして、増幅回路ＡＭＰ１ａを構成するＬＤＭＯＳＦＥＴと増幅回路ＡＭＰ２ａを構成するＬＤＭＯＳＦＥＴとが従属接続（多段接続）されて、ＧＳＭ９００用の電力増幅回路が形成され、また、増幅回路ＡＭＰ１ｂを構成するＬＤＭＯＳＦＥＴと増幅回路ＡＭＰ２ｂを構成するＬＤＭＯＳＦＥＴとが従属接続（多段接続）されて、ＤＣＳ１８００用の電力増幅回路が形成されている。
【００７０】
図６では、半導体チップＣＰ１において、ＧＳＭ９００用の１段目の増幅回路ＡＭＰ１ａを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２１ａを付してＬＤＭＯＳＦＥＴ形成領域２１ａとして示し、ＧＳＭ９００用の２段目の増幅回路ＡＭＰ２ａを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２２ａを付してＬＤＭＯＳＦＥＴ形成領域２２ａとして示している。また、ＤＣＳ１８００用の１段目の増幅回路ＡＭＰ１ｂを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２１ｂを付してＬＤＭＯＳＦＥＴ形成領域２１ｂとして示し、ＤＣＳ１８００用の２段目の増幅回路ＡＭＰ２ｂを構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号２２ｂを付してＬＤＭＯＳＦＥＴ形成領域２２ｂとして示している。また、図６は、平面図であるが、図面を見やすくするために、半導体チップＣＰ１におけるパッド電極ＰＤと、半導体チップＣＰ１において増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ，ＡＭＰ１ｂ，ＡＭＰ２ｂ、制御回路ＣＴＣ１およびパッド電極ＰＤの間を電気的に接続する配線とに、ハッチングを付して示してある。
【００７１】
図６に示される半導体チップＣＰ１は、パッド電極ＰＤとして、ゲートパッド電極ＰＤ１Ｇａ，ＰＤ２Ｇａ，ＰＤ１Ｇｂ，ＰＤ２Ｇｂ、ドレインパッド電極ＰＤ１Ｄａ，ＰＤ２Ｄａ，ＰＤ１Ｄｂ，ＰＤ２Ｄｂおよび電源入力用パッド電極ＰＤ３，ＰＤ４を有している。
【００７２】
このうち、ゲートパッド電極ＰＤ１Ｇａは、増幅回路ＡＭＰ１ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ａに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、ドレインパッド電極ＰＤ１Ｄａは、増幅回路ＡＭＰ１ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ａに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。また、ゲートパッド電極ＰＤ２Ｇａは、増幅回路ＡＭＰ２ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ａに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、ドレインパッド電極ＰＤ２Ｄａは、増幅回路ＡＭＰ２ａ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ａに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。また、ゲートパッド電極ＰＤ１Ｇｂは、増幅回路ＡＭＰ１ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ｂに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、ドレインパッド電極ＰＤ１Ｄｂは、増幅回路ＡＭＰ１ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２１ｂに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。また、ゲートパッド電極ＰＤ２Ｇｂは、増幅回路ＡＭＰ２ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ｂに形成されたＬＤＭＯＳＦＥＴ）のゲートに電気的に接続されたパッド電極ＰＤであり、また、ドレインパッド電極ＰＤ２Ｄｂは、増幅回路ＡＭＰ２ｂ用のＬＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ形成領域２２ｂに形成されたＬＤＭＯＳＦＥＴ）のドレインに電気的に接続されたパッド電極ＰＤである。電源入力用パッド電極ＰＤ３，ＰＤ４については、上記図５の場合と同様であるので、ここではその説明は省略する。
【００７３】
このため、配線基板１１上に搭載された半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇａを、整合回路ＡＪＣ１ａに電気的に接続された基板側端子１５ａにワイヤＷＡで接続し、ドレインパッド電極ＰＤ１Ｄａを、整合回路ＡＪＣ２ａに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。そして、この整合回路ＡＪＣ２ａに電気的に接続された他の基板側端子１５ａに、ゲートパッド電極ＰＤ２ＧａをワイヤＷＡで接続し、ドレインパッド電極ＰＤ２Ｄａを、整合回路ＡＪＣ３ａに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。
【００７４】
また、配線基板１１上に搭載された半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇｂを、整合回路ＡＪＣ１ｂに電気的に接続された基板側端子１５ａにワイヤＷＡで接続し、ドレインパッド電極ＰＤ１Ｄｂを、整合回路ＡＪＣ２ｂに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。そして、この整合回路ＡＪＣ２ｂに電気的に接続された他の基板側端子１５ａに、ゲートパッド電極ＰＤ２ＧｂをワイヤＷＡで接続し、ドレインパッド電極ＰＤ２Ｄｂを、整合回路ＡＪＣ３ｂに電気的に接続された基板側端子１５ａにワイヤＷＡで接続している。
【００７５】
また、電源電圧ＶＤＤ１に電気的に接続される基板側端子１５ａに、半導体チップＣＰ１の電源入力用パッド電極ＰＤ３をワイヤＷＡで接続し、電源電圧ＶＤＤ２に電気的に接続される基板側端子１５ａに、半導体チップＣＰ１の電源入力用パッド電極ＰＤ４をワイヤＷＡで接続している。
【００７６】
本実施の形態の電力増幅モジュールＰＡ１ａでは、多段接続された複数の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａのうちの最終段の増幅回路ＡＭＰ２ａとそれよりも１段前の増幅回路ＡＭＰ１ａとの間の段間整合回路用の受動部品１２（ここでは整合回路ＡＪＣ２ａ用の受動部品１２）が配線基板１１上に搭載されている。また、多段接続された複数の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂのうちの最終段の増幅回路ＡＭＰ２ｂとそれよりも１段前の増幅回路ＡＭＰ１ｂとの間の段間整合回路用の受動部品１２（ここでは整合回路ＡＪＣ２ｂ用の受動部品１２）が配線基板１１上に搭載されている。このため、最終段の増幅回路ＡＭＰ２ａ，ＡＭＰ２ｂの各ゲートに接続されたゲートパッド電極ＰＤ２Ｇａ，ＰＤ２Ｇｂを半導体チップＣＰ１に設け、各整合回路ＡＪＣ２ａ，ＡＪＣ２ｂを経たＲＦ信号（送信信号）を、ゲートパッド電極ＰＤ２Ｇａ，ＰＤ２Ｇｂから半導体チップＣＰ１内に再入力する必要がある。
【００７７】
すなわち、電力増幅モジュールＰＡ１ａの入力端子ＩＰＴ１ａに対応する外部接続用端子１５ｂに入力されたＧＳＭ９００用ＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１ａを経て半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇａに入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ１ａ（ＬＤＭＯＳＦＥＴ形成領域２１ａに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ１Ｄａから出力される。このドレインパッド電極ＰＤ１Ｄａから出力されたＧＳＭ９００用のＲＦ信号（送信信号）は、半導体チップＣＰ１外の整合回路ＡＪＣ２ａを経て半導体チップＣＰ１のゲートパッド電極ＰＤ２Ｇａに再入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ２ａ（ＬＤＭＯＳＦＥＴ形成領域２２ａに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ２Ｄａから出力される。このドレインパッド電極ＰＤ２Ｄａから出力されたＲＦ信号（送信信号）は、整合回路ＡＪＣ３ａを経て、出力端子ＯＰＴ１ａに対応する外部接続用端子１５ｂからＧＳＭ９００用のＲＦ出力信号（増幅された送信信号）として出力される。
【００７８】
また、電力増幅モジュールＰＡ１ａの入力端子ＩＰＴ１ｂに対応する外部接続用端子１５ｂに入力されたＤＣＳ１８００用ＲＦ入力信号（送信信号）は、整合回路ＡＪＣ１ｂを経て半導体チップＣＰ１のゲートパッド電極ＰＤ１Ｇｂに入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ１ｂ（ＬＤＭＯＳＦＥＴ形成領域２１ｂに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ１Ｄｂから出力される。このドレインパッド電極ＰＤ１Ｄｂから出力されたＤＣＳ１８００用のＲＦ信号（送信信号）は、半導体チップＣＰ１外の整合回路ＡＪＣ２ｂを経て半導体チップＣＰ１のゲートパッド電極ＰＤ２Ｇｂに再入力され、半導体チップＣＰ１内の増幅回路ＡＭＰ２ｂ（ＬＤＭＯＳＦＥＴ形成領域２２ｂに形成されたＬＤＭＯＳＦＥＴ）で増幅されて、半導体チップＣＰ１のドレインパッド電極ＰＤ２Ｄｂから出力される。このドレインパッド電極ＰＤ２Ｄｂから出力されたＲＦ信号（送信信号）は、整合回路ＡＪＣ３ｂを経て、出力端子ＯＰＴ１ｂに対応する外部接続用端子１５ｂからＤＣＳ１８００用のＲＦ出力信号（増幅された送信信号）として出力される。
【００７９】
図６に示される電力増幅モジュールＰＡ１ａでは、ＧＳＭ９００用の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａとＤＣＳ１８００用の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂと制御回路ＣＴＣ１とを、１つの半導体チップＣＰ１内に内蔵させている。これにより、電力増幅モジュールＰＡ１ａに使用する半導体チップの数を少なくして電力増幅モジュールＰＡ１ａを小型化（小面積化）することができ、また、電力増幅モジュールＰＡ１ａのコストを低減できる。
【００８０】
更に、図６の電力増幅モジュールＰＡ１ａでは、半導体チップＣＰ１の主面（上面）において、ＧＳＭ９００用の増幅回路ＡＭＰ２ａに接続されたゲートパッド電極ＰＤ２Ｇａとドレインパッド電極ＰＤ２Ｄａとを半導体チップＣＰ１の同じ辺に沿って配置し、ＤＣＳ１８００用の増幅回路ＡＭＰ２ｂに接続されたゲートパッド電極ＰＤ２Ｇｂとドレインパッド電極ＰＤ２Ｄｂとを半導体チップＣＰ１の他の同じ辺に沿って配置している。ここで、ＧＳＭ９００用のゲートパッド電極ＰＤ２Ｇａおよびドレインパッド電極ＰＤ２Ｄａが配置された半導体チップＣＰ１の辺と、ＤＣＳ１８００用のゲートパッド電極ＰＤ２Ｇｂおよびドレインパッド電極ＰＤ２Ｄｂが配置された半導体チップＣＰ１の辺とは、半導体チップＣＰ１の主面（上面）において、互いに対向する辺である。半導体チップＣＰ１のパッド電極ＰＤをこのような配置にすることで、半導体チップＣＰ１の各パッド電極ＰＤと整合回路ＡＪＣ１ａ〜ＡＪＣ３ａ，ＡＪＣ１ｂ〜ＡＪＣ３ｂとを接続しやすくし、配線基板１１の上面１１ａでの各部品（半導体チップＣＰ１および受動部品１２）の配置効率を高め、また配線基板１１における配線の引き回しのしやすさを高めることができる。
【００８１】
このように、電力増幅モジュールＰＡ１，ＰＡ１ａにおいては、複数段の増幅回路を１つの半導体チップＣＰ１に内蔵させているため、半導体チップＣＰ１におけるパッド電極ＰＤの種類や数が多い。このため、整合回路との接続しやすさを考慮すると、半導体チップＣＰ１に設けられた複数段の増幅回路のうち、特に最終段の増幅回路（上記増幅回路ＡＭＰ２，ＡＭＰ２ａ，ＡＭＰ２ｂに対応）に接続されたゲートパッド電極とドレインパッド電極とを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが望ましい。すなわち、図５のように、ゲートパッド電極ＰＤ２Ｇとドレインパッド電極ＰＤ２Ｄとを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが望ましい。あるいは、図６のように、ゲートパッド電極ＰＤ２Ｇａとドレインパッド電極ＰＤ２Ｄａとを半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置し、ゲートパッド電極ＰＤ２Ｇｂとドレインパッド電極ＰＤ２Ｄｂとを半導体チップＣＰ１の主面（上面）の他の同じ辺に沿って配置することが望ましい。
【００８２】
しかしながら、半導体チップの主面において、同じ辺に沿ってゲートパッド電極とドレインパッド電極とを配置した場合、ドレインパッド電極が配置されている辺まで配線でゲートパッド電極を引き回す必要があるため、半導体チップにおけるゲートパッド電極用の配線が長くなってしまう。本発明者が検討したところ、これは、電力損失を高め、電力増幅モジュールの効率を低下させる可能性があることが分かった。そこで、本実施の形態では、半導体チップＣＰ１の構成を以下のように工夫している。
【００８３】
＜半導体チップの構成について＞
図７〜図１０は、半導体チップＣＰ１の要部断面図である。図７には、半導体チップＣＰ１において、上記ＬＤＭＯＳＦＥＴ形成領域２２，２２ａ，２２ｂの要部断面図が示されている。図８は、図７とは異なる断面位置が示され、素子分離領域３２上においてゲート電極３５をゲート配線Ｍ１Ｇ，Ｍ２Ｇに引き上げている領域の断面図に対応する。図９は、図７および図８とは異なる断面位置が示され、ドレインパッド電極ＰＤ２Ｄ，ＰＤ２Ｄａ，ＰＤ２Ｄｂが形成された領域の断面図に対応する。図１０は、図７〜図９とは異なる断面位置が示され、ゲートパッド電極ＰＤ２Ｇ，ＰＤ２Ｇａ，ＰＤ２Ｇｂが形成された領域の断面図に対応する。
【００８４】
図７〜図１０に示されるように、半導体チップＣＰ１を構成するｐ＋型単結晶シリコンからなる半導体基板３０の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層３１が形成されている。エピタキシャル層３１には、絶縁体からなる素子分離領域３２が形成されている。なお、図７は、素子分離領域３２に囲まれた活性領域（後述の活性領域ＡＲ１に対応）を横切る断面図に対応するため、図７には素子分離領域３２は示されておらず、図８〜図１０は、活性領域を囲む素子分離領域３２を横切る断面図に対応するため、図８〜図１２には素子分離領域３２が示されている。
【００８５】
素子分離領域３２は、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成されている。素子分離領域３２により、半導体基板３０の主面（エピタキシャル層３１の主面）に後述の活性領域ＡＲ１が規定され、この活性領域ＡＲ１にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成される。活性領域ＡＲ１は、周囲を素子分離領域３２によって囲まれている。
【００８６】
エピタキシャル層３１の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するｐ型ウエル３３が形成されている。ｐ型ウエル３３の表面には、酸化シリコンなどからなるゲート絶縁膜３４を介してＬＤＭＯＳＦＥＴのゲート電極３５が形成されている。ゲート電極３５は、例えばｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極３５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜）３６が形成されている。
【００８７】
エピタキシャル層３１の内部のチャネル形成領域（ゲート電極３５の直下の領域）を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型ドリフト領域（ｎ−型オフセットドレイン領域）３７と、ｎ−型ドリフト領域３７に接し、チャネル形成領域から離間して形成されたｎ型ドリフト領域（ｎ型オフセットドレイン領域、ドレイン高濃度領域）３８と、ｎ型ドリフト領域３８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域（ドレイン高濃度領域）３９とからなる。
【００８８】
これらｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９のうち、ゲート電極３５に最も近いｎ−型ドリフト領域３７は不純物濃度が最も低く、ゲート電極３５から最も離間したｎ＋型ドレイン領域３９は不純物濃度が最も高い。また、ｎ型ドリフト領域３８の接合深さは、ｎ−型ドリフト領域３７の接合深さとほぼ同じであるが、ｎ＋型ドレイン領域３９は、ｎ型ドリフト領域３８およびｎ−型ドリフト領域３７に比べて浅く形成されている。
【００８９】
ｎ−型ドリフト領域３７は、ゲート電極３５に対して自己整合的に形成され、ｎ−型ドリフト領域３７は、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ型ドリフト領域３８は、ゲート電極３５のドレイン側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されることから、ｎ型ドリフト領域３８は、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、ゲート電極３５から離間して形成される。
【００９０】
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域４０と、ｎ−型ソース領域４０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域４０よりも不純物濃度が高いｎ＋型ソース領域４１とからなる。
【００９１】
ｎ−型ソース領域４０は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ−型ソース領域４０の下部に、ｐ型ハロー領域（図示せず）を形成することもでき、このｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００９２】
ｎ＋型ソース領域４１は、ゲート電極３５のソース側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されているため、ｎ＋型ソース領域４１は、ｎ−型ソース領域４０に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、チャネル形成領域から離間して形成されている。ｎ＋型ソース領域４１の底部の位置は、ｎ−型ソース領域４０の底部の位置よりも深い。
【００９３】
このように、ゲート電極３５とｎ＋型ドレイン領域３９との間に介在するドリフト領域（ＬＤＤ領域、オフセットドレイン領域）を二重オフセット構造とし、ゲート電極３５に最も近いｎ−型ドリフト領域３７の不純物濃度を相対的に低く、ゲート電極３５から離間したｎ型ドリフト領域３８の不純物濃度を相対的に高くしている。これにより、ゲート電極３５とドレインとの間に空乏層が広がるようになる結果、ゲート電極３５とその近傍のｎ−型ドリフト領域３７との間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃgd）は小さくなる。また、ｎ型ドリフト領域３８の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。ｎ型ドリフト領域３８は、ゲート電極３５から離間した位置に形成されているために、ｎ型ドリフト領域３８の不純物濃度を高くしても、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
【００９４】
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００９５】
ここで、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子であるが、次のような特徴（第１〜第３の特徴）を有するＭＩＳＦＥＴ素子である。
【００９６】
第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極３５のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域３９）と、それよりも低不純物濃度のＬＤＤ領域（ここではｎ−型ドリフト領域３７およびｎ型ドリフト領域３８）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域３９）はＬＤＤ領域を介してゲート電極３５（またはゲート電極３５の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極３５の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）３９との間の平面（エピタキシャル層３１の主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
【００９７】
第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）３３が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル３３は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
【００９８】
第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域４０およびｎ＋型ソース領域４１からなるソース領域）とドレイン（ここではｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９からなるドレイン領域）とが、ゲート電極３５に対して非対称な構造を有している。
【００９９】
ｎ＋型ソース領域４１の端部（ｎ−型ソース領域４０と接する側とは反対側の端部）には、ｎ＋型ソース領域４１と接するｐ型打抜き層（ｐ型半導体領域）４４が形成されている。ｐ型打抜き層４４の表面近傍には、ｐ型打抜き層４４よりも高不純物濃度のｐ＋型半導体領域４５が形成されている。ｐ型打抜き層４４は、ＬＤＭＯＳＦＥＴのソースと半導体基板３０とを電気的に接続するための導電層であり、例えばエピタキシャル層３１に形成した溝の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。ｐ型打抜き層４４の先端部（底部）は、半導体基板３０に達している。
【０１００】
エピタキシャル層３１の主面上には、ゲート電極３５およびサイドウォールスペーサ３６を覆うように、絶縁膜（層間絶縁膜）４６が形成されている。絶縁膜４６は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜４６の上面は平坦化されている。
【０１０１】
絶縁膜４６には、コンタクトホール（開口部、スルーホール、貫通孔）４７が形成され、コンタクトホール４７内には、タングステン（Ｗ）膜を主体とするプラグ（接続用埋込導体）４８が埋め込まれている。コンタクトホール４７およびそれを埋め込むプラグ４８
は、ｐ型打抜き層４４（ｐ＋型半導体領域４５）、ソース（ｎ＋型ソース領域４１）、ドレイン（ｎ＋型ドレイン領域３９）、およびゲート電極３５のそれぞれの上部に形成されている。
【０１０２】
プラグ４８が埋め込まれた絶縁膜４６上には、タングステン（Ｗ）などを主体とする導電体膜（タングステン膜）からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、プラグ４８が埋め込まれた絶縁膜４６上に形成した導電体膜（タングステン膜）をパターニングすることにより形成されている。配線Ｍ１は、タングステン配線に限定されず、アルミニウム配線など他の金属材料を用いた配線とすることもできる。
【０１０３】
配線Ｍ１は、プラグ４８を介してｎ＋型ソース領域４１およびｐ＋型半導体領域４５の両者に電気的に接続するソース配線（ソース電極）Ｍ１Ｓと、プラグ４８を介してｎ＋型ドレイン領域３９に電気的に接続するドレイン配線（ドレイン電極）Ｍ１Ｄと、プラグ４８を介してゲート電極３５に電気的に接続するゲート配線Ｍ１Ｇとを有している。
【０１０４】
絶縁膜４６上に、配線Ｍ１を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４９が形成されている。絶縁膜４９には、底部で配線Ｍ１の一部を露出するスルーホール（開口部、貫通孔）５０が形成されている。スルーホール５０内を含む絶縁膜４９上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電体膜からなる配線Ｍ２およびパッド電極５１が形成されている。
【０１０５】
配線Ｍ２およびパッド電極５１は、例えば、スルーホール５０内を含む絶縁膜４９上に、バリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜からなる導電体膜を形成してから、この導電体膜をパターニングすることで形成されている。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。この積層膜におけるアルミニウム膜の下側のバリア導体膜は、アルミニウム膜と下層の配線Ｍ１との反応を抑制する機能や、配線Ｍ２と絶縁膜４９との密着性を向上させる機能などを有している。一方、この積層膜におけるアルミニウム膜の上側のバリア導体膜は、配線Ｍ２と絶縁膜（表面保護膜）５２との密着性を向上させる機能や、フォトリソグラフィ処理の露光時の反射防止膜としての機能などを有している。このように、配線Ｍ２とパッド電極５１とは、同じ導電体膜をパターニングすることにより形成されているため、半導体チップＣＰ１において配線Ｍ２とパッド電極５１とは同層に形成されている。
【０１０６】
配線Ｍ２は、絶縁膜４９上に延在するとともに、一部がスルーホール５０内を埋め、スルーホール５０の底部で配線Ｍ１と電気的に接続されている。従って、配線Ｍ２は、絶縁膜４９上を延在する配線部と、スルーホール５０内を埋めるビア部（接続部）とが一体的に形成されている。パッド電極５１は、絶縁膜４９上に延在し、配線Ｍ２と同層の導電体膜により配線Ｍ２と一体的に形成されている。
【０１０７】
配線Ｍ２は、ビア部（スルーホール５０を埋める部分）を介してドレイン配線Ｍ１Ｄに電気的に接続するドレイン配線Ｍ２Ｄと、ビア部（スルーホール５０を埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線Ｍ２Ｇと、ビア部（スルーホール５０を埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続するソース配線Ｍ２Ｓとを有している。また、パッド電極５１は、ドレイン配線Ｍ２Ｄと一体的に形成されたドレインパッド電極５１Ｄと、ゲート配線Ｍ２Ｇと一体的に形成されたゲートパッド電極５１Ｇとを有している。
【０１０８】
また、他の形態として、スルーホール５０内に上記プラグ４８と同様のプラグ埋め込み、このプラグが埋め込まれた絶縁膜４９上に配線Ｍ２形成用の導電体膜を形成し、この導電体膜をパターニングして配線Ｍ２およびパッド電極５１を形成することもでき、この場合、配線Ｍ２は、スルーホール５０内を埋めるプラグを介して配線Ｍ１と電気的に接続されることになる。
【０１０９】
絶縁膜４９上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜）５２が形成されている。この絶縁膜５２は、例えば、酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、半導体チップＣＰ１の最表面の保護膜として機能することができる。絶縁膜５２には、パッド電極用の開口部（スルーホール、貫通孔）５３が形成されており、開口部５３の底部でパッド電極５１が露出されている。すなわち、各パッド電極５１上に開口部５３が形成され、その開口部５３から各パッド電極５１の一部が露出されている。パッド電極５１と開口部５３の平面形状および位置は、開口部５３がパッド電極５１に平面的に内包されるような関係にある。好ましくは、開口部５３およびパッド電極５１は、それぞれ矩形の平面形状を有しており、開口部５３の平面形状はパッド電極５１の平面形状よりも若干小さい。
【０１１０】
開口部５３から露出するパッド電極５１が、上記パッド電極ＰＤに対応する。開口部５３のうち、ドレインパッド電極５１Ｄ上に形成されてドレインパッド電極５１Ｄの一部を露出する開口部５３をドレインパッド用開口部５３Ｄと称し、ゲートパッド電極５１Ｇ上に形成されてゲートパッド電極５１Ｇの一部を露出する開口部をゲートパッド用開口部５３Ｇと称するものとする。従って、ドレインパッド用開口部５３Ｄから露出するドレインパッド電極５１Ｄが、上記ドレインパッド電極ＰＤ２Ｄ，ＰＤ２Ｄａ，ＰＤ２Ｄｂに対応する。また、ゲートパッド用開口部５３Ｇから露出するゲートパッド電極５１Ｇが、上記ゲートパッド電極ＰＤ２Ｇ，ＰＤ２Ｇａ，ＰＤ２Ｇｂに対応する。開口部５３から露出するパッド電極５１（すなわち上記パッド電極ＰＤ）には、上述のように、半導体チップＣＰ１を上記配線基板１１に搭載してから上記ワイヤＷＡが接続される。
【０１１１】
また、上述のように、配線Ｍ２およびパッド電極５１を、バリア導体膜、アルミニウム膜およびバリア導体膜の積層膜からなる導電体膜をパターニングすることで形成した場合には、絶縁膜５２に開口部５３を形成する際のドライエッチングで、最上層のバリア導体膜を除去することもできる。この場合、パッド電極５１のうち開口部５３から露出する部分は、バリア導体膜とその上のアルミニウム膜との積層膜からなり、開口部５３からは、パッド電極５１を構成するアルミニウム膜（またはアルミニウム合金膜）の表面が露出されており、一方、絶縁膜５２で覆われている部分のパッド電極５１と配線Ｍ２とは、バリア導体膜とその上のアルミニウム膜とその上のバリア導体膜との積層膜からなる。
【０１１２】
半導体基板３０の裏面（エピタキシャル層３１が形成されている側の主面とは反対側の主面）には、ソース裏面電極（裏面電極）５４が形成されている。ソース裏面電極（裏面電極）５４は、半導体チップＣＰ１を構成する半導体基板３０の裏面全体に形成されており、上記裏面電極ＢＥ１に対応するものである。
【０１１３】
エピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのソース（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、プラグ４８（ｎ＋型ソース領域４１上に配置されたプラグ４８）、ソース配線（ソース電極）Ｍ１Ｓ、プラグ４８（ｐ＋型半導体領域４５上に配置されたプラグ４８）、ｐ＋型半導体領域４５、ｐ型打抜き層４４および半導体基板３０を介して、ソース裏面電極５４（裏面電極ＢＥ１）に電気的に接続されている。
【０１１４】
他の形態として、更に、ｎ＋型ソース領域４１およびｐ＋型半導体領域４５の表面（上部）に金属シリサイド層（例えばコバルトシリサイド層、図示せず）を形成し、この金属シリサイド層を介して、ｎ＋型ソース領域４１とｐ＋型半導体領域４５とを電気的に接続することもでき、これによりソース抵抗を更に低減することができる。
【０１１５】
エピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線（ドレイン電極）Ｍ１Ｄおよびドレイン配線Ｍ２Ｄを介して、ドレインパッド電極５１Ｄに電気的に接続されている。
【０１１６】
エピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのゲート電極３５は、プラグ４８（ゲート電極３５上に配置されたプラグ４８）、ゲート配線Ｍ１Ｇおよびゲート配線Ｍ２Ｇを介して、ゲートパッド電極５１Ｇに電気的に接続されている。
【０１１７】
＜ＬＤＭＯＳＦＥＴ形成領域近傍のレイアウトについて＞
次に、上記ＬＤＭＯＳＦＥＴ形成領域２２，２２ａ，２２ｂおよびその近傍における各構成要素の平面レイアウトについて説明する。以降（後述の実施の形態２〜４も含む）の説明では、主としてＬＤＭＯＳＦＥＴ形成領域２２について説明するが、ＬＤＭＯＳＦＥＴ形成領域２２ａ，２２ｂについても同様であり、ＬＤＭＯＳＦＥＴ形成領域２２をＬＤＭＯＳＦＥＴ形成領域２２ａまたはＬＤＭＯＳＦＥＴ形成領域２２ｂに読み替えればよい。なお、ＬＤＭＯＳＦＥＴ形成領域２２をＬＤＭＯＳＦＥＴ形成領域２２ａに読み替えた場合は、増幅回路ＡＭＰ１、増幅回路ＡＭＰ２、ドレインパッド電極ＰＤ２Ｄ、ゲートパッド電極ＰＤ２Ｇおよび電力増幅モジュールＰＡ１を、それぞれ増幅回路ＡＭＰ１ａ、増幅回路ＡＭＰ２ａ、ドレインパッド電極ＰＤ２Ｄａ、ゲートパッド電極ＰＤ２Ｇａおよび電力増幅モジュールＰＡ１ａに読み替える。また、ＬＤＭＯＳＦＥＴ形成領域２２をＬＤＭＯＳＦＥＴ形成領域２２ｂに読み替えた場合は、増幅回路ＡＭＰ１、増幅回路ＡＭＰ２、ドレインパッド電極ＰＤ２Ｄ、ゲートパッド電極ＰＤ２Ｇおよび電力増幅モジュールＰＡ１を、それぞれ増幅回路ＡＭＰ１ｂ、増幅回路ＡＭＰ２ｂ、ドレインパッド電極ＰＤ２Ｄｂ、ゲートパッド電極ＰＤ２Ｇｂおよび電力増幅モジュールＰＡ１ａに読み替える。
【０１１８】
図１１〜図１３は、半導体チップＣＰ１の要部平面図であり、半導体チップＣＰ１において、上記ＬＤＭＯＳＦＥＴ形成領域２２（または上記ＬＤＭＯＳＦＥＴ形成領域２２ａあるいは上記ＬＤＭＯＳＦＥＴ形成領域２２ｂ）の平面図が示されている。図１１〜図１３は、互いに同じ領域の平面図が示されているが、図１１には、活性領域ＡＲ１の平面レイアウトが示され、図１２には、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図１３には、ゲート配線Ｍ１Ｇ、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）およびパッド電極５１の平面レイアウトが示されている。なお、図１１〜図１３の平面位置を相互に比較しやすくするために、図１１および図１２では、ゲートパッド電極５１Ｇ、ゲート配線Ｍ２Ｇ、ドレインパッド用開口部５３Ｄおよびゲートパッド用開口部５３Ｇを点線で示してある。また、図１３では、ドレインパッド用開口部５３Ｄおよびゲートパッド用開口部５３Ｇを点線で示してある。なお、図１３のＡ３−Ａ３線の断面図が上記図９にほぼ対応し、図１３のＡ４−Ａ４線の断面図が上記図１０にほぼ対応する。
【０１１９】
また、図１４〜図１７は、半導体チップＣＰ１の要部平面図であり、図１１の一点鎖線で囲まれた領域５５の拡大図である。図１４〜図１７は、互いに同じ領域（すなわち図１１の領域５５）の平面図が示されているが、図１４には活性領域ＡＲ１の平面レイアウトが示され、図１５には、ゲート電極３５、ｎ＋型ドレイン領域３９、ｎ＋型ソース領域４１およびｐ型打抜き層４４の平面レイアウトが示されている。また、図１６には、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図１７には、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の平面レイアウトが示されている。なお、図１４〜図１７の平面位置を相互に比較しやすくするために、図１４、図１６および図１７では、ゲート電極３５を点線で示してある。また、図１６では、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の下に位置するコンタクトホール４７の位置も図示し、図１７では、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の下に位置するスルーホール５０の位置も図示している。
【０１２０】
また、図１４〜図１７は、平面図であるが、図面を見易くするために、図１４においては、活性領域ＡＲ１にドットのハッチングを付し、図１５においては、ゲート電極３５にドットのハッチングを付してある。また、図１６においては、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）にドットのハッチングを付し、図１７においては、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）にドットのハッチングを付してある。また、図１４のＡ１−Ａ１線の断面図が上記図７にほぼ対応し、図１７のＡ２−Ａ２線の断面図が上記図８にほぼ対応する。
【０１２１】
また、図１１〜図１７の平面図に示されるＹ方向（第１方向）は、ＬＤＭＯＳＦＥＴ形成領域２２（あるいはＬＤＭＯＳＦＥＴ形成領域２２ａまたは２２ｂ）に形成されたＬＤＭＯＳＦＥＴのゲート電極３５、ドレイン領域（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）、およびソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）の延在方向に対応する。図１１〜図１７の平面図に示されるＸ方向（第２方向）は、Ｙ方向に交差（好ましくは直交）する方向であり、後述するＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａ，６１ｂに沿った方向である。Ｘ方向およびＹ方向に関しては、図１１〜図１７以外の平面図についても同様である。
【０１２２】
上記素子分離領域３２によって、図１１および図１４に示されるような活性領域ＡＲ１が規定され、活性領域ＡＲ１は、周囲を上記素子分離領域３２によって囲まれている。活性領域ＡＲ１にＬＤＭＯＳＦＥＴのドレイン領域（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）およびソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）が形成され、また、ゲート絶縁膜３４を介してゲート電極３５が形成されている。
【０１２３】
図１５に示されるように、ＬＤＭＯＳＦＥＴのゲート電極３５はＹ方向に延在している。そして、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ−型ドリフト領域３７、ｎ型ドリフト領域３８およびｎ＋型ドレイン領域３９）は、活性領域ＡＲ１において、隣り合うゲート電極３５の間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳＦＥＴのソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、活性領域ＡＲ１において、隣り合うゲート電極３５の他の間の領域に形成されてＹ方向に延在している。また、ｐ型打抜き層４４は、隣り合うＬＤＭＯＳＦＥＴのｎ＋型ソース領域４１の間の領域に形成されている。
【０１２４】
また、ＬＤＭＯＳＦＥＴ形成領域２２（活性領域ＡＲ１）では、図７および図１５に示されるような単位セル（繰り返し単位、繰り返しピッチ、基本セル、単位領域、ＬＤＭＯＳＦＥＴの単位セル）６０の構造（レイアウト）がＸ方向に繰り返されている。一つの単位セル６０により２つの単位ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ素子、ＬＤＭＯＳＦＥＴセル、単位ＭＩＳＦＥＴ素子）６０ａが形成される。すなわち、繰り返しの単位は単位セル６０であるが、各単位セル６０は、ｎ＋型ドレイン領域３９を共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ６０ａにより構成されている。なお、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子であるため、単位ＬＤＭＯＳＦＥＴ６０ａを単位ＭＩＳＦＥＴ素子とみなすこともできる。
【０１２５】
ＬＤＭＯＳＦＥＴ形成領域２２（またはＬＤＭＯＳＦＥＴ形成領域２２ａ，２２ｂ）においては、単位セル６０の構造（レイアウト）がＸ方向に繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが形成（配列）され、それら多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域２２においては、単位ＬＤＭＯＳＦＥＴ６０ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域２２に配列したこれら複数の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されているのである。
【０１２６】
ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａを並列に接続するために、ＬＤＭＯＳＦＥＴ形成領域２２のそれら複数の単位ＬＤＭＯＳＦＥＴ６０ａのゲート電極３５同士は、プラグ４８およびゲート配線Ｍ１Ｇ，Ｍ２Ｇを介して互いに電気的に接続され、ドレイン領域（ｎ＋型ドレイン領域３９）同士は、プラグ４８およびドレイン配線Ｍ１Ｄ，Ｍ２Ｄを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数（多数）の単位ＬＤＭＯＳＦＥＴ６０ａにおいて、ソース領域（ｎ＋型ソース領域４１）同士は、プラグ４８、ソース配線Ｍ１Ｓ，Ｍ２Ｓ、ｐ＋型半導体領域４５、ｐ型打抜き層４４、半導体基板３０およびソース裏面電極５４を介して互いに電気的に接続されている。
【０１２７】
ＬＤＭＯＳＦＥＴ形成領域２２は、多段接続された複数の増幅回路ＡＭＰ１，ＡＭＰ２のうちの最終段の増幅回路ＡＭＰ２を構成するＭＩＳＦＥＴ素子が形成された領域に対応しており、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されて、増幅回路ＡＭＰ２が構成されている。また、上記ＬＤＭＯＳＦＥＴ形成領域２１においても、ＬＤＭＯＳＦＥＴ形成領域２２と同様に単位セル６０の構造（レイアウト）が繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが形成（配列）されており、上記ＬＤＭＯＳＦＥＴ形成領域２１に形成された複数（多数）の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されることで、上記増幅回路ＡＭＰ１が構成されている。従って、各増幅回路ＡＭＰ１，ＡＭＰ２を構成するＭＩＳＦＥＴ素子は、複数の単位ＬＤＭＯＳＦＥＴ６０ａを並列に接続して構成されている。
【０１２８】
また、上述のように、活性領域ＡＲ１に形成されたＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域３９）上にドレイン配線Ｍ１Ｄが形成され、ｎ＋型ドレイン領域３９上に配置されたプラグ４８を介して、ドレイン配線Ｍ１Ｄとその下方のＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域３９）とが電気的に接続されている。活性領域ＡＲ１において、ドレイン領域はＹ方向に延在しているので、ドレイン配線Ｍ１Ｄも活性領域ＡＲ１上をＹ方向に延在しているが、活性領域ＡＲ１の間の素子分離領域３２上にはドレイン配線Ｍ１Ｄは形成されていない。このため、ドレイン配線Ｍ１Ｄは、各活性領域ＡＲ１上にのみ形成された孤立パターンであるが、図７、図１６および図１７などに示されるように、ドレイン配線Ｍ１Ｄの上部をＹ方向に延在する最上層のドレイン配線Ｍ２Ｄと、ドレイン配線Ｍ２Ｄのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。
【０１２９】
図１１、図１３および図１７に示されるように、最上層のドレイン配線Ｍ２Ｄは、Ｙ方向に配列する複数の活性領域ＡＲ１（ドレイン領域）にまたがってＹ方向に延在する配線部（第２ドレイン配線部）Ｍ２Ｄ１と、Ｘ方向に延在して複数の配線部Ｍ２Ｄ１の一方の端部同士を連結する連結配線部（第１ドレイン配線部）Ｍ２Ｄ２とを有している。これら複数の配線部Ｍ２Ｄ１と連結配線部Ｍ２Ｄ２とが一体的に形成されてドレイン配線Ｍ２Ｄが構成されている。従って、ドレイン配線Ｍ２Ｄは、いわゆる櫛歯状のパターンとなっている。各配線部Ｍ２Ｄ１は、ＬＤＭＯＳＦＥＴ形成領域２２に形成された複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域上に位置するようにＹ方向に延在し、かつドレイン配線Ｍ１Ｄおよびプラグ４８を介して、複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域と電気的に接続されている。ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２において、配線部Ｍ２Ｄ１が接続されている側とは反対側には、少なくとも１つ、好ましくは複数のドレインパッド電極５１Ｄが接続されている。半導体チップＣＰ１において、複数の配線部Ｍ２Ｄ１と連結配線部Ｍ２Ｄ２とドレインパッド電極５１Ｄとは、同層に一体的に形成されている。
【０１３０】
すなわち、ＬＤＭＯＳＦＥＴ形成領域２２において、上記各単位セル６０のドレイン領域（ｎ＋型ドレイン領域３９）を、プラグ４８およびドレイン配線Ｍ１Ｄを介して、最上層のドレイン配線Ｍ２Ｄの配線部Ｍ２Ｄ１まで引き上げてから、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２によって互いに電気的に接続させ、このドレイン配線Ｍ２Ｄと一体的にドレインパッド電極５１Ｄを形成しているのである。
【０１３１】
また、上述のように、活性領域ＡＲ１に形成されたＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域４１）に電気的に接続されたソース配線Ｍ１Ｓが、活性領域ＡＲ１のソース領域（ｎ＋型ソース領域４１）およびｐ＋型半導体領域４５上に形成されている。活性領域ＡＲ１において、ソース領域はＹ方向に延在しているので、ソース配線Ｍ１Ｓも活性領域ＡＲ１上をＹ方向に延在しているが、活性領域ＡＲ１の間の素子分離領域３２上にはソース配線Ｍ１Ｓは形成されていない。このため、ソース配線Ｍ１Ｓは、各活性領域ＡＲ１上にのみ形成された孤立パターンであるが、図７、図１６および図１７などに示されるように、ソース配線Ｍ１Ｓの上部をＹ方向に延在する最上層のソース配線Ｍ２Ｓと、ソース配線Ｍ２Ｓのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。
【０１３２】
図１１、図１３および図１７に示されるように、最上層のソース配線Ｍ２Ｓは、Ｙ方向に配列する複数の活性領域６（ソース領域）にまたがってＹ方向に延在しているが、各ソース配線Ｍ２Ｓ同士は連結されていない。また、ソース配線Ｍ２Ｓには、パッド電極５１は接続されていないが、これは、ＬＤＭＯＳＦＥＴのソースは、ｐ型打抜き層４４などを介して、半導体基板３０の裏面のソース裏面電極５４から引き出しているためである。
【０１３３】
図８および図１４〜図１７に示されるように、ゲート電極３５はＹ方向に延在し、活性領域ＡＲ１の周囲または間の素子分離領３２上に位置する部分で、コンタクトホール４７に埋め込まれたプラグ４８を介して、ゲート配線Ｍ１Ｇに電気的に接続されている。ゲート配線Ｍ１Ｇは、活性領域ＡＲ１の周囲および間の素子分離領域３２上をＸ方向およびＹ方向に延在している。ＬＤＭＯＳＦＥＴ形成領域２２において、Ｙ方向に延在する各ゲート電極３５は、ゲート配線Ｍ１ＧのＸ方向に延在する部分とプラグ４８を介して電気的に接続され、ゲート配線Ｍ１ＧのＸ方向に延在する部分とＹ方向に延在する部分とが一体的に連結されていることで、各ゲート電極３５は、ゲート配線Ｍ１Ｇを介して互いに電気的に接続されている。
【０１３４】
ゲート配線Ｍ１Ｇはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓと同層の配線であるが、図１２および図１６に示されるように活性領域ＡＲ１の間の素子分離領域３２上にはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが形成されておらず、そこでゲート配線Ｍ１ＧがＸ方向に延在している。従って、ゲート配線Ｍ１ＧのＸ方向に延在する部分同士の間に、Ｙ方向に延在するドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが配置された状態となっている。
【０１３５】
図８、図１２、図１６および図１７に示されるように、ゲート配線Ｍ１Ｇは、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２と反対側（連結配線部Ｍ２Ｄ２から遠い側）に位置しかつＸ方向に延在する部分において、素子分離領域３２上をＸ方向に延在するゲート配線Ｍ２Ｇと、ゲート配線Ｍ２Ｇのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。すなわち、Ｘ方向に延在するゲート配線Ｍ２Ｇの少なくとも一部が、Ｘ方向に延在する部分のゲート配線Ｍ１Ｇと平面的に重なっており、その重なり領域において、ゲート配線Ｍ２Ｇのビア部（スルーホール５０を埋める部分）を介して上層のゲート配線Ｍ２Ｇと下層のゲート配線Ｍ１Ｇとが電気的に接続されている。
【０１３６】
このように、活性領域ＡＲ１の周囲または間の素子分離領域３２上で、上記各単位ＬＤＭＯＳＦＥＴ６０ａのゲート電極３５を、プラグ４８を介してゲート配線Ｍ１Ｇまで引き上げ、このゲート配線Ｍ１Ｇを最上層のゲート配線Ｍ２Ｇに接続し、このゲート配線Ｍ２Ｇをゲートパッド電極５１Ｇまで延在させている。
【０１３７】
＜ゲート配線およびドレイン配線について＞
図１８は、半導体チップＣＰ１の要部平面図であり、上記図１１〜図１３と同じ領域が示されている。但し、図１８では、ＬＤＭＯＳＦＥＴ形成領域２２（またはＬＤＭＯＳＦＥＴ形成領域２２ａあるいはＬＤＭＯＳＦＥＴ形成領域２２ｂ）、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２、ドレインパッド電極５１Ｄ、ドレインパッド用開口部５３Ｄ、ゲート配線Ｍ２Ｇ、ゲートパッド電極５１Ｇおよびゲートパッド用開口部５３Ｇのレイアウト（配置）を示し、他の構成要素の図示を省略したものである。従って、図１３に示されていたソース配線Ｍ２Ｓと、ドレイン配線Ｍ２Ｄの配線部Ｍ２Ｄ１と、ゲート配線Ｍ１Ｇとは、図１８では図示を省略してある。なお、図１８は、平面図であるが、図面を見やすくするために、ＬＤＭＯＳＦＥＴ形成領域２２（またはＬＤＭＯＳＦＥＴ形成領域２２ａあるいはＬＤＭＯＳＦＥＴ形成領域２２ｂ）と、ゲートパッド電極５１Ｇおよびそれにつながるゲート配線Ｍ２Ｇと、ドレインパッド電極５１Ｄおよびそれにつながるドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２とを、ハッチングを付して示してある。また、図１８では、ゲートパッド用開口部５３Ｇおよびドレインパッド用開口部５３Ｄを点線で示してある。
【０１３８】
上記図１３や図１８に示されるように、ゲート配線Ｍ２Ｇは、ＬＤＭＯＳＦＥＴ形成領域２２の辺（第１の辺）６１ａに沿ってＸ方向に延在する連結配線部（第１ゲート配線部）Ｍ２Ｇ１と、連結配線部Ｍ２Ｇ１とゲートパッド電極５１Ｇとの間をつなぐ配線部（第２ゲート配線部）Ｍ２Ｇ２とを有している。すなわち、連結配線部Ｍ２Ｇ１は、連結配線部Ｍ２Ｇ１と同層の配線部Ｍ２Ｇ２を介して、連結配線部Ｍ２Ｇ１および配線部Ｍ２Ｇ２と同層のゲートパッド電極５１Ｇに接続されている。連結配線部Ｍ２Ｇ１と配線部Ｍ２Ｇ２とゲートパッド電極５１Ｇとは、半導体チップＣＰ１において同層に一体的に形成されている。連結配線部Ｍ２Ｇ１は、上述のように、連結配線部Ｍ２Ｇ１のビア部（スルーホール５０を埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続され、更にプラグ４８を介して、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ゲート電極３５に電気的に接続されている。このため、連結配線部Ｍ２Ｇ１は、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ゲート電極３５を束ねるシャント配線とみなすこともできる。
【０１３９】
また、上記図１３や図１８に示されるように、ドレイン配線Ｍ２Ｄは、ＬＤＭＯＳＦＥＴ形成領域２２の辺（第２の辺）６１ｂに沿ってＸ方向に延在する連結配線部（第１度レイン配線部）Ｍ２Ｄ２を有しており、この連結配線部Ｍ２Ｄ２には少なくとも１つ、好ましくは複数のドレインパッド電極５１Ｄが接続され、半導体チップＣＰ１において連結配線部Ｍ２Ｄ２とドレインパッド電極５１Ｄとは同層に一体的に形成されている。連結配線部Ｍ２Ｄ２は、上述のように、配線部Ｍ２Ｄ１、ドレイン配線Ｍ１Ｄおよびプラグ４８を介して、ＬＤＭＯＳＦＥＴ形成領域２２に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域（ｎ＋型ドレイン領域３９）に電気的に接続されている。
【０１４０】
なお、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａ，６１ｂは、ＬＤＭＯＳＦＥＴ形成領域２２に形成された複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ゲート電極３５の延在方向であるＹ方向と交差（好ましくは直交）する辺であり、また、辺６１ａと辺６１ｂとは互いに対向する辺である。また、Ｘ方向（第２方向）は、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａ，６１ｂに沿った方向（すなわち辺６１ａ，６１ｂに平行な方向）である。
【０１４１】
ここで、ＬＤＭＯＳＦＥＴ形成領域２２は、上記単位セル６０がＸ方向に繰り返し配列した領域であり、多段接続された複数の増幅回路ＡＭＰ１，ＡＭＰ２のうちの最終段の増幅回路ＡＭＰ２を構成するために並列に接続された複数の単位ＬＤＭＯＳＦＥＴ６０ａが形成されている領域に相当する。このため、ＬＤＭＯＳＦＥＴ形成領域２２の範囲は、増幅回路ＡＭＰ２を構成するために並列に接続される複数の単位ＬＤＭＯＳＦＥＴ６０ａ（単位セル６０）を形成するための一群のソース領域、ドレイン領域およびゲート電極３５が形成されている領域にほぼ対応する。このソース領域およびドレイン領域は活性領域ＡＲ１に形成されるので、上記図１１に示されるように、ＬＤＭＯＳＦＥＴ形成領域２２の範囲は、増幅回路ＡＭＰ２を構成するために並列に接続される複数の単位ＬＤＭＯＳＦＥＴ６０ａ（単位セル６０）が形成される一群の活性領域ＡＲ１が形成されている領域とみなすこともできる。
【０１４２】
図１９は、上記比較例の半導体チップＣＰ１０２の要部平面図であり、本実施の形態の図１８に対応するものである。なお、図１９に示されるＬＤＭＯＳＦＥＴ形成領域１２２は、上記比較例の半導体チップＣＰ１０２において増幅回路ＡＭＰ２を構成するＬＤＭＯＳＦＥＴが形成された領域であり、本実施の形態のＬＤＭＯＳＦＥＴ形成領域２２に相当する領域である。
【０１４３】
上記図４に示される比較例の半導体チップＣＰ１０２は、上記比較例の電力増幅モジュールＰＡ１０１に使用され、半導体チップＣＰ１０２においては、ゲート用のパッド電極ＰＤ１０２Ｇとドレイン用のパッド電極ＰＤ１０２Ｄとを、半導体チップＣＰ１０２主面（上面）の対向する辺にそれぞれ配置している。このため、図１９に示されるように、ＬＤＭＯＳＦＥＴ形成領域１２２を挟んで、ドレインパッド電極ＰＤ１０２Ｄとゲートパッド電極ＰＤ１０２Ｇとを互いに反対側に位置させることができる。従って、本実施の形態におけるゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１に相当するゲート配線Ｍ１０２Ｇに、図１９のように、直接、ゲート用のパッド電極ＰＤ１０２Ｇを連結させることができるため、ＬＤＭＯＳＦＥＴ形成領域１２２の中央に近い位置にゲート用のパッド電極ＰＤ１０２Ｇを配置させることができる。
【０１４４】
図２０は、ゲートパッド電極５１Ｇとドレインパッド電極５１Ｄとを半導体チップＣＰ１の同じ辺に配置した場合の半導体チップの要部平面図であり、上記図１８や図１９に対応するものであるが、図２０では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ０を、上記図１９のゲート配線Ｍ１０２Ｇの幅と同程度にしている。
【０１４５】
本実施の形態では、複数段の増幅回路ＡＭＰ１，ＡＭＰ２を１つの半導体チップＣＰ１内に内蔵させている。半導体チップＣＰ１外の整合回路との接続しやすさを考慮すると、半導体チップＣＰ１内に設けた複数段の増幅回路ＡＭＰ１，ＡＭＰ２のうち、特に最終段の増幅回路ＡＭＰ２に接続されたゲートパッド電極５１Ｇ（上記ゲートパッド電極ＰＤ２Ｇに対応）とドレインパッド電極５１Ｄ（上記ドレインパッド電極ＰＤ２Ｄに対応）とを、半導体チップＣＰ１の主面（上面）の同じ辺に沿って配置することが望ましい。このため、図１８または図２０のように、ゲートパッド電極５１Ｇとドレインパッド電極５１Ｄとを、ＬＤＭＯＳＦＥＴ形成領域２２の同じ辺６１ｂ側に並べて配置する必要がある。図１８および図２０では、ゲートパッド電極５１Ｇと複数のドレインパッド電極５１Ｄとが一列に並んで配置されている。従って、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａに沿ってＸ方向に延在する連結配線部Ｍ２Ｇ１に、ゲートパッド電極５１Ｇを直接連結させることはできず、図１８または図２０のように、ドレインパッド電極５１Ｄと同じ列に並んだゲートパッド電極５１Ｇまで、連結配線部Ｍ２Ｇ１を配線部Ｍ２Ｇ２で引き回すことになる。
【０１４６】
このため、本実施の形態の半導体チップＣＰ１では、ＬＤＭＯＳＦＥＴ形成領域２２内の各ゲート電極３５からゲートパッド電極５１Ｇまでの配線距離（ゲートパッド電極５１Ｇに到達するまでに経由する配線の距離）が、ゲート電極３５毎にかなり差ができてしまう。例えば、図１８および図２０に示されるＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｃに最も近いゲート電極３５が、ゲートパッド電極５１Ｇまでの配線距離が短く、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｄに最も近いゲート電極３５が、ゲートパッド電極５１Ｇまでの配線距離が長くなるが、両者の配線距離の差は、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さ（寸法）Ｌ１にほぼ相当する値となる。ゲート電極３５同士でのゲートパッド電極５１Ｇまでの配線距離の差が大きくなると、ゲート電極３５同士での位相差が大きくなるため、ドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力の電力合成ロスが増え、最終段の電力増幅回路ＡＭＰ２での電力損失が高くなり、電力増幅モジュールＰＡ１の効率を低下させる可能性があることが、本発明者の検討により分かった。複数の増幅回路を多段接続している場合、電力増幅モジュールの効率向上の観点からは、最終段の増幅回路での電力損失を少なくすることが最も重要である。
【０１４７】
なお、このようなゲート電極同士での位相差に起因した電力合成ロスの課題は、上記図４に示される比較例の電力増幅モジュールＰＡ１０１のように、増幅回路ＡＭＰ１を内蔵した半導体チップＣＰ１０１と増幅回路ＡＭＰ２を内蔵した半導体チップＣＰ１０２とを別個に用意して配線基板１１１の上面１１１ａ上に搭載した場合には、見出すことができなかった課題である。
【０１４８】
すなわち、上記比較例の電力増幅モジュールＰＡ１０１のように、増幅回路ＡＭＰ１，ＡＭＰ２毎に別個の半導体チップを用いた場合、各半導体チップには増幅回路は１つしか形成されていないため、上記図４のように、各半導体チップの主面において、ゲートパッド電極とドレインパッド電極とを、対向する辺にそれぞれ配置することができる。換言すれば、各半導体チップの主面において、対向する辺にゲートパッド電極とドレインパッド電極とをそれぞれ配置しても、各半導体チップには増幅回路は１つしかなく、ゲートパッド電極およびドレインパッド電極も一組しか配置されないため、半導体チップ外の各整合回路と半導体チップの各パッド電極との接続が容易である。このため、上記比較例の電力増幅モジュールＰＡ１０１のように、増幅回路ＡＭＰ１，ＡＭＰ２毎に別個の半導体チップＣＰ１０１，ＣＰ１０２を用いた場合には、ゲートパッド電極（ＰＤ１０２Ｇ）とドレインパッド電極（ＰＤ１０２Ｄ）とを上記図１９のような配置にすることができるため、ゲート電極同士での位相差は小さくて済み、ゲート電極同士での位相差に起因した電力合成ロスの課題は、見出されていなかった。
【０１４９】
一方、本実施の形態では、複数の増幅回路ＡＭＰ１，ＡＭＰ２を１つの半導体チップＣＰ１に内蔵させており、半導体チップＣＰ１において増幅回路ＡＭＰ１，ＡＭＰ２毎にゲート用パッド電極およびドレイン用パッド電極を設ける必要がある。このため、半導体チップＣＰ１における各増幅回路ＡＭＰ１，ＡＭＰ２およびそれに接続されたゲートパッド電極およびドレインパッド電極のレイアウトを工夫しないと、半導体チップＣＰ１の各パッド電極を半導体チップＣＰ１外の整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３に接続しづらくなる。同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップＣＰ１の主面の同じ辺に配置できれば、半導体チップＣＰ１の各パッド電極ＰＤと半導体チップＣＰ１外の整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３とが接続しやすくなり、配線基板１１の上面１１ａでの各部品の配置効率を高め、また配線基板１１における配線の引き回しのしやすさを高めることができるようになる。
【０１５０】
また、パッド電極を半導体チップの主面の中央部付近に配置すると、そのパッド電極に対してはワイヤボンディングを行い難くなる。本実施の形態のように、複数の増幅回路ＡＭＰ１，ＡＭＰ２と制御回路ＣＴＣ１とを１つの半導体チップＣＰ１に内蔵させた場合には、ワイヤボンディングを容易にするために、半導体チップＣＰ１の主面の中央部付近にパッド電極ＰＤが配置されるのを避けようとすると、上記図５や上記図６のように、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップＣＰ１の主面の同じ辺に配置する必要が生じる。
【０１５１】
しかしながら、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップの主面の同じ辺に配置することを本発明者が検討した結果、上述のようなゲート電極同士での位相差に起因した電力合成ロスの課題を見出したのである。従って、ゲート電極同士での位相差に起因した電力合成ロスの課題は、上記図４に示される比較例の電力増幅モジュールＰＡ１０１の構造では見出すことができず、半導体チップ内に複数の増幅回路を内蔵させて同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを半導体チップの主面の同じ辺に配置することを本発明者が検討した結果、見出すことができた課題であると言うことができる。
【０１５２】
そこで、本実施の形態では、図２０のようにゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ０を細くするのではなく、図１８のようにゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くし、図１８に示されるゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さ（寸法）Ｌ１の１／１０以上にしている（すなわちＷ１≧Ｌ１／１０）。換言すれば、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１をゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１で割った（除した）値Ｌ１／Ｗ１を１０以下としている（すなわちＬ１／Ｗ１≦１０）。例えば、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１が５００μｍの場合は、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を５０μｍ以上とするのである。なお、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１は、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１のＹ方向の寸法（幅）である。また、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１は、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の寸法（長さ）である。
【０１５３】
なお、ＬＤＭＯＳＦＥＴ形成領域２２の各辺６１ａ，６１ｂの長さは、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１と同じである。従って、ＬＤＭＯＳＦＥＴ形成領域２２の長さＬ１は、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａの長さとみなすこともでき、また、ＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂの長さとみなすこともできる。
【０１５４】
図２１は、シミュレーションに用いた等価回路図である。図２１の等価回路図（回路図）では、ＬＤＭＯＳＦＥＴ形成領域２２に形成されたＬＤＭＯＳＦＥＴは、並列に接続したトランジスタ７１で表し、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１は、位相ずれを考慮して抵抗７２とインダクタ（寄生インダクタンス成分）７３の直列回路で表し、ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ２は、位相ずれを考慮する必要がないので抵抗７４で表している。
【０１５５】
図２２は、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を変えたときの、電力増幅モジュールＰＡ１の効率の向上量を示すグラフである。図２２の横軸は、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１をゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１で割った（除した）値Ｌ１／Ｗ１に対応する。図２２の縦軸は、電力増幅モジュールＰＡ１の効率の向上量に対応するが、例えば、縦軸の効率向上量が２％の場合は、電力増幅モジュールＰＡ１の効率（電力効率）がα％から（α＋２）％に向上したことに対応する。図２２のグラフには、図２１の等価回路を用いたシミュレーションによって得られた結果を点線（図２２の「Ｓｉｍ（全体）」に対応）で示し、また、実際に測定して得られた結果（実測値）を実線（図２２の「実測（全体）」に対応）で示してある。なお、シミュレーションによる結果のうち、インダクタ成分（インダクタ７３）による寄与分を一点鎖線（図２２の「Ｓｉｍ（Ｌ分）」に対応）で示し、抵抗成分（抵抗７２）による寄与分を二点鎖線（図２２の「Ｓｉｍ（Ｒ分）」に対応）で示してある。
【０１５６】
図２１の結果から、シミュレーションは、実測値をよく反映しており、連結配線部Ｍ２Ｇ１のインダクタ成分による寄与が抵抗成分による寄与よりも支配的であることから、効率の変化は位相ずれが主原因であることが分かる。
【０１５７】
ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くして、Ｌ１／Ｗ１を１０以下（すなわちＷ１≧Ｌ１／１０）とすることにより、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の寄生インダクタンスを抑制し、寄生インダクタンス起因の位相ずれを低減することができる。すなわち、ＬＤＭＯＳＦＥＴ形成領域２２に形成されたゲート電極３５同士での位相差を低減することができる。これにより、ドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力の電力合成ロスを抑制できるので、図２２に示されるように、最終段の電力増幅回路ＡＭＰ２での電力損失を抑制し、電力増幅モジュールＰＡ１の効率（電力効率）を向上させる（例えば２％以上向上させる）ことができる。
【０１５８】
このように、本実施の形態では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａの長さ）の１／１０以上（すなわちＷ１≧Ｌ１／１０）とすることで、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での電力損失を抑制でき、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率を向上させることができる。
【０１５９】
また、本実施の形態では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ａの長さ）の１／１０以上で、かつ１／５以下（すなわちＬ１／５≧Ｗ１≧Ｌ１／１０）とすることが好ましい。ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くしすぎると、半導体チップＣＰ１に占める連結配線部Ｍ２Ｇ１の面積が大きくなるため、半導体チップＣＰ１の大面積化を招き、それによって、電力増幅モジュールＰＡ１の大型化（大面積化）やコストの増大を招く可能性がある。それに対して、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／５以下（すなわちＷ１≦Ｌ１／５）とすることで、半導体チップＣＰ１に占める連結配線部Ｍ２Ｇ１の面積を抑制して、半導体チップＣＰ１の大面積化を防止できる。このため、電力増幅モジュールＰＡ１の効率を向上させながら、電力増幅モジュールＰＡ１の小型化（小面積化）やコストの低減を図ることができる。
【０１６０】
また、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１は、ゲートパッド電極５１ＧのＹ方向の寸法（幅、長さ）Ｌ２以下（すなわちＷ１≦Ｌ２）であることが好ましい。なお、ゲートパッド電極５１ＧのＹ方向の寸法Ｌ２は、図１８に図示されている。ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ゲートパッド電極５１ＧのＹ方向の寸法Ｌ２よりも大きくした場合、ＬＤＭＯＳＦＥＴ形成領域２２、ゲート配線Ｍ２Ｇ、ゲートパッド電極５１Ｇ、ドレイン配線Ｍ２Ｄおよびドレインパッド電極５１Ｄを配置するのに要した平面領域のＹ方向の寸法が、図１９の比較例の場合に比べて、大きくなってしまう。
【０１６１】
それに対して、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を、ゲートパッド電極５１ＧのＹ方向の寸法Ｌ２以下（すなわちＷ１≦Ｌ２）とすることで、ＬＤＭＯＳＦＥＴ形成領域２２、ゲート配線Ｍ２Ｇ、ゲートパッド電極５１Ｇ、ドレイン配線Ｍ２Ｄおよびドレインパッド電極５１Ｄを配置するのに要した平面領域のＹ方向の寸法を、図１９の比較例の場合に比べて小さくすることができる。これにより、半導体チップＣＰ１の面積縮小（Ｙ方向の寸法縮小）を図ることができる。
【０１６２】
また、他の形態として、第１層配線である配線Ｍ１と第２層配線である配線Ｍ２との間に、更に配線層を追加することもできる。この場合、ＬＤＭＯＳＦＥＴ形成領域２２（およびその近傍）においては、第１層配線（配線Ｍ１）と第２層配線（配線Ｍ２）との間に追加した配線層として、ドレイン配線Ｍ１Ｄ、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇとそれぞれ同様のパターン（レイアウト）を有するドレイン配線、ソース配線およびゲート配線を、例えばアルミニウム配線などにより形成することができる。この場合、ドレイン配線Ｍ１Ｄは、ドレイン配線Ｍ１Ｄとドレイン配線Ｍ２Ｄとの間の層に配置されかつドレイン配線Ｍ１Ｄと同様のパターン（レイアウト）を有するドレイン配線（追加した配線層のドレイン配線）を介して、ドレイン配線Ｍ２Ｄと電気的に接続されることになる。また、ソース配線Ｍ１Ｓは、ソース配線Ｍ１Ｓとソース配線Ｍ２Ｓとの間の層に配置されかつソース配線Ｍ１Ｓと同様のパターン（レイアウト）を有するソース配線（追加した配線層のソース配線）を介して、ソース配線Ｍ２Ｓと電気的に接続されることになる。また、ゲート配線Ｍ１Ｇは、ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇとの間の層に配置されかつゲート配線Ｍ１Ｇと同様のパターン（レイアウト）を有するゲート配線（追加した配線層のゲート配線）を介して、ゲート配線Ｍ２Ｇと電気的に接続されることになる。
【０１６３】
また、本実施の形態１および以下の実施の形態２〜４は、上記図６に示されるような、２系統の電力増幅回路を有する電力増幅モジュールＰＡ１ａに適用すれば、その効果が極めて大きい。その理由は、以下の通りである。
【０１６４】
すなわち、２系統の電力増幅回路を有する電力増幅モジュールＰＡ１ａでは、２系統の増幅回路、ここではＧＳＭ９００用の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａと、ＤＣＳ１８００用の複数の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂと、これら増幅回路の制御や補佐などを行う制御回路ＣＴＣ１とを１つの半導体チップＣＰ１に内蔵させている。この場合、半導体チップＣＰ１内の各回路間を配線で接続しやすくするには、上記図６に示されるように、半導体チップＣＰ１において、ＧＳＭ９００用の増幅回路ＡＭＰ１ａ，ＡＭＰ２ａ（ＬＤＭＯＳＦＥＴ形成領域２１ａ，２２ａ）とＤＣＳ１８００用の増幅回路ＡＭＰ１ｂ，ＡＭＰ２ｂ（ＬＤＭＯＳＦＥＴ形成領域２１ｂ，２２ｂ）との間（中央）に制御回路ＣＴＣ１（制御回路領域２３）を配置することが好ましい。しかしながら、半導体チップＣＰ１において、そのような位置に制御回路ＣＴＣ１（制御回路領域２３）を配置すると、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを、上記図４や図１９のような配置にすることが、ますます困難になる。これは、パッド電極ＰＤにワイヤボンディングする際のダメージを考慮して、アクティブ素子上にはパッド電極ＰＤを配置しないため、上記図６のように、制御回路領域２３を避けてパッド電極ＰＤを配置する必要があるからである。
【０１６５】
このため、電力増幅モジュールＰＡ１ａのように電力増幅回路を１系統ではなく２系統にすると、これに使用する半導体チップＣＰ１において、同じ増幅回路に接続されたゲートパッド電極とドレインパッド電極とを、上記図１８（または後述の図２３〜図２５）のような配置にする必要性が、ますます大きくなる。従って、２系統の電力増幅回路を有する電力増幅モジュールＰＡ１ａでは、上述のゲート電極同士での位相差に起因した電力合成ロスの課題を解決できる本実施の形態１および以下の実施の形態２〜４を適用する効果は、極めて大きい。
【０１６６】
（実施の形態２）
図２３は、半導体チップＣＰ１の要部平面図であり、上記図１８に対応するものである。上記実施の形態１では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１よりも小さく（すなわちＷ２＜Ｗ１）していたが、本実施の形態では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１とほぼ同じにしている（すなわちＷ２＝Ｗ１）。なお、配線部Ｍ２Ｇ２の幅Ｗ２は、配線部Ｍ２Ｇ２において、配線部Ｍ２Ｇ２が延在する方向に直交する方向の寸法（幅）に対応する。本実施の形態の他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１６７】
上記実施の形態１では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１よりも小さく（すなわちＷ２＜Ｗ１）したことにより、ゲートパッド電極５１Ｇとゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１との間をつなぐ配線部Ｍ２Ｇ２が占める面積を小さくすることができるため、半導体チップＣＰ１の小面積化に有利である。
【０１６８】
一方、本実施の形態では、ゲート配線Ｍ２Ｇにおいて配線部Ｍ２Ｇ２の幅Ｗ２を連結配線部Ｍ２Ｇ１の幅Ｗ１と同じ（すなわちＷ２＝Ｗ１）にしたことにより、配線部Ｍ２Ｇ２の抵抗を低減できるため、配線部Ｍ２Ｇ２の抵抗成分によるゲートパッド電極５１Ｇ（上記ゲートパッド電極ＰＤ２Ｇに対応）からの入力電力の低下を抑制することができる。このため、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での効率（電力効率）を更に向上させることができ、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率（電力効率）を更に向上させることができる。
【０１６９】
（実施の形態３）
図２４は、半導体チップＣＰ１の要部平面図であり、上記図１８や図２３に対応するものである。本実施の形態では、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１だけではなく、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３も、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０以上としている（すなわちＷ１，Ｗ３≧Ｌ１／１０）。本実施の形態の他の構成は、上記実施の形態２と同様であるので、ここではその説明は省略する。なお、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３は、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２のＹ方向の寸法（幅）であり、図２４に示されるように、ドレインパッド電極５１Ｄが連結されていない領域における連結配線部Ｍ２Ｄ２のＹ方向の寸法（幅）に対応する。
【０１７０】
ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１は、配線部Ｍ２Ｇ２を経由してゲートパッド電極５１Ｇに接続しなければならないのに対して、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２には、直接ドレインパッド電極５１Ｄを接続することができるため、寄生インダクタンスに起因した位相ずれは、ドレイン配線Ｍ２Ｄよりもゲート配線Ｍ２Ｇで生じやすい。従って、半導体チップＣＰ１（の電力増幅回路ＡＭＰ２）およびそれを用いた電力増幅モジュールＰＡ１の効率（電力効率）を向上させるためには、上記実施の形態１，２のようにゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を太くすることが、極めて有効である。
【０１７１】
しかしながら、半導体チップＣＰ１（の電力増幅回路ＡＭＰ２）およびそれを用いた電力増幅モジュールＰＡ１の効率（電力効率）を更に向上させるためには、ゲート配線Ｍ２Ｇだけでなく、レイン配線Ｍ２Ｄでも寄生インダクタンスに起因した位相ずれをできるだけ低減させることが望ましい。
【０１７２】
そこで、本実施の形態では、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を太くして、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂの長さ）の１／１０以上としている（すなわちＷ３≧Ｌ１／１０）。これにより、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１だけでなく、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２においても寄生インダクタンスを抑制でき、寄生インダクタンス起因の位相ずれを低減することができる。このため、ドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力の電力合成ロスを更に抑制することができるので、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での電力損失を更に抑制でき、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率（電力効率）を更に向上させることができる。
【０１７３】
また、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、連結配線部Ｍ２Ｄ２の端部８１（ＬＤＭＯＳＦＥＴ形成領域２２から遠い側の端部８１）がドレインパッド電極５１Ｄの端部８２（ＬＤＭＯＳＦＥＴ形成領域２２から遠い側の端部８２）を越えてしまうような太さにすると、連結配線部Ｍ２Ｄ２およびドレインパッド電極５１Ｄを配置するのに要する平面領域のＹ方向の寸法を増大させてしまう。このため、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３は、ドレインパッド電極５１ＤのＹ方向の寸法以下であることが好ましい。これにより、連結配線部Ｍ２Ｄ２の端部８１がドレインパッド電極５１Ｄの端部８２を越えることがなくなり、半導体チップＣＰ１の面積縮小（Ｙ方向の寸法縮小）を図ることができる。このことは、以下の実施の形態４でも同様である。
【０１７４】
（実施の形態４）
図２５は、半導体チップＣＰ１の要部平面図であり、上記図１８、図２３および図２４に対応するものである。
【０１７５】
本実施の形態では、ドレイン配線Ｍ２Ｄおよびドレインパッド電極５１Ｄについては、上記実施の形態３と同様である。このため、本実施の形態でも、上記実施の形態３と同様に、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０以上としている（すなわちＷ３≧Ｌ１／１０）。
【０１７６】
しかしながら、本実施の形態では、上記実施の形態１〜３に比べて、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１を細くし、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１をＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０未満としている（すなわちＷ１＜Ｌ１／１０）。ゲート配線Ｍ２Ｇの配線部Ｍ２Ｇ２の幅Ｗ２は連結配線部Ｍ２Ｇ１の幅Ｗ１とほぼ同程度である（すなわちＷ２＝Ｗ１）。本実施の形態の他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１７７】
本実施の形態では、上記実施の形態１とは異なり、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１の幅Ｗ１をＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１の１／１０未満（すなわちＷ１＜Ｌ１／１０）としているため、ゲート配線Ｍ２Ｇの連結配線部Ｍ２Ｇ１での寄生インダクタンスを抑制することはできない。しかしながら、本実施の形態では、上記実施の形態３と同様に、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を太くして、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３を、ＬＤＭＯＳＦＥＴ形成領域２２のＸ方向の長さＬ１（すなわちＬＤＭＯＳＦＥＴ形成領域２２の辺６１ｂの長さ）の１／１０以上としている（すなわちＷ３≧Ｌ１／１０）。これにより、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の幅Ｗ３が細い場合に比べて、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２における寄生インダクタンスを抑制でき、寄生インダクタンス起因の位相ずれを低減することができる。このため、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２における寄生インダクタンスに起因した位相ずれによるドレインパッド電極５１Ｄ（ドレインパッド電極ＰＤ２Ｄ）からの出力電力合成ロスを抑制することができる。従って、半導体チップＣＰ１に設けた電力増幅回路ＡＭＰ２での電力損失を抑制でき、半導体チップＣＰ１を用いた電力増幅モジュールＰＡ１の効率（電力効率）を向上させることができる。
【０１７８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１７９】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０１８０】
１１ 配線基板
１１ａ 上面
１１ｂ 下面
１２ 受動部品
１３ 封止樹脂
１４ 絶縁体層
１５ａ 基板側端子
１５ｂ 外部接続用端子
１５ｃ 基準電位供給用端子
１５ｄ 配線パターン
１６，１６ａ ビアホール
１７ 導体層
１８ 半田
２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ ＬＤＭＯＳＦＥＴ形成領域
２３ 制御回路領域
３０ 半導体基板
３１ エピタキシャル層
３２ 素子分離領域
３３ ｐ型ウエル
３４ ゲート絶縁膜
３５ ゲート電極
３６ サイドウォールスペーサ
３７ ｎ−型ドリフト領域
３８ ｎ型ドリフト領域
３９ ｎ＋型ドレイン領域
４０ ｎ−型ソース領域
４１ ｎ＋型ソース領域
４４ ｐ型打抜き層
４５ ｐ＋型半導体領域
４６ 絶縁膜
４７ コンタクトホール
４８ プラグ
４９ 絶縁膜
５０ スルーホール
５１ パッド電極
５１Ｄ ドレインパッド電極
５１Ｇ ゲートパッド電極
５２ 絶縁膜
５３ 開口部
５３Ｄ ドレインパッド用開口部
５３Ｇ ゲートパッド用開口部
５４ ソース裏面電極
５５ 領域
６０ 単位セル
６０ａ 単位ＬＤＭＯＳＦＥＴ
６１ａ，６１ｂ，６１ｃ，６１ｄ 辺
７１ トランジスタ
７２ 抵抗
７３ インダクタ
７４ 抵抗
８１，８２ 端部
１１１ 配線基板
１１１ａ 上面
１１２ 受動部品
１１５ａ 基板側端子
１１５ｂ 外部接続用端子
１１５ｄ 配線パターン
ＡＧＣＡＭＰ ＡＧＣアンプ
ＡＪＣ１，ＡＪＣ２，ＡＪＣ３ 整合回路
ＡＪＣ１ａ，ＡＪＣ１ｂ，ＡＪＣ２ａ，ＡＪＣ２ｂ，ＡＪＣ３ａ，ＡＪＣ３ｂ 整合回路
ＡＭＰ１，ＡＭＰ１ａ，ＡＭＰ１ｂ，ＡＭＰ２，ＡＭＰ２ａ，ＡＭＰ２ｂ 増幅回路
ＡＮＴ アンテナ
ＡＮＴ−ＳＷ アンテナスイッチ
ＡＲ１ 活性領域
ＢＢＰ ベースバンド部
ＢＥ１ 裏面電極
ＣＤＰ 表示・制御部
ＣＯＤ１ 音声ＣＯＤＥＣ
ＣＯＤ２ チャネルＣＯＤＥＣ
ＣＰ１，ＣＰ１ｂ 半導体チップ
ＣＰ１０１，ＣＰ１０２ 半導体チップ
ＣＴＣ１ 制御回路
ＤＡＣ Ｄ／Ａ変換回路
ＤＭＤＬ 復調回路
ＤＰＳ デジタル携帯電話機
ＦＰＬ１ ＲＦ−ＰＬＬ（ＲＦ周波数位相同期回路）
ＦＰＬ２ ＩＦ−ＰＬＬ（ＩＦ周波数位相同期回路）
ＩＦＣ ＩＦ回路
ＩＰＴ１，ＩＰＴ１ａ，ＩＰＴ１ｂ 入力端子
Ｌ１ 長さ
ＬＣＤ 液晶表示部
ＬＮＡ 低雑音アンプ
Ｍ１ 配線
Ｍ１Ｓ ソース配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｇ ゲート配線
Ｍ２ 配線
Ｍ２Ｇ ゲート配線
Ｍ２Ｇ１ 連結配線部
Ｍ２Ｇ２ 配線部
Ｍ２Ｄ ドレイン配線
Ｍ２Ｄ１ 配線部
Ｍ２Ｄ２ 連結配線部
Ｍ２Ｓ ソース配線
Ｍ１０２Ｇ ゲート配線
ＭＣＮ マイコン
ＭＤＬ 変調回路
ＭＩＣ マイク
ＭＲＹ メモリ
ＯＰＴ１，ＯＰＴ１ａ，ＯＰＴ１ｂ 出力端子
ＰＡ１，ＰＡ１ａ 電力増幅モジュール
ＰＡ１０１ 電力増幅モジュール
ＰＤ パッド電極
ＰＤ１Ｄ，ＰＤ２Ｄ ドレインパッド電極
ＰＤ１Ｄａ，ＰＤ１Ｄｂ，ＰＤ２Ｄａ，ＰＤ２Ｄｂ ドレインパッド電極
ＰＤ１Ｇ，ＰＤ２Ｇ ゲートパッド電極、
ＰＤ１Ｇａ，ＰＤ１Ｇｂ，ＰＤ２Ｇａ，ＰＤ２Ｇｂ ゲートパッド電極
ＰＤ３，ＰＤ４ 電源入力用パッド電極
ＰＤ１０１Ｇ，ＰＤ１０１Ｄ，ＰＤ１０２Ｇ，ＰＤ１０２Ｄ パッド電極
ＱＭＤ 直交変調器
ＲＦＢＰ ＲＦブロック部
ＲＸ−ＭＩＸ 受信ミクサ
ＳＰ スピーカ
ＴＸ−ＭＩＸ 送信ミクサ
ＶＤＤ１，ＶＤＤ２ 電源電圧
Ｗ０，Ｗ１，Ｗ２，Ｗ３ 幅
ＷＡ，ＷＡ１０１ ワイヤ
【特許請求の範囲】
【請求項１】
電力増幅回路を有する半導体装置であって、
配線基板と、
前記電力増幅回路を構成するＭＩＳＦＥＴ素子が形成され、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極を有し、前記配線基板上に搭載された半導体チップと、
を備え、
前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、
前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第１の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の前記各ゲート電極に電気的に接続された第１ゲート配線部が延在し、
前記第１ゲート配線部は、同層の第２ゲート配線部を介して同層の前記ゲート用パッド電極に接続され、
前記第１ゲート配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第１の辺の長さの１／１０以上であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート配線部と前記第２ゲート配線部と前記ゲート用パッド電極とは、前記半導体チップにおいて同層に一体的に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体チップの前記第１ＭＩＳＦＥＴ形成領域には、前記単位ＭＩＳＦＥＴ素子が、前記第１の辺に沿った方向である第２方向に繰り返し配列していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１ゲート配線部の前記幅は、前記第１ゲート配線部の前記第１方向の寸法であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ＭＩＳＦＥＴ形成領域における前記第１の辺に対向する第２の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域に電気的に接続された第１ドレイン配線部が延在し、
前記ドレイン用パッド電極は、前記第１ドレイン配線部に接続され、
前記半導体チップにおいて前記第１ドレイン配線部と前記ドレイン用パッド電極とは、同層に一体的に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート用パッド電極と前記ドレイン用パッド電極とが、前記半導体チップの主面の同じ辺に沿って配置されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域上に位置するように前記第１方向に延在しかつ前記各ドレイン領域と電気的に接続された複数の第２ドレイン配線部が、前記第１ドレイン配線部の前記ドレイン用パッド電極が接続された側とは反対側に接続され、
前記半導体チップにおいて前記複数の第２ドレイン配線部と前記第１ドレイン配線部と前記ドレイン用パッド電極とは、同層に一体的に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ドレイン用パッド電極は、前記半導体チップに複数設けられ、それぞれ前記第１ドレイン配線部に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記電力増幅回路は複数の増幅回路を多段接続した多段構成を有しており、
前記各増幅回路を構成するＭＩＳＦＥＴ素子が前記半導体チップに形成され、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子は、多段構成の前記複数の増幅回路のうちの最終段の増幅回路を構成していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記単位ＭＩＳＦＥＴ素子は、単位ＬＤＭＯＳＦＥＴ素子であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記最終段の増幅回路と前記最終段の増幅回路よりも１段前の増幅回路との間の段間整合回路用の受動部品が、前記配線基板上に搭載されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体チップには、前記電力増幅回路の制御回路も形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体装置は、移動体通信装置用の電力増幅モジュールであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１ゲート配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第１の辺の長さの１／１０以上で１／５以下であることを特徴とする半導体装置。
【請求項１５】
請求項９記載の半導体装置において、
前記第１ゲート配線部の幅は、前記ゲート用パッド電極の前記第１方向の寸法以下であることを特徴とする半導体装置。
【請求項１６】
請求項９記載の半導体装置において、
前記第２ゲート配線部の幅は、前記第１ゲート配線部の幅よりも小さいことを特徴とする半導体装置。
【請求項１７】
請求項９記載の半導体装置において、
前記第２ゲート配線部の幅は、前記第１ゲート配線部の幅と同じであることを特徴とする半導体装置。
【請求項１８】
請求項９記載の半導体装置において、
前記第１ドレイン配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第２の辺の長さの１／１０以上であることを特徴とする半導体装置。
【請求項１９】
電力増幅回路を有する半導体装置であって、
配線基板と、
前記電力増幅回路を構成するＭＩＳＦＥＴ素子が形成され、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極を有し、前記配線基板上に搭載された半導体チップと、
を備え、
前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、
前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第２の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域と電気的に接続された第１ドレイン配線部が延在し、
前記ドレイン用パッド電極は、前記第１ドレイン配線部に接続され、
前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域上に位置するように前記第１方向に延在しかつ前記各ドレイン領域と電気的に接続された複数の第２ドレイン配線部が、前記第１ドレイン配線部の前記ドレイン用パッド電極が接続された側とは反対側に接続され、
前記半導体チップにおいて前記複数の第２ドレイン配線部と前記第１ドレイン配線部と前記ドレイン用パッド電極とは、同層に一体的に形成されており、
前記第１ドレイン配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第２の辺の長さの１／１０以上であることを特徴とする半導体装置。
【請求項１】
電力増幅回路を有する半導体装置であって、
配線基板と、
前記電力増幅回路を構成するＭＩＳＦＥＴ素子が形成され、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極を有し、前記配線基板上に搭載された半導体チップと、
を備え、
前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、
前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第１の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の前記各ゲート電極に電気的に接続された第１ゲート配線部が延在し、
前記第１ゲート配線部は、同層の第２ゲート配線部を介して同層の前記ゲート用パッド電極に接続され、
前記第１ゲート配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第１の辺の長さの１／１０以上であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート配線部と前記第２ゲート配線部と前記ゲート用パッド電極とは、前記半導体チップにおいて同層に一体的に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体チップの前記第１ＭＩＳＦＥＴ形成領域には、前記単位ＭＩＳＦＥＴ素子が、前記第１の辺に沿った方向である第２方向に繰り返し配列していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１ゲート配線部の前記幅は、前記第１ゲート配線部の前記第１方向の寸法であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ＭＩＳＦＥＴ形成領域における前記第１の辺に対向する第２の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域に電気的に接続された第１ドレイン配線部が延在し、
前記ドレイン用パッド電極は、前記第１ドレイン配線部に接続され、
前記半導体チップにおいて前記第１ドレイン配線部と前記ドレイン用パッド電極とは、同層に一体的に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート用パッド電極と前記ドレイン用パッド電極とが、前記半導体チップの主面の同じ辺に沿って配置されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域上に位置するように前記第１方向に延在しかつ前記各ドレイン領域と電気的に接続された複数の第２ドレイン配線部が、前記第１ドレイン配線部の前記ドレイン用パッド電極が接続された側とは反対側に接続され、
前記半導体チップにおいて前記複数の第２ドレイン配線部と前記第１ドレイン配線部と前記ドレイン用パッド電極とは、同層に一体的に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ドレイン用パッド電極は、前記半導体チップに複数設けられ、それぞれ前記第１ドレイン配線部に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記電力増幅回路は複数の増幅回路を多段接続した多段構成を有しており、
前記各増幅回路を構成するＭＩＳＦＥＴ素子が前記半導体チップに形成され、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子は、多段構成の前記複数の増幅回路のうちの最終段の増幅回路を構成していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記単位ＭＩＳＦＥＴ素子は、単位ＬＤＭＯＳＦＥＴ素子であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記最終段の増幅回路と前記最終段の増幅回路よりも１段前の増幅回路との間の段間整合回路用の受動部品が、前記配線基板上に搭載されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体チップには、前記電力増幅回路の制御回路も形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体装置は、移動体通信装置用の電力増幅モジュールであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１ゲート配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第１の辺の長さの１／１０以上で１／５以下であることを特徴とする半導体装置。
【請求項１５】
請求項９記載の半導体装置において、
前記第１ゲート配線部の幅は、前記ゲート用パッド電極の前記第１方向の寸法以下であることを特徴とする半導体装置。
【請求項１６】
請求項９記載の半導体装置において、
前記第２ゲート配線部の幅は、前記第１ゲート配線部の幅よりも小さいことを特徴とする半導体装置。
【請求項１７】
請求項９記載の半導体装置において、
前記第２ゲート配線部の幅は、前記第１ゲート配線部の幅と同じであることを特徴とする半導体装置。
【請求項１８】
請求項９記載の半導体装置において、
前記第１ドレイン配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第２の辺の長さの１／１０以上であることを特徴とする半導体装置。
【請求項１９】
電力増幅回路を有する半導体装置であって、
配線基板と、
前記電力増幅回路を構成するＭＩＳＦＥＴ素子が形成され、前記ＭＩＳＦＥＴ素子のゲートおよびドレインにそれぞれ電気的に接続されたゲート用パッド電極およびドレイン用パッド電極を有し、前記配線基板上に搭載された半導体チップと、
を備え、
前記ＭＩＳＦＥＴ素子は、前記半導体チップの第１ＭＩＳＦＥＴ形成領域に形成された複数の単位ＭＩＳＦＥＴ素子を並列に接続して構成されており、
前記複数の単位ＭＩＳＦＥＴ素子の各ゲート電極の延在方向である第１方向と交差する前記第１ＭＩＳＦＥＴ形成領域の第２の辺に沿って、前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域と電気的に接続された第１ドレイン配線部が延在し、
前記ドレイン用パッド電極は、前記第１ドレイン配線部に接続され、
前記複数の単位ＭＩＳＦＥＴ素子の各ドレイン領域上に位置するように前記第１方向に延在しかつ前記各ドレイン領域と電気的に接続された複数の第２ドレイン配線部が、前記第１ドレイン配線部の前記ドレイン用パッド電極が接続された側とは反対側に接続され、
前記半導体チップにおいて前記複数の第２ドレイン配線部と前記第１ドレイン配線部と前記ドレイン用パッド電極とは、同層に一体的に形成されており、
前記第１ドレイン配線部の幅は、前記第１ＭＩＳＦＥＴ形成領域の前記第２の辺の長さの１／１０以上であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１０−１７１０３７（Ｐ２０１０−１７１０３７Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−９５４０（Ｐ２００９−９５４０）
【出願日】平成２１年１月２０日（２００９．１．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２０日（２００９．１．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
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