半導体装置
【課題】 ソース領域とコンタクトプラグとの接触面積を増大させることのできる半導体装置を提供すること。
【解決手段】 エピタキシャル層３にゲートトレンチ６を形成し、その側方にボディ領域５を形成する。また、エピタキシャル層３において、ゲートトレンチ６と間隔を空けた位置にコンタクトトレンチ１１を形成する。エピタキシャル層３において、その表面３１およびコンタクトトレンチ１１の側面１２に沿うソース領域９を形成する。また、表面がコンタクトトレンチ１１の底面１３の一部を提供するようにボディコンタクト領域１０を形成する。ゲートトレンチ６には、ゲート絶縁膜７を介してゲート電極８を埋設する。そして、コンタクトトレンチ１１の内面とエピタキシャル層３の表面３１とに跨るように、コンタクトプラグ１７を形成し、上記各面におけるソース領域９にコンタクトさせる。
【解決手段】 エピタキシャル層３にゲートトレンチ６を形成し、その側方にボディ領域５を形成する。また、エピタキシャル層３において、ゲートトレンチ６と間隔を空けた位置にコンタクトトレンチ１１を形成する。エピタキシャル層３において、その表面３１およびコンタクトトレンチ１１の側面１２に沿うソース領域９を形成する。また、表面がコンタクトトレンチ１１の底面１３の一部を提供するようにボディコンタクト領域１０を形成する。ゲートトレンチ６には、ゲート絶縁膜７を介してゲート電極８を埋設する。そして、コンタクトトレンチ１１の内面とエピタキシャル層３の表面３１とに跨るように、コンタクトプラグ１７を形成し、上記各面におけるソース領域９にコンタクトさせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、低オン抵抗を有する半導体装置の構造として、トレンチゲート構造が一般に知られている。具体的な装置として、たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが知られている。
図６は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。
【０００３】
半導体装置１０１は、Ｎ+型の基板１０２を備えている。基板１０２上には、エピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ-型のドレイン領域１０４をなしている。エピタキシャル層１０３には、Ｐ型のボディ領域１０５が表面側からドレイン領域１０４に接して形成されている。
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００４】
エピタキシャル層１０３の表層部には、Ｎ+型のソース領域１０９が形成されている。また、エピタキシャル層１０３には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ+型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ボディコンタクト領域１１０およびその周囲のソース領域１０９の一部と対向する位置に、コンタクトホール１１２が形成されている。そして、層間絶縁膜１１１上には、ソース配線１１３が形成されている。ソース配線１１３は、その一部がコンタクトホール１１２に入り込んでいる。これにより、コンタクトホール１１２内には、コンタクトプラグ１１４が形成されている。コンタクトプラグ１１４は、エピタキシャル層１０３の表面におけるソース領域１０９およびボディコンタクト領域１１０に跨ってコンタクト（バッティングコンタクト）している。
【０００５】
ゲート電極１０８には、層間絶縁膜１１１に形成されたコンタクトホール（図示せず）を介して、ゲート配線１１６が電気的に接続されている。基板１０２の裏面には、ドレイン電極１１５が形成されている。
ソース配線１１３が接地され、ドレイン電極１１５に適当な大きさの正電圧が印加されつつ、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成される。これにより、チャネルを介して、ドレイン電極１１５からソース配線１１３へ電流（ドレイン電流）が流れる。
【特許文献１】特開２００６−１２０８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トレンチゲート型のＶＤＭＯＳＦＥＴでは、微細化に伴うセルシュリンクにより、さらなる低オン抵抗化を図ることができる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ１０６とボディコンタクト領域１１０との間の間隔が小さくなる。これに伴い、ソース領域１０９におけるコンタクトホール１１２に臨む部分の面積が小さくなるので、ソース領域１０９とコンタクトプラグ１１４との接触面積が小さくなる。その結果、ソース領域１０９とコンタクトプラグ１１４との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
【０００７】
また、接触抵抗の高抵抗化（接触面積の縮小）の問題は、トレンチゲート型ＶＤＭＯＳＦＥＴに限らず、他の種類の半導体装置においても、そのセルシュリンクに伴って生じる問題である。
本発明の目的は、ソース領域とコンタクトプラグとの接触面積を増大させることのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面から掘り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接し、一定の厚さを有する第２導電型のソース領域と、前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備える、半導体装置である。
【０００９】
この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。また、半導体層には、ゲートトレンチと間隔を空けて、コンタクトトレンチが形成されている。また、半導体層の表層部には、半導体層の表面およびコンタクトトレンチの側面に沿う第２導電型のソース領域が形成されている。ソース領域は、一定の厚さを有し、ボディ領域に接している。そして、半導体層には、コンタクトトレンチの下方に、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、コンタクトトレンチの底面の少なくとも一部（つまり、底面の全部または底面の一部分）を提供し、また、ボディ領域に接続されている。ゲート電極は、絶縁膜を介してゲートトレンチに埋設されている。一方、ソース領域およびボディコンタクト領域とのコンタクトのためのコンタクトプラグは、コンタクトトレンチの内面と半導体層の表面とに跨ってこれらにコンタクト（接触）している。
【００１０】
すなわち、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの内面におけるソース領域と接触している。そのため、コンタクトプラグが半導体層の表面におけるソース領域のみに接触する構成と比較して、ソース領域とコンタクトプラグとの接触面積を増大させることができる。その結果、ソース領域とコンタクトプラグとの接触抵抗を低減することができる。それゆえ、半導体装置のオン抵抗を低減することができる。
【００１１】
また、ソース領域の厚さが一定であるので、第２導電型のイオンの一段注入によりソース領域を形成することができる。そのため、半導体装置の製造工程を簡易にすることができる。
また、請求項２に記載の発明は、前記ソース領域が、前記半導体層の表面ならびに前記コンタクトトレンチの側面および底面に沿って形成されている、請求項１に記載の半導体装置である。
【００１２】
この構成によれば、ソース領域が、半導体層の表面ならびにコンタクトトレンチの側面および底面に沿って形成されている。したがって、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの側面および底面におけるソース領域と接触している。これにより、ソース領域とコンタクトプラグとの接触面積を増大させることができるので、ソース領域とコンタクトプラグとの接触抵抗をさらに低減することができる。その結果、半導体装置のオン抵抗をさらに低減することができる。
【００１３】
また、半導体装置の性能を示す基準として、たとえば、ゲート・ソース間容量がある。トレンチゲート構造を有する半導体装置において、ゲート・ソース間容量は、ゲート絶縁膜を介して対向するゲート電極とソース領域とにより形成される静電容量のことである。このゲート・ソース間容量は、半導体装置（トランジスタ）のスイッチング性能を示す基準として考えられ、ゲート・ソース間容量が小さくなるほど、半導体装置のスイッチング速度が速くなり、スイッチング性能が向上する。したがって、ゲート・ソース間容量は、小さい方が好ましい。
【００１４】
平行平板導体の静電容量Ｃの大きさは、Ｃ＝εＳ／ｄで表される（ε：誘電率、Ｓ：誘電体を介して対向する平板導体の面積、ｄ：平板導体間の距離）。上記式から、平板導体の面積Ｓを小さくすることにより、静電容量Ｃが小さくなることが理解される。したがってゲート・ソース間では、ゲート絶縁膜を介してゲート電極に対向するソース領域の面積を小さくすることにより、ゲート・ソース間容量を小さくすることができる。
【００１５】
そして、請求項２に記載の半導体装置では、上記各面（半導体層の表面ならびにコンタクトトレンチの側面および底面）に沿って形成されるソース領域は、一定の厚さを有している。ソース領域が上記各面に沿っており、かつ、一定の厚さを有するので、ソース領域の厚さを適当に設計することにより、ゲート電極に対向するソース領域の面積を小さくすることができる。その結果、ゲート・ソース間容量を低減できるので、半導体装置のスイッチング性能を向上させることができる。
【００１６】
また、ソース領域の厚さを薄くするに伴って、絶縁膜との界面近傍におけるボディ領域の長さ（チャネル長）が長くなる。したがって、ボディ領域の厚さを薄くすることにより、チャネル長を維持したまま半導体装置をコンパクト（薄型）にすることができる。
よって、請求項２に記載の半導体装置によれば、半導体装置のオン抵抗を低減できながら、スイッチング性能を向上させることができ、さらには、装置をコンパクト（薄型）にすることができる。
【００１７】
また、請求項３に記載の発明は、前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域を備え、前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、請求項１または２に記載の半導体装置である。
ボディ領域とドレイン領域との界面が半導体層の表面に対して平行をなす平面である場合、ボディ領域におけるコンタクトトレンチの底面と対向する部分は、その周囲の部分よりも半導体層の層厚方向の厚さが薄くなる。そのため、当該部分の耐圧は、その周囲の部分よりも低くなる。そこで、ボディ領域の耐圧を維持するために、ボディ領域とドレイン領域との界面を一様にドレイン領域側に低くすることが考えられる。ところが、上記界面を一様に低くすると、絶縁膜との界面近傍におけるボディ領域の長さ（チャネル長）が長くなり、チャネル抵抗が増加する場合がある。
【００１８】
これに対し、請求項３の構成によれば、ボディ領域とドレイン領域との界面において、コンタクトトレンチの底面に対向する部分がドレイン領域側に一段低くされている。たとえば、コンタクトトレンチの深さと、ボディ領域とドレイン領域との界面に形成される段差とが、同じに設計することにより、ボディ領域のコンタクトトレンチの底面に対向する部分の厚さを、その周囲の部分の厚さ（すなわち、チャネル長）と同じ厚さにすることができる。その結果、チャネル長を長くせずに、コンタクトトレンチの底面に対向するボディ領域の耐圧を維持することができる。
【００１９】
また、請求項４に記載の発明は、半導体層と、前記半導体層の表面から掘り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接する第２導電型のソース領域と、前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備え、前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、半導体装置である。
【００２０】
この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。また、半導体層には、ゲートトレンチと間隔を空けて、コンタクトトレンチが形成されている。また、半導体層の表層部には、半導体層の表面およびコンタクトトレンチの側面に沿う第２導電型のソース領域が形成されている。ソース領域は、ボディ領域に接している。そして、半導体層には、コンタクトトレンチの下方に、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、コンタクトトレンチの底面の少なくとも一部（つまり、底面の全部または底面の一部分）を提供し、また、ボディ領域に接続されている。ゲート電極は、絶縁膜を介してゲートトレンチに埋設されている。一方、ソース領域およびボディコンタクト領域とのコンタクトのためのコンタクトプラグは、コンタクトトレンチの内面と半導体層の表面とに跨ってこれらにコンタクト（接触）している。
【００２１】
すなわち、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの内面におけるソース領域と接触している。そのため、コンタクトプラグが半導体層の表面におけるソース領域のみに接触する構成と比較して、ソース領域とコンタクトプラグとの接触面積を増大させることができる。その結果、ソース領域とコンタクトプラグとの接触抵抗を低減することができる。それゆえ、半導体装置のオン抵抗を低減することができる。
【００２２】
また、ボディ領域とドレイン領域との界面において、コンタクトトレンチの底面に対向する部分がドレイン領域側に一段低くされている。たとえば、コンタクトトレンチの深さと、ボディ領域とドレイン領域との界面に形成される段差とが、同じに設計することにより、ボディ領域のコンタクトトレンチの底面に対向する部分の厚さを、その周囲の部分の厚さ（すなわち、チャネル長）と同じ厚さにすることができる。その結果、チャネル長を長くせずに、コンタクトトレンチの底面に対向するボディ領域の耐圧を維持することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
【００２４】
半導体装置１は、半導体装置１の基体をなすＮ+型のシリコンからなる基板２を備えている。基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ-型のエピタキシャル層３が積層されている。
半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ-型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ-型のボディ領域５がドレイン領域４に接して形成されている。ドレイン領域４とボディ領域５との界面４０とエピタキシャル層３の表面３１とは、互いに平行をなしている。
【００２５】
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延びている。ゲートトレンチ６は、断面視において、互いに対向する平面状の側面６１と、側面６１の下端において、これらを連設する平面状の底面６２とが一体的に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。
【００２６】
ゲートトレンチ６内には、ゲートトレンチ６の内面全域を覆うように、ＳｉＯ2からなるゲート絶縁膜７が形成されている。
そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。
エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、コンタクトトレンチ１１が表面３１から掘り下がって形成されている。各コンタクトトレンチ１１は、互いに隣接するゲートトレンチ６の各間の中央部において、ゲートトレンチ６よりも浅く（たとえば、０．２〜０．５μｍ）形成されている。
【００２７】
そして、エピタキシャル層３には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、コンタクトトレンチ１１の深さよりも薄い一定の厚さ（たとえば、０．１〜０．４μｍ）を有し、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿う断面視略クランク形状に形成されている。これにより、ソース領域９は、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３から露出している。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０19ｃｍ-3）を一様に有している。また、ソース領域９は、その底部がエピタキシャル層３の表面側からボディ領域５に接している。
【００２８】
また、エピタキシャル層３には、表面がコンタクトトレンチ１１の底面１３の一部を提供する、Ｐ+型のボディコンタクト領域１０が形成されている。ボディコンタクト領域１０は、コンタクトトレンチ１１の底面１３において、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されている。
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、ゲート電極８における各ユニットセルに含まれる部分が一定のゲート幅を有するように設定されている。
【００２９】
エピタキシャル層３上には、ＳｉＯ2からなる層間絶縁膜１４が積層されている。層間絶縁膜１４には、コンタクトトレンチ１１に対向する位置にコンタクトホール１５が形成されている。コンタクトホール１５は、ゲート幅に直交する方向（図１における左右方向）において、コンタクトトレンチ１１を隔てて対向するエピタキシャル層３の両縁部に跨っている。これにより、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３は、コンタクトホール１５内に臨んでいる。
【００３０】
層間絶縁膜１４上には、ソース配線１６が形成されている。ソース配線１６は、その一部がコンタクトホール１５に入り込み、その入り込む部分が、層間絶縁膜１４上のソース配線１６とソース領域９およびボディコンタクト領域１０とを接続するためのコンタクトプラグ１７をなしている。コンタクトプラグ１７は、コンタクトホール１５内において、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３にコンタクト（接触）している。これにより、コンタクトプラグ１７は、ソース領域９およびコンタクトプラグ１７と電気的に接続されている。
【００３１】
ゲート電極８には、層間絶縁膜１４に形成されたコンタクトホール（図示せず）を介して、ゲート配線１８が電気的に接続されている。
基板２の裏面には、ドレイン電極１９が形成されている。
ソース配線１６を接地し、ドレイン電極１９に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御すると、ゲート電極８からの電界によりボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成することができる。したがって、ソース配線１６とドレイン電極１９との間に電流を流すことができる。
【００３２】
図２Ａ〜図２Ｏは、図１の半導体装置の製造方法を工程順に説明する模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
次いで、図２Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面３１にＳｉＯ2からなる犠牲酸化膜２０が形成される。次いで、図２Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜２０上に、ＳｉＮからなる犠牲窒化膜２１が形成される。これにより、犠牲酸化膜２０および犠牲窒化膜２１からなるハードマスク２２が、エピタキシャル層３上に形成される。
【００３３】
ハードマスク２２の形成後、ハードマスク２２上に、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するフォトレジスト２３が形成される。そして、このフォトレジスト２３を用いてハードマスク２２がパターニングされる。これにより、図２Ｃに示すように、ハードマスク２２に開口２４が形成される。その後、フォトレジスト２３は、除去される。
【００３４】
次いで、ハードマスク２２上から、開口２４を介してエピタキシャル層３の表面３１に対してエッチングガスが供給される。これにより、図２Ｄに示すように、エピタキシャル層３が、開口２４から露出する部分からエッチングされて、底面６２および側面６１を有するゲートトレンチ６が形成される。ゲートトレンチ６の形成後、ハードマスク２２は、除去される。
【００３５】
次いで、熱酸化処理により、図２Ｅに示すように、ゲートトレンチ６の内面およびエピタキシャル層３の表面３１に酸化膜２５が形成される。
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２６が形成される。ゲートトレンチ６は、堆積層２６により埋め尽くされ、エピタキシャル層３は、酸化膜２５を介して堆積層２６により覆われる。
【００３６】
その後、エッチバックにより、堆積層２６のゲートトレンチ６外に存在する部分が除去される。堆積層２６は、図２Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２６が、ゲート電極８として形成される。
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２５の表面からエピタキシャル層３の内部に向けて注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれることにより、図２Ｈに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００３７】
その後、酸化膜２５のゲートトレンチ６外に存在する部分がＨＦガスを用いたエッチングにより除去され、ゲートトレンチ６の内面上のみに酸化膜２５が残されることにより、図２Ｉに示すように、ゲート絶縁膜７が得られる。
次いで、エピタキシャル層３の表面３１に、コンタクトトレンチ１１と対向する部分に開口２８を有するフォトレジスト２７が形成される。そして、フォトレジスト２７上から、開口２８を介してエピタキシャル層３の表面３１に対してＳＦ6（六フッ化硫黄）からなるエッチングガスが供給される。これにより、図２Ｊに示すように、エピタキシャル層３が、開口２８から露出する部分からエッチングされて、コンタクトトレンチ１１が形成される。コンタクトトレンチ１１の形成後、フォトレジスト２７は、除去される。
【００３８】
続いて、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。Ｎ型不純物は、たとえば、５ｋ〜５０ｋｅＶの低加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2のドーズ量で供給される。これにより、エピタキシャル層３の表層部にＮ型不純物が注入される。なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＮ型不純物が活性化して、図２Ｋに示すように、ソース領域９が形成される。
【００３９】
次いで、エピタキシャル層３上に、コンタクトトレンチ１１の底面１３におけるソース領域９の中央部と対向する部分に開口２９を有するマスク３０が形成される。そして、開口２９を介して、エピタキシャル層３に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが供給される。Ｐ型不純物は、たとえば、１ｋ〜３０ｋｅＶの加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2の高ドーズ量で供給される。
【００４０】
なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＰ型不純物が活性化して、図２Ｌに示すように、ボディコンタクト領域１０が形成される。なお、アニール処理による不純物イオンの活性化処理は、Ｎ型およびＰ型不純物を注入した後、一括して行なってもよい。また、Ｐ型不純物およびＮ型不純物の形成順序を入れ替えてもよい。
【００４１】
以上の工程を経た後、図２Ｍに示すように、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１４が積層される。
次いで、図２Ｎに示すように、層間絶縁膜１４上に、コンタクトホール１５を形成すべき部分と対向する部分に開口３２を有するフォトレジスト３３が形成される。そして、層間絶縁膜１４が、開口３２から露出する部分からエッチングされて、図２Ｎに示すように、コンタクトホール１５が形成される。
【００４２】
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１４上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１４上の導電材料がパターニングされる。これにより、図２Ｏに示すように、ソース配線１６およびコンタクトプラグ１７が一体的に形成される。また、ゲート電極８と電気的に接続されるゲート配線１８が形成される。さらに、基板２の裏面にドレイン電極１９が形成される。
【００４３】
以上の工程を経て、図１に示す半導体装置１が得られる。
半導体装置１では、ソース領域９は、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿って形成され、上記各面（表面３１、側面１２および底面１３）から露出している。これら各面は、層間絶縁膜１４のコンタクトホール１５内に臨んでいる。そして、コンタクトホール１５に入り込むソース配線１６は、コンタクトホール１５内において、コンタクトプラグ１７として、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３にコンタクト（接触）している。
【００４４】
すなわち、コンタクトプラグ１７は、エピタキシャル層３の表面３１におけるソース領域９だけでなく、コンタクトトレンチ１１の内面（側面１２および底面１３）におけるソース領域９と接触している。そのため、コンタクトプラグ１７がエピタキシャル層３の表面３１におけるソース領域９のみに接触する構成と比較して、ソース領域９とコンタクトプラグ１７との接触面積を増大させることができる。その結果、ソース領域９とコンタクトプラグ１７との接触抵抗を低減することができる。それゆえ、トレンチゲート構造を有する半導体装置１のオン抵抗を低減することができる。
【００４５】
また、半導体装置の性能を示す基準として、たとえば、ゲート・ソース間容量がある。トレンチゲート構造を有する半導体装置において、ゲート・ソース間容量は、ゲート絶縁膜を介して対向するゲート電極とソース領域とにより形成される静電容量のことである。このゲート・ソース間容量は、半導体装置（トランジスタ）のスイッチング性能を示す基準として考えられ、ゲート・ソース間容量が小さくなるほど、半導体装置のスイッチング速度が速くなり、スイッチング性能が向上する。したがって、ゲート・ソース間容量は、小さい方が好ましい。
【００４６】
平行平板導体の静電容量Ｃの大きさは、Ｃ＝εＳ／ｄで表される（ε：誘電率、Ｓ：誘電体を介して対向する平板導体の面積、ｄ：平板導体間の距離）。上記式から、平板導体の面積Ｓを小さくすることにより、静電容量Ｃが小さくなることが理解される。したがってゲート・ソース間では、ゲート絶縁膜を介してゲート電極に対向するソース領域の面積を小さくすることにより、ゲート・ソース間容量を小さくすることができる。
【００４７】
そして、半導体装置１では、ソース領域９は、コンタクトトレンチ１１の深さよりも薄い一定の厚さ（たとえば、０．２〜０．５μｍ）を有し、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿う断面視略クランク形状に形成されている。そのため、ソース領域９の厚さを適当に設計することにより、ゲート電極８に対向するソース領域９の面積を小さくすることができる。その結果、ゲート・ソース間容量を低減できるので、半導体装置１のスイッチング性能を向上させることができる。
【００４８】
さらに、ソース領域９の厚さが一定であるので、Ｎ型不純物の一段注入により、ソース領域９を形成することができる。そのため、半導体装置１の製造工程を簡易にすることができる。
また、ソース領域９の厚さを薄くするに伴って、ゲート絶縁膜７との界面近傍におけるボディ領域５の長さ（チャネル長Ｌ1）が長くなる。したがって、エピタキシャル層３の表面３１から界面４０までの長さＬ2を短く設計することにより、チャネル長Ｌ1を維持したまま、ボディ領域５を薄くすることができる。その結果、半導体装置１をコンパクト（薄型）にすることができる。
【００４９】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図３に示す半導体装置４１では、ドレイン領域４とボディ領域５との界面４０は、平面視でコンタクトトレンチ１１の底面１３に重なる部分（界面４０の中央部４２）が、その周囲の部分よりもドレイン領域４側に一段低くされている。
【００５０】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作および作用・効果も同様である。
図４Ａ〜図４Ｎは、図３の半導体装置の製造方法を工程順に説明する模式的な断面図である。
まず、図４Ａに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００５１】
次いで、図４Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面３１にＳｉＯ2からなる犠牲酸化膜２０が形成される。次いで、図４Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜２０上に、ＳｉＮからなる犠牲窒化膜２１が形成される。これにより、犠牲酸化膜２０および犠牲窒化膜２１からなるハードマスク２２が、エピタキシャル層３上に形成される。
【００５２】
ハードマスク２２の形成後、ハードマスク２２上に、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するフォトレジスト２３が形成される。そして、このフォトレジスト２３を用いてハードマスク２２がパターニングされる。これにより、図４Ｃに示すように、ハードマスク２２に開口２４が形成される。その後、フォトレジスト２３は、除去される。
【００５３】
次いで、ハードマスク２２上から、開口２４を介してエピタキシャル層３の表面３１に対してエッチングガスが供給される。これにより、図４Ｄに示すように、エピタキシャル層３が、開口２４から露出する部分からエッチングされて、底面６２および側面６１を有するゲートトレンチ６が形成される。ゲートトレンチ６の形成後、ハードマスク２２は、除去される。
【００５４】
次いで、熱酸化処理により、図４Ｅに示すように、ゲートトレンチ６の内面およびエピタキシャル層３の表面３１に酸化膜２５が形成される。
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図４Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２６が形成される。ゲートトレンチ６は、堆積層２６により埋め尽くされ、エピタキシャル層３は、酸化膜２５を介して堆積層２６により覆われる。
【００５５】
その後、エッチバックにより、堆積層２６のゲートトレンチ６外に存在する部分が除去される。堆積層２６は、図４Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２６が、ゲート電極８として形成される。
その後、酸化膜２５のゲートトレンチ６外に存在する部分がＨＦガスを用いたエッチングにより除去され、ゲートトレンチ６の内面上のみに酸化膜２５が残されることにより、図４Ｈに示すように、ゲート絶縁膜７が得られる。
【００５６】
次いで、エピタキシャル層３の表面３１に、コンタクトトレンチ１１と対向する部分に開口２８を有するフォトレジスト２７が形成される。そして、フォトレジスト２７上から、開口２８を介してエピタキシャル層３の表面３１に対してＳＦ6（六フッ化硫黄）からなるエッチングガスが供給される。これにより、図４Ｈに示すように、エピタキシャル層３が、開口２８から露出する部分からエッチングされて、コンタクトトレンチ１１が形成される。コンタクトトレンチ１１の形成後、フォトレジスト２７は、除去される。
【００５７】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２５の表面からエピタキシャル層３の内部に向けて注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれる。これにより、Ｐ型不純物が、エピタキシャル層３の表面３１およびコンタクトトレンチ１１の底面１３からエピタキシャル層３の層厚方向に一様に拡散し、図４Ｉに示すように、ゲートトレンチ６の側方にボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。エピタキシャル層３の層厚方向において段差を有する表面３１および底面１３からＰ型不純物が一様に拡散するので、ドレイン領域４とボディ領域５との界面４０は、底面１３に対向する中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされる。
【００５８】
続いて、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。Ｎ型不純物は、たとえば、５ｋ〜５０ｋｅＶの低加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2のドーズ量で供給される。これにより、エピタキシャル層３の表層部にＮ型不純物が注入される。なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＮ型不純物が活性化して、図４Ｊに示すように、ソース領域９が形成される。
【００５９】
次いで、エピタキシャル層３上に、コンタクトトレンチ１１の底面１３におけるソース領域９の中央部と対向する部分に開口２９を有するマスク３０が形成される。そして、開口２９を介して、エピタキシャル層３に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが供給される。Ｐ型不純物は、たとえば、１ｋ〜３０ｋｅＶの加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2の高ドーズ量で供給される。
【００６０】
なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＰ型不純物が活性化して、図４Ｋに示すように、ボディコンタクト領域１０が形成される。
以上の工程を経た後、図４Ｌに示すように、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１４が積層される。
【００６１】
次いで、図４Ｍに示すように、層間絶縁膜１４上に、コンタクトホール１５を形成すべき部分と対向する部分に開口３２を有するフォトレジスト３３が形成される。そして、層間絶縁膜１４が、開口３２から露出する部分からエッチングされて、図４Ｍに示すように、コンタクトホール１５が形成される。
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１４上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１４上の導電材料がパターニングされる。これにより、図４Ｎに示すように、ソース配線１６およびコンタクトプラグ１７が一体的に形成される。また、ゲート電極８と電気的に接続されるゲート配線１８が形成される。さらに、基板２の裏面にドレイン電極１９が形成される。
【００６２】
以上の工程を経て、図３に示す半導体装置４１が得られる。
半導体装置４１では、ドレイン領域４とボディ領域５との界面４０の中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされている。
ドレイン領域４とボディ領域５との界面４０がエピタキシャル層３の表面３１に対して平行をなす平面である場合、ボディ領域５におけるコンタクトトレンチ１１の底面１３と対向する部分は、その周囲の部分よりもエピタキシャル層３の層厚方向の厚さが薄くなる。そのため、当該部分の耐圧は、その周囲の部分よりも低くなる。そこで、ボディ領域５の耐圧を維持するために、ドレイン領域４とボディ領域５との界面４０を一様にドレイン領域４側に低くすることが考えられる。ところが、界面４０を一様に低くすると、チャネル長Ｌ1が長くなり、チャネル抵抗が増加する場合がある。
【００６３】
上記のように、ドレイン領域４とボディ領域５との界面４０の中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされていれば、たとえば、コンタクトトレンチ１１の深さと中央部４２の段差とが同じに設計することにより、ボディ領域５のコンタクトトレンチ１１の底面１３に対向する部分の厚さＬ3を、その周囲の部分の厚さ（すなわち、チャネル長Ｌ1）と同じ厚さにすることができる。その結果、チャネル長Ｌ1を長くせずに、コンタクトトレンチ１１の底面１３に対向するボディ領域５の耐圧を維持することができる。
【００６４】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１および４１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１および４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００６５】
また、図５に示す半導体装置５１のように、ソース領域９は、コンタクトトレンチ１１の深さと略同じ一定の厚さを有し、エピタキシャル層３の表面３１およびコンタクトトレンチ１１の側面１２に沿う断面視略直線形状に形成されていてもよい。この場合、ボディコンタクト領域１０は、その表面がコンタクトトレンチ１１の底面１３の全部を提供していてもよい。
【００６６】
また、本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを備える構成に限らず、ＤＭＯＳＦＥＴ以外の他の種類の電界効果トランジスタ（たとえば、ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備える構成に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す模式的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す模式的な断面図である。
【図２Ｏ】図２Ｎの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す模式的な断面図である。
【図４Ｌ】図４Ｋの次の工程を示す模式的な断面図である。
【図４Ｍ】図４Ｌの次の工程を示す模式的な断面図である。
【図４Ｎ】図４Ｍの次の工程を示す模式的な断面図である。
【図５】図１に示す半導体装置の変形例を示す模式的な断面図である。
【図６】従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。
【符号の説明】
【００６８】
１ 半導体装置
３ エピタキシャル層（半導体層）
４ ドレイン領域
５ ボディ領域
６ ゲートトレンチ
７ ゲート絶縁膜
８ ゲート電極
９ ソース領域
１０ ボディコンタクト領域
１１ コンタクトトレンチ
１２ 側面（コンタクトトレンチの側面）
１３ 底面（コンタクトトレンチの底面）
１７ コンタクトプラグ
３１ 表面（半導体層の表面）
４０ 界面（ボディ領域とドレイン領域との界面）
４１ 半導体装置
５１ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、低オン抵抗を有する半導体装置の構造として、トレンチゲート構造が一般に知られている。具体的な装置として、たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが知られている。
図６は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。
【０００３】
半導体装置１０１は、Ｎ+型の基板１０２を備えている。基板１０２上には、エピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ-型のドレイン領域１０４をなしている。エピタキシャル層１０３には、Ｐ型のボディ領域１０５が表面側からドレイン領域１０４に接して形成されている。
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００４】
エピタキシャル層１０３の表層部には、Ｎ+型のソース領域１０９が形成されている。また、エピタキシャル層１０３には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ+型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ボディコンタクト領域１１０およびその周囲のソース領域１０９の一部と対向する位置に、コンタクトホール１１２が形成されている。そして、層間絶縁膜１１１上には、ソース配線１１３が形成されている。ソース配線１１３は、その一部がコンタクトホール１１２に入り込んでいる。これにより、コンタクトホール１１２内には、コンタクトプラグ１１４が形成されている。コンタクトプラグ１１４は、エピタキシャル層１０３の表面におけるソース領域１０９およびボディコンタクト領域１１０に跨ってコンタクト（バッティングコンタクト）している。
【０００５】
ゲート電極１０８には、層間絶縁膜１１１に形成されたコンタクトホール（図示せず）を介して、ゲート配線１１６が電気的に接続されている。基板１０２の裏面には、ドレイン電極１１５が形成されている。
ソース配線１１３が接地され、ドレイン電極１１５に適当な大きさの正電圧が印加されつつ、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成される。これにより、チャネルを介して、ドレイン電極１１５からソース配線１１３へ電流（ドレイン電流）が流れる。
【特許文献１】特開２００６−１２０８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トレンチゲート型のＶＤＭＯＳＦＥＴでは、微細化に伴うセルシュリンクにより、さらなる低オン抵抗化を図ることができる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ１０６とボディコンタクト領域１１０との間の間隔が小さくなる。これに伴い、ソース領域１０９におけるコンタクトホール１１２に臨む部分の面積が小さくなるので、ソース領域１０９とコンタクトプラグ１１４との接触面積が小さくなる。その結果、ソース領域１０９とコンタクトプラグ１１４との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
【０００７】
また、接触抵抗の高抵抗化（接触面積の縮小）の問題は、トレンチゲート型ＶＤＭＯＳＦＥＴに限らず、他の種類の半導体装置においても、そのセルシュリンクに伴って生じる問題である。
本発明の目的は、ソース領域とコンタクトプラグとの接触面積を増大させることのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面から掘り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接し、一定の厚さを有する第２導電型のソース領域と、前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備える、半導体装置である。
【０００９】
この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。また、半導体層には、ゲートトレンチと間隔を空けて、コンタクトトレンチが形成されている。また、半導体層の表層部には、半導体層の表面およびコンタクトトレンチの側面に沿う第２導電型のソース領域が形成されている。ソース領域は、一定の厚さを有し、ボディ領域に接している。そして、半導体層には、コンタクトトレンチの下方に、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、コンタクトトレンチの底面の少なくとも一部（つまり、底面の全部または底面の一部分）を提供し、また、ボディ領域に接続されている。ゲート電極は、絶縁膜を介してゲートトレンチに埋設されている。一方、ソース領域およびボディコンタクト領域とのコンタクトのためのコンタクトプラグは、コンタクトトレンチの内面と半導体層の表面とに跨ってこれらにコンタクト（接触）している。
【００１０】
すなわち、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの内面におけるソース領域と接触している。そのため、コンタクトプラグが半導体層の表面におけるソース領域のみに接触する構成と比較して、ソース領域とコンタクトプラグとの接触面積を増大させることができる。その結果、ソース領域とコンタクトプラグとの接触抵抗を低減することができる。それゆえ、半導体装置のオン抵抗を低減することができる。
【００１１】
また、ソース領域の厚さが一定であるので、第２導電型のイオンの一段注入によりソース領域を形成することができる。そのため、半導体装置の製造工程を簡易にすることができる。
また、請求項２に記載の発明は、前記ソース領域が、前記半導体層の表面ならびに前記コンタクトトレンチの側面および底面に沿って形成されている、請求項１に記載の半導体装置である。
【００１２】
この構成によれば、ソース領域が、半導体層の表面ならびにコンタクトトレンチの側面および底面に沿って形成されている。したがって、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの側面および底面におけるソース領域と接触している。これにより、ソース領域とコンタクトプラグとの接触面積を増大させることができるので、ソース領域とコンタクトプラグとの接触抵抗をさらに低減することができる。その結果、半導体装置のオン抵抗をさらに低減することができる。
【００１３】
また、半導体装置の性能を示す基準として、たとえば、ゲート・ソース間容量がある。トレンチゲート構造を有する半導体装置において、ゲート・ソース間容量は、ゲート絶縁膜を介して対向するゲート電極とソース領域とにより形成される静電容量のことである。このゲート・ソース間容量は、半導体装置（トランジスタ）のスイッチング性能を示す基準として考えられ、ゲート・ソース間容量が小さくなるほど、半導体装置のスイッチング速度が速くなり、スイッチング性能が向上する。したがって、ゲート・ソース間容量は、小さい方が好ましい。
【００１４】
平行平板導体の静電容量Ｃの大きさは、Ｃ＝εＳ／ｄで表される（ε：誘電率、Ｓ：誘電体を介して対向する平板導体の面積、ｄ：平板導体間の距離）。上記式から、平板導体の面積Ｓを小さくすることにより、静電容量Ｃが小さくなることが理解される。したがってゲート・ソース間では、ゲート絶縁膜を介してゲート電極に対向するソース領域の面積を小さくすることにより、ゲート・ソース間容量を小さくすることができる。
【００１５】
そして、請求項２に記載の半導体装置では、上記各面（半導体層の表面ならびにコンタクトトレンチの側面および底面）に沿って形成されるソース領域は、一定の厚さを有している。ソース領域が上記各面に沿っており、かつ、一定の厚さを有するので、ソース領域の厚さを適当に設計することにより、ゲート電極に対向するソース領域の面積を小さくすることができる。その結果、ゲート・ソース間容量を低減できるので、半導体装置のスイッチング性能を向上させることができる。
【００１６】
また、ソース領域の厚さを薄くするに伴って、絶縁膜との界面近傍におけるボディ領域の長さ（チャネル長）が長くなる。したがって、ボディ領域の厚さを薄くすることにより、チャネル長を維持したまま半導体装置をコンパクト（薄型）にすることができる。
よって、請求項２に記載の半導体装置によれば、半導体装置のオン抵抗を低減できながら、スイッチング性能を向上させることができ、さらには、装置をコンパクト（薄型）にすることができる。
【００１７】
また、請求項３に記載の発明は、前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域を備え、前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、請求項１または２に記載の半導体装置である。
ボディ領域とドレイン領域との界面が半導体層の表面に対して平行をなす平面である場合、ボディ領域におけるコンタクトトレンチの底面と対向する部分は、その周囲の部分よりも半導体層の層厚方向の厚さが薄くなる。そのため、当該部分の耐圧は、その周囲の部分よりも低くなる。そこで、ボディ領域の耐圧を維持するために、ボディ領域とドレイン領域との界面を一様にドレイン領域側に低くすることが考えられる。ところが、上記界面を一様に低くすると、絶縁膜との界面近傍におけるボディ領域の長さ（チャネル長）が長くなり、チャネル抵抗が増加する場合がある。
【００１８】
これに対し、請求項３の構成によれば、ボディ領域とドレイン領域との界面において、コンタクトトレンチの底面に対向する部分がドレイン領域側に一段低くされている。たとえば、コンタクトトレンチの深さと、ボディ領域とドレイン領域との界面に形成される段差とが、同じに設計することにより、ボディ領域のコンタクトトレンチの底面に対向する部分の厚さを、その周囲の部分の厚さ（すなわち、チャネル長）と同じ厚さにすることができる。その結果、チャネル長を長くせずに、コンタクトトレンチの底面に対向するボディ領域の耐圧を維持することができる。
【００１９】
また、請求項４に記載の発明は、半導体層と、前記半導体層の表面から掘り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接する第２導電型のソース領域と、前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備え、前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、半導体装置である。
【００２０】
この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。また、半導体層には、ゲートトレンチと間隔を空けて、コンタクトトレンチが形成されている。また、半導体層の表層部には、半導体層の表面およびコンタクトトレンチの側面に沿う第２導電型のソース領域が形成されている。ソース領域は、ボディ領域に接している。そして、半導体層には、コンタクトトレンチの下方に、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、コンタクトトレンチの底面の少なくとも一部（つまり、底面の全部または底面の一部分）を提供し、また、ボディ領域に接続されている。ゲート電極は、絶縁膜を介してゲートトレンチに埋設されている。一方、ソース領域およびボディコンタクト領域とのコンタクトのためのコンタクトプラグは、コンタクトトレンチの内面と半導体層の表面とに跨ってこれらにコンタクト（接触）している。
【００２１】
すなわち、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの内面におけるソース領域と接触している。そのため、コンタクトプラグが半導体層の表面におけるソース領域のみに接触する構成と比較して、ソース領域とコンタクトプラグとの接触面積を増大させることができる。その結果、ソース領域とコンタクトプラグとの接触抵抗を低減することができる。それゆえ、半導体装置のオン抵抗を低減することができる。
【００２２】
また、ボディ領域とドレイン領域との界面において、コンタクトトレンチの底面に対向する部分がドレイン領域側に一段低くされている。たとえば、コンタクトトレンチの深さと、ボディ領域とドレイン領域との界面に形成される段差とが、同じに設計することにより、ボディ領域のコンタクトトレンチの底面に対向する部分の厚さを、その周囲の部分の厚さ（すなわち、チャネル長）と同じ厚さにすることができる。その結果、チャネル長を長くせずに、コンタクトトレンチの底面に対向するボディ領域の耐圧を維持することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
【００２４】
半導体装置１は、半導体装置１の基体をなすＮ+型のシリコンからなる基板２を備えている。基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ-型のエピタキシャル層３が積層されている。
半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ-型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ-型のボディ領域５がドレイン領域４に接して形成されている。ドレイン領域４とボディ領域５との界面４０とエピタキシャル層３の表面３１とは、互いに平行をなしている。
【００２５】
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延びている。ゲートトレンチ６は、断面視において、互いに対向する平面状の側面６１と、側面６１の下端において、これらを連設する平面状の底面６２とが一体的に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。
【００２６】
ゲートトレンチ６内には、ゲートトレンチ６の内面全域を覆うように、ＳｉＯ2からなるゲート絶縁膜７が形成されている。
そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。
エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、コンタクトトレンチ１１が表面３１から掘り下がって形成されている。各コンタクトトレンチ１１は、互いに隣接するゲートトレンチ６の各間の中央部において、ゲートトレンチ６よりも浅く（たとえば、０．２〜０．５μｍ）形成されている。
【００２７】
そして、エピタキシャル層３には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、コンタクトトレンチ１１の深さよりも薄い一定の厚さ（たとえば、０．１〜０．４μｍ）を有し、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿う断面視略クランク形状に形成されている。これにより、ソース領域９は、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３から露出している。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０19ｃｍ-3）を一様に有している。また、ソース領域９は、その底部がエピタキシャル層３の表面側からボディ領域５に接している。
【００２８】
また、エピタキシャル層３には、表面がコンタクトトレンチ１１の底面１３の一部を提供する、Ｐ+型のボディコンタクト領域１０が形成されている。ボディコンタクト領域１０は、コンタクトトレンチ１１の底面１３において、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されている。
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、ゲート電極８における各ユニットセルに含まれる部分が一定のゲート幅を有するように設定されている。
【００２９】
エピタキシャル層３上には、ＳｉＯ2からなる層間絶縁膜１４が積層されている。層間絶縁膜１４には、コンタクトトレンチ１１に対向する位置にコンタクトホール１５が形成されている。コンタクトホール１５は、ゲート幅に直交する方向（図１における左右方向）において、コンタクトトレンチ１１を隔てて対向するエピタキシャル層３の両縁部に跨っている。これにより、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３は、コンタクトホール１５内に臨んでいる。
【００３０】
層間絶縁膜１４上には、ソース配線１６が形成されている。ソース配線１６は、その一部がコンタクトホール１５に入り込み、その入り込む部分が、層間絶縁膜１４上のソース配線１６とソース領域９およびボディコンタクト領域１０とを接続するためのコンタクトプラグ１７をなしている。コンタクトプラグ１７は、コンタクトホール１５内において、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３にコンタクト（接触）している。これにより、コンタクトプラグ１７は、ソース領域９およびコンタクトプラグ１７と電気的に接続されている。
【００３１】
ゲート電極８には、層間絶縁膜１４に形成されたコンタクトホール（図示せず）を介して、ゲート配線１８が電気的に接続されている。
基板２の裏面には、ドレイン電極１９が形成されている。
ソース配線１６を接地し、ドレイン電極１９に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御すると、ゲート電極８からの電界によりボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成することができる。したがって、ソース配線１６とドレイン電極１９との間に電流を流すことができる。
【００３２】
図２Ａ〜図２Ｏは、図１の半導体装置の製造方法を工程順に説明する模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
次いで、図２Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面３１にＳｉＯ2からなる犠牲酸化膜２０が形成される。次いで、図２Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜２０上に、ＳｉＮからなる犠牲窒化膜２１が形成される。これにより、犠牲酸化膜２０および犠牲窒化膜２１からなるハードマスク２２が、エピタキシャル層３上に形成される。
【００３３】
ハードマスク２２の形成後、ハードマスク２２上に、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するフォトレジスト２３が形成される。そして、このフォトレジスト２３を用いてハードマスク２２がパターニングされる。これにより、図２Ｃに示すように、ハードマスク２２に開口２４が形成される。その後、フォトレジスト２３は、除去される。
【００３４】
次いで、ハードマスク２２上から、開口２４を介してエピタキシャル層３の表面３１に対してエッチングガスが供給される。これにより、図２Ｄに示すように、エピタキシャル層３が、開口２４から露出する部分からエッチングされて、底面６２および側面６１を有するゲートトレンチ６が形成される。ゲートトレンチ６の形成後、ハードマスク２２は、除去される。
【００３５】
次いで、熱酸化処理により、図２Ｅに示すように、ゲートトレンチ６の内面およびエピタキシャル層３の表面３１に酸化膜２５が形成される。
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２６が形成される。ゲートトレンチ６は、堆積層２６により埋め尽くされ、エピタキシャル層３は、酸化膜２５を介して堆積層２６により覆われる。
【００３６】
その後、エッチバックにより、堆積層２６のゲートトレンチ６外に存在する部分が除去される。堆積層２６は、図２Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２６が、ゲート電極８として形成される。
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２５の表面からエピタキシャル層３の内部に向けて注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれることにより、図２Ｈに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
【００３７】
その後、酸化膜２５のゲートトレンチ６外に存在する部分がＨＦガスを用いたエッチングにより除去され、ゲートトレンチ６の内面上のみに酸化膜２５が残されることにより、図２Ｉに示すように、ゲート絶縁膜７が得られる。
次いで、エピタキシャル層３の表面３１に、コンタクトトレンチ１１と対向する部分に開口２８を有するフォトレジスト２７が形成される。そして、フォトレジスト２７上から、開口２８を介してエピタキシャル層３の表面３１に対してＳＦ6（六フッ化硫黄）からなるエッチングガスが供給される。これにより、図２Ｊに示すように、エピタキシャル層３が、開口２８から露出する部分からエッチングされて、コンタクトトレンチ１１が形成される。コンタクトトレンチ１１の形成後、フォトレジスト２７は、除去される。
【００３８】
続いて、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。Ｎ型不純物は、たとえば、５ｋ〜５０ｋｅＶの低加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2のドーズ量で供給される。これにより、エピタキシャル層３の表層部にＮ型不純物が注入される。なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＮ型不純物が活性化して、図２Ｋに示すように、ソース領域９が形成される。
【００３９】
次いで、エピタキシャル層３上に、コンタクトトレンチ１１の底面１３におけるソース領域９の中央部と対向する部分に開口２９を有するマスク３０が形成される。そして、開口２９を介して、エピタキシャル層３に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが供給される。Ｐ型不純物は、たとえば、１ｋ〜３０ｋｅＶの加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2の高ドーズ量で供給される。
【００４０】
なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＰ型不純物が活性化して、図２Ｌに示すように、ボディコンタクト領域１０が形成される。なお、アニール処理による不純物イオンの活性化処理は、Ｎ型およびＰ型不純物を注入した後、一括して行なってもよい。また、Ｐ型不純物およびＮ型不純物の形成順序を入れ替えてもよい。
【００４１】
以上の工程を経た後、図２Ｍに示すように、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１４が積層される。
次いで、図２Ｎに示すように、層間絶縁膜１４上に、コンタクトホール１５を形成すべき部分と対向する部分に開口３２を有するフォトレジスト３３が形成される。そして、層間絶縁膜１４が、開口３２から露出する部分からエッチングされて、図２Ｎに示すように、コンタクトホール１５が形成される。
【００４２】
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１４上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１４上の導電材料がパターニングされる。これにより、図２Ｏに示すように、ソース配線１６およびコンタクトプラグ１７が一体的に形成される。また、ゲート電極８と電気的に接続されるゲート配線１８が形成される。さらに、基板２の裏面にドレイン電極１９が形成される。
【００４３】
以上の工程を経て、図１に示す半導体装置１が得られる。
半導体装置１では、ソース領域９は、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿って形成され、上記各面（表面３１、側面１２および底面１３）から露出している。これら各面は、層間絶縁膜１４のコンタクトホール１５内に臨んでいる。そして、コンタクトホール１５に入り込むソース配線１６は、コンタクトホール１５内において、コンタクトプラグ１７として、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３にコンタクト（接触）している。
【００４４】
すなわち、コンタクトプラグ１７は、エピタキシャル層３の表面３１におけるソース領域９だけでなく、コンタクトトレンチ１１の内面（側面１２および底面１３）におけるソース領域９と接触している。そのため、コンタクトプラグ１７がエピタキシャル層３の表面３１におけるソース領域９のみに接触する構成と比較して、ソース領域９とコンタクトプラグ１７との接触面積を増大させることができる。その結果、ソース領域９とコンタクトプラグ１７との接触抵抗を低減することができる。それゆえ、トレンチゲート構造を有する半導体装置１のオン抵抗を低減することができる。
【００４５】
また、半導体装置の性能を示す基準として、たとえば、ゲート・ソース間容量がある。トレンチゲート構造を有する半導体装置において、ゲート・ソース間容量は、ゲート絶縁膜を介して対向するゲート電極とソース領域とにより形成される静電容量のことである。このゲート・ソース間容量は、半導体装置（トランジスタ）のスイッチング性能を示す基準として考えられ、ゲート・ソース間容量が小さくなるほど、半導体装置のスイッチング速度が速くなり、スイッチング性能が向上する。したがって、ゲート・ソース間容量は、小さい方が好ましい。
【００４６】
平行平板導体の静電容量Ｃの大きさは、Ｃ＝εＳ／ｄで表される（ε：誘電率、Ｓ：誘電体を介して対向する平板導体の面積、ｄ：平板導体間の距離）。上記式から、平板導体の面積Ｓを小さくすることにより、静電容量Ｃが小さくなることが理解される。したがってゲート・ソース間では、ゲート絶縁膜を介してゲート電極に対向するソース領域の面積を小さくすることにより、ゲート・ソース間容量を小さくすることができる。
【００４７】
そして、半導体装置１では、ソース領域９は、コンタクトトレンチ１１の深さよりも薄い一定の厚さ（たとえば、０．２〜０．５μｍ）を有し、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿う断面視略クランク形状に形成されている。そのため、ソース領域９の厚さを適当に設計することにより、ゲート電極８に対向するソース領域９の面積を小さくすることができる。その結果、ゲート・ソース間容量を低減できるので、半導体装置１のスイッチング性能を向上させることができる。
【００４８】
さらに、ソース領域９の厚さが一定であるので、Ｎ型不純物の一段注入により、ソース領域９を形成することができる。そのため、半導体装置１の製造工程を簡易にすることができる。
また、ソース領域９の厚さを薄くするに伴って、ゲート絶縁膜７との界面近傍におけるボディ領域５の長さ（チャネル長Ｌ1）が長くなる。したがって、エピタキシャル層３の表面３１から界面４０までの長さＬ2を短く設計することにより、チャネル長Ｌ1を維持したまま、ボディ領域５を薄くすることができる。その結果、半導体装置１をコンパクト（薄型）にすることができる。
【００４９】
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図３に示す半導体装置４１では、ドレイン領域４とボディ領域５との界面４０は、平面視でコンタクトトレンチ１１の底面１３に重なる部分（界面４０の中央部４２）が、その周囲の部分よりもドレイン領域４側に一段低くされている。
【００５０】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作および作用・効果も同様である。
図４Ａ〜図４Ｎは、図３の半導体装置の製造方法を工程順に説明する模式的な断面図である。
まず、図４Ａに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
【００５１】
次いで、図４Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面３１にＳｉＯ2からなる犠牲酸化膜２０が形成される。次いで、図４Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜２０上に、ＳｉＮからなる犠牲窒化膜２１が形成される。これにより、犠牲酸化膜２０および犠牲窒化膜２１からなるハードマスク２２が、エピタキシャル層３上に形成される。
【００５２】
ハードマスク２２の形成後、ハードマスク２２上に、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するフォトレジスト２３が形成される。そして、このフォトレジスト２３を用いてハードマスク２２がパターニングされる。これにより、図４Ｃに示すように、ハードマスク２２に開口２４が形成される。その後、フォトレジスト２３は、除去される。
【００５３】
次いで、ハードマスク２２上から、開口２４を介してエピタキシャル層３の表面３１に対してエッチングガスが供給される。これにより、図４Ｄに示すように、エピタキシャル層３が、開口２４から露出する部分からエッチングされて、底面６２および側面６１を有するゲートトレンチ６が形成される。ゲートトレンチ６の形成後、ハードマスク２２は、除去される。
【００５４】
次いで、熱酸化処理により、図４Ｅに示すように、ゲートトレンチ６の内面およびエピタキシャル層３の表面３１に酸化膜２５が形成される。
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図４Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２６が形成される。ゲートトレンチ６は、堆積層２６により埋め尽くされ、エピタキシャル層３は、酸化膜２５を介して堆積層２６により覆われる。
【００５５】
その後、エッチバックにより、堆積層２６のゲートトレンチ６外に存在する部分が除去される。堆積層２６は、図４Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２６が、ゲート電極８として形成される。
その後、酸化膜２５のゲートトレンチ６外に存在する部分がＨＦガスを用いたエッチングにより除去され、ゲートトレンチ６の内面上のみに酸化膜２５が残されることにより、図４Ｈに示すように、ゲート絶縁膜７が得られる。
【００５６】
次いで、エピタキシャル層３の表面３１に、コンタクトトレンチ１１と対向する部分に開口２８を有するフォトレジスト２７が形成される。そして、フォトレジスト２７上から、開口２８を介してエピタキシャル層３の表面３１に対してＳＦ6（六フッ化硫黄）からなるエッチングガスが供給される。これにより、図４Ｈに示すように、エピタキシャル層３が、開口２８から露出する部分からエッチングされて、コンタクトトレンチ１１が形成される。コンタクトトレンチ１１の形成後、フォトレジスト２７は、除去される。
【００５７】
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２５の表面からエピタキシャル層３の内部に向けて注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれる。これにより、Ｐ型不純物が、エピタキシャル層３の表面３１およびコンタクトトレンチ１１の底面１３からエピタキシャル層３の層厚方向に一様に拡散し、図４Ｉに示すように、ゲートトレンチ６の側方にボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。エピタキシャル層３の層厚方向において段差を有する表面３１および底面１３からＰ型不純物が一様に拡散するので、ドレイン領域４とボディ領域５との界面４０は、底面１３に対向する中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされる。
【００５８】
続いて、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。Ｎ型不純物は、たとえば、５ｋ〜５０ｋｅＶの低加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2のドーズ量で供給される。これにより、エピタキシャル層３の表層部にＮ型不純物が注入される。なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＮ型不純物が活性化して、図４Ｊに示すように、ソース領域９が形成される。
【００５９】
次いで、エピタキシャル層３上に、コンタクトトレンチ１１の底面１３におけるソース領域９の中央部と対向する部分に開口２９を有するマスク３０が形成される。そして、開口２９を介して、エピタキシャル層３に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが供給される。Ｐ型不純物は、たとえば、１ｋ〜３０ｋｅＶの加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ-2の高ドーズ量で供給される。
【００６０】
なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＰ型不純物が活性化して、図４Ｋに示すように、ボディコンタクト領域１０が形成される。
以上の工程を経た後、図４Ｌに示すように、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１４が積層される。
【００６１】
次いで、図４Ｍに示すように、層間絶縁膜１４上に、コンタクトホール１５を形成すべき部分と対向する部分に開口３２を有するフォトレジスト３３が形成される。そして、層間絶縁膜１４が、開口３２から露出する部分からエッチングされて、図４Ｍに示すように、コンタクトホール１５が形成される。
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１４上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１４上の導電材料がパターニングされる。これにより、図４Ｎに示すように、ソース配線１６およびコンタクトプラグ１７が一体的に形成される。また、ゲート電極８と電気的に接続されるゲート配線１８が形成される。さらに、基板２の裏面にドレイン電極１９が形成される。
【００６２】
以上の工程を経て、図３に示す半導体装置４１が得られる。
半導体装置４１では、ドレイン領域４とボディ領域５との界面４０の中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされている。
ドレイン領域４とボディ領域５との界面４０がエピタキシャル層３の表面３１に対して平行をなす平面である場合、ボディ領域５におけるコンタクトトレンチ１１の底面１３と対向する部分は、その周囲の部分よりもエピタキシャル層３の層厚方向の厚さが薄くなる。そのため、当該部分の耐圧は、その周囲の部分よりも低くなる。そこで、ボディ領域５の耐圧を維持するために、ドレイン領域４とボディ領域５との界面４０を一様にドレイン領域４側に低くすることが考えられる。ところが、界面４０を一様に低くすると、チャネル長Ｌ1が長くなり、チャネル抵抗が増加する場合がある。
【００６３】
上記のように、ドレイン領域４とボディ領域５との界面４０の中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされていれば、たとえば、コンタクトトレンチ１１の深さと中央部４２の段差とが同じに設計することにより、ボディ領域５のコンタクトトレンチ１１の底面１３に対向する部分の厚さＬ3を、その周囲の部分の厚さ（すなわち、チャネル長Ｌ1）と同じ厚さにすることができる。その結果、チャネル長Ｌ1を長くせずに、コンタクトトレンチ１１の底面１３に対向するボディ領域５の耐圧を維持することができる。
【００６４】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１および４１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１および４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００６５】
また、図５に示す半導体装置５１のように、ソース領域９は、コンタクトトレンチ１１の深さと略同じ一定の厚さを有し、エピタキシャル層３の表面３１およびコンタクトトレンチ１１の側面１２に沿う断面視略直線形状に形成されていてもよい。この場合、ボディコンタクト領域１０は、その表面がコンタクトトレンチ１１の底面１３の全部を提供していてもよい。
【００６６】
また、本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを備える構成に限らず、ＤＭＯＳＦＥＴ以外の他の種類の電界効果トランジスタ（たとえば、ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備える構成に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す模式的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す模式的な断面図である。
【図２Ｏ】図２Ｎの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す模式的な断面図である。
【図４Ｌ】図４Ｋの次の工程を示す模式的な断面図である。
【図４Ｍ】図４Ｌの次の工程を示す模式的な断面図である。
【図４Ｎ】図４Ｍの次の工程を示す模式的な断面図である。
【図５】図１に示す半導体装置の変形例を示す模式的な断面図である。
【図６】従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。
【符号の説明】
【００６８】
１ 半導体装置
３ エピタキシャル層（半導体層）
４ ドレイン領域
５ ボディ領域
６ ゲートトレンチ
７ ゲート絶縁膜
８ ゲート電極
９ ソース領域
１０ ボディコンタクト領域
１１ コンタクトトレンチ
１２ 側面（コンタクトトレンチの側面）
１３ 底面（コンタクトトレンチの底面）
１７ コンタクトプラグ
３１ 表面（半導体層の表面）
４０ 界面（ボディ領域とドレイン領域との界面）
４１ 半導体装置
５１ 半導体装置
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面から掘り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、
前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接し、一定の厚さを有する第２導電型のソース領域と、
前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、
前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、
前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備える、半導体装置。
【請求項２】
前記ソース領域が、前記半導体層の表面ならびに前記コンタクトトレンチの側面および底面に沿って形成されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域を備え、
前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、請求項１または２に記載の半導体装置。
【請求項４】
半導体層と、
前記半導体層の表面から掘り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、
前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接する第２導電型のソース領域と、
前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、
前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、
前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備え、
前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、半導体装置。
【請求項１】
半導体層と、
前記半導体層の表面から掘り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、
前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接し、一定の厚さを有する第２導電型のソース領域と、
前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、
前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、
前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備える、半導体装置。
【請求項２】
前記ソース領域が、前記半導体層の表面ならびに前記コンタクトトレンチの側面および底面に沿って形成されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域を備え、
前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、請求項１または２に記載の半導体装置。
【請求項４】
半導体層と、
前記半導体層の表面から掘り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、
前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、
前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接する第２導電型のソース領域と、
前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、
前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、
前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備え、
前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図２Ｏ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図４Ｊ】
【図４Ｋ】
【図４Ｌ】
【図４Ｍ】
【図４Ｎ】
【図５】
【図６】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図２Ｏ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図４Ｊ】
【図４Ｋ】
【図４Ｌ】
【図４Ｍ】
【図４Ｎ】
【図５】
【図６】
【公開番号】特開２０１０−２７７９６（Ｐ２０１０−２７７９６Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１８６３０６（Ｐ２００８−１８６３０６）
【出願日】平成２０年７月１７日（２００８．７．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月１７日（２００８．７．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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