半導体装置
【課題】素子の高耐圧化に伴い反転領域を介して流れるリーク電流を低減する方法の提供。
【解決手段】所望の不純物濃度を有する半導体層を備えた半導体基板と、半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成したトレンチゲートと、半導体層表面を覆う絶縁膜と、絶縁膜を貫通し、ソースコンタクト開口部に形成されたソース電極と、半導体層内に形成され、ソース電極に電気的に接続されたボディ領域及びソース領域と、トレンチゲート周縁部でトレンチゲートに接続されたゲート周辺配線と、ソース電極と同一表面上で、ソース電極から離間して形成され、ゲート周辺配線に接続されるゲート電極と、ドレイン電極とを具備し、周縁部のスクライブ領域の拡散領域と、デバイス周縁部の拡散領域との間の半導体基板表面に、チャネルストッパ１ｃｓを形成し、反転領域形成を抑制する。
【解決手段】所望の不純物濃度を有する半導体層を備えた半導体基板と、半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成したトレンチゲートと、半導体層表面を覆う絶縁膜と、絶縁膜を貫通し、ソースコンタクト開口部に形成されたソース電極と、半導体層内に形成され、ソース電極に電気的に接続されたボディ領域及びソース領域と、トレンチゲート周縁部でトレンチゲートに接続されたゲート周辺配線と、ソース電極と同一表面上で、ソース電極から離間して形成され、ゲート周辺配線に接続されるゲート電極と、ドレイン電極とを具備し、周縁部のスクライブ領域の拡散領域と、デバイス周縁部の拡散領域との間の半導体基板表面に、チャネルストッパ１ｃｓを形成し、反転領域形成を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にトレンチ構造を有する絶縁ゲートトランジスタなどの半導体装置におけるチップ周縁部からのリーク防止に関するものである。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
【０００３】
一例として、半導体チップ内に多数のトレンチを配設し、このトレンチ内にＭＯＳＦＥＴを配設したものがある。この構造では、半導体チップの表面の一部にゲートパッドが形成され、トレンチに多結晶シリコンを充填して形成されるゲート電極は、半導体チップの周縁に沿って形成されるゲート配線によって、このゲートパッドに接続される（特許文献１）。
【０００４】
このようなＭＯＳＦＥＴにおいては図１１および図１２に一例を示すように、スクライブ領域に埋め込み拡散領域１１ｄとして、P-領域が形成されている。
【０００５】
【特許文献１】特開2007-48769号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、従来のストライプ状トレンチゲートを有する半導体装置では、周縁部のスクライブ領域に形成される拡散領域１１ｄと、ソース領域を構成する埋め込み拡散領域１１ｓとの間に形成される反転領域を介してリーク電流が流れるという問題がある。
この課題は、素子の高耐圧化が進むにつれて特に深刻になってきている。
【０００７】
本発明は、前記実情に鑑みてなされたもので、周縁部のスクライブ領域に埋め込み拡散領域１１ｄが形成されるＭＯＳＦＥＴなどの半導体装置において、リーク電流を低減し、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、スクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、基板表面に、例えば配線層からなるチャネルストッパを形成し、チャネルとなる反転領域の形成を抑制するようにしたものである。
例えば、高温逆バイアス試験後において、スクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、チャネルとなる反転領域が形成されるが、この構成によれば、基板表面に、配線層からなるチャネルストッパを形成することで、反転領域の形成を抑制することができる。高温逆バイアス試験後において、リークは、温度印加とバイアス印加によって、スクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、チャネルとなる反転領域が形成されることが原因と考えられている。直接の原因は、チャネル領域となる不純物領域（N-層）の上に形成された熱酸化膜中の可動イオンが同試験時に誘起されて負電位になり、反転層を形成し易い状況にあったことと考えられるが、本発明ではこの原因を抑止することで、このリークの発生を抑制することができる。
【０００９】
すなわち本発明は、所望のデバイスが形成されると共に、デバイス周縁部に第１の導電型を有する第１の不純物領域を備えた半導体基板で構成され、前記半導体基板のスクライブ領域に第１の導電型を有する第２の不純物領域が形成された半導体装置であって、前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間にチャネルストッパを形成したことを特徴とする。
【００１０】
望ましくは、このチャネルストッパとなる配線層は、アルミニウム配線などの周辺配線と同一層で形成する。
【００１１】
またこのチャネルストッパはさらにこのアルミニウム配線などの周辺配線と同一層で形成される配線層に接続される多結晶シリコンリングを具備している。
【００１２】
なおこのチャネルストッパは、スクライブ領域の埋め込み拡散領域から、わずかでも突出していれば有効である。
【００１３】
また、望ましくは、このチャネルストッパとなる配線層は、半導体チップのコーナー部分で、裏面電極と電気的に接続する。
【００１４】
また、スクライブ領域の埋め込み拡散領域上に逆導電型の半導体領域を形成し、これをチャネルストッパとしてもよい。
【００１５】
すなわち、本発明の半導体装置は、所望の不純物濃度を有する半導体層を備えた半導体基板と、前記半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成したトレンチゲートと、前記半導体層表面を覆う絶縁膜と、前記絶縁膜を貫通し、ソースコンタクト開口部を通して形成されたソース電極と、前記半導体層内に形成され、前記ソース電極に電気的に接続されたボディ領域及びソース領域と、前記トレンチゲートの周縁部で前記トレンチゲートに接続されたゲート周辺配線と、前記ソース電極と同一表面上であって、前記ソース電極から離間した位置に形成され、前記ゲート周辺配線に接続されるゲート電極と、ドレイン電極とを具備し、周縁部のスクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、前記半導体基板表面に、配線層からなるチャネルストッパを形成し、チャネルとなる反転領域の形成を抑制するようにしたものである。
なお、チャネルストッパは、ソース電極と同一層で構成してもよい。また２層で構成し、下層側をトレンチゲートと同一層で構成してもよい。
【発明の効果】
【００１６】
以上詳述したように、本発明の構造によれば、スクライブ領域周縁部の埋め込み拡散領域とデバイス周縁部の拡散領域との間に、チャネルストッパを形成しているため、反転領域の形成を抑制しリークの発生を抑制することができる。また、配線を用いたチャネルストッパを用いることで、配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができる。
また、アルミニウム配線などの配線層よりもより下層に位置する多結晶シリコン層を、チャネルを形成し易い領域に配することで、チャネルストッパ効果をより高めることが可能となる。
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図１は本発明の実施の形態に係るトレンチＭＯＳＦＥＴの要部平面概念図、図２は図１のＡ-Ａ‘断面図、図３は図１のＢ-Ｂ’断面図、図４および図５はトレンチＭＯＳＦＥＴの全体平面概念図、図５は図４のＡ-Ａ‘断面図を示している。
本実施の形態のトレンチＭＯＳＦＥＴは、図１乃至３に示すように、スクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域と、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域との間に、アルミニウム配線を用いたチャネルストッパ電極１ｃｓを形成したことを特徴とする。ここでチャネルストッパ電極１ｃｓはスクライブ領域周縁部の埋め込み拡散領域１１ｔに対し５μｍ以上の重なり領域を具備しており、ドレイン電極１ｄと同電位となるように構成されている。この構成により配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができるという特徴を有する。なおチャネルストッパ電極１ｃｓはドレイン電極１ｄと同電位となるように構成されている。なおこのトレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓは第１の不純物領域、埋め込み拡散領域は第２の不純物領域に相当する。
【００１８】
他の部分については通例の構成をとっており、図４および図５に示すように、ソース領域１３は、半導体層内にトレンチ４を形成するとともに、このトレンチ４内に酸化シリコンからなるゲート酸化膜１０を介して多結晶シリコンを充填して形成したトレンチゲート７に接し、その両端に一定の深さを持つように形成され、ソースコンタクト開口部３においてソース電極１ｓ（ソースパッド）に電気的に接続されている。
ドレイン領域はN型エピタキシャル層６及びN型基板５で構成され、半導体チップの裏面全体がドレイン電極１ｄとなっている。
【００１９】
すなわち、N型のシリコン基板５の表面に形成されたN型エピタキシャル層６内に形成された複数のストライプ状のトレンチ４内にゲート酸化膜１０を介して多結晶シリコン層（導電体層）を埋め込み形成したトレンチゲート７と、前記半導体層表面を覆う酸化シリコン膜からなる絶縁膜１５と、この絶縁膜１５に形成された、ソースコンタクト開口部３を介して前記ソース領域１３にコンタクトするように形成されたソース電極１ｓと、トレンチゲート７の周縁部でトレンチゲート７に接続されたゲート周辺配線２と、前記ソース電極１ｓと同一表面上であって、前記ソース電極１ｓから離間した位置に形成され、前記ゲート周辺配線２に接続されるゲート電極１ｇと、裏面部に形成されたドレイン電極１ｄとを具備している。
【００２０】
なお、図４に示すように、ゲート周辺配線２はチップ周縁部に加え、ゲート電極１ｇの形成領域を囲むように、ゲート電極１ｇの形成領域とソース電極１ｓの間にも配設されているため、トレンチゲートへの給電のための給電ラインをより短くし、配線抵抗の低減をはかることができる。
【００２１】
次に本発明の半導体装置の製造方法を、図６を参照して説明する。製造方法については、トレンチ形成のための製造工程については何ら従来と変わるものではない。
ストライプ状のトレンチゲート構造を有するN型MOSFETの製造方法は、図６（ａ）に示すように、半導体基板５としてN+型のシリコンウェハを使用し、その表面にN-型エピタキシャル層６を形成する。このN-型エピタキシャル層内にP型ウェル層１１を形成する。
【００２２】
次に、図６（b）に示すようにフォトリソグラフィー及びドライエッチングにより、P型ウェル層１１の形成されたN-型エピタキシャル層６表面にトレンチ４を形成する。
【００２３】
この後、図６(c)に示すようにトレンチ側壁に熱酸化により厚膜30nm程度のゲート酸化膜１０を形成したのち、トレンチ４内にCVD法によって多結晶シリコン膜（トレンチゲート）７を堆積し、多結晶シリコン（７）に不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン（７）上に酸化シリコン膜９を形成する。
【００２４】
ソース領域１３となるN型拡散層及びボディ領域１２となるP型拡散層を形成するため、図６(ｄ)に示すように、P型ウェル層１１中にイオン注入法を用いて、リン及びボロン不純物を注入する。
その後、半導体チップ表面に絶縁膜及び保護膜を堆積しソース電極１ｓとソース領域１３を電気的に導通させるため、ソースコンタクト開口部３を設けて、アルミニウム薄膜を形成し、ソース電極１ｓ、チャネルストッパ電極１ｃｓなどを構成する金属配線を形成する。このようにして、アルミニウム薄膜のパターニングに際し、マスクパターンを変更するのみで、図１乃至図５に示す半導体装置が形成される。
【００２５】
この構成によれば、スクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域と、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域との間に、アルミニウム配線を用いたチャネルストッパ電極１ｃｓを形成しており、配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制することができる。従ってアルミニウム配線パターンの変更のみで、耐圧、リーク特性の劣化を防止することができる。
【００２６】
ここでアルミニウム配線で構成されるチャネルストッパ電極のスクライブ領域周縁部の埋め込み拡散領域１１ｔへのはみ出し量と耐圧との関係を測定した結果を図７に示す。曲線ａはチャネルストッパ電極がない場合、曲線ｂはチャネルストッパ電極がある場合の耐圧特性を示す。高温逆バイアス試験後、デバイスのリーク電流（IDSS）がVDSS１８V近傍から増加し、段付きの特性を示した。そして電流増加後は飽和傾向にあり、耐圧変動はなかった。この結果からもチャネルストッパ電極の存在によりリークが抑制できることがわかる。
【００２７】
（実施の形態２）
次に本発明の実施の形態２について説明する。
実施の形態２では、図８および図９に示すように、前記実施の形態１におけるチャネルストッパ電極１ｃｓに加え、トレンチゲート７に接続され、多結晶シリコンで形成されるゲート周辺配線２と同一工程で形成された多結晶シリコンからなるチャネルストッパ層２ｃｄをこのチャネルストッパ電極（アルミニウム配線）よりも下層に設け、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域（ソース領域１１ｓ）とスクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域との間のチャネル領域に絶縁膜１４を介して、対向するように配置し、よりチャネルストッパ効果を高めるようにしたことを特徴とするものである。
なおここで８はコンタクト性を高めるための高濃度コンタクト領域である。
【００２８】
（実施の形態３）
次に本発明の実施の形態３について説明する。
前記実施の形態２では、図８および図９に示すように、前記実施の形態１におけるチャネルストッパ電極１ｃｓに加え、トレンチゲート７に接続され、多結晶シリコンで形成されるゲート周辺配線２と同一工程で形成された多結晶シリコンからなるチャネルストッパ層２ｃｄをこのチャネルストッパ電極よりも下層に設けたが、本実施の形態では、図１０に示すように、スクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域に、逆導電型の半導体領域であるｎウェルからなるチャンネルストッパ内層２０を形成したことを特徴とするものである。なお図１０は図１のＡ-Ａ断面に相当する断面である。
【００２９】
この構成においても、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域（ソース領域１１ｓ）とスクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域との間のチャネル領域にと反転層が形成されリークが発生するのを抑制することができる。
また、前記第１乃至第３の実施の形態におけるチャネルストッパは２つ以上を併設することも可能である。
【００３０】
また前記実施の形態では、トレンチMOSFETについて説明したが、MOSFETに限定されることなく、トレンチキャパシタ、DRAMなど、トレンチ構造を有する他の素子にも適用可能である。特にスクライブ周縁部にテスト用のコンタクトを形成するために埋め込み拡散領域をもつデバイスに適用可能であり、スクライブ周縁部の埋め込み拡散領域とデバイス周縁部の拡散領域との間に、配線を用いたチャネルストッパを形成しているため、配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができる。
【００３１】
この構成により配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができるという特徴を有する。なおチャネルストッパ電極１ｃｓおよびチャネルストッパ層２ｃｓはドレイン電極１ｄと同電位となるように構成されている。
【産業上の利用可能性】
【００３２】
以上説明してきたように、本発明によれば高耐圧化に際しても、リーク電流の発生を抑制することができることから、車載用など信頼性の高い電子デバイスへの適用が有効である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１に係るトレンチMOSFETの要部平面概念図
【図２】図１のＡ−Ａ断面図
【図３】図１のＢ−Ｂ断面図
【図４】本発明の実施の形態１に係るトレンチMOSFETの全体概要平面図
【図５】図４のＡ-Ａ‘断面図
【図６】本発明の実施の形態１に係るトレンチMOSFETの製造工程図
【図７】チャネルストッパ電極の突出長とリーク電流との関係を測定した結果を示す図
【図８】本発明の実施の形態２に係るトレンチMOSFETのＡ−Ａ断面図
【図９】同トレンチMOSFETのＢ−Ｂ断面図
【図１０】本発明の実施の形態３に係るトレンチMOSFETのＡ−Ａ断面図
【図１１】従来例のトレンチMOSFETのＡ−Ａ断面図
【図１２】従来例のトレンチゲート構造のＢ−Ｂ断面図
【符号の説明】
【００３４】
1ｇ ゲート電極
1ｓ ソース電極
1ｄ ドレイン電極
1ｃｓ チャネルストッパ電極
2 ゲート周辺配線
2ｃｓ チャネルストッパ配線（層）
3 ソースコンタクト開口部
Ｔ トレンチ
5 N+型基板
6 N-エピタキシャル層
4，7 トレンチゲート（多結晶シリコン）
9，14 絶縁膜
10 ゲート酸化膜
11 Pウェル
11ｔ スクライブ領域周縁部の埋め込み拡散領域
11ｓ トレンチＭＯＳＦＥＴ周縁部の拡散領域
12 ボディ領域
13 ソース領域
20 チャネルストッパ層
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にトレンチ構造を有する絶縁ゲートトランジスタなどの半導体装置におけるチップ周縁部からのリーク防止に関するものである。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
【０００３】
一例として、半導体チップ内に多数のトレンチを配設し、このトレンチ内にＭＯＳＦＥＴを配設したものがある。この構造では、半導体チップの表面の一部にゲートパッドが形成され、トレンチに多結晶シリコンを充填して形成されるゲート電極は、半導体チップの周縁に沿って形成されるゲート配線によって、このゲートパッドに接続される（特許文献１）。
【０００４】
このようなＭＯＳＦＥＴにおいては図１１および図１２に一例を示すように、スクライブ領域に埋め込み拡散領域１１ｄとして、P-領域が形成されている。
【０００５】
【特許文献１】特開2007-48769号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、従来のストライプ状トレンチゲートを有する半導体装置では、周縁部のスクライブ領域に形成される拡散領域１１ｄと、ソース領域を構成する埋め込み拡散領域１１ｓとの間に形成される反転領域を介してリーク電流が流れるという問題がある。
この課題は、素子の高耐圧化が進むにつれて特に深刻になってきている。
【０００７】
本発明は、前記実情に鑑みてなされたもので、周縁部のスクライブ領域に埋め込み拡散領域１１ｄが形成されるＭＯＳＦＥＴなどの半導体装置において、リーク電流を低減し、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、スクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、基板表面に、例えば配線層からなるチャネルストッパを形成し、チャネルとなる反転領域の形成を抑制するようにしたものである。
例えば、高温逆バイアス試験後において、スクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、チャネルとなる反転領域が形成されるが、この構成によれば、基板表面に、配線層からなるチャネルストッパを形成することで、反転領域の形成を抑制することができる。高温逆バイアス試験後において、リークは、温度印加とバイアス印加によって、スクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、チャネルとなる反転領域が形成されることが原因と考えられている。直接の原因は、チャネル領域となる不純物領域（N-層）の上に形成された熱酸化膜中の可動イオンが同試験時に誘起されて負電位になり、反転層を形成し易い状況にあったことと考えられるが、本発明ではこの原因を抑止することで、このリークの発生を抑制することができる。
【０００９】
すなわち本発明は、所望のデバイスが形成されると共に、デバイス周縁部に第１の導電型を有する第１の不純物領域を備えた半導体基板で構成され、前記半導体基板のスクライブ領域に第１の導電型を有する第２の不純物領域が形成された半導体装置であって、前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間にチャネルストッパを形成したことを特徴とする。
【００１０】
望ましくは、このチャネルストッパとなる配線層は、アルミニウム配線などの周辺配線と同一層で形成する。
【００１１】
またこのチャネルストッパはさらにこのアルミニウム配線などの周辺配線と同一層で形成される配線層に接続される多結晶シリコンリングを具備している。
【００１２】
なおこのチャネルストッパは、スクライブ領域の埋め込み拡散領域から、わずかでも突出していれば有効である。
【００１３】
また、望ましくは、このチャネルストッパとなる配線層は、半導体チップのコーナー部分で、裏面電極と電気的に接続する。
【００１４】
また、スクライブ領域の埋め込み拡散領域上に逆導電型の半導体領域を形成し、これをチャネルストッパとしてもよい。
【００１５】
すなわち、本発明の半導体装置は、所望の不純物濃度を有する半導体層を備えた半導体基板と、前記半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成したトレンチゲートと、前記半導体層表面を覆う絶縁膜と、前記絶縁膜を貫通し、ソースコンタクト開口部を通して形成されたソース電極と、前記半導体層内に形成され、前記ソース電極に電気的に接続されたボディ領域及びソース領域と、前記トレンチゲートの周縁部で前記トレンチゲートに接続されたゲート周辺配線と、前記ソース電極と同一表面上であって、前記ソース電極から離間した位置に形成され、前記ゲート周辺配線に接続されるゲート電極と、ドレイン電極とを具備し、周縁部のスクライブ領域の埋め込み拡散領域と、デバイス周縁部の埋め込み拡散領域との間において、前記半導体基板表面に、配線層からなるチャネルストッパを形成し、チャネルとなる反転領域の形成を抑制するようにしたものである。
なお、チャネルストッパは、ソース電極と同一層で構成してもよい。また２層で構成し、下層側をトレンチゲートと同一層で構成してもよい。
【発明の効果】
【００１６】
以上詳述したように、本発明の構造によれば、スクライブ領域周縁部の埋め込み拡散領域とデバイス周縁部の拡散領域との間に、チャネルストッパを形成しているため、反転領域の形成を抑制しリークの発生を抑制することができる。また、配線を用いたチャネルストッパを用いることで、配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができる。
また、アルミニウム配線などの配線層よりもより下層に位置する多結晶シリコン層を、チャネルを形成し易い領域に配することで、チャネルストッパ効果をより高めることが可能となる。
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図１は本発明の実施の形態に係るトレンチＭＯＳＦＥＴの要部平面概念図、図２は図１のＡ-Ａ‘断面図、図３は図１のＢ-Ｂ’断面図、図４および図５はトレンチＭＯＳＦＥＴの全体平面概念図、図５は図４のＡ-Ａ‘断面図を示している。
本実施の形態のトレンチＭＯＳＦＥＴは、図１乃至３に示すように、スクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域と、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域との間に、アルミニウム配線を用いたチャネルストッパ電極１ｃｓを形成したことを特徴とする。ここでチャネルストッパ電極１ｃｓはスクライブ領域周縁部の埋め込み拡散領域１１ｔに対し５μｍ以上の重なり領域を具備しており、ドレイン電極１ｄと同電位となるように構成されている。この構成により配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができるという特徴を有する。なおチャネルストッパ電極１ｃｓはドレイン電極１ｄと同電位となるように構成されている。なおこのトレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓは第１の不純物領域、埋め込み拡散領域は第２の不純物領域に相当する。
【００１８】
他の部分については通例の構成をとっており、図４および図５に示すように、ソース領域１３は、半導体層内にトレンチ４を形成するとともに、このトレンチ４内に酸化シリコンからなるゲート酸化膜１０を介して多結晶シリコンを充填して形成したトレンチゲート７に接し、その両端に一定の深さを持つように形成され、ソースコンタクト開口部３においてソース電極１ｓ（ソースパッド）に電気的に接続されている。
ドレイン領域はN型エピタキシャル層６及びN型基板５で構成され、半導体チップの裏面全体がドレイン電極１ｄとなっている。
【００１９】
すなわち、N型のシリコン基板５の表面に形成されたN型エピタキシャル層６内に形成された複数のストライプ状のトレンチ４内にゲート酸化膜１０を介して多結晶シリコン層（導電体層）を埋め込み形成したトレンチゲート７と、前記半導体層表面を覆う酸化シリコン膜からなる絶縁膜１５と、この絶縁膜１５に形成された、ソースコンタクト開口部３を介して前記ソース領域１３にコンタクトするように形成されたソース電極１ｓと、トレンチゲート７の周縁部でトレンチゲート７に接続されたゲート周辺配線２と、前記ソース電極１ｓと同一表面上であって、前記ソース電極１ｓから離間した位置に形成され、前記ゲート周辺配線２に接続されるゲート電極１ｇと、裏面部に形成されたドレイン電極１ｄとを具備している。
【００２０】
なお、図４に示すように、ゲート周辺配線２はチップ周縁部に加え、ゲート電極１ｇの形成領域を囲むように、ゲート電極１ｇの形成領域とソース電極１ｓの間にも配設されているため、トレンチゲートへの給電のための給電ラインをより短くし、配線抵抗の低減をはかることができる。
【００２１】
次に本発明の半導体装置の製造方法を、図６を参照して説明する。製造方法については、トレンチ形成のための製造工程については何ら従来と変わるものではない。
ストライプ状のトレンチゲート構造を有するN型MOSFETの製造方法は、図６（ａ）に示すように、半導体基板５としてN+型のシリコンウェハを使用し、その表面にN-型エピタキシャル層６を形成する。このN-型エピタキシャル層内にP型ウェル層１１を形成する。
【００２２】
次に、図６（b）に示すようにフォトリソグラフィー及びドライエッチングにより、P型ウェル層１１の形成されたN-型エピタキシャル層６表面にトレンチ４を形成する。
【００２３】
この後、図６(c)に示すようにトレンチ側壁に熱酸化により厚膜30nm程度のゲート酸化膜１０を形成したのち、トレンチ４内にCVD法によって多結晶シリコン膜（トレンチゲート）７を堆積し、多結晶シリコン（７）に不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン（７）上に酸化シリコン膜９を形成する。
【００２４】
ソース領域１３となるN型拡散層及びボディ領域１２となるP型拡散層を形成するため、図６(ｄ)に示すように、P型ウェル層１１中にイオン注入法を用いて、リン及びボロン不純物を注入する。
その後、半導体チップ表面に絶縁膜及び保護膜を堆積しソース電極１ｓとソース領域１３を電気的に導通させるため、ソースコンタクト開口部３を設けて、アルミニウム薄膜を形成し、ソース電極１ｓ、チャネルストッパ電極１ｃｓなどを構成する金属配線を形成する。このようにして、アルミニウム薄膜のパターニングに際し、マスクパターンを変更するのみで、図１乃至図５に示す半導体装置が形成される。
【００２５】
この構成によれば、スクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域と、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域との間に、アルミニウム配線を用いたチャネルストッパ電極１ｃｓを形成しており、配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制することができる。従ってアルミニウム配線パターンの変更のみで、耐圧、リーク特性の劣化を防止することができる。
【００２６】
ここでアルミニウム配線で構成されるチャネルストッパ電極のスクライブ領域周縁部の埋め込み拡散領域１１ｔへのはみ出し量と耐圧との関係を測定した結果を図７に示す。曲線ａはチャネルストッパ電極がない場合、曲線ｂはチャネルストッパ電極がある場合の耐圧特性を示す。高温逆バイアス試験後、デバイスのリーク電流（IDSS）がVDSS１８V近傍から増加し、段付きの特性を示した。そして電流増加後は飽和傾向にあり、耐圧変動はなかった。この結果からもチャネルストッパ電極の存在によりリークが抑制できることがわかる。
【００２７】
（実施の形態２）
次に本発明の実施の形態２について説明する。
実施の形態２では、図８および図９に示すように、前記実施の形態１におけるチャネルストッパ電極１ｃｓに加え、トレンチゲート７に接続され、多結晶シリコンで形成されるゲート周辺配線２と同一工程で形成された多結晶シリコンからなるチャネルストッパ層２ｃｄをこのチャネルストッパ電極（アルミニウム配線）よりも下層に設け、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域（ソース領域１１ｓ）とスクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域との間のチャネル領域に絶縁膜１４を介して、対向するように配置し、よりチャネルストッパ効果を高めるようにしたことを特徴とするものである。
なおここで８はコンタクト性を高めるための高濃度コンタクト領域である。
【００２８】
（実施の形態３）
次に本発明の実施の形態３について説明する。
前記実施の形態２では、図８および図９に示すように、前記実施の形態１におけるチャネルストッパ電極１ｃｓに加え、トレンチゲート７に接続され、多結晶シリコンで形成されるゲート周辺配線２と同一工程で形成された多結晶シリコンからなるチャネルストッパ層２ｃｄをこのチャネルストッパ電極よりも下層に設けたが、本実施の形態では、図１０に示すように、スクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域に、逆導電型の半導体領域であるｎウェルからなるチャンネルストッパ内層２０を形成したことを特徴とするものである。なお図１０は図１のＡ-Ａ断面に相当する断面である。
【００２９】
この構成においても、トレンチＭＯＳＦＥＴ周縁部の拡散領域１１ｓとしてのP−領域（ソース領域１１ｓ）とスクライブ領域周縁部の埋め込み拡散領域１１ｔとしてのP−領域との間のチャネル領域にと反転層が形成されリークが発生するのを抑制することができる。
また、前記第１乃至第３の実施の形態におけるチャネルストッパは２つ以上を併設することも可能である。
【００３０】
また前記実施の形態では、トレンチMOSFETについて説明したが、MOSFETに限定されることなく、トレンチキャパシタ、DRAMなど、トレンチ構造を有する他の素子にも適用可能である。特にスクライブ周縁部にテスト用のコンタクトを形成するために埋め込み拡散領域をもつデバイスに適用可能であり、スクライブ周縁部の埋め込み拡散領域とデバイス周縁部の拡散領域との間に、配線を用いたチャネルストッパを形成しているため、配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができる。
【００３１】
この構成により配線層のパターニングに際し、パターンの変更のみで、反転層の形成を抑制し、リーク電流の発生・耐圧の劣化を防止することができるという特徴を有する。なおチャネルストッパ電極１ｃｓおよびチャネルストッパ層２ｃｓはドレイン電極１ｄと同電位となるように構成されている。
【産業上の利用可能性】
【００３２】
以上説明してきたように、本発明によれば高耐圧化に際しても、リーク電流の発生を抑制することができることから、車載用など信頼性の高い電子デバイスへの適用が有効である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１に係るトレンチMOSFETの要部平面概念図
【図２】図１のＡ−Ａ断面図
【図３】図１のＢ−Ｂ断面図
【図４】本発明の実施の形態１に係るトレンチMOSFETの全体概要平面図
【図５】図４のＡ-Ａ‘断面図
【図６】本発明の実施の形態１に係るトレンチMOSFETの製造工程図
【図７】チャネルストッパ電極の突出長とリーク電流との関係を測定した結果を示す図
【図８】本発明の実施の形態２に係るトレンチMOSFETのＡ−Ａ断面図
【図９】同トレンチMOSFETのＢ−Ｂ断面図
【図１０】本発明の実施の形態３に係るトレンチMOSFETのＡ−Ａ断面図
【図１１】従来例のトレンチMOSFETのＡ−Ａ断面図
【図１２】従来例のトレンチゲート構造のＢ−Ｂ断面図
【符号の説明】
【００３４】
1ｇ ゲート電極
1ｓ ソース電極
1ｄ ドレイン電極
1ｃｓ チャネルストッパ電極
2 ゲート周辺配線
2ｃｓ チャネルストッパ配線（層）
3 ソースコンタクト開口部
Ｔ トレンチ
5 N+型基板
6 N-エピタキシャル層
4，7 トレンチゲート（多結晶シリコン）
9，14 絶縁膜
10 ゲート酸化膜
11 Pウェル
11ｔ スクライブ領域周縁部の埋め込み拡散領域
11ｓ トレンチＭＯＳＦＥＴ周縁部の拡散領域
12 ボディ領域
13 ソース領域
20 チャネルストッパ層
【特許請求の範囲】
【請求項１】
所望のデバイスが形成されると共に、デバイス周縁部に第１の導電型を有する第１の不純物領域を備えた半導体基板で構成され、前記半導体基板のスクライブ領域に第１の導電型を有する第２の不純物領域が形成された半導体装置であって、
前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間にチャネルストッパを形成した半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記チャネルストッパは、前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間において、前記半導体基板上に形成されたチャネルストッパ配線層である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記チャネルストッパは、前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間において、前記半導体基板表面に絶縁膜を介して形成されたチャネルストッパ層である半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記チャネルストッパ層は、アルミニウム配線である半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記チャネルストッパ層は、アルミニウム配線と前記アルミニウム配線の下層に形成された多結晶シリコン層とで構成された半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記チャネルストッパ層は、前記スクライブ領域の前記第２の不純物領域の少なくとも前記第１の不純物領域に対向する領域に形成された第２の導電型を有する第３の不純物領域を具備した半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置であって、
前記半導体基板は、所望の不純物濃度を有する半導体層を備え、
前記半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成したトレンチゲートと、
前記半導体層表面を覆う絶縁膜と、
前記絶縁膜を貫通し、ソースコンタクト開口部を通して形成されたソース電極と、
前記半導体層内に形成され、前記ソース電極に電気的に接続されたボディ領域及び前記第１の不純物領域としてのソース領域と、
前記トレンチゲートの周縁部で前記トレンチゲートに接続されたゲート周辺配線と、
前記ソース電極と同一表面上であって、前記ソース電極から離間した位置に形成され、前記ゲート周辺配線に接続されるゲート電極と、
ドレイン電極とを具備し、
前記第２の不純物領域は、前記ソース領域の外縁近傍に所定の間隔を隔てて形成され、スクライブ領域を構成する半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記チャネルストッパは前記ソース電極と同一層で構成された半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記チャネルストッパは２層で構成され下層側が前記トレンチゲートと同一層で構成された半導体装置。
【請求項１０】
請求項７に記載の半導体装置であって、
前記チャネルストッパは前記第２の不純物領域内で、前記ソース領域と対向する領域を含む要に形成された第２の導電型を有する第３の不純物領域である半導体装置。
【請求項１１】
請求項７乃至１０のいずれかに記載の半導体装置であって、
前記チャネルストッパは、前記半導体基板のコーナー部分で、前記ドレイン電極と電気的に接続された半導体装置。
【請求項１】
所望のデバイスが形成されると共に、デバイス周縁部に第１の導電型を有する第１の不純物領域を備えた半導体基板で構成され、前記半導体基板のスクライブ領域に第１の導電型を有する第２の不純物領域が形成された半導体装置であって、
前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間にチャネルストッパを形成した半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記チャネルストッパは、前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間において、前記半導体基板上に形成されたチャネルストッパ配線層である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記チャネルストッパは、前記スクライブ領域の第１の不純物領域と前記第２の不純物領域との間において、前記半導体基板表面に絶縁膜を介して形成されたチャネルストッパ層である半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記チャネルストッパ層は、アルミニウム配線である半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記チャネルストッパ層は、アルミニウム配線と前記アルミニウム配線の下層に形成された多結晶シリコン層とで構成された半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記チャネルストッパ層は、前記スクライブ領域の前記第２の不純物領域の少なくとも前記第１の不純物領域に対向する領域に形成された第２の導電型を有する第３の不純物領域を具備した半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置であって、
前記半導体基板は、所望の不純物濃度を有する半導体層を備え、
前記半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成したトレンチゲートと、
前記半導体層表面を覆う絶縁膜と、
前記絶縁膜を貫通し、ソースコンタクト開口部を通して形成されたソース電極と、
前記半導体層内に形成され、前記ソース電極に電気的に接続されたボディ領域及び前記第１の不純物領域としてのソース領域と、
前記トレンチゲートの周縁部で前記トレンチゲートに接続されたゲート周辺配線と、
前記ソース電極と同一表面上であって、前記ソース電極から離間した位置に形成され、前記ゲート周辺配線に接続されるゲート電極と、
ドレイン電極とを具備し、
前記第２の不純物領域は、前記ソース領域の外縁近傍に所定の間隔を隔てて形成され、スクライブ領域を構成する半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記チャネルストッパは前記ソース電極と同一層で構成された半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記チャネルストッパは２層で構成され下層側が前記トレンチゲートと同一層で構成された半導体装置。
【請求項１０】
請求項７に記載の半導体装置であって、
前記チャネルストッパは前記第２の不純物領域内で、前記ソース領域と対向する領域を含む要に形成された第２の導電型を有する第３の不純物領域である半導体装置。
【請求項１１】
請求項７乃至１０のいずれかに記載の半導体装置であって、
前記チャネルストッパは、前記半導体基板のコーナー部分で、前記ドレイン電極と電気的に接続された半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−８７１９６（Ｐ２０１０−８７１９６Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５４０５１（Ｐ２００８−２５４０５１）
【出願日】平成２０年９月３０日（２００８．９．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年９月３０日（２００８．９．３０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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