半導体装置
【課題】精度の高い負電圧をプログラマブルに生成することが可能な半導体装置を提供すること。
【解決手段】負電圧発生装置の出力電圧ＶＰＷを制御する負電圧検出回路に、負電圧の検出値を切り替える切り替えスイッチＴＧと、補正スイッチＴＢとを備える。補正スイッチは、切り替えスイッチと同一の構成を有するスイッチとし、オン状態に保つ。これにより、切り替えスイッチのオン抵抗の影響をキャンセルすることができる。そのため、精度の高い負電圧をプログラマブルに生成することが可能である。
【解決手段】負電圧発生装置の出力電圧ＶＰＷを制御する負電圧検出回路に、負電圧の検出値を切り替える切り替えスイッチＴＧと、補正スイッチＴＢとを備える。補正スイッチは、切り替えスイッチと同一の構成を有するスイッチとし、オン状態に保つ。これにより、切り替えスイッチのオン抵抗の影響をキャンセルすることができる。そのため、精度の高い負電圧をプログラマブルに生成することが可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、負電圧を使用する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置において、負電圧の生成が行われている。図４に一例を示す。定電圧回路１は正の定電圧Ｖｒを出力し、負電圧発生装置３は負電圧ＶＰＷを出力する。抵抗Ｒ３、Ｒ４は、定電圧Ｖｒと負電圧ＶＰＷとを分圧し、分圧電圧Ｖｃｏｍを出力する。コンパレータ２は、分圧電圧Ｖｃｏｍとグランド電位ＶＳＳとの電圧レベルを比較し、比較結果を負電圧発生装置３に出力する。
【０００３】
上記の構成により、負電圧発生装置３が出力する負電圧ＶＰＷの電圧値を検出して、負電圧ＶＰＷを設定値に維持することができる。具体的には、負電圧ＶＰＷが設定値より高い場合、分圧電圧Ｖｃｏｍの電圧レベルがグランド電位ＶＳＳの電圧レベルより高くなるため、コンパレータ２はＨレベルを出力する。コンパレータ２のＨレベル出力を受けて、負電圧発生装置３は、負電圧ＶＰＷを下げるように動作する。そして、負電圧ＶＰＷが設定値となり、分圧電圧Ｖｃｏｍの電圧レベルがグランド電位ＶＳＳの電圧レベルと等しくなると、コンパレータ２はＨレベル出力を止め、負電圧発生装置３の動作を停止する。
【０００４】
これにより、負電圧ＶＰＷは、抵抗Ｒ３、Ｒ４の抵抗値の比によって決まる設定値に維持される。例えば、抵抗Ｒ３、Ｒ４の抵抗値が等しい場合、負電圧ＶＰＷは、図５に示されるように、定電圧回路１の出力電圧Ｖｒの１倍の反転増幅となり、Ｖｒ＝１．８Ｖの場合、ＶＰＷ＝−１．８Ｖとなる。
【０００５】
このような負電圧の生成において、負電圧ＶＰＷの電圧値を選択可能にしたい場合がある。これに関し、例えば、定電圧Ｖｒと負電圧ＶＰＷとの分圧比を、スイッチのオンオフ、あるいはヒューズの切断・非切断によって切り替えることで、負電圧ＶＰＷの電圧値を選択可能にする技術が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１５０２３０
【特許文献２】特開２００１−３３２０９４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、スイッチを用いる方法では、スイッチのオン抵抗によって負電圧の検出にばらつきが生じるという問題がある。また、ヒューズを用いる方法では、ヒューズは切断すると元には戻せないため、設定値の変更に制限があるという問題がある。
【０００８】
本発明は、上記の課題に鑑み提案されたものであって、精度の高い負電圧をプログラマブルに生成することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願に開示されている半導体装置は、負電圧を発生する負電圧発生装置と、前記負電圧発生装置の出力電圧を制御する負電圧検出回路と、を備える半導体装置であって、前記負電圧検出回路は、一定の電圧を出力する定電圧回路と、前記定電圧回路の出力とグランドとの間に直列に接続された複数の分圧抵抗と、一端が前記複数の分圧抵抗の各分圧点に接続され、他端が共通に接続された複数の切り替えスイッチと、前記複数の切り替えスイッチの他端と前記負電圧発生装置の出力との間に直列に接続され、前記複数の分圧抵抗により分圧された前記定電圧回路の出力電圧と前記負電圧発生装置の出力電圧とを分圧する第１及び第２の抵抗と、前記複数の切り替えスイッチと同一の構成を有するスイッチであって、前記第１及び第２の抵抗の分圧点と前記負電圧発生装置の出力との間で前記第１及び第２の抵抗と直列に接続され、オン状態に保たれる補正スイッチと、前記第１及び第２の抵抗による分圧電圧の電圧レベルとグランドの電圧レベルとを比較し、比較結果を前記負電圧発生装置に出力するコンパレータと、を備える。
【発明の効果】
【００１０】
開示の半導体装置によれば、負電圧の検出値を切り替える切り替えスイッチと同一の構成を有する補正スイッチを備えることで、切り替えスイッチのオン抵抗の影響をキャンセルすることができる。そのため、精度の高い負電圧をプログラマブルに生成することが可能である。
【図面の簡単な説明】
【００１１】
【図１】実施例１の回路ブロック図である。
【図２】実施例２の回路ブロック図である。
【図３】実施例３の回路ブロック図である。
【図４】従来例を示す回路ブロック図である。
【図５】負電圧の生成における入力電圧と出力電圧との関係の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照して説明する。
【実施例１】
【００１３】
図１は、実施例１の回路ブロック図を示す。定電圧回路１の出力とグランド電位ＶＳＳとの間に複数の分圧抵抗が直列に接続され、各分圧点には、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎが接続される。トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎの他端は、抵抗Ｒ３に共通に接続される。抵抗Ｒ３は抵抗Ｒ４とともに、複数の分圧抵抗により分圧された定電圧回路１の出力電圧Ｖｒと、負電圧発生装置３が出力する負電圧ＶＰＷとを分圧する。また、抵抗Ｒ３、Ｒ４の分圧点と負電圧発生装置３の出力との間に、トランスミッションゲートＴＢ＿ｘが抵抗Ｒ３、Ｒ４と直列に接続される。ここで、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎはいずれか１つが選択的にオン状態にされ、トランスミッションゲートＴＢ＿ｘはトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有し、常時オン状態に保たれる。コンパレータ２は、抵抗Ｒ３、Ｒ４による分圧電圧Ｖｃｏｍとグランド電位ＶＳＳとの電圧レベルを比較し、比較結果を負電圧発生装置３に出力する。
【００１４】
上記の構成により、負電圧発生装置３が出力する負電圧ＶＰＷの電圧値を検出して、負電圧ＶＰＷを設定値に維持することができる。また、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、いずれか１つを選択的にオン状態にすることにより、複数の分圧抵抗による定電圧回路１の出力電圧Ｖｒの分圧比を切り替え、負電圧ＶＰＷの電圧値を選択することができる。
【００１５】
上記の構成を有する実施例１の効果についてさらに説明する。図１において、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、任意のトランスミッションゲートＴＧ＿ｍが選択され、オン状態になっているとする。このとき、複数の分圧抵抗は、Ｒ１：Ｒ２の比で定電圧回路１の出力電圧Ｖｒを分圧し、電圧Ｖｄ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｒを出力する。以下では、トランスミッションゲートＴＧ＿ｍのオン抵抗をＲｇｍ、トランスミッションゲートＴＢ＿ｘのオン抵抗をＲｂｘとし、トランスミッションゲートＴＢ＿ｘがある場合とない場合とを比較する。
【００１６】
（１）トランスミッションゲートＴＢ＿ｘがない場合
負電圧発生装置３が出力する負電圧ＶＰＷは、ＶＰＷ＝−｛Ｒ４／（Ｒ３＋Ｒｇｍ）｝×Ｖｄとなる。ここで、ＲｇｍがＲ３、Ｒ４と比較して十分に小さければ、Ｒｇｍによる影響は問題とならず、例えば、Ｒ３＝Ｒ４のときＶＰＷ≒−Ｖｄとなる。しかし、例えば、Ｒ３＝Ｒ４で、ＲｇｍがＲ３、Ｒ４の１０％であるとすると、ＶＰＷ≒−０．９１×Ｖｄとなり、約９％の誤差が生じる。
【００１７】
（２）トランスミッションゲートＴＢ＿ｘがある場合
負電圧発生装置３が出力する負電圧ＶＰＷは、ＶＰＷ＝−｛（Ｒ４＋Ｒｂｘ）／（Ｒ３＋Ｒｇｍ）｝×Ｖｄとなる。ここで、前述のように、トランスミッションゲートＴＢ＿ｘはトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有するため、Ｒｇｍ＝Ｒｂｘとなる。したがって、例えば、Ｒ３＝Ｒ４のときＶＰＷ＝−Ｖｄとなり、トランスミッションゲートのオン抵抗による誤差は生じない。
【００１８】
このように、実施例１では、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有して常時オン状態に保たれるトランスミッションゲートＴＢ＿ｘを備えることで、トランスミッションゲートＴＧ＿ｍのオン抵抗Ｒｇｍによる影響をキャンセルすることができる。したがって、例えば、リーク電流の増大によりトランスミッションゲートＴＧ＿ｍのオン抵抗Ｒｇｍが無視できないほど大きくなる場合でも、負電圧ＶＰＷの電圧値の検出に生じるばらつきを抑制し、精度の高い負電圧ＶＰＷをプログラマブルに生成することが可能である。
【実施例２】
【００１９】
図２は、実施例２の回路ブロック図を示す。まず、図２を参照して、負電圧発生装置３について具体的に説明する。負電圧発生装置３は、リングオシレータ３１、コンデンサＣ１、ダイオードＤ１、Ｄ２、を備える。リングオシレータ３１は、ＮＡＮＤゲートと偶数個のインバータとを含み、ＮＡＮＤゲートの一方の入力端子には、コンパレータ２の比較結果がイネーブル信号ｅｎとして入力される。これにより、リングオシレータ３１は、コンパレータ２の出力がＨレベルの場合に矩形波を出力する。ダイオードＤ１のカソードはグランドに、アノードはダイオードＤ２のカソードに、それぞれ接続される。また、コンデンサＣ１は、リングオシレータ３１の出力ノードＡとダイオードＤ１、Ｄ２の接続ノードＢとの間に接続される。ダイオードＤ２のアノードは、負電圧発生装置３の出力となる。
【００２０】
あるタイミングで、リングオシレータ３１の出力がＬレベルであり、ノードＡがＬレベルになっているとする。この場合、ノードＢは、コンデンサＣ１によって引き下げられることにより電位が低くなる。したがって、ダイオードＤ２がオン状態となり、負電圧発生装置３の出力からノードＢへ電流が流れる。次のタイミングでは、リングオシレータ３１の出力がＨレベルとなり、ノードＡがＨレベルになる。この場合、ノードＢは、コンデンサＣ１によって押し上げられることにより電位が高くなる。したがって、今度はダイオードＤ１がオン状態となり、ノードＢからグランドへ電流が流れる。
【００２１】
コンパレータ２のＨレベル出力を受けて、リングオシレータ３１の出力がＨレベルとＬレベルとの間で変化するのに伴って、上記のように、負電圧発生装置３の出力からグランドへ電荷が順繰りに移動する。その結果、負電圧発生装置３の出力の電位が低くなる。このようにして、負電圧発生装置３は、負電圧ＶＰＷを出力する。
【００２２】
続いて、実施例２の全体の構成及び作用、効果について説明する。実施例２では、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同数のトランスミッションゲートＴＢ＿１〜ＴＢ＿ｎが互いに並列に接続されるとともに、抵抗Ｒ３、Ｒ４の分圧点と負電圧発生装置３の出力との間で抵抗Ｒ３、Ｒ４と直列に接続される。ここで、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有する。また、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎには、それぞれトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の制御信号ｇ１ｘ〜ｇｎｘ、ｇ１ｚ〜ｇｎｚが入力される。したがって、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動してオンオフ制御される。そのため、例えば、トランスミッションゲートＴＧ＿１が選択され、オン状態になる場合、トランスミッションゲートＴＢ＿１もオン状態になる。このように、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、任意のトランスミッションゲートＴＧ＿ｍが選択的にオン状態にされると、それに伴ってトランスミッションゲートＴＢ＿１〜ＴＢ＿ｎのうち、対応するトランスミッションゲートＴＢ＿ｍがオン状態にされる。
【００２３】
その他の点は実施例１と同様であるため、図２において、図１と対応する各部に同一の符号を付して、説明を省略する。トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎのうち、対応するトランスミッションゲートＴＢ＿ｍがオン状態にされることで、実施例２においても実施例１と同様に、トランスミッションゲートＴＧ＿ｍのオン抵抗Ｒｇｍによる影響をキャンセルすることができる。したがって、精度の高い負電圧ＶＰＷをプログラマブルに生成することが可能である。
【００２４】
また、実施例２では、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有して、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動してオンオフ制御される同数のトランスミッションゲートＴＢ＿１〜ＴＢ＿ｎを備える。これにより、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、オフ状態になっているトランスミッションゲートのオフ抵抗による影響もキャンセルすることができる。また、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動して同時にオンオフ制御されるため、各トランスミッションゲートを構成するＭＯＳトランジスタの寄生容量の充放電時のノイズが緩和される。そのため、分圧電圧Ｖｃｏｍがより高速に安定して、負電圧ＶＰＷの安定が高速化されるという効果が得られる。
【００２５】
ここで、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎは、請求項に記載の切り替えスイッチの一例であり、トランスミッションゲートＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎは、請求項に記載の補正スイッチの一例である。抵抗Ｒ３、Ｒ４は、請求項に記載の第１及び第２の抵抗の一例である。また、定電圧回路１、複数の分圧抵抗、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎ、抵抗Ｒ３、Ｒ４、トランスミッションゲートＴＢ＿ｘあるいはＴＢ＿１〜ＴＢ＿ｎ、コンパレータ２、を含む構成が、請求項に記載の負電圧検出回路の一例として挙げられる。
【００２６】
以上、詳細に説明したように、前記実施例１、２を含む実施形態によれば、負電圧ＶＰＷの検出値を切り替えるトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有するトランスミッションゲートＴＢ＿ｘあるいはＴＢ＿１〜ＴＢ＿ｎを備える。これにより、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのオン抵抗による影響をキャンセルすることができる。そのため、精度の高い負電圧ＶＰＷをプログラマブルに生成することが可能である。
【００２７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００２８】
例えば、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎ、トランスミッションゲートＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎについて、図３に実施例３として示されるように、カスケード接続で構成したスイッチを採用してもよい。これにより、スイッチ特性を確保することができる。
【００２９】
また、実施例２において、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動してオンオフ制御されるとしたが、これに限定されない。トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎのうち、いずれか１つを常時オン状態にして、他はオフ状態に保つようにしてもよい。
【００３０】
その他、実施例１では、抵抗Ｒ３、トランスミッションゲートＴＢ＿ｘ、抵抗Ｒ４の順に接続され、実施例２では、抵抗Ｒ３、抵抗Ｒ４、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎの順に接続されたが、トランスミッションゲートＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎと抵抗Ｒ４との接続順は入れ替えられてもよいことは言うまでもない。
【符号の説明】
【００３１】
１ 定電圧回路
２ コンパレータ
３ 負電圧発生装置
３１ リングオシレータ
Ｃ１ コンデンサ
Ｄ１、Ｄ２ ダイオード
Ｒ１、Ｒ２ 分圧抵抗
Ｒ３、Ｒ４ 抵抗（第１及び第２の抵抗）
ＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎ トランスミッションゲート（補正スイッチ）
ＴＧ＿１〜ＴＧ＿ｎ トランスミッションゲート（切り替えスイッチ）
【技術分野】
【０００１】
本願は、負電圧を使用する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置において、負電圧の生成が行われている。図４に一例を示す。定電圧回路１は正の定電圧Ｖｒを出力し、負電圧発生装置３は負電圧ＶＰＷを出力する。抵抗Ｒ３、Ｒ４は、定電圧Ｖｒと負電圧ＶＰＷとを分圧し、分圧電圧Ｖｃｏｍを出力する。コンパレータ２は、分圧電圧Ｖｃｏｍとグランド電位ＶＳＳとの電圧レベルを比較し、比較結果を負電圧発生装置３に出力する。
【０００３】
上記の構成により、負電圧発生装置３が出力する負電圧ＶＰＷの電圧値を検出して、負電圧ＶＰＷを設定値に維持することができる。具体的には、負電圧ＶＰＷが設定値より高い場合、分圧電圧Ｖｃｏｍの電圧レベルがグランド電位ＶＳＳの電圧レベルより高くなるため、コンパレータ２はＨレベルを出力する。コンパレータ２のＨレベル出力を受けて、負電圧発生装置３は、負電圧ＶＰＷを下げるように動作する。そして、負電圧ＶＰＷが設定値となり、分圧電圧Ｖｃｏｍの電圧レベルがグランド電位ＶＳＳの電圧レベルと等しくなると、コンパレータ２はＨレベル出力を止め、負電圧発生装置３の動作を停止する。
【０００４】
これにより、負電圧ＶＰＷは、抵抗Ｒ３、Ｒ４の抵抗値の比によって決まる設定値に維持される。例えば、抵抗Ｒ３、Ｒ４の抵抗値が等しい場合、負電圧ＶＰＷは、図５に示されるように、定電圧回路１の出力電圧Ｖｒの１倍の反転増幅となり、Ｖｒ＝１．８Ｖの場合、ＶＰＷ＝−１．８Ｖとなる。
【０００５】
このような負電圧の生成において、負電圧ＶＰＷの電圧値を選択可能にしたい場合がある。これに関し、例えば、定電圧Ｖｒと負電圧ＶＰＷとの分圧比を、スイッチのオンオフ、あるいはヒューズの切断・非切断によって切り替えることで、負電圧ＶＰＷの電圧値を選択可能にする技術が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１５０２３０
【特許文献２】特開２００１−３３２０９４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、スイッチを用いる方法では、スイッチのオン抵抗によって負電圧の検出にばらつきが生じるという問題がある。また、ヒューズを用いる方法では、ヒューズは切断すると元には戻せないため、設定値の変更に制限があるという問題がある。
【０００８】
本発明は、上記の課題に鑑み提案されたものであって、精度の高い負電圧をプログラマブルに生成することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願に開示されている半導体装置は、負電圧を発生する負電圧発生装置と、前記負電圧発生装置の出力電圧を制御する負電圧検出回路と、を備える半導体装置であって、前記負電圧検出回路は、一定の電圧を出力する定電圧回路と、前記定電圧回路の出力とグランドとの間に直列に接続された複数の分圧抵抗と、一端が前記複数の分圧抵抗の各分圧点に接続され、他端が共通に接続された複数の切り替えスイッチと、前記複数の切り替えスイッチの他端と前記負電圧発生装置の出力との間に直列に接続され、前記複数の分圧抵抗により分圧された前記定電圧回路の出力電圧と前記負電圧発生装置の出力電圧とを分圧する第１及び第２の抵抗と、前記複数の切り替えスイッチと同一の構成を有するスイッチであって、前記第１及び第２の抵抗の分圧点と前記負電圧発生装置の出力との間で前記第１及び第２の抵抗と直列に接続され、オン状態に保たれる補正スイッチと、前記第１及び第２の抵抗による分圧電圧の電圧レベルとグランドの電圧レベルとを比較し、比較結果を前記負電圧発生装置に出力するコンパレータと、を備える。
【発明の効果】
【００１０】
開示の半導体装置によれば、負電圧の検出値を切り替える切り替えスイッチと同一の構成を有する補正スイッチを備えることで、切り替えスイッチのオン抵抗の影響をキャンセルすることができる。そのため、精度の高い負電圧をプログラマブルに生成することが可能である。
【図面の簡単な説明】
【００１１】
【図１】実施例１の回路ブロック図である。
【図２】実施例２の回路ブロック図である。
【図３】実施例３の回路ブロック図である。
【図４】従来例を示す回路ブロック図である。
【図５】負電圧の生成における入力電圧と出力電圧との関係の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照して説明する。
【実施例１】
【００１３】
図１は、実施例１の回路ブロック図を示す。定電圧回路１の出力とグランド電位ＶＳＳとの間に複数の分圧抵抗が直列に接続され、各分圧点には、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎが接続される。トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎの他端は、抵抗Ｒ３に共通に接続される。抵抗Ｒ３は抵抗Ｒ４とともに、複数の分圧抵抗により分圧された定電圧回路１の出力電圧Ｖｒと、負電圧発生装置３が出力する負電圧ＶＰＷとを分圧する。また、抵抗Ｒ３、Ｒ４の分圧点と負電圧発生装置３の出力との間に、トランスミッションゲートＴＢ＿ｘが抵抗Ｒ３、Ｒ４と直列に接続される。ここで、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎはいずれか１つが選択的にオン状態にされ、トランスミッションゲートＴＢ＿ｘはトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有し、常時オン状態に保たれる。コンパレータ２は、抵抗Ｒ３、Ｒ４による分圧電圧Ｖｃｏｍとグランド電位ＶＳＳとの電圧レベルを比較し、比較結果を負電圧発生装置３に出力する。
【００１４】
上記の構成により、負電圧発生装置３が出力する負電圧ＶＰＷの電圧値を検出して、負電圧ＶＰＷを設定値に維持することができる。また、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、いずれか１つを選択的にオン状態にすることにより、複数の分圧抵抗による定電圧回路１の出力電圧Ｖｒの分圧比を切り替え、負電圧ＶＰＷの電圧値を選択することができる。
【００１５】
上記の構成を有する実施例１の効果についてさらに説明する。図１において、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、任意のトランスミッションゲートＴＧ＿ｍが選択され、オン状態になっているとする。このとき、複数の分圧抵抗は、Ｒ１：Ｒ２の比で定電圧回路１の出力電圧Ｖｒを分圧し、電圧Ｖｄ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｒを出力する。以下では、トランスミッションゲートＴＧ＿ｍのオン抵抗をＲｇｍ、トランスミッションゲートＴＢ＿ｘのオン抵抗をＲｂｘとし、トランスミッションゲートＴＢ＿ｘがある場合とない場合とを比較する。
【００１６】
（１）トランスミッションゲートＴＢ＿ｘがない場合
負電圧発生装置３が出力する負電圧ＶＰＷは、ＶＰＷ＝−｛Ｒ４／（Ｒ３＋Ｒｇｍ）｝×Ｖｄとなる。ここで、ＲｇｍがＲ３、Ｒ４と比較して十分に小さければ、Ｒｇｍによる影響は問題とならず、例えば、Ｒ３＝Ｒ４のときＶＰＷ≒−Ｖｄとなる。しかし、例えば、Ｒ３＝Ｒ４で、ＲｇｍがＲ３、Ｒ４の１０％であるとすると、ＶＰＷ≒−０．９１×Ｖｄとなり、約９％の誤差が生じる。
【００１７】
（２）トランスミッションゲートＴＢ＿ｘがある場合
負電圧発生装置３が出力する負電圧ＶＰＷは、ＶＰＷ＝−｛（Ｒ４＋Ｒｂｘ）／（Ｒ３＋Ｒｇｍ）｝×Ｖｄとなる。ここで、前述のように、トランスミッションゲートＴＢ＿ｘはトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有するため、Ｒｇｍ＝Ｒｂｘとなる。したがって、例えば、Ｒ３＝Ｒ４のときＶＰＷ＝−Ｖｄとなり、トランスミッションゲートのオン抵抗による誤差は生じない。
【００１８】
このように、実施例１では、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有して常時オン状態に保たれるトランスミッションゲートＴＢ＿ｘを備えることで、トランスミッションゲートＴＧ＿ｍのオン抵抗Ｒｇｍによる影響をキャンセルすることができる。したがって、例えば、リーク電流の増大によりトランスミッションゲートＴＧ＿ｍのオン抵抗Ｒｇｍが無視できないほど大きくなる場合でも、負電圧ＶＰＷの電圧値の検出に生じるばらつきを抑制し、精度の高い負電圧ＶＰＷをプログラマブルに生成することが可能である。
【実施例２】
【００１９】
図２は、実施例２の回路ブロック図を示す。まず、図２を参照して、負電圧発生装置３について具体的に説明する。負電圧発生装置３は、リングオシレータ３１、コンデンサＣ１、ダイオードＤ１、Ｄ２、を備える。リングオシレータ３１は、ＮＡＮＤゲートと偶数個のインバータとを含み、ＮＡＮＤゲートの一方の入力端子には、コンパレータ２の比較結果がイネーブル信号ｅｎとして入力される。これにより、リングオシレータ３１は、コンパレータ２の出力がＨレベルの場合に矩形波を出力する。ダイオードＤ１のカソードはグランドに、アノードはダイオードＤ２のカソードに、それぞれ接続される。また、コンデンサＣ１は、リングオシレータ３１の出力ノードＡとダイオードＤ１、Ｄ２の接続ノードＢとの間に接続される。ダイオードＤ２のアノードは、負電圧発生装置３の出力となる。
【００２０】
あるタイミングで、リングオシレータ３１の出力がＬレベルであり、ノードＡがＬレベルになっているとする。この場合、ノードＢは、コンデンサＣ１によって引き下げられることにより電位が低くなる。したがって、ダイオードＤ２がオン状態となり、負電圧発生装置３の出力からノードＢへ電流が流れる。次のタイミングでは、リングオシレータ３１の出力がＨレベルとなり、ノードＡがＨレベルになる。この場合、ノードＢは、コンデンサＣ１によって押し上げられることにより電位が高くなる。したがって、今度はダイオードＤ１がオン状態となり、ノードＢからグランドへ電流が流れる。
【００２１】
コンパレータ２のＨレベル出力を受けて、リングオシレータ３１の出力がＨレベルとＬレベルとの間で変化するのに伴って、上記のように、負電圧発生装置３の出力からグランドへ電荷が順繰りに移動する。その結果、負電圧発生装置３の出力の電位が低くなる。このようにして、負電圧発生装置３は、負電圧ＶＰＷを出力する。
【００２２】
続いて、実施例２の全体の構成及び作用、効果について説明する。実施例２では、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同数のトランスミッションゲートＴＢ＿１〜ＴＢ＿ｎが互いに並列に接続されるとともに、抵抗Ｒ３、Ｒ４の分圧点と負電圧発生装置３の出力との間で抵抗Ｒ３、Ｒ４と直列に接続される。ここで、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有する。また、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎには、それぞれトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の制御信号ｇ１ｘ〜ｇｎｘ、ｇ１ｚ〜ｇｎｚが入力される。したがって、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動してオンオフ制御される。そのため、例えば、トランスミッションゲートＴＧ＿１が選択され、オン状態になる場合、トランスミッションゲートＴＢ＿１もオン状態になる。このように、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、任意のトランスミッションゲートＴＧ＿ｍが選択的にオン状態にされると、それに伴ってトランスミッションゲートＴＢ＿１〜ＴＢ＿ｎのうち、対応するトランスミッションゲートＴＢ＿ｍがオン状態にされる。
【００２３】
その他の点は実施例１と同様であるため、図２において、図１と対応する各部に同一の符号を付して、説明を省略する。トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎのうち、対応するトランスミッションゲートＴＢ＿ｍがオン状態にされることで、実施例２においても実施例１と同様に、トランスミッションゲートＴＧ＿ｍのオン抵抗Ｒｇｍによる影響をキャンセルすることができる。したがって、精度の高い負電圧ＶＰＷをプログラマブルに生成することが可能である。
【００２４】
また、実施例２では、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有して、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動してオンオフ制御される同数のトランスミッションゲートＴＢ＿１〜ＴＢ＿ｎを備える。これにより、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのうち、オフ状態になっているトランスミッションゲートのオフ抵抗による影響もキャンセルすることができる。また、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動して同時にオンオフ制御されるため、各トランスミッションゲートを構成するＭＯＳトランジスタの寄生容量の充放電時のノイズが緩和される。そのため、分圧電圧Ｖｃｏｍがより高速に安定して、負電圧ＶＰＷの安定が高速化されるという効果が得られる。
【００２５】
ここで、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎは、請求項に記載の切り替えスイッチの一例であり、トランスミッションゲートＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎは、請求項に記載の補正スイッチの一例である。抵抗Ｒ３、Ｒ４は、請求項に記載の第１及び第２の抵抗の一例である。また、定電圧回路１、複数の分圧抵抗、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎ、抵抗Ｒ３、Ｒ４、トランスミッションゲートＴＢ＿ｘあるいはＴＢ＿１〜ＴＢ＿ｎ、コンパレータ２、を含む構成が、請求項に記載の負電圧検出回路の一例として挙げられる。
【００２６】
以上、詳細に説明したように、前記実施例１、２を含む実施形態によれば、負電圧ＶＰＷの検出値を切り替えるトランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと同一の構成を有するトランスミッションゲートＴＢ＿ｘあるいはＴＢ＿１〜ＴＢ＿ｎを備える。これにより、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎのオン抵抗による影響をキャンセルすることができる。そのため、精度の高い負電圧ＶＰＷをプログラマブルに生成することが可能である。
【００２７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００２８】
例えば、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎ、トランスミッションゲートＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎについて、図３に実施例３として示されるように、カスケード接続で構成したスイッチを採用してもよい。これにより、スイッチ特性を確保することができる。
【００２９】
また、実施例２において、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎは、トランスミッションゲートＴＧ＿１〜ＴＧ＿ｎと連動してオンオフ制御されるとしたが、これに限定されない。トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎのうち、いずれか１つを常時オン状態にして、他はオフ状態に保つようにしてもよい。
【００３０】
その他、実施例１では、抵抗Ｒ３、トランスミッションゲートＴＢ＿ｘ、抵抗Ｒ４の順に接続され、実施例２では、抵抗Ｒ３、抵抗Ｒ４、トランスミッションゲートＴＢ＿１〜ＴＢ＿ｎの順に接続されたが、トランスミッションゲートＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎと抵抗Ｒ４との接続順は入れ替えられてもよいことは言うまでもない。
【符号の説明】
【００３１】
１ 定電圧回路
２ コンパレータ
３ 負電圧発生装置
３１ リングオシレータ
Ｃ１ コンデンサ
Ｄ１、Ｄ２ ダイオード
Ｒ１、Ｒ２ 分圧抵抗
Ｒ３、Ｒ４ 抵抗（第１及び第２の抵抗）
ＴＢ＿ｘ、ＴＢ＿１〜ＴＢ＿ｎ トランスミッションゲート（補正スイッチ）
ＴＧ＿１〜ＴＧ＿ｎ トランスミッションゲート（切り替えスイッチ）
【特許請求の範囲】
【請求項１】
負電圧を発生する負電圧発生装置と、前記負電圧発生装置の出力電圧を制御する負電圧検出回路と、を備える半導体装置であって、
前記負電圧検出回路は、
一定の電圧を出力する定電圧回路と、
前記定電圧回路の出力とグランドとの間に直列に接続された複数の分圧抵抗と、
一端が前記複数の分圧抵抗の各分圧点に接続され、他端が共通に接続された複数の切り替えスイッチと、
前記複数の切り替えスイッチの他端と前記負電圧発生装置の出力との間に直列に接続され、前記複数の分圧抵抗により分圧された前記定電圧回路の出力電圧と前記負電圧発生装置の出力電圧とを分圧する第１及び第２の抵抗と、
前記複数の切り替えスイッチと同一の構成を有するスイッチであって、前記第１及び第２の抵抗の分圧点と前記負電圧発生装置の出力との間で前記第１及び第２の抵抗と直列に接続され、オン状態に保たれる補正スイッチと、
前記第１及び第２の抵抗による分圧電圧の電圧レベルとグランドの電圧レベルとを比較し、比較結果を前記負電圧発生装置に出力するコンパレータと、
を備えることを特徴とする半導体装置。
【請求項２】
負電圧を発生する負電圧発生装置と、前記負電圧発生装置の出力電圧を制御する負電圧検出回路と、を備える半導体装置であって、
前記負電圧検出回路は、
一定の電圧を出力する定電圧回路と、
前記定電圧回路の出力とグランドとの間に直列に接続された複数の分圧抵抗と、
一端が前記複数の分圧抵抗の各分圧点に接続され、他端が共通に接続された複数の切り替えスイッチと、
前記複数の切り替えスイッチの他端と前記負電圧発生装置の出力との間に直列に接続され、前記複数の分圧抵抗により分圧された前記定電圧回路の出力電圧と前記負電圧発生装置の出力電圧とを分圧する第１及び第２の抵抗と、
前記複数の切り替えスイッチと同一の構成を有する同数のスイッチであって、互いに並列に接続されるとともに前記第１及び第２の抵抗の分圧点と前記負電圧発生装置の出力との間で前記第１及び第２の抵抗と直列に接続される複数の補正スイッチと、
前記第１及び第２の抵抗による分圧電圧の電圧レベルとグランドの電圧レベルとを比較し、比較結果を前記負電圧発生装置に出力するコンパレータと、
を備えることを特徴とする半導体装置。
【請求項３】
前記複数の補正スイッチのうち、いずれか１つはオン状態に保たれ、他はオフ状態に保たれる
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の補正スイッチは、前記複数の切り替えスイッチと連動してオンオフ制御される
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記切り替えスイッチと前記補正スイッチとは、カスケード接続で構成したスイッチである
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記切り替えスイッチと前記補正スイッチとは、トランスミッションゲートである
ことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項１】
負電圧を発生する負電圧発生装置と、前記負電圧発生装置の出力電圧を制御する負電圧検出回路と、を備える半導体装置であって、
前記負電圧検出回路は、
一定の電圧を出力する定電圧回路と、
前記定電圧回路の出力とグランドとの間に直列に接続された複数の分圧抵抗と、
一端が前記複数の分圧抵抗の各分圧点に接続され、他端が共通に接続された複数の切り替えスイッチと、
前記複数の切り替えスイッチの他端と前記負電圧発生装置の出力との間に直列に接続され、前記複数の分圧抵抗により分圧された前記定電圧回路の出力電圧と前記負電圧発生装置の出力電圧とを分圧する第１及び第２の抵抗と、
前記複数の切り替えスイッチと同一の構成を有するスイッチであって、前記第１及び第２の抵抗の分圧点と前記負電圧発生装置の出力との間で前記第１及び第２の抵抗と直列に接続され、オン状態に保たれる補正スイッチと、
前記第１及び第２の抵抗による分圧電圧の電圧レベルとグランドの電圧レベルとを比較し、比較結果を前記負電圧発生装置に出力するコンパレータと、
を備えることを特徴とする半導体装置。
【請求項２】
負電圧を発生する負電圧発生装置と、前記負電圧発生装置の出力電圧を制御する負電圧検出回路と、を備える半導体装置であって、
前記負電圧検出回路は、
一定の電圧を出力する定電圧回路と、
前記定電圧回路の出力とグランドとの間に直列に接続された複数の分圧抵抗と、
一端が前記複数の分圧抵抗の各分圧点に接続され、他端が共通に接続された複数の切り替えスイッチと、
前記複数の切り替えスイッチの他端と前記負電圧発生装置の出力との間に直列に接続され、前記複数の分圧抵抗により分圧された前記定電圧回路の出力電圧と前記負電圧発生装置の出力電圧とを分圧する第１及び第２の抵抗と、
前記複数の切り替えスイッチと同一の構成を有する同数のスイッチであって、互いに並列に接続されるとともに前記第１及び第２の抵抗の分圧点と前記負電圧発生装置の出力との間で前記第１及び第２の抵抗と直列に接続される複数の補正スイッチと、
前記第１及び第２の抵抗による分圧電圧の電圧レベルとグランドの電圧レベルとを比較し、比較結果を前記負電圧発生装置に出力するコンパレータと、
を備えることを特徴とする半導体装置。
【請求項３】
前記複数の補正スイッチのうち、いずれか１つはオン状態に保たれ、他はオフ状態に保たれる
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の補正スイッチは、前記複数の切り替えスイッチと連動してオンオフ制御される
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記切り替えスイッチと前記補正スイッチとは、カスケード接続で構成したスイッチである
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記切り替えスイッチと前記補正スイッチとは、トランスミッションゲートである
ことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２９４１７（Ｐ２０１１−２９４１７Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７３８１４（Ｐ２００９−１７３８１４）
【出願日】平成２１年７月２７日（２００９．７．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２７日（２００９．７．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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