半導体装置
【課題】駆動安定性を高め、積層工程での歩留まりを向上させ、実装形態での長期信頼性を向上させた薄型半導体チップの積層パッケージを実現する。
【解決手段】チップ表面に半導体素子１１０と、半導体素子１１０に信号を供給する配線と信号用電極と電源用電極とグランド用電極を有し、チップ裏面に信号用電極と電源用電極とグランド用電極を有し、チップ表面の電極とチップ裏面の電極とを電気的に接続する貫通配線を有し、チップの裏面を覆い、グランド用電極と接続した導体層１２０が形成されている複数の半導体チップ５００、５０１とインターポーザ５０２とが積層されている半導体パッケージ。
【解決手段】チップ表面に半導体素子１１０と、半導体素子１１０に信号を供給する配線と信号用電極と電源用電極とグランド用電極を有し、チップ裏面に信号用電極と電源用電極とグランド用電極を有し、チップ表面の電極とチップ裏面の電極とを電気的に接続する貫通配線を有し、チップの裏面を覆い、グランド用電極と接続した導体層１２０が形成されている複数の半導体チップ５００、５０１とインターポーザ５０２とが積層されている半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子をはじめとする複数の半導体チップを基板上に実装したメモリパッケージなどの半導体装置に関し、とくに薄型の半導体パッケージを積層実装して小型化したメモリパッケージの動作の信頼性を高めるための構造に関するものである。
【背景技術】
【０００２】
近年の半導体パッケージは、従来にも増して高集積化の要求が強まっている。こうした要求に対して、従来は、半導体チップの電界効果トランジスタ(FET)をはじめとする半導体素子の面密度を高めることで応えてきた。しかし、高集積化の進んだ今日においては、半導体素子の面密度を更に高めることへの技術的課題は多く、要求される高集積化の時間軸に追従することが困難になってきた。そこで、半導体素子を搭載した半導体ウェハもしくはチップを薄く研磨し、これを複数枚積層し、電気的に接続してパッケージ化する３次元実装技術の開発が注目されている。この一例として、「特許文献１」および「特許文献２」が挙げられる。
【０００３】
「特許文献１」では、チップを三次元積層した場合においても、反りが生じたり、フリップチップ接続した半導体チップが剥離したり、半導体チップが薄型のものであってもクラックが生じたりするおそれのない半導体積層パッケージについて記載されている。また、「特許文献２」では、実装状態での落下や実装基板の変形にも耐えうる薄型の半導体装置について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2003-7962
【特許文献２】特開2009-26833
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体積層パッケージの薄型半導体チップに関しては、以下のような課題がある。半導体チップを薄く研磨することにより半導体素子を支持するウェハ厚が薄くなってきている。2008年現在で、25マイクロメートル厚にまで薄くした半導体チップを積層した半導体パッケージが製品化されており、20マイクロメートルを下回るほど薄く研磨する技術も開発されている。
【０００６】
図１はｎ型チャネルＭＯＳＦＥＴの断面図を示したものである。半導体チップの薄型化に伴い、表面に設けた半導体素子の電界が半導体チップの裏面に大きくしみ出すこととなり、半導体素子そのものの動作の信頼性が損なわれることが懸念される。また、このような薄型半導体チップを複数積層した半導体積層パッケージでは数マイクロメートル〜数十マイクロメートルの距離を隔てて薄型半導体チップが積層される。そのため、第１の半導体チップの裏面にしみ出した電界が直下に置かれた第２の半導体チップにおける半導体素子の駆動に作用した場合、誤動作の原因となる。
【０００７】
また、図２に示すように、表面に設けた半導体素子により半導体チップは面内および表裏での対称性を保つことが不可能である。そのため構成部材による応力や熱膨張係数の差異が生じ、また薄く研磨する際のウェハ厚のわずかなバラツキ（面内での不均一性）により、半導体チップには反りが生じる。これにより、積層時の実装歩留まりを著しく低下させるとともに、実装形態での長期信頼性をも低下させる。
【０００８】
さらに、半導体素子は高周波信号を制御するが、素子回路自身がアンテナとして機能することで不要電磁輻射が生じた場合、半導体素子の誤動作となり得る。ドライバICをはじめとする高速演算素子を搭載したチップを積層する場合、こうした誤動作は顕著となる。
【０００９】
不要電磁輻射が生じにくいよう、また生じた不要電磁輻射の影響を受けにくくなるよう、半導体チップの内部回路は設計されているが、数マイクロメートル〜数十マイクロメートルの間隔を隔てて積層された第２の薄型半導体チップに対しては、第１の半導体チップからの不要電磁輻射を考慮した設計を行うことは困難である。異なるメーカの半導体チップを積層する場合、特に困難となる。
【００１０】
本発明は、上記の課題を解決する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体素子と、前記半導体素子と接続され、半導体素子に信号を供給する配線と電極を表面に具備し、ウェハを貫通する貫通配線を具備し、裏面に電極と導体層を具備した半導体チップを搭載したインターポーザ付き半導体パッケージにおいて、前記半導体チップの前記裏面導体層がインターポーザもしくは半導体パッケージを搭載するマザーボードに設けたグランド層と電気的に接続されていることを特徴とする半導体パッケージである。これによって半導体チップの駆動安定性を高めるとともに接続時の歩留まり向上と接続の長期信頼性向上に寄与するものである。これについて、以下に説明する。
【００１２】
先に説明したとおり、半導体チップの薄型化により半導体素子の裏面の電界は大きくなるが、ここにグランド層と接続した導体層を形成したことで、導体層面での電界は安定する。これにより、半導体チップ内部の電界に対する外部電磁界からの影響は極めて小さくなる。また、数マイクロメートル〜数十マイクロメートルの距離を隔てて薄型半導体チップを積層した場合、第１の半導体チップの裏面における電界が安定することにより、直下に置かれた第２の半導体チップでの半導体素子の駆動安定性も高くなる。
【００１３】
また、高速演算素子を搭載したチップの駆動では特に顕著に生じる不要電磁輻射についても、導体層によるシールド効果により積層した別チップへの影響を大幅に低減させることができる。これにより、チップの誤動作を大幅に低減できる。
【００１４】
導体層に求められる特性は、主として導電性、ウェハ密着性、パターニング性である。半導体チップの裏面に設ける電極と同時に同一プロセスで導体層を形成することで、導体層形成のための追加コストがほとんど掛からないため有利である。上記特性に加え、導体層形成のためのコスト増加を抑制できるのであれば、裏面電極形成に導体層形成工程を付加することは有効である。
【００１５】
例えば、裏面電極とは異なる種類の導体層としてもよいし、裏面電極形成と同時に導体層を形成した後にこの導体層に異なる種類の導体層あるいは樹脂材料をはじめとする絶縁層を選択的に付加してもよいし、裏面電極と同じ種類であっても膜の成長速度や成膜環境・条件の変更や異なる膜厚としてもよいし、成膜時や成膜後に加熱あるいは冷却工程を加えてもよい。これら形成工程を選択することで、導体層の内部応力を制御し、薄型半導体チップの反りを低減させることができる。
【発明の効果】
【００１６】
本発明に係る半導体装置は、表面に半導体素子を設けた薄型半導体チップの裏面に導体層を設け、これをインターポーザあるいはマザーボードのグランド層と電気的に接続したことにより、薄型半導体素子の裏面にしみ出す電界を半導体チップに閉じ込めることができる。
【００１７】
また、このような半導体チップを積層した場合、安定したシールド効果により不要電磁輻射を半導体チップの中に留めることができるとともに、外部からの不要電磁輻射を抑制することができる。こうした効果は導体層の部材や膜質によらず得られるので、導体層の選択肢は広く、薄型半導体チップの反りを抑制することもできる。
【図面の簡単な説明】
【００１８】
【図１】一般的なｎ型チャネルＭＯＳＦＥＴの構成例を示す図である。
【図２】従来の薄型半導体チップの反り状態を示す図である。
【図３】実施例１の薄型半導体チップを示す斜視図である。
【図４】実施例１の薄型半導体チップを積層した半導体パッケージを示す図である。
【図５】実施例１の半導体パッケージの製作工程を示す図である。
【図６】実施例１のシリコンウェハの製造工程を示す図である。
【図７】実施例１の薄型半導体チップとして薄型メモリチップを複数積層し、樹脂基板多層配線インターポーザに積層した半導体パッケージを示す図である。
【図８】実施例１の薄型半導体チップを積層した半導体パッケージをマザーボードに実装した様子を示す図である。
【図９】実施例２の薄型半導体チップを示す斜視図である。
【図１０】実施例２の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１１】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１２】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１３】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１４】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１５】シリコンウェハに形成される金属スパッタリング膜以外の導体層の例である。
【図１６】シリコンウェハに形成される導体層の他の例である。
【図１７】シリコンウェハに形成される導体層のさらに他の例である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施の形態を説明する。
【実施例１】
【００２０】
図３に示す半導体チップは、本発明の半導体装置の内部で積層されるフリップチップタイプの薄型半導体チップを裏面側から見た斜視図である。薄型半導体チップ１１８は、表面に半導体素子１１０を形成するとともに第２の半導体チップあるいはインターポーザと接続するための表面電極１１２を備えており、また、半導体チップを貫通する穴を介して裏面に設けた電極群１１３を経て第３の半導体チップと接続するための電極をもつ。
【００２１】
表裏面に設けた電極群は、これに接続された半導体素子によって信号用電極群１１４、グランド用電極群１１５、電源用電極群１１６に分類でき、それぞれ分離されて設けられている。また、電極群を除く半導体素子の裏面は導体層１２０に覆われており、上記電極群のうちグランド用電極群１１５の一部あるいは全部と電気的に接続され、信号用電極群１１４や電源用電極群１１６とは電気的に分離されている。
【００２２】
例えば導体層にニッケルを用いた場合、成膜後に200℃程度に加熱すると収縮応力が作用する。薄型半導体チップが半導体素子を有する表面が凹面となるような反りを示していた場合、ニッケルの収縮応力は反りを低減することができる。また、樹脂材料からなる膜を導体層に貼り付けることでも反りの低減に効果的であり、加えて接着性を有する場合、これと積層される半導体チップとの接着性を向上させることもできる。
【００２３】
図４に示す半導体装置は、図３に示した薄型半導体チップを積層した半導体パッケージ１１９の断面図の一例を示したものであり、メモリチップ５００、ドライバIC５０１、インターポーザ５０２から構成される。
【００２４】
半導体素子１１０の裏面に設けた導体層１２０はグランド用電極群１１５や第２、第３の半導体チップのグランド用電極群１１５とフリップチップ接続され、インターポーザに設けたグランド層に接続されている。また、信号用電極群や電源用電極群も、機能に応じておのおの適切に第２、第３の半導体チップの信号用電極群あるいは電源用電極群とはんだボール１３０を介してフリップチップ接続されている。
【００２５】
図３の薄型半導体チップおよび図４の積層半導体パッケージの作製方法を、図５および図６を用いて説明する。図５において、まず、シリコンウェハ５０３の表面に、FETをはじめとする回路からなる半導体素子１１０を形成する(図５Ａ)。この回路には、チップを駆動させるための表面回路電極群も含まれており、これらは用途に応じて信号用、グランド用、電源用としてそれぞれ機能する。
【００２６】
このようなシリコンウェハの表面に絶縁層とアルミニウム膜を逐次積層し、非貫通穴を形成する領域のアルミニウム膜を除去する。アルミニウム膜をマスクとして、Boschプロセスに代表される反応性イオンエッチング(Reactive Ion Etching、RIE)により、アルミニウム膜の開口部のシリコンに非貫通穴を形成する。その後、マスクとして用いたアルミニウム膜を除去する。
【００２７】
図６Ａは、アルミニウム膜を除去した後のシリコンウェハ５０３の断面図である。図６Ａには、回路素子１１０と非貫通穴５０３１が示されている。次に、シリコンウェハ５０３の表面全面にＴＥＯＳ膜（Ｔｅｔｒａ Ｅｔｏｘｉ Ｓｉｌａｎによって形成されたＳｉＯ２膜）を形成する。ＳｉＯ２膜の上に、例えば、Ｎｉ膜あるいはＣｒ−Ｃｕの積層膜等の金属膜５０３３をスパッタリングによって形成する。図６Ｂはこの状態を示す断面図である。
【００２８】
次に、図６Ｃに示すように、金属膜５０３３の上にレジスト５０３４を形成する。レジストは、金属膜５０３３の上に選択的に銅めっき５０３５を形成するためである。次にシリコンウェハ５０３に対して銅めっきをおこなうと、図６Ｄに示すように、銅めっきはレジストの付いていない金属膜５０３３上に形成される。
【００２９】
図６Ｄに示すように、非貫通穴５０３１は銅めっき５０３５によって充填され、シリコン貫通配線１１１が形成される。銅めっき５０３５は非貫通穴５０３１以外の箇所で、表面電極１１２が形成される部分、および、半導体素子１１０と表面電極１１２を結ぶ配線部分にも形成される。その後、図６Ｅに示すように、銅めっき５０３５の上にＮｉめっき５０３６を形成する。したがって、電極の表面にはＮｉめっき５０３６が形成されていることになる。
【００３０】
次に図６Ｆに示すように、レジスト５０３４を除去する。さらに、電極を形成するＣｕめっき５０３５およびＮｉめっき５０３６をレジストにして、金属膜５０３３をエッチングによって除去する。この状態が図６Ｇである。
【００３１】
図５Ｂは、図６Ｇの状態を金属膜等を省略し、簡略化して表したシリコンウェハ５０３の断面図である。図５Ｂは、シリコンウェハ５０３の表面に、表面回路電極群、シリコン貫通配線１１１が形成された非貫通穴、およびこれらを結ぶ配線が形成された状態である。
【００３２】
次に、シリコンウェハ５０３の裏面を研磨して非貫通穴に充填した銅５０３５を露出させた後、裏面にニッケル膜を成膜する。ニッケル膜のパターニングによりチップ積層電極群（裏面）を形成するとともに、チップ積層電極群（裏面）の隙間を埋めるよう電気的に繋がったシールド用ニッケル膜を形成する。ただし、グランド用の表面回路電極群と電気的に接続されたグランド用チップ積層電極群（裏面）のうち少なくとも一つをシールド用ニッケル膜と接続させておく。チップ積層電極群（裏面）に選択的にはんだを形成し、ダイシングを経て薄型半導体チップを得る（図５Ｃ）。
【００３３】
ここでは、半導体素子を形成した後で半導体チップの貫通穴を形成する、いわゆるvia lastと呼ばれる製造法での半導体チップの作製法を示したが、これに限定されるものではない。先に貫通穴を形成した後に半導体素子を形成するVia Firstと呼ばれる製造法で作製してもよい。
【００３４】
このような方法で作成した薄型半導体チップは、回路構成に応じてメモリやドライバICとしての機能を付加させることができ、以降、それぞれ薄型メモリチップ、薄型ドライバICチップと称する。
【００３５】
薄型半導体チップと接続するための電極を表面に備え、内層にグランド層をもち、裏面にマザーボードと接続するための電極を備え、層間を電気的に接続するビア配線を備えた多層配線樹脂基板に薄型メモリチップ、薄型ドライバICチップを重ね、はんだによって積層チップの電極を接合させる。このとき、多層配線樹脂基板のグランド層は薄型半導体チップのシールド用ニッケル層と電気的に接続させる（図５Ｄ）。
【００３６】
ここで、グランド層や電源層で統一できる配線同士を接続することで、層間を電気的に接続するビア配線を少なくすることも可能であり、薄型半導体チップの貫通配線よりも大きなピッチとなる多層配線樹脂基板に有利である。これを樹脂材料で封止させて、図４に示すような半導体パッケージを得る。
【００３７】
このようにして得た半導体パッケージは、それぞれの薄型半導体チップの裏面にインターポーザのグランド層と接続されたシールド用ニッケル層を有する。これにより、薄型半導体チップの裏面の電位が安定することから、表面に設けたFETをはじめとする回路からの電場のしみ出しをシールド用ニッケル層で抑えることができた。
【００３８】
また、回路での高速信号により生じた不要電磁輻射はシールド用ニッケル層で吸収されるため、積層された他の薄型半導体チップの回路までは到達せず、誤動作を抑制することができる。
【００３９】
FET形成に用いたヒ素やリン、ホウ素をはじめとするドーパント、回路の配線材料に用いるAl膜やCu膜、絶縁層に用いられるTEOS膜や窒化シリコン膜によって、半導体チップの構造は表面の面内や表裏面での対称性が崩れており、これら構成部材の内部応力によって半導体チップに反りが発生する。例えば、半導体チップの表面に収縮応力が作用することにより、表面が凹面となるような馬蹄形になる。このような現象は、裏面に設けたニッケル層が加熱により収縮することによって生じる収縮応力によって緩和され、半導体チップの平滑性は改善した。
【００４０】
以上では薄型メモリチップ500、薄型ドライバICチップ501、インターポーザ502を積層した半導体パッケージの例を示したが、図７に示すような複数の薄型メモリチップとインターポーザを積層したメモリパッケージでもよく、積層するチップの機能を制限するものではない。また、インターポーザはその機能から積層されるチップの最上層もしくは最下層に位置するが、その他のチップはその積層する順番を制限されるものではない。
【００４１】
以上ではインターポーザとして多層配線樹脂基板を用いた例を説明したが、シリコンウェハを基材としたインターポーザとした例を図８に示す。表面に薄型半導体チップと接続するための電極および配線の形成工程、シリコンの穴あけ加工および配線形成工程、ウェハの薄化工程、裏面の電極形成工程、ダイシング工程を適宜組合せて実施することで、薄型半導体チップと接続するシリコンインターポーザ504を得る。このようなインターポーザを薄型メモリチップ500と重ねてはんだ融点まで昇温させることで積層チップの電極を接合し、樹脂材料でチップを封止して半導体パッケージを得る。
【００４２】
これら半導体パッケージの各電極群をマザーボード505の各電極群と接続して搭載する際、薄型メモリチップの裏面に形成した導体層は、それぞれのグランド電極を介して接続され、インターポーザのグランド電極を経由してマザーボードに設けたグランド層150と接続する構造とする。シリコンインターポーザの場合、その表面の多層配線に薄型半導体チップの裏面に形成した導体層と接続したグランド層を設けることも可能であるが、マザーボードのグランド層と接続した方が電気的安定性は高くなる。
【００４３】
また、導体層120の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【実施例２】
【００４４】
図９は本発明の半導体装置の内部で積層されるフリップチップタイプの薄型半導体チップを示したものであり、薄型半導体チップの表裏面に導体層を有するものであり、図９Ａは半導体素子側（表面）、図９Ｂはシリコン研磨面側（裏面）からの斜視図を示したものである。
【００４５】
薄型半導体チップは、表面に半導体素子110を形成するとともに第２の半導体チップと接続するための電極112を備えており、また、半導体チップを貫通する配線111を経て第３の半導体チップあるいはインターポーザと接続するための電極113をもつ。表裏面に設けた電極群112、113は、これに接続された半導体素子110によって信号用電極群114、グランド用電極群115、電源用電極群116としての機能をそれぞれ有する。なお、半導体素子１１０の上には、図６Ａに示す非貫通穴５０３１を形成するときのレジストとなるＡｌ膜を形成する前に被着した絶縁膜および、非貫通穴５０３１形成後に被着した図６Ｂに示すＴＥＯＳ膜５０３２が被着されている。
【００４６】
半導体素子110の表面は導体層122に覆われており、表面の上記電極群のうちグランド用電極群の一部あるいは全部と電気的に接続されている。また、裏面は導体層120に覆われており、裏面の上記電極群のうちグランド用電極群の一部あるいは全部と電気的に接続されている。
【００４７】
図１０は、図９に示した同様の薄型半導体チップを複数積層した半導体パッケージを示したものであり、薄型半導体チップの表裏に設けた導体層120、122はこれを接続したグランド用電極115を介して、インターポーザのグランド層151と接続されている。
【００４８】
このような半導体パッケージの薄型半導体チップは表裏両面の電極を除く領域をグランド用電極と接続された導体層で挟まれており、半導体素子の駆動を更に安定化させ、薄型半導体チップの外に不要電磁輻射を漏らすことを更に低減できると同時に周囲からの電磁輻射を受ける可能性を更に大幅に低減できた。また、導体層の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【００４９】
また、導体層120、122の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【実施例３】
【００５０】
本実施例は、本発明の半導体装置の内部で積層されるワイヤボンディングタイプの薄型半導体チップを示したものである。図１１は、薄型メモリチップと樹脂基板多層配線インターポーザを積層して両者の電極をワイヤボンディングで接続し、薄型メモリチップの裏面に設けた導体層とインターポーザのグランド層とを接続した例を示したものである。
【００５１】
薄型メモリチップ500は、表面に設けた半導体素子110とインターポーザ502と接続するための電極群112を備えている。電極群は、これに接続された半導体素子によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また裏面には、導体層120が設けられている。
【００５２】
インターポーザ502は薄型メモリチップの電極群112と接続するための電極群212と、グランド層151に接続された表面グランド電極215を備えている。薄型メモリチップの電極112とインターポーザの電極212はワイヤボンディング141で接続されている。また、薄型メモリチップの裏面の導体層120とインターポーザのグランド電極215は電気的に接続されている。
【００５３】
図１２は、薄型メモリチップの表面に導体層を設け、ワイヤボンディングを介してインターポーザのグランド層と接続した例を示したものである。すなわち、薄型半導体チップ500は表面に半導体素子110を形成するとともに第２の半導体チップ500あるいはインターポーザ502と接続するための電極群112を備えている。
【００５４】
電極群112は、これに接続された半導体素子110によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また、薄型半導体チップの表面は導体層122に覆われており、この表面導体層122は表面の上記電極群112のうちグランド用電極群115の一部あるいは全部と電気的に接続されている。
【００５５】
インターポーザ502は薄型メモリチップ500の電極群112と接続するための電極群212を備えており、グランド層151に接続されたグランド電極群215も備えている。ワイヤボンディング141により、第１の薄型メモリチップ500の電極112と第２の薄型メモリチップ500の電極112、第２の薄型メモリチップ500の電極112とインターポーザの電極212、第１の半導体チップ表面のグランド用電極群115と第２の半導体チップ表面のグランド用電極群115、第２の半導体チップ表面のグランド用電極群115とインターポーザの表面グランド電極215が電気的に接続されている。
【００５６】
図１１あるいは図１２のような半導体パッケージは、薄型半導体チップの貫通配線を必要とせず、薄型半導体チップの裏面導体層とインターポーザのグランド層を簡便に接続できることから、低コストで両者を積層することができた。また、高い接続信頼性を確保することができた。
【００５７】
図１３は、薄型メモリチップの裏面に設けた導体層と表面に設けたグランド電極を、貫通配線を介して接続し、その他の電極群とともにインターポーザの各電極群を接続した例を示したものである。グランド電極を貫通配線によって接続することによって、グランド配線の経路を短くすることが出来、シールド効果をより安定させることが出来る。
【００５８】
すなわち、薄型半導体チップ500は表面に半導体素子110を形成するとともに第２の半導体チップ500あるいはインターポーザ502と接続するための電極群112を備えている。電極群112は、これに接続された半導体素子110によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また、半導体チップの裏面には導体層120が設けられ、半導体チップを貫通する配線111を介して表面の上記電極群のうちグランド用電極群115の一部あるいは全部と電気的に接続されている。
【００５９】
インターポーザ502は薄型メモリチップ500の電極群112と接続するための電極群212を備えており、グランド層151に接続されたグランド電極群215も備えている。
【００６０】
ワイヤボンディング141により、第１の薄型メモリチップ500の電極112と第２の薄型メモリチップ500の電極112、第２の薄型メモリチップ500の電極112とインターポーザの電極212、第１の半導体チップ表面のグランド用電極群115と第２の半導体チップ表面のグランド用電極群115、第２の半導体チップ表面のグランド用電極群115とインターポーザの表面グランド電極215が電気的に接続されている。
【００６１】
図１４は、薄型メモリチップの表裏両面に導体層を設け、貫通配線を介して両導体層を接続した例を示したものである。すなわち、薄型半導体チップ500は表面に半導体素子110を形成するとともに第２の半導体チップあるいはインターポーザと接続するための電極群112を備えている。
【００６２】
電極群112は、これに接続された半導体素子によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また、半導体チップの表面は導体層122に覆われており、この表面導体層122は表面の上記電極群のうちグランド用電極群115の一部あるいは全部と電気的に接続されている。また、半導体チップ500の裏面にも導体層120が設けられており、この裏面導体層120と表面導体層122は半導体チップを貫通する配線111を介して電気的に接続されている。
【００６３】
インターポーザ502は薄型メモリチップ500の電極群112と接続するための電極212と、グランド層151に接続された表面グランド電極215を備えている。インターポーザ502の電極群212や表面グランド電極215と重ならないように第１の薄型半導体チップ500をずらして積層するとともに、インターポーザの表面グランド層215と第１の薄型半導体チップ500の裏面導体層120を対向させて積層し接続する。
【００６４】
また、第１の薄型半導体チップの電極群112やグランド電極群115と重ならないように第２の薄型半導体チップをずらして積層するとともに、第１の薄型半導体チップの表面導体層122と第２の薄型半導体チップの裏面導体層120とを接続する。
【００６５】
ワイヤボンディング141により、第１の薄型メモリチップ500の電極112と第２の薄型メモリチップ500の電極112、第２の薄型メモリチップ500の電極112とインターポーザの電極212が電気的に接続されている。
【００６６】
このような半導体パッケージの薄型半導体チップ500は表裏両面の電極群112を除く領域をグランド用電極と接続された導体層120、122で挟まれており、半導体素子110の駆動を更に安定化させ、薄型半導体チップの外に不要電磁輻射を漏らすことを更に低減できると同時に周囲からの電磁輻射を受ける可能性を更に大幅に低減できた。
また、導体層120、122の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【００６７】
以下に裏面導体層１２０の形成方法について説明する。裏面導体層１２０の形成方法は種々の方法が存在する。以上の実施例では、裏面導体層１２０としてＮｉ膜を形成するとして説明した。Ｎｉ膜は、スパッタリングによって形成することが出来、膜厚は数十ｎｍあればよい。また、Ｎｉ膜のパターニングはフォトリソグラフィを用い、エッチングによって行うことが出来る。
【００６８】
裏面導体層１２０はＮｉ膜に限らず、Ｃｒ−Ｃｕの積層膜、あるいは、Ａｌ膜等によっても形成することが出来る。Ｃｒ−Ｃｕの積層膜はスパッタリングによって形成することが出来、膜厚はＣｒが数十ｎｍ程度、Ｃｕが数十ｎｍ程度〜数百ｎｍ程度である。Ａｌ膜もスパッタリングによって形成することが出来、Ａｌ膜の厚さは数十ｎｍ程度〜１μｍ程度である。Ｃｒ−Ｃｕの積層膜の場合もＡｌ膜の場合も、パターニングはフォトリソグラフィを用い、エッチングによって行うことが出来る。
【００６９】
裏面導体層１２０をより厚く形成したい場合は、Ｎｉ膜あるいはＣｒ−Ｃｕの積層膜をパターニングした後、ＣｕめっきあるいはＮｉめっきを行うことが出来る。このようなＣｕめっきあるいはＮｉめっきは数μｍの厚さに裏面導体層１２０を形成することが出来る。
【００７０】
以上の例は、裏面導体層１２０は金属膜を直接スパッタリングによってシリコンウェハ５０３に形成した場合である。以下の例は、裏面導体層１２０としてスパッタリングあるいはめっきによらずに、導体層を形成する場合である。
【００７１】
図１５は、シリコンウェハ５０３の裏面に金属箔６２０を接着剤によって貼り付ける例である。金属箔６２０としては、Ａｌ、Ｃｕ、ステンレス等を用いることが出来る。接着材６１０は例えば熱硬化性のエポキシ系の接着材を用いることが出来る。金属箔６２０の厚さは数μｍ、接着材６１０の厚さは数μｍ〜１０μｍである。
【００７２】
このような導体層のパターニングは、樹脂を用いているので、エッチングは困難である。したがって、このタイプの裏面導体層１２０は、実施例３のような、ワイヤボンディングを用いる構成に特に適している。ワイヤボンディングを用いる構成では、シリコンウェハ５０３の裏面には、電極を形成しなくとも良い構成をとることが出来るからである。しかし、図１５のような裏面導体層１２０を用いた場合でも、裏面に電極を形成する必要がある場合がある。この場合は、レーザ照射によって必要部分を除去すればよい。
【００７３】
図１６は、シリコンウェハ５０３の裏面に金属箔６２０を接着材６３０によって貼り付ける例であるが、接着材６３０には、黒点によって模式的に示すように、金属微粒子が分散されており、接着材６３０自身が導電性を有している場合である。図１６における金属箔６２０の種類、金属箔６２０の厚さ、接着材６３０の厚さ等は図１５で説明したのと同様である。接着材に分散されている金属微粒子には、Ａｇ、Ｃｕ、Ｎｉ等の微粒子を用いることが出来る。接着材６３０は例えば、エポキシ樹脂を用いることが出来る。エポキシは熱膨張係数が大きいが、問題となる場合には、熱硬化性のポリイミド系樹脂を使用することも出来る。この場合、接着力を上げるために、ポリイミド樹脂にエポキシ樹脂を分散させたものを使用することが出来る。
【００７４】
図１７は、シリコンウェハ５０３の裏面に金属箔を用いず、導電性微粒子を分散させた導電性接着材６３０のみを用いた例である。導電性接着材６３０は図１６において説明したのと同様なものを用いることが出来る。この場合、例えば、第１のシリコンウェハと第２のシリコンウェハを導電性接着材によって電気的、機械的に接続することが出来る。具体的には、保護シートでサンドイッチした熱硬化性の導電接着材のシートを取り出し、第１のシリコンウェハと第２のシリコンウェハとでサンドイッチして、加熱することによって第１のシリコンウェハと第２のシリコンウェハを接続する。
【００７５】
以上では、シリコンウェハ５０３の裏面導体層１２０の形成方法について説明した。しかし、このような裏面導体層１２０の形成方法は、実施例２で説明したようなシリコンウェハ５０３の表面導体層１２２の形成に対しても適用することが出来る。
【００７６】
また、以上の実施例では、シリコンウェハの裏面あるいは表面に形成された導体層は全てマザーボードあるいはインターポーザのグランドと接続された構成で説明した。しかし、この導体層は、必ずしもグランドと接続して使用されるとは限らない。導体層はシリコンウェハの反りを是正する効果があるので、この目的で使用する場合は、導体層をグランドに接続しないで使用する場合もある。
【符号の説明】
【００７７】
１００…シリコン基板、１０１…ｎ型チャネル、１０２…ｎ型チャネル、１０３…ｐ型チャネル、１０４…酸化膜、１０５…ソース、１０６…ドレイン、１０７…ゲート、１０８…等電位面、１１０…半導体素子、１１１…シリコン貫通配線、１１２…表面電極、１１３…裏面電極、１１４…信号用電極群、１１５…グランド用電極群、１１６…電源用電極群、１１８…薄型半導体チップ、１１９…積層半導体パッケージ、１２０…裏面導体層、１２１…シリコン貫通配線、１２２…表面導体層、１３０…はんだボール、１４０…モールド樹脂、１４１…ワイヤボンディング１５０…マザーボードグランド層、１５１…インターポーザグランド層、２１２…インターポーザ電極群、２１５…インターポーザグランド用電極、５００…メモリチップ、５０１…ドライバIC、５０２…樹脂基板多層配線インターポーザ、５０３…シリコンウェハ、５０４…シリコンインターポーザ、５０５…マザーボード、６１０…熱硬化性接着材、６２０…金属箔、６３０…導電性接着材、５０３１…非貫通穴、５０３２…ＴＥＯＳ膜、５０３３…金属膜、５０３４…レジスト、５０３５…Ｃｕめっき、５０３６…Ｎｉメッキ。
【技術分野】
【０００１】
本発明は、メモリ素子をはじめとする複数の半導体チップを基板上に実装したメモリパッケージなどの半導体装置に関し、とくに薄型の半導体パッケージを積層実装して小型化したメモリパッケージの動作の信頼性を高めるための構造に関するものである。
【背景技術】
【０００２】
近年の半導体パッケージは、従来にも増して高集積化の要求が強まっている。こうした要求に対して、従来は、半導体チップの電界効果トランジスタ(FET)をはじめとする半導体素子の面密度を高めることで応えてきた。しかし、高集積化の進んだ今日においては、半導体素子の面密度を更に高めることへの技術的課題は多く、要求される高集積化の時間軸に追従することが困難になってきた。そこで、半導体素子を搭載した半導体ウェハもしくはチップを薄く研磨し、これを複数枚積層し、電気的に接続してパッケージ化する３次元実装技術の開発が注目されている。この一例として、「特許文献１」および「特許文献２」が挙げられる。
【０００３】
「特許文献１」では、チップを三次元積層した場合においても、反りが生じたり、フリップチップ接続した半導体チップが剥離したり、半導体チップが薄型のものであってもクラックが生じたりするおそれのない半導体積層パッケージについて記載されている。また、「特許文献２」では、実装状態での落下や実装基板の変形にも耐えうる薄型の半導体装置について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2003-7962
【特許文献２】特開2009-26833
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体積層パッケージの薄型半導体チップに関しては、以下のような課題がある。半導体チップを薄く研磨することにより半導体素子を支持するウェハ厚が薄くなってきている。2008年現在で、25マイクロメートル厚にまで薄くした半導体チップを積層した半導体パッケージが製品化されており、20マイクロメートルを下回るほど薄く研磨する技術も開発されている。
【０００６】
図１はｎ型チャネルＭＯＳＦＥＴの断面図を示したものである。半導体チップの薄型化に伴い、表面に設けた半導体素子の電界が半導体チップの裏面に大きくしみ出すこととなり、半導体素子そのものの動作の信頼性が損なわれることが懸念される。また、このような薄型半導体チップを複数積層した半導体積層パッケージでは数マイクロメートル〜数十マイクロメートルの距離を隔てて薄型半導体チップが積層される。そのため、第１の半導体チップの裏面にしみ出した電界が直下に置かれた第２の半導体チップにおける半導体素子の駆動に作用した場合、誤動作の原因となる。
【０００７】
また、図２に示すように、表面に設けた半導体素子により半導体チップは面内および表裏での対称性を保つことが不可能である。そのため構成部材による応力や熱膨張係数の差異が生じ、また薄く研磨する際のウェハ厚のわずかなバラツキ（面内での不均一性）により、半導体チップには反りが生じる。これにより、積層時の実装歩留まりを著しく低下させるとともに、実装形態での長期信頼性をも低下させる。
【０００８】
さらに、半導体素子は高周波信号を制御するが、素子回路自身がアンテナとして機能することで不要電磁輻射が生じた場合、半導体素子の誤動作となり得る。ドライバICをはじめとする高速演算素子を搭載したチップを積層する場合、こうした誤動作は顕著となる。
【０００９】
不要電磁輻射が生じにくいよう、また生じた不要電磁輻射の影響を受けにくくなるよう、半導体チップの内部回路は設計されているが、数マイクロメートル〜数十マイクロメートルの間隔を隔てて積層された第２の薄型半導体チップに対しては、第１の半導体チップからの不要電磁輻射を考慮した設計を行うことは困難である。異なるメーカの半導体チップを積層する場合、特に困難となる。
【００１０】
本発明は、上記の課題を解決する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体素子と、前記半導体素子と接続され、半導体素子に信号を供給する配線と電極を表面に具備し、ウェハを貫通する貫通配線を具備し、裏面に電極と導体層を具備した半導体チップを搭載したインターポーザ付き半導体パッケージにおいて、前記半導体チップの前記裏面導体層がインターポーザもしくは半導体パッケージを搭載するマザーボードに設けたグランド層と電気的に接続されていることを特徴とする半導体パッケージである。これによって半導体チップの駆動安定性を高めるとともに接続時の歩留まり向上と接続の長期信頼性向上に寄与するものである。これについて、以下に説明する。
【００１２】
先に説明したとおり、半導体チップの薄型化により半導体素子の裏面の電界は大きくなるが、ここにグランド層と接続した導体層を形成したことで、導体層面での電界は安定する。これにより、半導体チップ内部の電界に対する外部電磁界からの影響は極めて小さくなる。また、数マイクロメートル〜数十マイクロメートルの距離を隔てて薄型半導体チップを積層した場合、第１の半導体チップの裏面における電界が安定することにより、直下に置かれた第２の半導体チップでの半導体素子の駆動安定性も高くなる。
【００１３】
また、高速演算素子を搭載したチップの駆動では特に顕著に生じる不要電磁輻射についても、導体層によるシールド効果により積層した別チップへの影響を大幅に低減させることができる。これにより、チップの誤動作を大幅に低減できる。
【００１４】
導体層に求められる特性は、主として導電性、ウェハ密着性、パターニング性である。半導体チップの裏面に設ける電極と同時に同一プロセスで導体層を形成することで、導体層形成のための追加コストがほとんど掛からないため有利である。上記特性に加え、導体層形成のためのコスト増加を抑制できるのであれば、裏面電極形成に導体層形成工程を付加することは有効である。
【００１５】
例えば、裏面電極とは異なる種類の導体層としてもよいし、裏面電極形成と同時に導体層を形成した後にこの導体層に異なる種類の導体層あるいは樹脂材料をはじめとする絶縁層を選択的に付加してもよいし、裏面電極と同じ種類であっても膜の成長速度や成膜環境・条件の変更や異なる膜厚としてもよいし、成膜時や成膜後に加熱あるいは冷却工程を加えてもよい。これら形成工程を選択することで、導体層の内部応力を制御し、薄型半導体チップの反りを低減させることができる。
【発明の効果】
【００１６】
本発明に係る半導体装置は、表面に半導体素子を設けた薄型半導体チップの裏面に導体層を設け、これをインターポーザあるいはマザーボードのグランド層と電気的に接続したことにより、薄型半導体素子の裏面にしみ出す電界を半導体チップに閉じ込めることができる。
【００１７】
また、このような半導体チップを積層した場合、安定したシールド効果により不要電磁輻射を半導体チップの中に留めることができるとともに、外部からの不要電磁輻射を抑制することができる。こうした効果は導体層の部材や膜質によらず得られるので、導体層の選択肢は広く、薄型半導体チップの反りを抑制することもできる。
【図面の簡単な説明】
【００１８】
【図１】一般的なｎ型チャネルＭＯＳＦＥＴの構成例を示す図である。
【図２】従来の薄型半導体チップの反り状態を示す図である。
【図３】実施例１の薄型半導体チップを示す斜視図である。
【図４】実施例１の薄型半導体チップを積層した半導体パッケージを示す図である。
【図５】実施例１の半導体パッケージの製作工程を示す図である。
【図６】実施例１のシリコンウェハの製造工程を示す図である。
【図７】実施例１の薄型半導体チップとして薄型メモリチップを複数積層し、樹脂基板多層配線インターポーザに積層した半導体パッケージを示す図である。
【図８】実施例１の薄型半導体チップを積層した半導体パッケージをマザーボードに実装した様子を示す図である。
【図９】実施例２の薄型半導体チップを示す斜視図である。
【図１０】実施例２の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１１】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１２】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１３】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１４】実施例３の薄型半導体チップを積層した半導体パッケージを示す図である。
【図１５】シリコンウェハに形成される金属スパッタリング膜以外の導体層の例である。
【図１６】シリコンウェハに形成される導体層の他の例である。
【図１７】シリコンウェハに形成される導体層のさらに他の例である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施の形態を説明する。
【実施例１】
【００２０】
図３に示す半導体チップは、本発明の半導体装置の内部で積層されるフリップチップタイプの薄型半導体チップを裏面側から見た斜視図である。薄型半導体チップ１１８は、表面に半導体素子１１０を形成するとともに第２の半導体チップあるいはインターポーザと接続するための表面電極１１２を備えており、また、半導体チップを貫通する穴を介して裏面に設けた電極群１１３を経て第３の半導体チップと接続するための電極をもつ。
【００２１】
表裏面に設けた電極群は、これに接続された半導体素子によって信号用電極群１１４、グランド用電極群１１５、電源用電極群１１６に分類でき、それぞれ分離されて設けられている。また、電極群を除く半導体素子の裏面は導体層１２０に覆われており、上記電極群のうちグランド用電極群１１５の一部あるいは全部と電気的に接続され、信号用電極群１１４や電源用電極群１１６とは電気的に分離されている。
【００２２】
例えば導体層にニッケルを用いた場合、成膜後に200℃程度に加熱すると収縮応力が作用する。薄型半導体チップが半導体素子を有する表面が凹面となるような反りを示していた場合、ニッケルの収縮応力は反りを低減することができる。また、樹脂材料からなる膜を導体層に貼り付けることでも反りの低減に効果的であり、加えて接着性を有する場合、これと積層される半導体チップとの接着性を向上させることもできる。
【００２３】
図４に示す半導体装置は、図３に示した薄型半導体チップを積層した半導体パッケージ１１９の断面図の一例を示したものであり、メモリチップ５００、ドライバIC５０１、インターポーザ５０２から構成される。
【００２４】
半導体素子１１０の裏面に設けた導体層１２０はグランド用電極群１１５や第２、第３の半導体チップのグランド用電極群１１５とフリップチップ接続され、インターポーザに設けたグランド層に接続されている。また、信号用電極群や電源用電極群も、機能に応じておのおの適切に第２、第３の半導体チップの信号用電極群あるいは電源用電極群とはんだボール１３０を介してフリップチップ接続されている。
【００２５】
図３の薄型半導体チップおよび図４の積層半導体パッケージの作製方法を、図５および図６を用いて説明する。図５において、まず、シリコンウェハ５０３の表面に、FETをはじめとする回路からなる半導体素子１１０を形成する(図５Ａ)。この回路には、チップを駆動させるための表面回路電極群も含まれており、これらは用途に応じて信号用、グランド用、電源用としてそれぞれ機能する。
【００２６】
このようなシリコンウェハの表面に絶縁層とアルミニウム膜を逐次積層し、非貫通穴を形成する領域のアルミニウム膜を除去する。アルミニウム膜をマスクとして、Boschプロセスに代表される反応性イオンエッチング(Reactive Ion Etching、RIE)により、アルミニウム膜の開口部のシリコンに非貫通穴を形成する。その後、マスクとして用いたアルミニウム膜を除去する。
【００２７】
図６Ａは、アルミニウム膜を除去した後のシリコンウェハ５０３の断面図である。図６Ａには、回路素子１１０と非貫通穴５０３１が示されている。次に、シリコンウェハ５０３の表面全面にＴＥＯＳ膜（Ｔｅｔｒａ Ｅｔｏｘｉ Ｓｉｌａｎによって形成されたＳｉＯ２膜）を形成する。ＳｉＯ２膜の上に、例えば、Ｎｉ膜あるいはＣｒ−Ｃｕの積層膜等の金属膜５０３３をスパッタリングによって形成する。図６Ｂはこの状態を示す断面図である。
【００２８】
次に、図６Ｃに示すように、金属膜５０３３の上にレジスト５０３４を形成する。レジストは、金属膜５０３３の上に選択的に銅めっき５０３５を形成するためである。次にシリコンウェハ５０３に対して銅めっきをおこなうと、図６Ｄに示すように、銅めっきはレジストの付いていない金属膜５０３３上に形成される。
【００２９】
図６Ｄに示すように、非貫通穴５０３１は銅めっき５０３５によって充填され、シリコン貫通配線１１１が形成される。銅めっき５０３５は非貫通穴５０３１以外の箇所で、表面電極１１２が形成される部分、および、半導体素子１１０と表面電極１１２を結ぶ配線部分にも形成される。その後、図６Ｅに示すように、銅めっき５０３５の上にＮｉめっき５０３６を形成する。したがって、電極の表面にはＮｉめっき５０３６が形成されていることになる。
【００３０】
次に図６Ｆに示すように、レジスト５０３４を除去する。さらに、電極を形成するＣｕめっき５０３５およびＮｉめっき５０３６をレジストにして、金属膜５０３３をエッチングによって除去する。この状態が図６Ｇである。
【００３１】
図５Ｂは、図６Ｇの状態を金属膜等を省略し、簡略化して表したシリコンウェハ５０３の断面図である。図５Ｂは、シリコンウェハ５０３の表面に、表面回路電極群、シリコン貫通配線１１１が形成された非貫通穴、およびこれらを結ぶ配線が形成された状態である。
【００３２】
次に、シリコンウェハ５０３の裏面を研磨して非貫通穴に充填した銅５０３５を露出させた後、裏面にニッケル膜を成膜する。ニッケル膜のパターニングによりチップ積層電極群（裏面）を形成するとともに、チップ積層電極群（裏面）の隙間を埋めるよう電気的に繋がったシールド用ニッケル膜を形成する。ただし、グランド用の表面回路電極群と電気的に接続されたグランド用チップ積層電極群（裏面）のうち少なくとも一つをシールド用ニッケル膜と接続させておく。チップ積層電極群（裏面）に選択的にはんだを形成し、ダイシングを経て薄型半導体チップを得る（図５Ｃ）。
【００３３】
ここでは、半導体素子を形成した後で半導体チップの貫通穴を形成する、いわゆるvia lastと呼ばれる製造法での半導体チップの作製法を示したが、これに限定されるものではない。先に貫通穴を形成した後に半導体素子を形成するVia Firstと呼ばれる製造法で作製してもよい。
【００３４】
このような方法で作成した薄型半導体チップは、回路構成に応じてメモリやドライバICとしての機能を付加させることができ、以降、それぞれ薄型メモリチップ、薄型ドライバICチップと称する。
【００３５】
薄型半導体チップと接続するための電極を表面に備え、内層にグランド層をもち、裏面にマザーボードと接続するための電極を備え、層間を電気的に接続するビア配線を備えた多層配線樹脂基板に薄型メモリチップ、薄型ドライバICチップを重ね、はんだによって積層チップの電極を接合させる。このとき、多層配線樹脂基板のグランド層は薄型半導体チップのシールド用ニッケル層と電気的に接続させる（図５Ｄ）。
【００３６】
ここで、グランド層や電源層で統一できる配線同士を接続することで、層間を電気的に接続するビア配線を少なくすることも可能であり、薄型半導体チップの貫通配線よりも大きなピッチとなる多層配線樹脂基板に有利である。これを樹脂材料で封止させて、図４に示すような半導体パッケージを得る。
【００３７】
このようにして得た半導体パッケージは、それぞれの薄型半導体チップの裏面にインターポーザのグランド層と接続されたシールド用ニッケル層を有する。これにより、薄型半導体チップの裏面の電位が安定することから、表面に設けたFETをはじめとする回路からの電場のしみ出しをシールド用ニッケル層で抑えることができた。
【００３８】
また、回路での高速信号により生じた不要電磁輻射はシールド用ニッケル層で吸収されるため、積層された他の薄型半導体チップの回路までは到達せず、誤動作を抑制することができる。
【００３９】
FET形成に用いたヒ素やリン、ホウ素をはじめとするドーパント、回路の配線材料に用いるAl膜やCu膜、絶縁層に用いられるTEOS膜や窒化シリコン膜によって、半導体チップの構造は表面の面内や表裏面での対称性が崩れており、これら構成部材の内部応力によって半導体チップに反りが発生する。例えば、半導体チップの表面に収縮応力が作用することにより、表面が凹面となるような馬蹄形になる。このような現象は、裏面に設けたニッケル層が加熱により収縮することによって生じる収縮応力によって緩和され、半導体チップの平滑性は改善した。
【００４０】
以上では薄型メモリチップ500、薄型ドライバICチップ501、インターポーザ502を積層した半導体パッケージの例を示したが、図７に示すような複数の薄型メモリチップとインターポーザを積層したメモリパッケージでもよく、積層するチップの機能を制限するものではない。また、インターポーザはその機能から積層されるチップの最上層もしくは最下層に位置するが、その他のチップはその積層する順番を制限されるものではない。
【００４１】
以上ではインターポーザとして多層配線樹脂基板を用いた例を説明したが、シリコンウェハを基材としたインターポーザとした例を図８に示す。表面に薄型半導体チップと接続するための電極および配線の形成工程、シリコンの穴あけ加工および配線形成工程、ウェハの薄化工程、裏面の電極形成工程、ダイシング工程を適宜組合せて実施することで、薄型半導体チップと接続するシリコンインターポーザ504を得る。このようなインターポーザを薄型メモリチップ500と重ねてはんだ融点まで昇温させることで積層チップの電極を接合し、樹脂材料でチップを封止して半導体パッケージを得る。
【００４２】
これら半導体パッケージの各電極群をマザーボード505の各電極群と接続して搭載する際、薄型メモリチップの裏面に形成した導体層は、それぞれのグランド電極を介して接続され、インターポーザのグランド電極を経由してマザーボードに設けたグランド層150と接続する構造とする。シリコンインターポーザの場合、その表面の多層配線に薄型半導体チップの裏面に形成した導体層と接続したグランド層を設けることも可能であるが、マザーボードのグランド層と接続した方が電気的安定性は高くなる。
【００４３】
また、導体層120の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【実施例２】
【００４４】
図９は本発明の半導体装置の内部で積層されるフリップチップタイプの薄型半導体チップを示したものであり、薄型半導体チップの表裏面に導体層を有するものであり、図９Ａは半導体素子側（表面）、図９Ｂはシリコン研磨面側（裏面）からの斜視図を示したものである。
【００４５】
薄型半導体チップは、表面に半導体素子110を形成するとともに第２の半導体チップと接続するための電極112を備えており、また、半導体チップを貫通する配線111を経て第３の半導体チップあるいはインターポーザと接続するための電極113をもつ。表裏面に設けた電極群112、113は、これに接続された半導体素子110によって信号用電極群114、グランド用電極群115、電源用電極群116としての機能をそれぞれ有する。なお、半導体素子１１０の上には、図６Ａに示す非貫通穴５０３１を形成するときのレジストとなるＡｌ膜を形成する前に被着した絶縁膜および、非貫通穴５０３１形成後に被着した図６Ｂに示すＴＥＯＳ膜５０３２が被着されている。
【００４６】
半導体素子110の表面は導体層122に覆われており、表面の上記電極群のうちグランド用電極群の一部あるいは全部と電気的に接続されている。また、裏面は導体層120に覆われており、裏面の上記電極群のうちグランド用電極群の一部あるいは全部と電気的に接続されている。
【００４７】
図１０は、図９に示した同様の薄型半導体チップを複数積層した半導体パッケージを示したものであり、薄型半導体チップの表裏に設けた導体層120、122はこれを接続したグランド用電極115を介して、インターポーザのグランド層151と接続されている。
【００４８】
このような半導体パッケージの薄型半導体チップは表裏両面の電極を除く領域をグランド用電極と接続された導体層で挟まれており、半導体素子の駆動を更に安定化させ、薄型半導体チップの外に不要電磁輻射を漏らすことを更に低減できると同時に周囲からの電磁輻射を受ける可能性を更に大幅に低減できた。また、導体層の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【００４９】
また、導体層120、122の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【実施例３】
【００５０】
本実施例は、本発明の半導体装置の内部で積層されるワイヤボンディングタイプの薄型半導体チップを示したものである。図１１は、薄型メモリチップと樹脂基板多層配線インターポーザを積層して両者の電極をワイヤボンディングで接続し、薄型メモリチップの裏面に設けた導体層とインターポーザのグランド層とを接続した例を示したものである。
【００５１】
薄型メモリチップ500は、表面に設けた半導体素子110とインターポーザ502と接続するための電極群112を備えている。電極群は、これに接続された半導体素子によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また裏面には、導体層120が設けられている。
【００５２】
インターポーザ502は薄型メモリチップの電極群112と接続するための電極群212と、グランド層151に接続された表面グランド電極215を備えている。薄型メモリチップの電極112とインターポーザの電極212はワイヤボンディング141で接続されている。また、薄型メモリチップの裏面の導体層120とインターポーザのグランド電極215は電気的に接続されている。
【００５３】
図１２は、薄型メモリチップの表面に導体層を設け、ワイヤボンディングを介してインターポーザのグランド層と接続した例を示したものである。すなわち、薄型半導体チップ500は表面に半導体素子110を形成するとともに第２の半導体チップ500あるいはインターポーザ502と接続するための電極群112を備えている。
【００５４】
電極群112は、これに接続された半導体素子110によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また、薄型半導体チップの表面は導体層122に覆われており、この表面導体層122は表面の上記電極群112のうちグランド用電極群115の一部あるいは全部と電気的に接続されている。
【００５５】
インターポーザ502は薄型メモリチップ500の電極群112と接続するための電極群212を備えており、グランド層151に接続されたグランド電極群215も備えている。ワイヤボンディング141により、第１の薄型メモリチップ500の電極112と第２の薄型メモリチップ500の電極112、第２の薄型メモリチップ500の電極112とインターポーザの電極212、第１の半導体チップ表面のグランド用電極群115と第２の半導体チップ表面のグランド用電極群115、第２の半導体チップ表面のグランド用電極群115とインターポーザの表面グランド電極215が電気的に接続されている。
【００５６】
図１１あるいは図１２のような半導体パッケージは、薄型半導体チップの貫通配線を必要とせず、薄型半導体チップの裏面導体層とインターポーザのグランド層を簡便に接続できることから、低コストで両者を積層することができた。また、高い接続信頼性を確保することができた。
【００５７】
図１３は、薄型メモリチップの裏面に設けた導体層と表面に設けたグランド電極を、貫通配線を介して接続し、その他の電極群とともにインターポーザの各電極群を接続した例を示したものである。グランド電極を貫通配線によって接続することによって、グランド配線の経路を短くすることが出来、シールド効果をより安定させることが出来る。
【００５８】
すなわち、薄型半導体チップ500は表面に半導体素子110を形成するとともに第２の半導体チップ500あるいはインターポーザ502と接続するための電極群112を備えている。電極群112は、これに接続された半導体素子110によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また、半導体チップの裏面には導体層120が設けられ、半導体チップを貫通する配線111を介して表面の上記電極群のうちグランド用電極群115の一部あるいは全部と電気的に接続されている。
【００５９】
インターポーザ502は薄型メモリチップ500の電極群112と接続するための電極群212を備えており、グランド層151に接続されたグランド電極群215も備えている。
【００６０】
ワイヤボンディング141により、第１の薄型メモリチップ500の電極112と第２の薄型メモリチップ500の電極112、第２の薄型メモリチップ500の電極112とインターポーザの電極212、第１の半導体チップ表面のグランド用電極群115と第２の半導体チップ表面のグランド用電極群115、第２の半導体チップ表面のグランド用電極群115とインターポーザの表面グランド電極215が電気的に接続されている。
【００６１】
図１４は、薄型メモリチップの表裏両面に導体層を設け、貫通配線を介して両導体層を接続した例を示したものである。すなわち、薄型半導体チップ500は表面に半導体素子110を形成するとともに第２の半導体チップあるいはインターポーザと接続するための電極群112を備えている。
【００６２】
電極群112は、これに接続された半導体素子によって信号用電極群、グランド用電極群、電源用電極群に分類でき、それぞれ設けられている。また、半導体チップの表面は導体層122に覆われており、この表面導体層122は表面の上記電極群のうちグランド用電極群115の一部あるいは全部と電気的に接続されている。また、半導体チップ500の裏面にも導体層120が設けられており、この裏面導体層120と表面導体層122は半導体チップを貫通する配線111を介して電気的に接続されている。
【００６３】
インターポーザ502は薄型メモリチップ500の電極群112と接続するための電極212と、グランド層151に接続された表面グランド電極215を備えている。インターポーザ502の電極群212や表面グランド電極215と重ならないように第１の薄型半導体チップ500をずらして積層するとともに、インターポーザの表面グランド層215と第１の薄型半導体チップ500の裏面導体層120を対向させて積層し接続する。
【００６４】
また、第１の薄型半導体チップの電極群112やグランド電極群115と重ならないように第２の薄型半導体チップをずらして積層するとともに、第１の薄型半導体チップの表面導体層122と第２の薄型半導体チップの裏面導体層120とを接続する。
【００６５】
ワイヤボンディング141により、第１の薄型メモリチップ500の電極112と第２の薄型メモリチップ500の電極112、第２の薄型メモリチップ500の電極112とインターポーザの電極212が電気的に接続されている。
【００６６】
このような半導体パッケージの薄型半導体チップ500は表裏両面の電極群112を除く領域をグランド用電極と接続された導体層120、122で挟まれており、半導体素子110の駆動を更に安定化させ、薄型半導体チップの外に不要電磁輻射を漏らすことを更に低減できると同時に周囲からの電磁輻射を受ける可能性を更に大幅に低減できた。
また、導体層120、122の部材を選択することで薄型半導体素子の反りを低減でき、積層時の実装歩留まりを著しく向上させるとともに、実装形態での長期信頼性をも向上させることができた。
【００６７】
以下に裏面導体層１２０の形成方法について説明する。裏面導体層１２０の形成方法は種々の方法が存在する。以上の実施例では、裏面導体層１２０としてＮｉ膜を形成するとして説明した。Ｎｉ膜は、スパッタリングによって形成することが出来、膜厚は数十ｎｍあればよい。また、Ｎｉ膜のパターニングはフォトリソグラフィを用い、エッチングによって行うことが出来る。
【００６８】
裏面導体層１２０はＮｉ膜に限らず、Ｃｒ−Ｃｕの積層膜、あるいは、Ａｌ膜等によっても形成することが出来る。Ｃｒ−Ｃｕの積層膜はスパッタリングによって形成することが出来、膜厚はＣｒが数十ｎｍ程度、Ｃｕが数十ｎｍ程度〜数百ｎｍ程度である。Ａｌ膜もスパッタリングによって形成することが出来、Ａｌ膜の厚さは数十ｎｍ程度〜１μｍ程度である。Ｃｒ−Ｃｕの積層膜の場合もＡｌ膜の場合も、パターニングはフォトリソグラフィを用い、エッチングによって行うことが出来る。
【００６９】
裏面導体層１２０をより厚く形成したい場合は、Ｎｉ膜あるいはＣｒ−Ｃｕの積層膜をパターニングした後、ＣｕめっきあるいはＮｉめっきを行うことが出来る。このようなＣｕめっきあるいはＮｉめっきは数μｍの厚さに裏面導体層１２０を形成することが出来る。
【００７０】
以上の例は、裏面導体層１２０は金属膜を直接スパッタリングによってシリコンウェハ５０３に形成した場合である。以下の例は、裏面導体層１２０としてスパッタリングあるいはめっきによらずに、導体層を形成する場合である。
【００７１】
図１５は、シリコンウェハ５０３の裏面に金属箔６２０を接着剤によって貼り付ける例である。金属箔６２０としては、Ａｌ、Ｃｕ、ステンレス等を用いることが出来る。接着材６１０は例えば熱硬化性のエポキシ系の接着材を用いることが出来る。金属箔６２０の厚さは数μｍ、接着材６１０の厚さは数μｍ〜１０μｍである。
【００７２】
このような導体層のパターニングは、樹脂を用いているので、エッチングは困難である。したがって、このタイプの裏面導体層１２０は、実施例３のような、ワイヤボンディングを用いる構成に特に適している。ワイヤボンディングを用いる構成では、シリコンウェハ５０３の裏面には、電極を形成しなくとも良い構成をとることが出来るからである。しかし、図１５のような裏面導体層１２０を用いた場合でも、裏面に電極を形成する必要がある場合がある。この場合は、レーザ照射によって必要部分を除去すればよい。
【００７３】
図１６は、シリコンウェハ５０３の裏面に金属箔６２０を接着材６３０によって貼り付ける例であるが、接着材６３０には、黒点によって模式的に示すように、金属微粒子が分散されており、接着材６３０自身が導電性を有している場合である。図１６における金属箔６２０の種類、金属箔６２０の厚さ、接着材６３０の厚さ等は図１５で説明したのと同様である。接着材に分散されている金属微粒子には、Ａｇ、Ｃｕ、Ｎｉ等の微粒子を用いることが出来る。接着材６３０は例えば、エポキシ樹脂を用いることが出来る。エポキシは熱膨張係数が大きいが、問題となる場合には、熱硬化性のポリイミド系樹脂を使用することも出来る。この場合、接着力を上げるために、ポリイミド樹脂にエポキシ樹脂を分散させたものを使用することが出来る。
【００７４】
図１７は、シリコンウェハ５０３の裏面に金属箔を用いず、導電性微粒子を分散させた導電性接着材６３０のみを用いた例である。導電性接着材６３０は図１６において説明したのと同様なものを用いることが出来る。この場合、例えば、第１のシリコンウェハと第２のシリコンウェハを導電性接着材によって電気的、機械的に接続することが出来る。具体的には、保護シートでサンドイッチした熱硬化性の導電接着材のシートを取り出し、第１のシリコンウェハと第２のシリコンウェハとでサンドイッチして、加熱することによって第１のシリコンウェハと第２のシリコンウェハを接続する。
【００７５】
以上では、シリコンウェハ５０３の裏面導体層１２０の形成方法について説明した。しかし、このような裏面導体層１２０の形成方法は、実施例２で説明したようなシリコンウェハ５０３の表面導体層１２２の形成に対しても適用することが出来る。
【００７６】
また、以上の実施例では、シリコンウェハの裏面あるいは表面に形成された導体層は全てマザーボードあるいはインターポーザのグランドと接続された構成で説明した。しかし、この導体層は、必ずしもグランドと接続して使用されるとは限らない。導体層はシリコンウェハの反りを是正する効果があるので、この目的で使用する場合は、導体層をグランドに接続しないで使用する場合もある。
【符号の説明】
【００７７】
１００…シリコン基板、１０１…ｎ型チャネル、１０２…ｎ型チャネル、１０３…ｐ型チャネル、１０４…酸化膜、１０５…ソース、１０６…ドレイン、１０７…ゲート、１０８…等電位面、１１０…半導体素子、１１１…シリコン貫通配線、１１２…表面電極、１１３…裏面電極、１１４…信号用電極群、１１５…グランド用電極群、１１６…電源用電極群、１１８…薄型半導体チップ、１１９…積層半導体パッケージ、１２０…裏面導体層、１２１…シリコン貫通配線、１２２…表面導体層、１３０…はんだボール、１４０…モールド樹脂、１４１…ワイヤボンディング１５０…マザーボードグランド層、１５１…インターポーザグランド層、２１２…インターポーザ電極群、２１５…インターポーザグランド用電極、５００…メモリチップ、５０１…ドライバIC、５０２…樹脂基板多層配線インターポーザ、５０３…シリコンウェハ、５０４…シリコンインターポーザ、５０５…マザーボード、６１０…熱硬化性接着材、６２０…金属箔、６３０…導電性接着材、５０３１…非貫通穴、５０３２…ＴＥＯＳ膜、５０３３…金属膜、５０３４…レジスト、５０３５…Ｃｕめっき、５０３６…Ｎｉメッキ。
【特許請求の範囲】
【請求項１】
チップの表面に半導体素子と、前記半導体素子と接続され半導体素子に信号を供給する配線と、信号用電極群、電源用電極群、グランド用電極群を有する半導体チップであって、
前記チップの裏面には、前記信号用電極群、前記電源用電極群とは絶縁された導体層が前記裏面を覆って形成されていることを特徴とする半導体チップ。
【請求項２】
前記チップには貫通配線が形成され、前記貫通配線は前記チップの表面に形成されたグランド電極と前記裏面に形成された前記導体層とを電気的に接続していることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記チップの表面には、前記信号用電極群および前記電源用電極群と絶縁して、前記半導体素子の表面を含む前記チップの表面を覆う導体層が形成されていることを特徴とする請求項１または請求項２に記載の半導体チップ。
【請求項４】
チップの表面に半導体素子と、前記半導体素子と接続され半導体素子に信号を供給する配線と、信号用電極群、電源用電極群、グランド用電極群を有する半導体チップであって、
前記チップの裏面には、前記信号用電極群、前記電源用電極群とは絶縁された導体層が前記裏面を覆って形成されており、
前記チップを貫通する貫通配線が前記チップ表面のグランド用電極群と、前記チップの裏面に形成された前記導体層を接続していることを特徴とする半導体チップ。
【請求項５】
チップの表面に半導体素子と、前記半導体素子と接続され半導体素子に信号を供給する配線と、信号用電極群、電源用電極群、グランド用電極群を有し、チップの裏面に信号用電極群、電源用電極群、グランド用電極群を有し、チップを貫通する貫通配線が前記チップの表面と前記チップの裏面に形成された、前記信号用電極群どうし、前記電源用電極群どうし、前記グランド用電極群どうしを接続している半導体チップであって、
前記チップの裏面には、前記信号用電極群、電源用電極群とは絶縁し、前記裏面を覆う導体層が形成され、前記グランド用電極群と前記導体層は電気的に接続していることを特徴とする半導体チップ。
【請求項６】
前記チップの表面には、前記信号用電極群、前記電源用電極群と絶縁して、前記半導体素子の表面を含む前記チップの表面を覆う導体層が形成されていることを特徴とする請求項５に記載の半導体チップ。
【請求項７】
前記裏面または前記表面に形成された前記導体層は、スパッタリングによって形成された金属膜であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体チップ。
【請求項８】
前記裏面または前記表面に形成された前記導体層の表面には、金属メッキが形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体チップ。
【請求項９】
前記裏面または前記表面に形成された前記導体層の表面には、金属微粒子が分散された導電性樹脂膜が形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体チップ。
【請求項１０】
複数の半導体チップとインターポーザを積層して形成された半導体パッケージであって、
前記インターポーザは、前記半導体チップと接続するための電極を表面に備え、内層にグランド層を持ち、裏面にマザーボードと接続するための電極を備え、
前記半導体チップは請求項１乃至請求項９のいずれか１項に記載の半導体チップであることを特徴とする半導体パッケージ。
【請求項１１】
複数の半導体チップとインターポーザを積層して形成された半導体パッケージを有し、グランド配線をマザー基板であって、
前記インターポーザは、前記半導体チップと接続するための電極を表面に備え、内層にグランド層を持ち、裏面にマザーボードと接続するための電極を備え、
前記半導体チップは請求項１乃至請求項９のいずれか１項に記載の半導体チップであり、
前記半導体チップの前記グランド配線と前記導体層と前記インターポーザのグランド層と前記マザー基板のグランド配線とは接続していることを特徴とするマザー基板。
【請求項１】
チップの表面に半導体素子と、前記半導体素子と接続され半導体素子に信号を供給する配線と、信号用電極群、電源用電極群、グランド用電極群を有する半導体チップであって、
前記チップの裏面には、前記信号用電極群、前記電源用電極群とは絶縁された導体層が前記裏面を覆って形成されていることを特徴とする半導体チップ。
【請求項２】
前記チップには貫通配線が形成され、前記貫通配線は前記チップの表面に形成されたグランド電極と前記裏面に形成された前記導体層とを電気的に接続していることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記チップの表面には、前記信号用電極群および前記電源用電極群と絶縁して、前記半導体素子の表面を含む前記チップの表面を覆う導体層が形成されていることを特徴とする請求項１または請求項２に記載の半導体チップ。
【請求項４】
チップの表面に半導体素子と、前記半導体素子と接続され半導体素子に信号を供給する配線と、信号用電極群、電源用電極群、グランド用電極群を有する半導体チップであって、
前記チップの裏面には、前記信号用電極群、前記電源用電極群とは絶縁された導体層が前記裏面を覆って形成されており、
前記チップを貫通する貫通配線が前記チップ表面のグランド用電極群と、前記チップの裏面に形成された前記導体層を接続していることを特徴とする半導体チップ。
【請求項５】
チップの表面に半導体素子と、前記半導体素子と接続され半導体素子に信号を供給する配線と、信号用電極群、電源用電極群、グランド用電極群を有し、チップの裏面に信号用電極群、電源用電極群、グランド用電極群を有し、チップを貫通する貫通配線が前記チップの表面と前記チップの裏面に形成された、前記信号用電極群どうし、前記電源用電極群どうし、前記グランド用電極群どうしを接続している半導体チップであって、
前記チップの裏面には、前記信号用電極群、電源用電極群とは絶縁し、前記裏面を覆う導体層が形成され、前記グランド用電極群と前記導体層は電気的に接続していることを特徴とする半導体チップ。
【請求項６】
前記チップの表面には、前記信号用電極群、前記電源用電極群と絶縁して、前記半導体素子の表面を含む前記チップの表面を覆う導体層が形成されていることを特徴とする請求項５に記載の半導体チップ。
【請求項７】
前記裏面または前記表面に形成された前記導体層は、スパッタリングによって形成された金属膜であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体チップ。
【請求項８】
前記裏面または前記表面に形成された前記導体層の表面には、金属メッキが形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体チップ。
【請求項９】
前記裏面または前記表面に形成された前記導体層の表面には、金属微粒子が分散された導電性樹脂膜が形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体チップ。
【請求項１０】
複数の半導体チップとインターポーザを積層して形成された半導体パッケージであって、
前記インターポーザは、前記半導体チップと接続するための電極を表面に備え、内層にグランド層を持ち、裏面にマザーボードと接続するための電極を備え、
前記半導体チップは請求項１乃至請求項９のいずれか１項に記載の半導体チップであることを特徴とする半導体パッケージ。
【請求項１１】
複数の半導体チップとインターポーザを積層して形成された半導体パッケージを有し、グランド配線をマザー基板であって、
前記インターポーザは、前記半導体チップと接続するための電極を表面に備え、内層にグランド層を持ち、裏面にマザーボードと接続するための電極を備え、
前記半導体チップは請求項１乃至請求項９のいずれか１項に記載の半導体チップであり、
前記半導体チップの前記グランド配線と前記導体層と前記インターポーザのグランド層と前記マザー基板のグランド配線とは接続していることを特徴とするマザー基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−５４８２０（Ｐ２０１１−５４８２０Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２０３４２５（Ｐ２００９−２０３４２５）
【出願日】平成２１年９月３日（２００９．９．３）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年９月３日（２００９．９．３）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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