半導体装置
【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電子産業の集積回路分野の製造技術において、さらなる高集積化かつ高速化の要求が高まっている。また集積化の進展により、回路の規模が大きくなり、設計の難易度が増大している。
【０００３】
同一半導体基板上に論理回路とメモリ回路を搭載する集積回路、いわゆる混載回路では、同一の基板上に論理回路とメモリ回路が存在することで、単に近距離にレイアウトが可能となることで集積化が向上するだけでなく、回路間の配線が短くなることで動作速度の向上も可能となるなどの特徴を持つ。
【０００４】
しかしながら、同一の半導体基板上に容量素子を備えたメモリ回路と論理回路を搭載する際には、メモリ回路が有するデータの記憶に用いられる容量素子の形成のために、通常論理回路を形成する場合には用いられない構造を用いる必要がある。例えば、トレンチ型容量素子の場合では、半導体基板に数ミクロン以上の深い溝を形成し、そこに容量素子を形成する手法が報告されているが、素子の微細化に伴ってトレンチ開口径が小さくなるだけでなく、容量の確保のためにその深さは増す一方であり、その製造工程は非常に難易度が上昇している。
【０００５】
一方、スタック型容量素子の場合でも、所望の容量を実現するためにスタック構造をフィン型や円筒（シリンダ）型を採用するなどしている。容量素子をビット線上に形成する、いわゆるＣＯＢ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ構造）では容量素子の容量を稼ぐために容量の高さを高くする必要がある。
【０００６】
現在、容量素子の下部容量配線と上部容量配線との間に設けられている配線層が１層である半導体装置として各種の提案がある（例えば、特許文献３、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７―２０１１０１号公報
【特許文献２】特開２００４−３４２７８７号公報
【特許文献３】特開２０００−００３９６０号公報
【特許文献４】特開２００５−１０１６４７号公報
【非特許文献】
【０００８】
【非特許文献１】Ｍ．Ｕｅｋｉ et .al、ＩＥＥＥ ＩＥＤＭ、 ｐｐ９７３−９７６（２００７）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
スタック型構造で容量素子の高さを稼ぐことは、容量下部の配線と容量上部の配線の距離が遠くなることになる。これによって論理回路部では第１の配線層から拡散層に至るまでのコンタクトも高くなり、製造工程においてはその難易度が高くなるとともに、容量素子が形成されている層の電気抵抗、すなわち寄生抵抗も増大することから性能面でも動作速度の低下を招くことになる。
【００１０】
さらに、上述の通り、メモリ回路と論理回路を同一の半導体基板上に形成する場合において論理回路を設計する際には、容量素子の形成を考慮して、寄生抵抗などを考慮した設計を行う必要がある。これは同じ論理回路を設計する場合でも、容量素子が同一の半導体基板上に存在するか否かによって、特に配線抵抗やその寄生容量の違いにより設計パラメーターを変更する必要があるということである。全く同じ回路であるにも関わらず、容量素子と同時形成するばかりに設計をやり直さなければならないだけでなく、場合によっては容量素子と混載したことによって回路の動作速度が低下したり、動作マージンが低下して動作しなくなったりする可能性がある。
【００１１】
論理回路部のコンタクト高さを低減する提案の例としては、まず、特許文献１を挙げることができる。特許文献１では、容量素子の上部電極を、論理回路部に存在する配線と同一の高さに形成された上部容量配線で接続することによって、上部電極間を接続するためのプレート線とよばれる配線を形成するための専用の工程や専用の設備を必要とせず、同時に容量素子の上下膜厚の確保と論理回路部のコンタクト（ロジックコンタクト）のアスペクトが低減可能であることが示されている。
【００１２】
特許文献１の提案ではコンタクト高さの低減は可能であるが、論理回路部のコンタクト高さの低減は配線高さ１層分と限定的である。この構造において容量素子の容量を向上させるためには、容量素子高さを高くすることが必要となるが、この場合、容量高さの増加に伴ってロジックコンタクト高さも増大する。したがって、コンタクト製造の難易度が上昇する上に、ロジックコンタクトの抵抗は増大する。また、論理回路部の多層配線材は銅を主成分とした銅配線であることが望ましいのに対して、銅配線材以外の配線、すなわち高抵抗のタングステン（Ｗ）配線が使用される。さらに、また、容量素子の存在によって容量素子の存在するその配線層の構造は通常の論理回路の配線構造とは異なっており、容量素子の存在する層ではロジックコンタクト高さが高く、抵抗も高くなっている。その結果、すべての配線層が低抵抗銅材で形成される通常の論理回路設計用パラメーターとは互換性のない、専用の設計パラメーターが必要となってしまう。
【００１３】
特許文献２の提案では、コンタクト高さを低減するために第１層配線を容量素子の中間部に形成している。これにより特許文献１同様に論理回路部のコンタクト高さを低減可能である。しかし特許文献２の手法を用いたとしても論理回路部の構造は容量素子の構造に依存し、容量素子を備えない構造とは異なる構造になる。
【００１４】
したがって、特許文献２の構造を用いても、論理回路の設計パラメーターについてはメモリ回路と混載時には専用の値を用いる必要がある。また、特許文献２の手法でも特許文献１と同様に、容量素子の容量を稼ぐためには層間絶縁膜を厚くして背丈の高い容量を形成する必要がある。また、メモリ回路側の配線をすべて銅配線としていないことから、論理回路側の多層配線をすべて銅配線とすることができていない。やはり特許文献１同様にコンタクト形成時の難易度の上昇や、コンタクト抵抗の増大が生じることになる。さらに、最先端の論理回路の多層配線では少なくとも下層に位置する狭ピッチのローカル配線にはＳｉＯＣＨ膜などの低誘電率層間絶縁膜が導入されている。低誘電率層間絶縁膜(Ｌｏｗ−ｋ膜)は耐熱性に限界があり、例えば成長温度の高いＣＶＤ−Ｗなどを用いたＷ配線などを適用することはできない。このため、論理回路側多層配線の全層をＬｏｗ−ｋ／Ｃｕ配線化することができない。その結果、すべての配線層がＬｏｗ−ｋ／Ｃｕ構造で構成される通常の論理回路設計用パラメーターとは互換性のない、専用の設計パラメーターが必要となってしまう。
【００１５】
また、特許文献２で示されている実施の形態１あるいは実施の形態３においては、上部電極や上層配線の銅膜の直上にシリコン酸化膜からなる絶縁膜を形成した構造となっている。シリコン酸化膜は銅膜に対する拡散耐性が無いために、特許文献２の構造では銅（Ｃｕ）が絶縁膜中に拡散し、絶縁膜の信頼性が劣化する。
【００１６】
また、シリコン酸化膜の成膜においては主に原料ガスの酸化によって成膜が行われることから、配線表面のＣｕが露出している状態で、シリコン酸化膜の成膜を行うと、Ｃｕが酸化して配線抵抗の増大や、成膜されるシリコン酸化膜のとの密着性の低下や、それに伴う信頼性の劣化などが懸念される。以上のように、特許文献２ではエッチングストッパ膜を設ける必要がない利点が謳われているが、特許文献２の構造ではむしろ信頼性が劣化する欠点を抱えていると考えられる。
【００１７】
以上の内容を図に示すと図３３（（ａ）、（ｂ））のようになる。特許文献２に代表されるように、従来の技術ではメモリ回路部１０１は容量素子９０の上に多層配線部１０３を付与したような構造（アドオン型）を有していた。そのため、論理回路部１０２では、容量を確保するために容量素子９０の高さに応じて多層配線部１０３をリフトアップする配線部（リフトアップ配線部１０４）が必要となり、多層配線構造が厚くなることが問題であった。
【課題を解決するための手段】
【００１８】
本発明によれば、半導体基板と、
前記半導体基板上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線構造と、
前記多層配線構造内に埋め込まれた、下部電極、容量絶縁膜、および上部電極により構成された容量素子と、を備え、
前記下部電極に接続した下部容量配線と、前記上部電極に接続した上部容量配線との間に、少なくとも２層以上の前記配線層が設けられたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１９】
容量素子が多層配線構造内に埋め込まれるとともに、この容量素子の下部容量配線と上部容量配線との間に少なくとも２層以上の配線層が設けられた構造により、容量素子の容量を確保しつつも、多層配線構造が厚くなることを抑えることができる。
【図面の簡単な説明】
【００２０】
【図１】この発明の第一の実施形態の半導体装置を示す断面図である。
【図２】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図３】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図４】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図５】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図６】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図７】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図８】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図９】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１０】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１１】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１２】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１３】この発明の第一の実施形態の一例における半導体装置を示す断面図である。
【図１４】この発明の第一の実施形態の一例における半導体装置を示す断面図である。
【図１５】この発明の第二の実施形態の一例における半導体装置を示す断面図である。
【図１６】この発明の第三の実施形態の一例における半導体装置を示す断面図である。
【図１７】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図１８】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図１９】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２０】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２１】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２２】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２３】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２４】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２５】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２６】この発明の第三の実施形態の一例における半導体装置を示す断面図である。
【図２７】この発明の第四の実施形態の一例における半導体装置を示す断面図である。
【図２８】この発明の第五の実施形態の一例における半導体装置を示す断面図である。
【図２９】この発明の第六の実施形態の一例における半導体装置を示す断面図である。
【図３０】この発明の第七の実施形態の一例における半導体装置を示す断面図である。
【図３１】この発明の第七の実施形態の一例における半導体装置を示す断面図である。
【図３２】この発明の第七の実施形態の一例における半導体装置を示す断面図である。
【図３３】従来技術とこの発明の一例における半導体装置を比較する断面図である。
【図３４】この発明の第八の実施形態の一例における半導体装置を示す断面図である。
【図３５】この発明の第八の実施形態の一例における半導体装置を示す断面図である。
【図３６】この発明の第九の実施形態の一例における半導体装置を示す断面図である。
【図３７】図２に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図３８】図３に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図３９】図５に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４０】図６に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４１】図９に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４２】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図４３】図４２に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４４】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４５】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４６】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４７】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４８】この発明の第十一の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【発明を実施するための形態】
【００２１】
本発明の実施の一形態を詳細に説明する前に、本実施形態における用語の意味を説明する。
絶縁膜とは、例えば配線材を絶縁分離する膜（層間絶縁膜）であり、低誘電率絶縁膜とは、半導体素子を接続する多層配線間の容量を低減するため、シリコン酸化膜（比誘電率４．５）よりも比誘電率の低い材料を指す。特に、多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくしたポーラスシリカ材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。この絶縁膜として、これらの膜をさらに低誘電率化した膜を用いても良い。
【００２２】
本実施の形態において、金属配線材およびコンタクトプラグ材とは、主にＣｕを主成分とする。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。また一部の実施の形態においては、第１層目配線とシリコン基板上に形成されたＭＯＳＦＥＴとを接続するコンタクトプラグ材は主にタングステン（Ｗ）を主成分としている。この場合、第１層目の配線とシリコン基板上に形成されたＭＯＳＦＥＴとを絶縁分離するプレメタル絶縁膜（ＰＭＤ）は耐熱性に優れるシリコン酸化膜となる。
【００２３】
バリアメタル膜とは、配線あるいはコンタクトプラグを構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、銅の拡散に対してバリアとなる性質を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）、ルテニウム（Ｒｕ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。またタングステンを主成分に用いるコンタクトプラグのバリアメタルにも前記の金属膜が用いられる。
【００２４】
ダマシン配線とは、あらかじめ形成された層間絶縁膜の溝に、金属配線材を埋め込み、溝内以外の余剰な金属を、例えばＣＭＰなどにより除去することで形成される埋め込み配線をさす。Ｃｕによりダマシン配線を形成する場合には、Ｃｕ配線の側面および外周をバリアメタルで覆い、Ｃｕ配線の上面を、銅拡散耐性（Ｃｕバリア性）を持つ絶縁性バリア膜（キャップ膜とも呼ぶ）で覆う配線構造が一般に用いられる。
【００２５】
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。ダマシン法による配線形成においては、特に、配線溝あるいはビアホールに対し金属を埋設した後に、余剰の金属部分を除去し、平坦な配線表面を得るために用いる。
【００２６】
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などの基板も含む。
【００２７】
ハードマスクとは、層間絶縁膜の低誘電率化による機械的強度低下やプロセス耐性の低下により、直接プラズマエッチングやＣＭＰを行うことが困難な場合に、層間絶縁膜上に積層し、保護する役割を果たす絶縁膜をさす。
【００２８】
プラズマＣＶＤ法とは、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
【００２９】
ＰＶＤ法とは、通常のスパッタリング法のほか、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図った、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法を含む手法である。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。本発明中では、主にダマシンＣｕ配線を形成する際のＣｕシード層や、バリアメタル層を形成する際に使用することができる。
【００３０】
(第一の実施形態)
本発明の実施の一形態について図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
本実施形態の半導体装置は、半導体基板（シリコン基板５）と、シリコン基板５に形成され、配線（第３層配線３５、第４層配線４５、第５層配線５５、第６層配線６５）および絶縁膜（第３層の層間絶縁膜３１、第４層の層間絶縁膜４１、第５層の層間絶縁膜５１、第６層の層間絶縁膜６１）により構成された配線層（第３層配線３５と第３層の層間絶縁膜３１、第４層配線４５と第４層の層間絶縁膜４１、第５層配線５５と第５層の層間絶縁膜５１、第６層配線６５と第６層の層間絶縁膜６１）が複数積層された多層配線構造と、この多層配線構造内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜（容量絶縁膜９２）、および上部電極（上部電極膜９３）により構成された容量素子９０と、を備えるものである。さらに、本実施形態の半導体装置は、下部電極膜９１に接続した下部容量配線（第２層配線２５）と、上部電極膜９３に接続した上部容量配線（プレート線配線として第５層配線５５）との間に、少なくとも２層以上の前記配線層（第３層配線３５と第３層の層間絶縁膜３１、第４層配線４５と第４層の層間絶縁膜４１、第５層配線５５と第５層の層間絶縁膜５１）が設けられたことを特徴とするものである。
【００３１】
図１は、本発明のひとつの実施の形態の半導体装置を示す断面図であり、図２〜図１２、図４２は、図１の半導体装置の製造方法を工程順に示す断面図の例である。図１の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。図２〜１２、図４２のいずれも図の左側（ａ）はメモリ回路領域、右側（ｂ）は論理回路領域の代表的な断面図を示す。また図３７〜図４１、図４３は、それぞれ図２、図３、図５、図６、図９および図４２中（ａ）の上面図（平面レイアウト図）である。また図１３および図１４についても左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
【００３２】
多層配線構造は、例えば第３層配線３５および第３層の層間絶縁膜３１により構成された配線層、第４層配線４５および第４層の層間絶縁膜４１により構成された配線層、第５層配線５５および第５層の層間絶縁膜５１により構成された配線層、第６層配線６５および第６層の層間絶縁膜６１により構成された配線層が積層された構造を有する。多層配線構造は、さらに異なる配線層が積層されてもよい。本実施形態では、この多層配線構造は、一般的な論理回路領域の多層配線構造を表すものである。この論理回路領域の多層配線構造では、上層に位置する多層配線層を構成する各配線層や配線の厚さは、下層に位置する多層配線層よりも厚いことが一般的であるが、本実施形態では、多層配線層を構成する各配線層や配線の厚さは特に限定されない。従来のように、一部または全部の配線層の各配線層や配線の厚さが同じでもよく、下層から上層に向かって配線層の各配線層や配線の厚さが厚くなってもよい。
または、少なくとも容量素子が設けられた領域の、配線層の高さ(厚み)が全て同じであり配線の高さ(厚み)が全て同じであってもよい。つまり、容量素子９０が埋め込まれた領域においては、例えば第３層配線３５、第４層配線４５および第５層配線５５の配線の厚みが同じであり、これらの配線が設けられた第３の配線層、第４の配線層、および第５の配線層の厚みが同じであればよい。さらに、容量素子９０が埋め込まれていない領域の配線層や配線の厚さは、容量素子９０が埋め込まれた領域の配線層や配線の厚さが同じでもよく、または異なっていてもよい。本実施形態では、図１に示すように、第２層配線２５、第３層配線３５、・・・第６層配線６５の配線の厚さが同じかつ、これらが設けられた配線層の厚さも同じである。本実施形態では、配線および配線層の厚さ(厚み)は、シリコン基板５の法線方向の厚さを表すものとする。
【００３３】
この多層配線構造おいて、メモリ回路領域と論理回路領域との配線層は同層に設けられているものである。つまり、メモリ回路領域の第３層配線層、・・・第５層配線層と論理回路領域の第３層配線層、・・・第５層配線層とは同層になる。本実施形態では、このメモリ回路領域の多層配線構造内に容量素子９０が埋め込まれているものである。さらに、容量素子９０は少なくとも２層以上の配線層にわたって設けられているため、この多層配線構造の配線層数を変えずに、容量素子９０が貫く配線層数を変化させて所望の容量を得ることができる。また、上述のとおり、容量素子９０が埋め込まれたメモリ回路領域の多層配線と論理回路領域の多層配線は同層に形成される。このため、新たに論理回路領域の多層配線を設ける必要がない。これにより、多層配線構造をコンパクトに設けることができる。
【００３４】
図１に示すとおり、多層配線構造内に容量素子９０が埋め込まれたことにより、下部電極膜９１が、上から第５層の層間絶縁膜５１、第４層の層間絶縁膜４１、第３層の層間絶縁膜３１を貫通するように設けられており、この多層配線構造内に凹部が形成されている。この凹部の底面および側面上に接するように容量絶縁膜９２が形成されている。さらに、この容量絶縁膜９２上に接するように上部電極膜９３が形成されている。下部電極膜９１、容量絶縁膜９２および上部電極膜９３をこのように設けることで、これらにより構成した容量素子９０を多層配線構造内に設けることができる。また、容量素子９０が多層配線構造内に埋め込まれたため、図１に示すとおり、容量素子９０の上部電極膜９３が設けられた第５層の層間絶縁膜５１には、この上部電極膜９３上に、上部電極膜９３に接続した上部容量配線として第５層配線５５が設けられている。
容量素子９０が多層配線構造内に埋め込まれる位置には、下部容量配線（第２層配線２５）と、上部容量配線（プレート線配線として第５層配線５５）との間に、少なくとも２層以上の配線層が設けられている限り、特に限定されない。容量素子９０は、最も微細化が進んでいる下層に位置する多層配線層に形成してもよい。
【００３５】
さらに、図１に示す通り、容量素子９０が設けられたメモリ回路領域の容量素子９０が多層配線構造内に埋め込まれており、この多層配線構造において、本実施の形態では、列デコード配線１８が下部容量配線の上層に形成されている。行デコード配線１７もしくは列デコード配線１８のいずれかもしくは両方が、容量素子９０と同層に設けられているか、もしくは、下部容量配線と同層に設けることにより、上層配線を利用する必要がなくなり、メモリ回路領域の配線層数を減ずることができる。これによってメモリ回路領域の上層は論理回路領域の配線のために用いたり、各回路領域間を接続するために用いたりすることが可能となり、チップ面積を縮小することが可能になる。
なお、この多層配線構造において、例えば第３配線層と第４配線層などの異なる配線層の厚みを同一にしてもよい。また、容量素子９０が設けられたメモリ回路領域の配線層の厚みと、容量素子９０が設けられていない論理回路領域と配線層の厚みとを同一にすることができる。また、多層配線構造の配線層の厚みを変えずに、容量素子９０を多層配線構造内に埋め込むことができる。これにより、多層配線構造の配線層を厚くせずに、容量素子９０が貫く配線層により、容量素子９０の所望の容量を得ることができる。
【００３６】
つぎに本実施形態の半導体装置の製造方法について説明する。
図２では、標準的な集積回路の形成方法を用いて作成した、ＭＯＳトランジスタ９および第２層配線２５形成後の構造を有する基板を示す。
本実施形態の半導体装置は、さらに、シリコン基板５の表面近傍に形成された第一の拡散層(拡散層７)と、シリコン基板５の表面近傍に形成された第二の拡散層(拡散層７)と、第一の拡散層(拡散層７)と第二の拡散層(拡散層７)との間のシリコン基板５に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極８と、を備える。そして、本実施形態の半導体装置は、これらのシリコン基板５、第一の拡散層(拡散層７)、第二の拡散層(拡散層７)、ゲート絶縁膜、およびゲート電極８により電界効果トランジスタ(ＭＯＳトランジスタ９)を構成するものである。
シリコン基板５上に形成されるＭＯＳトランジスタ９のゲート絶縁膜は、高誘電率ゲート絶縁膜であればよい。例えば高誘電率ゲート絶縁膜として、ＳｉＯＮなどシリコン酸窒化物あるいはＨｆ酸窒化物などのＨｆを含む高誘電率ゲート絶縁膜などを用いることができる。具体的には、Ｈｆ酸化物、Ｈｆシリケート、およびＨｆ酸化物またはＨｆシリケートに窒素が導入された高誘電率絶縁膜を用いることができる。ゲート絶縁膜は、単層またはこの種類で構成された多層でもよい。
またゲート電極材としてはポリシリコンあるいはその上面層がＮｉ、Ｃｏ、Ｔｉ、Ｐｔなど金属シリサイドで覆われされたものである。さらには、ゲート電極の一部にＴｉ、Ｔａ、Ａｌあるいはそれらの導電性窒化物を含むメタルゲート電極であってもよい。特に、メタルゲート電極の場合、ロジック部のトランジスタの駆動電流を向上させるといった効果のみならず、メタルゲート電極はＤＲＡＭ部のワード線を構成しているので、このワード線の抵抗を低減する効果もあり、多層配線層に容量素子部を埋め込んだｅＤＲＡＭ構造と組み合わせることで、より高速動作が可能となる。
【００３７】
ＭＯＳトランジスタ９は、Ｎ型またはＰ型いずれでもよい。また、Ｎ型トランジスタとＰ型トランジスタとは同一のシリコン基板５上に形成されてもよい。図２に示す拡散層７は、第一の拡散層および第二の拡散層を表し、第一の拡散層および第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層である。
なお図２において、１はコンタクト層間絶縁膜、２はエッチストップ膜、３はコンタクトバリアメタル膜、４はコンタクトプラグ、５はシリコン（Ｓｉ）基板，６は素子分離ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７は拡散層、８はゲート電極である。また、１１は第１層の層間絶縁膜であり、１３は第１層配線バリアメタル膜、１５は第１層配線、２０は第１層配線のキャップ膜、２３は第２層配線バリアメタル膜、２５は第２層配線、３０は第２層配線のキャップ膜、である。また、ビット線１９は第１層配線１５と同時に形成されるが、メモリ回路部におけるビット線である。
【００３８】
さらに、ここでビット線１９は第１層配線１５と同一層に形成されており、特許文献２などに見られるような、ビット線だけの配線層は存在しない。本実施形態に示す構造により、多層配線構造は層数を有効に活用可能である。
【００３９】
図２ではコンタクト層間絶縁膜１はシリコン酸化膜からなり、コンタクトプラグ４はタングステンからなり、コンタクトバリアメタル膜３は窒化チタン／チタンの積層膜からなる。また、第１層の層間絶縁膜１１および第２層の層間絶縁膜２１は低誘電率絶縁膜でありＳｉＯＣＨ膜、より具体的にはＭＰＳ（Ｍｏｌｅｃｕｌａｒ Ｐｏｒｅ Ｓｔａｃｋ）膜からなる。ＭＰＳ膜の詳細については非特許文献１に記載されている。第１層配線バリアメタル膜１３はタンタル／窒化タンタル積層膜からなり、第１層配線は銅からなる。また、第１層配線のキャップ膜２０および第２層配線のキャップ膜３０はＳＣＣ（Ｓｉｌｉｃａ ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｃｏｍｐｏｓｉｔｅ）膜からなる。このＳＣＣ膜についても、ＭＰＳ膜と同様に非特許文献１に詳細が記載されている。
【００４０】
ＭＰＳ膜とＳＣＣ膜について以下に簡単に記載する。ＭＰＳ膜は、６員環の環状シロキサンを主骨格とし、有機基を官能基に持った有機シロキサンを原料として成膜する。シリコン原子に結合する有機官能基は不飽和炭化水素基とアルキル基である。ＳＣＣ膜は、不飽和炭化水素基、アルコキシ基、アルキル基がそれぞれ、シリコン原子に直接結合した有機シラン原料を用いて成膜される。膜の構造としてはアモルファスカーボン構造と不飽和炭化水素結合が膜中に含まれることが特徴である。ＭＰＳ膜とＳＣＣ膜のいずれの原料においても前記不飽和炭化水素基としては、ビニル基、プロペニル基、イソプロペニル基、１−メチル−プロペニル基、２−メチル−プロペニル基、１,２−ジメチル−プロペニル基などが挙げられる。特に好ましい不飽和炭化水素基は、ビニル基である。またＭＰＳ膜とＳＣＣ膜のいずれの原料においても前記アルコキシ基はアルキル基が酸素原子に結合した構造である。前記シリコン原子に直接結合するアルキル基、および前記アルコキシ基を構成するアルキル基としては、メチル基、エチル基、プロピル基、イソプロピル基、ブチル基、イソブチル基、ｓｅｃ−ブチル基、ｔｅｒｔ−ブチル基などが挙げられる。またＭＰＳ膜原料のシリコンに結合するアルキル基としては、イソプロピル基、イソブチル基、ｔｅｒｔ−ブチル基など、空間的に嵩高く、立体障害基として機能する官能基が好ましい。特に、より好ましい官能基の一つはイソプロピル基である。すなわち、トリイソプロピルトリビニルトリシクロシロキサンである。さらにＳＣＣ膜原料のシリコンに結合するアルコキシ基、アルキル基として、より好ましいのはメトキシ基とイソプロピル基である。すなわちイソプロピルジメトキシビニルシロキサンとなる。これらの原料を用いることでＭＰＳ膜では膜中に非常に微細な（主に０．５ｎｍ以下の）空孔構造が導入されることが特徴となる。またＳＣＣ膜は、ＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を持つことが特徴である。さらに比誘電率が３．１程度でありながら、機械強度が２０ＧＰａ程度と高いことも特徴である。また、表面反応が強い成膜モードで成膜されるために、段差被覆性も良好である。これらの膜は一般的に知られているＳｉＯＣＨ膜に比べて炭素組成が高いことが特徴である。シリコン／酸素／炭素の元素比は、Ｓｉを基準とすると、ＳｉＯＣＨ膜に対し、ＳＣＣ膜で炭素が約２倍程度、ＭＰＳ膜では４倍程度の炭素が含まれている。相対的に酸素の元素比が一般的なＳｉＯＣＨ膜に比較して少なく、ＳＣＣ膜で３／４程度、ＭＰＳ膜では１／２程度である。これはこれらの膜が、原料をプラズマ中で解離・活性化させるプラズマＣＶＤではなく、プラズマ重合反応により成膜することでシリカ骨格を保持したまま不飽和炭化水素を優先的に活性化させ、絶縁膜の化学構造を制御することが容易となることから実現される。このＭＰＳとＳＣＣ膜の組成の差が、容量開口部の加工形成においては重要なポイントとなる。
【００４１】
第２層配線２５を形成する手法について簡単に記載する。第１層配線１５を形成し、ＳＣＣ膜からなる第１層配線のキャップ膜２０を成膜した後に、第２層の層間絶縁膜２１として前記ＭＰＳ膜を成膜する。引き続き加工時のマスクとしてシリコン酸化膜（図示せず）を成膜する。さらにリソグラフィとドライエッチングを用いたいわゆるデュアルダマシンプロセスによって第２層配線の開口部を形成する。このとき開口部の一部は第１層配線１５に電気的に接続するためのビアホールを含んでいる。これらの開口部にスパッタリング法によって第２層配線バリアメタル膜２３を堆積し、引き続いて銅めっきのシード層となる銅を堆積する。さらにめっき法によって銅を埋め込む。ここで用いる銅にはアルミニウムや銀などの金属の添加物を含んでいてもよい。この第２層配線の開口部にバリアメタル膜２３と銅が残るように余分なバリアメタル膜と銅をＣＭＰなどの手法を用いて除去し、第２層配線２５を形成する。この工程中に前記シリコン酸化膜は除去され、第２層の層間絶縁膜２１上には残らない。その後、第１層と同様にＳＣＣ膜からなる第２層配線のキャップ膜３０を成膜する。ここで、容量素子の開口部以外の容量絶縁膜の下部に部分的にシリコン酸化膜が設けられていてもよい。以後の工程で、この第２層配線の開口部と同等にして、第３層配線の開口部、・・・第６層配線の開口部を形成することができる。図１に示す第３層配線バリアメタル膜３３、第４層配線バリアメタル膜４３、第５層配線バリアメタル膜５３および第６層配線バリアメタル膜６３は、第１層配線バリアメタル膜１３または第２層配線バリアメタル膜２３と同様にして形成できる。図１に示す第５層配線のキャップ膜６０および第６層配線のキャップ膜７０は、第２層配線のキャップ膜３０と同様にして形成できる。
【００４２】
本実施の形態では層間絶縁膜およびキャップ膜は単層の絶縁膜を用いているが、それぞれ、複数種の絶縁膜の積層構造でもよい。たとえば、層間絶縁膜はＭＰＳ膜と他のＳｉＯＣＨ膜、キャップ膜はＳｉＣ膜とＳｉＣＮ膜の積層構造などでもよい。なお、図３７は、第２層配線のキャップ膜３０を成膜する前の平面レイアウトを示す。図３７に示すように、デコード線１８、第２層の層間絶縁膜２１、第２層配線２５が同層に設けられている。
【００４３】
さらに図３には、第３層配線３５および第４層配線４５を形成する。形成方法は第２層配線２５と同様である。ここでは後にメモリ回路領域には容量素子を形成するため、論理回路領域のみに配線層を形成する。本実施の形態では容量素子の高さを論理回路部の３層分よりは低い場合を示しているが、４層分より低い場合とする場合にはさらに論理回路部を１層多く形成する。なお、図３８は、第４層配線のキャップ膜５０を成膜する前の平面レイアウトを示す。図３８に示すように、第４層の層間絶縁膜４１、第４層配線４５が同層に設けられている。
【００４４】
次に図４のように第４層配線のキャップ膜５０を堆積した後に、ハードマスク絶縁膜９４を成膜する。さらにシリンダ加工レジスト膜９５をリソグラフィによって形成する。
【００４５】
ここでハードマスク絶縁膜９４はシリコン酸化膜を用いたが、他の絶縁膜との積層構造でもよい。またレジスト膜との間に反射防止膜を備えるなどの多層構造としてもよい。いずれの場合も容量素子形成過程で第４層配線のキャップ膜５０を保護する効果をもつ絶縁膜であることが好ましい。具体的には、シリコン酸化膜のほか、シリコン窒化膜、シリコン酸窒化膜などが挙げられる。
【００４６】
引き続いて図５に示すようにドライエッチングによって容量素子開口部９８を形成する。このとき、第２層配線の酸化を防止するため、第２層配線のキャップ膜３０はエッチングしない。なお、図３９は図５（ａ）における平面レイアウト図を示す。図３９では、全面がシリンダ加工レジスト膜９５となっており、容量素子となる容量素子開口部９８の中に、第２層配線のキャップ膜３０が設けられている。本実施の形態のように、シリンダ形状の容量素子９０を矩形に形成することによって、光近接効果補正を含めた露光や、ドライエッチング加工などの形成プロセスが容易となる。特に３２ｎｍや２８ｎｍ技術世代以降において、光近接効果補正は複雑になっており、各要素パターンを単純な矩形あるいは直線形状で形成することは、面積あたりのビット密度を向上させるため、あるいは設計通りの形状を得るためには非常に効果的である。
【００４７】
容量素子開口部９８の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行うが、本実施の形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造となっている。先に述べた通り、この２つの膜は炭素の組成が大きく異なっており、ドライエッチングによる加工条件を工夫することにより、ＭＰＳ／ＳＣＣ膜のエッチングレートの比、いわゆるエッチング選択比を制御することが容易である。したがって、層間絶縁膜であるＭＰＳをエッチングしながら、キャップ膜であるＳＣＣ膜のエッチング選択比を小さくして、容量素子開口部９８を深く開口したり、反対にＭＰＳ／ＳＣＣの選択比を大きくして、シリンダ開口部底でエッチングを止めたりすることが出来る。層間絶縁膜はエッチングするが、キャップ膜のエッチング速度を相対的に著しく小さくしたりすることが可能である。つまりは炭素の存在によってエッチング速度が変化する条件と変化しない条件を選ぶことができる。こうした加工の自由度が高い構造を用いることにより、良好な容量素子開口部９８の形状を得ることができる。ここで、キャップ絶縁膜と低誘電率ＳｉＯＣＨ膜とのそれぞれの炭素／シリコン比を、キャップ絶縁膜（Ｃ／Ｓｉ）、低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）としたとき、例えばキャップ絶縁膜（Ｃ／Ｓｉ）／低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）＜２とする。
【００４８】
さらにシリンダ加工レジスト膜をアッシングにより除去し、容量素子の下部電極を下層の配線となる第２層配線２５に接続するため、第２層配線のキャップ膜３０をドライエッチングによってエッチバックする（図６）。なお、図４０は図６（ａ）における平面レイアウト図であり、全面がハードマスク絶縁膜９４となっており、容量素子となる容量素子開口部９８の中に、第２層の層間絶縁膜２１、第２層配線２５が設けられている。
【００４９】
引き続いて容量素子の下部電極となる下部電極膜９１を成膜し、さらにリソグラフィによって下部電極加工レジスト膜（図示せず）を形成する。この下部電極加工レジスト膜をマスクにして下部電極膜９１をエッチバック、さらにアッシングによって下部電極加工レジスト膜を除去した（図７）。さらに、下部容量配線と下部容量配線が設けられた配線層の配線との上面が同一の平面となるようにこの下部容量配線を設けても良い。
【００５０】
さらに引き続いて、容量絶縁膜９２と上部電極膜９３を成膜し、この加工のマスクとなる上部電極加工レジスト膜９７をリソグラフィによって形成する。上部電極加工レジスト膜９７をマスクにドライエッチングによって容量絶縁膜９２と上部電極膜９３をエッチングする。このとき、均一性確保のためオーバーエッチングを行うが、これによって、ハードマスク絶縁膜９４の一部がエッチングされる（図８）。さらに、上部容量配線と上部容量配線が設けられた配線層の配線との上面が同一の平面となるようにこの上部容量配線を設けても良い。
ここで容量素子９０に用いる材料としては、上部電極膜９３及び下部電極膜９１には、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕまたはこれらの積層構造等が挙げられる。また、容量絶縁膜９２としては二酸化ジルコニウム（ＺｒＯ２）やジルコニウムアルミネート(ＺｒＡｌＯx)、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂなどのランタノイドを添加した膜などが挙げられる。
【００５１】
このハードマスク絶縁膜９４は上述のアッシングおよびエッチングの工程において、特に論理回路部のハードマスク膜の下層に存在するキャップ膜、ひいてはさらにその下層にある銅配線を保護する役目を担っている。特に層間絶縁膜やキャップ膜が酸素プラズマや容量膜のエッチングプロセス耐性が無い場合には、ハードマスク膜の存在がないと、論理回路部の銅配線が酸化するなどにより、抵抗の上昇や信頼性の劣化が起こり、論理回路部の性能劣化や動作不良を引き起こすことになる。
【００５２】
次に、下部電極加工の際と同様にアッシングによって上部電極加工レジスト膜９７を除去する。さらに上部電極をマスクとして、ハードマスク絶縁膜９４をエッチバックし、第４層配線のキャップ膜５０を露出させる（図９）。これにより、ハードマスク絶縁膜９４は容量膜と上部電極が存在する領域のみに残存するのみとなる。なお、図４１は図９（ａ）における平面レイアウト図であり、メモリ回路領域のほぼ全面が上部電極膜９３となっており、容量素子となる容量素子開口部９８と、容量素子が存在しない領域では第４層配線のキャップ膜５０が設けられている。
【００５３】
前記ハードマスク絶縁膜９４の一部が容量膜と上部電極が存在する領域に一部残存する構造は、本実施の形態のように容量素子９０を多層配線中に埋め込み、かつ、多層配線の層間絶縁膜を低誘電率膜とした場合には非常に好ましい構造であり、本実施の形態のプロセスによって多層配線中に容量素子９０を形成する場合には、必ず前記領域にハードマスク絶縁膜９４が残存することになる。
【００５４】
その後、第５層の層間絶縁膜５１を成膜する（図１０）。この際、メモリ回路部では容量素子９０の存在によって、論理回路部との間に段差が生じるため、これをＣＭＰなどの手法によって平坦化を行う。また、シリンダ開口部への絶縁膜の埋設が困難な場合には埋設性に優れる層間絶縁膜を用いて容量素子開口部９８を埋設した後に、エッチバックを行い、開口部のみに層間絶縁膜を形成したのちに、第５層の層間絶縁膜５１を成膜してもよい。その後、第５層配線の開口部を形成するためのマスクに用いるハードマスク絶縁膜５４を成膜する（図１１）。
以後の形成プロセスは、第２層配線２５を形成するときの手法と同様に行うことにより、第５層配線５５を形成する（図１２）。さらに第５層配線５５の形成後、第５層配線のキャップ膜６０を形成する（図１２）。このとき、メモリ回路部においては、上部電極が配線溝加工時のストッパとして機能し、溝深さが制限されるとともに、上部電極に直接接続される上部容量配線(メモリ回路領域に形成された第５層配線５５)が同時に形成される。プレート線配線として上部容量配線が上部電極に直接接続された構造が得られる。これはプレート線配線として容量素子間を接続するだけでなく、その素子間の電気抵抗低減を実現する。またプレート線配線(メモリ回路領域に形成された第５層配線５５)は図４２(ａ)では奥行き方向に配線が延びているようにのみ記載しているが、実際にはメモリ回路領域内の平面において、メッシュ上の配線形状となっていてもよい(図４３)。このように、本実施形態では、上部電極上に直接プレート線配線が形成されるような構造が得られる。さらに第６層配線６５を同様に形成し、引き続いて上層配線を形成し、半導体集積回路を完成させる（図１）。
【００５５】
本実施形態の効果について説明する。以上のように、メモリ回路部の容量素子を多層配線構造に埋め込み、かつ容量素子の構造に多層配線の複数層以上の高さを確保することで、微細化されても多層配線の構造を変更することなく、容量素子の容量を確保することが容易となる。具体的には、本実施の形態では、容量素子の高さを論理回路部の２層分より高い場合を示しているが、微細化に伴って容量値が不足する場合は、さらに１層増やし、３層分よりは高い構造とすることができ、このとき論理回路部の多層配線構造は変更する必要がない。
【００５６】
さらに本実施の形態では、論理回路部の性能を重視し、配線抵抗低減のため、少なくとも容量素子が形成された領域の配線層のすべての配線が、銅を主成分とする配線材料で構成されることが望ましく、より好ましくは、配線層のすべての配線が、銅を主成分とする配線材料で構成されることである。上述のとおり、銅にはアルミニウムや銀などの金属の添加物を含んでいてもよい。
配線抵抗低減のためには、少なくとも容量素子が埋め込まれている多層配線(第２層配線２５、第３層配線３５、第４層配線４５)に用いられている配線材料は銅であればよい。より好ましくは配線層(第１の層配層から第６の層配層)全てに銅配線を用いることが望ましい（ただし、いわゆるパッドＡｌ層は除く）。本実施の形態では、図１に示すように、第１層配線１５から第６層配線６５まで全ての配線層を銅配線としている。本実施の形態の様な、メモリ回路部と論理回路部が同一の半導体基板上に集積されたいわゆるメモリ混載型のＬＳＩの論理回路部の設計において、メモリ回路部が混載されていない一般の論理ＬＳＩの設計と同一のパラメーターを用いることができる。これにより、メモリ回路部を混載するＬＳＩの論理回路部専用の設計が不要となる。
【００５７】
このように、本実施形態によれば、容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することができる。それにより、メモリ回路と論理回路を同一の半導体基板上に形成した場合においても、設計時の論理回路の設計パラメーターを容量素子の有無に関わらず互換性のある値を使用可能とすることで、容量素子が同一基板上に存在する集積回路においても、設計が容易となる。
また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保するとともに、論理回路部のトランジスタの拡散層から第１配線層までの距離を従来に比べて大幅に低減し、その形成を容易にし、同時に抵抗を低減することで、トランジスタの寄生抵抗が小さく、高速動作が可能となる。
さらに、メモリ回路部および論理回路部に共通して低抵抗かつ低寄生容量のＬｏｗ−ｋ/Ｃｕ配線を適用することが可能となることで、容量素子を有するメモリ回路部を混載したとしても論理回路部の性能劣化は一切なくなる。
【００５８】
さらに、容量素子の上部電極を、論理回路部に存在する配線と同一の高さに形成された上部容量配線で接続することによって、上部電極間を接続するためのプレート線とよばれる配線を形成するための専用の工程や専用の設備を必要とせず、同時に容量素子の上下膜厚の確保と論理回路部のコンタクト（ロジックコンタクト）のアスペクトが低減可能である。また、下部容量配線と下部容量配線が設けられた配線層の配線との上面が同一の平面となるようにこの下部容量配線を設けても同様の効果が得られる。さらに、容量素子の開口部以外の容量絶縁膜の下部に部分的にシリコン酸化膜を設けることにより、容量素子形成中に論理回路部のシリコン酸化膜の下層に存在するキャップ膜、ひいてはさらにその下層にある銅配線および層間絶縁膜を保護する役目を担わせることができる。シリコン酸化膜の存在により、論理回路部の銅配線が酸化するなどによる抵抗の上昇や信頼性の劣化を防止し、論理回路部の性能劣化や動作不良を抑制することができる。
容量素子は、本実施形態に記載したように、最も微細化が進んでいる下層に位置する多層配線層に形成することが有効である。下層に位置する多層配線層を構成する配線層および配線の厚さは同一であることが一般的である。これは、配線の特性が各層で同等となり、混載されるロジック側の回路設計を容易ならしめるといった効果があるためである。但し、本実施形態の趣旨は、少なくとも２層以上にわたる多層配線層に容量素子が埋め込まれていることであり、その配線層や配線の厚さが同一であることを必要不可欠としているわけではない。第一の実施形態の変形例として、例えば後述する図３２に示すように下層に位置する多層配線の上に位置する上層多層配線層（グローバル配線）に容量素子の上部の一部が形成されていてもよい。一般に該上層多層配線層を構成する各配線層や配線の厚さは、前記下層に位置する多層配線層よりも厚いことが一般である。
【００５９】
ところで、特許文献２記載の内容を図に示すと図３３（（ａ）、（ｂ））のようになる。図３３に示す、１１１はリフトアップ絶縁膜Ａ、１１２はリフトアップ配線プラグＡ、１１３は容量加工ストップ膜、１１４は、リフトアップ絶縁膜Ｂ、１１５はリフトアップ配線プラグＢ、１１６は、配線加工ストップ膜、１１７はプレート線を表す。特許文献２ではメモリ回路部１０１には容量素子９０の上に多層配線部１０３を付与したような構造（アドオン型）になっており、論理回路部１０２では、容量素子９０の高さに応じて多層配線部１０３をリフトアップする配線部（リフトアップ配線部１０４）が必要となっていた。このリフトアップ配線部１０４は、そのアスペクト比の高さから形成が困難なだけでなく、抵抗が高い。これはアドオン型論理回路部１０２の設計パラメーターがリフトアップ配線部１０４の存在によって、その存在が無い場合の設計パラメーターと大きく解離することとなるだけでなく、アドオン型論理回路部１０２の性能が劣化する。これらは微細化の進展によりさらに難易度が増すことになる。
【００６０】
これに対して、本実施形態では、これらのメモリ回路部および論理回路部の構造を、図３３（（ｃ）、（ｄ））に示すような、容量素子９０を多層配線構造に埋め込んだ、ビルトイン型構造のメモリ回路部１０５および論理回路部１０６とすることで、容量素子の高さは多層配線を貫く層数を変化させることで容量の確保が可能となり、かつ、ビルトイン型の論理回路部１０６は容量素子９０の存在によって設計パラメーターが変化することが無い。すなわち、同一半導体基板上にビルトイン型のメモリ回路部１０５が存在していても、論理回路部の多層配線の構造・材料にはまったく変化を及ぼさないことから、論理回路部のみの場合と完全に互換性のある設計パラメーターを用いることが可能となる。別な言い方をすれば、容量素子を有するメモリ回路部と論理回路部からなる混載回路チップにおいて、通常の論理回路部のみの論理回路チップとまったく同等の論理演算能力を維持しつつ高速メモリ機能を発現させることができる。
【００６１】
また、前記のように、本形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いているが、図１３に示すように、層間絶縁膜にＢｌａｃｋ ＤｉａｍｏｎｄＴＭ、のようなＳｉＯＣＨ膜を、キャップ膜にＳｉＣＮ膜を採用してもよい。この場合、これらの膜組成は窒素の存在の有無が異なることから、容量素子９０の開口部の形成においては、その点を考慮した加工条件を採用する必要がある。
あるいは、図１４に示すようにプレート線配線(メモリ回路領域に形成された第５層配線５５)をメモリ回路領域において、配線形状ではなくパッド上の形状、つまり超幅広配線のようになっていてもよい。また、ところどころにスリットを介在させたスリット入り幅広配線形状となっていてもよい。
【００６２】
(第二の実施形態)
図１５は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図１５の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
第一の実施形態の構造からさらに、コンタクトプラグ４に銅を採用し、さらに第１層配線１５とデュアルダマシン形状（デュアルダマシンコンタクト形状）を形成する事により、さらに拡散層から第１層配線１５までの抵抗を低減した構造とすることが可能である。この際、コンタクト層間絶縁膜１は図２のようにシリコン酸化膜とすることも可能であるが、ここでは第１層配線１５と同一の層間絶縁膜としている。あるいはコンタクト層間絶縁膜１には第１層とは異なる別の種類の低誘電率ＳｉＯＣＨ膜を用いても良い。また異種の低誘電率ＳｉＯＣＨ膜の積層構造としてもよい。コンタクト層間絶縁膜１には、Ｃｕ拡散バリア耐性を持つ膜、例えば、前記ＳＣＣ膜を用いることが望ましい。積層構造を用いる場合には、最下層、つまりはエッチストップ膜直上に用いることが望ましい。
【００６３】
特にＳＣＣ膜はプラズマ重合法で成膜されることから、通常のプラズマＣＶＤ法による層間絶縁膜よりも段差被覆性に優れており、エッチストップ膜成膜後の半導体基板のようにゲートの存在による凹凸上に成膜する際にも、良好な埋設性が得られる。
【００６４】
また、本実施の形態では、コンタクトプラグ４の材料にも銅を採用しており、コンタクトプラグ４を含めたプラグおよびビアを含めた配線金属全て（ただし、いわゆるパッドＡｌ層は除く）に銅を用いることで、低抵抗化を実現しており、非常に好ましい形態の一つである。
【００６５】
さらに、本実施の形態の構造におけるコンタクトプラグ４のコンタクトバリアメタル膜３は、第１層配線１５のバリアメタル膜１３を兼ねており、上述の通りデュアルダマシンプロセスで形成することから、その銅拡散耐性が高く、かつ低抵抗のバリア膜であることが望ましい。前記バリアメタルに使われる金属膜のなかでも、好ましくは窒化タンタル、タンタル／窒化タンタルの積層構造、より好ましくは、ルテニウム／チタンの積層構造が望ましい。
【００６６】
(第三の実施形態)
図１６は、本発明のひとつの実施の形態の半導体装置を示す断面図である。
図１７〜図２５は、図１６の半導体装置の製造方法を工程順に示す断面図の例である。図１６の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。図１７〜図２５のいずれも図の左側（ａ）はメモリ回路領域、右側（ｂ）は論理回路領域の代表的な断面図を示す。
第一の実施形態と同様に、標準的な集積回路の形成方法を用いて作成した、ＭＯＳトランジスタ９および第３層配線形成後の構造を有する基板を図１７に示す。ここでは後にメモリ回路領域には容量素子を形成するため、論理回路領域のみに第２層配線２５と第３層配線３５を形成する。本実施の形態では容量素子の高さを論理回路部の３層分よりは低い場合を示しているが、４層分より低い場合とする場合にはさらに論理回路部を１層多く形成する。
【００６７】
図１７において、１はコンタクト層間絶縁膜、２はエッチストップ膜、３はコンタクトバリアメタル膜、４はコンタクトプラグ、５はシリコン（Ｓｉ）基板，６は素子分離ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７は拡散層、８はゲート電極である。
【００６８】
また、１１は第１層の層間絶縁膜であり、１３は第１層配線バリアメタル膜、１５は第１層配線、２０は第１層配線のキャップ膜、２３は第２層配線バリアメタル膜、２５は第２層配線、３０は第２層配線のキャップ膜、である。また、ビット線１９は第１層配線１５と同時に形成されるが、メモリ回路部におけるビット線である。
【００６９】
さらに、ここでビット線１９は第１層配線１５と同一層に形成されており、特許文献２などに見られるような、ビット線だけの配線層は存在しない。さらに本実施の形態では、容量素子の下部電極との電気的接続を行う、いわゆる下部電極コンタクトを取る下部電極配線が、ビット線１９と同層の第１層配線１５中に形成されている。本実施の形態に示す構造により、多層配線構造は層数を有効に活用することが可能である。
【００７０】
図１７ではコンタクト層間絶縁膜１はシリコン酸化膜からなり、コンタクトプラグ４はタングステンからなり、コンタクトバリアメタル膜３は窒化チタン／チタンの積層膜からなる。また、第１層の層間絶縁膜１１および第２層の層間絶縁膜２１は低誘電率絶縁膜でありＳｉＯＣＨ膜、より具体的にはＭＰＳ膜からなる。第１層配線バリアメタル膜１３はタンタル／窒化タンタル積層膜からなり、第１層配線１５は銅からなる。また、第１層配線のキャップ膜２０および第２層配線のキャップ膜３０はＳＣＣ膜からなる。またＳＣＣ膜についても、ＭＰＳ膜と同様に非特許文献１に詳細が記載されている。ＳＣＣ膜はＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を持つことが特徴である。第２層配線２５および第３層配線３５を形成する手法は第一の実施形態に示した通りである。
【００７１】
本実施の形態においても層間絶縁膜およびキャップ膜は単層の絶縁膜を用いているが、第一の実施形態同様、それぞれ、複数種の絶縁膜の積層構造でもよい。たとえば、層間絶縁膜はＭＰＳ膜と他のＳｉＯＣＨ膜、キャップ膜はＳｉＣ膜とＳｉＣＮ膜の積層構造などでもよい。
【００７２】
ここでは後にメモリ回路領域には容量素子を形成するため、論理回路領域のみに配線層を形成する。本実施の形態では容量素子の高さを論理回路部の３層分よりは低い場合を示しているが、４層分より低い場合とする場合にはさらに論理回路部を１層多く形成する。
【００７３】
次に図１８のように第３層配線のキャップ膜４０を堆積した後に、ハードマスク絶縁膜９４を成膜する。さらにシリンダ加工レジスト膜Ａ８１をリソグラフィによって形成する。
【００７４】
ここでハードマスク絶縁膜９４はシリコン酸化膜を用いたが、他の絶縁膜との積層構造でもよい。またレジスト膜との間に反射防止膜を備えるなどの多層構造をとってもよい。いずれの場合も容量素子形成過程で第４層配線のキャップ膜５０を保護する効果をもつ絶縁膜であることが好ましい。具体的には、シリコン酸化膜のほか、シリコン窒化膜、シリコン酸窒化膜などが挙げられる。
【００７５】
引き続いて図１９に示すようにドライエッチングによって容量素子開口部Ａ８８を形成する。このとき、第１層配線１５の酸化を防止するため、第１層配線のキャップ膜２０はエッチングしない。
【００７６】
容量素子開口部Ａ８８の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行うが、本実施の形態では、第一の実施形態同様に層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造を用いており、加工上の工夫によって、良好な容量素子開口部Ａ８８の形状を得ることができる。
【００７７】
さらにシリンダ加工レジスト膜Ａ８１をアッシングにより除去した後に、シリンダ加工レジスト膜Ｂ８２、シリンダ加工マスク絶縁膜８４を形成し、リソグラフィによってシリンダ加工レジスト膜Ｃ８３を形成する（図２０）。再びドライエッチングによって、容量素子開口部Ｂ８９を形成する（図２１）。さらにアッシングを行い、シリンダ加工レジスト膜Ｂ８２を除去し、引き続き、容量素子の下部電極を下層の配線となる第１層配線１５に接続するため、第１層配線のキャップ膜２０をエッチバックする（図２２）。
【００７８】
以後、第一の実施形態と同様に、容量素子の下部電極となる下部電極膜９１を成膜し、リソグラフィによって下部電極膜９１を容量素子内部のみに形成し、さらに引き続いて、容量絶縁膜９２と上部電極膜９３を成膜する（図２３）。やはり第一の実施形態同様に、容量絶縁膜９２と上部電極膜９３を加工する（図２４）。
【００７９】
さらに上部電極をマスクとして、ハードマスク絶縁膜９４をエッチバックし、第３層配線のキャップ膜４０を露出させる（図示せず）。これにより、ハードマスク絶縁膜９４は容量膜と上部電極が存在する領域のみに残存するのみとなる。
【００８０】
その後、第４層の層間絶縁膜４１を成膜する（図２５）。以後の工程は第一の実施形態と同様に行い、第４層の層間絶縁膜４１を平坦化後、第４層配線４５を形成する。引き続き上層配線となる第５層配線５５を形成し（図１６）、さらに上層配線を形成し、半導体集積回路を完成させる。
【００８１】
本実施の形態では、実施の形態１あるいは２と同様に、ビット線１９は第１層配線１５と同一層に形成されており、特許文献２などに見られるような、ビット線だけの配線層は存在しない。さらに本実施の形態では、容量素子の下部電極との電気的接続を行う、いわゆる下部電極コンタクトを取る配線が、ビット線１９と同層の第１層配線１５中に形成されている。本実施の形態に示す構造により、多層配線構造は層数を有効に活用することが可能である。また、容量素子を第２層配線２５の層と第３層配線３５の層を貫くように形成し、また、下部電極への接続については、第１層配線１５に直接行うため、径の異なるシリンダを上下に接続した形状となっている。本形状は、前記容量素子の下部電極へ接続を第１層配線１５に直接行うために好適な構造である。これにより、本実施形態の容量素子の構造は、径の異なるシリンダを接続した形状となる。
【００８２】
前記のように、本実施の形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いているが、図２６に示すように、層間絶縁膜にＢｌａｃｋ ＤｉａｍｏｎｄＴＭ、のようなＳｉＯＣＨ膜を、キャップ膜にＳｉＣＮ膜を採用してもよい。この場合、これらの膜組成は窒素の存在の有無が異なることから、容量素子の開口部の形成においては、その点を考慮した加工条件を採用する必要がある。
【００８３】
(第四の実施形態)
図２７は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図２７の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
第三の実施形態の構造からさらに、コンタクトプラグ４に銅を採用し、さらに第１層配線とデュアルダマシン形状（デュアルダマシンコンタクト形状）を形成する事により、さらに拡散層から第１層配線１５までの抵抗を低減した構造とすることも可能である。この際、コンタクト層間絶縁膜１は図２のようにシリコン酸化膜とすることも可能であるが、ここでは第１層配線１５と同一の層間絶縁膜としている。あるいはコンタクト層間絶縁膜１には第１層とは異なる別の種類の低誘電率ＳｉＯＣＨ膜を用いても良い。また異種の低誘電率ＳｉＯＣＨ膜の積層構造としてもよい。コンタクト層間絶縁膜には、Ｃｕ拡散バリア耐性を持つ膜、例えば、前記ＳＣＣ膜を用いることが望ましい。積層構造を用いる場合には、最下層、つまりはエッチストップ膜直上に用いることが望ましい。
また、本実施の形態の半導体装置においては、下部電極(下部電極膜９１)に接続する下部容量配線(第１層配線１５)が、半導体基板(シリコン基板５)の表面近傍に形成された拡散層７に接続するコンタクトプラグ４に接続され、かつ下部容量配線(第１層配線１５)と同層に半導体素子(ＭＯＳトランジスタ９)間を接続する信号配線(ビット線１９)が形成されている。
【００８４】
特にＳＣＣ膜はプラズマ重合法で成膜されることから、通常のプラズマＣＶＤ法による層間絶縁膜よりも段差被覆性に優れており、エッチストップ膜成膜後の半導体基板のようにゲートの存在による凹凸上に成膜する際にも、良好な埋設性が得られる。
【００８５】
またさらに、本実施の形態の構造におけるコンタクトプラグ４のコンタクトバリアメタル膜３は、第１層配線１５のバリアメタル膜１３を兼ねており、上述の通りデュアルダマシンプロセスで形成することから、その銅拡散耐性が高く、かつ低抵抗のバリア膜であることが望ましい。前記バリアメタルに使われる金属膜のなかでも、好ましくは窒化タンタル、タンタル／窒化タンタルの積層構造、より好ましくは、ルテニウム／チタンの積層構造が望ましい。
【００８６】
(第五の実施形態)
図２８は、本発明のひとつの実施の形態にかかる半導体装置を示す断面図である。図２８の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
図１９において、シリンダ加工レジスト膜Ａ８１を形成後、容量素子開口部Ａ８８を形成する際に、ドライエッチング条件の異方性を制御し、等方成分を増加させることで、容量素子開口部Ａ８８をテーパー形状に形成することが可能である。テーパー形状の容量素子開口部Ａ８８が形成された後に、図２３以降と同様の工程を実施することにより、図２８に示すような構造が形成される。本実施の形態の手法により、容量素子開口部Ｂ８９を形成するためのリソグラフィ工程およびレチクルが不要となり、製造コストの低減が可能となる。
【００８７】
本実施の形態でも、容量素子は第２層配線２５の層と第３層配線３５の層を貫くように形成され、また、下部電極への接続については、第１層配線１５に直接行うため、径の異なるテーパー付きのシリンダを上下に接続した形状となっている。本形状は、上述の第三の実施形態あるいは第四の実施形態同様、容量素子の下部電極へ接続を第１層配線１５に直接行うために好適な構造である。
【００８８】
(第六の実施形態)
図２９は、本発明のひとつの実施の形態の半導体装置を示す断面図である。２９の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
図１８において、第３層配線のキャップ膜４０を堆積した後に、ハードマスク絶縁膜９４を成膜する。
この際、ハードマスク絶縁膜９４を２０ｎｍ以上、３０ｎｍ以下程度の薄膜とする。さらにシリンダ加工レジスト膜Ａ８１をリソグラフィによる形成以降は第三の実施形態と同様に行う。シリンダ開口部Ａの底にある第１層配線のキャップ膜２０をエッチバックする際には、同時にハードマスク絶縁膜９４もエッチングされるため、その膜厚は１０ｎｍ以上、２０ｎｍ以下程度に減少する。その後、第三の実施形態と同様に下部電極膜の成膜を行い、リソグラフィ後、下部電極のエッチバックを行う。その際、オーバーエッチングによって、ハードマスク絶縁膜９４はさらに膜厚が減少し、１０ｎｍ程度もしくは１０ｎｍ未満となる。その後、容量絶縁膜９２と上部電極膜９３の成膜に続き、それらの加工を行う際には、ジョブ電極の無い領域のハードマスク絶縁膜９４はほぼ除去される。したがって、第三の実施形態で記載したエッチバック工程は不要となる。以降の上層配線工程は第三の実施形態と同様に実施する。
【００８９】
ただし、本実施の形態の構造では、第４層配線のキャップ膜５０の下面（第４層配線４５の表面）から、上部電極膜９３の表面までの距離は、第４層配線４５のビア高さより短いため、メモリ回路領域においても第４層配線４５下のビアの形成が必要となり、ビアパターンを露光することが必要である。ただし、この際の露光は第４層配線４５のビアパターン露光と同時に行うことから、レチクル数の増加や工程数の増加はない。
【００９０】
以上の手法によって図２９に示すような構造が形成される。
本実施形態は、第一の実施形態から第五の実施形態の構造に、さらに上部電極と上部容量配線との間に接続ビアが設けられたものである。これらの実施形態の構造においては、容量素子の上部電極上に直接形成する配線溝深さは、表面を同じくする同層の論理回路部の配線溝よりも浅くなければならない制限があった。これに対して、本実施の形態のような、容量素子の上部電極にビアを介して接続する構造とすることで、前記制限がなくなる。これによって、配線構造設計の自由度が向上する。言い換えると、容量素子の上部電極上に直接形成する配線構造に限定することは、容量素子の構造によっては、論理回路部の配線溝深さに制限が生じることになる。
【００９１】
本実施の形態では容量素子を第２層と第３層を貫く形で形成したが、これを例えばローカル配線層とセミグローバル配線層の両方を貫く形で形成する場合には、セミグローバル配線層のビア高さが高くなることから、第一の実施形態のような上部電極上に直接プレート線配線が形成されるような構造を形成するより、本実施の形態のほうがハードマスク絶縁膜９４の膜厚を低減でき、特にセミグローバル層の層間絶縁膜も低誘電率ＳｉＯＣＨ膜を用いる場合には層間絶縁膜の実効誘電率を低減することが可能である。
【００９２】
(第七の実施形態)
図３０及び図３１は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図３０の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
本実施の形態の図３０では、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の３配線層にまたがる領域に該容量素子を埋め込んだ構造である。また図３１は同様に４配線層にまたがる領域に該容量素子を埋め込んだ構造である。図３１では、第６の配線層にさらに、第７の配線層として、第７層配線７５と第７層の層間絶縁膜７１が設けられている。第２層配線の開口部と同等にして、第７層配線の開口部を形成することができる。図３１に示す、第７層配線バリアメタル膜７３も、第１層配線バリアメタル膜１３または第２層配線バリアメタル膜２３と同様にして形成できる。図３１に示す、第７層配線のキャップ膜７０は、第２層配線のキャップ膜３０と同様にして形成できる。
【００９３】
図１７の構造からさらに論理回路部に多層配線を１層、あるいは２層を形成した後に、実施の形態５同様、シリンダ加工レジスト膜（図示せず）を形成し、容量素子開口部Ａを形成する際に、ドライエッチング条件の異方性を制御し、等方成分を増加させることで、容量素子開口部Ａをテーパー形状に形成する（図示せず）。テーパー形状の容量素子開口部が形成された後に、図２３以降と同様の工程を実施することにより、図３０に、あるいは図３１に示すような構造が形成される。本実施の形態の手法により、容量素子開口部Ｂを形成するためのリソグラフィ工程およびレチクルが不要となり、製造コストの低減が可能となる。
【００９４】
図３０では、容量素子は第２層配線２５の層からと第４層配線４５の層を貫くように形成され、また、図３１では、容量素子は第２層配線２５の層からと第５層配線５５の層を貫くように形成され、下部電極への接続については、第１層配線１５に直接行うため、径の異なるテーパーのついたシリンダを上下に接続した形状となっている。この形状は、上述の第三の実施形態あるいは第四の実施形態と同様、容量素子の下部電極へ接続を第１層配線に直接行うために好適な構造である。
さらに、図３２に示すように、第一の実施形態の変形例として、下層に位置する多層配線の上に位置する上層多層配線層（グローバル配線）に容量素子９０の上部の一部が形成されていてもよい。また、上層に位置する多層配線層を構成する各配線層や配線の厚さは、下層に位置する多層配線層よりも厚くてもよい。図３２では、容量素子９０が設けられた領域のうち、第２の配線層から第４の配線層が同じ厚みであり、第２層配線２５から第４配線の厚みが同じであるとともに、これらの配線層の厚みと第５の配線層の厚みが異なり、これらの配線の厚みと第５の配線の厚みが異なる。このように、本実施形態は、容量素子９０が設けられた領域の多層配線構造において、各配線層の厚みと各配線の厚みが異なる構造を有してもよい。
【００９５】
容量素子９０の開口部の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行うが、本実施の形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造となっている。先に述べた通り、この２つの膜は炭素の組成が大きく異なっており、ドライエッチングによる加工条件を工夫することにより、ＭＰＳ／ＳＣＣ膜のエッチングレートの比、いわゆるエッチング選択比を制御することが容易である。したがって、層間絶縁膜であるＭＰＳをエッチングしながら、キャップ膜であるＳＣＣ膜のエッチング選択比を小さくして、容量素子９０の開口部を深く開口したり、反対にＭＰ／ＳＣＣの選択比を大きくして、シリンダ開口部底でエッチングを止めたりすることか出来る。本実施の形態では特に深いシリンダ開口部を形成する必要があるが、本実施の形態の構造においては、積層構造での深い開口部を形成が容易である。これは一般的に用いられるＳｉＯＣＨ層間絶縁膜とＳｉＣＮキャップ膜の組み合わせでは実現困難な手法である。こうした加工の自由度が高い構造を用いることにより、良好な容量素子９０の開口部の形状を得ることができる。
【００９６】
さらに、本実施の形態では、３層以上の配線層を貫くように容量素子を形成していることから、メモリ回路部のセル容量を大きくすることができる。また、このとき、論理回路部の構造は、メモリ回路部の存在しない場合と同様の多層配線構造をとっており、設計パラメーターは変化せず、互換性がある。
さらに、図３０に示す通り、容量素子９０が３層以上の配線層を貫くように設けられているため、メモリ回路領域の容量素子９０が埋め込まれている、この多層配線構造中に、行デコード配線１７と列デコード配線１８が設けられている。容量素子９０が埋め込まれている多層配線構造中に、行デコード配線１７および列デコード配線１８を設けることにより、上層配線を利用する必要がなくなり、メモリ回路領域の配線層数を減ずることができる。これによってメモリ回路領域の上層は論理回路領域の配線のために用いたり、各回路領域間を接続するために用いたりすることが可能となり、チップ面積を縮小することが可能になる。
【００９７】
（第八の実施の形態）
図３４は、本発明のひとつの実施の形態にかかる半導体装置を示す断面図である。図３４の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
本実施の形態の半導体装置においては、下部電極(下部電極膜９１)に接続する下部容量配線がコンタクトプラグ４であり、下部電極(下部電極膜９１)がコンタクトプラグ４に直接接続している。つまり、コンタクトプラグ４を構成するタングステン上に、下部電極(下部電極膜９１)が設けられている。
【００９８】
図３４において、１はコンタクト層間絶縁膜、２はエッチストップ膜、３はコンタクトバリアメタル膜、４はコンタクトプラグ、５はシリコン（Ｓｉ）基板、６は素子分離ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７は拡散層、８はゲート電極である。
【００９９】
また、１１は第１層の層間絶縁膜であり、１３は第１層配線バリアメタル膜、１５は第１層配線、２０は第１層配線のキャップ膜、２３は第２層配線バリアメタル膜、２５は第２層配線、３０は第２層配線のキャップ膜、である。また、メモリ回路部において、ビット線１９は、第１層配線１５と同時に形成される。ここで、ビット線１９は、第三の実施の形態と同様に、第１層配線１５と同一の層に形成されている。また、本実施の形態においては、特許文献２などに見られるような、ビット線だけの配線層は存在しない。
【０１００】
さらに、メモリ回路部において、列デコード配線１８は、第２層配線２５と同時に形成される。本実施の形態においては、列デコード配線１８は第２層配線２５と同時に形成されているが、これに限定されず、たとえば列デコード配線１８の代わりに、行デコード配線１７を形成してもよい。このとき、第２層配線２５と同時に形成されなかった列デコード配線１８は、たとえば第６層等に形成してもよい。
【０１０１】
図３４ではコンタクト層間絶縁膜１はシリコン酸化膜からなり、コンタクトプラグ４はタングステンからなり、コンタクトバリアメタル膜３は窒化チタン／チタンの積層膜からなる。また、第１層の層間絶縁膜１１および第２層の層間絶縁膜２１は低誘電率絶縁膜でありＳｉＯＣＨ膜、より具体的にはＭＰＳ膜からなる。第１層配線バリアメタル膜１３はタンタル／窒化タンタル積層膜からなり、第１層配線１５は銅からなる。また、第１層配線のキャップ膜２０および第２層配線のキャップ膜３０は、ＳＣＣ膜からなる。またＳＣＣ膜についても、ＭＰＳ膜と同様に非特許文献１に詳細が記載されているものを用いることができる。ＳＣＣ膜は、ＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を持つことが特徴である。第２層配線２５および第３層配線３５を形成する手法は、第一の実施の形態に示した通りである。
【０１０２】
本実施の形態においても層間絶縁膜およびキャップ膜は単層の絶縁膜を用いているが、第一の実施の形態と同様に、それぞれ、複数種の絶縁膜の積層構造でもよい。たとえば、層間絶縁膜はＭＰＳ膜と他のＳｉＯＣＨ膜、キャップ膜はＳｉＣ膜とＳｉＣＮ膜の積層構造などでもよい。
【０１０３】
本実施の形態においても第三の実施の形態と同様に、容量素子９０の構造を、径の異なるシリンダが接続された形状とする。第三の実施の形態と異なるのは、下部電極への接続を第１層配線１５ではなく、より下層のコンタクトプラグ４に対して行うことである。したがって、本実施の形態においては、第三の実施の形態中の第１層配線１５形成時には、下部電極が接続する予定領域に第１層配線の形成を行わない（図示せず）。
【０１０４】
容量素子９０の形成手順は第三の実施の形態に準ずる。第三の実施の形態と異なる点としては、ドライエッチングによって容量素子開口部Ａ８８を形成する際には、第１層配線層のキャップ膜２０と第１層の層間絶縁膜１１までエッチングし、Ｗからなるコンタクトプラグ４を露出させる。容量素子開口部Ａ８８の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行う。このとき、本実施の形態では、第三の実施の形態と同様に層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造を用いており、加工上の工夫によって、良好な容量素子開口部の形状を得ることができる。
【０１０５】
これ以後の工程は第三の実施の形態と同様である。ただし、すでに第１層配線層のキャップ膜２０と第１層の層間絶縁膜１１までエッチングされていることから、容量素子開口部Ｂ８９を形成する際には、第１層配線キャップ膜２０のエッチバック工程を行う必要はない。
以後、第一の実施の形態と同様に、容量素子９０の形成と第４層配線４５以降の上層配線の形成を行い、半導体集積回路を完成させる。
【０１０６】
本実施の形態では、容量素子９０の下部電極(下部電極膜９１)との電気的接続を行う、いわゆる下部電極コンタクトを取る配線(下部容量配線)が、トランジスタの拡散層７に接続するコンタクトプラグ４を兼ねている。これにより、下部電極が、上記集積回路の第１層配線１５と同層にある。そのため、第１層配線１５上に形成した場合よりも、容量素子９０の容量を確保しやすくなる。また、下部容量配線が、トランジスタの拡散層に接続するコンタクトプラグを兼ねていることにより、コンタクトプラグ４までがトランジスタパラメータとして設計されている場合、容量素子９０を混載した場合でも、パラメーターを変更する必要がない。同時に、従来技術と同様に、容量コンタクトはタングステン上に形成することになり、容量素子９０形成過程において、異種材料の露出による性能への影響を考慮する必要がない。具体的には、下部電極形成時にはＣｕは露出することがないため、下部電極としてＣｕバリア性を考慮する必要がなくなる。したがって、ＴａＮのようなＣｕバリア性を有するバリアメタル膜を下部電極に用いる必要がない。
【０１０７】
第八の実施の形態の変形例としては、図３５に示すように、メモリ回路領域において、プレート線配線(メモリ回路領域に形成された第４層配線４５)が、配線形状ではなく、シリンダ容量部上部を完全に覆っていて、超幅広配線のようになっている。さらには、このプレート線配線が、シリンダ内部まで配線材料で埋設されている。このプレート線配線の配線形状は、たとえば所定間隔でスリットを介在させた、スリット入り幅広配線形状になっていてもよい。
【０１０８】
図３５の左側(ａ)はメモリ回路領域の断面図であり、右側(ｂ)は論理回路領域の代表的な断面図を示す。図３５において、ほとんどの構成は図３４と同様である。９０度回転させた構造は図示しないが図３４とほぼ同様である。
【０１０９】
本実施の形態においても第三の実施の形態と同様に、容量素子９０の構造を、径の異なるシリンダが接続された形状とする。また、容量素子９０の構造は第八の実施の形態と同様であり、その形成方法も同様である。第八の実施の形態と異なるのは、第４層配線４５の形成の前に、シリンダ内部の絶縁膜を除去する工程を追加することである（図示せず）。論理回路部の第４層配線の形成以降の工程については第三の実施の形態と同様である。
【０１１０】
(第九の実施形態)
図３６は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図３６の左側（ａ）はメモリ回路領域の断面図であり、右側（ｂ）は論理回路領域の代表的な断面図を示す。図３６においては、第一の実施の形態と同様に、標準的な集積回路の形成方法を用いて作成した、ＭＯＳトランジスタ９を備えている。さらに、本実施の形態においては、従来の技術として示される図３３（ａ）および３３（ｂ）のように、コンタクト相関絶縁膜１の上には、リフトアップ絶縁膜Ａ１１１が形成されている。リフトアップ絶縁膜Ａ１１１中には、ビット線１９およびリフトアップ配線プラグＡ１１２が形成されている。これらのビット線１９およびリフトアップ配線プラグＡ１１２の形成方法は一般的に知られた手法で形成可能である。このビット線１９は第一層配線１５の下層に形成されることから、第０層配線と呼ばれる。
【０１１１】
例えば、ビット線となる窒化チタン膜とタングステン膜の積層膜をリソグラフフィ技術とエッチング技術によってビット線パターンに加工する。その後、リフトアップ絶縁膜Ａ１１１を成膜し、ビット線１９に起因する段差をＣＭＰ技術によって平坦化する。再びリソグラフフィ技術とエッチング技術によって、リフトアップ配線プラグＡ１１２を形成するための接続孔を形成する。引き続いて窒化チタン膜とタングステン膜の積層膜を接続孔に埋め込むように成膜し、余剰部分をＣＭＰ技術によって除去する。
【０１１２】
以上が形成例の一つである。このとき、リフトアップ絶縁膜Ａ１１１には通常シリコン酸化膜が用いられる。これは、リフトアップ配線プラグＡ１１２を形成する際のプロセス温度に耐えうる絶縁膜であればよい。また、ビット線１９の形成方法として、リフトアップ絶縁膜Ａ１１１をまず薄く成膜した後に、ビット線１９と接続すべきコンタクトプラグ４との接続孔を開孔した後に、上記に示したような形成方法でビット線１９を形成しても良い。
【０１１３】
ビット線１９およびリフトアップ配線プラグＡ１１２を形成したのち、第一の実施の形態で示した、第３層と第４層の配線を形成した手法により、図３６における第１層配線１５および第２層配線２５を形成する。ただし図３６においては、第１層配線１５はビア層がないため、ビア層形成に関わる工程は不要である。
【０１１４】
第２層配線２５形成後、やはり第一の実施の形態で示した手法により、容量素子９０を形成する。本実施の形態においては第一の実施の形態と異なり、第2層配線２５のキャップ膜３０を形成したのちに、第３層の層間絶縁膜３１をビア層に相当する膜厚程度と同じか薄く成膜する。その後に、ハードマスク絶縁膜９４を成膜し、以降は第一の実施の形態と同様に容量素子９０の形成を行うため、下部電極膜９１の形成を行い、さらに容量絶縁膜９２と上部電極膜９３の形成を行う。
【０１１５】
上部電極膜９３を形成した後、第一の実施の形態と異なり、本実施の形態では、プレート線１１７となる金属材料を成膜する。例えば、タングステン膜である。金属材料成膜の膜厚は、表面高さが第３層の配線層の表面の高さより低くなっているようにする。
【０１１６】
ここで、ビット線１９を形成する際に用いた手法と同様な手法により、プレート線として、プレート線１１７、上部電極膜９３、容量絶縁膜９２、ハードマスク絶縁膜９４を加工した。引き続いて、第３層の層間絶縁膜Ｂ１３１を成膜する。第一の実施の形態と同様に、メモリ回路部では容量素子９０の存在によって、論理回路部との間に段差が生じるため、ＣＭＰなどの手法によって平坦化を行う。この平坦化後の第３層の層間絶縁膜Ｂ１３１の膜厚は第３層配線３５の上面の高さとなるようにする。
【０１１７】
この後、第一の実施の形態と同様にハードマスク絶縁膜（図示せず）を形成し、第３層配線３５を形成する。
【０１１８】
本実施の形態の例では、プレート線としてタングステン膜を用いることを想定しているが、第一の実施の形態で示した図１４あるいは、第八の実施の形態の変形例図３５のようなプレート線配線形状となっていてもよい。
【０１１９】
本実施の形態の例では、第八までの実施の形態に比べて、論理回路部の配線構造が従来構造に近く特殊となっていることで、メモリ回路部が混載されない一般の論理ＬＳＩの設計パラメータと完全に一致させることは困難であるが、従来の技術に対しては近づけることは可能となる。同様に、従来の技術に比較して、多層配線構造の層数を有効に活用可能である。本実施の形態では、構造が比較的従来の技術に近いため、作成が容易であるという利点がある。もちろん、多層配線の複数層に渡るように該容量素子を配置することにより得られる効果は他の実施の形態と同様に得られる。
【０１２０】
(第十の実施形態)
図４４〜図４６は、本発明のひとつの実施の形態にかかる半導体装置を示す平面レイアウト図である。
各図は、第一の実施の形態におけるメモリ回路領域の構造について、代表的な素子構造を示している。特にプレート線や、その他の配線等、下記の説明のために一部の配線等については記載を省略している。
【０１２１】
ワード線となるゲート電極８とビット線１９が直交している。ビット線１９は列（Ｙ）デコード線１８と平行かつ、直線形状に形成されている。また、シリンダ形状の容量素子９０の形状は矩形である。本実施の形態では、ビット線３本に対して列デコード線１本の割合で配置している。このビット線１９と列デコード線１８の配置比は１６：１や６４：１など、さらに大きくなっていてもよい。本実施の形態では、ビット線１９を直線形状（矩形）にすることによって、さらに、シリンダ形状の容量素子９０も矩形に形成でき、光近接効果補正を含めた露光や、ドライエッチング加工などの形成プロセスが容易となる。特に３２ｎｍや２８ｎｍ技術世代以降において、光近接効果補正は複雑になっており、各要素パターンを単純な矩形あるいは直線形状で形成することは、面積あたりのビット密度を向上させるため、あるいは設計通りの形状を得るためには非常に効果的である。
【０１２２】
図４４では、容量素子９０の平面レイアウトにおいて、容量コンタクト１１９および容量セルコンタクト１２０に対するマージンを確保したレイアウトである。これに対して、図４５では、容量素子９０の外周側において上記のマージンを切り詰めたレイアウトになっている。図４５に示すレイアウトでは、面積あたりのビット密度は図４４のものより向上可能であるが、容量コンタクト１１９や容量セルコンタクト１２０に対するマージンがある一方向においてないため、形成時の目合わせずれの発生により、抵抗が上昇する可能性がある。
【０１２３】
さらに図４６においては、拡散層７のレイアウトを図４４のレイアウトから変更している。具体的には、図４６に示すレイアウトでは、特に折り返しビット線方式を採用した場合に、単位面積あたりのビット密度を向上させることが可能となる。
【０１２４】
また、本実施の形態では、ワード線の抵抗を低減するための、いわゆるワード線裏打ち配線となる第５層配線５５と、ワード線とのコンタクトをとるワード線コンタクト１２１をメモリ回路領域の外周に設けている。図４４または図４５が平面図であるため、図中のワード線コンタクト１２１は平面構造のみ示しているが、実施の形態における論理回路領域の様に第５層配線から第１層配線までのスタック形ビアを介して接続され、さらにその該第１層配線とゲート電極８上とをコンタクトプラグ４を介して接続されている。ワード線コンタクト１２１は一定のビット線毎に形成され、１６本のビット線毎から、２５６本毎、５１２本毎等、メモリ回路領域の外周に形成されている。
【０１２５】
図４７は、図４４、４５または４６に例示する拡散層７をビット線１９に対して傾け、平行四辺形に近い変形六角形に設けた平面レイアウト図の例である。本実施の形態では、拡散層７を変形六角形に形成することによって、図４４、４５または４６の実施の形態より単位面積あたりのビット数を増加させることができる。ただし、レイアウトパターンに斜め形状を搭載することによって、拡散層７の露光プロセス等が複雑になる。
【０１２６】
(第十一の実施形態)
図４８は、本発明のひとつの実施の形態にかかる半導体装置を示す平面レイアウト図である。
この図４８は、第一の実施の形態におけるメモリ回路領域の構造について、代表的な素子構造を示している。特にプレート線１１７や、その他の配線等、下記の説明のために一部の配線等については記載を省略している。
【０１２７】
ワード線となるゲート電極８と列（Ｙ）デコード線１８が直交している。ビット線１９は、列（Ｙ）デコード線１８と平行に形成されているが、容量コンタクト１１９とビット線コンタクト１１８を迂回するように一部斜めに形成されている。ただし、斜め部分は図４８では第５層配線５５の下になっているため図示されていない。また、本実施の形態では、ビット線３本に対して列デコード線１本の割合で配置しているが、このビット線１９と列デコード線１８の配置比は１６：１や６４：１など、さらに大きくなっていてもよい。
【０１２８】
拡散層７をビット線１９に対して傾け、平行四辺形に近い変形六角形に形成するとともに、シリンダ形状の容量素子９０の形状も変形六角形に形成することにより、本実施の形態においては、単位面積あたりのビット数を大きくすることが可能である。また、ワード線の抵抗を低減するための、いわゆるワード線裏打ち配線となる第５層配線５５と、ワード線とのコンタクトをとるワード線コンタクト１２１をメモリ回路領域の外周に設けている。図４８が平面図のため、図中のワード線コンタクト１２１は平面構造のみ示しているが、実施の形態における論理回路領域の様に第５層配線から第１層配線までのスタック形ビアを介して接続され、さらにその該第１層配線とゲート電極８上とをコンタクトプラグ４を介して接続されている。ワード線コンタクト１２１は一定のビット線毎に形成され、１６本のビット線毎から、２５６本毎、５１２本毎等、メモリ回路領域の外周に形成されている。
【０１２９】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１３０】
１ コンタクト層間絶縁膜
２ エッチストップ膜
３ コンタクトバリアメタル膜
４ コンタクトプラグ
５ シリコン基板
６ 素子分離ＳＴＩ
７ 拡散層
８ ゲート電極
９ ＭＯＳトランジスタ
１１ 第１層の層間絶縁膜
１３ 第１層配線バリアメタル膜
１５ 第１層配線
１７ 行デコード配線
１８ 列デコード配線
１９ ビット線
２０ 第１層配線のキャップ膜
２１ 第２層の層間絶縁膜
２３ 第２層配線バリアメタル膜
２５ 第２層配線
３０ 第２層配線のキャップ膜
３１ 第３層の層間絶縁膜
３３ 第３層配線バリアメタル膜
３５ 第３層配線
４０ 第３層配線のキャップ膜
４１ 第４層の層間絶縁膜
４３ 第４層配線バリアメタル膜
４５ 第４層配線
５０ 第４層配線のキャップ膜
５１ 第５層の層間絶縁膜
５３ 第５層配線バリアメタル膜
５４ ハードマスク絶縁膜
５５ 第５層配線
６０ 第５層配線のキャップ膜
６１ 第６層の層間絶縁膜
６３ 第６層配線バリアメタル膜
６５ 第６層配線
７０ 第６層配線のキャップ膜
７１ 第７層の層間絶縁膜
７３ 第７層配線バリアメタル膜
７５ 第７層配線
８０ 第７層配線のキャップ膜
８１ シリンダ加工レジスト膜Ａ
８２ シリンダ加工レジスト膜Ｂ
８３ シリンダ加工レジスト膜Ｃ
８４ シリンダ加工マスク絶縁膜
８８ 容量素子開口部Ａ
８９ 容量素子開口部Ｂ
９０ 容量素子
９１ 下部電極膜
９２ 容量絶縁膜
９３ 上部電極膜
９４ ハードマスク絶縁膜
９５ シリンダ加工レジスト膜
９７ 上部電極加工レジスト膜
９８ 容量素子開口部
１０１ 従来のアドオン型のメモリ回路部
１０２ 従来のアドオン型の論理回路部
１０３ 多層配線部
１０４ リフトアップ配線部
１０５ ビルトイン型のメモリ回路部
１０６ ビルトイン型の論理回路部
１１１ リフトアップ絶縁膜Ａ
１１２ リフトアップ配線プラグＡ
１１３ 容量加工ストップ膜
１１４ リフトアップ絶縁膜Ｂ
１１５ リフトアップ配線プラグＢ
１１６ 配線加工ストップ膜
１１７ プレート線
１１８ ビット線コンタクト
１１９ 容量コンタクト
１２０ 容量セルコンタクト
１２１ ワード線コンタクト
１３１ 第３層の層間絶縁膜Ｂ
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電子産業の集積回路分野の製造技術において、さらなる高集積化かつ高速化の要求が高まっている。また集積化の進展により、回路の規模が大きくなり、設計の難易度が増大している。
【０００３】
同一半導体基板上に論理回路とメモリ回路を搭載する集積回路、いわゆる混載回路では、同一の基板上に論理回路とメモリ回路が存在することで、単に近距離にレイアウトが可能となることで集積化が向上するだけでなく、回路間の配線が短くなることで動作速度の向上も可能となるなどの特徴を持つ。
【０００４】
しかしながら、同一の半導体基板上に容量素子を備えたメモリ回路と論理回路を搭載する際には、メモリ回路が有するデータの記憶に用いられる容量素子の形成のために、通常論理回路を形成する場合には用いられない構造を用いる必要がある。例えば、トレンチ型容量素子の場合では、半導体基板に数ミクロン以上の深い溝を形成し、そこに容量素子を形成する手法が報告されているが、素子の微細化に伴ってトレンチ開口径が小さくなるだけでなく、容量の確保のためにその深さは増す一方であり、その製造工程は非常に難易度が上昇している。
【０００５】
一方、スタック型容量素子の場合でも、所望の容量を実現するためにスタック構造をフィン型や円筒（シリンダ）型を採用するなどしている。容量素子をビット線上に形成する、いわゆるＣＯＢ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ構造）では容量素子の容量を稼ぐために容量の高さを高くする必要がある。
【０００６】
現在、容量素子の下部容量配線と上部容量配線との間に設けられている配線層が１層である半導体装置として各種の提案がある（例えば、特許文献３、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７―２０１１０１号公報
【特許文献２】特開２００４−３４２７８７号公報
【特許文献３】特開２０００−００３９６０号公報
【特許文献４】特開２００５−１０１６４７号公報
【非特許文献】
【０００８】
【非特許文献１】Ｍ．Ｕｅｋｉ et .al、ＩＥＥＥ ＩＥＤＭ、 ｐｐ９７３−９７６（２００７）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
スタック型構造で容量素子の高さを稼ぐことは、容量下部の配線と容量上部の配線の距離が遠くなることになる。これによって論理回路部では第１の配線層から拡散層に至るまでのコンタクトも高くなり、製造工程においてはその難易度が高くなるとともに、容量素子が形成されている層の電気抵抗、すなわち寄生抵抗も増大することから性能面でも動作速度の低下を招くことになる。
【００１０】
さらに、上述の通り、メモリ回路と論理回路を同一の半導体基板上に形成する場合において論理回路を設計する際には、容量素子の形成を考慮して、寄生抵抗などを考慮した設計を行う必要がある。これは同じ論理回路を設計する場合でも、容量素子が同一の半導体基板上に存在するか否かによって、特に配線抵抗やその寄生容量の違いにより設計パラメーターを変更する必要があるということである。全く同じ回路であるにも関わらず、容量素子と同時形成するばかりに設計をやり直さなければならないだけでなく、場合によっては容量素子と混載したことによって回路の動作速度が低下したり、動作マージンが低下して動作しなくなったりする可能性がある。
【００１１】
論理回路部のコンタクト高さを低減する提案の例としては、まず、特許文献１を挙げることができる。特許文献１では、容量素子の上部電極を、論理回路部に存在する配線と同一の高さに形成された上部容量配線で接続することによって、上部電極間を接続するためのプレート線とよばれる配線を形成するための専用の工程や専用の設備を必要とせず、同時に容量素子の上下膜厚の確保と論理回路部のコンタクト（ロジックコンタクト）のアスペクトが低減可能であることが示されている。
【００１２】
特許文献１の提案ではコンタクト高さの低減は可能であるが、論理回路部のコンタクト高さの低減は配線高さ１層分と限定的である。この構造において容量素子の容量を向上させるためには、容量素子高さを高くすることが必要となるが、この場合、容量高さの増加に伴ってロジックコンタクト高さも増大する。したがって、コンタクト製造の難易度が上昇する上に、ロジックコンタクトの抵抗は増大する。また、論理回路部の多層配線材は銅を主成分とした銅配線であることが望ましいのに対して、銅配線材以外の配線、すなわち高抵抗のタングステン（Ｗ）配線が使用される。さらに、また、容量素子の存在によって容量素子の存在するその配線層の構造は通常の論理回路の配線構造とは異なっており、容量素子の存在する層ではロジックコンタクト高さが高く、抵抗も高くなっている。その結果、すべての配線層が低抵抗銅材で形成される通常の論理回路設計用パラメーターとは互換性のない、専用の設計パラメーターが必要となってしまう。
【００１３】
特許文献２の提案では、コンタクト高さを低減するために第１層配線を容量素子の中間部に形成している。これにより特許文献１同様に論理回路部のコンタクト高さを低減可能である。しかし特許文献２の手法を用いたとしても論理回路部の構造は容量素子の構造に依存し、容量素子を備えない構造とは異なる構造になる。
【００１４】
したがって、特許文献２の構造を用いても、論理回路の設計パラメーターについてはメモリ回路と混載時には専用の値を用いる必要がある。また、特許文献２の手法でも特許文献１と同様に、容量素子の容量を稼ぐためには層間絶縁膜を厚くして背丈の高い容量を形成する必要がある。また、メモリ回路側の配線をすべて銅配線としていないことから、論理回路側の多層配線をすべて銅配線とすることができていない。やはり特許文献１同様にコンタクト形成時の難易度の上昇や、コンタクト抵抗の増大が生じることになる。さらに、最先端の論理回路の多層配線では少なくとも下層に位置する狭ピッチのローカル配線にはＳｉＯＣＨ膜などの低誘電率層間絶縁膜が導入されている。低誘電率層間絶縁膜(Ｌｏｗ−ｋ膜)は耐熱性に限界があり、例えば成長温度の高いＣＶＤ−Ｗなどを用いたＷ配線などを適用することはできない。このため、論理回路側多層配線の全層をＬｏｗ−ｋ／Ｃｕ配線化することができない。その結果、すべての配線層がＬｏｗ−ｋ／Ｃｕ構造で構成される通常の論理回路設計用パラメーターとは互換性のない、専用の設計パラメーターが必要となってしまう。
【００１５】
また、特許文献２で示されている実施の形態１あるいは実施の形態３においては、上部電極や上層配線の銅膜の直上にシリコン酸化膜からなる絶縁膜を形成した構造となっている。シリコン酸化膜は銅膜に対する拡散耐性が無いために、特許文献２の構造では銅（Ｃｕ）が絶縁膜中に拡散し、絶縁膜の信頼性が劣化する。
【００１６】
また、シリコン酸化膜の成膜においては主に原料ガスの酸化によって成膜が行われることから、配線表面のＣｕが露出している状態で、シリコン酸化膜の成膜を行うと、Ｃｕが酸化して配線抵抗の増大や、成膜されるシリコン酸化膜のとの密着性の低下や、それに伴う信頼性の劣化などが懸念される。以上のように、特許文献２ではエッチングストッパ膜を設ける必要がない利点が謳われているが、特許文献２の構造ではむしろ信頼性が劣化する欠点を抱えていると考えられる。
【００１７】
以上の内容を図に示すと図３３（（ａ）、（ｂ））のようになる。特許文献２に代表されるように、従来の技術ではメモリ回路部１０１は容量素子９０の上に多層配線部１０３を付与したような構造（アドオン型）を有していた。そのため、論理回路部１０２では、容量を確保するために容量素子９０の高さに応じて多層配線部１０３をリフトアップする配線部（リフトアップ配線部１０４）が必要となり、多層配線構造が厚くなることが問題であった。
【課題を解決するための手段】
【００１８】
本発明によれば、半導体基板と、
前記半導体基板上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線構造と、
前記多層配線構造内に埋め込まれた、下部電極、容量絶縁膜、および上部電極により構成された容量素子と、を備え、
前記下部電極に接続した下部容量配線と、前記上部電極に接続した上部容量配線との間に、少なくとも２層以上の前記配線層が設けられたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１９】
容量素子が多層配線構造内に埋め込まれるとともに、この容量素子の下部容量配線と上部容量配線との間に少なくとも２層以上の配線層が設けられた構造により、容量素子の容量を確保しつつも、多層配線構造が厚くなることを抑えることができる。
【図面の簡単な説明】
【００２０】
【図１】この発明の第一の実施形態の半導体装置を示す断面図である。
【図２】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図３】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図４】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図５】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図６】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図７】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図８】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図９】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１０】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１１】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１２】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図１３】この発明の第一の実施形態の一例における半導体装置を示す断面図である。
【図１４】この発明の第一の実施形態の一例における半導体装置を示す断面図である。
【図１５】この発明の第二の実施形態の一例における半導体装置を示す断面図である。
【図１６】この発明の第三の実施形態の一例における半導体装置を示す断面図である。
【図１７】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図１８】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図１９】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２０】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２１】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２２】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２３】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２４】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２５】この発明の第三の実施形態の一例における半導体装置の製造工程断面図である。
【図２６】この発明の第三の実施形態の一例における半導体装置を示す断面図である。
【図２７】この発明の第四の実施形態の一例における半導体装置を示す断面図である。
【図２８】この発明の第五の実施形態の一例における半導体装置を示す断面図である。
【図２９】この発明の第六の実施形態の一例における半導体装置を示す断面図である。
【図３０】この発明の第七の実施形態の一例における半導体装置を示す断面図である。
【図３１】この発明の第七の実施形態の一例における半導体装置を示す断面図である。
【図３２】この発明の第七の実施形態の一例における半導体装置を示す断面図である。
【図３３】従来技術とこの発明の一例における半導体装置を比較する断面図である。
【図３４】この発明の第八の実施形態の一例における半導体装置を示す断面図である。
【図３５】この発明の第八の実施形態の一例における半導体装置を示す断面図である。
【図３６】この発明の第九の実施形態の一例における半導体装置を示す断面図である。
【図３７】図２に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図３８】図３に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図３９】図５に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４０】図６に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４１】図９に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４２】この発明の第一の実施形態の一例における半導体装置の製造工程断面図である。
【図４３】図４２に示すこの発明の第一の実施形態の一例における半導体装置の製造工程の平面レイアウト図である。
【図４４】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４５】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４６】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４７】この発明の第十の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【図４８】この発明の第十一の実施の形態の一例における半導体装置のレイアウトを示す平面図である。
【発明を実施するための形態】
【００２１】
本発明の実施の一形態を詳細に説明する前に、本実施形態における用語の意味を説明する。
絶縁膜とは、例えば配線材を絶縁分離する膜（層間絶縁膜）であり、低誘電率絶縁膜とは、半導体素子を接続する多層配線間の容量を低減するため、シリコン酸化膜（比誘電率４．５）よりも比誘電率の低い材料を指す。特に、多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくしたポーラスシリカ材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。この絶縁膜として、これらの膜をさらに低誘電率化した膜を用いても良い。
【００２２】
本実施の形態において、金属配線材およびコンタクトプラグ材とは、主にＣｕを主成分とする。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。また一部の実施の形態においては、第１層目配線とシリコン基板上に形成されたＭＯＳＦＥＴとを接続するコンタクトプラグ材は主にタングステン（Ｗ）を主成分としている。この場合、第１層目の配線とシリコン基板上に形成されたＭＯＳＦＥＴとを絶縁分離するプレメタル絶縁膜（ＰＭＤ）は耐熱性に優れるシリコン酸化膜となる。
【００２３】
バリアメタル膜とは、配線あるいはコンタクトプラグを構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、銅の拡散に対してバリアとなる性質を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）、ルテニウム（Ｒｕ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。またタングステンを主成分に用いるコンタクトプラグのバリアメタルにも前記の金属膜が用いられる。
【００２４】
ダマシン配線とは、あらかじめ形成された層間絶縁膜の溝に、金属配線材を埋め込み、溝内以外の余剰な金属を、例えばＣＭＰなどにより除去することで形成される埋め込み配線をさす。Ｃｕによりダマシン配線を形成する場合には、Ｃｕ配線の側面および外周をバリアメタルで覆い、Ｃｕ配線の上面を、銅拡散耐性（Ｃｕバリア性）を持つ絶縁性バリア膜（キャップ膜とも呼ぶ）で覆う配線構造が一般に用いられる。
【００２５】
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。ダマシン法による配線形成においては、特に、配線溝あるいはビアホールに対し金属を埋設した後に、余剰の金属部分を除去し、平坦な配線表面を得るために用いる。
【００２６】
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などの基板も含む。
【００２７】
ハードマスクとは、層間絶縁膜の低誘電率化による機械的強度低下やプロセス耐性の低下により、直接プラズマエッチングやＣＭＰを行うことが困難な場合に、層間絶縁膜上に積層し、保護する役割を果たす絶縁膜をさす。
【００２８】
プラズマＣＶＤ法とは、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
【００２９】
ＰＶＤ法とは、通常のスパッタリング法のほか、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図った、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法を含む手法である。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。本発明中では、主にダマシンＣｕ配線を形成する際のＣｕシード層や、バリアメタル層を形成する際に使用することができる。
【００３０】
(第一の実施形態)
本発明の実施の一形態について図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
本実施形態の半導体装置は、半導体基板（シリコン基板５）と、シリコン基板５に形成され、配線（第３層配線３５、第４層配線４５、第５層配線５５、第６層配線６５）および絶縁膜（第３層の層間絶縁膜３１、第４層の層間絶縁膜４１、第５層の層間絶縁膜５１、第６層の層間絶縁膜６１）により構成された配線層（第３層配線３５と第３層の層間絶縁膜３１、第４層配線４５と第４層の層間絶縁膜４１、第５層配線５５と第５層の層間絶縁膜５１、第６層配線６５と第６層の層間絶縁膜６１）が複数積層された多層配線構造と、この多層配線構造内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜（容量絶縁膜９２）、および上部電極（上部電極膜９３）により構成された容量素子９０と、を備えるものである。さらに、本実施形態の半導体装置は、下部電極膜９１に接続した下部容量配線（第２層配線２５）と、上部電極膜９３に接続した上部容量配線（プレート線配線として第５層配線５５）との間に、少なくとも２層以上の前記配線層（第３層配線３５と第３層の層間絶縁膜３１、第４層配線４５と第４層の層間絶縁膜４１、第５層配線５５と第５層の層間絶縁膜５１）が設けられたことを特徴とするものである。
【００３１】
図１は、本発明のひとつの実施の形態の半導体装置を示す断面図であり、図２〜図１２、図４２は、図１の半導体装置の製造方法を工程順に示す断面図の例である。図１の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。図２〜１２、図４２のいずれも図の左側（ａ）はメモリ回路領域、右側（ｂ）は論理回路領域の代表的な断面図を示す。また図３７〜図４１、図４３は、それぞれ図２、図３、図５、図６、図９および図４２中（ａ）の上面図（平面レイアウト図）である。また図１３および図１４についても左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
【００３２】
多層配線構造は、例えば第３層配線３５および第３層の層間絶縁膜３１により構成された配線層、第４層配線４５および第４層の層間絶縁膜４１により構成された配線層、第５層配線５５および第５層の層間絶縁膜５１により構成された配線層、第６層配線６５および第６層の層間絶縁膜６１により構成された配線層が積層された構造を有する。多層配線構造は、さらに異なる配線層が積層されてもよい。本実施形態では、この多層配線構造は、一般的な論理回路領域の多層配線構造を表すものである。この論理回路領域の多層配線構造では、上層に位置する多層配線層を構成する各配線層や配線の厚さは、下層に位置する多層配線層よりも厚いことが一般的であるが、本実施形態では、多層配線層を構成する各配線層や配線の厚さは特に限定されない。従来のように、一部または全部の配線層の各配線層や配線の厚さが同じでもよく、下層から上層に向かって配線層の各配線層や配線の厚さが厚くなってもよい。
または、少なくとも容量素子が設けられた領域の、配線層の高さ(厚み)が全て同じであり配線の高さ(厚み)が全て同じであってもよい。つまり、容量素子９０が埋め込まれた領域においては、例えば第３層配線３５、第４層配線４５および第５層配線５５の配線の厚みが同じであり、これらの配線が設けられた第３の配線層、第４の配線層、および第５の配線層の厚みが同じであればよい。さらに、容量素子９０が埋め込まれていない領域の配線層や配線の厚さは、容量素子９０が埋め込まれた領域の配線層や配線の厚さが同じでもよく、または異なっていてもよい。本実施形態では、図１に示すように、第２層配線２５、第３層配線３５、・・・第６層配線６５の配線の厚さが同じかつ、これらが設けられた配線層の厚さも同じである。本実施形態では、配線および配線層の厚さ(厚み)は、シリコン基板５の法線方向の厚さを表すものとする。
【００３３】
この多層配線構造おいて、メモリ回路領域と論理回路領域との配線層は同層に設けられているものである。つまり、メモリ回路領域の第３層配線層、・・・第５層配線層と論理回路領域の第３層配線層、・・・第５層配線層とは同層になる。本実施形態では、このメモリ回路領域の多層配線構造内に容量素子９０が埋め込まれているものである。さらに、容量素子９０は少なくとも２層以上の配線層にわたって設けられているため、この多層配線構造の配線層数を変えずに、容量素子９０が貫く配線層数を変化させて所望の容量を得ることができる。また、上述のとおり、容量素子９０が埋め込まれたメモリ回路領域の多層配線と論理回路領域の多層配線は同層に形成される。このため、新たに論理回路領域の多層配線を設ける必要がない。これにより、多層配線構造をコンパクトに設けることができる。
【００３４】
図１に示すとおり、多層配線構造内に容量素子９０が埋め込まれたことにより、下部電極膜９１が、上から第５層の層間絶縁膜５１、第４層の層間絶縁膜４１、第３層の層間絶縁膜３１を貫通するように設けられており、この多層配線構造内に凹部が形成されている。この凹部の底面および側面上に接するように容量絶縁膜９２が形成されている。さらに、この容量絶縁膜９２上に接するように上部電極膜９３が形成されている。下部電極膜９１、容量絶縁膜９２および上部電極膜９３をこのように設けることで、これらにより構成した容量素子９０を多層配線構造内に設けることができる。また、容量素子９０が多層配線構造内に埋め込まれたため、図１に示すとおり、容量素子９０の上部電極膜９３が設けられた第５層の層間絶縁膜５１には、この上部電極膜９３上に、上部電極膜９３に接続した上部容量配線として第５層配線５５が設けられている。
容量素子９０が多層配線構造内に埋め込まれる位置には、下部容量配線（第２層配線２５）と、上部容量配線（プレート線配線として第５層配線５５）との間に、少なくとも２層以上の配線層が設けられている限り、特に限定されない。容量素子９０は、最も微細化が進んでいる下層に位置する多層配線層に形成してもよい。
【００３５】
さらに、図１に示す通り、容量素子９０が設けられたメモリ回路領域の容量素子９０が多層配線構造内に埋め込まれており、この多層配線構造において、本実施の形態では、列デコード配線１８が下部容量配線の上層に形成されている。行デコード配線１７もしくは列デコード配線１８のいずれかもしくは両方が、容量素子９０と同層に設けられているか、もしくは、下部容量配線と同層に設けることにより、上層配線を利用する必要がなくなり、メモリ回路領域の配線層数を減ずることができる。これによってメモリ回路領域の上層は論理回路領域の配線のために用いたり、各回路領域間を接続するために用いたりすることが可能となり、チップ面積を縮小することが可能になる。
なお、この多層配線構造において、例えば第３配線層と第４配線層などの異なる配線層の厚みを同一にしてもよい。また、容量素子９０が設けられたメモリ回路領域の配線層の厚みと、容量素子９０が設けられていない論理回路領域と配線層の厚みとを同一にすることができる。また、多層配線構造の配線層の厚みを変えずに、容量素子９０を多層配線構造内に埋め込むことができる。これにより、多層配線構造の配線層を厚くせずに、容量素子９０が貫く配線層により、容量素子９０の所望の容量を得ることができる。
【００３６】
つぎに本実施形態の半導体装置の製造方法について説明する。
図２では、標準的な集積回路の形成方法を用いて作成した、ＭＯＳトランジスタ９および第２層配線２５形成後の構造を有する基板を示す。
本実施形態の半導体装置は、さらに、シリコン基板５の表面近傍に形成された第一の拡散層(拡散層７)と、シリコン基板５の表面近傍に形成された第二の拡散層(拡散層７)と、第一の拡散層(拡散層７)と第二の拡散層(拡散層７)との間のシリコン基板５に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極８と、を備える。そして、本実施形態の半導体装置は、これらのシリコン基板５、第一の拡散層(拡散層７)、第二の拡散層(拡散層７)、ゲート絶縁膜、およびゲート電極８により電界効果トランジスタ(ＭＯＳトランジスタ９)を構成するものである。
シリコン基板５上に形成されるＭＯＳトランジスタ９のゲート絶縁膜は、高誘電率ゲート絶縁膜であればよい。例えば高誘電率ゲート絶縁膜として、ＳｉＯＮなどシリコン酸窒化物あるいはＨｆ酸窒化物などのＨｆを含む高誘電率ゲート絶縁膜などを用いることができる。具体的には、Ｈｆ酸化物、Ｈｆシリケート、およびＨｆ酸化物またはＨｆシリケートに窒素が導入された高誘電率絶縁膜を用いることができる。ゲート絶縁膜は、単層またはこの種類で構成された多層でもよい。
またゲート電極材としてはポリシリコンあるいはその上面層がＮｉ、Ｃｏ、Ｔｉ、Ｐｔなど金属シリサイドで覆われされたものである。さらには、ゲート電極の一部にＴｉ、Ｔａ、Ａｌあるいはそれらの導電性窒化物を含むメタルゲート電極であってもよい。特に、メタルゲート電極の場合、ロジック部のトランジスタの駆動電流を向上させるといった効果のみならず、メタルゲート電極はＤＲＡＭ部のワード線を構成しているので、このワード線の抵抗を低減する効果もあり、多層配線層に容量素子部を埋め込んだｅＤＲＡＭ構造と組み合わせることで、より高速動作が可能となる。
【００３７】
ＭＯＳトランジスタ９は、Ｎ型またはＰ型いずれでもよい。また、Ｎ型トランジスタとＰ型トランジスタとは同一のシリコン基板５上に形成されてもよい。図２に示す拡散層７は、第一の拡散層および第二の拡散層を表し、第一の拡散層および第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層である。
なお図２において、１はコンタクト層間絶縁膜、２はエッチストップ膜、３はコンタクトバリアメタル膜、４はコンタクトプラグ、５はシリコン（Ｓｉ）基板，６は素子分離ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７は拡散層、８はゲート電極である。また、１１は第１層の層間絶縁膜であり、１３は第１層配線バリアメタル膜、１５は第１層配線、２０は第１層配線のキャップ膜、２３は第２層配線バリアメタル膜、２５は第２層配線、３０は第２層配線のキャップ膜、である。また、ビット線１９は第１層配線１５と同時に形成されるが、メモリ回路部におけるビット線である。
【００３８】
さらに、ここでビット線１９は第１層配線１５と同一層に形成されており、特許文献２などに見られるような、ビット線だけの配線層は存在しない。本実施形態に示す構造により、多層配線構造は層数を有効に活用可能である。
【００３９】
図２ではコンタクト層間絶縁膜１はシリコン酸化膜からなり、コンタクトプラグ４はタングステンからなり、コンタクトバリアメタル膜３は窒化チタン／チタンの積層膜からなる。また、第１層の層間絶縁膜１１および第２層の層間絶縁膜２１は低誘電率絶縁膜でありＳｉＯＣＨ膜、より具体的にはＭＰＳ（Ｍｏｌｅｃｕｌａｒ Ｐｏｒｅ Ｓｔａｃｋ）膜からなる。ＭＰＳ膜の詳細については非特許文献１に記載されている。第１層配線バリアメタル膜１３はタンタル／窒化タンタル積層膜からなり、第１層配線は銅からなる。また、第１層配線のキャップ膜２０および第２層配線のキャップ膜３０はＳＣＣ（Ｓｉｌｉｃａ ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｃｏｍｐｏｓｉｔｅ）膜からなる。このＳＣＣ膜についても、ＭＰＳ膜と同様に非特許文献１に詳細が記載されている。
【００４０】
ＭＰＳ膜とＳＣＣ膜について以下に簡単に記載する。ＭＰＳ膜は、６員環の環状シロキサンを主骨格とし、有機基を官能基に持った有機シロキサンを原料として成膜する。シリコン原子に結合する有機官能基は不飽和炭化水素基とアルキル基である。ＳＣＣ膜は、不飽和炭化水素基、アルコキシ基、アルキル基がそれぞれ、シリコン原子に直接結合した有機シラン原料を用いて成膜される。膜の構造としてはアモルファスカーボン構造と不飽和炭化水素結合が膜中に含まれることが特徴である。ＭＰＳ膜とＳＣＣ膜のいずれの原料においても前記不飽和炭化水素基としては、ビニル基、プロペニル基、イソプロペニル基、１−メチル−プロペニル基、２−メチル−プロペニル基、１,２−ジメチル−プロペニル基などが挙げられる。特に好ましい不飽和炭化水素基は、ビニル基である。またＭＰＳ膜とＳＣＣ膜のいずれの原料においても前記アルコキシ基はアルキル基が酸素原子に結合した構造である。前記シリコン原子に直接結合するアルキル基、および前記アルコキシ基を構成するアルキル基としては、メチル基、エチル基、プロピル基、イソプロピル基、ブチル基、イソブチル基、ｓｅｃ−ブチル基、ｔｅｒｔ−ブチル基などが挙げられる。またＭＰＳ膜原料のシリコンに結合するアルキル基としては、イソプロピル基、イソブチル基、ｔｅｒｔ−ブチル基など、空間的に嵩高く、立体障害基として機能する官能基が好ましい。特に、より好ましい官能基の一つはイソプロピル基である。すなわち、トリイソプロピルトリビニルトリシクロシロキサンである。さらにＳＣＣ膜原料のシリコンに結合するアルコキシ基、アルキル基として、より好ましいのはメトキシ基とイソプロピル基である。すなわちイソプロピルジメトキシビニルシロキサンとなる。これらの原料を用いることでＭＰＳ膜では膜中に非常に微細な（主に０．５ｎｍ以下の）空孔構造が導入されることが特徴となる。またＳＣＣ膜は、ＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を持つことが特徴である。さらに比誘電率が３．１程度でありながら、機械強度が２０ＧＰａ程度と高いことも特徴である。また、表面反応が強い成膜モードで成膜されるために、段差被覆性も良好である。これらの膜は一般的に知られているＳｉＯＣＨ膜に比べて炭素組成が高いことが特徴である。シリコン／酸素／炭素の元素比は、Ｓｉを基準とすると、ＳｉＯＣＨ膜に対し、ＳＣＣ膜で炭素が約２倍程度、ＭＰＳ膜では４倍程度の炭素が含まれている。相対的に酸素の元素比が一般的なＳｉＯＣＨ膜に比較して少なく、ＳＣＣ膜で３／４程度、ＭＰＳ膜では１／２程度である。これはこれらの膜が、原料をプラズマ中で解離・活性化させるプラズマＣＶＤではなく、プラズマ重合反応により成膜することでシリカ骨格を保持したまま不飽和炭化水素を優先的に活性化させ、絶縁膜の化学構造を制御することが容易となることから実現される。このＭＰＳとＳＣＣ膜の組成の差が、容量開口部の加工形成においては重要なポイントとなる。
【００４１】
第２層配線２５を形成する手法について簡単に記載する。第１層配線１５を形成し、ＳＣＣ膜からなる第１層配線のキャップ膜２０を成膜した後に、第２層の層間絶縁膜２１として前記ＭＰＳ膜を成膜する。引き続き加工時のマスクとしてシリコン酸化膜（図示せず）を成膜する。さらにリソグラフィとドライエッチングを用いたいわゆるデュアルダマシンプロセスによって第２層配線の開口部を形成する。このとき開口部の一部は第１層配線１５に電気的に接続するためのビアホールを含んでいる。これらの開口部にスパッタリング法によって第２層配線バリアメタル膜２３を堆積し、引き続いて銅めっきのシード層となる銅を堆積する。さらにめっき法によって銅を埋め込む。ここで用いる銅にはアルミニウムや銀などの金属の添加物を含んでいてもよい。この第２層配線の開口部にバリアメタル膜２３と銅が残るように余分なバリアメタル膜と銅をＣＭＰなどの手法を用いて除去し、第２層配線２５を形成する。この工程中に前記シリコン酸化膜は除去され、第２層の層間絶縁膜２１上には残らない。その後、第１層と同様にＳＣＣ膜からなる第２層配線のキャップ膜３０を成膜する。ここで、容量素子の開口部以外の容量絶縁膜の下部に部分的にシリコン酸化膜が設けられていてもよい。以後の工程で、この第２層配線の開口部と同等にして、第３層配線の開口部、・・・第６層配線の開口部を形成することができる。図１に示す第３層配線バリアメタル膜３３、第４層配線バリアメタル膜４３、第５層配線バリアメタル膜５３および第６層配線バリアメタル膜６３は、第１層配線バリアメタル膜１３または第２層配線バリアメタル膜２３と同様にして形成できる。図１に示す第５層配線のキャップ膜６０および第６層配線のキャップ膜７０は、第２層配線のキャップ膜３０と同様にして形成できる。
【００４２】
本実施の形態では層間絶縁膜およびキャップ膜は単層の絶縁膜を用いているが、それぞれ、複数種の絶縁膜の積層構造でもよい。たとえば、層間絶縁膜はＭＰＳ膜と他のＳｉＯＣＨ膜、キャップ膜はＳｉＣ膜とＳｉＣＮ膜の積層構造などでもよい。なお、図３７は、第２層配線のキャップ膜３０を成膜する前の平面レイアウトを示す。図３７に示すように、デコード線１８、第２層の層間絶縁膜２１、第２層配線２５が同層に設けられている。
【００４３】
さらに図３には、第３層配線３５および第４層配線４５を形成する。形成方法は第２層配線２５と同様である。ここでは後にメモリ回路領域には容量素子を形成するため、論理回路領域のみに配線層を形成する。本実施の形態では容量素子の高さを論理回路部の３層分よりは低い場合を示しているが、４層分より低い場合とする場合にはさらに論理回路部を１層多く形成する。なお、図３８は、第４層配線のキャップ膜５０を成膜する前の平面レイアウトを示す。図３８に示すように、第４層の層間絶縁膜４１、第４層配線４５が同層に設けられている。
【００４４】
次に図４のように第４層配線のキャップ膜５０を堆積した後に、ハードマスク絶縁膜９４を成膜する。さらにシリンダ加工レジスト膜９５をリソグラフィによって形成する。
【００４５】
ここでハードマスク絶縁膜９４はシリコン酸化膜を用いたが、他の絶縁膜との積層構造でもよい。またレジスト膜との間に反射防止膜を備えるなどの多層構造としてもよい。いずれの場合も容量素子形成過程で第４層配線のキャップ膜５０を保護する効果をもつ絶縁膜であることが好ましい。具体的には、シリコン酸化膜のほか、シリコン窒化膜、シリコン酸窒化膜などが挙げられる。
【００４６】
引き続いて図５に示すようにドライエッチングによって容量素子開口部９８を形成する。このとき、第２層配線の酸化を防止するため、第２層配線のキャップ膜３０はエッチングしない。なお、図３９は図５（ａ）における平面レイアウト図を示す。図３９では、全面がシリンダ加工レジスト膜９５となっており、容量素子となる容量素子開口部９８の中に、第２層配線のキャップ膜３０が設けられている。本実施の形態のように、シリンダ形状の容量素子９０を矩形に形成することによって、光近接効果補正を含めた露光や、ドライエッチング加工などの形成プロセスが容易となる。特に３２ｎｍや２８ｎｍ技術世代以降において、光近接効果補正は複雑になっており、各要素パターンを単純な矩形あるいは直線形状で形成することは、面積あたりのビット密度を向上させるため、あるいは設計通りの形状を得るためには非常に効果的である。
【００４７】
容量素子開口部９８の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行うが、本実施の形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造となっている。先に述べた通り、この２つの膜は炭素の組成が大きく異なっており、ドライエッチングによる加工条件を工夫することにより、ＭＰＳ／ＳＣＣ膜のエッチングレートの比、いわゆるエッチング選択比を制御することが容易である。したがって、層間絶縁膜であるＭＰＳをエッチングしながら、キャップ膜であるＳＣＣ膜のエッチング選択比を小さくして、容量素子開口部９８を深く開口したり、反対にＭＰＳ／ＳＣＣの選択比を大きくして、シリンダ開口部底でエッチングを止めたりすることが出来る。層間絶縁膜はエッチングするが、キャップ膜のエッチング速度を相対的に著しく小さくしたりすることが可能である。つまりは炭素の存在によってエッチング速度が変化する条件と変化しない条件を選ぶことができる。こうした加工の自由度が高い構造を用いることにより、良好な容量素子開口部９８の形状を得ることができる。ここで、キャップ絶縁膜と低誘電率ＳｉＯＣＨ膜とのそれぞれの炭素／シリコン比を、キャップ絶縁膜（Ｃ／Ｓｉ）、低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）としたとき、例えばキャップ絶縁膜（Ｃ／Ｓｉ）／低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）＜２とする。
【００４８】
さらにシリンダ加工レジスト膜をアッシングにより除去し、容量素子の下部電極を下層の配線となる第２層配線２５に接続するため、第２層配線のキャップ膜３０をドライエッチングによってエッチバックする（図６）。なお、図４０は図６（ａ）における平面レイアウト図であり、全面がハードマスク絶縁膜９４となっており、容量素子となる容量素子開口部９８の中に、第２層の層間絶縁膜２１、第２層配線２５が設けられている。
【００４９】
引き続いて容量素子の下部電極となる下部電極膜９１を成膜し、さらにリソグラフィによって下部電極加工レジスト膜（図示せず）を形成する。この下部電極加工レジスト膜をマスクにして下部電極膜９１をエッチバック、さらにアッシングによって下部電極加工レジスト膜を除去した（図７）。さらに、下部容量配線と下部容量配線が設けられた配線層の配線との上面が同一の平面となるようにこの下部容量配線を設けても良い。
【００５０】
さらに引き続いて、容量絶縁膜９２と上部電極膜９３を成膜し、この加工のマスクとなる上部電極加工レジスト膜９７をリソグラフィによって形成する。上部電極加工レジスト膜９７をマスクにドライエッチングによって容量絶縁膜９２と上部電極膜９３をエッチングする。このとき、均一性確保のためオーバーエッチングを行うが、これによって、ハードマスク絶縁膜９４の一部がエッチングされる（図８）。さらに、上部容量配線と上部容量配線が設けられた配線層の配線との上面が同一の平面となるようにこの上部容量配線を設けても良い。
ここで容量素子９０に用いる材料としては、上部電極膜９３及び下部電極膜９１には、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕまたはこれらの積層構造等が挙げられる。また、容量絶縁膜９２としては二酸化ジルコニウム（ＺｒＯ２）やジルコニウムアルミネート(ＺｒＡｌＯx)、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂなどのランタノイドを添加した膜などが挙げられる。
【００５１】
このハードマスク絶縁膜９４は上述のアッシングおよびエッチングの工程において、特に論理回路部のハードマスク膜の下層に存在するキャップ膜、ひいてはさらにその下層にある銅配線を保護する役目を担っている。特に層間絶縁膜やキャップ膜が酸素プラズマや容量膜のエッチングプロセス耐性が無い場合には、ハードマスク膜の存在がないと、論理回路部の銅配線が酸化するなどにより、抵抗の上昇や信頼性の劣化が起こり、論理回路部の性能劣化や動作不良を引き起こすことになる。
【００５２】
次に、下部電極加工の際と同様にアッシングによって上部電極加工レジスト膜９７を除去する。さらに上部電極をマスクとして、ハードマスク絶縁膜９４をエッチバックし、第４層配線のキャップ膜５０を露出させる（図９）。これにより、ハードマスク絶縁膜９４は容量膜と上部電極が存在する領域のみに残存するのみとなる。なお、図４１は図９（ａ）における平面レイアウト図であり、メモリ回路領域のほぼ全面が上部電極膜９３となっており、容量素子となる容量素子開口部９８と、容量素子が存在しない領域では第４層配線のキャップ膜５０が設けられている。
【００５３】
前記ハードマスク絶縁膜９４の一部が容量膜と上部電極が存在する領域に一部残存する構造は、本実施の形態のように容量素子９０を多層配線中に埋め込み、かつ、多層配線の層間絶縁膜を低誘電率膜とした場合には非常に好ましい構造であり、本実施の形態のプロセスによって多層配線中に容量素子９０を形成する場合には、必ず前記領域にハードマスク絶縁膜９４が残存することになる。
【００５４】
その後、第５層の層間絶縁膜５１を成膜する（図１０）。この際、メモリ回路部では容量素子９０の存在によって、論理回路部との間に段差が生じるため、これをＣＭＰなどの手法によって平坦化を行う。また、シリンダ開口部への絶縁膜の埋設が困難な場合には埋設性に優れる層間絶縁膜を用いて容量素子開口部９８を埋設した後に、エッチバックを行い、開口部のみに層間絶縁膜を形成したのちに、第５層の層間絶縁膜５１を成膜してもよい。その後、第５層配線の開口部を形成するためのマスクに用いるハードマスク絶縁膜５４を成膜する（図１１）。
以後の形成プロセスは、第２層配線２５を形成するときの手法と同様に行うことにより、第５層配線５５を形成する（図１２）。さらに第５層配線５５の形成後、第５層配線のキャップ膜６０を形成する（図１２）。このとき、メモリ回路部においては、上部電極が配線溝加工時のストッパとして機能し、溝深さが制限されるとともに、上部電極に直接接続される上部容量配線(メモリ回路領域に形成された第５層配線５５)が同時に形成される。プレート線配線として上部容量配線が上部電極に直接接続された構造が得られる。これはプレート線配線として容量素子間を接続するだけでなく、その素子間の電気抵抗低減を実現する。またプレート線配線(メモリ回路領域に形成された第５層配線５５)は図４２(ａ)では奥行き方向に配線が延びているようにのみ記載しているが、実際にはメモリ回路領域内の平面において、メッシュ上の配線形状となっていてもよい(図４３)。このように、本実施形態では、上部電極上に直接プレート線配線が形成されるような構造が得られる。さらに第６層配線６５を同様に形成し、引き続いて上層配線を形成し、半導体集積回路を完成させる（図１）。
【００５５】
本実施形態の効果について説明する。以上のように、メモリ回路部の容量素子を多層配線構造に埋め込み、かつ容量素子の構造に多層配線の複数層以上の高さを確保することで、微細化されても多層配線の構造を変更することなく、容量素子の容量を確保することが容易となる。具体的には、本実施の形態では、容量素子の高さを論理回路部の２層分より高い場合を示しているが、微細化に伴って容量値が不足する場合は、さらに１層増やし、３層分よりは高い構造とすることができ、このとき論理回路部の多層配線構造は変更する必要がない。
【００５６】
さらに本実施の形態では、論理回路部の性能を重視し、配線抵抗低減のため、少なくとも容量素子が形成された領域の配線層のすべての配線が、銅を主成分とする配線材料で構成されることが望ましく、より好ましくは、配線層のすべての配線が、銅を主成分とする配線材料で構成されることである。上述のとおり、銅にはアルミニウムや銀などの金属の添加物を含んでいてもよい。
配線抵抗低減のためには、少なくとも容量素子が埋め込まれている多層配線(第２層配線２５、第３層配線３５、第４層配線４５)に用いられている配線材料は銅であればよい。より好ましくは配線層(第１の層配層から第６の層配層)全てに銅配線を用いることが望ましい（ただし、いわゆるパッドＡｌ層は除く）。本実施の形態では、図１に示すように、第１層配線１５から第６層配線６５まで全ての配線層を銅配線としている。本実施の形態の様な、メモリ回路部と論理回路部が同一の半導体基板上に集積されたいわゆるメモリ混載型のＬＳＩの論理回路部の設計において、メモリ回路部が混載されていない一般の論理ＬＳＩの設計と同一のパラメーターを用いることができる。これにより、メモリ回路部を混載するＬＳＩの論理回路部専用の設計が不要となる。
【００５７】
このように、本実施形態によれば、容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することができる。それにより、メモリ回路と論理回路を同一の半導体基板上に形成した場合においても、設計時の論理回路の設計パラメーターを容量素子の有無に関わらず互換性のある値を使用可能とすることで、容量素子が同一基板上に存在する集積回路においても、設計が容易となる。
また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保するとともに、論理回路部のトランジスタの拡散層から第１配線層までの距離を従来に比べて大幅に低減し、その形成を容易にし、同時に抵抗を低減することで、トランジスタの寄生抵抗が小さく、高速動作が可能となる。
さらに、メモリ回路部および論理回路部に共通して低抵抗かつ低寄生容量のＬｏｗ−ｋ/Ｃｕ配線を適用することが可能となることで、容量素子を有するメモリ回路部を混載したとしても論理回路部の性能劣化は一切なくなる。
【００５８】
さらに、容量素子の上部電極を、論理回路部に存在する配線と同一の高さに形成された上部容量配線で接続することによって、上部電極間を接続するためのプレート線とよばれる配線を形成するための専用の工程や専用の設備を必要とせず、同時に容量素子の上下膜厚の確保と論理回路部のコンタクト（ロジックコンタクト）のアスペクトが低減可能である。また、下部容量配線と下部容量配線が設けられた配線層の配線との上面が同一の平面となるようにこの下部容量配線を設けても同様の効果が得られる。さらに、容量素子の開口部以外の容量絶縁膜の下部に部分的にシリコン酸化膜を設けることにより、容量素子形成中に論理回路部のシリコン酸化膜の下層に存在するキャップ膜、ひいてはさらにその下層にある銅配線および層間絶縁膜を保護する役目を担わせることができる。シリコン酸化膜の存在により、論理回路部の銅配線が酸化するなどによる抵抗の上昇や信頼性の劣化を防止し、論理回路部の性能劣化や動作不良を抑制することができる。
容量素子は、本実施形態に記載したように、最も微細化が進んでいる下層に位置する多層配線層に形成することが有効である。下層に位置する多層配線層を構成する配線層および配線の厚さは同一であることが一般的である。これは、配線の特性が各層で同等となり、混載されるロジック側の回路設計を容易ならしめるといった効果があるためである。但し、本実施形態の趣旨は、少なくとも２層以上にわたる多層配線層に容量素子が埋め込まれていることであり、その配線層や配線の厚さが同一であることを必要不可欠としているわけではない。第一の実施形態の変形例として、例えば後述する図３２に示すように下層に位置する多層配線の上に位置する上層多層配線層（グローバル配線）に容量素子の上部の一部が形成されていてもよい。一般に該上層多層配線層を構成する各配線層や配線の厚さは、前記下層に位置する多層配線層よりも厚いことが一般である。
【００５９】
ところで、特許文献２記載の内容を図に示すと図３３（（ａ）、（ｂ））のようになる。図３３に示す、１１１はリフトアップ絶縁膜Ａ、１１２はリフトアップ配線プラグＡ、１１３は容量加工ストップ膜、１１４は、リフトアップ絶縁膜Ｂ、１１５はリフトアップ配線プラグＢ、１１６は、配線加工ストップ膜、１１７はプレート線を表す。特許文献２ではメモリ回路部１０１には容量素子９０の上に多層配線部１０３を付与したような構造（アドオン型）になっており、論理回路部１０２では、容量素子９０の高さに応じて多層配線部１０３をリフトアップする配線部（リフトアップ配線部１０４）が必要となっていた。このリフトアップ配線部１０４は、そのアスペクト比の高さから形成が困難なだけでなく、抵抗が高い。これはアドオン型論理回路部１０２の設計パラメーターがリフトアップ配線部１０４の存在によって、その存在が無い場合の設計パラメーターと大きく解離することとなるだけでなく、アドオン型論理回路部１０２の性能が劣化する。これらは微細化の進展によりさらに難易度が増すことになる。
【００６０】
これに対して、本実施形態では、これらのメモリ回路部および論理回路部の構造を、図３３（（ｃ）、（ｄ））に示すような、容量素子９０を多層配線構造に埋め込んだ、ビルトイン型構造のメモリ回路部１０５および論理回路部１０６とすることで、容量素子の高さは多層配線を貫く層数を変化させることで容量の確保が可能となり、かつ、ビルトイン型の論理回路部１０６は容量素子９０の存在によって設計パラメーターが変化することが無い。すなわち、同一半導体基板上にビルトイン型のメモリ回路部１０５が存在していても、論理回路部の多層配線の構造・材料にはまったく変化を及ぼさないことから、論理回路部のみの場合と完全に互換性のある設計パラメーターを用いることが可能となる。別な言い方をすれば、容量素子を有するメモリ回路部と論理回路部からなる混載回路チップにおいて、通常の論理回路部のみの論理回路チップとまったく同等の論理演算能力を維持しつつ高速メモリ機能を発現させることができる。
【００６１】
また、前記のように、本形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いているが、図１３に示すように、層間絶縁膜にＢｌａｃｋ ＤｉａｍｏｎｄＴＭ、のようなＳｉＯＣＨ膜を、キャップ膜にＳｉＣＮ膜を採用してもよい。この場合、これらの膜組成は窒素の存在の有無が異なることから、容量素子９０の開口部の形成においては、その点を考慮した加工条件を採用する必要がある。
あるいは、図１４に示すようにプレート線配線(メモリ回路領域に形成された第５層配線５５)をメモリ回路領域において、配線形状ではなくパッド上の形状、つまり超幅広配線のようになっていてもよい。また、ところどころにスリットを介在させたスリット入り幅広配線形状となっていてもよい。
【００６２】
(第二の実施形態)
図１５は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図１５の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
第一の実施形態の構造からさらに、コンタクトプラグ４に銅を採用し、さらに第１層配線１５とデュアルダマシン形状（デュアルダマシンコンタクト形状）を形成する事により、さらに拡散層から第１層配線１５までの抵抗を低減した構造とすることが可能である。この際、コンタクト層間絶縁膜１は図２のようにシリコン酸化膜とすることも可能であるが、ここでは第１層配線１５と同一の層間絶縁膜としている。あるいはコンタクト層間絶縁膜１には第１層とは異なる別の種類の低誘電率ＳｉＯＣＨ膜を用いても良い。また異種の低誘電率ＳｉＯＣＨ膜の積層構造としてもよい。コンタクト層間絶縁膜１には、Ｃｕ拡散バリア耐性を持つ膜、例えば、前記ＳＣＣ膜を用いることが望ましい。積層構造を用いる場合には、最下層、つまりはエッチストップ膜直上に用いることが望ましい。
【００６３】
特にＳＣＣ膜はプラズマ重合法で成膜されることから、通常のプラズマＣＶＤ法による層間絶縁膜よりも段差被覆性に優れており、エッチストップ膜成膜後の半導体基板のようにゲートの存在による凹凸上に成膜する際にも、良好な埋設性が得られる。
【００６４】
また、本実施の形態では、コンタクトプラグ４の材料にも銅を採用しており、コンタクトプラグ４を含めたプラグおよびビアを含めた配線金属全て（ただし、いわゆるパッドＡｌ層は除く）に銅を用いることで、低抵抗化を実現しており、非常に好ましい形態の一つである。
【００６５】
さらに、本実施の形態の構造におけるコンタクトプラグ４のコンタクトバリアメタル膜３は、第１層配線１５のバリアメタル膜１３を兼ねており、上述の通りデュアルダマシンプロセスで形成することから、その銅拡散耐性が高く、かつ低抵抗のバリア膜であることが望ましい。前記バリアメタルに使われる金属膜のなかでも、好ましくは窒化タンタル、タンタル／窒化タンタルの積層構造、より好ましくは、ルテニウム／チタンの積層構造が望ましい。
【００６６】
(第三の実施形態)
図１６は、本発明のひとつの実施の形態の半導体装置を示す断面図である。
図１７〜図２５は、図１６の半導体装置の製造方法を工程順に示す断面図の例である。図１６の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。図１７〜図２５のいずれも図の左側（ａ）はメモリ回路領域、右側（ｂ）は論理回路領域の代表的な断面図を示す。
第一の実施形態と同様に、標準的な集積回路の形成方法を用いて作成した、ＭＯＳトランジスタ９および第３層配線形成後の構造を有する基板を図１７に示す。ここでは後にメモリ回路領域には容量素子を形成するため、論理回路領域のみに第２層配線２５と第３層配線３５を形成する。本実施の形態では容量素子の高さを論理回路部の３層分よりは低い場合を示しているが、４層分より低い場合とする場合にはさらに論理回路部を１層多く形成する。
【００６７】
図１７において、１はコンタクト層間絶縁膜、２はエッチストップ膜、３はコンタクトバリアメタル膜、４はコンタクトプラグ、５はシリコン（Ｓｉ）基板，６は素子分離ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７は拡散層、８はゲート電極である。
【００６８】
また、１１は第１層の層間絶縁膜であり、１３は第１層配線バリアメタル膜、１５は第１層配線、２０は第１層配線のキャップ膜、２３は第２層配線バリアメタル膜、２５は第２層配線、３０は第２層配線のキャップ膜、である。また、ビット線１９は第１層配線１５と同時に形成されるが、メモリ回路部におけるビット線である。
【００６９】
さらに、ここでビット線１９は第１層配線１５と同一層に形成されており、特許文献２などに見られるような、ビット線だけの配線層は存在しない。さらに本実施の形態では、容量素子の下部電極との電気的接続を行う、いわゆる下部電極コンタクトを取る下部電極配線が、ビット線１９と同層の第１層配線１５中に形成されている。本実施の形態に示す構造により、多層配線構造は層数を有効に活用することが可能である。
【００７０】
図１７ではコンタクト層間絶縁膜１はシリコン酸化膜からなり、コンタクトプラグ４はタングステンからなり、コンタクトバリアメタル膜３は窒化チタン／チタンの積層膜からなる。また、第１層の層間絶縁膜１１および第２層の層間絶縁膜２１は低誘電率絶縁膜でありＳｉＯＣＨ膜、より具体的にはＭＰＳ膜からなる。第１層配線バリアメタル膜１３はタンタル／窒化タンタル積層膜からなり、第１層配線１５は銅からなる。また、第１層配線のキャップ膜２０および第２層配線のキャップ膜３０はＳＣＣ膜からなる。またＳＣＣ膜についても、ＭＰＳ膜と同様に非特許文献１に詳細が記載されている。ＳＣＣ膜はＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を持つことが特徴である。第２層配線２５および第３層配線３５を形成する手法は第一の実施形態に示した通りである。
【００７１】
本実施の形態においても層間絶縁膜およびキャップ膜は単層の絶縁膜を用いているが、第一の実施形態同様、それぞれ、複数種の絶縁膜の積層構造でもよい。たとえば、層間絶縁膜はＭＰＳ膜と他のＳｉＯＣＨ膜、キャップ膜はＳｉＣ膜とＳｉＣＮ膜の積層構造などでもよい。
【００７２】
ここでは後にメモリ回路領域には容量素子を形成するため、論理回路領域のみに配線層を形成する。本実施の形態では容量素子の高さを論理回路部の３層分よりは低い場合を示しているが、４層分より低い場合とする場合にはさらに論理回路部を１層多く形成する。
【００７３】
次に図１８のように第３層配線のキャップ膜４０を堆積した後に、ハードマスク絶縁膜９４を成膜する。さらにシリンダ加工レジスト膜Ａ８１をリソグラフィによって形成する。
【００７４】
ここでハードマスク絶縁膜９４はシリコン酸化膜を用いたが、他の絶縁膜との積層構造でもよい。またレジスト膜との間に反射防止膜を備えるなどの多層構造をとってもよい。いずれの場合も容量素子形成過程で第４層配線のキャップ膜５０を保護する効果をもつ絶縁膜であることが好ましい。具体的には、シリコン酸化膜のほか、シリコン窒化膜、シリコン酸窒化膜などが挙げられる。
【００７５】
引き続いて図１９に示すようにドライエッチングによって容量素子開口部Ａ８８を形成する。このとき、第１層配線１５の酸化を防止するため、第１層配線のキャップ膜２０はエッチングしない。
【００７６】
容量素子開口部Ａ８８の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行うが、本実施の形態では、第一の実施形態同様に層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造を用いており、加工上の工夫によって、良好な容量素子開口部Ａ８８の形状を得ることができる。
【００７７】
さらにシリンダ加工レジスト膜Ａ８１をアッシングにより除去した後に、シリンダ加工レジスト膜Ｂ８２、シリンダ加工マスク絶縁膜８４を形成し、リソグラフィによってシリンダ加工レジスト膜Ｃ８３を形成する（図２０）。再びドライエッチングによって、容量素子開口部Ｂ８９を形成する（図２１）。さらにアッシングを行い、シリンダ加工レジスト膜Ｂ８２を除去し、引き続き、容量素子の下部電極を下層の配線となる第１層配線１５に接続するため、第１層配線のキャップ膜２０をエッチバックする（図２２）。
【００７８】
以後、第一の実施形態と同様に、容量素子の下部電極となる下部電極膜９１を成膜し、リソグラフィによって下部電極膜９１を容量素子内部のみに形成し、さらに引き続いて、容量絶縁膜９２と上部電極膜９３を成膜する（図２３）。やはり第一の実施形態同様に、容量絶縁膜９２と上部電極膜９３を加工する（図２４）。
【００７９】
さらに上部電極をマスクとして、ハードマスク絶縁膜９４をエッチバックし、第３層配線のキャップ膜４０を露出させる（図示せず）。これにより、ハードマスク絶縁膜９４は容量膜と上部電極が存在する領域のみに残存するのみとなる。
【００８０】
その後、第４層の層間絶縁膜４１を成膜する（図２５）。以後の工程は第一の実施形態と同様に行い、第４層の層間絶縁膜４１を平坦化後、第４層配線４５を形成する。引き続き上層配線となる第５層配線５５を形成し（図１６）、さらに上層配線を形成し、半導体集積回路を完成させる。
【００８１】
本実施の形態では、実施の形態１あるいは２と同様に、ビット線１９は第１層配線１５と同一層に形成されており、特許文献２などに見られるような、ビット線だけの配線層は存在しない。さらに本実施の形態では、容量素子の下部電極との電気的接続を行う、いわゆる下部電極コンタクトを取る配線が、ビット線１９と同層の第１層配線１５中に形成されている。本実施の形態に示す構造により、多層配線構造は層数を有効に活用することが可能である。また、容量素子を第２層配線２５の層と第３層配線３５の層を貫くように形成し、また、下部電極への接続については、第１層配線１５に直接行うため、径の異なるシリンダを上下に接続した形状となっている。本形状は、前記容量素子の下部電極へ接続を第１層配線１５に直接行うために好適な構造である。これにより、本実施形態の容量素子の構造は、径の異なるシリンダを接続した形状となる。
【００８２】
前記のように、本実施の形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いているが、図２６に示すように、層間絶縁膜にＢｌａｃｋ ＤｉａｍｏｎｄＴＭ、のようなＳｉＯＣＨ膜を、キャップ膜にＳｉＣＮ膜を採用してもよい。この場合、これらの膜組成は窒素の存在の有無が異なることから、容量素子の開口部の形成においては、その点を考慮した加工条件を採用する必要がある。
【００８３】
(第四の実施形態)
図２７は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図２７の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
第三の実施形態の構造からさらに、コンタクトプラグ４に銅を採用し、さらに第１層配線とデュアルダマシン形状（デュアルダマシンコンタクト形状）を形成する事により、さらに拡散層から第１層配線１５までの抵抗を低減した構造とすることも可能である。この際、コンタクト層間絶縁膜１は図２のようにシリコン酸化膜とすることも可能であるが、ここでは第１層配線１５と同一の層間絶縁膜としている。あるいはコンタクト層間絶縁膜１には第１層とは異なる別の種類の低誘電率ＳｉＯＣＨ膜を用いても良い。また異種の低誘電率ＳｉＯＣＨ膜の積層構造としてもよい。コンタクト層間絶縁膜には、Ｃｕ拡散バリア耐性を持つ膜、例えば、前記ＳＣＣ膜を用いることが望ましい。積層構造を用いる場合には、最下層、つまりはエッチストップ膜直上に用いることが望ましい。
また、本実施の形態の半導体装置においては、下部電極(下部電極膜９１)に接続する下部容量配線(第１層配線１５)が、半導体基板(シリコン基板５)の表面近傍に形成された拡散層７に接続するコンタクトプラグ４に接続され、かつ下部容量配線(第１層配線１５)と同層に半導体素子(ＭＯＳトランジスタ９)間を接続する信号配線(ビット線１９)が形成されている。
【００８４】
特にＳＣＣ膜はプラズマ重合法で成膜されることから、通常のプラズマＣＶＤ法による層間絶縁膜よりも段差被覆性に優れており、エッチストップ膜成膜後の半導体基板のようにゲートの存在による凹凸上に成膜する際にも、良好な埋設性が得られる。
【００８５】
またさらに、本実施の形態の構造におけるコンタクトプラグ４のコンタクトバリアメタル膜３は、第１層配線１５のバリアメタル膜１３を兼ねており、上述の通りデュアルダマシンプロセスで形成することから、その銅拡散耐性が高く、かつ低抵抗のバリア膜であることが望ましい。前記バリアメタルに使われる金属膜のなかでも、好ましくは窒化タンタル、タンタル／窒化タンタルの積層構造、より好ましくは、ルテニウム／チタンの積層構造が望ましい。
【００８６】
(第五の実施形態)
図２８は、本発明のひとつの実施の形態にかかる半導体装置を示す断面図である。図２８の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
図１９において、シリンダ加工レジスト膜Ａ８１を形成後、容量素子開口部Ａ８８を形成する際に、ドライエッチング条件の異方性を制御し、等方成分を増加させることで、容量素子開口部Ａ８８をテーパー形状に形成することが可能である。テーパー形状の容量素子開口部Ａ８８が形成された後に、図２３以降と同様の工程を実施することにより、図２８に示すような構造が形成される。本実施の形態の手法により、容量素子開口部Ｂ８９を形成するためのリソグラフィ工程およびレチクルが不要となり、製造コストの低減が可能となる。
【００８７】
本実施の形態でも、容量素子は第２層配線２５の層と第３層配線３５の層を貫くように形成され、また、下部電極への接続については、第１層配線１５に直接行うため、径の異なるテーパー付きのシリンダを上下に接続した形状となっている。本形状は、上述の第三の実施形態あるいは第四の実施形態同様、容量素子の下部電極へ接続を第１層配線１５に直接行うために好適な構造である。
【００８８】
(第六の実施形態)
図２９は、本発明のひとつの実施の形態の半導体装置を示す断面図である。２９の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
図１８において、第３層配線のキャップ膜４０を堆積した後に、ハードマスク絶縁膜９４を成膜する。
この際、ハードマスク絶縁膜９４を２０ｎｍ以上、３０ｎｍ以下程度の薄膜とする。さらにシリンダ加工レジスト膜Ａ８１をリソグラフィによる形成以降は第三の実施形態と同様に行う。シリンダ開口部Ａの底にある第１層配線のキャップ膜２０をエッチバックする際には、同時にハードマスク絶縁膜９４もエッチングされるため、その膜厚は１０ｎｍ以上、２０ｎｍ以下程度に減少する。その後、第三の実施形態と同様に下部電極膜の成膜を行い、リソグラフィ後、下部電極のエッチバックを行う。その際、オーバーエッチングによって、ハードマスク絶縁膜９４はさらに膜厚が減少し、１０ｎｍ程度もしくは１０ｎｍ未満となる。その後、容量絶縁膜９２と上部電極膜９３の成膜に続き、それらの加工を行う際には、ジョブ電極の無い領域のハードマスク絶縁膜９４はほぼ除去される。したがって、第三の実施形態で記載したエッチバック工程は不要となる。以降の上層配線工程は第三の実施形態と同様に実施する。
【００８９】
ただし、本実施の形態の構造では、第４層配線のキャップ膜５０の下面（第４層配線４５の表面）から、上部電極膜９３の表面までの距離は、第４層配線４５のビア高さより短いため、メモリ回路領域においても第４層配線４５下のビアの形成が必要となり、ビアパターンを露光することが必要である。ただし、この際の露光は第４層配線４５のビアパターン露光と同時に行うことから、レチクル数の増加や工程数の増加はない。
【００９０】
以上の手法によって図２９に示すような構造が形成される。
本実施形態は、第一の実施形態から第五の実施形態の構造に、さらに上部電極と上部容量配線との間に接続ビアが設けられたものである。これらの実施形態の構造においては、容量素子の上部電極上に直接形成する配線溝深さは、表面を同じくする同層の論理回路部の配線溝よりも浅くなければならない制限があった。これに対して、本実施の形態のような、容量素子の上部電極にビアを介して接続する構造とすることで、前記制限がなくなる。これによって、配線構造設計の自由度が向上する。言い換えると、容量素子の上部電極上に直接形成する配線構造に限定することは、容量素子の構造によっては、論理回路部の配線溝深さに制限が生じることになる。
【００９１】
本実施の形態では容量素子を第２層と第３層を貫く形で形成したが、これを例えばローカル配線層とセミグローバル配線層の両方を貫く形で形成する場合には、セミグローバル配線層のビア高さが高くなることから、第一の実施形態のような上部電極上に直接プレート線配線が形成されるような構造を形成するより、本実施の形態のほうがハードマスク絶縁膜９４の膜厚を低減でき、特にセミグローバル層の層間絶縁膜も低誘電率ＳｉＯＣＨ膜を用いる場合には層間絶縁膜の実効誘電率を低減することが可能である。
【００９２】
(第七の実施形態)
図３０及び図３１は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図３０の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
本実施の形態の図３０では、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の３配線層にまたがる領域に該容量素子を埋め込んだ構造である。また図３１は同様に４配線層にまたがる領域に該容量素子を埋め込んだ構造である。図３１では、第６の配線層にさらに、第７の配線層として、第７層配線７５と第７層の層間絶縁膜７１が設けられている。第２層配線の開口部と同等にして、第７層配線の開口部を形成することができる。図３１に示す、第７層配線バリアメタル膜７３も、第１層配線バリアメタル膜１３または第２層配線バリアメタル膜２３と同様にして形成できる。図３１に示す、第７層配線のキャップ膜７０は、第２層配線のキャップ膜３０と同様にして形成できる。
【００９３】
図１７の構造からさらに論理回路部に多層配線を１層、あるいは２層を形成した後に、実施の形態５同様、シリンダ加工レジスト膜（図示せず）を形成し、容量素子開口部Ａを形成する際に、ドライエッチング条件の異方性を制御し、等方成分を増加させることで、容量素子開口部Ａをテーパー形状に形成する（図示せず）。テーパー形状の容量素子開口部が形成された後に、図２３以降と同様の工程を実施することにより、図３０に、あるいは図３１に示すような構造が形成される。本実施の形態の手法により、容量素子開口部Ｂを形成するためのリソグラフィ工程およびレチクルが不要となり、製造コストの低減が可能となる。
【００９４】
図３０では、容量素子は第２層配線２５の層からと第４層配線４５の層を貫くように形成され、また、図３１では、容量素子は第２層配線２５の層からと第５層配線５５の層を貫くように形成され、下部電極への接続については、第１層配線１５に直接行うため、径の異なるテーパーのついたシリンダを上下に接続した形状となっている。この形状は、上述の第三の実施形態あるいは第四の実施形態と同様、容量素子の下部電極へ接続を第１層配線に直接行うために好適な構造である。
さらに、図３２に示すように、第一の実施形態の変形例として、下層に位置する多層配線の上に位置する上層多層配線層（グローバル配線）に容量素子９０の上部の一部が形成されていてもよい。また、上層に位置する多層配線層を構成する各配線層や配線の厚さは、下層に位置する多層配線層よりも厚くてもよい。図３２では、容量素子９０が設けられた領域のうち、第２の配線層から第４の配線層が同じ厚みであり、第２層配線２５から第４配線の厚みが同じであるとともに、これらの配線層の厚みと第５の配線層の厚みが異なり、これらの配線の厚みと第５の配線の厚みが異なる。このように、本実施形態は、容量素子９０が設けられた領域の多層配線構造において、各配線層の厚みと各配線の厚みが異なる構造を有してもよい。
【００９５】
容量素子９０の開口部の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行うが、本実施の形態では、層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造となっている。先に述べた通り、この２つの膜は炭素の組成が大きく異なっており、ドライエッチングによる加工条件を工夫することにより、ＭＰＳ／ＳＣＣ膜のエッチングレートの比、いわゆるエッチング選択比を制御することが容易である。したがって、層間絶縁膜であるＭＰＳをエッチングしながら、キャップ膜であるＳＣＣ膜のエッチング選択比を小さくして、容量素子９０の開口部を深く開口したり、反対にＭＰ／ＳＣＣの選択比を大きくして、シリンダ開口部底でエッチングを止めたりすることか出来る。本実施の形態では特に深いシリンダ開口部を形成する必要があるが、本実施の形態の構造においては、積層構造での深い開口部を形成が容易である。これは一般的に用いられるＳｉＯＣＨ層間絶縁膜とＳｉＣＮキャップ膜の組み合わせでは実現困難な手法である。こうした加工の自由度が高い構造を用いることにより、良好な容量素子９０の開口部の形状を得ることができる。
【００９６】
さらに、本実施の形態では、３層以上の配線層を貫くように容量素子を形成していることから、メモリ回路部のセル容量を大きくすることができる。また、このとき、論理回路部の構造は、メモリ回路部の存在しない場合と同様の多層配線構造をとっており、設計パラメーターは変化せず、互換性がある。
さらに、図３０に示す通り、容量素子９０が３層以上の配線層を貫くように設けられているため、メモリ回路領域の容量素子９０が埋め込まれている、この多層配線構造中に、行デコード配線１７と列デコード配線１８が設けられている。容量素子９０が埋め込まれている多層配線構造中に、行デコード配線１７および列デコード配線１８を設けることにより、上層配線を利用する必要がなくなり、メモリ回路領域の配線層数を減ずることができる。これによってメモリ回路領域の上層は論理回路領域の配線のために用いたり、各回路領域間を接続するために用いたりすることが可能となり、チップ面積を縮小することが可能になる。
【００９７】
（第八の実施の形態）
図３４は、本発明のひとつの実施の形態にかかる半導体装置を示す断面図である。図３４の左側（ａ）と中央（ｂ）の２つの図はメモリ回路領域の断面図であり、お互いに９０度回転させた断面図である。また右側（ｃ）は論理回路領域の代表的な断面図を示す。
本実施の形態の半導体装置においては、下部電極(下部電極膜９１)に接続する下部容量配線がコンタクトプラグ４であり、下部電極(下部電極膜９１)がコンタクトプラグ４に直接接続している。つまり、コンタクトプラグ４を構成するタングステン上に、下部電極(下部電極膜９１)が設けられている。
【００９８】
図３４において、１はコンタクト層間絶縁膜、２はエッチストップ膜、３はコンタクトバリアメタル膜、４はコンタクトプラグ、５はシリコン（Ｓｉ）基板、６は素子分離ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７は拡散層、８はゲート電極である。
【００９９】
また、１１は第１層の層間絶縁膜であり、１３は第１層配線バリアメタル膜、１５は第１層配線、２０は第１層配線のキャップ膜、２３は第２層配線バリアメタル膜、２５は第２層配線、３０は第２層配線のキャップ膜、である。また、メモリ回路部において、ビット線１９は、第１層配線１５と同時に形成される。ここで、ビット線１９は、第三の実施の形態と同様に、第１層配線１５と同一の層に形成されている。また、本実施の形態においては、特許文献２などに見られるような、ビット線だけの配線層は存在しない。
【０１００】
さらに、メモリ回路部において、列デコード配線１８は、第２層配線２５と同時に形成される。本実施の形態においては、列デコード配線１８は第２層配線２５と同時に形成されているが、これに限定されず、たとえば列デコード配線１８の代わりに、行デコード配線１７を形成してもよい。このとき、第２層配線２５と同時に形成されなかった列デコード配線１８は、たとえば第６層等に形成してもよい。
【０１０１】
図３４ではコンタクト層間絶縁膜１はシリコン酸化膜からなり、コンタクトプラグ４はタングステンからなり、コンタクトバリアメタル膜３は窒化チタン／チタンの積層膜からなる。また、第１層の層間絶縁膜１１および第２層の層間絶縁膜２１は低誘電率絶縁膜でありＳｉＯＣＨ膜、より具体的にはＭＰＳ膜からなる。第１層配線バリアメタル膜１３はタンタル／窒化タンタル積層膜からなり、第１層配線１５は銅からなる。また、第１層配線のキャップ膜２０および第２層配線のキャップ膜３０は、ＳＣＣ膜からなる。またＳＣＣ膜についても、ＭＰＳ膜と同様に非特許文献１に詳細が記載されているものを用いることができる。ＳＣＣ膜は、ＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を持つことが特徴である。第２層配線２５および第３層配線３５を形成する手法は、第一の実施の形態に示した通りである。
【０１０２】
本実施の形態においても層間絶縁膜およびキャップ膜は単層の絶縁膜を用いているが、第一の実施の形態と同様に、それぞれ、複数種の絶縁膜の積層構造でもよい。たとえば、層間絶縁膜はＭＰＳ膜と他のＳｉＯＣＨ膜、キャップ膜はＳｉＣ膜とＳｉＣＮ膜の積層構造などでもよい。
【０１０３】
本実施の形態においても第三の実施の形態と同様に、容量素子９０の構造を、径の異なるシリンダが接続された形状とする。第三の実施の形態と異なるのは、下部電極への接続を第１層配線１５ではなく、より下層のコンタクトプラグ４に対して行うことである。したがって、本実施の形態においては、第三の実施の形態中の第１層配線１５形成時には、下部電極が接続する予定領域に第１層配線の形成を行わない（図示せず）。
【０１０４】
容量素子９０の形成手順は第三の実施の形態に準ずる。第三の実施の形態と異なる点としては、ドライエッチングによって容量素子開口部Ａ８８を形成する際には、第１層配線層のキャップ膜２０と第１層の層間絶縁膜１１までエッチングし、Ｗからなるコンタクトプラグ４を露出させる。容量素子開口部Ａ８８の形成時には、ドライエッチングによって層間絶縁膜とキャップ膜を交互にエッチングを行う。このとき、本実施の形態では、第三の実施の形態と同様に層間絶縁膜にＭＰＳ膜をキャップ膜にＳＣＣを用いており、ＳｉＯＣＨ膜が積層された構造を用いており、加工上の工夫によって、良好な容量素子開口部の形状を得ることができる。
【０１０５】
これ以後の工程は第三の実施の形態と同様である。ただし、すでに第１層配線層のキャップ膜２０と第１層の層間絶縁膜１１までエッチングされていることから、容量素子開口部Ｂ８９を形成する際には、第１層配線キャップ膜２０のエッチバック工程を行う必要はない。
以後、第一の実施の形態と同様に、容量素子９０の形成と第４層配線４５以降の上層配線の形成を行い、半導体集積回路を完成させる。
【０１０６】
本実施の形態では、容量素子９０の下部電極(下部電極膜９１)との電気的接続を行う、いわゆる下部電極コンタクトを取る配線(下部容量配線)が、トランジスタの拡散層７に接続するコンタクトプラグ４を兼ねている。これにより、下部電極が、上記集積回路の第１層配線１５と同層にある。そのため、第１層配線１５上に形成した場合よりも、容量素子９０の容量を確保しやすくなる。また、下部容量配線が、トランジスタの拡散層に接続するコンタクトプラグを兼ねていることにより、コンタクトプラグ４までがトランジスタパラメータとして設計されている場合、容量素子９０を混載した場合でも、パラメーターを変更する必要がない。同時に、従来技術と同様に、容量コンタクトはタングステン上に形成することになり、容量素子９０形成過程において、異種材料の露出による性能への影響を考慮する必要がない。具体的には、下部電極形成時にはＣｕは露出することがないため、下部電極としてＣｕバリア性を考慮する必要がなくなる。したがって、ＴａＮのようなＣｕバリア性を有するバリアメタル膜を下部電極に用いる必要がない。
【０１０７】
第八の実施の形態の変形例としては、図３５に示すように、メモリ回路領域において、プレート線配線(メモリ回路領域に形成された第４層配線４５)が、配線形状ではなく、シリンダ容量部上部を完全に覆っていて、超幅広配線のようになっている。さらには、このプレート線配線が、シリンダ内部まで配線材料で埋設されている。このプレート線配線の配線形状は、たとえば所定間隔でスリットを介在させた、スリット入り幅広配線形状になっていてもよい。
【０１０８】
図３５の左側(ａ)はメモリ回路領域の断面図であり、右側(ｂ)は論理回路領域の代表的な断面図を示す。図３５において、ほとんどの構成は図３４と同様である。９０度回転させた構造は図示しないが図３４とほぼ同様である。
【０１０９】
本実施の形態においても第三の実施の形態と同様に、容量素子９０の構造を、径の異なるシリンダが接続された形状とする。また、容量素子９０の構造は第八の実施の形態と同様であり、その形成方法も同様である。第八の実施の形態と異なるのは、第４層配線４５の形成の前に、シリンダ内部の絶縁膜を除去する工程を追加することである（図示せず）。論理回路部の第４層配線の形成以降の工程については第三の実施の形態と同様である。
【０１１０】
(第九の実施形態)
図３６は、本発明のひとつの実施の形態の半導体装置を示す断面図である。図３６の左側（ａ）はメモリ回路領域の断面図であり、右側（ｂ）は論理回路領域の代表的な断面図を示す。図３６においては、第一の実施の形態と同様に、標準的な集積回路の形成方法を用いて作成した、ＭＯＳトランジスタ９を備えている。さらに、本実施の形態においては、従来の技術として示される図３３（ａ）および３３（ｂ）のように、コンタクト相関絶縁膜１の上には、リフトアップ絶縁膜Ａ１１１が形成されている。リフトアップ絶縁膜Ａ１１１中には、ビット線１９およびリフトアップ配線プラグＡ１１２が形成されている。これらのビット線１９およびリフトアップ配線プラグＡ１１２の形成方法は一般的に知られた手法で形成可能である。このビット線１９は第一層配線１５の下層に形成されることから、第０層配線と呼ばれる。
【０１１１】
例えば、ビット線となる窒化チタン膜とタングステン膜の積層膜をリソグラフフィ技術とエッチング技術によってビット線パターンに加工する。その後、リフトアップ絶縁膜Ａ１１１を成膜し、ビット線１９に起因する段差をＣＭＰ技術によって平坦化する。再びリソグラフフィ技術とエッチング技術によって、リフトアップ配線プラグＡ１１２を形成するための接続孔を形成する。引き続いて窒化チタン膜とタングステン膜の積層膜を接続孔に埋め込むように成膜し、余剰部分をＣＭＰ技術によって除去する。
【０１１２】
以上が形成例の一つである。このとき、リフトアップ絶縁膜Ａ１１１には通常シリコン酸化膜が用いられる。これは、リフトアップ配線プラグＡ１１２を形成する際のプロセス温度に耐えうる絶縁膜であればよい。また、ビット線１９の形成方法として、リフトアップ絶縁膜Ａ１１１をまず薄く成膜した後に、ビット線１９と接続すべきコンタクトプラグ４との接続孔を開孔した後に、上記に示したような形成方法でビット線１９を形成しても良い。
【０１１３】
ビット線１９およびリフトアップ配線プラグＡ１１２を形成したのち、第一の実施の形態で示した、第３層と第４層の配線を形成した手法により、図３６における第１層配線１５および第２層配線２５を形成する。ただし図３６においては、第１層配線１５はビア層がないため、ビア層形成に関わる工程は不要である。
【０１１４】
第２層配線２５形成後、やはり第一の実施の形態で示した手法により、容量素子９０を形成する。本実施の形態においては第一の実施の形態と異なり、第2層配線２５のキャップ膜３０を形成したのちに、第３層の層間絶縁膜３１をビア層に相当する膜厚程度と同じか薄く成膜する。その後に、ハードマスク絶縁膜９４を成膜し、以降は第一の実施の形態と同様に容量素子９０の形成を行うため、下部電極膜９１の形成を行い、さらに容量絶縁膜９２と上部電極膜９３の形成を行う。
【０１１５】
上部電極膜９３を形成した後、第一の実施の形態と異なり、本実施の形態では、プレート線１１７となる金属材料を成膜する。例えば、タングステン膜である。金属材料成膜の膜厚は、表面高さが第３層の配線層の表面の高さより低くなっているようにする。
【０１１６】
ここで、ビット線１９を形成する際に用いた手法と同様な手法により、プレート線として、プレート線１１７、上部電極膜９３、容量絶縁膜９２、ハードマスク絶縁膜９４を加工した。引き続いて、第３層の層間絶縁膜Ｂ１３１を成膜する。第一の実施の形態と同様に、メモリ回路部では容量素子９０の存在によって、論理回路部との間に段差が生じるため、ＣＭＰなどの手法によって平坦化を行う。この平坦化後の第３層の層間絶縁膜Ｂ１３１の膜厚は第３層配線３５の上面の高さとなるようにする。
【０１１７】
この後、第一の実施の形態と同様にハードマスク絶縁膜（図示せず）を形成し、第３層配線３５を形成する。
【０１１８】
本実施の形態の例では、プレート線としてタングステン膜を用いることを想定しているが、第一の実施の形態で示した図１４あるいは、第八の実施の形態の変形例図３５のようなプレート線配線形状となっていてもよい。
【０１１９】
本実施の形態の例では、第八までの実施の形態に比べて、論理回路部の配線構造が従来構造に近く特殊となっていることで、メモリ回路部が混載されない一般の論理ＬＳＩの設計パラメータと完全に一致させることは困難であるが、従来の技術に対しては近づけることは可能となる。同様に、従来の技術に比較して、多層配線構造の層数を有効に活用可能である。本実施の形態では、構造が比較的従来の技術に近いため、作成が容易であるという利点がある。もちろん、多層配線の複数層に渡るように該容量素子を配置することにより得られる効果は他の実施の形態と同様に得られる。
【０１２０】
(第十の実施形態)
図４４〜図４６は、本発明のひとつの実施の形態にかかる半導体装置を示す平面レイアウト図である。
各図は、第一の実施の形態におけるメモリ回路領域の構造について、代表的な素子構造を示している。特にプレート線や、その他の配線等、下記の説明のために一部の配線等については記載を省略している。
【０１２１】
ワード線となるゲート電極８とビット線１９が直交している。ビット線１９は列（Ｙ）デコード線１８と平行かつ、直線形状に形成されている。また、シリンダ形状の容量素子９０の形状は矩形である。本実施の形態では、ビット線３本に対して列デコード線１本の割合で配置している。このビット線１９と列デコード線１８の配置比は１６：１や６４：１など、さらに大きくなっていてもよい。本実施の形態では、ビット線１９を直線形状（矩形）にすることによって、さらに、シリンダ形状の容量素子９０も矩形に形成でき、光近接効果補正を含めた露光や、ドライエッチング加工などの形成プロセスが容易となる。特に３２ｎｍや２８ｎｍ技術世代以降において、光近接効果補正は複雑になっており、各要素パターンを単純な矩形あるいは直線形状で形成することは、面積あたりのビット密度を向上させるため、あるいは設計通りの形状を得るためには非常に効果的である。
【０１２２】
図４４では、容量素子９０の平面レイアウトにおいて、容量コンタクト１１９および容量セルコンタクト１２０に対するマージンを確保したレイアウトである。これに対して、図４５では、容量素子９０の外周側において上記のマージンを切り詰めたレイアウトになっている。図４５に示すレイアウトでは、面積あたりのビット密度は図４４のものより向上可能であるが、容量コンタクト１１９や容量セルコンタクト１２０に対するマージンがある一方向においてないため、形成時の目合わせずれの発生により、抵抗が上昇する可能性がある。
【０１２３】
さらに図４６においては、拡散層７のレイアウトを図４４のレイアウトから変更している。具体的には、図４６に示すレイアウトでは、特に折り返しビット線方式を採用した場合に、単位面積あたりのビット密度を向上させることが可能となる。
【０１２４】
また、本実施の形態では、ワード線の抵抗を低減するための、いわゆるワード線裏打ち配線となる第５層配線５５と、ワード線とのコンタクトをとるワード線コンタクト１２１をメモリ回路領域の外周に設けている。図４４または図４５が平面図であるため、図中のワード線コンタクト１２１は平面構造のみ示しているが、実施の形態における論理回路領域の様に第５層配線から第１層配線までのスタック形ビアを介して接続され、さらにその該第１層配線とゲート電極８上とをコンタクトプラグ４を介して接続されている。ワード線コンタクト１２１は一定のビット線毎に形成され、１６本のビット線毎から、２５６本毎、５１２本毎等、メモリ回路領域の外周に形成されている。
【０１２５】
図４７は、図４４、４５または４６に例示する拡散層７をビット線１９に対して傾け、平行四辺形に近い変形六角形に設けた平面レイアウト図の例である。本実施の形態では、拡散層７を変形六角形に形成することによって、図４４、４５または４６の実施の形態より単位面積あたりのビット数を増加させることができる。ただし、レイアウトパターンに斜め形状を搭載することによって、拡散層７の露光プロセス等が複雑になる。
【０１２６】
(第十一の実施形態)
図４８は、本発明のひとつの実施の形態にかかる半導体装置を示す平面レイアウト図である。
この図４８は、第一の実施の形態におけるメモリ回路領域の構造について、代表的な素子構造を示している。特にプレート線１１７や、その他の配線等、下記の説明のために一部の配線等については記載を省略している。
【０１２７】
ワード線となるゲート電極８と列（Ｙ）デコード線１８が直交している。ビット線１９は、列（Ｙ）デコード線１８と平行に形成されているが、容量コンタクト１１９とビット線コンタクト１１８を迂回するように一部斜めに形成されている。ただし、斜め部分は図４８では第５層配線５５の下になっているため図示されていない。また、本実施の形態では、ビット線３本に対して列デコード線１本の割合で配置しているが、このビット線１９と列デコード線１８の配置比は１６：１や６４：１など、さらに大きくなっていてもよい。
【０１２８】
拡散層７をビット線１９に対して傾け、平行四辺形に近い変形六角形に形成するとともに、シリンダ形状の容量素子９０の形状も変形六角形に形成することにより、本実施の形態においては、単位面積あたりのビット数を大きくすることが可能である。また、ワード線の抵抗を低減するための、いわゆるワード線裏打ち配線となる第５層配線５５と、ワード線とのコンタクトをとるワード線コンタクト１２１をメモリ回路領域の外周に設けている。図４８が平面図のため、図中のワード線コンタクト１２１は平面構造のみ示しているが、実施の形態における論理回路領域の様に第５層配線から第１層配線までのスタック形ビアを介して接続され、さらにその該第１層配線とゲート電極８上とをコンタクトプラグ４を介して接続されている。ワード線コンタクト１２１は一定のビット線毎に形成され、１６本のビット線毎から、２５６本毎、５１２本毎等、メモリ回路領域の外周に形成されている。
【０１２９】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１３０】
１ コンタクト層間絶縁膜
２ エッチストップ膜
３ コンタクトバリアメタル膜
４ コンタクトプラグ
５ シリコン基板
６ 素子分離ＳＴＩ
７ 拡散層
８ ゲート電極
９ ＭＯＳトランジスタ
１１ 第１層の層間絶縁膜
１３ 第１層配線バリアメタル膜
１５ 第１層配線
１７ 行デコード配線
１８ 列デコード配線
１９ ビット線
２０ 第１層配線のキャップ膜
２１ 第２層の層間絶縁膜
２３ 第２層配線バリアメタル膜
２５ 第２層配線
３０ 第２層配線のキャップ膜
３１ 第３層の層間絶縁膜
３３ 第３層配線バリアメタル膜
３５ 第３層配線
４０ 第３層配線のキャップ膜
４１ 第４層の層間絶縁膜
４３ 第４層配線バリアメタル膜
４５ 第４層配線
５０ 第４層配線のキャップ膜
５１ 第５層の層間絶縁膜
５３ 第５層配線バリアメタル膜
５４ ハードマスク絶縁膜
５５ 第５層配線
６０ 第５層配線のキャップ膜
６１ 第６層の層間絶縁膜
６３ 第６層配線バリアメタル膜
６５ 第６層配線
７０ 第６層配線のキャップ膜
７１ 第７層の層間絶縁膜
７３ 第７層配線バリアメタル膜
７５ 第７層配線
８０ 第７層配線のキャップ膜
８１ シリンダ加工レジスト膜Ａ
８２ シリンダ加工レジスト膜Ｂ
８３ シリンダ加工レジスト膜Ｃ
８４ シリンダ加工マスク絶縁膜
８８ 容量素子開口部Ａ
８９ 容量素子開口部Ｂ
９０ 容量素子
９１ 下部電極膜
９２ 容量絶縁膜
９３ 上部電極膜
９４ ハードマスク絶縁膜
９５ シリンダ加工レジスト膜
９７ 上部電極加工レジスト膜
９８ 容量素子開口部
１０１ 従来のアドオン型のメモリ回路部
１０２ 従来のアドオン型の論理回路部
１０３ 多層配線部
１０４ リフトアップ配線部
１０５ ビルトイン型のメモリ回路部
１０６ ビルトイン型の論理回路部
１１１ リフトアップ絶縁膜Ａ
１１２ リフトアップ配線プラグＡ
１１３ 容量加工ストップ膜
１１４ リフトアップ絶縁膜Ｂ
１１５ リフトアップ配線プラグＢ
１１６ 配線加工ストップ膜
１１７ プレート線
１１８ ビット線コンタクト
１１９ 容量コンタクト
１２０ 容量セルコンタクト
１２１ ワード線コンタクト
１３１ 第３層の層間絶縁膜Ｂ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線構造と、
前記多層配線構造内に埋め込まれた、下部電極、容量絶縁膜、および上部電極により構成された容量素子と、を備え、
前記下部電極に接続した下部容量配線と、前記上部電極に接続した上部容量配線との間に、少なくとも２層以上の前記配線層が設けられたことを特徴とする半導体装置。
【請求項２】
少なくとも前記容量素子が形成された領域の前記配線層のすべての配線が、銅を主成分とする配線材料で構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層のすべての配線が、銅を主成分とする配線材料で構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部容量配線と前記上部容量配線が設けられた前記配線層の配線との上面が同一の平面であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記上部電極に前記上部容量配線が直接接続されたことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記上部電極と前記上部容量配線との間に接続ビアが設けられたことを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記下部容量配線と前記下部容量配線が設けられた前記配線層の配線との上面が同一の平面にあることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記下部電極に接続する前記下部容量配線が、前記半導体基板の表面近傍に形成された拡散層に接続するコンタクトプラグに接続され、かつ前記下部容量配線と同層に半導体素子間を接続する信号配線が形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項９】
ビット線をさらに備え、
前記ビット線と前記下部容量配線とが同一層に設けられたことを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項１０】
前記容量素子の構造が径の異なるシリンダを接続した形状であることを特徴とする、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記絶縁膜が、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）を含む低誘電率ＳｉＯＣＨ膜と前記配線上のキャップ絶縁膜とからなる積層構造から構成され、
前記容量素子の開口部以外の前記容量絶縁膜の下部に部分的にシリコン酸化膜が設けられたことを特徴とする請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記キャップ絶縁膜と前記低誘電率ＳｉＯＣＨ膜とのそれぞれの炭素／シリコン比を、キャップ絶縁膜（Ｃ／Ｓｉ）、低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）としたとき、前記キャップ絶縁膜（Ｃ／Ｓｉ）／前記低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）＜２であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
少なくとも前記容量素子が設けられた領域の、前記配線層の高さが全て同じであり前記配線の高さが全て同じであることを特徴とする請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
請求項１から１３のいずれかに記載の半導体装置であって、
さらに、前記半導体基板の表面近傍に形成された第一の拡散層と、
前記半導体基板の表面近傍に形成された第二の拡散層と、
前記第一の拡散層と第二の拡散層との間の前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記第一の拡散層、前記第二の拡散層、前記ゲート絶縁膜、および前記ゲート電極により電界効果トランジスタを構成したことを特徴とする半導体装置。
【請求項１５】
前記ゲート絶縁膜は、高誘電率ゲート絶縁膜であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記ゲート電極は、メタルゲート電極であることを特徴とする請求項１４または１５に記載の半導体装置。
【請求項１７】
前記電界効果トランジスタは、Ｎ型またはＰ型であることを特徴とする請求項１４から１６のいずれかに記載の半導体装置。
【請求項１８】
前記第一の拡散層および前記第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層であることを特徴とする請求項１４から１７のいずれかに記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線構造と、
前記多層配線構造内に埋め込まれた、下部電極、容量絶縁膜、および上部電極により構成された容量素子と、を備え、
前記下部電極に接続した下部容量配線と、前記上部電極に接続した上部容量配線との間に、少なくとも２層以上の前記配線層が設けられたことを特徴とする半導体装置。
【請求項２】
少なくとも前記容量素子が形成された領域の前記配線層のすべての配線が、銅を主成分とする配線材料で構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層のすべての配線が、銅を主成分とする配線材料で構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部容量配線と前記上部容量配線が設けられた前記配線層の配線との上面が同一の平面であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記上部電極に前記上部容量配線が直接接続されたことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記上部電極と前記上部容量配線との間に接続ビアが設けられたことを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記下部容量配線と前記下部容量配線が設けられた前記配線層の配線との上面が同一の平面にあることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記下部電極に接続する前記下部容量配線が、前記半導体基板の表面近傍に形成された拡散層に接続するコンタクトプラグに接続され、かつ前記下部容量配線と同層に半導体素子間を接続する信号配線が形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項９】
ビット線をさらに備え、
前記ビット線と前記下部容量配線とが同一層に設けられたことを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項１０】
前記容量素子の構造が径の異なるシリンダを接続した形状であることを特徴とする、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記絶縁膜が、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）を含む低誘電率ＳｉＯＣＨ膜と前記配線上のキャップ絶縁膜とからなる積層構造から構成され、
前記容量素子の開口部以外の前記容量絶縁膜の下部に部分的にシリコン酸化膜が設けられたことを特徴とする請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記キャップ絶縁膜と前記低誘電率ＳｉＯＣＨ膜とのそれぞれの炭素／シリコン比を、キャップ絶縁膜（Ｃ／Ｓｉ）、低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）としたとき、前記キャップ絶縁膜（Ｃ／Ｓｉ）／前記低誘電率ＳｉＯＣＨ膜（Ｃ／Ｓｉ）＜２であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
少なくとも前記容量素子が設けられた領域の、前記配線層の高さが全て同じであり前記配線の高さが全て同じであることを特徴とする請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
請求項１から１３のいずれかに記載の半導体装置であって、
さらに、前記半導体基板の表面近傍に形成された第一の拡散層と、
前記半導体基板の表面近傍に形成された第二の拡散層と、
前記第一の拡散層と第二の拡散層との間の前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記第一の拡散層、前記第二の拡散層、前記ゲート絶縁膜、および前記ゲート電極により電界効果トランジスタを構成したことを特徴とする半導体装置。
【請求項１５】
前記ゲート絶縁膜は、高誘電率ゲート絶縁膜であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記ゲート電極は、メタルゲート電極であることを特徴とする請求項１４または１５に記載の半導体装置。
【請求項１７】
前記電界効果トランジスタは、Ｎ型またはＰ型であることを特徴とする請求項１４から１６のいずれかに記載の半導体装置。
【請求項１８】
前記第一の拡散層および前記第二の拡散層の一方はソース拡散層であり、他方はドレイン拡散層であることを特徴とする請求項１４から１７のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【公開番号】特開２０１１−５４９２０（Ｐ２０１１−５４９２０Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２５９５６１（Ｐ２００９−２５９５６１）
【出願日】平成２１年１１月１３日（２００９．１１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年１１月１３日（２００９．１１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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