半導体装置
【課題】ソースフィールドプレート電極を形成することによる性能の劣化を抑制することができる半導体装置を提供すること。
【解決手段】ＳｉＣ基板１１上にＧａＮ層１２およびＡｌＧａＮ層１３がこの順で形成され、ＡｌＧａＮ層１３上にドレイン電極１４、ソース電極１５およびゲート電極１６が形成された半導体装置であって、ゲート電極１６の下方には、ＳｉＣ基板１１を貫通するように第１の開口２３が形成されている。さらに、ＧａＮ層１２上に形成され、ソース電極１５に接続されるソースパッド１９の一部が、ＳｉＣ基板１１の裏面側から露出するように、第２の開口２４が形成されている。そして、第１の開口２３内にソースフィールドプレート電極２５−１を形成すると同時に、第２の開口２４から露出するソースパッド１９に接触するようにＳｉＣ基板１１の裏面に接地導体２５−２を形成する。
【解決手段】ＳｉＣ基板１１上にＧａＮ層１２およびＡｌＧａＮ層１３がこの順で形成され、ＡｌＧａＮ層１３上にドレイン電極１４、ソース電極１５およびゲート電極１６が形成された半導体装置であって、ゲート電極１６の下方には、ＳｉＣ基板１１を貫通するように第１の開口２３が形成されている。さらに、ＧａＮ層１２上に形成され、ソース電極１５に接続されるソースパッド１９の一部が、ＳｉＣ基板１１の裏面側から露出するように、第２の開口２４が形成されている。そして、第１の開口２３内にソースフィールドプレート電極２５−１を形成すると同時に、第２の開口２４から露出するソースパッド１９に接触するようにＳｉＣ基板１１の裏面に接地導体２５−２を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、化合物半導体を用いたトランジスタに関する。
【背景技術】
【０００２】
ＧａＮなどの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）や高電子移動度トランジスタ(ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ)は、優れた高周波特性を有しており、マイクロ波帯で動作する半導体装置として、広く実用化されている。近年、これらのＦＥＴ、ＨＥＭＴ等の半導体装置において、更なる高性能化が求められている。このため、従来の半導体装置は、フィールドプレート構造が用いられている。以下に、従来のソースフィールドプレート電極を有するＨＥＭＴについて説明する。
【０００３】
この従来のＨＥＭＴは、ＳｉＣ基板上にＧａＮ層からなる電子走行層が形成され、このＧａＮ層上の一部にＡｌＧａＮ層からなる電子供給層が形成されている。ＡｌＧａＮ層上には、ドレイン電極およびソース電極が互いに離間して形成されており、これらのドレイン電極とソース電極との間に、ゲート電極が形成されている。
【０００４】
また、ソース電極上には、ソースフィールドプレート電極が、ソース電極に接触して形成される。このソースフィールドプレート電極は、ソース電極上から、ゲート電極上を通ってドレイン電極の近傍に至る領域まで延長形成されている。このようにソースフィールドプレート電極を形成することにより、ソースフィールドプレート電極下のポテンシャルは等しくなるため、ソース電極とドレイン電極との間の電気力線を均等に分布させる。従って、ソースフィールドプレート電極が形成されない場合にゲート電極のドレイン電極側端部に集中する電気力線の密度を低下させることができる。これにより、ゲート電極のドレイン側端部が不意に高電位になることによる耐圧の低下や、ゲートリーク電流に起因するバーチャルゲート効果による装置の性能の劣化を抑制することができるため、高性能なＨＥＭＴを提供することができる（特許文献１、２等参照）。
【０００５】
なお、ＳｉＣ基板上にＧａＮ層を有し、このＧａＮ層上にドレイン電極、ソース電極およびゲート電極が形成されたＦＥＴにおいても、上述と同様にソースフィールドプレート電極が形成されることにより、高性能なＦＥＴを提供することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００７−５３７５９４号公報
【特許文献２】特表２００８−５３３７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、近年のＦＥＴまたはＨＥＭＴ等の半導体装置は、装置の小型化に伴い、ゲート電極の幅やソース電極とドレイン電極との距離が短くなる傾向がある。従って、ソースフィールドプレート電極とドレイン電極との距離が短くなるため、この間に発生する浮遊容量が大きくなる。さらに、例えば実際に製造されたドレイン電極は、その断面形状が、ＡｌＧａＮ層に接触する部分が広がった台形形状になる。従って、ソースフィールドプレート電極の端部とドレイン電極の広がった部分とが絶縁膜を介して重なり、ソースフィールドプレート電極とドレイン電極との間に発生する浮遊容量が、より大きくなる。この浮遊容量の増大は、半導体装置の性能を劣化させる要因となる。
【０００８】
また、ソースフィールドプレート電極は、ゲート電極上に薄い絶縁膜を介して形成されるため、ソースフィールドプレート電極の形成に伴い、ゲート電極の形状がドレイン電極側に傾いた形状になり、これによる装置の性能の劣化も問題であった。
【０００９】
そこで、本発明の課題は、ソースフィールドプレート電極を形成することによる性能の劣化を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、基板上に形成された電子走行層と、この電子走行層上に帯状に形成された電子供給層と、この電子供給層上に形成され、前記電子走行層上に形成されたドレインパッドに接続されたドレイン電極と、前記電子供給層上に前記ドレイン電極と離間して形成され、前記電子走行層上に形成されたソースパッドに接続されたソース電極と、このソース電極および前記ドレイン電極の間に形成され、前記電子走行層上に形成されたゲートパッドに接続されたゲート電極と、このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、前記第１の開口内に形成されたソースフィールドプレート電極と、前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、を具備することを特徴とするものである。
【００１１】
また、本発明による半導体装置は、基板上に形成された、第１導電型の不純物領域およびこの第１の不純物領域の表面の第２導電型の不純物領域からなる素子領域と、この素子領域の周囲に素子分離層を介して形成された非素子領域と、前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたドレインパッドに接続されたドレイン電極と、前記第２導電型の不純物領域上に前記ドレイン電極と離間して形成され、前記非素子領域上に形成されたソースパッドに接続されたソース電極と、このソース電極と前記ドレイン電極との間の前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたゲートパッドに接続されたゲート電極と、このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、前記第１の開口内に形成されたソースフィールドプレート電極と、前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、を具備することを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、ソースフィールドプレート電極を形成することによる性能の劣化を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置を示す上面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った断面を、拡大して示す部分断面図である。
【図３】図１の一点鎖線Ｂ−Ｂ´に沿って示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す上面図である。
【図５】図４の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【図６】図４の一点鎖線Ｂ−Ｂ´に沿って示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置であって、図４の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の他の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施形態の半導体装置について、図面を参照して詳細に説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す上面図である。また、図２は、図１の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図であり、図３は、図１の一点鎖線Ｂ−Ｂ´に沿った断面図である。
【００１６】
図２に示すように、本実施形態の半導体装置において、例えばＳｉＣ基板１１の表面上には、エピタキシャル成長によりＧａＮ層１２が形成されている。このＧａＮ層１２は、電子走行層となる層である。そして、ＧａＮ層１２上の一部には、同じくエピタキシャル成長によりアンドープＡｌＧａＮ層１３が形成されている。このＡｌＧａＮ層１３は、電子供給層となる層である。なお、このＡｌＧａＮ層１３は、ｎ型にドーピングされた層であってもよい。
【００１７】
図１に示すように、ＡｌＧａＮ層１３は、帯状に形成されている。そして、この帯状のＡｌＧａＮ層１３上には、複数のドレイン電極１４および複数のソース電極１５が、互いに離間して交互に配列形成されており、これらのドレイン電極１４とソース電極１５との間には、それぞれゲート電極１６が形成されている。なお、本実施形態において、ＡｌＧａＮ層１３の周囲には、絶縁層は形成されないが、絶縁層が形成されていてもよい。
【００１８】
本実施形態の半導体装置は、上述したように、複数のドレイン電極１４、複数のソース電極１５および複数ゲート電極１６を有しており、これらを１つずつ有するＨＥＭＴ１７が列状に複数形成されたものである。
【００１９】
ＧａＮ層１２上において、ＡｌＧａＮ層１３の周囲の領域には、ドレインパッド１８、ソースパッド１９、ゲートバスライン２０およびゲートパッド２１が形成されている。このうち、ドレインパッド１８は、ＡｌＧａＮ層１３に沿って形成されており、複数のドレイン電極１４は、このドレインパッド１８に接続されている。同様に、ソースパッド１９は、ＡｌＧａＮ層１３を介してドレインパッド１８に対向する領域に、ＡｌＧａＮ層１３に沿って形成されており、複数のソース電極１５は、このソースパッド１９に接続されている。さらに、ＡｌＧａＮ層１３とソースパッド１９との間には、ＡｌＧａＮ層１３に沿ってゲートバスライン２０が形成されており、複数のゲート電極１６は、このゲートバスライン２０に接続されている。そして、ソースパッド１９を介してゲートバスライン２０に対向する領域には、ゲートバスライン２０に沿ってゲートパッド２１が形成されており、ゲートバスライン２０とこのゲートパッド２１とは、少なくとも１本の引き出し線２２によって接続されている。
【００２０】
また、図２に示すように、ゲート電極１６の下方には、ＳｉＣ基板１１を貫通するように、テーパ状の第１の開口２３が形成されている。この第１の開口２３は、ＳｉＣ基板１１の裏面からドライエッチングすることにより形成されている。なお、第１の開口２３は、少なくとも、第１の開口２３によってＧａＮ層１２が露出する部分１２−１上にゲート電極１６が完全に位置するように形成されればよい。
【００２１】
さらに、図３に示すように、ソースパッド１９の一部がＳｉＣ基板１１の裏面側から露出するように、複数のテーパ状の第２の開口２４が形成されている。これらの第２の開口２４は、ＳｉＣ基板１１の裏面からドライエッチングすることにより、ＳｉＣ基板１１およびＧａＮ層１２を貫通するように形成されている。
【００２２】
このように第１の開口２３および第２の開口２４が形成されたＳｉＣ基板１１の裏面全体には、図２、図３に示すように、例えばＡｕからなる金属２５が蒸着により形成されている。このうち、図２に示すように、第１の開口２３からＧａＮ層が露出する部分１２−１に形成された金属２５は、ソースフィールドプレート電極２５−１として機能する。一方で、図２、図３に示すように、ＳｉＣ基板１１の裏面に形成された金属２５は、接地導体２５−２として機能する。なお、接地導体２５−２は、図３に示すように、ソースパッド１９に接触して形成されている。
【００２３】
上述のソースフィールドプレート電極２５−１についてさらに説明すると、従来のソースフィールド電極は、ゲート電極上に薄い絶縁膜を介して形成されることにより、ソースフィールドプレート電極下ＡｌＧａＮ層表面のポテンシャルは等しくなるため、ソース電極とドレイン電極との間の電気力線を均等に分布させる。従って、ゲート電極のドレイン電極側端部に集中する電気力線の密度を低下させる。これに対して本実施形態に係る半導体装置においては、ゲート電極１６の下方に、薄いＧａＮ層１２およびＡｌＧａＮ層１３を介してソースフィールドプレート電極２５−１を形成することにより、従来のソースフィールドプレート電極と同様に、ゲート電極１６のドレイン電極１４側端部に集中する電気力線の密度を低下させ、ゲート電極１６のドレイン側１４端部が不意に高電位になることによる耐圧の低下および、ゲートリーク電流に起因するバーチャルゲート効果の影響を軽減し、半導体装置の性能の劣化を抑制させる。
【００２４】
以上に説明した本実施形態に係る半導体装置においては、ソースフィールドプレート電極２５−１がＳｉＣ基板１１の裏面側に形成されるため、従来のＨＥＭＴを有する半導体装置と比較して、ドレイン電極１４とソースフィールドプレート電極２５−１の端部との距離を長くすることができる。従って、たとえ、ドレイン電極１４が、その断面形状が、ＡｌＧａＮ層１３に接触する部分が広がった台形形状になっても、ドレイン電極１４とソースフィールドプレート電極２５−１との間に発生する浮遊容量を、従来の半導体装置よりも小さくすることができる。従って、浮遊容量に起因する半導体装置の性能の劣化を抑制し、より高性能な半導体装置を実現することができる。
【００２５】
また、ソースフィールドプレート電極２５−１は、ＳｉＣ基板１１の裏面側に形成されるため、ソースフィールドプレート電極２５−１の形成に伴ってゲート電極１６の形状が変形することを防止することができる。従って、ゲート電極１６の変形に伴う半導体装置の性能の劣化も防止することができる。
【００２６】
また、ソースパッド１９の下方には、ＳｉＣ基板１１およびＧａＮ層１２を貫通する第２の開口２４が形成されているため、ソースパッド１９に発生する熱の熱抵抗および、ソースパッド１９の電気的な抵抗を低下させることができる。従って、熱抵抗および電気的な抵抗に起因する半導体装置の性能の劣化も抑制することができる。
【００２７】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置を示す上面図である。また、図５は、図４の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図であり、図６は、図４の一点鎖線Ｂ−Ｂ´に沿った断面図である。
【００２８】
図５に示すように、本実施形態の半導体装置において、例えばＳｉＣ基板３１の表面上には、エピタキシャル成長により、ＧａＮ層３２が形成されている。
【００２９】
図４に示すように、ＧａＮ層３２は、素子領域３４−１およびこの周囲の非素子領域３４−２により構成され、枠状の素子分離層３３により区分けされている。このようなＧａＮ層３２のうち、素子領域３４−１上には、複数のドレイン電極３５および複数のソース電極３６が、互いに離間して交互に配列形成されており、これらのドレイン電極３５とソース電極３６との間には、それぞれゲート電極３７が形成されている。
【００３０】
本実施形態の半導体装置は、複数のドレイン電極３５、複数のソース電極３６および複数ゲート電極３７を有しており、これらを１つずつ有するＦＥＴ４０が列状に複数形成されたものである。
【００３１】
ここで、再び図５を参照すると、少なくとも素子領域３４−１は、ｐ型のＧａＮ層３４−１からなり、このｐ型のＧａＮ層３２−１の表面には、ｎ型ＧａＮ層３２−２が形成されている。このｎ型ＧａＮ層３２−２は、各ＦＥＴ４０毎に形成されている。なお、ｐ型のＧａＮ層３２−１とｎ型ＧａＮ層３２−２とは、反対の導電型であってもよい。
【００３２】
一つのｎ型ＧａＮ層３４−２上には、ドレイン電極３５およびソース電極３６が互いに離間して形成されており、これらの電極３５、３６間には、ゲート電極３７が形成されている。
【００３３】
非素子領域３４−２上には、ドレインパッド４１、ソースパッド４２、ゲートバスライン４３およびゲートパッド４４が形成されている。このうち、ドレインパッド４１は、素子領域３４−１に沿って形成されており、複数のドレイン電極３５は、このドレインパッド４１に接続されている。同様に、ソースパッド４２は、素子領域３４−１を介してドレインパッド４１に対向する領域に、素子領域３４−１に沿って形成されており、複数のソース電極３６は、このソースパッド４２に接続されている。さらに、素子領域３４−１とソースパッド４２との間には、素子領域３４−１に沿ってゲートバスライン４３が形成されており、複数のゲート電極３７は、ゲートバスライン４３に接続されている。そして、ソースパッド４２を介してゲートバスライン４３に対向する領域には、ゲートバスライン４３に沿ってゲートパッド４４が形成されており、ゲートバスライン４３とこのゲートパッド４４とは、少なくとも１本の引き出し線４５によって接続されている。
【００３４】
また、図５に示すように、ゲート電極３７の下方には、第１の実施形態と同様に、テーパ状の第１の開口４６が形成されている。なお、第１の開口４６は、少なくとも、第１の開口４６によってｐ型ＧａＮ層３２−１が露出する部分３２−３上にゲート電極３７が完全に位置するように形成されればよい。
【００３５】
また、図６に示すように、ソースパッド４２の一部がＳｉＣ基板３１の裏面側から露出するように、複数のテーパ状の第２の開口４７が形成されている。これらの第２の開口４７も、第１の実施形態と同様に形成されている。
【００３６】
このように第１の開口４６および第２の開口４７が形成されたＳｉＣ基板３１の裏面全体には、図５、図６に示すように、例えばＡｕからなる金属４８が蒸着により形成されている。このうち、図５に示すように、第１の開口４６からＧａＮ層３２が露出する部分３２−１に形成された金属４８は、第１の実施形態と同様に、ソースフィールドプレート電極４８−１として機能する。一方で、図５、図６に示すように、ＳｉＣ基板３１の裏面に形成された金属４８は、接地導体４８−２として機能する。なお、接地導体４８−２は、図６に示すように、ソースパッド４２に接触して形成されている。
【００３７】
以上に説明した本実施形態に係る半導体装置においては、ソースフィールドプレート電極４８−１がＳｉＣ基板３１の裏面側に形成されるため、従来のＦＥＴを有する半導体装置と比較して、ドレイン電極３５とソースフィールドプレート電極４８−１との距離を長くすることができる。従って、たとえ、ドレイン電極３５が、その断面形状がｎ型ＧａＮ層３２−２に接触する部分が広がった台形形状になっても、ドレイン電極３５とソースフィールドプレート電極４８−１との間に発生する浮遊容量を、従来の半導体装置よりも小さくすることができる。従って、浮遊容量に起因する半導体装置の性能の劣化を抑制し、より高性能な半導体装置を実現することができる。
【００３８】
また、ソースフィールドプレート電極４８−１は、ＳｉＣ基板３１の裏面側に形成されるため、ソースフィールドプレート電極４８−１の形成に伴ってゲート電極３７の形状が変形することを防止することができる。従って、ゲート電極３７の変形に伴う半導体装置の性能の劣化も防止することができる。
【００３９】
また、ソースパッド４２の下方には、ＳｉＣ基板３１およびＧａＮ層３２を貫通する第２の開口４７が形成されているため、ソースパッド４２に発生する熱の熱抵抗および、ソースパッド４２の電気的な抵抗を低下させることができる。従って、熱抵抗および電気的な抵抗に起因する半導体装置の性能の劣化も抑制することができる。
【００４０】
（第３の実施形態）
次に、第３の実施形態の半導体装置について説明する。なお、この説明においては、第２の実施形態の半導体装置と異なる箇所について説明する。ここで、上面図については、図４と同様であるため、ここでは図４のＡ−Ａ´に沿った断面の要部を拡大して示す図７を参照して説明する。
【００４１】
図７に示すように、本実施形態の半導体装置は、第２の実施形態の半導体装置と比較して、図５に示されるＳｉＣ基板３１がｐ型のＧａＮ層３２−１と同一材料により構成され、かつ、これらが一体構造である点が異なる。すなわち、第３の実施形態の半導体装置は、ｐ型のＧａＮからなるバルク型のＧａＮ上にＦＥＴ４０が形成された例である。従って、第２の実施形態における非素子領域３４−２も、ｐ型のＧａＮ層からなる。
【００４２】
なお、図７に示すように、第１の開口４６は、バルク型のＧａＮの裏面から所定の深さで設けられている。
【００４３】
このような第３の実施形態の半導体装置であっても、第２の実施形態の半導体装置と同様の効果を得ることができる。
【００４４】
以上に、本発明の実施形態に係る半導体装置について説明した。上述の各実施形態においては、第１の開口２３、４６の形状は、必ずしもテーパ状の形状である必要はない。図８は、第１の実施形態の半導体装置の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。図８に示すように、第１の開口４９の形状は、例えば第１の開口４９の内側面が傾斜しない形状であってもよい。なお、第２の実施形態の半導体装置に形成された第１の開口４６の形状も同様に、必ずしもテーパ状の形状である必要はなく、図８に示されたような形状であってもよい。
【００４５】
また、各実施形態の半導体装置に形成された第２の開口２４、４７の形状も、必ずしもテーパ状の形状である必要はなく、例えば図７に示されたような形状であってもよい。さらに、第２の開口２４、４７が形成される数も、図３および図６に示されるように２箇所に限定されない。
【００４６】
また、上述の各実施形態の半導体装置において、第１の開口２３、４６に形成されるソースフィールドプレート電極２５−１、４８−１の厚さおよび、第２の開口２４、４７に形成される金属２５、４８の厚さは、図２、図３および図５、図６に示されるように、必ずしも第１の開口２３、４６、第２の開口２４、４７の一部にのみ形成される程度の厚さである必要はない。図９は、第１の実施形態の半導体装置の他の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。図９に示すように、ソースフィールドプレート電極５０−１は、例えば第１の開口２３を埋める程度の厚さであってもよい。なお、第２の実施形態の半導体装置に形成されたソースフィールドプレート電極４８−１の厚さおよび、第１、第２の実施形態の半導体装置が有する第２の開口２４、４７に形成される金属２５、４８の厚さも、例えば図９と同様に、第１の開口４６、第２の開口２４、４７を埋める程度の厚さであってもよい。
【００４７】
また、上述の各実施形態の半導体装置においては、ＧａＮ系の半導体装置の場合について説明した。しかし、本発明は、例えば第１の実施形態の半導体装置においては、電子走行層がＧａＡｓ層、電子供給層がＡｌＧａＡｓ層からなる半導体装置においても、同様に適用可能である。その他、ＧａＮ系若しくはＧａＡｓ系の半導体装置についても、同様に適用可能である。
【００４８】
また、上述した各実施形態の半導体装置においては、複数のＦＥＴ４０若しくはＨＥＭＴ１７が形成されたものであったが、ＦＥＴ４０若しくはＨＥＭＴ１７の数は限定されず、例えば、ＧａＮ系の材料またはＧａＡｓ系の材料を用いた単一のＦＥＴまたはＨＥＭＴからなる半導体装置においても、同様に適用可能である。
【００４９】
また、上述の各実施形態の半導体装置において、基板は、ＳｉＣ基板１１、３１に限定されるものではなく、Ｓｉ基板、Ａｌ基板、サファイア基板であってもよい。
【符号の説明】
【００５０】
１１、３１・・・ＳｉＣ基板
１２、３２・・・ＧａＮ層
１２−１、３２−３・・・第１の開口によって露出する部分
１３・・・ＡｌＧａＮ層
１４、３５・・・ドレイン電極
１５、３６・・・ソース電極
１６、３７・・・ゲート電極
１７・・・ＨＥＭＴ
１８、４１・・・ドレインパッド
１９、４２・・・ソースパッド
２０、４３・・・ゲートバスライン
２１、４４・・・ゲートパッド
２２、４５・・・引き出し線
２３、４６、４９・・・第１の開口
２４、４７・・・第２の開口
２５、４８・・・金属
２５−１、４８−１、５０−１・・・ソースフィールドプレート電極
２５−２、４８−２・・・接地導体
３２−１・・・ｐ型ＧａＮ層
３２−２・・・ｎ型ＧａＮ層
３３・・・素子分離層
３４−１・・・素子領域
３４−２・・・非素子領域
４０・・・ＦＥＴ
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、化合物半導体を用いたトランジスタに関する。
【背景技術】
【０００２】
ＧａＮなどの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）や高電子移動度トランジスタ(ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ)は、優れた高周波特性を有しており、マイクロ波帯で動作する半導体装置として、広く実用化されている。近年、これらのＦＥＴ、ＨＥＭＴ等の半導体装置において、更なる高性能化が求められている。このため、従来の半導体装置は、フィールドプレート構造が用いられている。以下に、従来のソースフィールドプレート電極を有するＨＥＭＴについて説明する。
【０００３】
この従来のＨＥＭＴは、ＳｉＣ基板上にＧａＮ層からなる電子走行層が形成され、このＧａＮ層上の一部にＡｌＧａＮ層からなる電子供給層が形成されている。ＡｌＧａＮ層上には、ドレイン電極およびソース電極が互いに離間して形成されており、これらのドレイン電極とソース電極との間に、ゲート電極が形成されている。
【０００４】
また、ソース電極上には、ソースフィールドプレート電極が、ソース電極に接触して形成される。このソースフィールドプレート電極は、ソース電極上から、ゲート電極上を通ってドレイン電極の近傍に至る領域まで延長形成されている。このようにソースフィールドプレート電極を形成することにより、ソースフィールドプレート電極下のポテンシャルは等しくなるため、ソース電極とドレイン電極との間の電気力線を均等に分布させる。従って、ソースフィールドプレート電極が形成されない場合にゲート電極のドレイン電極側端部に集中する電気力線の密度を低下させることができる。これにより、ゲート電極のドレイン側端部が不意に高電位になることによる耐圧の低下や、ゲートリーク電流に起因するバーチャルゲート効果による装置の性能の劣化を抑制することができるため、高性能なＨＥＭＴを提供することができる（特許文献１、２等参照）。
【０００５】
なお、ＳｉＣ基板上にＧａＮ層を有し、このＧａＮ層上にドレイン電極、ソース電極およびゲート電極が形成されたＦＥＴにおいても、上述と同様にソースフィールドプレート電極が形成されることにより、高性能なＦＥＴを提供することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００７−５３７５９４号公報
【特許文献２】特表２００８−５３３７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、近年のＦＥＴまたはＨＥＭＴ等の半導体装置は、装置の小型化に伴い、ゲート電極の幅やソース電極とドレイン電極との距離が短くなる傾向がある。従って、ソースフィールドプレート電極とドレイン電極との距離が短くなるため、この間に発生する浮遊容量が大きくなる。さらに、例えば実際に製造されたドレイン電極は、その断面形状が、ＡｌＧａＮ層に接触する部分が広がった台形形状になる。従って、ソースフィールドプレート電極の端部とドレイン電極の広がった部分とが絶縁膜を介して重なり、ソースフィールドプレート電極とドレイン電極との間に発生する浮遊容量が、より大きくなる。この浮遊容量の増大は、半導体装置の性能を劣化させる要因となる。
【０００８】
また、ソースフィールドプレート電極は、ゲート電極上に薄い絶縁膜を介して形成されるため、ソースフィールドプレート電極の形成に伴い、ゲート電極の形状がドレイン電極側に傾いた形状になり、これによる装置の性能の劣化も問題であった。
【０００９】
そこで、本発明の課題は、ソースフィールドプレート電極を形成することによる性能の劣化を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、基板上に形成された電子走行層と、この電子走行層上に帯状に形成された電子供給層と、この電子供給層上に形成され、前記電子走行層上に形成されたドレインパッドに接続されたドレイン電極と、前記電子供給層上に前記ドレイン電極と離間して形成され、前記電子走行層上に形成されたソースパッドに接続されたソース電極と、このソース電極および前記ドレイン電極の間に形成され、前記電子走行層上に形成されたゲートパッドに接続されたゲート電極と、このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、前記第１の開口内に形成されたソースフィールドプレート電極と、前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、を具備することを特徴とするものである。
【００１１】
また、本発明による半導体装置は、基板上に形成された、第１導電型の不純物領域およびこの第１の不純物領域の表面の第２導電型の不純物領域からなる素子領域と、この素子領域の周囲に素子分離層を介して形成された非素子領域と、前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたドレインパッドに接続されたドレイン電極と、前記第２導電型の不純物領域上に前記ドレイン電極と離間して形成され、前記非素子領域上に形成されたソースパッドに接続されたソース電極と、このソース電極と前記ドレイン電極との間の前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたゲートパッドに接続されたゲート電極と、このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、前記第１の開口内に形成されたソースフィールドプレート電極と、前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、を具備することを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、ソースフィールドプレート電極を形成することによる性能の劣化を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置を示す上面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った断面を、拡大して示す部分断面図である。
【図３】図１の一点鎖線Ｂ−Ｂ´に沿って示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す上面図である。
【図５】図４の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【図６】図４の一点鎖線Ｂ−Ｂ´に沿って示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置であって、図４の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の他の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施形態の半導体装置について、図面を参照して詳細に説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す上面図である。また、図２は、図１の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図であり、図３は、図１の一点鎖線Ｂ−Ｂ´に沿った断面図である。
【００１６】
図２に示すように、本実施形態の半導体装置において、例えばＳｉＣ基板１１の表面上には、エピタキシャル成長によりＧａＮ層１２が形成されている。このＧａＮ層１２は、電子走行層となる層である。そして、ＧａＮ層１２上の一部には、同じくエピタキシャル成長によりアンドープＡｌＧａＮ層１３が形成されている。このＡｌＧａＮ層１３は、電子供給層となる層である。なお、このＡｌＧａＮ層１３は、ｎ型にドーピングされた層であってもよい。
【００１７】
図１に示すように、ＡｌＧａＮ層１３は、帯状に形成されている。そして、この帯状のＡｌＧａＮ層１３上には、複数のドレイン電極１４および複数のソース電極１５が、互いに離間して交互に配列形成されており、これらのドレイン電極１４とソース電極１５との間には、それぞれゲート電極１６が形成されている。なお、本実施形態において、ＡｌＧａＮ層１３の周囲には、絶縁層は形成されないが、絶縁層が形成されていてもよい。
【００１８】
本実施形態の半導体装置は、上述したように、複数のドレイン電極１４、複数のソース電極１５および複数ゲート電極１６を有しており、これらを１つずつ有するＨＥＭＴ１７が列状に複数形成されたものである。
【００１９】
ＧａＮ層１２上において、ＡｌＧａＮ層１３の周囲の領域には、ドレインパッド１８、ソースパッド１９、ゲートバスライン２０およびゲートパッド２１が形成されている。このうち、ドレインパッド１８は、ＡｌＧａＮ層１３に沿って形成されており、複数のドレイン電極１４は、このドレインパッド１８に接続されている。同様に、ソースパッド１９は、ＡｌＧａＮ層１３を介してドレインパッド１８に対向する領域に、ＡｌＧａＮ層１３に沿って形成されており、複数のソース電極１５は、このソースパッド１９に接続されている。さらに、ＡｌＧａＮ層１３とソースパッド１９との間には、ＡｌＧａＮ層１３に沿ってゲートバスライン２０が形成されており、複数のゲート電極１６は、このゲートバスライン２０に接続されている。そして、ソースパッド１９を介してゲートバスライン２０に対向する領域には、ゲートバスライン２０に沿ってゲートパッド２１が形成されており、ゲートバスライン２０とこのゲートパッド２１とは、少なくとも１本の引き出し線２２によって接続されている。
【００２０】
また、図２に示すように、ゲート電極１６の下方には、ＳｉＣ基板１１を貫通するように、テーパ状の第１の開口２３が形成されている。この第１の開口２３は、ＳｉＣ基板１１の裏面からドライエッチングすることにより形成されている。なお、第１の開口２３は、少なくとも、第１の開口２３によってＧａＮ層１２が露出する部分１２−１上にゲート電極１６が完全に位置するように形成されればよい。
【００２１】
さらに、図３に示すように、ソースパッド１９の一部がＳｉＣ基板１１の裏面側から露出するように、複数のテーパ状の第２の開口２４が形成されている。これらの第２の開口２４は、ＳｉＣ基板１１の裏面からドライエッチングすることにより、ＳｉＣ基板１１およびＧａＮ層１２を貫通するように形成されている。
【００２２】
このように第１の開口２３および第２の開口２４が形成されたＳｉＣ基板１１の裏面全体には、図２、図３に示すように、例えばＡｕからなる金属２５が蒸着により形成されている。このうち、図２に示すように、第１の開口２３からＧａＮ層が露出する部分１２−１に形成された金属２５は、ソースフィールドプレート電極２５−１として機能する。一方で、図２、図３に示すように、ＳｉＣ基板１１の裏面に形成された金属２５は、接地導体２５−２として機能する。なお、接地導体２５−２は、図３に示すように、ソースパッド１９に接触して形成されている。
【００２３】
上述のソースフィールドプレート電極２５−１についてさらに説明すると、従来のソースフィールド電極は、ゲート電極上に薄い絶縁膜を介して形成されることにより、ソースフィールドプレート電極下ＡｌＧａＮ層表面のポテンシャルは等しくなるため、ソース電極とドレイン電極との間の電気力線を均等に分布させる。従って、ゲート電極のドレイン電極側端部に集中する電気力線の密度を低下させる。これに対して本実施形態に係る半導体装置においては、ゲート電極１６の下方に、薄いＧａＮ層１２およびＡｌＧａＮ層１３を介してソースフィールドプレート電極２５−１を形成することにより、従来のソースフィールドプレート電極と同様に、ゲート電極１６のドレイン電極１４側端部に集中する電気力線の密度を低下させ、ゲート電極１６のドレイン側１４端部が不意に高電位になることによる耐圧の低下および、ゲートリーク電流に起因するバーチャルゲート効果の影響を軽減し、半導体装置の性能の劣化を抑制させる。
【００２４】
以上に説明した本実施形態に係る半導体装置においては、ソースフィールドプレート電極２５−１がＳｉＣ基板１１の裏面側に形成されるため、従来のＨＥＭＴを有する半導体装置と比較して、ドレイン電極１４とソースフィールドプレート電極２５−１の端部との距離を長くすることができる。従って、たとえ、ドレイン電極１４が、その断面形状が、ＡｌＧａＮ層１３に接触する部分が広がった台形形状になっても、ドレイン電極１４とソースフィールドプレート電極２５−１との間に発生する浮遊容量を、従来の半導体装置よりも小さくすることができる。従って、浮遊容量に起因する半導体装置の性能の劣化を抑制し、より高性能な半導体装置を実現することができる。
【００２５】
また、ソースフィールドプレート電極２５−１は、ＳｉＣ基板１１の裏面側に形成されるため、ソースフィールドプレート電極２５−１の形成に伴ってゲート電極１６の形状が変形することを防止することができる。従って、ゲート電極１６の変形に伴う半導体装置の性能の劣化も防止することができる。
【００２６】
また、ソースパッド１９の下方には、ＳｉＣ基板１１およびＧａＮ層１２を貫通する第２の開口２４が形成されているため、ソースパッド１９に発生する熱の熱抵抗および、ソースパッド１９の電気的な抵抗を低下させることができる。従って、熱抵抗および電気的な抵抗に起因する半導体装置の性能の劣化も抑制することができる。
【００２７】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置を示す上面図である。また、図５は、図４の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図であり、図６は、図４の一点鎖線Ｂ−Ｂ´に沿った断面図である。
【００２８】
図５に示すように、本実施形態の半導体装置において、例えばＳｉＣ基板３１の表面上には、エピタキシャル成長により、ＧａＮ層３２が形成されている。
【００２９】
図４に示すように、ＧａＮ層３２は、素子領域３４−１およびこの周囲の非素子領域３４−２により構成され、枠状の素子分離層３３により区分けされている。このようなＧａＮ層３２のうち、素子領域３４−１上には、複数のドレイン電極３５および複数のソース電極３６が、互いに離間して交互に配列形成されており、これらのドレイン電極３５とソース電極３６との間には、それぞれゲート電極３７が形成されている。
【００３０】
本実施形態の半導体装置は、複数のドレイン電極３５、複数のソース電極３６および複数ゲート電極３７を有しており、これらを１つずつ有するＦＥＴ４０が列状に複数形成されたものである。
【００３１】
ここで、再び図５を参照すると、少なくとも素子領域３４−１は、ｐ型のＧａＮ層３４−１からなり、このｐ型のＧａＮ層３２−１の表面には、ｎ型ＧａＮ層３２−２が形成されている。このｎ型ＧａＮ層３２−２は、各ＦＥＴ４０毎に形成されている。なお、ｐ型のＧａＮ層３２−１とｎ型ＧａＮ層３２−２とは、反対の導電型であってもよい。
【００３２】
一つのｎ型ＧａＮ層３４−２上には、ドレイン電極３５およびソース電極３６が互いに離間して形成されており、これらの電極３５、３６間には、ゲート電極３７が形成されている。
【００３３】
非素子領域３４−２上には、ドレインパッド４１、ソースパッド４２、ゲートバスライン４３およびゲートパッド４４が形成されている。このうち、ドレインパッド４１は、素子領域３４−１に沿って形成されており、複数のドレイン電極３５は、このドレインパッド４１に接続されている。同様に、ソースパッド４２は、素子領域３４−１を介してドレインパッド４１に対向する領域に、素子領域３４−１に沿って形成されており、複数のソース電極３６は、このソースパッド４２に接続されている。さらに、素子領域３４−１とソースパッド４２との間には、素子領域３４−１に沿ってゲートバスライン４３が形成されており、複数のゲート電極３７は、ゲートバスライン４３に接続されている。そして、ソースパッド４２を介してゲートバスライン４３に対向する領域には、ゲートバスライン４３に沿ってゲートパッド４４が形成されており、ゲートバスライン４３とこのゲートパッド４４とは、少なくとも１本の引き出し線４５によって接続されている。
【００３４】
また、図５に示すように、ゲート電極３７の下方には、第１の実施形態と同様に、テーパ状の第１の開口４６が形成されている。なお、第１の開口４６は、少なくとも、第１の開口４６によってｐ型ＧａＮ層３２−１が露出する部分３２−３上にゲート電極３７が完全に位置するように形成されればよい。
【００３５】
また、図６に示すように、ソースパッド４２の一部がＳｉＣ基板３１の裏面側から露出するように、複数のテーパ状の第２の開口４７が形成されている。これらの第２の開口４７も、第１の実施形態と同様に形成されている。
【００３６】
このように第１の開口４６および第２の開口４７が形成されたＳｉＣ基板３１の裏面全体には、図５、図６に示すように、例えばＡｕからなる金属４８が蒸着により形成されている。このうち、図５に示すように、第１の開口４６からＧａＮ層３２が露出する部分３２−１に形成された金属４８は、第１の実施形態と同様に、ソースフィールドプレート電極４８−１として機能する。一方で、図５、図６に示すように、ＳｉＣ基板３１の裏面に形成された金属４８は、接地導体４８−２として機能する。なお、接地導体４８−２は、図６に示すように、ソースパッド４２に接触して形成されている。
【００３７】
以上に説明した本実施形態に係る半導体装置においては、ソースフィールドプレート電極４８−１がＳｉＣ基板３１の裏面側に形成されるため、従来のＦＥＴを有する半導体装置と比較して、ドレイン電極３５とソースフィールドプレート電極４８−１との距離を長くすることができる。従って、たとえ、ドレイン電極３５が、その断面形状がｎ型ＧａＮ層３２−２に接触する部分が広がった台形形状になっても、ドレイン電極３５とソースフィールドプレート電極４８−１との間に発生する浮遊容量を、従来の半導体装置よりも小さくすることができる。従って、浮遊容量に起因する半導体装置の性能の劣化を抑制し、より高性能な半導体装置を実現することができる。
【００３８】
また、ソースフィールドプレート電極４８−１は、ＳｉＣ基板３１の裏面側に形成されるため、ソースフィールドプレート電極４８−１の形成に伴ってゲート電極３７の形状が変形することを防止することができる。従って、ゲート電極３７の変形に伴う半導体装置の性能の劣化も防止することができる。
【００３９】
また、ソースパッド４２の下方には、ＳｉＣ基板３１およびＧａＮ層３２を貫通する第２の開口４７が形成されているため、ソースパッド４２に発生する熱の熱抵抗および、ソースパッド４２の電気的な抵抗を低下させることができる。従って、熱抵抗および電気的な抵抗に起因する半導体装置の性能の劣化も抑制することができる。
【００４０】
（第３の実施形態）
次に、第３の実施形態の半導体装置について説明する。なお、この説明においては、第２の実施形態の半導体装置と異なる箇所について説明する。ここで、上面図については、図４と同様であるため、ここでは図４のＡ−Ａ´に沿った断面の要部を拡大して示す図７を参照して説明する。
【００４１】
図７に示すように、本実施形態の半導体装置は、第２の実施形態の半導体装置と比較して、図５に示されるＳｉＣ基板３１がｐ型のＧａＮ層３２−１と同一材料により構成され、かつ、これらが一体構造である点が異なる。すなわち、第３の実施形態の半導体装置は、ｐ型のＧａＮからなるバルク型のＧａＮ上にＦＥＴ４０が形成された例である。従って、第２の実施形態における非素子領域３４−２も、ｐ型のＧａＮ層からなる。
【００４２】
なお、図７に示すように、第１の開口４６は、バルク型のＧａＮの裏面から所定の深さで設けられている。
【００４３】
このような第３の実施形態の半導体装置であっても、第２の実施形態の半導体装置と同様の効果を得ることができる。
【００４４】
以上に、本発明の実施形態に係る半導体装置について説明した。上述の各実施形態においては、第１の開口２３、４６の形状は、必ずしもテーパ状の形状である必要はない。図８は、第１の実施形態の半導体装置の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。図８に示すように、第１の開口４９の形状は、例えば第１の開口４９の内側面が傾斜しない形状であってもよい。なお、第２の実施形態の半導体装置に形成された第１の開口４６の形状も同様に、必ずしもテーパ状の形状である必要はなく、図８に示されたような形状であってもよい。
【００４５】
また、各実施形態の半導体装置に形成された第２の開口２４、４７の形状も、必ずしもテーパ状の形状である必要はなく、例えば図７に示されたような形状であってもよい。さらに、第２の開口２４、４７が形成される数も、図３および図６に示されるように２箇所に限定されない。
【００４６】
また、上述の各実施形態の半導体装置において、第１の開口２３、４６に形成されるソースフィールドプレート電極２５−１、４８−１の厚さおよび、第２の開口２４、４７に形成される金属２５、４８の厚さは、図２、図３および図５、図６に示されるように、必ずしも第１の開口２３、４６、第２の開口２４、４７の一部にのみ形成される程度の厚さである必要はない。図９は、第１の実施形態の半導体装置の他の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。図９に示すように、ソースフィールドプレート電極５０−１は、例えば第１の開口２３を埋める程度の厚さであってもよい。なお、第２の実施形態の半導体装置に形成されたソースフィールドプレート電極４８−１の厚さおよび、第１、第２の実施形態の半導体装置が有する第２の開口２４、４７に形成される金属２５、４８の厚さも、例えば図９と同様に、第１の開口４６、第２の開口２４、４７を埋める程度の厚さであってもよい。
【００４７】
また、上述の各実施形態の半導体装置においては、ＧａＮ系の半導体装置の場合について説明した。しかし、本発明は、例えば第１の実施形態の半導体装置においては、電子走行層がＧａＡｓ層、電子供給層がＡｌＧａＡｓ層からなる半導体装置においても、同様に適用可能である。その他、ＧａＮ系若しくはＧａＡｓ系の半導体装置についても、同様に適用可能である。
【００４８】
また、上述した各実施形態の半導体装置においては、複数のＦＥＴ４０若しくはＨＥＭＴ１７が形成されたものであったが、ＦＥＴ４０若しくはＨＥＭＴ１７の数は限定されず、例えば、ＧａＮ系の材料またはＧａＡｓ系の材料を用いた単一のＦＥＴまたはＨＥＭＴからなる半導体装置においても、同様に適用可能である。
【００４９】
また、上述の各実施形態の半導体装置において、基板は、ＳｉＣ基板１１、３１に限定されるものではなく、Ｓｉ基板、Ａｌ基板、サファイア基板であってもよい。
【符号の説明】
【００５０】
１１、３１・・・ＳｉＣ基板
１２、３２・・・ＧａＮ層
１２−１、３２−３・・・第１の開口によって露出する部分
１３・・・ＡｌＧａＮ層
１４、３５・・・ドレイン電極
１５、３６・・・ソース電極
１６、３７・・・ゲート電極
１７・・・ＨＥＭＴ
１８、４１・・・ドレインパッド
１９、４２・・・ソースパッド
２０、４３・・・ゲートバスライン
２１、４４・・・ゲートパッド
２２、４５・・・引き出し線
２３、４６、４９・・・第１の開口
２４、４７・・・第２の開口
２５、４８・・・金属
２５−１、４８−１、５０−１・・・ソースフィールドプレート電極
２５−２、４８−２・・・接地導体
３２−１・・・ｐ型ＧａＮ層
３２−２・・・ｎ型ＧａＮ層
３３・・・素子分離層
３４−１・・・素子領域
３４−２・・・非素子領域
４０・・・ＦＥＴ
【特許請求の範囲】
【請求項１】
基板上に形成された電子走行層と、
この電子走行層上に帯状に形成された電子供給層と、
この電子供給層上に形成され、前記電子走行層上に形成されたドレインパッドに接続されたドレイン電極と、
前記電子供給層上に前記ドレイン電極と離間して形成され、前記電子走行層上に形成されたソースパッドに接続されたソース電極と、
このソース電極および前記ドレイン電極の間に形成され、前記電子走行層上に形成されたゲートパッドに接続されたゲート電極と、
このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、
前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、
前記第１の開口内に形成されたソースフィールドプレート電極と、
前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ドレイン電極、前記ソース電極および前記ゲート電極は、それぞれ前記電子供給層上に複数形成され、
複数の前記ドレイン電極と複数の前記ソース電極とは、交互に配列形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電子走行層は、ＧａＮ若しくはＧａＡｓからなり、前記電子供給層は、ＡｌＧａＮ若しくはＡｌＧａＡｓからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板上に形成された、第１導電型の不純物領域およびこの第１の不純物領域の表面の第２導電型の不純物領域からなる素子領域と、
この素子領域の周囲に素子分離層を介して形成された非素子領域と、
前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたドレインパッドに接続されたドレイン電極と、
前記第２導電型の不純物領域上に前記ドレイン電極と離間して形成され、前記非素子領域上に形成されたソースパッドに接続されたソース電極と、
このソース電極と前記ドレイン電極との間の前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたゲートパッドに接続されたゲート電極と、
このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、
前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、
前記第１の開口内に形成されたソースフィールドプレート電極と、
前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、
を具備することを特徴とする半導体装置。
【請求項５】
前記基板は、前記第１導電型の不純物領域と同一材料により構成され、かつ、前記基板と前記第１導電型の不純物領域とは、一体構造であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ドレイン電極、前記ソース電極および前記ゲート電極は、それぞれ前記素子領域上に複数形成され、
複数の前記ドレイン電極と複数の前記ソース電極とは、交互に配列形成されていることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記素子領域は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項４乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１の開口は、テーパ状の開口であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記ソースフィールドプレート電極は、前記第１の開口を埋めるように形成されたことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１】
基板上に形成された電子走行層と、
この電子走行層上に帯状に形成された電子供給層と、
この電子供給層上に形成され、前記電子走行層上に形成されたドレインパッドに接続されたドレイン電極と、
前記電子供給層上に前記ドレイン電極と離間して形成され、前記電子走行層上に形成されたソースパッドに接続されたソース電極と、
このソース電極および前記ドレイン電極の間に形成され、前記電子走行層上に形成されたゲートパッドに接続されたゲート電極と、
このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、
前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、
前記第１の開口内に形成されたソースフィールドプレート電極と、
前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ドレイン電極、前記ソース電極および前記ゲート電極は、それぞれ前記電子供給層上に複数形成され、
複数の前記ドレイン電極と複数の前記ソース電極とは、交互に配列形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電子走行層は、ＧａＮ若しくはＧａＡｓからなり、前記電子供給層は、ＡｌＧａＮ若しくはＡｌＧａＡｓからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板上に形成された、第１導電型の不純物領域およびこの第１の不純物領域の表面の第２導電型の不純物領域からなる素子領域と、
この素子領域の周囲に素子分離層を介して形成された非素子領域と、
前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたドレインパッドに接続されたドレイン電極と、
前記第２導電型の不純物領域上に前記ドレイン電極と離間して形成され、前記非素子領域上に形成されたソースパッドに接続されたソース電極と、
このソース電極と前記ドレイン電極との間の前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたゲートパッドに接続されたゲート電極と、
このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、
前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、
前記第１の開口内に形成されたソースフィールドプレート電極と、
前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、
を具備することを特徴とする半導体装置。
【請求項５】
前記基板は、前記第１導電型の不純物領域と同一材料により構成され、かつ、前記基板と前記第１導電型の不純物領域とは、一体構造であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ドレイン電極、前記ソース電極および前記ゲート電極は、それぞれ前記素子領域上に複数形成され、
複数の前記ドレイン電極と複数の前記ソース電極とは、交互に配列形成されていることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記素子領域は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項４乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１の開口は、テーパ状の開口であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記ソースフィールドプレート電極は、前記第１の開口を埋めるように形成されたことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−６０９１２（Ｐ２０１１−６０９１２Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２０７４４２（Ｐ２００９−２０７４４２）
【出願日】平成２１年９月８日（２００９．９．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月８日（２００９．９．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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