説明

半導体装置

【課題】4個の島状半導体を用いてSRAMを構成することにより、高集積なSGTを用いたSRAMからなる半導体装置を提供することを目的とする。
【解決手段】第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第1の筒状半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第1の筒状半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有するインバータを用いたSRAMにより、上記課題を解決する。

【発明の詳細な説明】
【技術分野】
【0001】
この発明は半導体装置に関するものである。
【背景技術】
【0002】
半導体装置、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor(SGT)が提案され、SGTを用いたCMOSインバータ回路が提案された(例えば、非特許文献1)。
【0003】
インバータは、pMOSトランジスタとnMOSトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、pMOSトランジスタのゲート幅は、nMOSトランジスタのゲート幅の二倍とする必要がある。そのため、従来のSGTを用いたCMOSインバータ回路では、2個のpMOS SGTと、1個のnMOS SGTで構成されている。すなわち、従来のSGTを用いたCMOSインバータ回路は、計3個の島状半導体で構成されている。
【0004】
インバータ二つと選択トランジスタ二つでSRAMが構成される。従来のSGTを用いたCMOSインバータ回路を用いて構成すると、4個のpMOS SGTと、4個のpMOS SGTで構成される。すなわち、従来のSGTを用いたCMOSインバータ回路を用いたSRAMは、計8個の島状半導体で構成される。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】S.Watanabe、K.Tsuchida、D.Takashima、Y.Oowaki、A.Nitayama、K.Hieda、H.Takato、K.Sunouchi、F.Horiguchi、K.Ohuchi、F.Masuoka、H.Hara、“A Nobel Circuit Technology with Surrounding Gate Transistors (SGT’s) for Ultra High Density DRAM’s”、IEEE JSSC、Vol.30、No.9、1995.
【発明の概要】
【発明が解決しようとする課題】
【0006】
そこで、4個の島状半導体を用いてSRAMを構成することにより、高集積なSGTを用いたSRAMからなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の1態様では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第1の筒状半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第1の筒状半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第2の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第2の筒状半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第2の筒状半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第6の第1導電型高濃度半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7の第1導電型高濃度半導体層と、
第4の島状半導体層の下部に配置された第8の第1導電型高濃度半導体層と、
を有する2行1列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置である。
【0008】
また、本発明の好ましい態様では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第1の筒状半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第1の筒状半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第2の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第2の筒状半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第2の筒状半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第6の第1導電型高濃度半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7の第1導電型高濃度半導体層と、
第4の島状半導体層の下部に配置された第8の第1導電型高濃度半導体層と、
を有する2行1列目に配置された選択トランジスタと、
第2の第1導電型高濃度半導体層と第2の第2導電型高濃度半導体層と第8の第1導電型高濃度半導体層との下部に配置された第9の第1導電型高濃度半導体層と、
第4の第1導電型高濃度半導体層と第4の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層との下部に配置された第10の第1導電型高濃度半導体層と、
第1の第1導電型高濃度半導体層に形成された第1の半導体と金属の化合物層と、
第1の第2導電型高濃度半導体層に形成された第2の半導体と金属の化合物層と、
第2の第2導電型高濃度半導体層と第9の第1導電型高濃度半導体層と第8の第1導電型高濃度半導体層とに形成された第3の半導体と金属の化合物層と、
第7の第1導電型高濃度半導体層に形成された第4の半導体と金属の化合物層と、
第3の第1導電型高濃度半導体層に形成された第5の半導体と金属の化合物層と、
第3の第2導電型高濃度半導体層に形成された第6の半導体と金属の化合物層と、
第4の第2導電型高濃度半導体層と第10の第1導電型高濃度半導体層と第6の第1導電型高濃度半導体層とに形成された第7の半導体と金属の化合物層と、
第5の第1導電型高濃度半導体層に形成された第8の半導体と金属の化合物層と、
第1のゲート電極と第7の半導体と金属の化合物層とを接続する第1のコンタクトと、
第2のゲート電極と第3の半導体と金属の化合物層とを接続する第2のコンタクトと、
を有することを特徴とする半導体装置である。
【0009】
また、本発明の好ましい態様では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5のn+型半導体層と、
第3の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7のn+型半導体層と、
第4の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する2行1列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置である。
【0010】
また、本発明の好ましい態様では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5のn+型半導体層と、
第3の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7のn+型半導体層と、
第4の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する2行1列目に配置された選択トランジスタと、
第2のn+型半導体層と第2のp+型半導体層と第8のn+型半導体層との下部に配置された第9のn+型半導体層と、
第4のn+型半導体層と第4のp+型半導体層と第6のn+型半導体層との下部に配置された第10のn+型半導体層と、
第1のn+型半導体層に形成された第1の半導体と金属の化合物層と、
第1のp+型半導体層に形成された第2の半導体と金属の化合物層と、
第2のp+型半導体層と第9のn+型半導体層と第8のn+型半導体層とに形成された第3の半導体と金属の化合物層と、
第7のn+型半導体層に形成された第4の半導体と金属の化合物層と、
第3のn+型半導体層に形成された第5の半導体と金属の化合物層と、
第3のp+型半導体層に形成された第6の半導体と金属の化合物層と、
第4のp+型半導体層と第10のn+型半導体層と第6のn+型半導体層とに形成された第7の半導体と金属の化合物層と、
第5のn+型半導体層に形成された第8の半導体と金属の化合物層と、
第1のゲート電極と第7の半導体と金属の化合物層とを接続する第1のコンタクトと、
第2のゲート電極と第3の半導体と金属の化合物層とを接続する第2のコンタクトと、
を有することを特徴とする半導体装置である。
【0011】
また、本発明の好ましい態様では、
筒状半導体層の内周長をWpとし、島状半導体層の外周長をWnとしたとき、
Wp≒2Wnであることを特徴とする前記記載の半導体装置である。
【0012】
また、本発明の好ましい態様では、
筒状半導体層の内径をRpとし、島状半導体層の半径をRnとしたとき、
Rp≒2Rnであることを特徴とする前記記載の半導体装置である。
【0013】
また、本発明の好ましい態様では、
筒状半導体層のチャネル長をLpとし、島状半導体層のチャネル長をLnとしたとき、
Lp≒Lnであることを特徴とする前記記載の半導体装置である。
【0014】
また、本発明の好ましい態様では、
第1のゲート絶縁膜は、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート絶縁膜は、
第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第1のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、
第3のゲート絶縁膜は、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第4のゲート絶縁膜は、
第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
【0015】
また、本発明の好ましい態様では、
半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
【0016】
また、本発明の好ましい態様では、
島状半導体層は島状シリコン層であり、
筒状半導体層は筒状シリコン層であり、
n+型半導体層は、n+型シリコン層であり、
p+型半導体層は、p+型シリコン層であることを特徴とする前記記載の半導体装置である。
【0017】
また、本発明の好ましい態様では、
島状シリコン層は、p型もしくはノンドープの島状シリコン層であり、
筒状シリコン層は、n型もしくはノンドープの筒状シリコン層であることを特徴とする前記記載の半導体装置である。
【発明の効果】
【0018】
本発明では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第1の筒状半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第1の筒状半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第2の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第2の筒状半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第2の筒状半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第6の第1導電型高濃度半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7の第1導電型高濃度半導体層と、
第4の島状半導体層の下部に配置された第8の第1導電型高濃度半導体層と、
を有する2行1列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
【0019】
また、本発明では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第1の筒状半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第1の筒状半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第2の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第2の筒状半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第2の筒状半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第6の第1導電型高濃度半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7の第1導電型高濃度半導体層と、
第4の島状半導体層の下部に配置された第8の第1導電型高濃度半導体層と、
を有する2行1列目に配置された選択トランジスタと、
第2の第1導電型高濃度半導体層と第2の第2導電型高濃度半導体層と第8の第1導電型高濃度半導体層との下部に配置された第9の第1導電型高濃度半導体層と、
第4の第1導電型高濃度半導体層と第4の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層との下部に配置された第10の第1導電型高濃度半導体層と、
第1の第1導電型高濃度半導体層に形成された第1の半導体と金属の化合物層と、
第1の第2導電型高濃度半導体層に形成された第2の半導体と金属の化合物層と、
第2の第2導電型高濃度半導体層と第9の第1導電型高濃度半導体層と第8の第1導電型高濃度半導体層とに形成された第3の半導体と金属の化合物層と、
第7の第1導電型高濃度半導体層に形成された第4の半導体と金属の化合物層と、
第3の第1導電型高濃度半導体層に形成された第5の半導体と金属の化合物層と、
第3の第2導電型高濃度半導体層に形成された第6の半導体と金属の化合物層と、
第4の第2導電型高濃度半導体層と第10の第1導電型高濃度半導体層と第6の第1導電型高濃度半導体層とに形成された第7の半導体と金属の化合物層と、
第5の第1導電型高濃度半導体層に形成された第8の半導体と金属の化合物層と、
第1のゲート電極と第7の半導体と金属の化合物層とを接続する第1のコンタクトと、
第2のゲート電極と第3の半導体と金属の化合物層とを接続する第2のコンタクトと、
を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
【0020】
また、本発明では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5のn+型半導体層と、
第3の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7のn+型半導体層と、
第4の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する2行1列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
【0021】
また、本発明では、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5のn+型半導体層と、
第3の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7のn+型半導体層と、
第4の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する2行1列目に配置された選択トランジスタと、
第2のn+型半導体層と第2のp+型半導体層と第8のn+型半導体層との下部に配置された第9のn+型半導体層と、
第4のn+型半導体層と第4のp+型半導体層と第6のn+型半導体層との下部に配置された第10のn+型半導体層と、
第1のn+型半導体層に形成された第1の半導体と金属の化合物層と、
第1のp+型半導体層に形成された第2の半導体と金属の化合物層と、
第2のp+型半導体層と第9のn+型半導体層と第8のn+型半導体層とに形成された第3の半導体と金属の化合物層と、
第7のn+型半導体層に形成された第4の半導体と金属の化合物層と、
第3のn+型半導体層に形成された第5の半導体と金属の化合物層と、
第3のp+型半導体層に形成された第6の半導体と金属の化合物層と、
第4のp+型半導体層と第10のn+型半導体層と第6のn+型半導体層とに形成された第7の半導体と金属の化合物層と、
第5のn+型半導体層に形成された第8の半導体と金属の化合物層と、
第1のゲート電極と第7の半導体と金属の化合物層とを接続する第1のコンタクトと、
第2のゲート電極と第3の半導体と金属の化合物層とを接続する第2のコンタクトと、
を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
【0022】
また、本発明では、
筒状半導体層の内周長をWpとし、島状半導体層の外周長をWnとしたとき、
Wp≒2Wnであることを特徴とする前記記載の半導体装置により、pMOSトランジスタのゲート幅がnMOSトランジスタのゲート幅の二倍である、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
【0023】
また、本発明では、
筒状半導体層の内径をRpとし、島状半導体層の半径をRnとしたとき、
Rp≒2Rnであることを特徴とする前記記載の半導体装置により、pMOSトランジスタのゲート幅がnMOSトランジスタのゲート幅の二倍である、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
【0024】
また、本発明では、
筒状半導体層のチャネル長をLpとし、島状半導体層のチャネル長をLnとしたとき、
Lp≒Lnであることを特徴とする前記記載の半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
【0025】
また、本発明では、
第1のゲート絶縁膜は、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート絶縁膜は、
第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第1のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、
第3のゲート絶縁膜は、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第4のゲート絶縁膜は、
第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、pMOSトランジスタ、nMOSトランジスタともにエンハンスメント型とすることができる。
【図面の簡単な説明】
【0026】
【図1】図1(a)は、この発明に係る半導体装置の平面図であり、図1(b)は、この発明に係る半導体装置のX−X’断面図であり、図1(c)は、この発明に係る半導体装置のY−Y’断面図である。
【図2】図2(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図2(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図2(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図3】図3(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図3(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図3(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図4】図4(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図4(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図4(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図5】図5(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図5(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図5(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図6】図6(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図6(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図6(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図7】図7(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図7(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図7(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図8】図8(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図8(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図8(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図9】図9(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図9(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図9(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図10】図10(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図10(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図10(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図11】図11(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図11(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図11(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図12】図12(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図12(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図12(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図13】図13(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図13(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図13(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図14】図14(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図14(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図14(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図15】図15(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図15(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図15(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図16】図16(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図16(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図16(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図17】図17(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図17(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図17(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図18】図18(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図18(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図18(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図19】図19(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図19(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図19(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図20】図20(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図20(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図20(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図21】図21(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図21(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図21(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図22】図22(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図22(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図22(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図23】図23(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図23(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図23(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図24】図24(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図24(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図24(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図25】図25(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図25(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図25(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図26】図26(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図26(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図26(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図27】図27(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図27(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図27(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図28】図28(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図28(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図28(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図29】図29(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図29(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図29(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図30】図30(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図30(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図30(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図31】図31(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図31(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図31(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図32】図32(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図32(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図32(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図33】図33(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図33(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図33(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図34】図34(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図34(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図34(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図35】図35(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図35(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図35(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図36】図36(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図36(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図36(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図37】図37(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図37(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図37(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図38】図38(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図38(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図38(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図39】図39(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図39(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図39(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図40】図40(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図40(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図40(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図41】図41(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図41(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図41(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図42】図42(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図42(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図42(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図43】図43(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図43(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図43(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図44】図44(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図44(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図44(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図45】図45(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図45(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図45(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図46】図46(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図46(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図46(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図47】図47(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図47(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図47(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図48】図48(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図48(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図48(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図49】図49(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図49(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図49(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図50】図50(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図50(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図50(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図51】図51(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図51(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図51(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図52】図52(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図52(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図52(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図53】図53(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図53(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図53(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図54】図54(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図54(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図54(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図55】図55(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図55(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図55(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図56】図56(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図56(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図56(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図57】図57(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図57(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図57(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図58】図58(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図58(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図58(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図59】図59(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図59(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図59(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図60】図60(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図60(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図60(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図61】図61(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図61(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図61(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図62】図62(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図62(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図62(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図63】図63(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図63(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図63(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図64】図64(a)は、この発明に係る半導体装置の製造例を示す平面図であり、図64(b)は、この発明に係る半導体装置の製造例を示すX−X’断面図であり、図64(c)は、この発明に係る半導体装置の製造例を示すY−Y’断面図である。
【図65】この発明に係る半導体装置を3行3列に配置した図。
【図66】この発明に係る半導体装置を3行3列に配置した装置のインバータ出力端子層の図。
【図67】この発明に係る半導体装置を3行3列に配置した装置のトランジスタ層の図。
【図68】この発明に係る半導体装置を3行3列に配置した装置のコンタクト層、第1メタル層の図。
【図69】この発明に係る半導体装置を3行3列に配置した装置の第1ビア(第1メタル−第2メタル間コンタクト)、第2メタル層の図。
【図70】この発明に係る半導体装置を3行3列に配置した装置の第2ビア(第2メタル−第3メタル間コンタクト)、第3メタル層の図。
【図71】この発明に係る半導体装置を3行3列に配置した装置の第3ビア(第3メタル−第4メタル間コンタクト)、第4メタル層の図。
【発明を実施するための形態】
【0027】
この発明に係る半導体装置の平面図と断面構造をそれぞれ図1(a)、(b)、(c)に示す。図1(a)は平面図であり、図1(b)はX−X’断面図、図1(c)はY−Y’断面図である。
【0028】
この実施例では、
第1の島状シリコン層109の周囲を取り囲む第1のゲート絶縁膜192と、
第1のゲート絶縁膜192の周囲を取り囲む第1のゲート電極183と、
第1のゲート電極183の周囲を取り囲む第2のゲート絶縁膜192と、
第2のゲート絶縁膜192の周囲を取り囲む第1の筒状シリコン層133と、
第1の島状シリコン層109の上部に配置された第1のn+型シリコン層149と、
第1の島状シリコン層109の下部に配置された第2のn+型シリコン層153と、
第1の筒状シリコン層133の上部に配置された第1のp+型シリコン層161と、
第1の筒状シリコン層133の下部に配置された第2のp+型シリコン層163と、
を有する1行1列目に配置されたインバータ245と、
第2の島状シリコン層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極186と、
第2のゲート電極186の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状シリコン層と、
第2の島状シリコン層の上部に配置された第3のn+型シリコン層と、
第2の島状シリコン層の下部に配置された第4のn+型シリコン層と、
第2の筒状シリコン層の上部に配置された第3のp+型シリコン層と、
第2の筒状シリコン層の下部に配置された第4のp+型シリコン層と、
を有する2行2列目に配置されたインバータ246と、
第3の島状シリコン層110の周囲を取り囲む第5のゲート絶縁膜193と、
第5のゲート絶縁膜193の周囲を取り囲む第3のゲート電極184と、
第3の島状シリコン層110の上部に配置された第5のn+型シリコン層150と、
第3の島状シリコン層110の下部に配置された第6のn+型シリコン層154と、
を有する1行2列目に配置された選択トランジスタ247と、
第4の島状シリコン層111の周囲を取り囲む第6のゲート絶縁膜194と、
第6のゲート絶縁膜194の周囲を取り囲む第4のゲート電極185と、
第4の島状シリコン層111の上部に配置された第7のn+型シリコン層151と、
第4の島状シリコン層111の下部に配置された第8のn+型シリコン層155と、
を有する2行1列目に配置された選択トランジスタ248と、
第2のn+型シリコン層153と第2のp+型シリコン層163と第8のn+型シリコン層155との下部に配置された第9のn+型シリコン層137と、
第4のn+型シリコン層と第4のp+型シリコン層と第6のn+型シリコン層154との下部に配置された第10のn+型シリコン層138と、
第1のn+型シリコン層149に形成された第1のシリコンと金属の化合物層207と、
第1のp+型シリコン層161に形成された第2のシリコンと金属の化合物層208と、
第2のp+型シリコン層163と第9のn+型シリコン層137と第8のn+型シリコン層155とに形成された第3のシリコンと金属の化合物層212と、
第7のn+型シリコン層151に形成された第4のシリコンと金属の化合物層211と、
第3のn+型シリコン層に形成された第5のシリコンと金属の化合物層と、
第3のp+型シリコン層に形成された第6のシリコンと金属の化合物層と、
第4のp+型シリコン層と第10のn+型シリコン層138と第6のn+型シリコン層154とに形成された第7のシリコンと金属の化合物層209と、
第5のn+型シリコン層150に形成された第8のシリコンと金属の化合物層210と、
第1のゲート電極183と第7のシリコンと金属の化合物層209とを接続する第1のコンタクト218と、
第2のゲート電極186と第3のシリコンと金属の化合物層212とを接続する第2のコンタクト219と、
を有することを特徴とする半導体装置である。
【0029】
第2のシリコンと金属の化合物層208上にはコンタクト229が形成される。
第1のシリコンと金属の化合物層207上にはコンタクト230が形成される。
第8のシリコンと金属の化合物層210上にはコンタクト231が形成される。
第3のゲート電極184上にはコンタクト232が形成される。
第4のゲート電極185上にはコンタクト233が形成される。
第4のシリコンと金属の化合物層211上にはコンタクト234が形成される。
第5のシリコンと金属の化合物層上にはコンタクト235が形成される。
第6のシリコンと金属の化合物層上にはコンタクト236が形成される。
【0030】
コンタクト229上には、第1メタル237が形成される。
コンタクト230上には、第1メタル238が形成される。
コンタクト231上には、第1メタル239が形成される。
コンタクト232上には、第1メタル240が形成される。
コンタクト233上には、第1メタル241が形成される。
コンタクト234上には、第1メタル242が形成される。
コンタクト235上には、第1メタル243が形成される。
コンタクト236上には、第1メタル244が形成される。
以上により、SRAMメモリセルが形成される。
【0031】
筒状シリコン層の内周長をWpとし、島状シリコン層の外周長をWnとしたとき、
Wp≒2Wnとすることにより、pMOSトランジスタのゲート幅をnMOSトランジスタのゲート幅の二倍とすることができる。
また、筒状シリコン層の内径をRpとし、島状シリコン層の半径をRnとしたとき、Rp≒2Rnとすることにより、pMOSトランジスタのゲート幅をnMOSトランジスタのゲート幅の二倍とすることができる。
また、このとき、筒状シリコン層のチャネル長をLpとし、島状シリコン層のチャネル長をLnとしたとき、Lp≒Lnであることが好ましい。
【0032】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図2〜図64を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図2〜図64は、この発明に係る半導体装置の製造例を示している。これらの図面において、(a)は平面図、(b)はX−X’断面図、(c)はY−Y’断面図を示している。
【0033】
図2を参照して、酸化膜101上に形成されたp型もしくはノンドープのシリコン層103に、リンを注入し、n+型シリコン層102を形成する。
【0034】
図3を参照して、n型のシリコン層を形成するためのレジスト104、105、106、107を形成する。ノンドープを用いる場合、この工程は不要である。
【0035】
図4を参照して、リンを注入し、n型もしくはノンドープのシリコン層108を形成する。このとき、p型もしくはノンドープのシリコン層109、110、111、112が形成される。ノンドープを用いる場合、この工程は不要である。
【0036】
図5を参照して、レジスト104、105、106、107を剥離する。
【0037】
図6を参照して、酸化膜113、窒化膜114を堆積する。
【0038】
図7を参照して、シリコン柱形成のためのレジスト115、116を形成する。
【0039】
図8を参照して、窒化膜、酸化膜をエッチングし、窒化膜ハードマスク117、118、酸化膜ハードマスク119を形成する。
【0040】
図9を参照して、レジスト115、116を剥離する。
【0041】
図10を参照して、酸化膜121を堆積する。
【0042】
図11を参照して、酸化膜をエッチングし、酸化膜サイドウォール122、123を形成する。
【0043】
図12を参照して、窒化膜124を堆積する。
【0044】
図13を参照して、シリコン柱形成のためのレジスト125、126を形成する。
【0045】
図14を参照して、窒化膜をエッチングし、窒化膜ハードマスク127、128、129、130を形成する。
【0046】
図15を参照して、レジスト125、126を剥離する。
【0047】
図16を参照して、拡散層配線のためのレジスト131、132を形成する。
【0048】
図17を参照して、シリコンをエッチングし、拡散層配線部を形成する。
【0049】
図18を参照して、レジスト131、132を剥離する。
【0050】
図19を参照して、酸化膜サイドウォール122、123をエッチングする。
【0051】
図20を参照して、シリコンをエッチングし、島状シリコン層109、110、111、112、筒状シリコン層133、134、n型もしくはノンドープのシリコン層135、136、n+型シリコン層137、138を形成する。
【0052】
図21を参照して、窒化膜、酸化膜をエッチングする。
【0053】
図22を参照して、窒化膜139を堆積する。
【0054】
図23を参照して、窒化膜をエッチングし、窒化膜サイドウォール140、141、142、143、144、145、146、147を形成する。
【0055】
図24を参照して、n+型シリコン層形成のためのレジスト148を形成する。
【0056】
図25を参照して、砒素を注入し、n+型シリコン層149、150、151、152、153、154、155、156を形成する。
【0057】
図26を参照して、レジスト148を剥離する。
【0058】
図27を参照して、p+型シリコン層形成のためのレジスト157、158、159、160を形成する。
【0059】
図28を参照して、ボロンを注入し、p+型シリコン層161、162、163、164、165、166を形成する。
【0060】
図29を参照して、レジスト157、158、159、160を剥離する。
【0061】
図30を参照して、酸化膜167、168、169を堆積し、平坦化し、エッチバックする。
【0062】
図31を参照して、ゲート部エッチングのためのレジスト170を形成する。
【0063】
図32を参照して、酸化膜をエッチングする。
【0064】
図33を参照して、レジスト170を剥離する。
【0065】
図34を参照して、ゲート部エッチングのためのレジスト171を形成する。
【0066】
図35を参照して、酸化膜をエッチングする。
【0067】
図36を参照して、レジスト171を剥離する。
【0068】
図37を参照して、窒化膜をエッチングし、島状シリコン層側壁、筒状シリコン層内壁を露出する。
【0069】
図38を参照して、高誘電体膜172、金属173を堆積する。
【0070】
図39を参照して、窒化膜174を堆積する。
【0071】
図40を参照して、ゲートパッド形成のためのレジスト175、176、177、178を形成する。
【0072】
図41を参照して、窒化膜174をエッチングし、窒化膜マスク179、180、181、182を形成する。
【0073】
図42を参照して、レジスト175、176、177、178を剥離する。
【0074】
図43を参照して、金属をエッチングし、ゲート電極183、184、185、186を形成する。
【0075】
図44を参照して、窒化膜187を堆積する。
【0076】
図45を参照して、窒化膜サイドウォール188、189、190、191を形成する。
【0077】
図46を参照して、高誘電体膜172をエッチングし、ゲート絶縁膜192、193、194、195を形成する。
【0078】
図47を参照して、酸化膜エッチングのためのレジスト196、197を形成する。
【0079】
図48を参照して、酸化膜167をエッチングする。
【0080】
図49を参照して、レジスト196、197を剥離する。
【0081】
図50を参照して、酸化膜をエッチングする。
【0082】
図51を参照して、窒化膜198を堆積する。
【0083】
図52を参照して、窒化膜198をエッチングし、窒化膜サイドウォール199、200、201、202、203、204、205、206を形成する。
【0084】
図53を参照して、酸化膜をエッチングする。
【0085】
図54を参照して、窒化膜サイドウォール199、200、201、202、203、204、205、206をエッチングし、窒化膜サイドウォール140、144の一部をエッチングする。
【0086】
図55を参照して、シリコンと金属の化合物層207、208、209、210、211、212、213、214を形成する。
【0087】
図56を参照して、層間膜215を形成する。
【0088】
図57を参照して、コンタクト孔216、217を形成する。
【0089】
図58を参照して、コンタクト218、219を形成する。
【0090】
図59を参照して、層間膜220を形成する。
【0091】
図60を参照して、コンタクト孔221、222を形成する。
【0092】
図61を参照して、コンタクト孔223、224を形成する。
【0093】
図62を参照して、コンタクト孔225、226、227、228を形成する。
【0094】
図63を参照して、コンタクト229、230、231、232、233、234、235、236を形成する。
【0095】
図64を参照して、第1メタル237、238、239、240、241、242、243、244を形成する。以上により、SRAMメモリセルが形成される。
【0096】
以下に、この発明に係る半導体装置を3行3列に配置したものの一例を図65〜図71を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図65はこの発明に係る半導体装置を3行3列に配置したものを示している。図66はインバータ出力端子層を示している。図67はトランジスタ層を示している。図68はコンタクト層、第1メタル層を示している。図69は第1ビア(第1メタル−第2メタル間コンタクト)、第2メタル層を示している。図70は第2ビア(第2メタル−第3メタル間コンタクト)、第3メタル層を示している。図71は第3ビア(第3メタル−第4メタル間コンタクト)、第4メタル層を示している。
【0097】
1行1列目には選択トランジスタ337が配置される。
1行2列目にはインバータ319が配置される。
2行1列目にはインバータ322が配置される。
2行2列目には選択トランジスタ340が配置される。
インバータ322と選択トランジスタ337は出力端子301で接続される。
インバータ319と選択トランジスタ340は出力端子302で接続される。
インバータ319の入力端子355は、コンタクト373を介して出力端子301と接続される。
インバータ322の入力端子358は、コンタクト374を介して出力端子302と接続される。
1行4列目には選択トランジスタ338が配置される。
1行3列目にはインバータ320が配置される。
2行4列目にはインバータ323が配置される。
2行3列目には選択トランジスタ341が配置される。
インバータ320と選択トランジスタ341は出力端子303で接続される。
インバータ323と選択トランジスタ338は出力端子304で接続される。
インバータ320の入力端子356は、コンタクト375を介して出力端子304と接続される。
インバータ323の入力端子359は、コンタクト376を介して出力端子303と接続される。
1行5列目には選択トランジスタ339が配置される。
1行6列目にはインバータ321が配置される。
2行5列目にはインバータ324が配置される。
2行6列目には選択トランジスタ342が配置される。
インバータ324と選択トランジスタ339は出力端子305で接続される。
インバータ321と選択トランジスタ342は出力端子306で接続される。
インバータ321の入力端子357は、コンタクト377を介して出力端子305と接続される。
インバータ324の入力端子360は、コンタクト378を介して出力端子306と接続される。
選択トランジスタ337はゲート電極391を有する。
選択トランジスタ340と選択トランジスタ341はゲート電極393を有する。
選択トランジスタ338と選択トランジスタ339はゲート電極392を有する。
選択トランジスタ342はゲート電極394を有する。
3行2列目には選択トランジスタ343が配置される。
3行1列目にはインバータ325が配置される。
4行2列目にはインバータ328が配置される。
4行1列目には選択トランジスタ346が配置される。
インバータ325と選択トランジスタ346は出力端子307で接続される。
インバータ328と選択トランジスタ343は出力端子308で接続される。
インバータ325の入力端子361は、コンタクト379を介して出力端子308と接続される。
インバータ328の入力端子364は、コンタクト380を介して出力端子307と接続される。
3行3列目には選択トランジスタ344が配置される。
3行4列目にはインバータ326が配置される。
4行3列目にはインバータ329が配置される。
4行4列目には選択トランジスタ347が配置される。
インバータ329と選択トランジスタ344は出力端子309で接続される。
インバータ326と選択トランジスタ347は出力端子310で接続される。
インバータ326の入力端子362は、コンタクト381を介して出力端子309と接続される。
インバータ329の入力端子365は、コンタクト382を介して出力端子310と接続される。
3行6列目には選択トランジスタ345が配置される。
3行5列目にはインバータ327が配置される。
4行6列目にはインバータ330が配置される。
4行5列目には選択トランジスタ348が配置される。
インバータ327と選択トランジスタ348は出力端子311で接続される。
インバータ330と選択トランジスタ345は出力端子312で接続される。
インバータ327の入力端子363は、コンタクト383を介して出力端子312と接続される。
インバータ330の入力端子366は、コンタクト384を介して出力端子311と接続される。
選択トランジスタ346はゲート電極397を有する。
選択トランジスタ343と選択トランジスタ344はゲート電極395を有する。
選択トランジスタ347と選択トランジスタ348はゲート電極398を有する。
選択トランジスタ345はゲート電極396を有する。
5行1列目には選択トランジスタ349が配置される。
5行2列目にはインバータ331が配置される。
6行1列目にはインバータ334が配置される。
6行2列目には選択トランジスタ352が配置される。
インバータ334と選択トランジスタ349は出力端子313で接続される。
インバータ331と選択トランジスタ352は出力端子314で接続される。
インバータ334の入力端子370は、コンタクト386を介して出力端子314と接続される。
インバータ331の入力端子367は、コンタクト385を介して出力端子313と接続される。
5行4列目には選択トランジスタ350が配置される。
5行3列目にはインバータ332が配置される。
6行4列目にはインバータ335が配置される。
6行3列目には選択トランジスタ353が配置される。
インバータ332と選択トランジスタ353は出力端子315で接続される。
インバータ335と選択トランジスタ350は出力端子316で接続される。
インバータ332の入力端子368は、コンタクト387を介して出力端子316と接続される。
インバータ335の入力端子371は、コンタクト388を介して出力端子315と接続される。
5行5列目には選択トランジスタ351が配置される。
5行6列目にはインバータ333が配置される。
6行5列目にはインバータ336が配置される。
6行6列目には選択トランジスタ354が配置される。
インバータ336と選択トランジスタ351は出力端子317で接続される。
インバータ333と選択トランジスタ354は出力端子318で接続される。
インバータ336の入力端子372は、コンタクト390を介して出力端子318と接続される。
インバータ333の入力端子369は、コンタクト389を介して出力端子317と接続される。
選択トランジスタ349はゲート電極399を有する。
選択トランジスタ352と選択トランジスタ353はゲート電極401を有する。
選択トランジスタ350と選択トランジスタ351はゲート電極400を有する。
選択トランジスタ354はゲート電極402を有する。
インバータ322のnMOSトランジスタ上にコンタクト413が配置され、
インバータ322のpMOSトランジスタ上にコンタクト412が配置され、
選択トランジスタ337上にコンタクト403が配置され、
インバータ319のnMOSトランジスタ上にコンタクト404が配置され、
インバータ319のpMOSトランジスタ上にコンタクト405が配置され、
選択トランジスタ340上にコンタクト414が配置され、
インバータ320のnMOSトランジスタ上にコンタクト406が配置され、
インバータ320のpMOSトランジスタ上にコンタクト405が配置され、
選択トランジスタ341上にコンタクト416が配置され、
インバータ323のnMOSトランジスタ上にコンタクト417が配置され、
インバータ323のpMOSトランジスタ上にコンタクト418が配置され、
選択トランジスタ338上にコンタクト407が配置され、
インバータ324のnMOSトランジスタ上にコンタクト419が配置され、
インバータ324のpMOSトランジスタ上にコンタクト418が配置され、
選択トランジスタ339上にコンタクト409が配置され、
インバータ321のnMOSトランジスタ上にコンタクト410が配置され、
インバータ321のpMOSトランジスタ上にコンタクト411が配置され、
選択トランジスタ342上にコンタクト420が配置され、
ゲート電極393上にコンタクト415が配置され、
ゲート電極392上にコンタクト408が配置され、
インバータ325のnMOSトランジスタ上にコンタクト422が配置され、
インバータ325のpMOSトランジスタ上にコンタクト421が配置され、
選択トランジスタ346上にコンタクト430が配置され、
インバータ328のnMOSトランジスタ上にコンタクト431が配置され、
インバータ328のpMOSトランジスタ上にコンタクト432が配置され、
選択トランジスタ343上にコンタクト423が配置され、
インバータ329のnMOSトランジスタ上にコンタクト433が配置され、
インバータ329のpMOSトランジスタ上にコンタクト432が配置され、
選択トランジスタ344上にコンタクト425が配置され、
インバータ326のnMOSトランジスタ上にコンタクト426が配置され、
インバータ326のpMOSトランジスタ上にコンタクト427が配置され、
選択トランジスタ347上にコンタクト434が配置され、
インバータ327のnMOSトランジスタ上にコンタクト428が配置され、
インバータ327のpMOSトランジスタ上にコンタクト427が配置され、
選択トランジスタ348上にコンタクト436が配置され、
インバータ330のnMOSトランジスタ上にコンタクト437が配置され、
インバータ330のpMOSトランジスタ上にコンタクト438が配置され、
選択トランジスタ345上にコンタクト429が配置され、
ゲート電極395上にコンタクト424が配置され、
ゲート電極398上にコンタクト435が配置され、
インバータ334のnMOSトランジスタ上にコンタクト449が配置され、
インバータ334のpMOSトランジスタ上にコンタクト448が配置され、
選択トランジスタ349上にコンタクト439が配置され、
インバータ331のnMOSトランジスタ上にコンタクト440が配置され、
インバータ331のpMOSトランジスタ上にコンタクト441が配置され、
選択トランジスタ352上にコンタクト450が配置され、
インバータ332のnMOSトランジスタ上にコンタクト442が配置され、
インバータ332のpMOSトランジスタ上にコンタクト441が配置され、
選択トランジスタ353上にコンタクト452が配置され、
インバータ335のnMOSトランジスタ上にコンタクト453が配置され、
インバータ335のpMOSトランジスタ上にコンタクト454が配置され、
選択トランジスタ350上にコンタクト443が配置され、
インバータ336のnMOSトランジスタ上にコンタクト455が配置され、
インバータ336のpMOSトランジスタ上にコンタクト454が配置され、
選択トランジスタ351上にコンタクト445が配置され、
インバータ333のnMOSトランジスタ上にコンタクト446が配置され、
インバータ333のpMOSトランジスタ上にコンタクト447が配置され、
選択トランジスタ354上にコンタクト456が配置され、
ゲート電極401上にコンタクト451が配置され、
ゲート電極400上にコンタクト444が配置される。
コンタクト403に第1メタル457が接続され、
コンタクト404に第1メタル458が接続され、
コンタクト405に第1メタル459が接続され、
コンタクト406に第1メタル460が接続され、
コンタクト407に第1メタル461が接続され、
コンタクト408に第1メタル462が接続され、
コンタクト409に第1メタル463が接続され、
コンタクト410に第1メタル464が接続され、
コンタクト411に第1メタル465が接続され、
コンタクト412とコンタクト421に第1メタル466が接続され、
コンタクト413とコンタクト422に第1メタル467が接続され、
コンタクト414とコンタクト423に第1メタル468が接続され、
コンタクト415に第1メタル469が接続され、
コンタクト424に第1メタル470が接続され、
コンタクト416とコンタクト425に第1メタル471が接続され、
コンタクト417とコンタクト426に第1メタル472が接続され、
コンタクト418とコンタクト427に第1メタル473が接続され、
コンタクト419とコンタクト428に第1メタル474が接続され、
コンタクト420とコンタクト429に第1メタル475が接続され、
コンタクト430とコンタクト439に第1メタル476が接続され、
コンタクト431とコンタクト440に第1メタル477が接続され、
コンタクト432とコンタクト441に第1メタル478が接続され、
コンタクト433とコンタクト442に第1メタル479が接続され、
コンタクト434とコンタクト443に第1メタル480が接続され、
コンタクト435に第1メタル481が接続され、
コンタクト444に第1メタル482が接続され、
コンタクト436とコンタクト445に第1メタル483が接続され、
コンタクト437とコンタクト446に第1メタル484が接続され、
コンタクト438とコンタクト447に第1メタル485が接続され、
コンタクト448に第1メタル486が接続され、
コンタクト449に第1メタル487が接続され、
コンタクト450に第1メタル488が接続され、
コンタクト451に第1メタル489が接続され、
コンタクト452に第1メタル490が接続され、
コンタクト453に第1メタル491が接続され、
コンタクト454に第1メタル492が接続され、
コンタクト455に第1メタル493が接続され、
コンタクト456に第1メタル494が接続される。
第1メタル457上に第1ビア495が配置され、
第1メタル458上に第1ビア496が配置され、
第1メタル459上に第1ビア497が配置され、
第1メタル460上に第1ビア498が配置され、
第1メタル461上に第1ビア499が配置され、
第1メタル463上に第1ビア500が配置され、
第1メタル464上に第1ビア501が配置され、
第1メタル465上に第1ビア502が配置され、
第1メタル462上に第1ビア503が配置され、
第1メタル469上に第1ビア504が配置され、
第1メタル466上に第1ビア505が配置され、
第1メタル467上に第1ビア506が配置され、
第1メタル468上に第1ビア507が配置され、
第1メタル471上に第1ビア508が配置され、
第1メタル472上に第1ビア509が配置され、
第1メタル473上に第1ビア510が配置され、
第1メタル474上に第1ビア511が配置され、
第1メタル475上に第1ビア512が配置され、
第1メタル470上に第1ビア513が配置され、
第1メタル481上に第1ビア514が配置され、
第1メタル476上に第1ビア515が配置され、
第1メタル477上に第1ビア516が配置され、
第1メタル478上に第1ビア517が配置され、
第1メタル479上に第1ビア518が配置され、
第1メタル480上に第1ビア519が配置され、
第1メタル483上に第1ビア520が配置され、
第1メタル484上に第1ビア521が配置され、
第1メタル485上に第1ビア522が配置され、
第1メタル482上に第1ビア523が配置され、
第1メタル489上に第1ビア524が配置され、
第1メタル486上に第1ビア525が配置され、
第1メタル487上に第1ビア526が配置され、
第1メタル488上に第1ビア527が配置され、
第1メタル490上に第1ビア528が配置され、
第1メタル491上に第1ビア529が配置され、
第1メタル492上に第1ビア530が配置され、
第1メタル493上に第1ビア531が配置され、
第1メタル494上に第1ビア532が配置される。
第1ビア495に第2メタル533が接続され、
第1ビア496に第2メタル534が接続され、
第1ビア497に第2メタル535が接続され、
第1ビア498に第2メタル536が接続され、
第1ビア499に第2メタル537が接続され、
第1ビア500に第2メタル538が接続され、
第1ビア501に第2メタル539が接続され、
第1ビア502に第2メタル540が接続され、
第1ビア503と第1ビア504に第2メタル541が接続され、
第1ビア505に第2メタル542が接続され、
第1ビア506に第2メタル543が接続され、
第1ビア507に第2メタル544が接続され、
第1ビア508に第2メタル545が接続され、
第1ビア509に第2メタル546が接続され、
第1ビア510に第2メタル547が接続され、
第1ビア511に第2メタル548が接続され、
第1ビア512に第2メタル549が接続され、
第1ビア513と第1ビア514に第2メタル550が接続され、
第1ビア515に第2メタル551が接続され、
第1ビア516に第2メタル552が接続され、
第1ビア517に第2メタル553が接続され、
第1ビア518に第2メタル554が接続され、
第1ビア519に第2メタル555が接続され、
第1ビア520に第2メタル556が接続され、
第1ビア521に第2メタル557が接続され、
第1ビア522に第2メタル558が接続され、
第1ビア523と第1ビア524に第2メタル559が接続され、
第1ビア525に第2メタル560が接続され、
第1ビア526に第2メタル561が接続され、
第1ビア527に第2メタル562が接続され、
第1ビア528に第2メタル563が接続され、
第1ビア529に第2メタル564が接続され、
第1ビア530に第2メタル565が接続され、
第1ビア531に第2メタル566が接続され、
第1ビア532に第2メタル567が接続される。
第2メタル533上に第2ビア569が配置され、
第2メタル534上に第2ビア570が配置され、
第2メタル535上に第2ビア571が配置され、
第2メタル536上に第2ビア572が配置され、
第2メタル537上に第2ビア573が配置され、
第2メタル538上に第2ビア574が配置され、
第2メタル539上に第2ビア575が配置され、
第2メタル540上に第2ビア576が配置され、
第2メタル542上に第2ビア577が配置され、
第2メタル543上に第2ビア578が配置され、
第2メタル544上に第2ビア579が配置され、
第2メタル545上に第2ビア580が配置され、
第2メタル546上に第2ビア581が配置され、
第2メタル547上に第2ビア582が配置され、
第2メタル548上に第2ビア583が配置され、
第2メタル549上に第2ビア584が配置され、
第2メタル551上に第2ビア585が配置され、
第2メタル552上に第2ビア586が配置され、
第2メタル553上に第2ビア587が配置され、
第2メタル554上に第2ビア588が配置され、
第2メタル555上に第2ビア589が配置され、
第2メタル556上に第2ビア590が配置され、
第2メタル557上に第2ビア591が配置され、
第2メタル558上に第2ビア592が配置され、
第2メタル560上に第2ビア593が配置され、
第2メタル561上に第2ビア594が配置され、
第2メタル562上に第2ビア595が配置され、
第2メタル563上に第2ビア596が配置され、
第2メタル564上に第2ビア597が配置され、
第2メタル565上に第2ビア598が配置され、
第2メタル566上に第2ビア599が配置され、
第2メタル567上に第2ビア600が配置される。
第2ビア569に第3メタル601が接続され、
第2ビア570と第2ビア572と第2ビア575と第2ビア578と第2ビア581 と第2ビア583とに第3メタル606が接続され、
第2ビア571に第3メタル602が接続され、
第2ビア573に第3メタル603が接続され、
第2ビア574に第3メタル604が接続され、
第2ビア576に第3メタル605が接続され、
第2ビア577と第2ビア582と第2ビア587と第2ビア592とに第3メタル610が接続され、
第2ビア579に第3メタル607が接続され、
第2ビア580に第3メタル608が接続され、
第2ビア584に第3メタル609が接続され、
第2ビア585に第3メタル611が接続され、
第2ビア586と第2ビア588と第2ビア591と第2ビア594と第2ビア597と第2ビア599とに第3メタル614が接続され、
第2ビア589に第3メタル612が接続され、
第2ビア590に第3メタル613が接続され、
第2ビア593に第3メタル615が接続され、
第2ビア595に第3メタル616が接続され、
第2ビア596に第3メタル617が接続され、
第2ビア598に第3メタル618が接続され、
第2ビア600に第3メタル619が接続される。
第3メタル601上に第3ビア620が配置され、
第3メタル607上に第3ビア623が配置され、
第3メタル608上に第3ビア624が配置され、
第3メタル603上に第3ビア621が配置され、
第3メタル604上に第3ビア622が配置され、
第3メタル609上に第3ビア625が配置され、
第3メタル611上に第3ビア626が配置され、
第3メタル616上に第3ビア629が配置され、
第3メタル617上に第3ビア630が配置され、
第3メタル612上に第3ビア627が配置され、
第3メタル613上に第3ビア628が配置され、
第3メタル619上に第3ビア631が配置される。
第3ビア620と第3ビア626に第4メタル632が接続され、
第3ビア623と第3ビア629に第4メタル633が接続され、
第3ビア624と第3ビア630に第4メタル634が接続され、
第3ビア621と第3ビア627に第4メタル635が接続され、
第3ビア622と第3ビア628に第4メタル636が接続され、
第3ビア625と第3ビア661に第4メタル637が接続される。
【符号の説明】
【0098】
101.酸化膜
102.n+型シリコン層
103.p型もしくはノンドープのシリコン層
104、105、106、107.レジスト
108.n型もしくはノンドープのシリコン層
109、110、111.島状シリコン層、p型もしくはノンドープのシリコン層
112.p型もしくはノンドープのシリコン層
113、114.酸化膜
115、116.レジスト
117、118.窒化膜ハードマスク
119.酸化膜ハードマスク
121.酸化膜
122、123.酸化膜サイドウォール
124.窒化膜
125、126.レジスト
127、128、129、130.窒化膜ハードマスク
131、132.レジスト
133、134.筒状シリコン層
135、136.n型もしくはノンドープのシリコン層
137、138.n+型シリコン層
139.窒化膜
140、141、142、143、144、145、146、147.窒化膜サイドウォール
148.レジスト
149、150、151、152、153、154、155、156.n+型シリコン層
157、158、159、160.レジスト
161、162、163、164、165、166.p+型シリコン層
167、168、169.酸化膜
170、171.レジスト
172.高誘電体膜
173.金属
174.窒化膜
175、176、177、178.レジスト
179、180、181、182.窒化膜マスク
183、184、185、186.ゲート電極
187.窒化膜
188、189、190、191.窒化膜サイドウォール
192、193、194、195.ゲート絶縁膜
196、197.レジスト
198.窒化膜
199、200、201、202、203、204、205、206.窒化膜サイドウォール
207、208、209、210、211.シリコンと金属の化合物層
215.層間膜
216、217.コンタクト孔
218、219.コンタクト
220.層間膜
221、222、223、224、225、226、227、228.コンタクト孔
229、230、231、232、233、234、235、236.コンタクト
237、238、239、240、241、242、243、244.第1メタル
245、246.インバータ
247、248.選択トランジスタ
301、302、303、304、305、306、307、308、309、310、311、312、313、314、315、316、317、318.出力端子
319、320、321、322、323、324、325、326、327、328、329、330、331、332、333、334、335、336.インバータ
337、338、339、340、341、342、343、344、345、346、347、348、349、350、351、352、353、354.選択トランジスタ
355、356、357、358、359、360、361、362、363、364、365、366、367、368、369、370、371、372.入力端子
373、374、375、376、377、378、379、380、381、382、383、384、385、386、387、388、389、390.コンタクト
391、392、393、394、395、396、397、398、399、400、401、402.ゲート電極
403、404、405、406、407、408、409、410、411、412,413、414、415、416、417、418、419、420、421、422、423、424、425、426、427、428、429、430、431、432、433、434、435、436、437、438、439、440、441、442、443、444、445、446、447、448、449、450、451、452、453、454、455、456.コンタクト
457、458、459、460、461、462、463、464、465、466、467、468、469、470、471、472、473、474、475、476、477、478、479、480、481、482、483、484、485、486、487、488、489、490、491、492、493、494.第1メタル
495、496、497、498、499、500、501、502、503、504、505、506、507、508、509、510、511、512、513、514、515、516、517、518、519、520、521、522、523、524、525、526、527、528、529、530、531、532.第1ビア
533、534、535、536、537、538、539、540、541、542、543、544、545、546、547、548、549、550、551、552、553、554、555、556、557、558、559、560、561、562、563、564、565、566、567.第2メタル
569、570、571、572、573、574、575、576、577、578、579、580、581、582、583、584、585、586、587、588、589、590、591、592、593、594、595、596、597、598、599、600.第2ビア
601、602、603、604、605、606、607、608、609、610、611、612、613、614、615、616、617、618、619.第3メタル
620、621、622、623、624、625、626、627、628、629、630、631.第3ビア
632、633、634、635、636、637.第4メタル

【特許請求の範囲】
【請求項1】
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第1の筒状半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第1の筒状半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第2の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第2の筒状半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第2の筒状半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第6の第1導電型高濃度半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7の第1導電型高濃度半導体層と、
第4の島状半導体層の下部に配置された第8の第1導電型高濃度半導体層と、
を有する2行1列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置。
【請求項2】
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第1の筒状半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第1の筒状半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第2の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第2の筒状半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第2の筒状半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第6の第1導電型高濃度半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7の第1導電型高濃度半導体層と、
第4の島状半導体層の下部に配置された第8の第1導電型高濃度半導体層と、
を有する2行1列目に配置された選択トランジスタと、
第2の第1導電型高濃度半導体層と第2の第2導電型高濃度半導体層と第8の第1導電型高濃度半導体層との下部に配置された第9の第1導電型高濃度半導体層と、
第4の第1導電型高濃度半導体層と第4の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層との下部に配置された第10の第1導電型高濃度半導体層と、
第1の第1導電型高濃度半導体層に形成された第1の半導体と金属の化合物層と、
第1の第2導電型高濃度半導体層に形成された第2の半導体と金属の化合物層と、
第2の第2導電型高濃度半導体層と第9の第1導電型高濃度半導体層と第8の第1導電型高濃度半導体層とに形成された第3の半導体と金属の化合物層と、
第7の第1導電型高濃度半導体層に形成された第4の半導体と金属の化合物層と、
第3の第1導電型高濃度半導体層に形成された第5の半導体と金属の化合物層と、
第3の第2導電型高濃度半導体層に形成された第6の半導体と金属の化合物層と、
第4の第2導電型高濃度半導体層と第10の第1導電型高濃度半導体層と第6の第1導電型高濃度半導体層とに形成された第7の半導体と金属の化合物層と、
第5の第1導電型高濃度半導体層に形成された第8の半導体と金属の化合物層と、
第1のゲート電極と第7の半導体と金属の化合物層とを接続する第1のコンタクトと、
第2のゲート電極と第3の半導体と金属の化合物層とを接続する第2のコンタクトと、
を有することを特徴とする半導体装置。
【請求項3】
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5のn+型半導体層と、
第3の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7のn+型半導体層と、
第4の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する2行1列目に配置された選択トランジスタと、
を有することを特徴とする半導体装置。
【請求項4】
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
を有する1行1列目に配置されたインバータと、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
を有する2行2列目に配置されたインバータと、
第3の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第3の島状半導体層の上部に配置された第5のn+型半導体層と、
第3の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する1行2列目に配置された選択トランジスタと、
第4の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第4の島状半導体層の上部に配置された第7のn+型半導体層と、
第4の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する2行1列目に配置された選択トランジスタと、
第2のn+型半導体層と第2のp+型半導体層と第8のn+型半導体層との下部に配置された第9のn+型半導体層と、
第4のn+型半導体層と第4のp+型半導体層と第6のn+型半導体層との下部に配置された第10のn+型半導体層と、
第1のn+型半導体層に形成された第1の半導体と金属の化合物層と、
第1のp+型半導体層に形成された第2の半導体と金属の化合物層と、
第2のp+型半導体層と第9のn+型半導体層と第8のn+型半導体層とに形成された第3の半導体と金属の化合物層と、
第7のn+型半導体層に形成された第4の半導体と金属の化合物層と、
第3のn+型半導体層に形成された第5の半導体と金属の化合物層と、
第3のp+型半導体層に形成された第6の半導体と金属の化合物層と、
第4のp+型半導体層と第10のn+型半導体層と第6のn+型半導体層とに形成された第7の半導体と金属の化合物層と、
第5のn+型半導体層に形成された第8の半導体と金属の化合物層と、
第1のゲート電極と第7の半導体と金属の化合物層とを接続する第1のコンタクトと、
第2のゲート電極と第3の半導体と金属の化合物層とを接続する第2のコンタクトと、
を有することを特徴とする半導体装置。
【請求項5】
筒状半導体層の内周長をWpとし、島状半導体層の外周長をWnとしたとき、
Wp≒2Wnであることを特徴とする請求項3、4のうちいずれか一項に記載の半導体装置。
【請求項6】
筒状半導体層の内径をRpとし、島状半導体層の半径をRnとしたとき、
Rp≒2Rnであることを特徴とする請求項3、4のうちいずれか一項に記載の半導体装置。
【請求項7】
筒状半導体層のチャネル長をLpとし、島状半導体層のチャネル長をLnとしたとき、
Lp≒Lnであることを特徴とする請求項3、4のうちいずれか一項に記載の半導体装置。
【請求項8】
第1のゲート絶縁膜は、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1の島状半導体層の上部に配置された第1のn+型半導体層と、
第1の島状半導体層の下部に配置された第2のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート絶縁膜は、
第1のゲート電極と、
第1のゲート電極の周囲を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲を取り囲む第1の筒状半導体層と、
第1の筒状半導体層の上部に配置された第1のp+型半導体層と、
第1の筒状半導体層の下部に配置された第2のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第1のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、
第3のゲート絶縁膜は、
第2の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2の島状半導体層の上部に配置された第3のn+型半導体層と、
第2の島状半導体層の下部に配置された第4のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第4のゲート絶縁膜は、
第2のゲート電極と、
第2のゲート電極の周囲を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲を取り囲む第2の筒状半導体層と、
第2の筒状半導体層の上部に配置された第3のp+型半導体層と、
第2の筒状半導体層の下部に配置された第4のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項3乃至7のうちいずれか一項に記載の半導体装置。
【請求項9】
半導体と金属の化合物層は、シリコンと金属の化合物層である請求項4に記載の半導体装置。
【請求項10】
島状半導体層は島状シリコン層であり、
筒状半導体層は筒状シリコン層であり、
n+型半導体層は、n+型シリコン層であり、
p+型半導体層は、p+型シリコン層であることを特徴とする請求項3乃至9のうちいずれか一項に記載の半導体装置。
【請求項11】
島状シリコン層は、p型もしくはノンドープの島状シリコン層であり、
筒状シリコン層は、n型もしくはノンドープの筒状シリコン層であることを特徴とする請求項10に記載の半導体装置。

【図1】
image rotate

【図2】
image rotate

【図3】
image rotate

【図4】
image rotate

【図5】
image rotate

【図6】
image rotate

【図7】
image rotate

【図8】
image rotate

【図9】
image rotate

【図10】
image rotate

【図11】
image rotate

【図12】
image rotate

【図13】
image rotate

【図14】
image rotate

【図15】
image rotate

【図16】
image rotate

【図17】
image rotate

【図18】
image rotate

【図19】
image rotate

【図20】
image rotate

【図21】
image rotate

【図22】
image rotate

【図23】
image rotate

【図24】
image rotate

【図25】
image rotate

【図26】
image rotate

【図27】
image rotate

【図28】
image rotate

【図29】
image rotate

【図30】
image rotate

【図31】
image rotate

【図32】
image rotate

【図33】
image rotate

【図34】
image rotate

【図35】
image rotate

【図36】
image rotate

【図37】
image rotate

【図38】
image rotate

【図39】
image rotate

【図40】
image rotate

【図41】
image rotate

【図42】
image rotate

【図43】
image rotate

【図44】
image rotate

【図45】
image rotate

【図46】
image rotate

【図47】
image rotate

【図48】
image rotate

【図49】
image rotate

【図50】
image rotate

【図51】
image rotate

【図52】
image rotate

【図53】
image rotate

【図54】
image rotate

【図55】
image rotate

【図56】
image rotate

【図57】
image rotate

【図58】
image rotate

【図59】
image rotate

【図60】
image rotate

【図61】
image rotate

【図62】
image rotate

【図63】
image rotate

【図64】
image rotate

【図65】
image rotate

【図66】
image rotate

【図67】
image rotate

【図68】
image rotate

【図69】
image rotate

【図70】
image rotate

【図71】
image rotate


【公開番号】特開2011−66105(P2011−66105A)
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願番号】特願2009−214043(P2009−214043)
【出願日】平成21年9月16日(2009.9.16)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】