半導体装置
【課題】工程の増加や占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域とＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置されたトレンチ分離領域の深さは、内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。
【解決手段】ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域とＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置されたトレンチ分離領域の深さは、内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、ＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。
【０００４】
また、オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に引き込んだ多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００５】
このためオフトランジスタの占有面積は大きく、特に小さなＩＣチップではＩＣ全体のコストアップ原因となるという問題点を有していた。
【０００６】
また、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００７】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特開文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−４５８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、オフトランジスタの占有面積を小さくしようとして、Ｗ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト幅を確保できない、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、などの問題点を有しており、また、内部回路素子のＥＳＤ破壊を防止するために、内部回路素子に比べて低い電圧でオフトラ動作を可能とし、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させないための改善策は開示されていなかった。
【課題を解決するための手段】
【００１０】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１１】
内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する、トレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さは、前記内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。
【００１２】
これらの手段によって、工程の増加や占有面積の増加もなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタのホールド電圧よりも低くすることが可能となり、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する、トレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さは、前記内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。
【００１４】
これらの手段によって、工程の増加や占有面積の増加もなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタのホールド電圧よりも低くすることが可能となり、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの１実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの１実施例を示す模式的断面図である。
【００１８】
まず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１から説明する。
【００１９】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによる第１のトレンチ分離領域３０１が形成されて絶縁分離されている。
【００２０】
ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域５０１とソース領域２０１との間には、第２のトレンチ分離領域３０２が設置される。ここで第２のトレンチ分離領域３０２の深さは、その他の第１のトレンチ分離領域に比べて深く形成されている。
【００２１】
なお、図示しないがソース領域２０１はゲート電極４０２と同一のグランド電位（Ｖｓｓ）となるように電気的に接続されており、これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１はオフ状態を保持する、いわゆるオフトランジスタの状態を作っている。またドレイン領域２０２は外部接続端子に接続されている。
【００２２】
なお、図１の例では簡単のため、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタしか表さなかったが、実際のＥＳＤ保護用のＮ型ＭＯＳトランジスタでは、静電気による大電流を流すために大きなトランジスタ幅が必要となり、多数のソースおよびドレイン領域を有する形で形成されることが多くなる。
【００２３】
次に、内部素子のＮ型ＭＯＳトランジスタ６０２について説明する。
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによるトレンチ分離領域３０１が形成されて絶縁分離されている。
【００２４】
ソース領域２０１とドレイン領域２０２の間の内部素子のＰ型シリコン基板１０１上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域５０２とソース領域２０１との間には、第１のトレンチ分離領域３０１設置される。なお、簡単のため、内部素子についてＮ型ＭＯＳトランジスタ６０２のみを図示したが、実際のＩＣにおいてはＰ型のＭＯＳトランジスタやその他半導体回路を構成する要素素子が多数形成されている。
【００２５】
続いて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１と内部素子のＮ型ＭＯＳトランジスタ６０２を比較しながら、本発明の特徴を説明する。
【００２６】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域５０１と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域２０１およびドレイン領域２０２との間に設置された第２のトレンチ分離領域３０２の深さは、内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域５０２と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域３０１に比べて深く設定してある。
【００２７】
これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタ６０２のホールド電圧よりも低くすることが可能となり、外部から大量の電流やパルスが印加された場合、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１に早く優先的に流すことができるようになる。このため、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１を有する半導体装置を得ることができる。
【００２８】
なお、実施例１では簡便のため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１および、内部素子のＮ型ＭＯＳトランジスタ６０２はコンベンショナル構造の場合を示したが、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１および、内部素子のＮ型ＭＯＳトランジスタ６０２はＤＤＤ構造やオフセットドレイン構造であっても構わない。
【符号の説明】
【００２９】
１０１ Ｐ型のシリコン基板
２０１ ソース領域
２０２ ドレイン領域
３０１ 第１のトレンチ分離領域
３０２ 第２のトレンチ分離領域
４０１ ゲート酸化膜
４０２ ゲート電極
５０１ ＥＳＤ保護用のＮ型のＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域
５０２ 内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域
６０１ ＥＳＤ保護用のＮ型のＭＯＳトランジスタ
６０２ 内部素子のＮ型ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、ＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。
【０００４】
また、オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に引き込んだ多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００５】
このためオフトランジスタの占有面積は大きく、特に小さなＩＣチップではＩＣ全体のコストアップ原因となるという問題点を有していた。
【０００６】
また、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００７】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特開文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−４５８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、オフトランジスタの占有面積を小さくしようとして、Ｗ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト幅を確保できない、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、などの問題点を有しており、また、内部回路素子のＥＳＤ破壊を防止するために、内部回路素子に比べて低い電圧でオフトラ動作を可能とし、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させないための改善策は開示されていなかった。
【課題を解決するための手段】
【００１０】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【００１１】
内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する、トレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さは、前記内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。
【００１２】
これらの手段によって、工程の増加や占有面積の増加もなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタのホールド電圧よりも低くすることが可能となり、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する、トレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さは、前記内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。
【００１４】
これらの手段によって、工程の増加や占有面積の増加もなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタのホールド電圧よりも低くすることが可能となり、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの１実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの１実施例を示す模式的断面図である。
【００１８】
まず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１から説明する。
【００１９】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによる第１のトレンチ分離領域３０１が形成されて絶縁分離されている。
【００２０】
ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域５０１とソース領域２０１との間には、第２のトレンチ分離領域３０２が設置される。ここで第２のトレンチ分離領域３０２の深さは、その他の第１のトレンチ分離領域に比べて深く形成されている。
【００２１】
なお、図示しないがソース領域２０１はゲート電極４０２と同一のグランド電位（Ｖｓｓ）となるように電気的に接続されており、これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１はオフ状態を保持する、いわゆるオフトランジスタの状態を作っている。またドレイン領域２０２は外部接続端子に接続されている。
【００２２】
なお、図１の例では簡単のため、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタしか表さなかったが、実際のＥＳＤ保護用のＮ型ＭＯＳトランジスタでは、静電気による大電流を流すために大きなトランジスタ幅が必要となり、多数のソースおよびドレイン領域を有する形で形成されることが多くなる。
【００２３】
次に、内部素子のＮ型ＭＯＳトランジスタ６０２について説明する。
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによるトレンチ分離領域３０１が形成されて絶縁分離されている。
【００２４】
ソース領域２０１とドレイン領域２０２の間の内部素子のＰ型シリコン基板１０１上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域５０２とソース領域２０１との間には、第１のトレンチ分離領域３０１設置される。なお、簡単のため、内部素子についてＮ型ＭＯＳトランジスタ６０２のみを図示したが、実際のＩＣにおいてはＰ型のＭＯＳトランジスタやその他半導体回路を構成する要素素子が多数形成されている。
【００２５】
続いて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１と内部素子のＮ型ＭＯＳトランジスタ６０２を比較しながら、本発明の特徴を説明する。
【００２６】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域５０１と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域２０１およびドレイン領域２０２との間に設置された第２のトレンチ分離領域３０２の深さは、内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域５０２と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域３０１に比べて深く設定してある。
【００２７】
これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタ６０２のホールド電圧よりも低くすることが可能となり、外部から大量の電流やパルスが印加された場合、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１に早く優先的に流すことができるようになる。このため、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１を有する半導体装置を得ることができる。
【００２８】
なお、実施例１では簡便のため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１および、内部素子のＮ型ＭＯＳトランジスタ６０２はコンベンショナル構造の場合を示したが、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１および、内部素子のＮ型ＭＯＳトランジスタ６０２はＤＤＤ構造やオフセットドレイン構造であっても構わない。
【符号の説明】
【００２９】
１０１ Ｐ型のシリコン基板
２０１ ソース領域
２０２ ドレイン領域
３０１ 第１のトレンチ分離領域
３０２ 第２のトレンチ分離領域
４０１ ゲート酸化膜
４０２ ゲート電極
５０１ ＥＳＤ保護用のＮ型のＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域
５０２ 内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域
６０１ ＥＳＤ保護用のＮ型のＭＯＳトランジスタ
６０２ 内部素子のＮ型ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する、トレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さは、前記内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタおよび、前記内部素子のＮ型ＭＯＳトランジスタはＤＤＤ構造である請求項１記載の半導体装置。
【請求項３】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタおよび前記内部素子のＮ型ＭＯＳトランジスタは、オフセットドレイン構造である請求項１記載の半導体装置。
【請求項１】
内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する、トレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さは、前記内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と前記内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタおよび、前記内部素子のＮ型ＭＯＳトランジスタはＤＤＤ構造である請求項１記載の半導体装置。
【請求項３】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタおよび前記内部素子のＮ型ＭＯＳトランジスタは、オフセットドレイン構造である請求項１記載の半導体装置。
【図１】
【公開番号】特開２０１１−７１３２７（Ｐ２０１１−７１３２７Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２２１２４１（Ｐ２００９−２２１２４１）
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
[ Back to top ]