【課題】高電圧が印加される金属電極による耐圧低下を緩和する半導体装置を提供する。
【解決手段】高電位島領域１０１内のｎ^-半導体層３とｐ^-半導体基板１との界面にはｎ⁺埋め込み不純物領域２が形成されている。ｎ⁺埋め込み不純物領域２の上方ではｎ^-半導体層３表面にｐチャネルＭＯＳＦＥＴ１３０が形成されている。ｐ⁺不純物領域６及びｎ⁺不純物領域４５を有するダイオード１０２が、領域１０５内のｎ^-半導体層３表面に形成されている。ｎ⁺不純物領域４５に接続された金属電極１４は、ｐ⁺不純物領域６及びｐ⁺不純物領域４の上方を通ってｐチャネルＭＯＳＦＥＴ１３０に接続される。ｐ⁺不純物領域６に接続されたｐ^-不純物領域６１は金属電極１４の下方に位置している。ｐ^-半導体基板１及びｐ⁺不純物領域４は、ｐ⁺不純物領域６及びｎ⁺不純物領域４５よりも低い電位が与えられる。

【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置、特にブートストラップダイオードを備える高耐圧ＩＣ（以後、「ＨＶＩＣ」と呼ぶ）に関する。
【背景技術】
【０００２】
図２９は従来のＨＶＩＣ１１０及びその周辺回路を示す回路図である。図２９に示すように、従来のＨＶＩＣ１１０はブートストラップダイオード１０２と高電位島領域１０１に形成されているロジック回路１０３とを備えている。また、ＨＶＩＣ１１０の周辺にはブートストラップ容量２００がロジック回路１０３と並列に設けられている。ブートストラップダイオード１０２のカソードはロジック回路１０３の一端に接続されている。そして、電圧源１５０Ｌはブートストラップダイオード１０２のアノードに接続されている。
【０００３】
次に図２９で示した回路図の動作について説明する。電圧源１５０Ｌの電圧がロジック回路１０３の他端の電位を決定する仮想的な可変電圧源である仮想電圧源１５０Ｈの電圧よりも高いとき、ブートストラップダイオード１０２が順バイアスされ、電圧源１５０Ｌからロジック回路１０３に電圧が供給される。また、ブートストラップ容量２００に電荷が充電され、ブートストラップダイオード１０２の順方向電圧をＶｒｅｃ、電圧源１５０Ｌの電圧をＶ１として、ブートストラップダイオード１０２のカソードの電位はＶ１−Ｖｒｅｃまで上昇する。
【０００４】
次にブートストラップ容量２００が充電された状態で仮想電圧源１５０Ｈの電圧がΔＶ（＞Ｖｒｅｃ）上昇すると、ブートストラップダイオード１０２のカソードの電位はＶ１−Ｖｒｅｃ＋ΔＶ（＞Ｖ１）となる。そのためブートストラップダイオード１０２は逆バイアスされ、電圧源１５０Ｌからロジック回路１０３への電流供給が停止される。このときロジック回路１０３にはブートストラップ容量２００に充電された電荷が供給される。
【０００５】
図３０は従来のＨＶＩＣ１１０の構造を模式的に示す平面図であって、図３１は図３０の矢視Ｆ−Ｆにおける断面図である。図３０では図面の煩雑さを避けるために、図３１での絶縁膜８の記載を省略し、絶縁膜１８上に形成されている各電極のうち、ブートストラップダイオード１０２のカソード電極１５、アノード電極１６及び金属電極１４のみを記載している。従来のＨＶＩＣ１１０はＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果を利用して、ロジック回路１０３とブートストラップダイオード１０２とを分離している。
【０００６】
図３０，３１に示すように、従来のＨＶＩＣ１１０ではｐ^-半導体基板１上にｎ^-半導体層３が形成されている。ｐ^-半導体基板１とｎ^-半導体層３との界面にはｎ⁺埋め込み不純物領域２が選択的に形成されており、その上方のｎ^-半導体層３の表面にはロジック回路１０３が形成されている。そして、ｎ⁺埋め込み不純物領域２の略端部には、ｎ^-半導体層３の表面からｎ⁺埋め込み不純物領域２にかけてｎ⁺不純物領域５が形成されており、ロジック回路１０３を取り囲んでいる。
【０００７】
ｎ⁺不純物領域５はｎ⁺不純物領域５ａとｎ⁺不純物領域５ｂとを有している。ｎ⁺不純物領域５ａはｎ^-半導体層３の表面上に形成されており、後述する金属電極５５と接続される。ｎ⁺不純物領域５ｂはｎ⁺不純物領域５ａと接続されてｎ⁺埋め込み不純物領域２まで延びている。
【０００８】
また、ｎ⁺不純物領域５と離れてロジック回路１０３と反対側にｐ⁺不純物領域７がｎ^-半導体層３の表面に形成されており、ロジック回路１０３及びｎ⁺不純物領域５を取り囲んでいる。そして、ｐ⁺不純物領域７とｎ⁺不純物領域５との間のｎ^-半導体層３の表面には酸化膜１２が形成されており、その酸化膜１２上には電極１９ｂが形成されている。この電極１９ｂはいわゆる「マルチフィールドプレート」を形成しており、耐圧向上を担っている。
【０００９】
ロジック回路１０３は例えばｐチャネルＭＯＳＦＥＴ１３０を備えている。ｐチャネルＭＯＳＦＥＴ１３０は、ｐ⁺型のドレイン領域３１とソース領域３２及びゲート電極３６を有している。ドレイン領域３１とソース領域３２とは所定距離を成してｎ^-半導体層３の表面に形成されており、ゲート電極３６はドレイン領域３１とソース領域３２とで挟まれたｎ^-半導体層３上にゲート絶縁膜３４を介して形成されている。また、ドレイン領域３１の隣には酸化膜１２を介してｎ⁺不純物領域３０がｎ^-半導体層３の表面に形成されている。
【００１０】
埋め込み不純物領域２８は埋め込み不純物領域２と離れてｐ^-半導体基板１とｎ^-半導体層３との界面に選択的に形成されている。この埋め込み不純物領域２８からｎ^-半導体層３の表面にかけて、ブートストラップダイオード１０２のカソード領域であるｎ⁺不純物領域４５が形成されている。ｎ⁺不純物領域４５はｎ⁺不純物領域４５ａとｎ⁺不純物領域４５ｂとを有している。ｎ⁺不純物領域４５ａはｎ^-半導体層３の表面上に形成されており、後述するカソード電極１５と接続される。ｎ⁺不純物領域４５ｂはｎ⁺不純物領域４５ａと接続されてｎ⁺埋め込み不純物領域２８まで延びている。
【００１１】
ブートストラップダイオード１０２のアノード領域であるｐ⁺不純物領域６は、ｐ⁺不純物領域７と離れて、ｎ⁺不純物領域４５を取り囲むようにｎ^-半導体層３の表面に形成されている。ｎ⁺不純物領域４５とｐ⁺不純物領域６との間のｎ^-半導体層３の表面には酸化膜１２が形成されており、その酸化膜１２上には電極１９ａが形成されている。この電極１９ａもマルチフィールドプレートを形成している。
【００１２】
ｐ⁺不純物領域７とｐ⁺不純物領域６との間には、ｐ^-半導体基板１とｎ^-半導体層３との界面からｎ^-半導体層３の表面にかけてｐ⁺不純物領域４が形成されており、ｐ⁺不純物領域４はｐ⁺不純物領域７のみと接続している。また、ｐ⁺不純物領域４はｎ⁺不純物領域４５及びｐ⁺不純物領域６を取り囲むように形成され、かつｐ⁺不純物領域７、ｎ⁺不純物領域５及びロジック回路１０３を取り囲むように形成されている。つまり、ブートストラップダイオード１０２と高電位島領域１０１とはｐ⁺不純物領域４で分離されている。
【００１３】
絶縁膜１８はｎ^-半導体層３、酸化膜１２、ゲート電極３６及び電極１９ａ，１９ｂを覆うように形成されている。そして絶縁膜１８を貫通して、ｐ⁺不純物領域６にはアノード電極１６、ｎ⁺不純物領域４５にはカソード電極１５、ｎ⁺不純物領域５には金属電極５５が接続されている。また、ドレイン領域３１、ソース領域３２、ゲート電極３６及びｎ⁺不純物領域３０のそれぞれには絶縁膜１８を貫通して金属電極３５が接続されている。カソード電極１５は金属電極１４によって金属電極５５に接続されており、ドレイン領域３１及びｎ⁺不純物領域３０上の金属電極３５にも接続されている。この結果、図２９に示すようにブートストラップダイオード１０２のカソードとロジック回路１０３とが接続される。また、電極１９ａの上方の絶縁膜１８上には金属電極５０がフローティングで配置されており、電極１９ａとの容量結合により耐圧を向上している。そして、絶縁膜１８上には各電極を覆うように絶縁膜８が形成されている。
【００１４】
次に図３０で示している分離領域１０４及び領域１０５について説明する。ロジック回路１０３はｎ⁺不純物領域５に取り囲まれ、さらにｎ⁺不純物領域５の外側のｐ⁺不純物領域４によって取り囲まれている。ｐ⁺不純物領域４とｎ⁺不純物領域５との間のｎ^-半導体層３は、ＲＥＳＵＲＦ効果によって空乏層に覆われる。具体的には、例えばｐ^-半導体基板１及びｐ⁺不純物領域４がグランド電位に接続され、ｎ^-半導体層３及びｎ⁺不純物領域５に正の電圧が印加される際、ｐ^-半導体基板１及びｐ⁺不純物領域４と、ｎ^-半導体層３及びｎ⁺不純物領域５とで形成されるｐｎ接合には逆電圧が印加されることになり、ＲＥＳＵＲＦ効果によって、ｐ⁺不純物領域４とｎ⁺不純物領域５との間のｎ^-半導体層３はその全領域にわたって空乏層が形成される。分離領域１０４はこの空乏層が形成される領域を示している。ここで、ロジック回路１０３はｎ⁺不純物領域５及びｐ⁺不純物領域４によって取り囲まれているが、言い換えれば、図３０に示すようにロジック回路１０３は分離領域１０４に取り囲まれている。
【００１５】
ｎ⁺不純物領域４５とｐ⁺不純物領域４との間のｎ^-半導体層３は、上述と同様にＲＥＳＵＲＦ効果によってその全領域に空乏層が形成される。つまり、ｐ⁺不純物領域４によって取り囲まれ、ブートストラップダイオード１０２が形成されているｎ^-半導体層３は、そのほぼ全領域が空乏層に覆われることになる。領域１０５はこの空乏層が形成されている領域を示している。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述のような構造を備える従来のＨＶＩＣ１１０は、ｐ^-半導体基板１とｎ^-半導体層３とのＲＥＳＵＲＦ効果によって、ｎ^-半導体層３の表面まで空乏層で覆われ高耐圧を実現している。しかし、ｐ^-半導体基板１と接続されているｐ⁺不純物領域４の上には、例えば数百Ｖもの高電圧が印加される金属電極１４が配置されているため、ｎ^-半導体層３内での空乏層の広がりが阻害される。その結果、耐圧が低下するという問題があった。
【００１７】
そこで、本発明は上述のような問題を解決するためになされたものであり、高電圧が印加される金属電極による耐圧低下を緩和する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る第１の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に形成されたｎ型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１の島領域と第２の島領域とを区分する前記ｐ型の第１不純物領域と、前記第１の島領域内の前記半導体層と前記半導体基板との界面に前記第１不純物領域と離れて形成された、前記半導体層よりも高濃度の前記ｎ型の埋め込み不純物領域と、前記埋め込み不純物領域の上方で前記半導体層表面に形成された半導体素子と、前記第２の島領域内の前記半導体層表面に形成された前記ｐ型の第２不純物領域及び前記ｎ型の第３不純物領域を有し、前記第２不純物領域は前記第３不純物領域よりも前記半導体素子側に位置するダイオードと、前記第３不純物領域に接続され、前記第２不純物領域及び前記第１不純物領域の上方を通って前記半導体素子に接続される金属電極と、前記第２不純物領域に接続されて、前記金属電極の下方に位置するように前記半導体層表面に形成される、前記第２不純物領域より低濃度の前記ｐ型の第４不純物領域とを備え、前記半導体基板及び前記第１不純物領域は前記第２不純物領域及び前記第３不純物領域よりも低い電位が与えられるものである。
【００１９】
また、本発明に係る第２の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に形成されたｎ型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１の島領域と第２の島領域とを区分する前記ｐ型の第１不純物領域と、前記第１の島領域内の前記半導体層と前記半導体基板との界面に前記第１不純物領域と離れて形成された、前記半導体層よりも高濃度の前記ｎ型の埋め込み不純物領域と、前記埋め込み不純物領域の上方で前記半導体層表面に形成された半導体素子と、前記第２の島領域内の前記半導体層表面に形成された前記ｐ型の第２不純物領域及び前記ｎ型の第３不純物領域を有するダイオードと、前記第３不純物領域に接続され、前記第１不純物領域の上方を通って前記半導体素子に接続される金属電極と、前記第１不純物領域に接続されて、前記金属電極の下方に位置するように前記半導体層表面に形成される、前記第１不純物領域より低濃度の前記ｐ型の第４不純物領域とを備え、前記半導体基板及び前記第１不純物領域は前記第２不純物領域及び前記第３不純物領域よりも低い電位が与えられるものである。
【発明の効果】
【００２０】
本発明に係る第１の半導体装置によれば、金属電極の下方に第２不純物領域に接続されて第４不純物領域が形成されているため、ダイオードに逆方向電圧が印加されたとき、第４不純物領域の半導体層との接合部分から空乏層が形成される。そのため、第１不純物領域の上方を通る金属電極に高電圧が印加され、半導体層での空乏層の広がりが抑制されたとしても、耐圧低下を減少することができる。
【００２１】
また、本発明に係る第２の半導体装置によれば、金属電極の下方に第１不純物領域に接続されて第４不純物領域が形成され、半導体基板及び第１不純物領域は第２不純物領域及び第３不純物領域よりも低い電位が与えられるため、ダイオードに逆方向電圧が印加されたとき、第４不純物領域の半導体層との接合部分から空乏層が形成される。そのため、第１不純物領域の上方を通る金属電極に高電圧が印加され、半導体層での空乏層の広がりが抑制されたとしても、耐圧低下を減少することができる。
【図面の簡単な説明】
【００２２】
【図１】本実施の形態１のＨＶＩＣ１００及びその周辺回路を示す回路図である。
【図２】本実施の形態１に係るＨＶＩＣ１００の構造を模式的に示す平面図である。
【図３】本実施の形態１に係るＨＶＩＣ１００の構造を模式的に示す断面図である。
【図４】本実施の形態１に係るＨＶＩＣ１００の構造を模式的に示す断面図である。
【図５】本実施の形態１に係るＨＶＩＣ１００のｎ^-半導体層３が空乏層に覆われる様子を示した図である。
【図６】本実施の形態１に係るＨＶＩＣ１００に形成される寄生バイポーラトランジスタの様子を示す図である。
【図７】本実施の形態２に係るＨＶＩＣの構造を模式的に示す平面図である。
【図８】本実施の形態２に係るＨＶＩＣの構造を模式的に示す断面図である。
【図９】本実施の形態２に係るＨＶＩＣの構造を模式的に示す断面図である。
【図１０】本実施の形態２に係るＨＶＩＣのホール及び電子の動きを示した図である。
【図１１】本実施の形態２に係るＨＶＩＣのホール及び電子の動きを示した図である。
【図１２】ブートストラップダイオード１０２のリカバリー特性を示す図である。
【図１３】本実施の形態３に係るＨＶＩＣの構造を模式的に示す平面図である。
【図１４】本実施の形態３に係るＨＶＩＣの利点を説明するための図である。
【図１５】本実施の形態４に係るＨＶＩＣの構造を模式的に示す平面図である。
【図１６】本実施の形態４に係るＨＶＩＣの構造を模式的に示す平面図である。
【図１７】図１８と図１９との位置関係を示す説明図である。
【図１８】本実施の形態５に係るＨＶＩＣの構造を模式的に示す平面図である。
【図１９】本実施の形態５に係るＨＶＩＣの構造を模式的に示す平面図である。
【図２０】本実施の形態５に係るＨＶＩＣの構造を拡大して示す平面図である。
【図２１】本実施の形態５に係るＨＶＩＣの構造を拡大して示す平面図である。
【図２２】本実施の形態５に係るＨＶＩＣの構造を模式的に示す断面図である。
【図２３】図２４と図２５との位置関係を示す説明図である。
【図２４】本実施の形態５に係るＨＶＩＣの変形例の構造を示す平面図である。
【図２５】本実施の形態５に係るＨＶＩＣの変形例の構造を示す平面図である。
【図２６】本実施の形態５に係るＨＶＩＣの変形例の構造を拡大して示す平面図である。
【図２７】本実施の形態５に係るＨＶＩＣの変形例の構造を拡大して示す平面図である。
【図２８】本実施の形態５に係るＨＶＩＣの変形例の構造を示す断面図である。
【図２９】従来のＨＶＩＣ１１０及びその周辺回路を示す回路図である。
【図３０】従来のＨＶＩＣ１１０の構造を模式的に示す平面図である。
【図３１】従来のＨＶＩＣ１１０の構造を模式的に示す断面図である。
【発明を実施するための形態】
【００２３】
実施の形態１．
図１は本実施の形態１に係るＨＶＩＣ１００及びその周辺回路を示す回路図である。図１に示すように、本実施の形態１のＨＶＩＣ１００は高電位島領域１０１に、ロジック回路１０３とそのロジック回路１０３の一端にカソードが接続されているブートストラップダイオード１０２とを備えている。また、ＨＶＩＣ１００の周辺にはブートストラップ容量２００がロジック回路１０３と並列に接続されて設けられている。そして、電圧源１５０Ｌはブートストラップダイオード１０２のアノードに接続されている。なお、電圧源１５０Ｌは例えば定電圧源であり、仮想電圧源１５０Ｈは後述するように仮想的な可変電圧源である。
【００２４】
次に図１で示した回路図の動作について説明する。ブートストラップダイオード１０２のカソード及びブートストラップ容量２００の一端は、例えばロジック回路１０３のプラス電源に接続されている。また、ブートストラップ容量２００の他端は、例えばロジック回路１０３のマイナス電源と共に、図示されない負荷に接続される。その接続点の電位は負荷の状態によって変動するので、仮想電圧源１５０Ｈによって与えられると見ることができる。ここで、電圧源１５０Ｌが発生するグランド電位に対する電位（以後、グランド電位に対する電位を単に「電圧」と呼ぶ）をＶ１、仮想電圧源１５０Ｈが発生する初期電圧をＶ２とする。ブートストラップ容量２００に電荷が充電されていない状態で、Ｖ１＞Ｖ２を満足する電圧Ｖ１，Ｖ２を電圧源１５０Ｌ，仮想電圧源１５０Ｈがそれぞれ発生すると、ブートストラップダイオード１０２が順バイアスされ、ロジック回路１０３のプラス電源に電圧Ｖ１が印加される。そして、電圧（Ｖ１−Ｖ２）がブートストラップ容量２００に充電される。これによりロジック回路１０３には電圧（Ｖ１−Ｖ２）が印加され、動作する。ロジック回路１０３のプラス電源に印加される電圧は、厳密にはＶ１からブートストラップダイオード１０２の順方向電圧降下分を引いた値であるが、本発明の本質と関係しないためここではこの順方向電圧降下分を無視している。
【００２５】
次にブートストラップ容量２００が充電された状態で仮想電圧源１５０Ｈの電圧がΔＶ２上昇すると、ブートストラップダイオード１０２が接続されているブートストラップ容量２００の一端の電圧がΔＶ２上昇し、（Ｖ１＋ΔＶ２）となる。そのためブートストラップダイオード１０２は逆バイアスされ、電圧源１５０Ｌからロジック回路１０３のプラス電源への電流の供給が停止される。このときロジック回路１０３のプラス電源にはブートストラップ容量２００に充電された電荷が供給される。つまり、ロジック回路１０３のプラス電源には電圧（Ｖ１＋ΔＶ２）が印加され、マイナス電源には電圧（Ｖ２＋ΔＶ２）が印加される。このようにロジック回路１０３の電源には常に電圧（Ｖ１−Ｖ２）が供給され、仮想電圧源１５０Ｈの電圧にかかわらずロジック回路１０３は動作することができる。ちなみに、電圧源１５０Ｌの発生する電圧は例えば数十Ｖであり、仮想電圧源１５０Ｈが発生する（即ち負荷において発生する）電圧は例えば０Ｖ〜数百Ｖである。つまり、ブートストラップダイオード１０２のカソードには数百Ｖの逆方向電圧が印加されることがある。
【００２６】
図２は本実施の形態１に係るＨＶＩＣ１００の構造を模式的に示す平面図である。図２（ａ）はＨＶＩＣ１００全体を示す平面図であって、図２（ｂ）は図２（ａ）中の部分Ｌを拡大して示す平面図である。また、図３は図２（ａ）の矢視Ａ−Ａにおける断面図であって、図４は図２（ａ）の矢視Ｂ−Ｂにおける断面図である。図２では図面の煩雑さを避けるために、図３及び図４での絶縁膜８の記載を省略し、絶縁膜１８上に形成されている各電極のうち、ブートストラップダイオード１０２のカソード電極１５、アノード電極１６、金属電極１３，１７のみを記載している。また、図２（ｂ）では、図２（ａ）中のブートストラップダイオード１０２を示す破線及び分離領域１０４を示す斜線の記載を省略している。
【００２７】
図２〜４に示すように、本実施の形態１に係るＨＶＩＣ１００ではｐ^-半導体基板１上にｎ^-半導体層３が形成されている。ｐ⁺不純物領域４はｎ^-半導体層３の表面からｐ^-半導体基板１との界面にかけてｎ^-半導体層３内部に形成されている。そして、ｐ⁺不純物領域４はｎ^-半導体層３の一部を取り囲むように形成されており、ロジック回路１０３及びブートストラップダイオード１０２が配置される高電位島領域１０１を形成している。
【００２８】
高電位島領域１０１内のｎ^-半導体層３とｐ^-半導体基板１との界面には、ｐ⁺不純物領域４と離れてｎ⁺埋め込み不純物領域２が選択的に形成されている。ｎ⁺埋め込み不純物領域２の上方でｎ^-半導体層３の表面にはロジック回路１０３が形成されている。
【００２９】
ロジック回路１０３は例えばｐチャネルＭＯＳＦＥＴ１３０及びｎチャネルＭＯＳＦＥＴ１３１を備えている。ｐチャネルＭＯＳＦＥＴ１３０は、ｐ⁺型のドレイン領域３１とソース領域３２及びゲート電極３６を有している。ドレイン領域３１とソース領域３２とは所定距離を成してｎ^-半導体層３の表面に形成されており、ゲート電極３６はドレイン領域３１とソース領域３２とで挟まれたｎ^-半導体層３上にゲート絶縁膜３４を介して形成されている。また、ドレイン領域３１の隣には酸化膜１２を介してｎ⁺不純物領域３０がｎ^-半導体層３の表面に形成されている。
【００３０】
ｎチャネルＭＯＳＦＥＴ１３１は、ｐチャネルＭＯＳＦＥＴ１３０の隣りに配置されており、ｎ^-半導体層３に形成されているｐウェル領域２０の中に形成されている。ｎチャネルＭＯＳＦＥＴ１３１はｎ⁺型のドレイン領域２３とソース領域２２及びゲート電極２６を有している。ドレイン領域２３とソース領域２２とは所定距離を成してｐウェル領域２０の表面に形成されており、ゲート電極２６はドレイン領域２３とソース領域２２とで挟まれたｐウェル領域２０上にゲート絶縁膜２４を介して形成されている。また、ソース領域２２の隣には酸化膜１２を介してｐ⁺不純物領域２１がｐウェル領域２０の表面に形成されている。
【００３１】
なお、ｐチャネルＭＯＳＦＥＴ１３０とｎチャネルＭＯＳＦＥＴ１３１との配置を入れ替えて形成しても良い。つまり、ｎチャネルＭＯＳＦＥＴ１３１をｐチャネルＭＯＳＦＥＴ１３０よりもブートストラップダイオード１０２に近づけるように配置しても良い。
【００３２】
ブートストラップダイオード１０２のアノード領域となるｐ⁺不純物領域６は、ｐ⁺不純物領域４とｎ⁺埋め込み不純物領域２との間における、ｐ^-半導体基板１とｎ^-半導体層３との界面上のｎ^-半導体層３の表面に形成されている。ブートストラップダイオード１０２のカソード領域となるｎ⁺不純物領域５はｐ⁺不純物領域６とロジック回路１０３との間で両者と離れてｎ^-半導体層３に形成されている。具体的には、ｎ⁺不純物領域５はｎ^-半導体層３の表面からｎ⁺埋め込み不純物領域２にかけて、ｎ⁺埋め込み不純物領域２の略端部に形成されており、ロジック回路１０３を取り囲んでいる。ｎ⁺不純物領域５はｎ⁺不純物領域５ａとｎ⁺不純物領域５ｂとを有している。ｎ⁺不純物領域５ａはｎ^-半導体層３の表面上に形成されており、後述するカソード電極１５と接続される。ｎ⁺不純物領域５ｂはｎ⁺不純物領域５ａと接続されてｎ⁺埋め込み不純物領域２まで延びている。
【００３３】
ｎ⁺不純物領域５とｐ⁺不純物領域６との間のｎ^-半導体層３の表面には酸化膜１２が選択的に形成されている。その酸化膜１２上には電極９がｎ⁺不純物領域５及びロジック回路１０３を取り囲むように形成されている。この電極９はマルチフィールドプレートを形成しており、これによって耐圧の向上を図っている。また、電極９は例えばゲート電極２６と同様にポリシリコンを材料としている。
【００３４】
ｎ⁺不純物領域５とｐ⁺不純物領域４との間のｎ^-半導体層３の表面上には、ｐ⁺不純物領域７がｐ⁺不純物領域４と接続して形成されている。図２（ｂ）に示すように、ｐ⁺不純物領域７は、ｐ⁺不純物領域６が形成されている領域付近まで、ｎ⁺不純物領域５及びロジック回路１０３を取り囲むように配置されている。
【００３５】
絶縁膜１８はｎ^-半導体層３、酸化膜１２、ゲート電極２６，３６及び電極９を覆うように形成されている。そして絶縁膜１８を貫通して、ｐ⁺不純物領域６にはアノード電極１６、ｎ⁺不純物領域５にはカソード電極１５、ｐ⁺不純物領域７には金属電極１７が接続されている。また、ｐチャネルＭＯＳＦＥＴ１３０のドレイン領域３１、ソース領域３２、ゲート電極３６及びｎ⁺不純物領域３０のそれぞれには絶縁膜１８を貫通して金属電極３５が接続されている。ｎチャネルＭＯＳＦＥＴ１３１のドレイン領域２３、ソース領域２２、ゲート電極２６及びｐ⁺不純物領域２１のそれぞれには絶縁膜１８を貫通して金属電極２５が接続されている。
【００３６】
カソード電極１５はそれ自身が接続されているｎ⁺不純物領域５に沿って、ロジック回路１０３を取り囲むように配置されている。そして、カソード電極１５はドレイン領域３１及びｎ⁺不純物領域３０上の金属電極３５と、例えばアルミニウムで形成されている金属電極１３によって接続されている。この結果、図１に示すようにブートストラップダイオード１０２のカソードとロジック回路１０３とが接続される。また、金属電極１７はそれ自身が接続されているｐ⁺不純物領域７に沿って、かつアノード電極１６に対してロジック回路１０３の反対側でロジック回路１０３及びカソード電極１５を取り囲むように形成されている。
【００３７】
電極９の上方の絶縁膜１８上には金属電極１０がフローティングで配置されており、電極９との容量結合により耐圧を向上している。そして、絶縁膜１８上には各電極を覆うように絶縁膜８が形成されている。
【００３８】
次に図２で示している分離領域１０４について説明する。ロジック回路１０３はｐ⁺不純物領域４及びｎ⁺不純物領域５によって取り囲まれている。そして、ｐ⁺不純物領域４とｎ⁺不純物領域５との間のｎ^-半導体層３は、ＲＥＳＵＲＦ効果によって空乏層に覆われる。つまりロジック回路１０３は空乏層に取り囲まれる。図５はＲＥＳＵＲＦ効果によってｎ^-半導体層３が空乏層に覆われる様子を示した図であって、破線３００が形成される空乏層の輪郭を示している。また、図面の煩雑さを避けるためにアノード電極１６、カソード電極１５、電極９、金属電極１０，１７及び絶縁膜８，１８の記載を省略している。
【００３９】
例えばｐ^-半導体基板１はグランド電位に接続される。そのため、ｐ^-半導体基板１と接続されているｐ⁺不純物領域４もグランド電位となる。上述のように例えばブートストラップダイオード１０２のアノードには電圧源１５０Ｌが接続されるため、ｐ⁺不純物領域６にプラス電位が印加される。また、ブートストラップダイオード１０２のカソードにはブートストラップ容量２００を介して仮想電圧源１５０Ｈが接続されるため、ｎ⁺不純物領域５にプラス電位が印加される。ｎ⁺不純物領域５はｎ^-半導体層３及びｎ⁺埋め込み不純物領域２と接続されているため、各領域にプラス電位が印加される。このように、ｐ型の各領域とｎ型の各領域とで形成されるｐｎ接合には逆電圧が印加されることになり、ＲＥＳＵＲＦ効果によって、ｐ⁺不純物領域４とｎ⁺不純物領域５との間のｎ^-半導体層３はその全領域にわたって空乏層が形成される。分離領域１０４はこの空乏層が形成される領域を示している。図２に示すように、本実施の形態１に係るＨＶＩＣ１００は、ロジック回路１０３が分離領域１０４、つまり空乏層に覆われることによって高耐圧を実現している。
【００４０】
このように本実施の形態１に係るＨＶＩＣ１００は、ｐ⁺不純物領域４に取り囲まれた高電位島領域１０１内にブートストラップダイオード１０２とロジック回路１０３とを備えている。そのため、ブートストラップダイオード１０２とロジック回路１０３とを接続する際に、数百Ｖもの高電圧が印加される金属電極１３がｐ⁺不純物領域４の上を通ることがない。その結果、ＲＥＳＵＲＦ効果によって生じるｎ^-半導体層３での空乏層の広がりが阻害されることはない。つまり、設計当初に確保した耐圧が維持される。
【００４１】
また従来のＨＶＩＣ１１０では、ＲＥＳＵＲＦ効果で空乏化する二つの領域にブートストラップダイオード１０２とロジック回路１０３とを設けていたが、本実施の形態１のＨＶＩＣ１００ではロジック回路１０３を取り囲む分離領域１０４の一部を利用してブートストラップダイオード１０２を形成しているため、従来のＨＶＩＣ１１０と比べて面積を縮小することができる。
【００４２】
なお、本実施の形態１ではｎ⁺不純物領域５をｎ⁺埋め込み不純物領域２まで形成していたが、ｐ⁺不純物領域６のように浅く領域を形成しても良い。本実施の形態１では、ｎ^-半導体層３に形成される空乏層の広がりをｎ⁺不純物領域５が抑制し、ロジック回路１０３の形成領域まで空乏層が広がることを防止していた。上述のようにｎ⁺不純物流域５が浅く形成されると、空乏層の広がりの抑制効果は低減する。しかし、ｎ^-半導体層３の濃度及び厚みを調整することによって、本実施の形態１と同様の分離領域１０４を形成することが可能であり、ロジック回路１０３の形成領域まで空乏層が広がることを防止することができる。また、ｎ⁺不純物領域５はロジック回路１０３を取り囲むように形成されているが、ｐ⁺不純物領域６のように部分的に設けても良い。また、各領域の不純物の導電型（ｐ型及びｎ型）を入れ替えても良い。
【００４３】
本実施の形態１にかかるＨＶＩＣ１００では、寄生バイポーラトランジスタが形成され耐圧性能に影響を与える。図６は本実施の形態１に係るＨＶＩＣ１００に形成される寄生バイポーラトランジスタの様子を示す図であって、図面の煩雑さを避けるためにアノード電極１６、電極９、金属電極１０，１７及び絶縁膜８，１８の記載を省略している。
【００４４】
ｐ⁺不純物領域４はｎ^-半導体層３及びｐ⁺不純物領域６と共に、ｐｎｐ寄生バイポーラトランジスタ１６０を形成する。また、ｐ^-半導体基板１はｎ^-半導体層３及びｐ⁺不純物領域６と共にｐｎｐ寄生バイポーラトランジスタ１６１を形成する。そして、各ｐｎｐ寄生バイポーラトランジスタは並列に接続されている。具体的にはｐ^-半導体基板１及びｐ⁺不純物領域４をエミッタ、ｐ⁺不純物領域６をコレクタ、ｎ^-半導体層３をベースとするｐｎｐ寄生バイポーラトランジスタを形成している。このｐｎｐ寄生バイポーラトランジスタのベース−エミッタ間及びベース−コレクタ間は、ＲＥＳＵＲＦ効果によってベースとなるｎ^-半導体層３がすべて空乏層によって覆われているため、数百Ｖの耐圧を確保することができる。
【００４５】
しかし、エミッタ−コレクタ間の耐圧はｐ⁺不純物領域６のｐ^-半導体基板１方向への深さ及びｐ⁺不純物領域４との距離によって決定される。具体的には、ｐ⁺不純物領域６とｐ⁺不純物領域４との距離が近づくにつれて、ｐｎｐ寄生バイポーラトランジスタ１６０のエミッタ−コレクタ間の耐圧が低下する。また、ｐ⁺不純物領域６がｐ^-半導体基板１方向に近づくにつれてｐｎｐ寄生バイポーラトランジスタ１６１のエミッタ−コレクタ間の耐圧が低下する。各ｐｎｐ寄生バイポーラトランジスタのエミッタ−コレクタ間の耐圧低下はＨＶＩＣ全体の耐圧低下につながるため、エミッタ−コレクタ間で所望の耐圧が得られるようにｐ^-半導体基板１方向への深さ及びｐ⁺不純物領域４との距離を設定することがより望ましい。
【００４６】
実施の形態２．
図７は本実施の形態２に係るＨＶＩＣの構造を模式的に示す平面図である。図７（ａ）は本実施の形態２に係るＨＶＩＣ全体を示す平面図であって、図７（ｂ）は図７（ａ）中の部分Ｍを拡大して示す平面図である。また、図８は図７（ａ）の矢視Ｃ−Ｃにおける断面図であって、図９は図７（ａ）の矢視Ｄ−Ｄにおける断面図である。本実施の形態２に係るＨＶＩＣは上述の実施の形態１に係るＨＶＩＣ１００において、ｐ^-不純物領域６０をさらに備えるものである。なお、図７（ｂ）では、図７（ａ）中のブートストラップダイオード１０２を示す破線及び分離領域１０４を示す斜線の記載は省略している。
【００４７】
図７〜９に示すように、ｐ^-不純物領域６０はｎ^-半導体層３の表面に形成されている。そして、ブートストラップダイオード１０２のアノード領域であるｐ⁺不純物領域６に接続されてブートストラップダイオード１０２のカソード領域であるｎ⁺不純物領域５に向かって延在している。
【００４８】
上述のような構造を備える本実施の形態２に係るＨＶＩＣは、ブートストラップダイオード１０２のリカバリー動作時間を短縮することができる。図１０はブートストラップダイオード１０２に順方向電圧が印加されているときのホール及び電子の動きを示した図であり、図１１はブートストラップダイオード１０２に印加されている電圧を順方向から逆方向へ切り替えたときのホール及び電子の動きを示した図である。なお図１０，１１では図面の煩雑さを避けるためにアノード電極１６、カソード電極１５、電極９、金属電極１０，１７及び絶縁膜８，１８の記載を省略している。
【００４９】
図１０に示すように、カソード領域のｎ⁺不純物領域５よりも大きい電圧がアノード領域のｐ⁺不純物領域６に印加されると、つまりブートストラップダイオード１０２に順方向電圧が印加されると、ｐ⁺不純物領域６及びｐ^-不純物領域６０からはホールｈが、ｎ⁺不純物領域５からは電子ｅがｎ^-半導体層３に注入され、ブートストラップダイオード１０２に電流が流れる。
【００５０】
図１１に示すように、ｎ⁺不純物領域５に印加される電圧がｐ⁺不純物領域６よりも大きくなると、つまりブートストラップダイオード１０２に逆方向電圧が印加されると、空乏層がｎ^-半導体層３に形成され、ｎ^-半導体層３に存在しているホールｈはｐ⁺不純物領域６及びｐ^-不純物領域６０へ、電子ｅはｎ⁺不純物領域５へ引き戻される。ホールｈ及び電子ｅの引き戻しが完了するまで、ブートストラップダイオード１０２にはテール電流と呼ばれる逆電流が流れる。このテール電流が流れなくなるまでの時間がリカバリー動作時間である。
【００５１】
図１２はブートストラップダイオード１０２のリカバリー特性を示す図である。横軸ｔは時間、縦軸Ｉはブートストラップダイオード１０２に流れる電流を示しており、順方向に流れる電流を正としている。図中の実線は、本実施の形態２に係るＨＶＩＣのリカバリー特性を示しており、破線は上述の実施の形態１に係るＨＶＩＣ１００のリカバリー特性を示している。また、図中のｔ１及びｔ２は、それぞれの実施の形態のリカバリー動作時間を示している。
【００５２】
本実施の形態２では、ｎ⁺不純物領域５に向かってｐ^-不純物領域６０が延在して形成されているため、ｎ⁺不純物領域５付近に存在するホールｈが引き戻される時間は、実施の形態１と比べて短くなる。ゆえに、図１２に示すように本実施の形態２のリカバリー動作時間ｔ１は実施の形態１のリカバリー動作時間ｔ２よりも短くなり、リカバリー特性の良好なブートストラップダイオード１０２が得られる。
【００５３】
また、公知のＲＥＳＵＲＦ技術を使用することによって、ｐ^-不純物領域６０の全領域に空乏層を形成し、ｎ^-半導体層３の表面付近の耐圧を向上することができる。
【００５４】
実施の形態３．
図１３は本実施の形態３に係るＨＶＩＣの構造を模式的に示す平面図である。本実施の形態３に係るＨＶＩＣは、上述の実施の形態１に係るＨＶＩＣ１００において、ｐ⁺不純物領域６及びｎ⁺不純物領域５が、高電位島領域１０１を形成しているｐ⁺不純物領域４の屈曲している部分に沿って互いに対向して設けられているものである。そして、各領域上にはアノード電極１６またはカソード電極１５が配置されている。
【００５５】
図中の破線１６０は、ｐ⁺不純物領域４のロジック回路１０３側の輪郭を示している。その他の構造については上述の実施の形態１に係るＨＶＩＣ１００と同じであるため説明を省略する。
【００５６】
図１４は本実施の形態３に係るＨＶＩＣの利点を説明するための図であって、ｐ⁺不純物領域６及びｎ⁺不純物領域５をｐ⁺不純物領域４の直線部分に沿って設けたときのＨＶＩＣの構造を模式的に示す図である。図１３，図１４のいずれかに示された場合もブートストラップダイオード１０２の順方向電圧降下を抑えるために、アノード領域であるｐ⁺不純物領域６の面積がｎ⁺不純物領域５よりも大きくなるように形成している。
【００５７】
図１４に示すように、ｐ⁺不純物領域４の直線部に沿ってｐ⁺不純物領域６及びｎ⁺不純物領域４を互いに対向して設ける場合、ｐ⁺不純物領域６からｎ⁺不純物領域５へ向かうホールｈが、ロジック回路１０３が形成されている領域まで入り込みやすくなり、ロジック回路１０３の動作を不安定にすることがあった。
【００５８】
しかし、本実施の形態３に係るＨＶＩＣでは、ｐ⁺不純物領域６及びｎ⁺不純物領域５は、ｐ⁺不純物領域４が屈曲している部分に沿って互いに対向して配置されているため、ブートストラップダイオード１０２の順方句電圧降下を抑えるために図１４で示すｐ⁺不純物領域６と同じ面積でｐ⁺不純物領域６を形成したとしても、ロジック回路１０３が形成されている領域に入り込むホールｈの量を抑えることができる。そのため、ロジック回路１０３の不安定動作を低減することができる。
【００５９】
実施の形態４．
図１５，１６は本実施の形態４に係るＨＶＩＣの構造を模式的に示す平面図である。図１５，１６で示すように、本実施の形態４に係るＨＶＩＣは、上述の実施の形態１に係るＨＶＩＣ１００において、ｐ⁺不純物領域６及びｎ⁺不純物領域５がｐ⁺不純物領域４に沿って互いに対向するように形成されており、ｎ⁺不純物領域５は、ｎ^-半導体層３の表面に沿った長さがｐ⁺不純物領域６よりも長い。そして、ｐ⁺不純物領域６の上にはアノード電極１６が、ｎ⁺不純物領域５の上にはカソード電極１５が設けられている。
【００６０】
図１５に示す本実施の形態４に係るＨＶＩＣはｐ⁺不純物領域４の直線部分にそってｐ⁺不純物領域６及びｎ⁺不純物領域５が設けられている。図１６に示す本実施の形態４に係るＨＶＩＣはｐ⁺不純物領域４の屈曲している部分に沿ってｐ⁺不純物領域６及びｎ⁺不純物領域５が形成されている。その他の構造については上述の実施の形態１に係るＨＶＩＣ１００と同じであるため説明を省略する。
【００６１】
ブートストラップダイオード１０２に順方向電圧が印加されると、ｐ⁺不純物流域６のホールｈはｎ^-半導体層３を通ってｎ⁺不純物領域５へ向かう。このときホールｈはｐ⁺不純物領域６の外側に広がってｎ⁺不純物領域５へ向かう。そのためホールｈの一部はｎ⁺不純物領域５に取り込まれることなくロジック回路１０３が形成されている領域へ入り込み、ロジック回路１０３の動作が不安定になることがあった。本実施の形態４に係るＨＶＩＣは、互いに対向して配置されるｐ⁺不純物領域６及びｎ⁺不純物領域５において、ｎ⁺不純物領域５はｎ^-半導体層３の表面に沿った長さがｐ⁺不純物領域６よりも長いため、ｐ⁺不純物領域６からのホールｈをより多くｎ⁺不純物領域５に取り込むことが可能となる。そのため、ロジック回路１０３の不安定動作を低減することができる。
【００６２】
また図１５，１６で示すように、ｐ⁺不純領域６の端部からｎ⁺不純物領域５の端部に引いた直線と、ｐ⁺不純物領域６の端部からｎ⁺不純物領域５のｐ⁺不純物領域６に対向している面に向けて垂直に引いた直線とが角度αを成すように、ｐ⁺不純物領域６及びｎ⁺不純物領域５は形成されている。このαの値が４５°以上に成るようにｐ⁺不純物領域６及びｎ⁺不純物領域５を形成することによってホールｈのほとんどをｎ⁺不純物領域５に取り込むことができるため、さらにロジック回路１０３の不安定動作を低減することができる。
【００６３】
実施の形態５．
図１７〜２２は本実施の形態５に係るＨＶＩＣを示す図である。図１７は図１８と図１９との位置関係を示す説明図であって、図１８，１９は本実施の形態５に係るＨＶＩＣの構造を模式的に示す平面図であって、図２０は図１８中の部分Ｎを拡大して示す平面図であって、図２１は図１８中の部分Ｏを拡大して示す平面図である。また、図２２は図１８，１９中の矢視Ｅ−Ｅにおける断面図である。本実施の形態５に係るＨＶＩＣは上述の従来のＨＶＩＣ１１０において、ｐ^-不純物領域６１，６２を金属電極１４の下にさらに設けたものである。なお、図２０，２１では、図１８中のブートストラップダイオード１０２を示す一点鎖線及び領域１０５を示す斜線の記載を省略している。
【００６４】
図１７〜２２に示すように、ｐ^-不純物領域６１は、金属電極１４の下に配置されているｐ⁺不純物領域６に接続されて、金属電極１４の下に位置するようにｎ^-半導体層３の表面に形成されている。また、ｐ^-不純物領域６２は、金属電極１４の下に配置されているｐ⁺不純物領域７に接続されて、金属電極１４の下に位置するようにｎ^-半導体層３の表面に形成されている。ここでｐ⁺不純物領域７はｐ⁺不純物領域４に接続されており、ｐ⁺不純物領域４と同様にロジック回路１０３を取り囲むように形成されているため、ｐ⁺不純物領域７をｐ⁺不純物領域４と一体的な領域と見ることができる。つまり、ｐ^-不純物領域６２はｐ⁺不純物領域４と接続されて、金属電極１４の下に配置されていると考えることができる。なお、図１９中の破線１５０は分離領域１０４を形成するｐ⁺不純物領域４のロジック回路１０３側の輪郭を示しており、図１８，２０，２１中の二点鎖線１５１は領域１０５を形成するｐ⁺不純物領域４のブートストラップダイオード１０２側の輪郭を示している。その他の構造については上述の従来のＨＶＩＣ１１０と同じであるため説明を省略する。
【００６５】
従来のＨＶＩＣ１１０では、ｐ⁺不純物領域４の上に、例えば数百Ｖもの高電圧が印加される金属電極１４が配置されているため、ｎ^-半導体層３での空乏層の広がりが阻害され、耐圧が低下するという問題があった。金属電極１４の下に位置するｎ^-半導体層３の表面には、特に空乏層が広がりにくかった。しかし本実施の形態５に係るＨＶＩＣでは、金属電極１４の下にｐ^-不純物領域６０，６１を形成しているため、ブートストラップダイオード１０２に逆方向電圧が印加されると、金属電極１４の下に位置するｎ^-半導体層３の表面付近にまで空乏層を形成することができる。また、公知のＲＥＳＵＲＦ技術を使用することによって、ｐ^-不純物領域６１，６２の全領域に空乏層を形成することも可能である。そのため、金属電極１４の影響による耐圧低下を低減することができる。
【００６６】
図２３〜図２８は本実施の形態５に係るＨＶＩＣの変形例を示す図である。図２３は図２４と図２５との位置関係を示す説明図であって、図２４，２５は本実施の形態５に係るＨＶＩＣの変形例の構造を示す平面図であって、図２６は図２４中の部分Ｐを拡大して示す平面図であって、図２７は図２４中の部分Ｑを拡大して示す平面図である。また、図２８は図２４，２５中の矢視Ｇ−Ｇにおける断面図である。なお、図２６，２７では、図２４中のブートストラップダイオード１０２を示す一点鎖線及び領域１０５を示す斜線の記載を省略している。
【００６７】
上述の図１７〜２２で示すＨＶＩＣでは、ｐ⁺不純物領域６はｎ⁺不純物領域４５を取り囲むように一周形成されていた。図２３〜２８で示すＨＶＩＣではｐ⁺不純物領域６は金属電極１４の下では形成されておらず、部分的にｎ⁺不純物領域４５を取り囲んでおり、金属電極１４の下にはｐ⁺不純物領域４と接続されたｐ⁺不純物領域７０がｎ^-半導体層３の表面に形成されている。そして、ｐ^-不純物領域６１はこのｐ⁺不純物領域７０に接続され、金属電極１４の下に配置されている。このような構造であっても、図１７〜２２で示すＨＶＩＣと同様の効果を生じる。
【符号の説明】
【００６８】
１ ｐ^-半導体基板、２ ｎ⁺埋め込み不純物領域、３ ｎ^-半導体層、４，６ ｐ⁺不純物領域、１４ 金属電極、４５ ｎ⁺不純物領域、６１ ｐ^-不純物領域、１０１ 高電位島領域。

【特許請求の範囲】
【請求項１】
ｐ型の半導体基板と、
前記半導体基板上に形成されたｎ型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１の島領域と第２の島領域とを区分する前記ｐ型の第１不純物領域と、
前記第１の島領域内の前記半導体層と前記半導体基板との界面に前記第１不純物領域と離れて形成された、前記半導体層よりも高濃度の前記ｎ型の埋め込み不純物領域と、
前記埋め込み不純物領域の上方で前記半導体層表面に形成された半導体素子と、
前記第２の島領域内の前記半導体層表面に形成された前記ｐ型の第２不純物領域及び前記ｎ型の第３不純物領域を有し、前記第２不純物領域は前記第３不純物領域よりも前記半導体素子側に位置するダイオードと、
前記第３不純物領域に接続され、前記第２不純物領域及び前記第１不純物領域の上方を通って前記半導体素子に接続される金属電極と、
前記第２不純物領域に接続されて、前記金属電極の下方に位置するように前記半導体層表面に形成される、前記第２不純物領域より低濃度の前記ｐ型の第４不純物領域と
を備え、
前記半導体基板及び前記第１不純物領域は前記第２不純物領域及び前記第３不純物領域よりも低い電位が与えられる半導体装置。
【請求項２】
ｐ型の半導体基板と、
前記半導体基板上に形成されたｎ型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１の島領域と第２の島領域とを区分する前記ｐ型の第１不純物領域と、
前記第１の島領域内の前記半導体層と前記半導体基板との界面に前記第１不純物領域と離れて形成された、前記半導体層よりも高濃度の前記ｎ型の埋め込み不純物領域と、
前記埋め込み不純物領域の上方で前記半導体層表面に形成された半導体素子と、
前記第２の島領域内の前記半導体層表面に形成された前記ｐ型の第２不純物領域及び前記ｎ型の第３不純物領域を有するダイオードと、
前記第３不純物領域に接続され、前記第１不純物領域の上方を通って前記半導体素子に接続される金属電極と、
前記第１不純物領域に接続されて、前記金属電極の下方に位置するように前記半導体層表面に形成される、前記第１不純物領域より低濃度の前記ｐ型の第４不純物領域と
を備え、
前記半導体基板及び前記第１不純物領域は前記第２不純物領域及び前記第３不純物領域よりも低い電位が与えられる半導体装置。
【請求項３】
前記第４不純物領域は全領域に空乏層が形成される、請求項１及び請求項２のいずれか一つに記載の半導体装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【公開番号】特開２０１１−９７６８（Ｐ２０１１−９７６８Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２０１０−１８２９３６（Ｐ２０１０−１８２９３６）
【出願日】平成２２年８月１８日（２０１０．８．１８）
【分割の表示】特願２００１−１４６２５６（Ｐ２００１−１４６２５６）の分割
【原出願日】平成１３年５月１６日（２００１．５．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】