半導体装置
【課題】インバータ回路のサージ電圧を抑制する半導体装置を提供することを課題とする。
【解決手段】スイッチング素子からなる回路S1,S2が封入されたモジュール13,14が、バスバー配線100により、2つ以上並列に接続された回路構成を有するインバータ回路を備えた半導体装置であって、バスバー配線100は、導体層130,140,150と絶縁層110,120とを交互に重ね合わせた、ラミネート構造を有しており、導体層である直流正極130、直流負極140、交流出力150の各配線が、異なる導体層に形成される。
【解決手段】スイッチング素子からなる回路S1,S2が封入されたモジュール13,14が、バスバー配線100により、2つ以上並列に接続された回路構成を有するインバータ回路を備えた半導体装置であって、バスバー配線100は、導体層130,140,150と絶縁層110,120とを交互に重ね合わせた、ラミネート構造を有しており、導体層である直流正極130、直流負極140、交流出力150の各配線が、異なる導体層に形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、インバータ回路を用いた半導体装置に関するもので、特に半導体装置のバスバー配線の積層構造に関する。
【背景技術】
【0002】
直流−交流の電力変換を行う電力変換装置として、スイッチング素子を有するインバータ回路用いたPWM(Pulse Width Modulation:パルス幅変調)制御方式の電力変換装置(半導体装置)が知られている。
【0003】
特許文献1には、インバータ回路の主回路配線を、導体層と絶縁層が交互に積層されたラミネート構造とすることで、寄生インダクタンスを低減し、サージ電圧を低減した電力変換装置が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−245451号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、寄生インダクタンスの低減を目的としてインバータ回路の主回路配線をラミネートバスバー構造とした場合でも、バスバーのインダクタンスが十分に低減されない場合があり、インバータ回路のスイッチング時に発生するサージ電圧を十分に抑制できないことがある。
【0006】
そこで、本発明は、インバータ回路のサージ電圧を抑制する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【0007】
このような課題を解決するために、本発明に係る半導体装置は、スイッチング素子からなる回路が封入されたモジュールが、バスバー配線により、2つ以上並列に接続された回路構成を有するインバータ回路を備えた半導体装置であって、前記バスバー配線は、導体層と絶縁層とを交互に重ね合わせた、ラミネート構造を有しており、前記導体層である直流正極、直流負極、交流出力の各配線が、異なる導体層に形成されることを特徴とする。
【発明の効果】
【0008】
本発明によれば、バスバー配線の低インダクタンス化を実現し、サージ電圧を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1】本実施形態に係る半導体装置の分解構成図である。
【図2】本実施形態に係る半導体装置の回路図である。
【図3】本実施形態に係る半導体装置の端面図である。
【図4】シミュレーションに用いた本実施形態に係るバスバー配線の寸法図である。
【図5】シミュレーションにより得られた本実施形態に係るバスバー配線の電流分布解析結果である。
【図6】インバータ回路の回路図である。
【図7】比較例に係る半導体装置の分解構成図である。
【図8】比較例に係る半導体装置の回路図である。
【図9】比較例に係る半導体装置の端面図である。
【図10】シミュレーションに用いた比較例に係るバスバー配線の寸法図である。
【図11】シミュレーションにより得られた比較例に係るバスバー配線の電流分布解析結果である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態(以下「実施形態」という)について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。
【0011】
<インバータ回路>
まず、図6を用いてPWM制御を行うインバータ回路について説明する。図6は、インバータ回路の回路図である。
インバータ回路は、スイッチング素子1を有するモジュール11と、スイッチング素子2を有するモジュール12と、正電圧が付与されるP側配線3と、負電圧が付与されるN側配線4と、交流電源を出力する交流出力配線5と、平滑コンデンサ6と、直流電源71,72と、を備えている。また、インバータ回路は、交流出力配線5から負荷8に接続されている。
【0012】
P側配線3と、N側配線4との間には、直流電源71,72が接続され、P側配線3に正電圧が、N側配線4に負電圧が付与される。また、P側配線3とN側配線4との間には、平滑コンデンサ6が接続されている。
【0013】
P側配線3と交流出力配線5との間には、スイッチング素子1を有するモジュール11が接続されている。
モジュール11は、スイッチング素子1と、リカバリダイオードD1を備えている。
スイッチング素子1は、IGBT(Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラトランジスタ)で構成される半導体スイッチであり、コレクタ端子をP側配線3と、エミッタ端子を交流出力配線5と接続するように設けられている。
リカバリダイオードD1は、スイッチング素子1と並列に設けられ、リカバリダイオードD1のアノード端子がスイッチング素子1のエミッタ端子と接続し、リカバリダイオードD1のカソード端子がスイッチング素子1のコレクタ端子と接続する。
【0014】
また、N側配線4と交流出力配線5との間には、スイッチング素子2を有するモジュール12が接続されている。
モジュール12は、スイッチング素子2およびリカバリダイオードD2を備えている。
スイッチング素子2は、IGBTで構成される半導体スイッチであり、コレクタ端子を交流出力配線5と、エミッタ端子をN側配線4と接続するように設けられている。
リカバリダイオードD2は、スイッチング素子2と並列に設けられ、リカバリダイオードD2のアノード端子がスイッチング素子2のエミッタ端子と接続し、リカバリダイオードD2のカソード端子がスイッチング素子2のコレクタ端子と接続する。
【0015】
インバータ回路の交流出力配線5は、負荷8と接続される。PWM制御によりスイッチング素子1,2がON/OFF動作を交互に行うことにより、直流電源71,72の直流電圧が交流電圧に変換され、交流出力配線5から負荷8に給電される。
【0016】
<インバータ回路と寄生インダクタンスによるサージ電圧の発生>
ここで、インバータ回路内の各配線(P側配線3、N側配線4、交流出力配線5)には、インダクタンス(寄生インダクタンス)が存在する。図6には、寄生インダクタンスとして、P側配線3の寄生インダクタンス9A、N側配線4の寄生インダクタンス9B、交流出力配線5の寄生インダクタンス9C,9Dが図示されている。
スイッチング素子1,2のON/OFF動作時における電流の急激な変化により、寄生インダクタンス9A,9B,9C,9Dに比例したサージ電圧が発生する。
【0017】
ここで、サージ電圧の発生原理について説明する。なお、以下の説明において、寄生インダクタンス9AのインダクタンスをLp 、寄生インダクタンス9BのインダクタンスをLn 、寄生インダクタンス9CのインダクタンスをLac1 、寄生インダクタンス9DのインダクタンスをLac2 とする。
【0018】
まず、正極側(P側)のモジュール11のスイッチング素子1がOFFからONに切り替わる時の電流の変化について考える。
スイッチング素子1がOFF時、負極側(N側)のモジュール12のスイッチング素子2と並列に接続されるリカバリダイオードD2には、負荷8の電流量と同じ程度の順バイアス方向の電流が流れている。
スイッチング素子1がOFFからONに切り替わると、リカバリダイオードD2には逆バイアス方向の電圧が印加されるが、リカバリダイオードD2内のキャリアが消失するまでの間、瞬間的に逆バイアス方向の電流が流れる。
このモジュール12内のリカバリダイオードD2を流れる電流をId2 とし、サージ電圧をVsp1 とすると、以下の式(1)で表される。なお、L=Lp +Ln +Lac1 +Lac2 である。
【0019】
【数1】
【0020】
次に、モジュール11のスイッチング素子1がONからOFFへ切り換わる時の電流の変化について考える。モジュール11のコレクタ端子(P側配線3と接続されている端子)を流れる電流をIc1 とし、サージ電圧をVsp2 とすると、以下の式(2)で表される。
【0021】
【数2】
【0022】
モジュール12内のスイッチング素子2がON/OFFする際のサージ電圧の発生も、上記モジュール11内のスイッチング素子1の場合で検討したものと同様に発生するため、説明を省略する。
このサージ電圧が、スイッチング素子1,2の耐圧を超えた場合、素子破壊の原因となる。
【0023】
したがって、スイッチング素子1,2の素子破壊を防止するために、インバータ回路のスイッチングで発生するサージ電圧を抑制することが求められている。
サージ電圧を抑制する方法として、以下に示す3つの手法が知られている。
【0024】
(1) スイッチング回路(スイッチング素子およびリカバリダイオード)を内蔵するモジュールに保護回路(スナバ回路)を付加し、サージ電圧を吸収する。
(2) スイッチング素子のON/OFFを制御するゲートドライバを制御し、ONからOFF(もしくはOFFからON)への遷移時間を長くすることで、電流の時間変化(dI/dt)を小さくする。
(3) インバータ回路の寄生インダクタンスLを小さくする。
【0025】
これら、サージ電圧を抑制する方法のうち、(1)の手法は、保護回路(スナバ回路)の部品を追加するため、インバータ回路のコストが増加する。また(2)の手法は、オンからオフ(またはオフからオン)への遷移時間が長くなるため、スイッチング素子の損失が増加する。
以下に説明する本実施形態に係る半導体装置は、(3)の手法によるものである。
【0026】
<本実施形態に係る半導体装置>
図1は、本実施形態に係る半導体装置の分解構成図である。
本実施形態に係る半導体装置は、インバータ回路の主回路配線であるバスバー配線100と、直流電源71,72と、2つの平滑コンデンサ61,62と、スイッチング素子を有するモジュール13,14を備えている。
【0027】
バスバー配線100は、P側配線130と、絶縁層120と、N側配線140と、絶縁層110と、交流出力配線150と、を積層した構造のラミネートバスバー配線である。即ち、バスバー配線100は、P側配線130、N側配線140および交流出力配線150が別々の導体層に配置され、各導体層の間に絶縁層(絶縁層110、絶縁層120)が配置されている。
【0028】
P側配線130とN側配線140との間には、直流電源71,72が接続され、P側配線130に正電圧が、N側配線140に負電圧が付与される。また、P側配線130とN側配線140との間には、平滑コンデンサ61,62が接続されている。
【0029】
導体層(P側配線130、N側配線140、交流出力配線150)および絶縁層(絶縁層110、絶縁層120)には、モジュール13、14や平滑コンデンサ61,62を接続した際に所定の端子が所定の導体層と導通可能に接続し、他の導体層と接続しないようにするためのホール(111,121,131,141,151)が形成されている。
ここで、直流電源71,72により、P側配線130とN側配線140との間には、電位差1000V以上の直流電源が印加される。このため、絶縁距離を確保するためには、導体層のホール(131,141,151)は、直径40mm以上であることが望ましい。
【0030】
モジュール13は、コレクタ端子C1およびエミッタ端子E1を有するスイッチング回路S1(図2参照)と、コレクタ端子C2およびエミッタ端子E2を有するスイッチング回路S2(図2参照)と、を備えている。なお、スイッチング回路は、スイッチング素子およびリカバリダイオードからなる。
モジュール14は、コレクタ端子C3およびエミッタ端子E3を有するスイッチング回路S3(図2参照)と、コレクタ端子C4およびエミッタ端子E4を有するスイッチング回路S4(図2参照)と、を備えている。
なお、スイッチング回路S1〜S4は、IGBTからなるスイッチング素子とリカバリダイオードを組み合せたものであるとして説明する。もっとも、スイッチング素子は、IGBTに限られるものではなく、MOS−FET(Metal-Oxide-Semiconductor Field-Effect Transistor)、バイポーラトランジスタ等の半導体スイッチであってもよい。
【0031】
図2は、本実施形態に係る半導体装置の回路図である。
スイッチング回路S1は、コレクタ端子C1がP側配線130と接続され、エミッタ端子E1が交流出力配線150と接続されている。スイッチング回路S2は、コレクタ端子C2が交流出力配線150と接続され、エミッタ端子E2がN側配線140と接続されている。スイッチング回路S3は、コレクタ端子C3がP側配線130と接続され、エミッタ端子E3が交流出力配線150と接続されている。スイッチング回路S4は、コレクタ端子C4が交流出力配線150と接続され、エミッタ端子E4がN側配線140と接続されている。
【0032】
モジュール13は、2つのスイッチング回路S1,S2を有し、スイッチング回路S1が正極側(P側配線130と接続される側)のスイッチとして、スイッチング回路S2が負極側(N側配線140と接続される側)のスイッチとして機能する。
また、モジュール14は、2つのスイッチング回路S3,S4を有し、スイッチング回路S3が正極側(P側配線130と接続される側)のスイッチとして、スイッチング回路S4が負極側(N側配線140と接続される側)のスイッチとして機能する。
このように、P側配線130およびN側配線140の間に、モジュール13とモジュール14とが並列に配置されている。
【0033】
また、図1に示すように、モジュール13は、スイッチング回路S1のコレクタ端子C1とスイッチング回路S2のコレクタ端子C2とが対角に配置され、スイッチング回路S1のエミッタ端子E1とスイッチング回路S2のエミッタ端子E2とが対角に配置されている。同様に、モジュール14は、スイッチング回路S3のコレクタ端子C3とスイッチング回路S4のコレクタ端子C4とが対角に配置され、スイッチング回路S3のエミッタ端子E3とスイッチング回路S4のエミッタ端子E4とが対角に配置されている。
【0034】
これにより、P側配線130におけるスイッチング回路S1のコレクタ端子C1が接続される位置と、スイッチング回路S3のコレクタ端子C3が接続される位置とが互い違いとなるように形成されている。
同様に、N側配線140におけるスイッチング回路S2のエミッタ端子E2が接続される位置と、スイッチング回路S4のエミッタ端子E4が接続される位置とが、互い違いとなるように形成されている。
【0035】
<比較例に係る半導体装置>
ここで、図7および図8に示す比較例に係る半導体装置について説明する。
図7は、比較例に係る半導体装置の分解構成図である。
比較例に係る半導体装置は、インバータ回路の主回路配線であるバスバー配線200と、直流電源71,72と、2つの平滑コンデンサ61,62と、スイッチング素子を有するモジュール15,16を備えている。
【0036】
バスバー配線200は、P側配線230と、絶縁層220と、N側配線240および交流出力配線250と、を積層した構造のラミネートバスバー配線である。即ち、バスバー配線200は、2層の導体層を備え、一方の導体層にP側配線230が配置され、他方の導体層にN側配線240および交流出力配線250が配置されている。そして、導体層の間に絶縁層220が配置されている。
【0037】
P側配線230とN側配線240との間には、直流電源71,72が接続され、P側配線230に正電圧が、N側配線240に負電圧が付与される。また、P側配線230とN側配線240との間には、平滑コンデンサ61,62が接続されている。
【0038】
導体層(P側配線230、N側配線240、交流出力配線250)および絶縁層220には、モジュール15、16や平滑コンデンサ61,62を接続した際に所定の端子が所定の導体層と導通可能に接続し、他の導体層と接続しないようにするためのホール(221,231,232,233,241,251)が形成されている。
ここで、直流電源71,72により、P側配線230とN側配線240との間には、電位差1000V以上の直流電源が印加される。このため、絶縁距離を確保するためには、導体層のホール(231,232,233,241,251)は、直径40mm以上である必要がある。
また、同一の導体層に配置されるN側配線240と交流出力配線250とは、絶縁距離を確保するために20mm以上離れている必要がある。
【0039】
モジュール15は、コレクタ端子C5およびエミッタ端子E5を有するスイッチング回路S5(図8参照)と、コレクタ端子C6およびエミッタ端子E6を有するスイッチング回路S6(図8参照)と、を備えている。
モジュール16は、コレクタ端子C7およびエミッタ端子E7を有するスイッチング回路S7(図8参照)と、コレクタ端子C8およびエミッタ端子E8を有するスイッチング回路S8(図8参照)と、を備えている。
【0040】
図8は、比較例に係る半導体装置の回路図である。
スイッチング回路S5は、コレクタ端子C5がP側配線230と接続され、エミッタ端子E5が交流出力配線250と接続されている。スイッチング回路S6は、コレクタ端子C6がP側配線230と接続され、エミッタ端子E6が交流出力配線250と接続されている。スイッチング回路S7は、コレクタ端子C7が交流出力配線250と接続され、エミッタ端子E7がN側配線240と接続されている。スイッチング回路S8は、コレクタ端子C8が交流出力配線250と接続され、エミッタ端子E8がN側配線240と接続されている。
【0041】
モジュール15は、2つのスイッチング回路S5,S6を有し、正極側(P側配線230と接続される側)のスイッチとして機能する。
また、モジュール16は、2つのスイッチング回路S7,S8を有し、負極側(N側配線240と接続される側)のスイッチとして機能する。
このように、P側配線230およびN側配線240の間に、モジュール15とモジュール16とが直列に配置されている。
【0042】
また、図7に示すように、モジュール15は、スイッチング回路S5のコレクタ端子C5とスイッチング回路S6のコレクタ端子C6とが一列に配置され、スイッチング回路S5のエミッタ端子E5とスイッチング回路S6のエミッタ端子E6とが一列に配置されている。同様に、モジュール16は、スイッチング回路S7のコレクタ端子C7とスイッチング回路S8のコレクタ端子C8とが一列に配置され、スイッチング回路S7のエミッタ端子E7とスイッチング回路S8のエミッタ端子E8とが一列に配置されている。
【0043】
このように、比較例に係る半導体装置のバスバー配線200において、モジュール16の端子(C7、E7、C8、E8)はP側配線230とは接続されない。このため、P側配線230には、レーストラック形状のホール233が並列して形成されている。
【0044】
<本実施形態に係る半導体装置の作用・効果>
本実施形態に係る半導体装置(図1、図2参照)の作用・効果について、比較例に係る半導体装置(図7、図8参照)と比較しつつ説明する。
図3は、本実施形態に係る半導体装置の端面図である。なお、図中の矢印は、電流の経路である。
図3に示すように、本実施形態に係るバスバー配線100(図1参照)は、スイッチング時に流れる全ての電流経路において、ラミネートされている。これにより、バスバー配線100のインダクタンスを効果的に低減させることができる。
【0045】
図9は、比較例に係る半導体装置に端面図である。なお、図中の矢印は、電流の経路である。
図9に示すように、比較例に係るバスバー配線200(図7参照)は、第2の導電層(N側配線240および交流出力配線250)が絶縁距離を確保して分断され、第1の導電層(P側配線230)には、ホール233(図7参照)が形成されることにより、ラミネート構造とならない領域300が生じる。この結果として、バスバー配線200の寄生インダクタンスが増加する。
【0046】
次に、本実施形態に係る半導体装置のバスバー配線100について、図4(a)に示す形状の第1の導電層(P側配線130)、図4(b)に示す形状の第2の導電層(N側配線140)、図4(c)に示す形状の第3の導電層(交流出力配線150)を用いて、インダクタンスのシミュレーション解析を行った。なお、各導体層の厚さを1.6mm、材質をCuとし、導体層間に設置される絶縁層の厚さを1.0mmとした。
そして、図5に、インバータ回路のスイッチング時における電流分布の解析結果を示す。なお、図5において、バスバー配線上に記された線は電流の流線を表し、電流量は流線の密度に比例している。
また、比較例に係る半導体装置のバスバー配線200について、図10(a)に示す形状の第1の導電層(P側配線230)、図10(b)に示す形状の第2の導電層(N側配線240および交流出力配線250)を用いて、インダクタンスのシミュレーション解析を行った。なお、図5と同様に、各導体層の厚さを1.6mm、材質をCuとし、導体層間に設置される絶縁層の厚さを1.0mmとした。
そして、図11にインバータ回路のスイッチング時における電流分布の解析結果を示す。なお、図11において、図5と同様に、バスバー配線上に記された線は電流の流線を表し、電流量は流線の密度に比例している。
【0047】
図11に示すように、比較例に係る半導体装置のバスバー配線200は、ラミネート構造とならない領域300、即ち、N側配線240と交流出力配線250とが絶縁距離(例えば、20mm以上)を確保して離れている領域であり、モジュール16の端子C7,E7,C8,E8が貫く並列するホール233(図7参照)の間に形成された電流流路において、電流密度が増加している。
このように、電流密度が増加することにより、バスバー配線200は、インピーダンスを十分に低減できない場合があり、インバータ回路のスイッチング時において、発生するサージ電圧を十分に抑制することができない場合がある。
なお、本シミュレーション解析におけるバスバー配線200のインダクタンスは38.7nHであった。
【0048】
これに対し、図5に示すように、本実施形態に係る半導体装置のバスバー配線100は、主要な電流流路は全てラミネート構造となっており、電流が部分的に集中することを低減することができる。これにより、バスバー配線100のインダクタンスを低減させることができる。
また、バスバー配線100は、導体層(P側配線130、N側配線140、交流出力配線150)にレーストラック形状のホールが並列に配置(図7のホール233参照)されないので、電流が部分的に集中することを回避することができる。これにより、バスバー配線100のインダクタンスを低減させることができる。
なお、本シミュレーションにおけるバスバー配線100のインダクタンスは、25.2nHであり、比較例に係るバスバー配線200のインダクタンス(38.7nH)と比較して約35%低減している。
【0049】
このように、本実施形態に係る半導体装置によれば、バスバー配線100のインダクタンスを低減することにより、スイッチング時に発生するサージ電圧を低減させることができる。
また、サージ電圧を低減させることにより、IGBTなどのスイッチング素子の素子破壊を防止することができる。また、サージ電圧が低減したことにより、耐圧の低い廉価なスイッチング素子を用いることができるため、半導体装置をより安価とすることができる。
【0050】
なお、本実施形態に係る半導体装置は、上記実施形態の構成に限定されるものではなく、発明の趣旨を逸脱しない範囲内で種々の変更が可能である。
例えば、上記実施形態の構成においては、バスバー100に接続されるモジュールは、2つ(モジュール13,14)であるものとして説明したが、2つ以上のモジュールから構成されるものであってもよい。
また、各モジュール(例えば、モジュール13)内のスイッチング回路は、2つ(S1、S2)であるものとして説明したが、2つ以上のスイッチング回路から構成されるものであってもよい。
また、バスバー配線100は、モジュール13、14が取り付けられる側からP側配線130、N側配線140、交流出力配線150の順番に積層されているものとして説明したが、この順番に限られるものではない。
【符号の説明】
【0051】
1,2 スイッチング素子
11,12,13,14,15,16 モジュール
3,130,230 P側配線(直流正極)
4,140,240 N側配線(直流負極)
5,150,250 交流出力配線(交流出力)
6,61,62 平滑コンデンサ
71,72 直流電源
8 負荷
9A,9B,9C,9D 寄生インダクタンス
100,200 バスバー配線
D1,D2 リカバリダイオード
S1,S2,S3,S4 スイッチング回路
【技術分野】
【0001】
本発明は、インバータ回路を用いた半導体装置に関するもので、特に半導体装置のバスバー配線の積層構造に関する。
【背景技術】
【0002】
直流−交流の電力変換を行う電力変換装置として、スイッチング素子を有するインバータ回路用いたPWM(Pulse Width Modulation:パルス幅変調)制御方式の電力変換装置(半導体装置)が知られている。
【0003】
特許文献1には、インバータ回路の主回路配線を、導体層と絶縁層が交互に積層されたラミネート構造とすることで、寄生インダクタンスを低減し、サージ電圧を低減した電力変換装置が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−245451号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、寄生インダクタンスの低減を目的としてインバータ回路の主回路配線をラミネートバスバー構造とした場合でも、バスバーのインダクタンスが十分に低減されない場合があり、インバータ回路のスイッチング時に発生するサージ電圧を十分に抑制できないことがある。
【0006】
そこで、本発明は、インバータ回路のサージ電圧を抑制する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【0007】
このような課題を解決するために、本発明に係る半導体装置は、スイッチング素子からなる回路が封入されたモジュールが、バスバー配線により、2つ以上並列に接続された回路構成を有するインバータ回路を備えた半導体装置であって、前記バスバー配線は、導体層と絶縁層とを交互に重ね合わせた、ラミネート構造を有しており、前記導体層である直流正極、直流負極、交流出力の各配線が、異なる導体層に形成されることを特徴とする。
【発明の効果】
【0008】
本発明によれば、バスバー配線の低インダクタンス化を実現し、サージ電圧を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1】本実施形態に係る半導体装置の分解構成図である。
【図2】本実施形態に係る半導体装置の回路図である。
【図3】本実施形態に係る半導体装置の端面図である。
【図4】シミュレーションに用いた本実施形態に係るバスバー配線の寸法図である。
【図5】シミュレーションにより得られた本実施形態に係るバスバー配線の電流分布解析結果である。
【図6】インバータ回路の回路図である。
【図7】比較例に係る半導体装置の分解構成図である。
【図8】比較例に係る半導体装置の回路図である。
【図9】比較例に係る半導体装置の端面図である。
【図10】シミュレーションに用いた比較例に係るバスバー配線の寸法図である。
【図11】シミュレーションにより得られた比較例に係るバスバー配線の電流分布解析結果である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態(以下「実施形態」という)について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。
【0011】
<インバータ回路>
まず、図6を用いてPWM制御を行うインバータ回路について説明する。図6は、インバータ回路の回路図である。
インバータ回路は、スイッチング素子1を有するモジュール11と、スイッチング素子2を有するモジュール12と、正電圧が付与されるP側配線3と、負電圧が付与されるN側配線4と、交流電源を出力する交流出力配線5と、平滑コンデンサ6と、直流電源71,72と、を備えている。また、インバータ回路は、交流出力配線5から負荷8に接続されている。
【0012】
P側配線3と、N側配線4との間には、直流電源71,72が接続され、P側配線3に正電圧が、N側配線4に負電圧が付与される。また、P側配線3とN側配線4との間には、平滑コンデンサ6が接続されている。
【0013】
P側配線3と交流出力配線5との間には、スイッチング素子1を有するモジュール11が接続されている。
モジュール11は、スイッチング素子1と、リカバリダイオードD1を備えている。
スイッチング素子1は、IGBT(Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラトランジスタ)で構成される半導体スイッチであり、コレクタ端子をP側配線3と、エミッタ端子を交流出力配線5と接続するように設けられている。
リカバリダイオードD1は、スイッチング素子1と並列に設けられ、リカバリダイオードD1のアノード端子がスイッチング素子1のエミッタ端子と接続し、リカバリダイオードD1のカソード端子がスイッチング素子1のコレクタ端子と接続する。
【0014】
また、N側配線4と交流出力配線5との間には、スイッチング素子2を有するモジュール12が接続されている。
モジュール12は、スイッチング素子2およびリカバリダイオードD2を備えている。
スイッチング素子2は、IGBTで構成される半導体スイッチであり、コレクタ端子を交流出力配線5と、エミッタ端子をN側配線4と接続するように設けられている。
リカバリダイオードD2は、スイッチング素子2と並列に設けられ、リカバリダイオードD2のアノード端子がスイッチング素子2のエミッタ端子と接続し、リカバリダイオードD2のカソード端子がスイッチング素子2のコレクタ端子と接続する。
【0015】
インバータ回路の交流出力配線5は、負荷8と接続される。PWM制御によりスイッチング素子1,2がON/OFF動作を交互に行うことにより、直流電源71,72の直流電圧が交流電圧に変換され、交流出力配線5から負荷8に給電される。
【0016】
<インバータ回路と寄生インダクタンスによるサージ電圧の発生>
ここで、インバータ回路内の各配線(P側配線3、N側配線4、交流出力配線5)には、インダクタンス(寄生インダクタンス)が存在する。図6には、寄生インダクタンスとして、P側配線3の寄生インダクタンス9A、N側配線4の寄生インダクタンス9B、交流出力配線5の寄生インダクタンス9C,9Dが図示されている。
スイッチング素子1,2のON/OFF動作時における電流の急激な変化により、寄生インダクタンス9A,9B,9C,9Dに比例したサージ電圧が発生する。
【0017】
ここで、サージ電圧の発生原理について説明する。なお、以下の説明において、寄生インダクタンス9AのインダクタンスをLp 、寄生インダクタンス9BのインダクタンスをLn 、寄生インダクタンス9CのインダクタンスをLac1 、寄生インダクタンス9DのインダクタンスをLac2 とする。
【0018】
まず、正極側(P側)のモジュール11のスイッチング素子1がOFFからONに切り替わる時の電流の変化について考える。
スイッチング素子1がOFF時、負極側(N側)のモジュール12のスイッチング素子2と並列に接続されるリカバリダイオードD2には、負荷8の電流量と同じ程度の順バイアス方向の電流が流れている。
スイッチング素子1がOFFからONに切り替わると、リカバリダイオードD2には逆バイアス方向の電圧が印加されるが、リカバリダイオードD2内のキャリアが消失するまでの間、瞬間的に逆バイアス方向の電流が流れる。
このモジュール12内のリカバリダイオードD2を流れる電流をId2 とし、サージ電圧をVsp1 とすると、以下の式(1)で表される。なお、L=Lp +Ln +Lac1 +Lac2 である。
【0019】
【数1】
【0020】
次に、モジュール11のスイッチング素子1がONからOFFへ切り換わる時の電流の変化について考える。モジュール11のコレクタ端子(P側配線3と接続されている端子)を流れる電流をIc1 とし、サージ電圧をVsp2 とすると、以下の式(2)で表される。
【0021】
【数2】
【0022】
モジュール12内のスイッチング素子2がON/OFFする際のサージ電圧の発生も、上記モジュール11内のスイッチング素子1の場合で検討したものと同様に発生するため、説明を省略する。
このサージ電圧が、スイッチング素子1,2の耐圧を超えた場合、素子破壊の原因となる。
【0023】
したがって、スイッチング素子1,2の素子破壊を防止するために、インバータ回路のスイッチングで発生するサージ電圧を抑制することが求められている。
サージ電圧を抑制する方法として、以下に示す3つの手法が知られている。
【0024】
(1) スイッチング回路(スイッチング素子およびリカバリダイオード)を内蔵するモジュールに保護回路(スナバ回路)を付加し、サージ電圧を吸収する。
(2) スイッチング素子のON/OFFを制御するゲートドライバを制御し、ONからOFF(もしくはOFFからON)への遷移時間を長くすることで、電流の時間変化(dI/dt)を小さくする。
(3) インバータ回路の寄生インダクタンスLを小さくする。
【0025】
これら、サージ電圧を抑制する方法のうち、(1)の手法は、保護回路(スナバ回路)の部品を追加するため、インバータ回路のコストが増加する。また(2)の手法は、オンからオフ(またはオフからオン)への遷移時間が長くなるため、スイッチング素子の損失が増加する。
以下に説明する本実施形態に係る半導体装置は、(3)の手法によるものである。
【0026】
<本実施形態に係る半導体装置>
図1は、本実施形態に係る半導体装置の分解構成図である。
本実施形態に係る半導体装置は、インバータ回路の主回路配線であるバスバー配線100と、直流電源71,72と、2つの平滑コンデンサ61,62と、スイッチング素子を有するモジュール13,14を備えている。
【0027】
バスバー配線100は、P側配線130と、絶縁層120と、N側配線140と、絶縁層110と、交流出力配線150と、を積層した構造のラミネートバスバー配線である。即ち、バスバー配線100は、P側配線130、N側配線140および交流出力配線150が別々の導体層に配置され、各導体層の間に絶縁層(絶縁層110、絶縁層120)が配置されている。
【0028】
P側配線130とN側配線140との間には、直流電源71,72が接続され、P側配線130に正電圧が、N側配線140に負電圧が付与される。また、P側配線130とN側配線140との間には、平滑コンデンサ61,62が接続されている。
【0029】
導体層(P側配線130、N側配線140、交流出力配線150)および絶縁層(絶縁層110、絶縁層120)には、モジュール13、14や平滑コンデンサ61,62を接続した際に所定の端子が所定の導体層と導通可能に接続し、他の導体層と接続しないようにするためのホール(111,121,131,141,151)が形成されている。
ここで、直流電源71,72により、P側配線130とN側配線140との間には、電位差1000V以上の直流電源が印加される。このため、絶縁距離を確保するためには、導体層のホール(131,141,151)は、直径40mm以上であることが望ましい。
【0030】
モジュール13は、コレクタ端子C1およびエミッタ端子E1を有するスイッチング回路S1(図2参照)と、コレクタ端子C2およびエミッタ端子E2を有するスイッチング回路S2(図2参照)と、を備えている。なお、スイッチング回路は、スイッチング素子およびリカバリダイオードからなる。
モジュール14は、コレクタ端子C3およびエミッタ端子E3を有するスイッチング回路S3(図2参照)と、コレクタ端子C4およびエミッタ端子E4を有するスイッチング回路S4(図2参照)と、を備えている。
なお、スイッチング回路S1〜S4は、IGBTからなるスイッチング素子とリカバリダイオードを組み合せたものであるとして説明する。もっとも、スイッチング素子は、IGBTに限られるものではなく、MOS−FET(Metal-Oxide-Semiconductor Field-Effect Transistor)、バイポーラトランジスタ等の半導体スイッチであってもよい。
【0031】
図2は、本実施形態に係る半導体装置の回路図である。
スイッチング回路S1は、コレクタ端子C1がP側配線130と接続され、エミッタ端子E1が交流出力配線150と接続されている。スイッチング回路S2は、コレクタ端子C2が交流出力配線150と接続され、エミッタ端子E2がN側配線140と接続されている。スイッチング回路S3は、コレクタ端子C3がP側配線130と接続され、エミッタ端子E3が交流出力配線150と接続されている。スイッチング回路S4は、コレクタ端子C4が交流出力配線150と接続され、エミッタ端子E4がN側配線140と接続されている。
【0032】
モジュール13は、2つのスイッチング回路S1,S2を有し、スイッチング回路S1が正極側(P側配線130と接続される側)のスイッチとして、スイッチング回路S2が負極側(N側配線140と接続される側)のスイッチとして機能する。
また、モジュール14は、2つのスイッチング回路S3,S4を有し、スイッチング回路S3が正極側(P側配線130と接続される側)のスイッチとして、スイッチング回路S4が負極側(N側配線140と接続される側)のスイッチとして機能する。
このように、P側配線130およびN側配線140の間に、モジュール13とモジュール14とが並列に配置されている。
【0033】
また、図1に示すように、モジュール13は、スイッチング回路S1のコレクタ端子C1とスイッチング回路S2のコレクタ端子C2とが対角に配置され、スイッチング回路S1のエミッタ端子E1とスイッチング回路S2のエミッタ端子E2とが対角に配置されている。同様に、モジュール14は、スイッチング回路S3のコレクタ端子C3とスイッチング回路S4のコレクタ端子C4とが対角に配置され、スイッチング回路S3のエミッタ端子E3とスイッチング回路S4のエミッタ端子E4とが対角に配置されている。
【0034】
これにより、P側配線130におけるスイッチング回路S1のコレクタ端子C1が接続される位置と、スイッチング回路S3のコレクタ端子C3が接続される位置とが互い違いとなるように形成されている。
同様に、N側配線140におけるスイッチング回路S2のエミッタ端子E2が接続される位置と、スイッチング回路S4のエミッタ端子E4が接続される位置とが、互い違いとなるように形成されている。
【0035】
<比較例に係る半導体装置>
ここで、図7および図8に示す比較例に係る半導体装置について説明する。
図7は、比較例に係る半導体装置の分解構成図である。
比較例に係る半導体装置は、インバータ回路の主回路配線であるバスバー配線200と、直流電源71,72と、2つの平滑コンデンサ61,62と、スイッチング素子を有するモジュール15,16を備えている。
【0036】
バスバー配線200は、P側配線230と、絶縁層220と、N側配線240および交流出力配線250と、を積層した構造のラミネートバスバー配線である。即ち、バスバー配線200は、2層の導体層を備え、一方の導体層にP側配線230が配置され、他方の導体層にN側配線240および交流出力配線250が配置されている。そして、導体層の間に絶縁層220が配置されている。
【0037】
P側配線230とN側配線240との間には、直流電源71,72が接続され、P側配線230に正電圧が、N側配線240に負電圧が付与される。また、P側配線230とN側配線240との間には、平滑コンデンサ61,62が接続されている。
【0038】
導体層(P側配線230、N側配線240、交流出力配線250)および絶縁層220には、モジュール15、16や平滑コンデンサ61,62を接続した際に所定の端子が所定の導体層と導通可能に接続し、他の導体層と接続しないようにするためのホール(221,231,232,233,241,251)が形成されている。
ここで、直流電源71,72により、P側配線230とN側配線240との間には、電位差1000V以上の直流電源が印加される。このため、絶縁距離を確保するためには、導体層のホール(231,232,233,241,251)は、直径40mm以上である必要がある。
また、同一の導体層に配置されるN側配線240と交流出力配線250とは、絶縁距離を確保するために20mm以上離れている必要がある。
【0039】
モジュール15は、コレクタ端子C5およびエミッタ端子E5を有するスイッチング回路S5(図8参照)と、コレクタ端子C6およびエミッタ端子E6を有するスイッチング回路S6(図8参照)と、を備えている。
モジュール16は、コレクタ端子C7およびエミッタ端子E7を有するスイッチング回路S7(図8参照)と、コレクタ端子C8およびエミッタ端子E8を有するスイッチング回路S8(図8参照)と、を備えている。
【0040】
図8は、比較例に係る半導体装置の回路図である。
スイッチング回路S5は、コレクタ端子C5がP側配線230と接続され、エミッタ端子E5が交流出力配線250と接続されている。スイッチング回路S6は、コレクタ端子C6がP側配線230と接続され、エミッタ端子E6が交流出力配線250と接続されている。スイッチング回路S7は、コレクタ端子C7が交流出力配線250と接続され、エミッタ端子E7がN側配線240と接続されている。スイッチング回路S8は、コレクタ端子C8が交流出力配線250と接続され、エミッタ端子E8がN側配線240と接続されている。
【0041】
モジュール15は、2つのスイッチング回路S5,S6を有し、正極側(P側配線230と接続される側)のスイッチとして機能する。
また、モジュール16は、2つのスイッチング回路S7,S8を有し、負極側(N側配線240と接続される側)のスイッチとして機能する。
このように、P側配線230およびN側配線240の間に、モジュール15とモジュール16とが直列に配置されている。
【0042】
また、図7に示すように、モジュール15は、スイッチング回路S5のコレクタ端子C5とスイッチング回路S6のコレクタ端子C6とが一列に配置され、スイッチング回路S5のエミッタ端子E5とスイッチング回路S6のエミッタ端子E6とが一列に配置されている。同様に、モジュール16は、スイッチング回路S7のコレクタ端子C7とスイッチング回路S8のコレクタ端子C8とが一列に配置され、スイッチング回路S7のエミッタ端子E7とスイッチング回路S8のエミッタ端子E8とが一列に配置されている。
【0043】
このように、比較例に係る半導体装置のバスバー配線200において、モジュール16の端子(C7、E7、C8、E8)はP側配線230とは接続されない。このため、P側配線230には、レーストラック形状のホール233が並列して形成されている。
【0044】
<本実施形態に係る半導体装置の作用・効果>
本実施形態に係る半導体装置(図1、図2参照)の作用・効果について、比較例に係る半導体装置(図7、図8参照)と比較しつつ説明する。
図3は、本実施形態に係る半導体装置の端面図である。なお、図中の矢印は、電流の経路である。
図3に示すように、本実施形態に係るバスバー配線100(図1参照)は、スイッチング時に流れる全ての電流経路において、ラミネートされている。これにより、バスバー配線100のインダクタンスを効果的に低減させることができる。
【0045】
図9は、比較例に係る半導体装置に端面図である。なお、図中の矢印は、電流の経路である。
図9に示すように、比較例に係るバスバー配線200(図7参照)は、第2の導電層(N側配線240および交流出力配線250)が絶縁距離を確保して分断され、第1の導電層(P側配線230)には、ホール233(図7参照)が形成されることにより、ラミネート構造とならない領域300が生じる。この結果として、バスバー配線200の寄生インダクタンスが増加する。
【0046】
次に、本実施形態に係る半導体装置のバスバー配線100について、図4(a)に示す形状の第1の導電層(P側配線130)、図4(b)に示す形状の第2の導電層(N側配線140)、図4(c)に示す形状の第3の導電層(交流出力配線150)を用いて、インダクタンスのシミュレーション解析を行った。なお、各導体層の厚さを1.6mm、材質をCuとし、導体層間に設置される絶縁層の厚さを1.0mmとした。
そして、図5に、インバータ回路のスイッチング時における電流分布の解析結果を示す。なお、図5において、バスバー配線上に記された線は電流の流線を表し、電流量は流線の密度に比例している。
また、比較例に係る半導体装置のバスバー配線200について、図10(a)に示す形状の第1の導電層(P側配線230)、図10(b)に示す形状の第2の導電層(N側配線240および交流出力配線250)を用いて、インダクタンスのシミュレーション解析を行った。なお、図5と同様に、各導体層の厚さを1.6mm、材質をCuとし、導体層間に設置される絶縁層の厚さを1.0mmとした。
そして、図11にインバータ回路のスイッチング時における電流分布の解析結果を示す。なお、図11において、図5と同様に、バスバー配線上に記された線は電流の流線を表し、電流量は流線の密度に比例している。
【0047】
図11に示すように、比較例に係る半導体装置のバスバー配線200は、ラミネート構造とならない領域300、即ち、N側配線240と交流出力配線250とが絶縁距離(例えば、20mm以上)を確保して離れている領域であり、モジュール16の端子C7,E7,C8,E8が貫く並列するホール233(図7参照)の間に形成された電流流路において、電流密度が増加している。
このように、電流密度が増加することにより、バスバー配線200は、インピーダンスを十分に低減できない場合があり、インバータ回路のスイッチング時において、発生するサージ電圧を十分に抑制することができない場合がある。
なお、本シミュレーション解析におけるバスバー配線200のインダクタンスは38.7nHであった。
【0048】
これに対し、図5に示すように、本実施形態に係る半導体装置のバスバー配線100は、主要な電流流路は全てラミネート構造となっており、電流が部分的に集中することを低減することができる。これにより、バスバー配線100のインダクタンスを低減させることができる。
また、バスバー配線100は、導体層(P側配線130、N側配線140、交流出力配線150)にレーストラック形状のホールが並列に配置(図7のホール233参照)されないので、電流が部分的に集中することを回避することができる。これにより、バスバー配線100のインダクタンスを低減させることができる。
なお、本シミュレーションにおけるバスバー配線100のインダクタンスは、25.2nHであり、比較例に係るバスバー配線200のインダクタンス(38.7nH)と比較して約35%低減している。
【0049】
このように、本実施形態に係る半導体装置によれば、バスバー配線100のインダクタンスを低減することにより、スイッチング時に発生するサージ電圧を低減させることができる。
また、サージ電圧を低減させることにより、IGBTなどのスイッチング素子の素子破壊を防止することができる。また、サージ電圧が低減したことにより、耐圧の低い廉価なスイッチング素子を用いることができるため、半導体装置をより安価とすることができる。
【0050】
なお、本実施形態に係る半導体装置は、上記実施形態の構成に限定されるものではなく、発明の趣旨を逸脱しない範囲内で種々の変更が可能である。
例えば、上記実施形態の構成においては、バスバー100に接続されるモジュールは、2つ(モジュール13,14)であるものとして説明したが、2つ以上のモジュールから構成されるものであってもよい。
また、各モジュール(例えば、モジュール13)内のスイッチング回路は、2つ(S1、S2)であるものとして説明したが、2つ以上のスイッチング回路から構成されるものであってもよい。
また、バスバー配線100は、モジュール13、14が取り付けられる側からP側配線130、N側配線140、交流出力配線150の順番に積層されているものとして説明したが、この順番に限られるものではない。
【符号の説明】
【0051】
1,2 スイッチング素子
11,12,13,14,15,16 モジュール
3,130,230 P側配線(直流正極)
4,140,240 N側配線(直流負極)
5,150,250 交流出力配線(交流出力)
6,61,62 平滑コンデンサ
71,72 直流電源
8 負荷
9A,9B,9C,9D 寄生インダクタンス
100,200 バスバー配線
D1,D2 リカバリダイオード
S1,S2,S3,S4 スイッチング回路
【特許請求の範囲】
【請求項1】
スイッチング素子からなる回路が封入されたモジュールが、バスバー配線により、2つ以上並列に接続された回路構成を有するインバータ回路を備えた半導体装置であって、
前記バスバー配線は、
導体層と絶縁層とを交互に重ね合わせた、ラミネート構造を有しており、
前記導体層である直流正極、直流負極、交流出力の各配線が、異なる導体層に形成される
ことを特徴とする半導体装置。
【請求項2】
前記モジュールは、
前記スイッチング素子からなる回路が2つ以上封入される
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記モジュールは、
一端を前記直流正極と接続し、他端を前記交流出力と接続する前記スイッチング素子からなる第1の回路と、
一端を前記交流出力と接続し、他端を前記直流負極と接続する前記スイッチング素子からなる第2の回路と、を有する
ことを特徴とする請求項2に記載の半導体装置。
【請求項1】
スイッチング素子からなる回路が封入されたモジュールが、バスバー配線により、2つ以上並列に接続された回路構成を有するインバータ回路を備えた半導体装置であって、
前記バスバー配線は、
導体層と絶縁層とを交互に重ね合わせた、ラミネート構造を有しており、
前記導体層である直流正極、直流負極、交流出力の各配線が、異なる導体層に形成される
ことを特徴とする半導体装置。
【請求項2】
前記モジュールは、
前記スイッチング素子からなる回路が2つ以上封入される
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記モジュールは、
一端を前記直流正極と接続し、他端を前記交流出力と接続する前記スイッチング素子からなる第1の回路と、
一端を前記交流出力と接続し、他端を前記直流負極と接続する前記スイッチング素子からなる第2の回路と、を有する
ことを特徴とする請求項2に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−105382(P2012−105382A)
【公開日】平成24年5月31日(2012.5.31)
【国際特許分類】
【出願番号】特願2010−249259(P2010−249259)
【出願日】平成22年11月8日(2010.11.8)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成24年5月31日(2012.5.31)
【国際特許分類】
【出願日】平成22年11月8日(2010.11.8)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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