半導体装置
【課題】クロック伝送回路３の電流消費量の増大を抑えつつ、リードデータのジッタを軽減する。
【解決手段】半導体装置１０は、アクティブ期間内に内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号を供給し、アクティブ期間に続くリード期間内に内部クロック信号ＬＣＬＫを供給するクロック出力制御回路７３と、クロック出力制御回路７３から出力された内部クロック信号ＬＣＬＫ及び長周期クロック信号を伝送するクロック伝送回路３と、データ入出力端子１４と、クロック伝送回路３によって伝送された内部クロック信号ＬＣＬＫに同期して、データ入出力端子１４にリードデータを出力する入出力回路６４とを備える。
【解決手段】半導体装置１０は、アクティブ期間内に内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号を供給し、アクティブ期間に続くリード期間内に内部クロック信号ＬＣＬＫを供給するクロック出力制御回路７３と、クロック出力制御回路７３から出力された内部クロック信号ＬＣＬＫ及び長周期クロック信号を伝送するクロック伝送回路３と、データ入出力端子１４と、クロック伝送回路３によって伝送された内部クロック信号ＬＣＬＫに同期して、データ入出力端子１４にリードデータを出力する入出力回路６４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、外部クロック信号に同期してリードデータを出力する半導体装置に関する。
【背景技術】
【０００２】
近年、高速化するクロックに同期した動作を行う半導体装置としてパーソナルコンピュータなどのメインメモリとして用いられるＤＤＲ(Double Data Rate)型のシンクロナスメモリが多く用いられている。このような半導体装置は、リードデータの出力タイミングを外部クロック信号に対して同期させる構成を採用する。これは、コントローラと半導体装置間のデータ送受信を外部クロック信号に同期したタイミングで行うように取り決めておくことで互いのデータ送受信をミスなく実行するためである。しかしながら、半導体装置自身にも内部遅延は存在するため、その遅延時間を考慮しつつリードデータの出力タイミングが外部クロックに同期出来るように半導体装置内部において内部クロックを生成する必要がある。それを実現するための回路がＤＬＬ(Delay Locked Loop)回路である。特許文献１には、このようなＤＬＬ回路の例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７８５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、半導体装置は近年、低消費電力化が進んでいる。一般に消費電力が大きいとされるＤＬＬ回路における消費電力の削減は、半導体装置そのものの低消費電力化に大きく寄与する事が出来るが、一方で、半導体装置は高速化もまた進んでおり、高速化に伴うタイミング調整の高精度化を考慮すれば、ＤＬＬ回路における消費電力は大きくなる方向である。本発明は、そのようなＤＬＬ回路において消費電力を抑えつつタイミング調整も高精度とする半導体装置を提供することを課題とするものである。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、アクティブ期間内に内部クロック信号よりも周期の長い長周期クロック信号を供給し、前記アクティブ期間に続くリード期間内に前記内部クロック信号を供給するクロック出力制御回路と、前記クロック出力制御回路から出力された前記内部クロック信号及び前記長周期クロック信号を伝送するクロック伝送回路と、外部データ端子と、前記クロック伝送回路によって伝送された前記内部クロック信号に同期して、前記外部データ端子にリードデータを出力する出力回路とを備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、アクティブ期間内からクロック信号がクロック伝送回路に供給されるので、リード期間の開始期における内部電圧ＶＰＥＲＩ２の低下幅が小さくなり、リードデータのジッタが軽減される。また、アクティブ期間内には、クロック出力制御回路に内部クロック信号よりも周期の長い長周期クロック信号を供給させるので、アクティブ期間内にも内部クロック信号を供給させ続ける場合に比べ、クロック伝送回路の電流消費量を抑えることが可能になる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施の形態による半導体装置の全体構成を示すブロック図である。
【図２】外部クロック信号ＣＫＳ、内部クロック信号ＬＣＬＫ，ＬＣＬＫ２＿２，ＬＣＬＫ４＿２、クロック出力制御回路の出力ノードの電位、及び内部電圧ＶＰＥＲＩ２の時間変化を示すグラフである。
【図３】外部クロック信号ＣＫＳ、内部クロック信号ＬＣＬＫ，ＬＣＬＫ２＿２，ＬＣＬＫ４＿２、クロック出力制御回路の出力ノードの電位、及び内部電圧ＶＰＥＲＩ２の時間変化を示すグラフである。
【図４】本発明の好ましい第１の実施の形態によるクロック出力制御回路及びその周辺回路の構成を示す図である。
【図５】本発明の好ましい第１の実施の形態によるクロック出力制御回路の内部構成を示す回路図である。
【図６】本発明の好ましい第１の実施の形態によるクロック出力制御回路に関わる各信号の、長周期クロック出力モードにおける時間変化を示すタイミング図である。
【図７】本発明の好ましい第２の実施の形態による半導体装置が備えるクロック出力制御回路の内部構成を示す回路図である。
【図８】本発明の好ましい第２の実施の形態によるクロック出力制御回路に関わる各信号の、長周期クロック出力モードにおける時間変化を示すタイミング図である。
【図９】本発明の好ましい第２の実施の形態の変形例による半導体装置が備えるクロック出力制御回路の内部構成を示す回路図である。
【図１０】本発明の好ましい第３の実施の形態による半導体装置が備えるクロック出力制御回路の内部構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００９】
まず初めに、発明の特徴部分の理解を容易ならしめるために、本発明者が検討した本願発明の技術思想について説明する。
【００１０】
本願発明者は、ＤＬＬ回路及びその周辺回路の設計に当たり、その消費電力を削減しつつも位相制御等の精度を維持出来る手段について次のように検討した。まず消費電力の削減については、ＤＬＬ回路が出力する内部クロック信号ＬＣＬＫがリード時に用いられる一方、ライト等他のタイミングでは用いられない点に着目し、必要とされるリード時以外のタイミングにおいて停止させれば良いことを発見した。それによって図１におけるバッファ回路７５及びクロックツリー７６における消費電力をリード時以外の期間において削減することが可能となる。半導体装置の動作スペックとの兼ね合いではあるが、所謂動作速度の比較的遅い高精度が要求されない半導体装置であれば、そのような制御でも足りる。
【００１１】
一方、動作速度の早い高精度を要求する半導体装置においてもそのような制御を行うと確かに消費電力は削減されるが、ＤＬＬ回路の出力する内部クロック信号ＬＣＬＫについて不都合を生じ、高精度の要求に合わなくなることも併せて発見した。上記停止はリードコマンド時の動作開始直後における過渡的な内部電圧ＶＰＥＲＩ２の変化を大きくしてしまい、その結果、バッファ回路７５及びクロックツリー７６において特にクロックのデューティーを乱すジッタが発生されてしまうからである。
【００１２】
内部電圧ＶＰＥＲＩ２の電位は図１における内部電源発生回路ＶＰＥＩＲ２＿ＧＥＮによって所定のリファレンス電位と内部電圧ＶＰＥＲＩ２を比較することで所定のリファレンス電位と等しくなるように制御されるが、そのような過渡的な電圧変化には追随出来ないため、具体的には短時間に内部電圧ＶＰＥＲＩ２の電位は第１の電位→第２の電位→第３の電位（第１＞第２＞第３の電位）として変化する。それぞれの電位は、
第１の電位…バッファ回路７５及びクロックツリー７６が動作していない状況において内部電源発生回路ＶＰＥＲＩ２＿ＧＥＮにより上昇された電位
第２の電位…リードコマンド時のバッファ回路７５及びクロックツリー７６動作開始直後による過渡的な電位降下（まだ内部電圧発生回路ＶＰＥＲＩ２＿ＧＥＮの動作が内部電圧ＶＰＥＲＩ２に反映されていない）を受けた電位
第３の電位…内部電圧発生回路ＶＰＥＲＩ２＿ＧＥＮ及びバッファ回路７５及びクロックツリー７６が動作することによってバランスされる電位
である。バッファ回路７５もクロックツリー７６も内部電圧ＶＰＥＲＩ２をソースとするトランジスタにより構成されるものであるから、そのソース電位が変化すればクロックの遷移時間も変わる（ソース電位が高い…変化が早い。ソース電位が低い…変化が遅い）。具体的に、あるクロックの立ち上がり時にソース電位が高く、下がり時にソース電位が低く、次の立ち上がり時にはソース電位が高くなったケースにおいてトランジスタを介して出力されるクロックはハイ幅が大きく、ロー幅が小さいものとなってしまい、出力されるクロックの位相や特にデューティー比が大きく崩れてしまう。
【００１３】
そのような問題に対処するため、本願発明者はリードコマンド時の手前のタイミングにおいて内部電圧ＶＰＥＲＩ２を多少消費する動作を行うことで、内部電圧ＶＰＥＲＩ２の電位を上記第１の電位よりも低く且つ第３の電位よりも高い電位に待機させておき、リードコマンド時においても内部電圧ＶＰＥＲＩ２の大きな変化が生じないように制御させることを発明した。このような制御を行うことで相対的な内部電圧ＶＰＥＲＩ２の変化を小さく抑えることが可能となり、それによる上記位相やデューティー比の悪化を防止することが可能となる。
【００１４】
図１は、本発明の好ましい実施の形態による半導体装置１０の全体構成を示すブロック図である。
【００１５】
本実施の形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４（外部データ端子）、データストローブ端子１５、電源端子１６ａ，１６ｂを備えている。
【００１６】
クロック端子１１は外部クロック信号ＣＫＳが供給される端子であり、供給された外部クロック信号ＣＫＳは、クロックバッファ４０及びＤＬＬ回路７０に供給される。クロックバッファ４０は、外部クロック信号ＣＫＳに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをコマンドデコーダ３２及び図示しないその他の回路に供給する。
【００１７】
ＤＬＬ回路７０は、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。ここで具体的に、位相制御とはクロックのライズエッジの位相を調整する制御であり、デューティー制御とはクロックのフォールエッジの位相を調整することでクロックの１周期におけるライズ期間及びフォール期間の比（デューティー比）を５０：５０にする制御である。生成された内部クロック信号ＬＣＬＫは、クロック出力制御回路７３，７４に供給される。
【００１８】
また、ＤＬＬ回路７０は、内部クロック信号ＬＣＬＫの位相及びデューティー比がそれぞれ目標値になった（ロックした）か否かを判定する機能と、ロックしたと判定した場合に、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する機能とを有する。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、ＤＬＬリフレッシュ制御回路７１に供給される。
【００１９】
ＤＬＬリフレッシュ制御回路７１については後述するが、ＤＬＬ回路７０は、一旦位相制御及びデューティー制御を終えても（ロックしても）半導体装置の温度変化等に追随して再度位相制御等を行うことが望ましく、従って適切な期間を経て再調整を行うべきものである。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、一旦の位相制御を終えた後に、次の位相制御を行うまでの期間を測定開始するための起動信号である。実際にその期間の測定は、ＤＬＬリフレッシュ制御回路７１に含まれるオシレータ回路がオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを受けて動作し、所定数のクロック信号をカウントした後にＤＬＬリフレッシュ制御回路７１が再調整を指示するＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化させることで実現される。そして、該ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを受けてＤＬＬ回路７０が再度位相制御等を実行するものである。
【００２０】
クロック出力制御回路７３は、上記内部クロック信号ＬＣＬＫを受け、後述する内部アクティブコマンドＡＣＴ及び内部リードコマンドＲＥＡＤそれぞれの活性状態に応じて動作モードを切り替えながら内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成し、出力ノード７３ａに出力する回路である。この動作モードには、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を出力せず、出力ノード７３ａの電位をロウレベル又はハイレベルに固定するクロック停止モード、内部クロック信号ＬＣＬＫよりも周期の長いクロック信号（長周期クロック信号）を生成し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する長周期クロック出力モード、及び、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する通常クロック出力モード、の３つの動作モードが含まれる。出力ノード７３ａの出力電位は、クロック伝送回路３を経て、ＦＩＦＯ６３、入出力回路６４、及びＤＱＳ入出力回路６５に供給される。
【００２１】
クロック伝送回路３は、バッファ回路７５及びクロックツリー７６を含んで構成される。バッファ回路７５は、例えば直列に接続された複数のＣＭＯＳによって構成される回路であり、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を、ＦＩＦＯ６３及びクロックツリー７６に出力する。クロックツリー７６は、供給された内部クロック信号ＬＣＬＫ＿ＯＵＴ１を入出力回路６４及びＤＱＳ入出力回路６５に分配する回路である。クロックツリー７６も、例えば内部に複数のＣＭＯＳを含んで構成される。
【００２２】
クロック出力制御回路７４は、後述するＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴのいずれかが活性化している場合に、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ２としてレプリカ回路７２に供給する回路である。いずれもが活性化していない場合には、クロック出力制御回路７４の出力はロウレベル又はハイレベルに固定されるように制御される。
【００２３】
レプリカ回路７２は、クロック伝送回路３を疑似的に再現した回路である。レプリカ回路７２に入力した内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１がクロック伝送回路３の通過中に受ける遅延や波形変化と実質的に同等の遅延や波形変化を受けて、ＤＬＬ回路７０に供給される。
【００２４】
このレプリカ回路によって半導体装置自身が持つ内部遅延を再現し、それをＤＬＬ回路にフィードバックして内部クロック信号ＬＣＬＫのタイミング制御を行うことで半導体装置が外部クロックに同期したタイミングでリードデータを出力することが可能となる
【００２５】
コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴ、リセット信号／ＲＥＳＥＴ、アクティブコマンド信号ＡＣＴ、リードコマンド信号ＲＥＡＤ、アイドルコマンド信号ＩＤＬＥ、プリチャージコマンド信号ＰＲＥ、パワーダウンコマンド信号ＰＷＤＮなどの各種コマンド信号ＣＭＤが供給される端子である。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００２６】
コマンド端子１２に供給されたコマンド信号ＣＭＤは、コマンドバッファ３１を介してコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥをバッファリングした内部クロックイネーブル信号ＩＣＫＥは、クロックバッファ４０及びアドレスバッファ４１にも供給される。クロックイネーブル信号ＣＫＥが非活性状態（内部クロックイネーブル信号ＩＣＫＥが非活性状態）、所謂パワーダウンモードのときにクロックバッファ４０及びアドレスバッファ４１の動作を停止させることで消費電力の削減を図るためである。一方、活性状態のときは、クロックバッファ４０及びアドレスバッファ４１は其々バッファリング動作を行う。
【００２７】
コマンドデコーダ３２は、コマンドバッファ３１からの各種コマンド信号ＣＭＤを受け、該コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成する回路である。これら内部コマンドには、内部アクティブコマンドＡＣＴ、内部アイドルコマンドＩＤＬＥ、内部リードコマンドＲＥＡＤ、内部ライトコマンドＷＲＩＴＥなどメモリセルのリード／ライトに関わる各種内部コマンドが含まれる他、ＤＬＬ回路７０の活性化／非活性化を指示するＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅや、メモリセルアレイ６０のセルフリフレッシュの開始／停止を指示するセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅなども含まれる。
【００２８】
コマンドデコーダ３２によって生成された各内部コマンドは、半導体装置１０内の各回路に供給される。具体的には、ロウ系制御回路５１に内部アクティブコマンドＡＣＴが、クロック出力制御回路７３に内部アクティブコマンドＡＣＴ、内部リードコマンドＲＥＡＤ、及び内部アイドルコマンドＩＤＬＥが、カラム系制御回路５２に内部リードコマンドＲＥＡＤが、ＤＬＬリフレッシュ制御回路７１にＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ及びセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが、それぞれ供給される。
【００２９】
アドレス端子１３は、ｎ＋１個のアドレスビットＡ０〜Ａｎからなるアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ４１においてバッファリングされ、ロウアドレスについてはロウ系制御回路５１に、カラムアドレスについてはカラム系制御回路５２に、それぞれ供給されてラッチされる。また、モードレジスタセットにエントリしている場合には、一部のアドレス信号ＡＤＤは図示しないモードレジスタに供給され、これによって半導体装置の動作モード（バースト長やリードレイテンシー等）を切り替えるモードレジスタの内容が更新される。
【００３０】
ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。
【００３１】
カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ（ＲＷＡＭＰ）６２に接続される。
【００３２】
リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱはリードライトアンプ６２でさらに増幅され、ＦＩＦＯ６３及び入出力回路６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、順に入出力回路６４、ＦＩＦＯ６３を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。
【００３３】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子である。半導体装置１０にはｍ＋１個（ｍ≧０）のデータ入出力端子１４が設けられ、ｍ＋１ビットのデータを同時に入力又は出力可能とされている。
【００３４】
ＦＩＦＯ６３はリードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路であり、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータＤＱは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたリードデータＤＱを内部クロック信号ＬＣＬＫに同期したタイミングで、入出力回路６４に出力する。
【００３５】
入出力回路６４は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有して構成される。リード動作時に着目して説明すると、出力バッファは、対応するＦＩＦＯ６３から出力されたリードデータＤＱを整形し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。
【００３６】
データストローブ端子１５は、ＤＱＳ入出力回路６５と外部のコントローラとの間で、データ入出力の動作基準となるデータストローブ信号ＤＱＳの入出力を行うための端子である。ＤＱＳ入出力回路６５は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有して構成される。
【００３７】
ライト時には、データストローブ端子１５を通じて、外部からＤＱＳ入出力回路６５にデータストローブ信号ＤＱＳが入力される。ＤＱＳ入出力回路６５は、こうして入力されたデータストローブ信号ＤＱＳに基づいて、入出力回路６４がデータ入出力端子１４からライトデータＤＱを取り込むタイミングを制御する。
【００３８】
一方、リード時には、半導体装置１０の内部からＤＱＳ入出力回路６５に、データストローブデータ信号ＤＱＳ＿ＤＡＴＡが供給される。ＤＱＳ入出力回路６５は、クロックツリー７６から供給される内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期して、データストローブデータ信号ＤＱＳ＿ＤＡＴＡをデータストローブ端子１５に出力する。外部のコントローラは、こうして出力されたデータストローブデータ信号ＤＱＳ＿ＤＡＴＡに同期して、データ入出力端子１４から出力されるリードデータＤＱを取り込む。つまり、ＤＬＬ回路７０はこのデータストローブデータ信号ＤＱＳ＿ＤＡＴＡが外部クロック信号ＣＫＳと同期するように内部クロック信号ＬＣＬＫを制御するものである。
【００３９】
ＤＬＬリフレッシュ制御回路７１は、メモリセルアレイ６０のセルフリフレッシュを行うタイミングと、ＤＬＬ回路７０が起動するタイミングとを制御する回路である。ＤＬＬの高精度化及び低消費電力を課題とする本発明において、セルフリフレッシュの制御方法は関知されないものではあるが、セルフリフレッシュの制御タイミングもＤＬＬ回路７０の起動タイミングもＤＬＬリフレッシュ制御回路７１に含まれる共通のオシレータ回路を用いることで面積の削減を行うことが出来るため、このように共通の回路としている。本発明の思想は共通化せずにセルフリフレッシュ用、ＤＬＬ制御用のものを其々設けることも含むものである。ＤＬＬリフレッシュ制御回路７１には、上述したＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅの他に、セルフリフレッシュの間隔を示すデータＳｅｌｆ＿Ｔｉｍｉｎｇ及びＤＬＬ回路７０の定期起動の間隔を示すデータＤＬＬ＿Ｔｉｍｉｎｇが、ＲＯＭ７７から供給される。これらのデータは、製造中の時点でＲＯＭ７７に書き込まれる。
【００４０】
ＤＬＬリフレッシュ制御回路７１は、まずＤＬＬ回路７０に関しては、入力されるＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化されている場合に、ＤＬＬの起動期間を示すＤＬＬオン信号ＤＬＬ＿ＯＮを活性化し、そうでない場合にＤＬＬオン信号ＤＬＬ＿ＯＮを非活性化する。ＤＬＬオン信号ＤＬＬ＿ＯＮはＤＬＬ回路７０、クロック出力制御回路７４、及びレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬオン信号ＤＬＬ＿ＯＮが活性化されている場合に、内部クロック信号ＬＣＬＫの位相制御、デューティー制御を行い、それらが調整された内部クロック信号ＬＣＬＫを生成する。これを最初の調整と呼ぶこととする。その最初の調整が終わった（ＤＬＬ回路がロックした）時にＤＬＬ回路７０はオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する。
【００４１】
続いて、ＤＬＬリフレッシュ制御回路７１は、入力されるオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化されている場合に、データＤＬＬ＿Ｔｉｍｉｎｇによって示される間隔で定期的に、ＤＬＬ回路７０の更新期間を示すＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化する。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴは、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿ＥｎａｂｌｅがＤＬＬリフレッシュ制御回路７１内の図示しないオシレータ回路に入力されてクロックの発振を行い、該クロックを所定数カウントした後に活性化されるように構成されている。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴにより、ＤＬＬ回路において２回目以降の内部クロックＬＣＬＫの調整を行うためである。このようにして、ＤＬＬ回路７０は、定期的に内部クロック信号ＬＣＬＫを調整してリードデータの出力タイミングが外部クロックにどのようなタイミングにおいても同期出来るように半導体装置内部において内部クロックＬＣＬＫを生成することを可能としている。
【００４２】
セルフリフレッシュに関しては、ＤＬＬリフレッシュ制御回路７１は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化されている場合に、データＳｅｌｆ＿Ｔｉｍｉｎｇによって示される間隔で定期的にセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを生成し、リフレッシュ回路（ＲＥＦ）５３に出力する。このセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを活性化するのもまた上記オシレータの制御による。リフレッシュ回路５３は、ロウアドレスを所定の順序で出力する回路である。リフレッシュ回路５３は、セルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを受けると、前回出力したロウアドレスの次のロウドレスをロウ系制御回路５１に出力する。この処理を繰り返すことで、最終的には全ロウアドレスについて、セルフリフレッシュが行われる。
【００４３】
電源端子１６ａ，１６ｂはそれぞれ、外部電源電圧ＶＤＤ，ＶＳＳが供給される端子である。内部電圧発生回路８０〜８２はそれぞれ、これら外部電源電圧ＶＤＤ，ＶＳＳに基づいて内部電圧ＶＰＥＲＤ，ＶＰＥＲＩ２，ＶＰＥＲＩを生成し、半導体装置１０内部の各回路に供給する。具体的には、内部電圧ＶＰＥＲＤは、ＤＬＬ回路７０の動作電源として供給される。また、内部電圧ＶＰＥＲＩ２は、クロック出力制御回路７３，７４及びクロック伝送回路３（バッファ回路７５及びクロックツリー７６）の動作電源として供給される。内部電圧ＶＰＥＲＩは、図示しない周辺回路の動作電源として供給される。
【００４４】
内部電圧発生回路８０〜８２は、図示していないが、それぞれ差動アンプとドライバトランジスタを有している。ドライバトランジスタは、外部電源電圧ＶＤＤが供給される電源配線と、対応する内部電圧が供給される内部電源配線との間に挿入される。ドライバトランジスタの制御端子は、差動アンプの出力端子に接続される。差動アンプは、生成する内部電圧の目標値の電圧を有するリファレンス電圧を受け、ドライバトランジスタの制御端子に与える電圧（ドライバトランジスタのゲート−ソース間電圧）を調整することにより、対応する内部電源配線の電位がリファレンス電圧と同一値となるように動作する回路である。ただし、実際には完全には同一とならず、内部電源配線の電位は、内部電圧の供給先回路の電流消費量とバランスして相対的にリファレンス電位よりも小さい値となる。また、内部電圧の供給先回路の電流消費量が急激に増大した場合には、既述のように差動アンプの制御が追い付かず、対応する内部電源配線の電位が一時的に大きく低下することがある。
【００４５】
ここで、上記回路構成における特にＤＬＬ回路及びその周辺回路の動作について図２及び図３を参照して説明する。図２及び図３はそれぞれ、外部クロック信号ＣＫＳ、内部クロック信号ＬＣＬＫ，ＬＣＬＫ２＿２，ＬＣＬＫ４＿２、出力ノード７３ａの電位、及びクロック伝送回路３の動作電圧である内部電圧ＶＰＥＲＩ２の時間変化を示すグラフである。なお、内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２はそれぞれ、内部クロック信号ＬＣＬＫの周期を２倍，４倍に延ばした信号である。
【００４６】
外部コントローラからコマンド端子１２にアイドルコマンド信号ＩＤＬＥが供給されると、これに応じてＤＬＬ回路７０が活性化し、図２に示すように、内部クロック信号ＬＣＬＫの生成とクロック出力制御回路７３等への供給が開始される。これを受け、クロック出力制御回路７３は、内部処理として内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２の生成を開始する。この時点では、出力ノード７３ａの電位はロウレベルに固定され（クロック停止モード）、内部電圧ＶＰＥＲＩ２は所定のリファレンス電位ＲＥＦとなっている。
【００４７】
続いて、アクティブコマンド信号ＡＣＴが供給されると、コマンドデコーダ３２は内部アクティブコマンドＡＣＴを活性化する。なお、本発明では、内部アクティブコマンドＡＣＴが活性化されてから内部リードコマンドＲＥＡＤが活性化されるまでの期間を「アクティブ期間」と称する。アクティブ期間に入ると、クロック出力制御回路７３は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１の生成とクロック伝送回路３への供給を開始する。内部クロック信号ＬＣＬＫ＿ＯＵＴ１の生成は、内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２を利用して行われるが、その詳細については後述する。
【００４８】
アクティブ期間内において生成される内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫより長い周期を有する長周期クロック信号となる。図２には、例として４倍の周期を有する場合を描画している。内部クロック信号ＬＣＬＫ＿ＯＵＴ１の生成が開始されたことにより、内部電圧ＶＰＥＲＩ２の電位は、図２に示すように、アクティブ期間の開始時点において一旦大きく低下した後に漸増し、リファレンス電位ＲＥＦ−ΔＶ１の電位で安定する。
【００４９】
なお、図２には２種類の内部クロック信号ＬＣＬＫ＿ＯＵＴ１を記載している。これらはともに内部クロック信号ＬＣＬＫの４倍の周期を有する長周期クロック信号であるが、ハイのパルス幅が異なっている。内部クロック信号ＬＣＬＫ＿ＯＵＴ１（図６）のハイのパルス幅は内部クロック信号ＬＣＬＫと同一であり、後に第１の実施の形態で詳しく説明する。内部クロック信号ＬＣＬＫ＿ＯＵＴ１（図８）のハイのパルス幅は内部クロック信号ＬＣＬＫの４倍であり、後に第２の実施の形態で詳しく説明する。
【００５０】
次に、リードコマンド信号ＲＥＡＤが供給されると、コマンドデコーダ３２は内部リードコマンドＲＥＡＤを活性化する。なお、本発明では、内部リードコマンドＲＥＡＤが活性化されてからリードデータの出力が完了するまでの期間を「リード期間」と称する。リード期間内における内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫと同一の周期を有する通常のクロック信号に切り替えられる。これにより、内部電圧ＶＰＥＲＩ２の電位は、図２に示すように、リード期間の開始時点において一旦大きく低下した後漸増し、リファレンス電位ＲＥＦ−ΔＶ１−ΔＶ２の電位で安定する。
【００５１】
図２から明らかなように、アクティブ期間内に長周期の内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成するようにしたことで、アクティブ期間とリード期間とでの内部電圧ＶＰＥＲＩ２の電位の差は縮小している。つまり、アクティブ期間内に内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成しない背景技術においては、この差はΔＶ１＋ΔＶ２（図示したΔＶＢ）となるが、アクティブ期間内に内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成するようにしたことで、ΔＶ２に縮小している。これにより、リード期間の開始時点における一時的な電位低下の幅も小さくなっている。
【００５２】
このような電位低下幅の縮小により、半導体装置１０では、リード期間の開始期における信号の立ち上がり時間及び立ち下がり時間の揺らぎが、背景技術に比べて小さくなる。したがって、クロック伝送回路３を介して入出力回路６４に供給される内部クロック信号のデューティー比の崩れ（ジッタ）が、背景技術に比べて軽減される。内部クロック信号のジッタが軽減されれば、この内部クロック信号に同期して出力されるリードデータＤＱのジッタも軽減される。
【００５３】
また、図３に示すように、外部からパワーダウンコマンド信号ＰＷＤＮが供給されると、次にアイドルコマンド信号ＩＤＬＥが供給されるまでの間、ＤＬＬ回路７０は内部クロック信号ＬＣＬＫの生成を停止する。なお、本発明では、パワーダウンコマンド信号ＰＷＤＮが供給されてからアイドルコマンド信号ＩＤＬＥが供給されるまでの期間を「パワーダウン期間」と称する。パワーダウン期間においては、クロック出力制御回路７３による内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２の生成も停止され、出力ノード７３ａの電位はロウレベルに固定される。これにより、パワーダウン期間内の電流消費量が軽減される。
【００５４】
以上説明したように、本実施の形態による半導体装置１０によれば、アクティブ期間内から内部クロック信号ＬＣＬＫ＿ＯＵＴ１がクロック伝送回路３に供給されるので、リード期間の開始期における内部電圧ＶＰＥＲＩ２の低下幅が小さくなり、リードデータＤＱのジッタが軽減される。また、アクティブ期間内にクロック出力制御回路７３が供給するクロック信号は、内部クロック信号ＬＣＬＫの４倍の周期を有する長周期クロック信号となるので、アクティブ期間内にも内部クロック信号ＬＣＬＫを供給する場合に比べ、クロック伝送回路３の電流消費量を抑えることが可能になる。さらに、パワーダウン期間内の電流消費量を抑えることも可能になる。
【００５５】
以上が本実施の形態による半導体装置１０の全体構成である。次に、クロック出力制御回路７３について、詳細に説明する。
【００５６】
図４は、本発明の第１の実施の形態によるクロック出力制御回路７３及びその周辺回路の構成を示す図である。また、図５は、クロック出力制御回路７３の内部構成を示す回路図である。本実施の形態では、アクティブ期間内において活性化される長周期の内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫの４倍の周期を有し、かつ内部クロック信号ＬＣＬＫに等しいハイのパルス幅と有する信号である。
【００５７】
図４に開示されるＤＬＬ回路７０には、上述したように、外部クロック信号ＣＫＳ、ＤＬＬオン信号ＤＬＬ＿ＯＮ、ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが供給される。ＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴはＯＲ回路９０にも供給され、ＯＲ回路９０から、これらのうちいずれか一方が活性化されているときに活性化し、それ以外のときに非活性となるＤＬＬ起動信号Ｓ１が出力される。ＤＬＬ起動信号Ｓ１は、クロック出力制御回路７４及びレプリカ回路７２に供給される。
【００５８】
ＤＬＬ回路７０は、上述したように、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。具体的には、図示していないが、遅延回路、位相比較回路、デューティー比較回路、分周回路、及びカウンタ回路を有して構成される。遅延回路は、外部クロック信号を遅延させて内部クロック信号を生成する回路であり、その遅延量はカウンタ回路のカウンタ値によって制御される。遅延回路が生成した内部クロック信号ＬＣＬＫは、クロック出力制御回路７３，７４それぞれに入力され、其々において所定の制御を受けて、内部クロック信号ＬＣＬＫ＿ＯＵＴ１，ＬＣＬＫ＿ＯＵＴ２として出力される。
【００５９】
このうち、内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、上述したように、レプリカ回路７２を経てＤＬＬ回路７０に戻される。レプリカ回路７２は、内部クロック信号ＬＣＬＫが伝送されるバッファ回路７５、クロックツリー７６、ＤＱＳ出力回路６５の遅延量を模倣して構成される回路である。内部クロック信号ＬＣＬＫを、ＤＱＳ入出力回路１５を介して外部へ出力されるタイミングにおいて外部クロック信号ＣＫＳと同期させるためである。レプリカ回路７２を経てＤＬＬ回路７０に戻った内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、位相比較回路及びデューティー比較回路に供給される。位相比較回路は、外部クロック信号ＣＫＳの位相と内部クロック信号ＬＣＬＫ＿ＯＵＴ２の位相とを比較し、その結果をカウンタ回路に出力する。デューティー比較回路は、内部クロック信号ＬＣＬＫ＿ＯＵＴ２のデューティー比を予め記憶している所定値と比較し、その結果をカウンタ回路に出力する。カウンタ回路は、こうして入力された比較結果に基づき、カウント値のアップ又はダウンを行う。ここで、分周回路は、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化している場合に、外部クロック信号ＣＫＳを分周し、分周クロックとして出力する回路である。カウンタ回路によるカウント値の更新は、ＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴのいずれかが活性化している場合に、分周回路から出力される分周クロックに同期して行われる。
【００６０】
以上の各回路の処理により、遅延回路の出力する内部クロック信号ＬＣＬＫは、それ自身がＤＱＳ入出力回路１５を介して外部へ出力されるタイミングにおいて外部クロック信号ＣＫＳと同期し、かつデューティー比が上記所定値５０：５０となるように制御される。
【００６１】
次に、図５に示すように、クロック出力制御回路７３は、供給制御回路２０及び周期伸長回路２１を有して構成される。
【００６２】
供給制御回路２０は、周期伸長回路２１により得られる信号から長周期クロック信号を生成し、内部アクティブコマンドＡＣＴの活性化に応じてこの長周期クロック信号を出力ノード７３ａへ供給し、内部リードコマンドＲＥＡＤの活性化に応じて長周期クロック信号から内部クロック信号ＬＣＬＫに供給を切り替える回路である。
【００６３】
このような制御を行うことで、内部アクティブコマンドＡＣＴ〜内部リードコマンドＲＥＡＤのアクティブ期間内において、クロック出力制御回路７３は長周期クロック信号を出力する事となる。この長周期クロック信号は、内部電圧ＶＰＥＲＩ２の電位を図２に示したようにΔＶ１だけ下げる役割を果たし、続いて内部リードコマンドＲＥＡＤが活性化しても、その際の電位降下量（及びその後の電位上昇も含めた電位変化量）をΔＶ２として小さく抑えることが可能となる。尚、ΔＶ１及びΔＶ２の絶対値は周期伸張回路２１においてその伸張量をどの程度とするかによって調整可能である。図５においては長周期クロック信号の周期を内部クロック信号ＬＣＬＫの４倍となるようにしているが、４倍が必然ではなく２倍や８倍であっても良い。２倍とすることで上記ΔＶ２の値を４倍のときよりも更に小さく抑えることが出来る（ΔＶ１が大きくなる）。一方、８倍とするとΔＶ２の値は大きくはなるが、アクティブ期間内の消費電力を抑えることが出来る。
【００６４】
回路構成として、供給制御回路２０は、図５に示すように、ＮＡＮＤ回路ＮＡ１〜ＮＡ４，インバータＩＮＶ１〜ＩＮＶ５を有している。ＮＡＮＤ回路ＮＡ１には、内部クロック信号ＬＣＬＫと内部アイドルコマンドＩＤＬＥとが供給される。ここで、内部アイドルコマンドＩＤＬＥは、半導体装置１０がスリープモードになっているとき（パワーダウン期間）にロウレベル、それ以外のときにハイレベルとなる信号である。したがって、ＮＡＮＤ回路ＮＡ１の出力は、パワーダウン期間内にはハイレベルに固定され、それ以外のときには内部クロック信号ＬＣＬＫの反転信号となる。
【００６５】
インバータＩＮＶ１〜ＩＮＶ３は、ＮＡＮＤ回路ＮＡ１の出力端から順に直列に接続される。したがって、半導体装置１０の電源が投入されているとき、インバータＩＮＶ１，ＩＮＶ３の出力信号は内部クロック信号ＬＣＬＫと等しくなる。一方、インバータＩＮＶ２の出力信号は内部クロック信号ＬＣＬＫの反転信号／ＬＣＬＫと等しくなる。インバータＩＮＶ１，ＩＮＶ２の出力信号は、周期伸長回路２１に供給される。
【００６６】
インバータＩＮＶ４には、内部リードコマンドＲＥＡＤが供給される。ここで供給される内部リードコマンドＲＥＡＤは、外部からコマンド端子１２にリードコマンドＲＥＡＤが入力されてから、入出力回路６４によるリードデータＤＱの出力が完了するまでの期間、継続的に活性化されるハイアクティブな信号である。内部リードコマンドＲＥＡＤが活性化される期間は、上述したリード期間に相当する。インバータＩＮＶ４の出力信号は、内部リードコマンドＲＥＡＤの反転信号となる。
【００６７】
ＮＡＮＤ回路ＮＡ２には、内部アクティブコマンドＡＣＴと、周期伸長回路２１が出力するクロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２とが供給される。ここで供給される内部アクティブコマンドＡＣＴは、外部からコマンド端子１２にアクティブコマンドＡＣＴが入力されてから、入出力回路６４によるリードデータＤＱの出力が完了するまでの期間、継続的に活性化されるハイアクティブな信号である。なお、外部からのコマンドの入力は、必ずアクティブコマンドＡＣＴ、リードコマンドＲＥＡＤの順で行われ、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間は、上述したアクティブ期間に相当する。ＮＡＮＤ回路ＮＡ２の出力信号は、内部アクティブコマンドＡＣＴ、クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２がすべてハイレベルであるときにロウレベル、そうでないときにハイレベルとなる。
【００６８】
ＮＡＮＤ回路ＮＡ３には、インバータＩＮＶ４の出力信号とＮＡＮＤ回路ＮＡ２の出力信号とが供給される。したがって、ＮＡＮＤ回路ＮＡ３の出力信号は、これらがともにハイのときにロウレベル、そうでないときにハイレベルとなる。
【００６９】
ＮＡＮＤ回路ＮＡ４には、インバータＩＮＶ３の出力信号とＮＡＮＤ回路ＮＡ３の出力信号とが供給される。したがって、ＮＡＮＤ回路ＮＡ４の出力信号は、これらがともにハイのときにロウレベル、そうでないときにハイレベルとなる。以下では、ＮＡＮＤ回路ＮＡ３の出力端とＮＡＮＤ回路ＮＡ４の入力端とを接続する配線を配線Ｌ１と称する。
【００７０】
インバータＩＮＶ５には、ＮＡＮＤ回路ＮＡ４の出力信号が供給される。インバータＩＮＶ５の出力端は出力ノード７３ａであり、したがって、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はＮＡＮＤ回路ＮＡ４の出力信号の反転信号となる。
【００７１】
周期伸長回路２１は、内部クロック信号ＬＣＬＫの周期を延ばす機能を有する回路である。具体的には、図５に示すように、それぞれＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタによって構成される４個のトランスファーゲートＴＲＦ２−１，ＴＲＦ２−２，ＴＲＦ４−１，ＴＲＦ４−２と、インバータＩＮＶ２−１〜ＩＮＶ２−７，ＩＮＶ４−２〜ＩＮＶ４−７とを有している。
【００７２】
トランスファーゲートＴＲＦ２−１の出力端は、インバータＩＮＶ２−２の出力端とインバータＩＮＶ２−３の入力端に接続される。インバータＩＮＶ２−２の入力端とインバータＩＮＶ２−３の出力端とはともにインバータＩＮＶ２−４の入力端に接続され、インバータＩＮＶ２−４の出力端は、トランスファーゲートＴＲＦ２−２の入力端に接続される。トランスファーゲートＴＲＦ２−２の出力端は、インバータＩＮＶ２−５の出力端とインバータＩＮＶ２−６の入力端に接続される。インバータＩＮＶ２−５の入力端とインバータＩＮＶ２−６の出力端とはともにインバータＩＮＶ２−７の入力端に接続され、インバータＩＮＶ２−７の出力端は、インバータＩＮＶ２−１を介して、トランスファーゲートＴＲＦ２−１の入力端に接続される。
【００７３】
トランスファーゲートＴＲＦ２−１のＰ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ２−２のＮ型チャネルＭＯＳトランジスタの制御端子には、供給制御回路２０から内部クロック信号ＬＣＬＫの反転信号／ＬＣＬＫが供給される。一方、トランスファーゲートＴＲＦ２−１のＮ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ２−２のＰ型チャネルＭＯＳトランジスタの制御端子には、供給制御回路２０から内部クロック信号ＬＣＬＫが供給される。インバータＩＮＶ２−７の出力端からはクロック信号ＬＣＬＫ２＿１が取り出され、インバータＩＮＶ２−１の出力端からはクロック信号ＬＣＬＫ２＿２が取り出される。クロック信号ＬＣＬＫ２＿２は、上述したように、供給制御回路２０内のＮＡＮＤ回路ＮＡ２に供給される。
【００７４】
以上の構成により、クロック信号ＬＣＬＫ２＿２は、図２に示したように、内部クロック信号ＬＣＬＫの周期を２倍に延ばした信号となる。
【００７５】
図５に戻る。トランスファーゲートＴＲＦ４−１の出力端は、インバータＩＮＶ４−２の出力端とインバータＩＮＶ４−３の入力端に接続される。インバータＩＮＶ４−２の入力端とインバータＩＮＶ４−３の出力端とはともにインバータＩＮＶ４−４の入力端に接続され、インバータＩＮＶ４−４の出力端は、トランスファーゲートＴＲＦ４−２の入力端に接続される。トランスファーゲートＴＲＦ４−２の出力端は、インバータＩＮＶ４−５の出力端とインバータＩＮＶ４−６の入力端に接続される。インバータＩＮＶ４−５の入力端とインバータＩＮＶ４−６の出力端とはともにインバータＩＮＶ４−７の入力端に接続され、インバータＩＮＶ４−７の出力端は、インバータＩＮＶ４−１を介して、トランスファーゲートＴＲＦ４−１の入力端に接続される。
【００７６】
トランスファーゲートＴＲＦ４−１のＰ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ４−２のＮ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ２＿２が供給される。一方、トランスファーゲートＴＲＦ４−１のＮ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ４−２のＰ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ２＿１が供給される。インバータＩＮＶ４−１の出力端からは、クロック信号ＬＣＬＫ４＿２が取り出される。クロック信号ＬＣＬＫ４＿２は、上述したように、供給制御回路２０内のＮＡＮＤ回路ＮＡ２に供給される。
【００７７】
以上の構成により、クロック信号ＬＣＬＫ４＿２は、図２に示したように、内部クロック信号ＬＣＬＫの周期を４倍に延ばした信号となる。
【００７８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。この場合、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はクロック伝送回路３に供給されない。
【００７９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ２＿２、クロック信号ＬＣＬＫ４＿２、及び内部クロック信号ＬＣＬＫの論理積信号が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本実施の形態では、この論理積信号が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【００８０】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫが、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【００８１】
図６には、長周期クロック出力モードである場合を前提として、配線Ｌ１の電位の変化と、内部クロック信号ＬＣＬＫ＿ＯＵＴ１とについても図示している。同図に示すように、配線Ｌ１の電位はクロック信号ＬＣＬＫ２＿２とクロック信号ＬＣＬＫ４＿２との論理積信号となっており、内部クロック信号ＬＣＬＫ＿ＯＵＴ１は配線Ｌ１の電位と内部クロック信号ＬＣＬＫとの論理積信号となっている。その結果、長周期クロック出力モードでの内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、図２にも示したように、内部クロック信号ＬＣＬＫの４倍の周期を有する長周期クロック信号となる。
【００８２】
図７は、本発明の好ましい第２の実施の形態による半導体装置が備えるクロック出力制御回路７３の内部構成を示す回路図である。本実施の形態による半導体装置は、クロック出力制御回路７３の内部構成以外の点では、第１の実施の形態による半導体装置１０と同一であるので、以下ではクロック出力制御回路７３の内部構成についてのみ説明する。
【００８３】
図７に示すように、本実施の形態によるクロック出力制御回路７３も、供給制御回路２０及び周期伸長回路２１を有して構成される。ただし、これらの内部構成は第１の実施の形態で説明したものと異なっており、その結果、本実施の形態では、アクティブ期間内において活性化される長周期の内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫの４倍の周期を有し、かつハイのパルス幅が内部クロック信号ＬＣＬＫの４倍である信号となる。以下、詳しく説明する。
【００８４】
本実施の形態による供給制御回路２０は、図７に示すように、ＮＡＮＤ回路ＮＡ１〜ＮＡ６，インバータＩＮＶ１〜ＩＮＶ６を有している。内部クロック信号ＬＣＬＫと内部アイドルコマンドＩＤＬＥとは、ＮＡＮＤ回路ＮＡ１の入力端に供給される。内部リードコマンドＲＥＡＤは、インバータＩＮＶ３の入力端に供給される。内部アクティブコマンドＡＣＴは、インバータＩＮＶ４の入力端及びＮＡＮＤ回路ＮＡ２の入力端に供給される。
【００８５】
ＮＡＮＤ回路ＮＡ１の出力端は、インバータＩＮＶ１，ＩＮＶ２をこの順で介して、ＮＡＮＤ回路ＮＡ３の入力端に接続される。ＮＡＮＤ回路ＮＡ２の出力端も、ＮＡＮＤ回路ＮＡ３の入力端に接続される。インバータＩＮＶ３の出力端は、ＮＡＮＤ回路ＮＡ２の入力端及びＮＡＮＤ回路ＮＡ５の入力端に接続される。インバータＩＮＶ４の出力端は、インバータＩＮＶ５を介して、ＮＡＮＤ回路ＮＡ４の入力端に接続される。ＮＡＮＤ回路ＮＡ４の出力端は、ＮＡＮＤ回路ＮＡ５の入力端に接続される。
【００８６】
ＮＡＮＤ回路ＮＡ３，ＮＡ５の出力端は、ともにＮＡＮＤ回路ＮＡ６の入力端に接続される。以下では、ＮＡＮＤ回路ＮＡ５の出力端とＮＡＮＤ回路ＮＡ６の入力端とを接続する配線を配線Ｌ２と称する。ＮＡＮＤ回路ＮＡ６の出力端は、インバータＩＮＶ６を介して、出力ノード７３ａに出力される。したがって、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はＮＡＮＤ回路ＮＡ６の出力信号の反転信号となる。
【００８７】
本実施の形態による周期伸長回路２１は、図７に示すように、クロック信号ＬＣＬＫ２＿２が供給制御回路２０に供給されることがない点で、図５に示した周期伸長回路２１と異なっている。これ以外の点では両者は同一であるので、詳しい説明は省略する。
【００８８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。この場合、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はクロック伝送回路３に供給されない。
【００８９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本実施の形態では、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【００９０】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫが、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【００９１】
図８は、本実施の形態によるクロック出力制御回路７３に関わる各信号の、長周期クロック出力モードにおける時間変化を示すタイミング図である。同図に示す各信号のうち、内部クロック信号ＬＣＬＫとクロック信号ＬＣＬＫ４＿２については、図６に示したものと同一である。
【００９２】
図８に示すように、配線Ｌ２の電位はクロック信号ＬＣＬＫ４＿２と同一となっており、内部クロック信号ＬＣＬＫ＿ＯＵＴ１にもクロック信号ＬＣＬＫ４＿２がそのまま現れている。その結果、本実施の形態による長周期クロック信号は、図６に示した内部クロック信号ＬＣＬＫ＿ＯＵＴ１のようなパルス状の信号ではなく、図８に示すようなデューティー比５０：５０の信号となる。
【００９３】
以上説明したように、本実施の形態による半導体装置１０によれば、長周期クロック出力モードでクロック伝送回路３に供給する長周期クロック信号を、デューティー比５０：５０の信号とすることが可能になる。
【００９４】
図９は、本発明の好ましい第２の実施の形態の変形例による半導体装置が備えるクロック出力制御回路７３の内部構成を示す回路図である。本変形例では、クロック出力制御回路７３から出力される内部クロック信号ＬＣＬＫ＿ＯＵＴ１は第２の実施の形態によるものと同一であるが、供給制御回路２０の内部構成が第２の実施の形態によるものと異なっている。そこで以下では、本変形例による供給制御回路２０の内部構成について、詳しく説明する。
【００９５】
本変形例による供給制御回路２０は、図９に示すように、ＮＡＮＤ回路ＮＡ１，インバータＩＮＶ１〜ＩＮＶ５、ＮＯＲ回路ＮＯＲ１、及びセレクタ回路ＳＥＬ１を有している。内部クロック信号ＬＣＬＫと内部アイドルコマンドＩＤＬＥとは、ＮＡＮＤ回路ＮＡ１の入力端に供給される。内部リードコマンドＲＥＡＤは、ＮＯＲ回路ＮＯＲ１の入力端に供給される。内部アクティブコマンドＡＣＴは、インバータＩＮＶ５を介して、ＮＯＲ回路ＮＯＲ１の入力端に供給される。
【００９６】
ＮＡＮＤ回路ＮＡ１の出力端は、インバータＩＮＶ１〜ＩＮＶ３をこの順で介して、セレクタ回路ＳＥＬ１の一方入力端に接続される。セレクタ回路ＳＥＬ１の他方入力端には、周期伸長回路２１からクロック信号ＬＣＬＫ４＿２が供給される。
【００９７】
セレクタ回路ＳＥＬ１は、ＮＯＲ回路ＮＯＲ１の出力がハイレベルである場合にクロック信号ＬＣＬＫ４＿２の反転信号を出力し、ロウレベルである場合にインバータＩＮＶ３の出力信号の反転信号を出力するよう構成される。セレクタ回路ＳＥＬ１の出力信号は、インバータＩＮＶ４を介して、出力ノード７３ａに出力される。したがって、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はセレクタ回路ＳＥＬ１の出力信号の反転信号となる。
【００９８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、この場合には内部アクティブコマンドＡＣＴ及び内部リードコマンドＲＥＡＤもロウレベルになっているので、セレクタ回路ＳＥＬ１の出力信号はハイレベルに固定される。したがって、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。
【００９９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本変形例でも、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【０１００】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫが、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【０１０１】
つまり、本実施の形態によれば、第２の実施の形態とは異なる内部構成を有する供給制御回路２０を用いて、第２の実施の形態と同一の内部クロック信号ＬＣＬＫ＿ＯＵＴ１を得ることが可能になっている。
【０１０２】
図１０は、本発明の好ましい第３の実施の形態による半導体装置が備えるクロック出力制御回路７３の内部構成を示す回路図である。本実施の形態による半導体装置も、クロック出力制御回路７３の内部構成以外の点では、第１の実施の形態による半導体装置１０と同一であるので、以下ではクロック出力制御回路７３の内部構成についてのみ説明する。
【０１０３】
図１０に示すように、本実施の形態によるクロック出力制御回路７３も、供給制御回路２０及び周期伸長回路２１を有して構成される。ただし、これらの内部構成は第１の実施の形態で説明したものと異なっており、その結果、長周期クロック信号の波形が第１の実施の形態と異なっている。以下、詳しく説明する。
【０１０４】
本実施の形態による供給制御回路２０は、図１０に示すように、ＮＡＮＤ回路ＮＡ２が４入力で構成され、内部アクティブコマンドＡＣＴ及びクロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２の他に、周期伸長回路２１が出力するクロック信号ＬＣＬＫ８＿２も供給される点で、図３に示した供給制御回路２０と異なっている。これ以外の点では両者は同一であるので、詳しい説明は省略する。
【０１０５】
本実施の形態による周期伸長回路２１は、図１０に示すように、それぞれＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタによって構成される２個のトランスファーゲートＴＲＦ８−１，ＴＲＦ８−２と、インバータＩＮＶ８−１〜ＩＮＶ８−７をさらに有する点で、図５に示した周期伸長回路２１と異なっている。また、本実施の形態による周期伸長回路２１では、インバータＩＮＶ４−７の出力端からクロック信号ＬＣＬＫ４＿１が取り出される点でも、図５に示した周期伸長回路２１と異なっている。以下、これらの相違点を中心に説明する。
【０１０６】
トランスファーゲートＴＲＦ８−１の出力端は、インバータＩＮＶ８−２の出力端とインバータＩＮＶ８−３の入力端に接続される。インバータＩＮＶ８−２の入力端とインバータＩＮＶ８−３の出力端とはともにインバータＩＮＶ８−４の入力端に接続され、インバータＩＮＶ８−４の出力端は、トランスファーゲートＴＲＦ８−２の入力端に接続される。トランスファーゲートＴＲＦ８−２の出力端は、インバータＩＮＶ８−５の出力端とインバータＩＮＶ８−６の入力端に接続される。インバータＩＮＶ８−５の入力端とインバータＩＮＶ８−６の出力端とはともにインバータＩＮＶ８−７の入力端に接続され、インバータＩＮＶ８−７の出力端は、インバータＩＮＶ８−１を介して、トランスファーゲートＴＲＦ８−１の入力端に接続される。
【０１０７】
トランスファーゲートＴＲＦ８−１のＰ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ８−２のＮ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ４＿２が供給される。一方、トランスファーゲートＴＲＦ８−１のＮ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ８−２のＰ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ４＿１が供給される。インバータＩＮＶ８−１の出力端からはクロック信号ＬＣＬＫ８＿２が取り出される。クロック信号ＬＣＬＫ８＿２は、上述したように、供給制御回路２０内のＮＡＮＤ回路ＮＡ２に供給される。
【０１０８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。
【０１０９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ２＿２、クロック信号ＬＣＬＫ４＿２、クロック信号ＬＣＬＫ８＿２、及び内部クロック信号ＬＣＬＫの論理積信号が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本実施の形態では、この論理積信号が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【０１１０】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫ（第２のクロック信号）が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【０１１１】
クロック信号ＬＣＬＫ８＿２は、内部クロック信号ＬＣＬＫの８倍の周期を有する周期信号である。したがって、本実施の形態による長周期クロック信号は、内部クロック信号ＬＣＬＫの８倍の周期を有する周期信号となる。
【０１１２】
以上説明したように、本実施の形態による半導体装置１０によれば、アクティブ期間内にクロック伝送回路３に供給する長周期クロック信号の周期を、内部クロック信号ＬＣＬＫの周期の８倍とすることができる。したがって、クロック伝送回路３の電流消費量を、より抑えることが可能になる。
【０１１３】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１１４】
３ クロック伝送回路
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ データストローブ端子
１６ 入出力回路
１６ａ，１６ｂ 電源端子
２０ 供給制御回路
２１ 周期伸長回路
３１ コマンドバッファ
３２ コマンドデコーダ
４０ クロックバッファ
４１ アドレスバッファ
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リフレッシュ回路
６０ メモリセルアレイ
６１ センス回路
６２ リードライトアンプ
６４ 入出力回路
６５ ＤＱＳ入出力回路
７０ ＤＬＬ回路
７１ ＤＬＬリフレッシュ制御回路
７２ レプリカ回路
７３，７４ クロック出力制御回路
７３ａ 出力ノード
７５ バッファ回路
７６ クロックツリー
７７ ＲＯＭ
８０〜８２ 内部電圧発生回路
９０ ＯＲ回路
ＡＣＴ アクティブコマンド，内部アクティブコマンド
ＩＤＬＥ 内部アイドルコマンド
ＩＮＶ１〜ＩＮＶ６，ＩＮＶ２−１〜ＩＮＶ２−７，ＩＮＶ４−１〜ＩＮＶ４−７，ＩＮＶ８−１〜ＩＮＶ８−７ インバータ
Ｌ１，Ｌ２ 配線
ＬＣＬＫ，ＬＣＬＫ＿ＯＵＴ１，ＬＣＬＫ＿ＯＵＴ２ 内部クロック信号
ＬＣＬＫ２＿１，ＬＣＬＫ２−２，ＬＣＬＫ４−１，ＬＣＬＫ４−２，ＬＣＬＫ８−２ クロック信号
ＮＡ１〜ＮＡ６ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
ＲＥＡＤ リードコマンド，内部リードコマンド
Ｓ１ 起動信号
ＳＥＬ１ セレクタ回路
ＴＲＦ２−１，ＴＲＦ２−２，ＴＲＦ４−１，ＴＲＦ４−２，ＴＲＦ８−１，ＴＲＦ８−２ トランスファーゲート
ＶＤＤ，ＶＳＳ 外部電源電圧
ＶＰＥＲＤ，ＶＰＥＲＩ２，ＶＰＥＲＩ 内部電圧
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、外部クロック信号に同期してリードデータを出力する半導体装置に関する。
【背景技術】
【０００２】
近年、高速化するクロックに同期した動作を行う半導体装置としてパーソナルコンピュータなどのメインメモリとして用いられるＤＤＲ(Double Data Rate)型のシンクロナスメモリが多く用いられている。このような半導体装置は、リードデータの出力タイミングを外部クロック信号に対して同期させる構成を採用する。これは、コントローラと半導体装置間のデータ送受信を外部クロック信号に同期したタイミングで行うように取り決めておくことで互いのデータ送受信をミスなく実行するためである。しかしながら、半導体装置自身にも内部遅延は存在するため、その遅延時間を考慮しつつリードデータの出力タイミングが外部クロックに同期出来るように半導体装置内部において内部クロックを生成する必要がある。それを実現するための回路がＤＬＬ(Delay Locked Loop)回路である。特許文献１には、このようなＤＬＬ回路の例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７８５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、半導体装置は近年、低消費電力化が進んでいる。一般に消費電力が大きいとされるＤＬＬ回路における消費電力の削減は、半導体装置そのものの低消費電力化に大きく寄与する事が出来るが、一方で、半導体装置は高速化もまた進んでおり、高速化に伴うタイミング調整の高精度化を考慮すれば、ＤＬＬ回路における消費電力は大きくなる方向である。本発明は、そのようなＤＬＬ回路において消費電力を抑えつつタイミング調整も高精度とする半導体装置を提供することを課題とするものである。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、アクティブ期間内に内部クロック信号よりも周期の長い長周期クロック信号を供給し、前記アクティブ期間に続くリード期間内に前記内部クロック信号を供給するクロック出力制御回路と、前記クロック出力制御回路から出力された前記内部クロック信号及び前記長周期クロック信号を伝送するクロック伝送回路と、外部データ端子と、前記クロック伝送回路によって伝送された前記内部クロック信号に同期して、前記外部データ端子にリードデータを出力する出力回路とを備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、アクティブ期間内からクロック信号がクロック伝送回路に供給されるので、リード期間の開始期における内部電圧ＶＰＥＲＩ２の低下幅が小さくなり、リードデータのジッタが軽減される。また、アクティブ期間内には、クロック出力制御回路に内部クロック信号よりも周期の長い長周期クロック信号を供給させるので、アクティブ期間内にも内部クロック信号を供給させ続ける場合に比べ、クロック伝送回路の電流消費量を抑えることが可能になる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施の形態による半導体装置の全体構成を示すブロック図である。
【図２】外部クロック信号ＣＫＳ、内部クロック信号ＬＣＬＫ，ＬＣＬＫ２＿２，ＬＣＬＫ４＿２、クロック出力制御回路の出力ノードの電位、及び内部電圧ＶＰＥＲＩ２の時間変化を示すグラフである。
【図３】外部クロック信号ＣＫＳ、内部クロック信号ＬＣＬＫ，ＬＣＬＫ２＿２，ＬＣＬＫ４＿２、クロック出力制御回路の出力ノードの電位、及び内部電圧ＶＰＥＲＩ２の時間変化を示すグラフである。
【図４】本発明の好ましい第１の実施の形態によるクロック出力制御回路及びその周辺回路の構成を示す図である。
【図５】本発明の好ましい第１の実施の形態によるクロック出力制御回路の内部構成を示す回路図である。
【図６】本発明の好ましい第１の実施の形態によるクロック出力制御回路に関わる各信号の、長周期クロック出力モードにおける時間変化を示すタイミング図である。
【図７】本発明の好ましい第２の実施の形態による半導体装置が備えるクロック出力制御回路の内部構成を示す回路図である。
【図８】本発明の好ましい第２の実施の形態によるクロック出力制御回路に関わる各信号の、長周期クロック出力モードにおける時間変化を示すタイミング図である。
【図９】本発明の好ましい第２の実施の形態の変形例による半導体装置が備えるクロック出力制御回路の内部構成を示す回路図である。
【図１０】本発明の好ましい第３の実施の形態による半導体装置が備えるクロック出力制御回路の内部構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００９】
まず初めに、発明の特徴部分の理解を容易ならしめるために、本発明者が検討した本願発明の技術思想について説明する。
【００１０】
本願発明者は、ＤＬＬ回路及びその周辺回路の設計に当たり、その消費電力を削減しつつも位相制御等の精度を維持出来る手段について次のように検討した。まず消費電力の削減については、ＤＬＬ回路が出力する内部クロック信号ＬＣＬＫがリード時に用いられる一方、ライト等他のタイミングでは用いられない点に着目し、必要とされるリード時以外のタイミングにおいて停止させれば良いことを発見した。それによって図１におけるバッファ回路７５及びクロックツリー７６における消費電力をリード時以外の期間において削減することが可能となる。半導体装置の動作スペックとの兼ね合いではあるが、所謂動作速度の比較的遅い高精度が要求されない半導体装置であれば、そのような制御でも足りる。
【００１１】
一方、動作速度の早い高精度を要求する半導体装置においてもそのような制御を行うと確かに消費電力は削減されるが、ＤＬＬ回路の出力する内部クロック信号ＬＣＬＫについて不都合を生じ、高精度の要求に合わなくなることも併せて発見した。上記停止はリードコマンド時の動作開始直後における過渡的な内部電圧ＶＰＥＲＩ２の変化を大きくしてしまい、その結果、バッファ回路７５及びクロックツリー７６において特にクロックのデューティーを乱すジッタが発生されてしまうからである。
【００１２】
内部電圧ＶＰＥＲＩ２の電位は図１における内部電源発生回路ＶＰＥＩＲ２＿ＧＥＮによって所定のリファレンス電位と内部電圧ＶＰＥＲＩ２を比較することで所定のリファレンス電位と等しくなるように制御されるが、そのような過渡的な電圧変化には追随出来ないため、具体的には短時間に内部電圧ＶＰＥＲＩ２の電位は第１の電位→第２の電位→第３の電位（第１＞第２＞第３の電位）として変化する。それぞれの電位は、
第１の電位…バッファ回路７５及びクロックツリー７６が動作していない状況において内部電源発生回路ＶＰＥＲＩ２＿ＧＥＮにより上昇された電位
第２の電位…リードコマンド時のバッファ回路７５及びクロックツリー７６動作開始直後による過渡的な電位降下（まだ内部電圧発生回路ＶＰＥＲＩ２＿ＧＥＮの動作が内部電圧ＶＰＥＲＩ２に反映されていない）を受けた電位
第３の電位…内部電圧発生回路ＶＰＥＲＩ２＿ＧＥＮ及びバッファ回路７５及びクロックツリー７６が動作することによってバランスされる電位
である。バッファ回路７５もクロックツリー７６も内部電圧ＶＰＥＲＩ２をソースとするトランジスタにより構成されるものであるから、そのソース電位が変化すればクロックの遷移時間も変わる（ソース電位が高い…変化が早い。ソース電位が低い…変化が遅い）。具体的に、あるクロックの立ち上がり時にソース電位が高く、下がり時にソース電位が低く、次の立ち上がり時にはソース電位が高くなったケースにおいてトランジスタを介して出力されるクロックはハイ幅が大きく、ロー幅が小さいものとなってしまい、出力されるクロックの位相や特にデューティー比が大きく崩れてしまう。
【００１３】
そのような問題に対処するため、本願発明者はリードコマンド時の手前のタイミングにおいて内部電圧ＶＰＥＲＩ２を多少消費する動作を行うことで、内部電圧ＶＰＥＲＩ２の電位を上記第１の電位よりも低く且つ第３の電位よりも高い電位に待機させておき、リードコマンド時においても内部電圧ＶＰＥＲＩ２の大きな変化が生じないように制御させることを発明した。このような制御を行うことで相対的な内部電圧ＶＰＥＲＩ２の変化を小さく抑えることが可能となり、それによる上記位相やデューティー比の悪化を防止することが可能となる。
【００１４】
図１は、本発明の好ましい実施の形態による半導体装置１０の全体構成を示すブロック図である。
【００１５】
本実施の形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４（外部データ端子）、データストローブ端子１５、電源端子１６ａ，１６ｂを備えている。
【００１６】
クロック端子１１は外部クロック信号ＣＫＳが供給される端子であり、供給された外部クロック信号ＣＫＳは、クロックバッファ４０及びＤＬＬ回路７０に供給される。クロックバッファ４０は、外部クロック信号ＣＫＳに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをコマンドデコーダ３２及び図示しないその他の回路に供給する。
【００１７】
ＤＬＬ回路７０は、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。ここで具体的に、位相制御とはクロックのライズエッジの位相を調整する制御であり、デューティー制御とはクロックのフォールエッジの位相を調整することでクロックの１周期におけるライズ期間及びフォール期間の比（デューティー比）を５０：５０にする制御である。生成された内部クロック信号ＬＣＬＫは、クロック出力制御回路７３，７４に供給される。
【００１８】
また、ＤＬＬ回路７０は、内部クロック信号ＬＣＬＫの位相及びデューティー比がそれぞれ目標値になった（ロックした）か否かを判定する機能と、ロックしたと判定した場合に、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する機能とを有する。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、ＤＬＬリフレッシュ制御回路７１に供給される。
【００１９】
ＤＬＬリフレッシュ制御回路７１については後述するが、ＤＬＬ回路７０は、一旦位相制御及びデューティー制御を終えても（ロックしても）半導体装置の温度変化等に追随して再度位相制御等を行うことが望ましく、従って適切な期間を経て再調整を行うべきものである。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、一旦の位相制御を終えた後に、次の位相制御を行うまでの期間を測定開始するための起動信号である。実際にその期間の測定は、ＤＬＬリフレッシュ制御回路７１に含まれるオシレータ回路がオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを受けて動作し、所定数のクロック信号をカウントした後にＤＬＬリフレッシュ制御回路７１が再調整を指示するＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化させることで実現される。そして、該ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを受けてＤＬＬ回路７０が再度位相制御等を実行するものである。
【００２０】
クロック出力制御回路７３は、上記内部クロック信号ＬＣＬＫを受け、後述する内部アクティブコマンドＡＣＴ及び内部リードコマンドＲＥＡＤそれぞれの活性状態に応じて動作モードを切り替えながら内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成し、出力ノード７３ａに出力する回路である。この動作モードには、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を出力せず、出力ノード７３ａの電位をロウレベル又はハイレベルに固定するクロック停止モード、内部クロック信号ＬＣＬＫよりも周期の長いクロック信号（長周期クロック信号）を生成し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する長周期クロック出力モード、及び、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する通常クロック出力モード、の３つの動作モードが含まれる。出力ノード７３ａの出力電位は、クロック伝送回路３を経て、ＦＩＦＯ６３、入出力回路６４、及びＤＱＳ入出力回路６５に供給される。
【００２１】
クロック伝送回路３は、バッファ回路７５及びクロックツリー７６を含んで構成される。バッファ回路７５は、例えば直列に接続された複数のＣＭＯＳによって構成される回路であり、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を、ＦＩＦＯ６３及びクロックツリー７６に出力する。クロックツリー７６は、供給された内部クロック信号ＬＣＬＫ＿ＯＵＴ１を入出力回路６４及びＤＱＳ入出力回路６５に分配する回路である。クロックツリー７６も、例えば内部に複数のＣＭＯＳを含んで構成される。
【００２２】
クロック出力制御回路７４は、後述するＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴのいずれかが活性化している場合に、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ２としてレプリカ回路７２に供給する回路である。いずれもが活性化していない場合には、クロック出力制御回路７４の出力はロウレベル又はハイレベルに固定されるように制御される。
【００２３】
レプリカ回路７２は、クロック伝送回路３を疑似的に再現した回路である。レプリカ回路７２に入力した内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１がクロック伝送回路３の通過中に受ける遅延や波形変化と実質的に同等の遅延や波形変化を受けて、ＤＬＬ回路７０に供給される。
【００２４】
このレプリカ回路によって半導体装置自身が持つ内部遅延を再現し、それをＤＬＬ回路にフィードバックして内部クロック信号ＬＣＬＫのタイミング制御を行うことで半導体装置が外部クロックに同期したタイミングでリードデータを出力することが可能となる
【００２５】
コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴ、リセット信号／ＲＥＳＥＴ、アクティブコマンド信号ＡＣＴ、リードコマンド信号ＲＥＡＤ、アイドルコマンド信号ＩＤＬＥ、プリチャージコマンド信号ＰＲＥ、パワーダウンコマンド信号ＰＷＤＮなどの各種コマンド信号ＣＭＤが供給される端子である。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００２６】
コマンド端子１２に供給されたコマンド信号ＣＭＤは、コマンドバッファ３１を介してコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥをバッファリングした内部クロックイネーブル信号ＩＣＫＥは、クロックバッファ４０及びアドレスバッファ４１にも供給される。クロックイネーブル信号ＣＫＥが非活性状態（内部クロックイネーブル信号ＩＣＫＥが非活性状態）、所謂パワーダウンモードのときにクロックバッファ４０及びアドレスバッファ４１の動作を停止させることで消費電力の削減を図るためである。一方、活性状態のときは、クロックバッファ４０及びアドレスバッファ４１は其々バッファリング動作を行う。
【００２７】
コマンドデコーダ３２は、コマンドバッファ３１からの各種コマンド信号ＣＭＤを受け、該コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成する回路である。これら内部コマンドには、内部アクティブコマンドＡＣＴ、内部アイドルコマンドＩＤＬＥ、内部リードコマンドＲＥＡＤ、内部ライトコマンドＷＲＩＴＥなどメモリセルのリード／ライトに関わる各種内部コマンドが含まれる他、ＤＬＬ回路７０の活性化／非活性化を指示するＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅや、メモリセルアレイ６０のセルフリフレッシュの開始／停止を指示するセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅなども含まれる。
【００２８】
コマンドデコーダ３２によって生成された各内部コマンドは、半導体装置１０内の各回路に供給される。具体的には、ロウ系制御回路５１に内部アクティブコマンドＡＣＴが、クロック出力制御回路７３に内部アクティブコマンドＡＣＴ、内部リードコマンドＲＥＡＤ、及び内部アイドルコマンドＩＤＬＥが、カラム系制御回路５２に内部リードコマンドＲＥＡＤが、ＤＬＬリフレッシュ制御回路７１にＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ及びセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが、それぞれ供給される。
【００２９】
アドレス端子１３は、ｎ＋１個のアドレスビットＡ０〜Ａｎからなるアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ４１においてバッファリングされ、ロウアドレスについてはロウ系制御回路５１に、カラムアドレスについてはカラム系制御回路５２に、それぞれ供給されてラッチされる。また、モードレジスタセットにエントリしている場合には、一部のアドレス信号ＡＤＤは図示しないモードレジスタに供給され、これによって半導体装置の動作モード（バースト長やリードレイテンシー等）を切り替えるモードレジスタの内容が更新される。
【００３０】
ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。
【００３１】
カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ（ＲＷＡＭＰ）６２に接続される。
【００３２】
リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱはリードライトアンプ６２でさらに増幅され、ＦＩＦＯ６３及び入出力回路６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、順に入出力回路６４、ＦＩＦＯ６３を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。
【００３３】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子である。半導体装置１０にはｍ＋１個（ｍ≧０）のデータ入出力端子１４が設けられ、ｍ＋１ビットのデータを同時に入力又は出力可能とされている。
【００３４】
ＦＩＦＯ６３はリードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路であり、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータＤＱは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたリードデータＤＱを内部クロック信号ＬＣＬＫに同期したタイミングで、入出力回路６４に出力する。
【００３５】
入出力回路６４は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有して構成される。リード動作時に着目して説明すると、出力バッファは、対応するＦＩＦＯ６３から出力されたリードデータＤＱを整形し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。
【００３６】
データストローブ端子１５は、ＤＱＳ入出力回路６５と外部のコントローラとの間で、データ入出力の動作基準となるデータストローブ信号ＤＱＳの入出力を行うための端子である。ＤＱＳ入出力回路６５は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有して構成される。
【００３７】
ライト時には、データストローブ端子１５を通じて、外部からＤＱＳ入出力回路６５にデータストローブ信号ＤＱＳが入力される。ＤＱＳ入出力回路６５は、こうして入力されたデータストローブ信号ＤＱＳに基づいて、入出力回路６４がデータ入出力端子１４からライトデータＤＱを取り込むタイミングを制御する。
【００３８】
一方、リード時には、半導体装置１０の内部からＤＱＳ入出力回路６５に、データストローブデータ信号ＤＱＳ＿ＤＡＴＡが供給される。ＤＱＳ入出力回路６５は、クロックツリー７６から供給される内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期して、データストローブデータ信号ＤＱＳ＿ＤＡＴＡをデータストローブ端子１５に出力する。外部のコントローラは、こうして出力されたデータストローブデータ信号ＤＱＳ＿ＤＡＴＡに同期して、データ入出力端子１４から出力されるリードデータＤＱを取り込む。つまり、ＤＬＬ回路７０はこのデータストローブデータ信号ＤＱＳ＿ＤＡＴＡが外部クロック信号ＣＫＳと同期するように内部クロック信号ＬＣＬＫを制御するものである。
【００３９】
ＤＬＬリフレッシュ制御回路７１は、メモリセルアレイ６０のセルフリフレッシュを行うタイミングと、ＤＬＬ回路７０が起動するタイミングとを制御する回路である。ＤＬＬの高精度化及び低消費電力を課題とする本発明において、セルフリフレッシュの制御方法は関知されないものではあるが、セルフリフレッシュの制御タイミングもＤＬＬ回路７０の起動タイミングもＤＬＬリフレッシュ制御回路７１に含まれる共通のオシレータ回路を用いることで面積の削減を行うことが出来るため、このように共通の回路としている。本発明の思想は共通化せずにセルフリフレッシュ用、ＤＬＬ制御用のものを其々設けることも含むものである。ＤＬＬリフレッシュ制御回路７１には、上述したＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅの他に、セルフリフレッシュの間隔を示すデータＳｅｌｆ＿Ｔｉｍｉｎｇ及びＤＬＬ回路７０の定期起動の間隔を示すデータＤＬＬ＿Ｔｉｍｉｎｇが、ＲＯＭ７７から供給される。これらのデータは、製造中の時点でＲＯＭ７７に書き込まれる。
【００４０】
ＤＬＬリフレッシュ制御回路７１は、まずＤＬＬ回路７０に関しては、入力されるＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化されている場合に、ＤＬＬの起動期間を示すＤＬＬオン信号ＤＬＬ＿ＯＮを活性化し、そうでない場合にＤＬＬオン信号ＤＬＬ＿ＯＮを非活性化する。ＤＬＬオン信号ＤＬＬ＿ＯＮはＤＬＬ回路７０、クロック出力制御回路７４、及びレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬオン信号ＤＬＬ＿ＯＮが活性化されている場合に、内部クロック信号ＬＣＬＫの位相制御、デューティー制御を行い、それらが調整された内部クロック信号ＬＣＬＫを生成する。これを最初の調整と呼ぶこととする。その最初の調整が終わった（ＤＬＬ回路がロックした）時にＤＬＬ回路７０はオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する。
【００４１】
続いて、ＤＬＬリフレッシュ制御回路７１は、入力されるオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化されている場合に、データＤＬＬ＿Ｔｉｍｉｎｇによって示される間隔で定期的に、ＤＬＬ回路７０の更新期間を示すＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化する。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴは、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿ＥｎａｂｌｅがＤＬＬリフレッシュ制御回路７１内の図示しないオシレータ回路に入力されてクロックの発振を行い、該クロックを所定数カウントした後に活性化されるように構成されている。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴにより、ＤＬＬ回路において２回目以降の内部クロックＬＣＬＫの調整を行うためである。このようにして、ＤＬＬ回路７０は、定期的に内部クロック信号ＬＣＬＫを調整してリードデータの出力タイミングが外部クロックにどのようなタイミングにおいても同期出来るように半導体装置内部において内部クロックＬＣＬＫを生成することを可能としている。
【００４２】
セルフリフレッシュに関しては、ＤＬＬリフレッシュ制御回路７１は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化されている場合に、データＳｅｌｆ＿Ｔｉｍｉｎｇによって示される間隔で定期的にセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを生成し、リフレッシュ回路（ＲＥＦ）５３に出力する。このセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを活性化するのもまた上記オシレータの制御による。リフレッシュ回路５３は、ロウアドレスを所定の順序で出力する回路である。リフレッシュ回路５３は、セルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを受けると、前回出力したロウアドレスの次のロウドレスをロウ系制御回路５１に出力する。この処理を繰り返すことで、最終的には全ロウアドレスについて、セルフリフレッシュが行われる。
【００４３】
電源端子１６ａ，１６ｂはそれぞれ、外部電源電圧ＶＤＤ，ＶＳＳが供給される端子である。内部電圧発生回路８０〜８２はそれぞれ、これら外部電源電圧ＶＤＤ，ＶＳＳに基づいて内部電圧ＶＰＥＲＤ，ＶＰＥＲＩ２，ＶＰＥＲＩを生成し、半導体装置１０内部の各回路に供給する。具体的には、内部電圧ＶＰＥＲＤは、ＤＬＬ回路７０の動作電源として供給される。また、内部電圧ＶＰＥＲＩ２は、クロック出力制御回路７３，７４及びクロック伝送回路３（バッファ回路７５及びクロックツリー７６）の動作電源として供給される。内部電圧ＶＰＥＲＩは、図示しない周辺回路の動作電源として供給される。
【００４４】
内部電圧発生回路８０〜８２は、図示していないが、それぞれ差動アンプとドライバトランジスタを有している。ドライバトランジスタは、外部電源電圧ＶＤＤが供給される電源配線と、対応する内部電圧が供給される内部電源配線との間に挿入される。ドライバトランジスタの制御端子は、差動アンプの出力端子に接続される。差動アンプは、生成する内部電圧の目標値の電圧を有するリファレンス電圧を受け、ドライバトランジスタの制御端子に与える電圧（ドライバトランジスタのゲート−ソース間電圧）を調整することにより、対応する内部電源配線の電位がリファレンス電圧と同一値となるように動作する回路である。ただし、実際には完全には同一とならず、内部電源配線の電位は、内部電圧の供給先回路の電流消費量とバランスして相対的にリファレンス電位よりも小さい値となる。また、内部電圧の供給先回路の電流消費量が急激に増大した場合には、既述のように差動アンプの制御が追い付かず、対応する内部電源配線の電位が一時的に大きく低下することがある。
【００４５】
ここで、上記回路構成における特にＤＬＬ回路及びその周辺回路の動作について図２及び図３を参照して説明する。図２及び図３はそれぞれ、外部クロック信号ＣＫＳ、内部クロック信号ＬＣＬＫ，ＬＣＬＫ２＿２，ＬＣＬＫ４＿２、出力ノード７３ａの電位、及びクロック伝送回路３の動作電圧である内部電圧ＶＰＥＲＩ２の時間変化を示すグラフである。なお、内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２はそれぞれ、内部クロック信号ＬＣＬＫの周期を２倍，４倍に延ばした信号である。
【００４６】
外部コントローラからコマンド端子１２にアイドルコマンド信号ＩＤＬＥが供給されると、これに応じてＤＬＬ回路７０が活性化し、図２に示すように、内部クロック信号ＬＣＬＫの生成とクロック出力制御回路７３等への供給が開始される。これを受け、クロック出力制御回路７３は、内部処理として内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２の生成を開始する。この時点では、出力ノード７３ａの電位はロウレベルに固定され（クロック停止モード）、内部電圧ＶＰＥＲＩ２は所定のリファレンス電位ＲＥＦとなっている。
【００４７】
続いて、アクティブコマンド信号ＡＣＴが供給されると、コマンドデコーダ３２は内部アクティブコマンドＡＣＴを活性化する。なお、本発明では、内部アクティブコマンドＡＣＴが活性化されてから内部リードコマンドＲＥＡＤが活性化されるまでの期間を「アクティブ期間」と称する。アクティブ期間に入ると、クロック出力制御回路７３は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１の生成とクロック伝送回路３への供給を開始する。内部クロック信号ＬＣＬＫ＿ＯＵＴ１の生成は、内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２を利用して行われるが、その詳細については後述する。
【００４８】
アクティブ期間内において生成される内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫより長い周期を有する長周期クロック信号となる。図２には、例として４倍の周期を有する場合を描画している。内部クロック信号ＬＣＬＫ＿ＯＵＴ１の生成が開始されたことにより、内部電圧ＶＰＥＲＩ２の電位は、図２に示すように、アクティブ期間の開始時点において一旦大きく低下した後に漸増し、リファレンス電位ＲＥＦ−ΔＶ１の電位で安定する。
【００４９】
なお、図２には２種類の内部クロック信号ＬＣＬＫ＿ＯＵＴ１を記載している。これらはともに内部クロック信号ＬＣＬＫの４倍の周期を有する長周期クロック信号であるが、ハイのパルス幅が異なっている。内部クロック信号ＬＣＬＫ＿ＯＵＴ１（図６）のハイのパルス幅は内部クロック信号ＬＣＬＫと同一であり、後に第１の実施の形態で詳しく説明する。内部クロック信号ＬＣＬＫ＿ＯＵＴ１（図８）のハイのパルス幅は内部クロック信号ＬＣＬＫの４倍であり、後に第２の実施の形態で詳しく説明する。
【００５０】
次に、リードコマンド信号ＲＥＡＤが供給されると、コマンドデコーダ３２は内部リードコマンドＲＥＡＤを活性化する。なお、本発明では、内部リードコマンドＲＥＡＤが活性化されてからリードデータの出力が完了するまでの期間を「リード期間」と称する。リード期間内における内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫと同一の周期を有する通常のクロック信号に切り替えられる。これにより、内部電圧ＶＰＥＲＩ２の電位は、図２に示すように、リード期間の開始時点において一旦大きく低下した後漸増し、リファレンス電位ＲＥＦ−ΔＶ１−ΔＶ２の電位で安定する。
【００５１】
図２から明らかなように、アクティブ期間内に長周期の内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成するようにしたことで、アクティブ期間とリード期間とでの内部電圧ＶＰＥＲＩ２の電位の差は縮小している。つまり、アクティブ期間内に内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成しない背景技術においては、この差はΔＶ１＋ΔＶ２（図示したΔＶＢ）となるが、アクティブ期間内に内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成するようにしたことで、ΔＶ２に縮小している。これにより、リード期間の開始時点における一時的な電位低下の幅も小さくなっている。
【００５２】
このような電位低下幅の縮小により、半導体装置１０では、リード期間の開始期における信号の立ち上がり時間及び立ち下がり時間の揺らぎが、背景技術に比べて小さくなる。したがって、クロック伝送回路３を介して入出力回路６４に供給される内部クロック信号のデューティー比の崩れ（ジッタ）が、背景技術に比べて軽減される。内部クロック信号のジッタが軽減されれば、この内部クロック信号に同期して出力されるリードデータＤＱのジッタも軽減される。
【００５３】
また、図３に示すように、外部からパワーダウンコマンド信号ＰＷＤＮが供給されると、次にアイドルコマンド信号ＩＤＬＥが供給されるまでの間、ＤＬＬ回路７０は内部クロック信号ＬＣＬＫの生成を停止する。なお、本発明では、パワーダウンコマンド信号ＰＷＤＮが供給されてからアイドルコマンド信号ＩＤＬＥが供給されるまでの期間を「パワーダウン期間」と称する。パワーダウン期間においては、クロック出力制御回路７３による内部クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２の生成も停止され、出力ノード７３ａの電位はロウレベルに固定される。これにより、パワーダウン期間内の電流消費量が軽減される。
【００５４】
以上説明したように、本実施の形態による半導体装置１０によれば、アクティブ期間内から内部クロック信号ＬＣＬＫ＿ＯＵＴ１がクロック伝送回路３に供給されるので、リード期間の開始期における内部電圧ＶＰＥＲＩ２の低下幅が小さくなり、リードデータＤＱのジッタが軽減される。また、アクティブ期間内にクロック出力制御回路７３が供給するクロック信号は、内部クロック信号ＬＣＬＫの４倍の周期を有する長周期クロック信号となるので、アクティブ期間内にも内部クロック信号ＬＣＬＫを供給する場合に比べ、クロック伝送回路３の電流消費量を抑えることが可能になる。さらに、パワーダウン期間内の電流消費量を抑えることも可能になる。
【００５５】
以上が本実施の形態による半導体装置１０の全体構成である。次に、クロック出力制御回路７３について、詳細に説明する。
【００５６】
図４は、本発明の第１の実施の形態によるクロック出力制御回路７３及びその周辺回路の構成を示す図である。また、図５は、クロック出力制御回路７３の内部構成を示す回路図である。本実施の形態では、アクティブ期間内において活性化される長周期の内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫの４倍の周期を有し、かつ内部クロック信号ＬＣＬＫに等しいハイのパルス幅と有する信号である。
【００５７】
図４に開示されるＤＬＬ回路７０には、上述したように、外部クロック信号ＣＫＳ、ＤＬＬオン信号ＤＬＬ＿ＯＮ、ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが供給される。ＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴはＯＲ回路９０にも供給され、ＯＲ回路９０から、これらのうちいずれか一方が活性化されているときに活性化し、それ以外のときに非活性となるＤＬＬ起動信号Ｓ１が出力される。ＤＬＬ起動信号Ｓ１は、クロック出力制御回路７４及びレプリカ回路７２に供給される。
【００５８】
ＤＬＬ回路７０は、上述したように、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。具体的には、図示していないが、遅延回路、位相比較回路、デューティー比較回路、分周回路、及びカウンタ回路を有して構成される。遅延回路は、外部クロック信号を遅延させて内部クロック信号を生成する回路であり、その遅延量はカウンタ回路のカウンタ値によって制御される。遅延回路が生成した内部クロック信号ＬＣＬＫは、クロック出力制御回路７３，７４それぞれに入力され、其々において所定の制御を受けて、内部クロック信号ＬＣＬＫ＿ＯＵＴ１，ＬＣＬＫ＿ＯＵＴ２として出力される。
【００５９】
このうち、内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、上述したように、レプリカ回路７２を経てＤＬＬ回路７０に戻される。レプリカ回路７２は、内部クロック信号ＬＣＬＫが伝送されるバッファ回路７５、クロックツリー７６、ＤＱＳ出力回路６５の遅延量を模倣して構成される回路である。内部クロック信号ＬＣＬＫを、ＤＱＳ入出力回路１５を介して外部へ出力されるタイミングにおいて外部クロック信号ＣＫＳと同期させるためである。レプリカ回路７２を経てＤＬＬ回路７０に戻った内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、位相比較回路及びデューティー比較回路に供給される。位相比較回路は、外部クロック信号ＣＫＳの位相と内部クロック信号ＬＣＬＫ＿ＯＵＴ２の位相とを比較し、その結果をカウンタ回路に出力する。デューティー比較回路は、内部クロック信号ＬＣＬＫ＿ＯＵＴ２のデューティー比を予め記憶している所定値と比較し、その結果をカウンタ回路に出力する。カウンタ回路は、こうして入力された比較結果に基づき、カウント値のアップ又はダウンを行う。ここで、分周回路は、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化している場合に、外部クロック信号ＣＫＳを分周し、分周クロックとして出力する回路である。カウンタ回路によるカウント値の更新は、ＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴのいずれかが活性化している場合に、分周回路から出力される分周クロックに同期して行われる。
【００６０】
以上の各回路の処理により、遅延回路の出力する内部クロック信号ＬＣＬＫは、それ自身がＤＱＳ入出力回路１５を介して外部へ出力されるタイミングにおいて外部クロック信号ＣＫＳと同期し、かつデューティー比が上記所定値５０：５０となるように制御される。
【００６１】
次に、図５に示すように、クロック出力制御回路７３は、供給制御回路２０及び周期伸長回路２１を有して構成される。
【００６２】
供給制御回路２０は、周期伸長回路２１により得られる信号から長周期クロック信号を生成し、内部アクティブコマンドＡＣＴの活性化に応じてこの長周期クロック信号を出力ノード７３ａへ供給し、内部リードコマンドＲＥＡＤの活性化に応じて長周期クロック信号から内部クロック信号ＬＣＬＫに供給を切り替える回路である。
【００６３】
このような制御を行うことで、内部アクティブコマンドＡＣＴ〜内部リードコマンドＲＥＡＤのアクティブ期間内において、クロック出力制御回路７３は長周期クロック信号を出力する事となる。この長周期クロック信号は、内部電圧ＶＰＥＲＩ２の電位を図２に示したようにΔＶ１だけ下げる役割を果たし、続いて内部リードコマンドＲＥＡＤが活性化しても、その際の電位降下量（及びその後の電位上昇も含めた電位変化量）をΔＶ２として小さく抑えることが可能となる。尚、ΔＶ１及びΔＶ２の絶対値は周期伸張回路２１においてその伸張量をどの程度とするかによって調整可能である。図５においては長周期クロック信号の周期を内部クロック信号ＬＣＬＫの４倍となるようにしているが、４倍が必然ではなく２倍や８倍であっても良い。２倍とすることで上記ΔＶ２の値を４倍のときよりも更に小さく抑えることが出来る（ΔＶ１が大きくなる）。一方、８倍とするとΔＶ２の値は大きくはなるが、アクティブ期間内の消費電力を抑えることが出来る。
【００６４】
回路構成として、供給制御回路２０は、図５に示すように、ＮＡＮＤ回路ＮＡ１〜ＮＡ４，インバータＩＮＶ１〜ＩＮＶ５を有している。ＮＡＮＤ回路ＮＡ１には、内部クロック信号ＬＣＬＫと内部アイドルコマンドＩＤＬＥとが供給される。ここで、内部アイドルコマンドＩＤＬＥは、半導体装置１０がスリープモードになっているとき（パワーダウン期間）にロウレベル、それ以外のときにハイレベルとなる信号である。したがって、ＮＡＮＤ回路ＮＡ１の出力は、パワーダウン期間内にはハイレベルに固定され、それ以外のときには内部クロック信号ＬＣＬＫの反転信号となる。
【００６５】
インバータＩＮＶ１〜ＩＮＶ３は、ＮＡＮＤ回路ＮＡ１の出力端から順に直列に接続される。したがって、半導体装置１０の電源が投入されているとき、インバータＩＮＶ１，ＩＮＶ３の出力信号は内部クロック信号ＬＣＬＫと等しくなる。一方、インバータＩＮＶ２の出力信号は内部クロック信号ＬＣＬＫの反転信号／ＬＣＬＫと等しくなる。インバータＩＮＶ１，ＩＮＶ２の出力信号は、周期伸長回路２１に供給される。
【００６６】
インバータＩＮＶ４には、内部リードコマンドＲＥＡＤが供給される。ここで供給される内部リードコマンドＲＥＡＤは、外部からコマンド端子１２にリードコマンドＲＥＡＤが入力されてから、入出力回路６４によるリードデータＤＱの出力が完了するまでの期間、継続的に活性化されるハイアクティブな信号である。内部リードコマンドＲＥＡＤが活性化される期間は、上述したリード期間に相当する。インバータＩＮＶ４の出力信号は、内部リードコマンドＲＥＡＤの反転信号となる。
【００６７】
ＮＡＮＤ回路ＮＡ２には、内部アクティブコマンドＡＣＴと、周期伸長回路２１が出力するクロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２とが供給される。ここで供給される内部アクティブコマンドＡＣＴは、外部からコマンド端子１２にアクティブコマンドＡＣＴが入力されてから、入出力回路６４によるリードデータＤＱの出力が完了するまでの期間、継続的に活性化されるハイアクティブな信号である。なお、外部からのコマンドの入力は、必ずアクティブコマンドＡＣＴ、リードコマンドＲＥＡＤの順で行われ、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間は、上述したアクティブ期間に相当する。ＮＡＮＤ回路ＮＡ２の出力信号は、内部アクティブコマンドＡＣＴ、クロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２がすべてハイレベルであるときにロウレベル、そうでないときにハイレベルとなる。
【００６８】
ＮＡＮＤ回路ＮＡ３には、インバータＩＮＶ４の出力信号とＮＡＮＤ回路ＮＡ２の出力信号とが供給される。したがって、ＮＡＮＤ回路ＮＡ３の出力信号は、これらがともにハイのときにロウレベル、そうでないときにハイレベルとなる。
【００６９】
ＮＡＮＤ回路ＮＡ４には、インバータＩＮＶ３の出力信号とＮＡＮＤ回路ＮＡ３の出力信号とが供給される。したがって、ＮＡＮＤ回路ＮＡ４の出力信号は、これらがともにハイのときにロウレベル、そうでないときにハイレベルとなる。以下では、ＮＡＮＤ回路ＮＡ３の出力端とＮＡＮＤ回路ＮＡ４の入力端とを接続する配線を配線Ｌ１と称する。
【００７０】
インバータＩＮＶ５には、ＮＡＮＤ回路ＮＡ４の出力信号が供給される。インバータＩＮＶ５の出力端は出力ノード７３ａであり、したがって、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はＮＡＮＤ回路ＮＡ４の出力信号の反転信号となる。
【００７１】
周期伸長回路２１は、内部クロック信号ＬＣＬＫの周期を延ばす機能を有する回路である。具体的には、図５に示すように、それぞれＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタによって構成される４個のトランスファーゲートＴＲＦ２−１，ＴＲＦ２−２，ＴＲＦ４−１，ＴＲＦ４−２と、インバータＩＮＶ２−１〜ＩＮＶ２−７，ＩＮＶ４−２〜ＩＮＶ４−７とを有している。
【００７２】
トランスファーゲートＴＲＦ２−１の出力端は、インバータＩＮＶ２−２の出力端とインバータＩＮＶ２−３の入力端に接続される。インバータＩＮＶ２−２の入力端とインバータＩＮＶ２−３の出力端とはともにインバータＩＮＶ２−４の入力端に接続され、インバータＩＮＶ２−４の出力端は、トランスファーゲートＴＲＦ２−２の入力端に接続される。トランスファーゲートＴＲＦ２−２の出力端は、インバータＩＮＶ２−５の出力端とインバータＩＮＶ２−６の入力端に接続される。インバータＩＮＶ２−５の入力端とインバータＩＮＶ２−６の出力端とはともにインバータＩＮＶ２−７の入力端に接続され、インバータＩＮＶ２−７の出力端は、インバータＩＮＶ２−１を介して、トランスファーゲートＴＲＦ２−１の入力端に接続される。
【００７３】
トランスファーゲートＴＲＦ２−１のＰ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ２−２のＮ型チャネルＭＯＳトランジスタの制御端子には、供給制御回路２０から内部クロック信号ＬＣＬＫの反転信号／ＬＣＬＫが供給される。一方、トランスファーゲートＴＲＦ２−１のＮ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ２−２のＰ型チャネルＭＯＳトランジスタの制御端子には、供給制御回路２０から内部クロック信号ＬＣＬＫが供給される。インバータＩＮＶ２−７の出力端からはクロック信号ＬＣＬＫ２＿１が取り出され、インバータＩＮＶ２−１の出力端からはクロック信号ＬＣＬＫ２＿２が取り出される。クロック信号ＬＣＬＫ２＿２は、上述したように、供給制御回路２０内のＮＡＮＤ回路ＮＡ２に供給される。
【００７４】
以上の構成により、クロック信号ＬＣＬＫ２＿２は、図２に示したように、内部クロック信号ＬＣＬＫの周期を２倍に延ばした信号となる。
【００７５】
図５に戻る。トランスファーゲートＴＲＦ４−１の出力端は、インバータＩＮＶ４−２の出力端とインバータＩＮＶ４−３の入力端に接続される。インバータＩＮＶ４−２の入力端とインバータＩＮＶ４−３の出力端とはともにインバータＩＮＶ４−４の入力端に接続され、インバータＩＮＶ４−４の出力端は、トランスファーゲートＴＲＦ４−２の入力端に接続される。トランスファーゲートＴＲＦ４−２の出力端は、インバータＩＮＶ４−５の出力端とインバータＩＮＶ４−６の入力端に接続される。インバータＩＮＶ４−５の入力端とインバータＩＮＶ４−６の出力端とはともにインバータＩＮＶ４−７の入力端に接続され、インバータＩＮＶ４−７の出力端は、インバータＩＮＶ４−１を介して、トランスファーゲートＴＲＦ４−１の入力端に接続される。
【００７６】
トランスファーゲートＴＲＦ４−１のＰ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ４−２のＮ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ２＿２が供給される。一方、トランスファーゲートＴＲＦ４−１のＮ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ４−２のＰ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ２＿１が供給される。インバータＩＮＶ４−１の出力端からは、クロック信号ＬＣＬＫ４＿２が取り出される。クロック信号ＬＣＬＫ４＿２は、上述したように、供給制御回路２０内のＮＡＮＤ回路ＮＡ２に供給される。
【００７７】
以上の構成により、クロック信号ＬＣＬＫ４＿２は、図２に示したように、内部クロック信号ＬＣＬＫの周期を４倍に延ばした信号となる。
【００７８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。この場合、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はクロック伝送回路３に供給されない。
【００７９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ２＿２、クロック信号ＬＣＬＫ４＿２、及び内部クロック信号ＬＣＬＫの論理積信号が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本実施の形態では、この論理積信号が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【００８０】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫが、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【００８１】
図６には、長周期クロック出力モードである場合を前提として、配線Ｌ１の電位の変化と、内部クロック信号ＬＣＬＫ＿ＯＵＴ１とについても図示している。同図に示すように、配線Ｌ１の電位はクロック信号ＬＣＬＫ２＿２とクロック信号ＬＣＬＫ４＿２との論理積信号となっており、内部クロック信号ＬＣＬＫ＿ＯＵＴ１は配線Ｌ１の電位と内部クロック信号ＬＣＬＫとの論理積信号となっている。その結果、長周期クロック出力モードでの内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、図２にも示したように、内部クロック信号ＬＣＬＫの４倍の周期を有する長周期クロック信号となる。
【００８２】
図７は、本発明の好ましい第２の実施の形態による半導体装置が備えるクロック出力制御回路７３の内部構成を示す回路図である。本実施の形態による半導体装置は、クロック出力制御回路７３の内部構成以外の点では、第１の実施の形態による半導体装置１０と同一であるので、以下ではクロック出力制御回路７３の内部構成についてのみ説明する。
【００８３】
図７に示すように、本実施の形態によるクロック出力制御回路７３も、供給制御回路２０及び周期伸長回路２１を有して構成される。ただし、これらの内部構成は第１の実施の形態で説明したものと異なっており、その結果、本実施の形態では、アクティブ期間内において活性化される長周期の内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、内部クロック信号ＬＣＬＫの４倍の周期を有し、かつハイのパルス幅が内部クロック信号ＬＣＬＫの４倍である信号となる。以下、詳しく説明する。
【００８４】
本実施の形態による供給制御回路２０は、図７に示すように、ＮＡＮＤ回路ＮＡ１〜ＮＡ６，インバータＩＮＶ１〜ＩＮＶ６を有している。内部クロック信号ＬＣＬＫと内部アイドルコマンドＩＤＬＥとは、ＮＡＮＤ回路ＮＡ１の入力端に供給される。内部リードコマンドＲＥＡＤは、インバータＩＮＶ３の入力端に供給される。内部アクティブコマンドＡＣＴは、インバータＩＮＶ４の入力端及びＮＡＮＤ回路ＮＡ２の入力端に供給される。
【００８５】
ＮＡＮＤ回路ＮＡ１の出力端は、インバータＩＮＶ１，ＩＮＶ２をこの順で介して、ＮＡＮＤ回路ＮＡ３の入力端に接続される。ＮＡＮＤ回路ＮＡ２の出力端も、ＮＡＮＤ回路ＮＡ３の入力端に接続される。インバータＩＮＶ３の出力端は、ＮＡＮＤ回路ＮＡ２の入力端及びＮＡＮＤ回路ＮＡ５の入力端に接続される。インバータＩＮＶ４の出力端は、インバータＩＮＶ５を介して、ＮＡＮＤ回路ＮＡ４の入力端に接続される。ＮＡＮＤ回路ＮＡ４の出力端は、ＮＡＮＤ回路ＮＡ５の入力端に接続される。
【００８６】
ＮＡＮＤ回路ＮＡ３，ＮＡ５の出力端は、ともにＮＡＮＤ回路ＮＡ６の入力端に接続される。以下では、ＮＡＮＤ回路ＮＡ５の出力端とＮＡＮＤ回路ＮＡ６の入力端とを接続する配線を配線Ｌ２と称する。ＮＡＮＤ回路ＮＡ６の出力端は、インバータＩＮＶ６を介して、出力ノード７３ａに出力される。したがって、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はＮＡＮＤ回路ＮＡ６の出力信号の反転信号となる。
【００８７】
本実施の形態による周期伸長回路２１は、図７に示すように、クロック信号ＬＣＬＫ２＿２が供給制御回路２０に供給されることがない点で、図５に示した周期伸長回路２１と異なっている。これ以外の点では両者は同一であるので、詳しい説明は省略する。
【００８８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。この場合、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はクロック伝送回路３に供給されない。
【００８９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本実施の形態では、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【００９０】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫが、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【００９１】
図８は、本実施の形態によるクロック出力制御回路７３に関わる各信号の、長周期クロック出力モードにおける時間変化を示すタイミング図である。同図に示す各信号のうち、内部クロック信号ＬＣＬＫとクロック信号ＬＣＬＫ４＿２については、図６に示したものと同一である。
【００９２】
図８に示すように、配線Ｌ２の電位はクロック信号ＬＣＬＫ４＿２と同一となっており、内部クロック信号ＬＣＬＫ＿ＯＵＴ１にもクロック信号ＬＣＬＫ４＿２がそのまま現れている。その結果、本実施の形態による長周期クロック信号は、図６に示した内部クロック信号ＬＣＬＫ＿ＯＵＴ１のようなパルス状の信号ではなく、図８に示すようなデューティー比５０：５０の信号となる。
【００９３】
以上説明したように、本実施の形態による半導体装置１０によれば、長周期クロック出力モードでクロック伝送回路３に供給する長周期クロック信号を、デューティー比５０：５０の信号とすることが可能になる。
【００９４】
図９は、本発明の好ましい第２の実施の形態の変形例による半導体装置が備えるクロック出力制御回路７３の内部構成を示す回路図である。本変形例では、クロック出力制御回路７３から出力される内部クロック信号ＬＣＬＫ＿ＯＵＴ１は第２の実施の形態によるものと同一であるが、供給制御回路２０の内部構成が第２の実施の形態によるものと異なっている。そこで以下では、本変形例による供給制御回路２０の内部構成について、詳しく説明する。
【００９５】
本変形例による供給制御回路２０は、図９に示すように、ＮＡＮＤ回路ＮＡ１，インバータＩＮＶ１〜ＩＮＶ５、ＮＯＲ回路ＮＯＲ１、及びセレクタ回路ＳＥＬ１を有している。内部クロック信号ＬＣＬＫと内部アイドルコマンドＩＤＬＥとは、ＮＡＮＤ回路ＮＡ１の入力端に供給される。内部リードコマンドＲＥＡＤは、ＮＯＲ回路ＮＯＲ１の入力端に供給される。内部アクティブコマンドＡＣＴは、インバータＩＮＶ５を介して、ＮＯＲ回路ＮＯＲ１の入力端に供給される。
【００９６】
ＮＡＮＤ回路ＮＡ１の出力端は、インバータＩＮＶ１〜ＩＮＶ３をこの順で介して、セレクタ回路ＳＥＬ１の一方入力端に接続される。セレクタ回路ＳＥＬ１の他方入力端には、周期伸長回路２１からクロック信号ＬＣＬＫ４＿２が供給される。
【００９７】
セレクタ回路ＳＥＬ１は、ＮＯＲ回路ＮＯＲ１の出力がハイレベルである場合にクロック信号ＬＣＬＫ４＿２の反転信号を出力し、ロウレベルである場合にインバータＩＮＶ３の出力信号の反転信号を出力するよう構成される。セレクタ回路ＳＥＬ１の出力信号は、インバータＩＮＶ４を介して、出力ノード７３ａに出力される。したがって、内部クロック信号ＬＣＬＫ＿ＯＵＴ１はセレクタ回路ＳＥＬ１の出力信号の反転信号となる。
【００９８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、この場合には内部アクティブコマンドＡＣＴ及び内部リードコマンドＲＥＡＤもロウレベルになっているので、セレクタ回路ＳＥＬ１の出力信号はハイレベルに固定される。したがって、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。
【００９９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本変形例でも、クロック信号ＬＣＬＫ４＿２が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【０１００】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫが、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【０１０１】
つまり、本実施の形態によれば、第２の実施の形態とは異なる内部構成を有する供給制御回路２０を用いて、第２の実施の形態と同一の内部クロック信号ＬＣＬＫ＿ＯＵＴ１を得ることが可能になっている。
【０１０２】
図１０は、本発明の好ましい第３の実施の形態による半導体装置が備えるクロック出力制御回路７３の内部構成を示す回路図である。本実施の形態による半導体装置も、クロック出力制御回路７３の内部構成以外の点では、第１の実施の形態による半導体装置１０と同一であるので、以下ではクロック出力制御回路７３の内部構成についてのみ説明する。
【０１０３】
図１０に示すように、本実施の形態によるクロック出力制御回路７３も、供給制御回路２０及び周期伸長回路２１を有して構成される。ただし、これらの内部構成は第１の実施の形態で説明したものと異なっており、その結果、長周期クロック信号の波形が第１の実施の形態と異なっている。以下、詳しく説明する。
【０１０４】
本実施の形態による供給制御回路２０は、図１０に示すように、ＮＡＮＤ回路ＮＡ２が４入力で構成され、内部アクティブコマンドＡＣＴ及びクロック信号ＬＣＬＫ２＿２，ＬＣＬＫ４＿２の他に、周期伸長回路２１が出力するクロック信号ＬＣＬＫ８＿２も供給される点で、図３に示した供給制御回路２０と異なっている。これ以外の点では両者は同一であるので、詳しい説明は省略する。
【０１０５】
本実施の形態による周期伸長回路２１は、図１０に示すように、それぞれＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタによって構成される２個のトランスファーゲートＴＲＦ８−１，ＴＲＦ８−２と、インバータＩＮＶ８−１〜ＩＮＶ８−７をさらに有する点で、図５に示した周期伸長回路２１と異なっている。また、本実施の形態による周期伸長回路２１では、インバータＩＮＶ４−７の出力端からクロック信号ＬＣＬＫ４＿１が取り出される点でも、図５に示した周期伸長回路２１と異なっている。以下、これらの相違点を中心に説明する。
【０１０６】
トランスファーゲートＴＲＦ８−１の出力端は、インバータＩＮＶ８−２の出力端とインバータＩＮＶ８−３の入力端に接続される。インバータＩＮＶ８−２の入力端とインバータＩＮＶ８−３の出力端とはともにインバータＩＮＶ８−４の入力端に接続され、インバータＩＮＶ８−４の出力端は、トランスファーゲートＴＲＦ８−２の入力端に接続される。トランスファーゲートＴＲＦ８−２の出力端は、インバータＩＮＶ８−５の出力端とインバータＩＮＶ８−６の入力端に接続される。インバータＩＮＶ８−５の入力端とインバータＩＮＶ８−６の出力端とはともにインバータＩＮＶ８−７の入力端に接続され、インバータＩＮＶ８−７の出力端は、インバータＩＮＶ８−１を介して、トランスファーゲートＴＲＦ８−１の入力端に接続される。
【０１０７】
トランスファーゲートＴＲＦ８−１のＰ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ８−２のＮ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ４＿２が供給される。一方、トランスファーゲートＴＲＦ８−１のＮ型チャネルＭＯＳトランジスタの制御端子、及びトランスファーゲートＴＲＦ８−２のＰ型チャネルＭＯＳトランジスタの制御端子には、クロック信号ＬＣＬＫ４＿１が供給される。インバータＩＮＶ８−１の出力端からはクロック信号ＬＣＬＫ８＿２が取り出される。クロック信号ＬＣＬＫ８＿２は、上述したように、供給制御回路２０内のＮＡＮＤ回路ＮＡ２に供給される。
【０１０８】
以上説明した構成により、まず内部アイドルコマンドＩＤＬＥがロウレベルとなっている場合、出力ノード７３ａの電位はロウレベルに固定される（クロック停止モード）。
【０１０９】
一方、内部アイドルコマンドＩＤＬＥがハイレベルとなっている場合には、内部アクティブコマンドＡＣＴが活性化してから内部リードコマンドＲＥＡＤが活性化するまでの期間（アクティブ期間）においては、クロック信号ＬＣＬＫ２＿２、クロック信号ＬＣＬＫ４＿２、クロック信号ＬＣＬＫ８＿２、及び内部クロック信号ＬＣＬＫの論理積信号が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（長周期クロック出力モード）。本実施の形態では、この論理積信号が、内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号に相当する。
【０１１０】
また、内部リードコマンドＲＥＡＤが活性化されてから内部リードコマンドＲＥＡＤが非活性化するまでの期間（リード期間）においては、内部クロック信号ＬＣＬＫ（第２のクロック信号）が、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力ノード７３ａに出力される（通常クロック出力モード）。
【０１１１】
クロック信号ＬＣＬＫ８＿２は、内部クロック信号ＬＣＬＫの８倍の周期を有する周期信号である。したがって、本実施の形態による長周期クロック信号は、内部クロック信号ＬＣＬＫの８倍の周期を有する周期信号となる。
【０１１２】
以上説明したように、本実施の形態による半導体装置１０によれば、アクティブ期間内にクロック伝送回路３に供給する長周期クロック信号の周期を、内部クロック信号ＬＣＬＫの周期の８倍とすることができる。したがって、クロック伝送回路３の電流消費量を、より抑えることが可能になる。
【０１１３】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１１４】
３ クロック伝送回路
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ データストローブ端子
１６ 入出力回路
１６ａ，１６ｂ 電源端子
２０ 供給制御回路
２１ 周期伸長回路
３１ コマンドバッファ
３２ コマンドデコーダ
４０ クロックバッファ
４１ アドレスバッファ
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リフレッシュ回路
６０ メモリセルアレイ
６１ センス回路
６２ リードライトアンプ
６４ 入出力回路
６５ ＤＱＳ入出力回路
７０ ＤＬＬ回路
７１ ＤＬＬリフレッシュ制御回路
７２ レプリカ回路
７３，７４ クロック出力制御回路
７３ａ 出力ノード
７５ バッファ回路
７６ クロックツリー
７７ ＲＯＭ
８０〜８２ 内部電圧発生回路
９０ ＯＲ回路
ＡＣＴ アクティブコマンド，内部アクティブコマンド
ＩＤＬＥ 内部アイドルコマンド
ＩＮＶ１〜ＩＮＶ６，ＩＮＶ２−１〜ＩＮＶ２−７，ＩＮＶ４−１〜ＩＮＶ４−７，ＩＮＶ８−１〜ＩＮＶ８−７ インバータ
Ｌ１，Ｌ２ 配線
ＬＣＬＫ，ＬＣＬＫ＿ＯＵＴ１，ＬＣＬＫ＿ＯＵＴ２ 内部クロック信号
ＬＣＬＫ２＿１，ＬＣＬＫ２−２，ＬＣＬＫ４−１，ＬＣＬＫ４−２，ＬＣＬＫ８−２ クロック信号
ＮＡ１〜ＮＡ６ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
ＲＥＡＤ リードコマンド，内部リードコマンド
Ｓ１ 起動信号
ＳＥＬ１ セレクタ回路
ＴＲＦ２−１，ＴＲＦ２−２，ＴＲＦ４−１，ＴＲＦ４−２，ＴＲＦ８−１，ＴＲＦ８−２ トランスファーゲート
ＶＤＤ，ＶＳＳ 外部電源電圧
ＶＰＥＲＤ，ＶＰＥＲＩ２，ＶＰＥＲＩ 内部電圧
【特許請求の範囲】
【請求項１】
アクティブ期間内に内部クロック信号よりも周期の長い長周期クロック信号を供給し、前記アクティブ期間に続くリード期間内に前記内部クロック信号を供給するクロック出力制御回路と、
前記クロック出力制御回路から出力された前記内部クロック信号及び前記長周期クロック信号を伝送するクロック伝送回路と、
外部データ端子と、
前記クロック伝送回路によって伝送された前記内部クロック信号に同期して、前記外部データ端子にリードデータを出力する出力回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記出力回路は、前記アクティブ期間内には前記リードデータを出力しない
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック出力制御回路は、パワーダウン期間内に、前記内部クロック信号及び前記長周期クロック信号の供給を行わない
ことを特徴とする請求項１又は２のいずれか一項に記載の半導体装置。
【請求項４】
前記クロック伝送回路は、内部電圧を動作電源として動作し、
前記半導体装置は、前記内部電圧を生成し、前記クロック伝送回路に供給する内部電圧生成回路を備え、
前記内部電圧の電位は、前記アクティブ期間内に第１の電位から第２の電位に降下し、前記リード期間内に前記第２の電位から第３の電位に降下する
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記内部クロック信号を生成して前記クロック出力制御回路に供給するＤＬＬ回路を備え、
前記クロック出力制御回路は、前記ＤＬＬ回路から供給された前記内部クロック信号の周期を延ばすことによって、前記長周期クロック信号を生成する
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記クロック出力制御回路は、
前記ＤＬＬ回路から供給された前記内部クロック信号の周期を延ばす周期伸長回路と、
前記周期伸長回路により得られる信号から前記長周期クロック信号を生成し、アクティブコマンドの活性化に応じて該長周期クロック信号の供給を開始するとともに、リードコマンドの活性化に応じて前記内部クロック信号の供給を開始する供給制御回路とを有する
ことを特徴とする請求項５に記載の半導体装置。
【請求項１】
アクティブ期間内に内部クロック信号よりも周期の長い長周期クロック信号を供給し、前記アクティブ期間に続くリード期間内に前記内部クロック信号を供給するクロック出力制御回路と、
前記クロック出力制御回路から出力された前記内部クロック信号及び前記長周期クロック信号を伝送するクロック伝送回路と、
外部データ端子と、
前記クロック伝送回路によって伝送された前記内部クロック信号に同期して、前記外部データ端子にリードデータを出力する出力回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記出力回路は、前記アクティブ期間内には前記リードデータを出力しない
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック出力制御回路は、パワーダウン期間内に、前記内部クロック信号及び前記長周期クロック信号の供給を行わない
ことを特徴とする請求項１又は２のいずれか一項に記載の半導体装置。
【請求項４】
前記クロック伝送回路は、内部電圧を動作電源として動作し、
前記半導体装置は、前記内部電圧を生成し、前記クロック伝送回路に供給する内部電圧生成回路を備え、
前記内部電圧の電位は、前記アクティブ期間内に第１の電位から第２の電位に降下し、前記リード期間内に前記第２の電位から第３の電位に降下する
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記内部クロック信号を生成して前記クロック出力制御回路に供給するＤＬＬ回路を備え、
前記クロック出力制御回路は、前記ＤＬＬ回路から供給された前記内部クロック信号の周期を延ばすことによって、前記長周期クロック信号を生成する
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記クロック出力制御回路は、
前記ＤＬＬ回路から供給された前記内部クロック信号の周期を延ばす周期伸長回路と、
前記周期伸長回路により得られる信号から前記長周期クロック信号を生成し、アクティブコマンドの活性化に応じて該長周期クロック信号の供給を開始するとともに、リードコマンドの活性化に応じて前記内部クロック信号の供給を開始する供給制御回路とを有する
ことを特徴とする請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１２９６３０（Ｐ２０１２−１２９６３０Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７７２６４（Ｐ２０１０−２７７２６４）
【出願日】平成２２年１２月１３日（２０１０．１２．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１３日（２０１０．１２．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]