半導体装置
【課題】十分な電流を流すことのできるトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ、上面および側面が鞍形状を形成し、上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、凸部の上面を除いた半導体領域の上面と、第１方向に沿った側面と、第１方向に直交する第２方向に沿った、上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極であって、上面における鞍点を含む領域の直上に設けられた本体部と、本体部に接続され半導体領域の第１方向に沿った側面を覆う脚部と、を有し、脚部の第１方向における長さが上面における鞍点を含む領域の直上に設けられた本体部の第１方向における長さよりも長くなるように構成されたゲート電極と、ゲート電極の両側の半導体基板に設けられた第１および第２不純物領域と、を備えている。
【解決手段】一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ、上面および側面が鞍形状を形成し、上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、凸部の上面を除いた半導体領域の上面と、第１方向に沿った側面と、第１方向に直交する第２方向に沿った、上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極であって、上面における鞍点を含む領域の直上に設けられた本体部と、本体部に接続され半導体領域の第１方向に沿った側面を覆う脚部と、を有し、脚部の第１方向における長さが上面における鞍点を含む領域の直上に設けられた本体部の第１方向における長さよりも長くなるように構成されたゲート電極と、ゲート電極の両側の半導体基板に設けられた第１および第２不純物領域と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭのセルトランジスタにはＲＣＡＴ（Recessed Channel Array Transistor）と呼ばれるトランジスタが使われている。このトランジスタには通常のプラナ型のＭＯＳＦＥＴに対し、オフリーク電流を抑えられるというメリットがある。しかし、ＭＲＡＭのように駆動電流も要求される場合はＲＣＡＴ構造では困難である。
【０００３】
そこでＲＣＡＴよりもチャネル幅Ｗの大きいＳ−Ｆｉｎ型の電界効果トランジスタ（Saddle Fin type Field Effect Transistor)が提案されている。しかし、Ｓ−Ｆｉｎ型のトランジスタもＲＣＡＴと比較してトランジスタのソース部の大きさは広がっていないため、要求に応えるだけの駆動電流を達成することは困難である。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】M. Yoshida et al, "Recessed Channel Fin Field-Effect Transistor Cell Technology for Future-Generation Dynamic Random Access Memories", Japanese Journal of Applied Physics, Vol.47, No. 4, 2008, pp2672-2675
【非特許文献２】S. Chung et al, "Highly Scalable Saddle-Fin(S-Fin) Transistor for Sub-50nm DRAM Technology", 2006 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、十分な電流を流すことのできるトランジスタを備えた半導体装置を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ、上面および側面が鞍形状を形成し、前記上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、前記凸部の上面を除いた前記半導体領域の上面と、前記第１方向に沿った側面と、前記第１方向に直交する第２方向に沿った、前記上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極であって、前記上面における鞍点を含む領域の直上に設けられた本体部と、前記本体部に接続され前記半導体領域の前記第１方向に沿った側面を覆う脚部と、を有し、前記脚部の前記第１方向における長さが前記上面における鞍点を含む領域の直上に設けられた前記本体部の前記第１方向における長さよりも長くなるように構成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた第１および第２不純物領域と、を備えていることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）乃至１（ｄ）は第１実施形態による半導体装置を示す断面図。
【図２】図２（ａ）乃至２（ｃ）は比較例による半導体装置を示す断面図。
【図３】第１実施形態と比較例のオン電流およびオフ電流のソース／ドレインの深さ依存性を示す図。
【図４】第１実施形態の半導体装置のサイズの範囲を説明する。
【図５】図５は、第１実施形態の半導体装置の上面図。
【図６】図６（ａ）乃至図６（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図７】図７（ａ）乃至図７（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図８】図８（ａ）乃至図８（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図９】図９（ａ）乃至図９（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１０】図１０（ａ）乃至図１０（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１１】図１１（ａ）乃至図１１（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１２】図１２（ａ）乃至図１２（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１３】図１３（ａ）乃至図１３（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１４】図１４（ａ）乃至図１４（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１５】図１５（ａ）乃至図１５（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１６】第２実施形態による半導体装置を示す回路図。
【図１７】第２実施形態の半導体装置に用いられるＭＴＪを示す断面図。
【図１８】第３実施形態の半導体装置のメモリセルを示す回路図。
【発明を実施するための形態】
【０００８】
以下に、図面を参照して実施形態を説明する。
【０００９】
（第１実施形態）
第１実施形態の半導体装置を図１（ａ）乃至図１（ｄ）に示す。この第１実施形態の半導体装置はトランジスタ１を有し、このトランジスタの断面図を図１（ａ）に示す。また、第１実施形態のトランジスタを図１（ａ）に示す切断線Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄでそれぞれ切断した場合の断面図を図１（ｂ）、１（ｃ）、１（ｄ）に示す。なお、図１（ａ）は、図１（ｂ）に示す切断線Ａ−Ａで切断した断面図となっている。
【００１０】
この第１実施形態のトランジスタ１は、例えばＳｉ基板である半導体基板１０の素子領域１３に設けられる。この素子領域１３は、絶縁体の素子分離領域１２によって素子分離されている。トランジスタ１は、半導体基板１０上に半導体基板１０と同じ材料からなるチャネル領域１１を備えている。このチャネル領域１１は、上面および側面が鞍(saddle)形状を形成している。すなわち、図１（ａ）に示すように、チャネル領域１１の上面における鞍点を含む領域１１ａにおける、第１の方向（電流が流れる方向）の両端にそれぞれ凸部１１ｂが存在し（図１（ａ）、１（ｃ））、第１の方向と直交する第２の方向においては、鞍点を含む領域１１ａが半導体基板１０から最も高い面となっている（図１（ａ）、１（ｂ））。そして、上記鞍点を含む領域１１ａは本実施形態では平坦となっている（図１（ａ）、１（ｂ））。
【００１１】
凸部１１ｂを除いたチャネル領域１１の上面および第１の方向に沿った側面上にゲート絶縁膜１４が設けられている。なお、鞍点を含む領域１１ａ側における凸部１１ｂの側面もゲート絶縁膜１４で覆われている。また、ゲート絶縁膜は、チャネル領域１１の直下における素子領域（半導体基板）１０の側面の一部にも延在している（図１（ａ）、１（ｂ））。そして、ゲート絶縁膜１４を覆うように、ゲート電極１６が設けられている。このゲート電極１６は、チャネル領域の鞍点を含む領域１１ａ上に設けられた本体部１６ａと、チャネル領域１１の側部およびチャネル領域１１の直下における素子領域１３の側面の一部にゲート絶縁膜１４を間に挟んで設けられた脚部１６ｂと、を備えている。なお、脚部１６ｂ上にも本体部１６ａは延在している（図１（ａ）、１（ｂ）、１（ｃ））。したがって、脚部１６ｂ上に延在している本体部１６ａの第１方向における長さは脚部１６ｂの第１の方向における長さとほぼ同じ長さとなっている。また、脚部１６ｂの第１の方向における長さは、図１（ａ）に示すゲート電極１６のゲート長Ｌｇよりも長くなっている。なお、このゲート電極１６は、鞍形状のチャネル領域１１に「人」が乗っている形状に例えることができ、脚部１６ｂは「人」の脚に相当し、本体部１６ａは「人」の胴体に相当する。チャネル領域１１の第１の方向における長さは、ゲート電極１６の第１の方向における長さよりも長く（図１（ａ））、チャネル領域１１の第２の方向における長さは、ゲート電極１６の第２の方向における長さよりも短い（図１（ｂ））。
【００１２】
図１（ａ）に示すように、ゲート電極１６の両側の半導体基板１０上には、不純物が導入されたソース領域１８ａおよびドレイン領域１８ｂがチャネル領域１１およびゲート電極１６を挟んで第１の方向に離間されて設けられている。そして、図１（ａ）に示すように、ソース領域１８ａおよびドレイン領域１８ｂは、チャネル領域１１の凸部１１ｂの上面および第１の方向に直交するチャネル領域１１の側面の一部を覆うように設けられている。したがって、ソース領域１８ａおよびドレイン領域１８ｂと、半導体基板１０とのそれぞれの界面がチャネル領域１１の凸部１１ｂの上面よりも低く（図１（ａ））、ゲート電極１６の脚部１６ｂの下面よりも高い位置となるように、ソース領域１８ａおよびドレイン領域１８ｂは設けられている。また、ソース領域１８ａおよびドレイン領域１８ｂの上面がゲート電極１６の本体１６ａの底面よりも高い位置となるように、ソース領域１８ａおよびドレイン領域１８ｂは設けられている。第１の方向に直交するゲート電極１６の側面には、絶縁体であるゲート側壁２０が設けられている。ソース領域１８ａおよびドレイン領域１８ｂがｎ型の不純物領域であれば、トランジスタ１はｎチャネルトランジスタとなり、ソース領域１８ａおよびドレイン領域１８ｂがｐ型の不純物領域であれば、トランジスタ１はｐチャネルトランジスタとなる。
【００１３】
（比較例）
次に第１実施形態の比較例によるトランジスタを図２（ａ）、２（ｂ）、２（ｃ）に示す。この比較例のトランジスタの断面図を図２（ａ）に示す。また、比較例のトランジスタを図２（ａ）に示す切断線Ｂ−Ｂ、Ｃ−Ｃでそれぞれ切断した場合の断面図を図２（ｂ）、２（ｃ）に示す。なお、図２（ａ）は、図２（ｂ）に示す切断線Ａ−Ａで切断した断面図となっている。
【００１４】
この比較例のトランジスタは、ゲート電極１６の脚部１６ｂの第１方向における長さが図１（ａ）乃至図１（ｄ）に示す第１実施形態のトランジスタと異なっている以外は、第１実施形態のトランジスタと同じ構成となっている。すなわち、比較例のトランジスタは、ゲート電極１６の脚部１６ｂの第１方向における長さが第１実施形態のトランジスタのそれよりも短くし、ゲート電極のゲート長Ｌｇとほぼ同じ長さとなっている。なお、この比較例のトランジスタは、公知のＳ−Ｆｉｎ型トランジスタである。
【００１５】
次に、第１実施形態のトランジスタおよび比較例のトランジスタに対して、ソース／ドレイン領域の深さＤを変えたときの、オン電流Ｉｏｎと、オフリーク電流Ｉｏｆｆとをシミュレーションによって求めた結果を図３に示す。なお、シミュレーションに用いた第１実施形態および比較例のトランジスタのパラメータは、ゲート長Ｌｇが２５ｎｍ、ゲート幅が３２ｎｍ、ゲート絶縁膜の膜厚が１．８ｎｍである。また、ソース／ドレイン領域と半導体基板との界面からゲート絶縁膜１４の下面までの長さが６０ｎｍであり、半導体基板の不純物濃度が４×１０１７／ｃｍ３である。
【００１６】
図３からわかるように、比較例に比べて、第１実施形態のトランジスタは、オフリーク電流Ｉｏｆｆを同一にした場合はオン電流Ｉｏｎが増大し、オン電流Ｉｏｎを同一にした場合はオフリーク電流Ｉｏｆｆを低減することができる。
【００１７】
以上説明したように、第１実施形態によれば、ゲート電極１６の脚部１６ｂがゲート長Ｌｇよりも長く、ソース／ドレイン領域と半導体基板との界面がチャネル領域１１の鞍点を含む領域１１ａよりも深い位置にあるため、チャネル領域に電子が注入されやすくなり駆動電流が増加する。また、ソース／ドレイン領域と半導体基板との界面がチャネル領域１１の鞍点を含む領域１１ａよりも深い位置にあるので、チャネル領域１１の側面をより有効に電流経路として使えるようになり、駆動電流を増加することができる。
【００１８】
比較例においても、ソース／ドレイン領域の深さを深くすることで、チャネルの側面を電流経路として使えるようにすることも可能であるが、パンチスルーによるオフリーク電流も大きくなってしまうという問題がある。
【００１９】
本実施形態の場合、チャネル領域１１に凸部１１ｂを設けたことにより、ゲート長を実効的に長くすることが可能となり、パンチスルーを抑えることができ、これにより、オフリーク電流を抑えることができる。
【００２０】
また、ゲート電極１６の脚部１６ｂが第１の方向に沿って長くなっていることで、チャネル領域１１に電子が注入されやすくなり駆動電流を増加することができる。
【００２１】
なお、図４に示すように、第１実施形態のトランジスタ１においては、ゲート電極１６の脚部１６ｂの第１の方向における長さａは、ゲート長をＬｇとしたとき、１．８Ｌｇ〜２．０Ｌｇの範囲にあることが好ましい。長さａが１．８Ｌｇ未満であるとオフリーク電流の抑制効果が低下する。また、本実施形態のトランジスタ１をメモリのセルトランジスタに用いた場合に、長さａが２Ｌｇを超えると、隣接して設けられるセルトランジスタのゲート電極の脚部と接触する可能性が高くなるからである。また、チャネル領域１１の凸部１１ｂの高さｂは「０」より大きければ、パンチスルーによるオフリーク電流を抑制することができる。また、ソース／ドレイン領域１８ａ、１８ｂと半導体基板１０との界面は、ゲート電極１６の脚部１６ｂの下面よりも浅い位置にあることが好ましい。そして、ソース／ドレイン領域１８ａ、１８ｂの上面からゲート電極１６の脚部１６ｂの下面までの長さｃは、１．２Ｌｇ〜２Ｌｇの範囲にあることが好ましい。そしてチャネル領域の鞍点を含む１１ａの上面からゲート電極の脚部ｂの下面までの長さｃは、１．２Ｌｇ〜２Ｌｇの範囲にあることが好ましい。長さｃが２Ｌｇを超えてもオフリーク電流を抑制する効果は増えない。したがって、ソース／ドレイン領域１８ａ、１８ｂの深さ、すなわち上面から下面までの長さは、１．２Ｌｇ〜２Ｌｇの範囲にあることが好ましい。
【００２２】
（製造方法）
次に、第１実施形態のトランジスタ１の製造方法を図５乃至図１５（ｅ）を参照して説明する。図５は、セルトランジスタ１が集積化して形成された場合の上面図である。図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）は、図５に示す切断線Ａ−Ａで切断したときの製造工程を示す断面図である。図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）は、図５に示す切断線Ｂ−Ｂで切断したときの製造工程を示す断面図である。図６（ｃ）、図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）、図１４（ｃ）、図１５（ｃ）は、図５に示す切断線Ｃ−Ｃで切断したときの製造工程を示す断面図である。図６（ｄ）、図７（ｄ）、図８（ｄ）、図９（ｄ）、図１０（ｄ）、図１１（ｄ）、図１２（ｄ）、図１３（ｄ）、図１４（ｄ）、図１５（ｄ）は、図５に示す切断線Ｄ−Ｄで切断したときの製造工程を示す断面図である。図６（ｅ）、図７（ｅ）、図８（ｅ）、図９（ｅ）、図１０（ｅ）、図１１（ｅ）、図１２（ｅ）、図１３（ｅ）、図１４（ｅ）、図１５（ｅ）は、図５に示す切断線Ｅ−Ｅで切断したときの製造工程を示す断面図である。
【００２３】
まず、半導体基板１０に、例えばＳＴＩ（Shallow Trench Isolation）等の素子分離領域１２を形成し、セルトランジスタ１を形成するための素子領域１３を形成する（図５、図６（ａ）乃至図６（ｅ））。続いて、例えばＳｉＮであるハードマスク材料を半導体基板１０上に成膜し、リソグラフィー技術を用いてハードマスク材料をパターニングすることにより、ハードマスク２２を形成する（図６（ａ）乃至図６（ｅ））。このハードマスク２２は、素子領域１３と素子分離領域１２にそれぞれ開口を有している。
【００２４】
次に、図７（ａ）乃至図７（ｅ）に示すように、ハードマスク２２を用いて、素子領域１３および素子分離領域１２をエッチングし、素子領域１３および素子分離領域１２にそれぞれ凹部２３ａ、２３ｂを形成する。続いて、ハードマスク２２を用いて、素子領域１３を選択的にエッチングする。この際、素子分離領域１２はほとんどエッチングされない（図８（ａ）乃至図８（ｅ））。
【００２５】
次に、図９（ａ）乃至図９（ｅ）に示すように、素子領域１３の凹部２３ａの側部および素子分離領域１２の凹部２３ｂの側部にそれぞれ、絶縁体、例えばＳｉＮである側壁２４を形成する。続いて、図１０（ａ）乃至図１０（ｅ）に示すように、ハードマスク２２および側壁２４をマスクとして、選択性の高い等方性エッチングにより、素子分離領域１２を加工する。すると、図１０（ｂ）、１０（ｄ）に示すように、素子分離領域１２の凹部２３ｂに接続する空洞２５が形成されるとともに、図１０（ｃ）に示すように、露出している素子分離領域１２の上面が低くなる。その後、図１１（ａ）乃至図１１（ｅ）に示すように、ハードマスク２２および側壁２４を選択的に除去する。
【００２６】
次に、図１２（ａ）乃至図１２（ｅ）に示すように、露出している素子領域１３の表面を覆うようにゲート絶縁膜１４を形成する。続いて、空洞部２５および凹部２３ａ、２３ｂを埋め込むように、ポリシリコン膜２６を堆積し、その後、ポリシリコン膜２６の上面を平坦化する。
【００２７】
次に、図１３（ａ）乃至図１３（ｅ）に示すように、リソグラフィー技術を用いてポリシリコン膜２６をゲート電極形状にパターニングし、ゲート電極１６を形成する。続いて、素子領域１３上に露出しているゲート電極の側部に絶縁体の側壁２０を公知の技術を用いて形成する。続いて、図１４（ａ）乃至図１４（ｅ）に示すように、素子分離領域１２を選択的にエッチングする。
【００２８】
次に、図１５（ａ）乃至図１５（ｅ）に示すように、イオン注入またはプラズマドーピング等の方法を用いて、露出している素子領域に不純物を導入し、その後、導入された不純物を活性化するためのアニールを行い、ソース／ドレイン領域１８ａ、１８ｂを形成する。その後、層間絶縁膜を堆積し、ソース／ドレイン領域１８ａ、１８ｂおよびゲート電極１６に接続する開口を層間絶縁膜にそれぞれ設け、これらの開口を電極材料で埋込み、コンタクトを形成する。続いて、層間絶縁膜上に上記コンタクトと接続する配線を形成することによりトランジスタが完成する。
【００２９】
以上説明したように、第１実施形態によれば、十分な電流を流すことができるトランジスタを備えた半導体装置を提供することができる。
【００３０】
（第２実施形態）
次に、第２実施形態の半導体装置について図１６および図１７を参照して説明する。第２実施形態の半導体装置はＭＲＡＭであって、このＭＲＡＭの回路図を図１６に示す。本実施形態のＭＲＡＭは、ＭＴＪ１０１をメモリセルの記憶素子として用い、第１実施形態のトランジスタ１をセルトランジスタとして用いている。
【００３１】
なお、ＭＴＪ１０１は、例えば図１７に示すように、磁化（またはスピン）の向きが可変の磁性層を有する磁化自由層１０１ａと、磁化の向きが固定された磁性層を有する磁化固定層１０１ｃ（参照層１０１ｃともいう）と、磁化自由層１０１ａ（記憶層１０１ａともいう）と磁化固定層１０１ｃとの間に設けられたトンネルバリア層１０１ｂとを備えている。ここで、磁化の向きが「可変」であるとは、後述する書込み電流を流した前後で磁化の向きが反転、すなわち１８０度回転することを意味し、磁化の向きが「固定」であるとは、書込み電流を流した前後で磁化の向きが変わらないことを意味する。なお、磁化自由層および磁化固定層は、複数の磁性層と、これらの磁性層間に設けられる非磁性層とを有する積層構造であってもよい。
【００３２】
磁化自由１０１ａの磁化の向きを変化させるにはＭＴＪ１０１に流す電流の方向を変えることで対応する。例えば磁化自由層１０１ａと磁化固定層１０１ｃのスピンの向きを平行状態から反平行状態に変える場合には、磁化自由層１０１ａからトンネルバリア層１０１ｂを通して磁化固定層１０１ｃに向けて電子を注入する。この場合、磁化自由層１０１ａを通過した電子はスピン偏極され、このスピン偏極された電子がトンネルバリア層１０１ｂを通して磁化固定層１０１ｃに送られる。磁化固定層１０１ｃの磁化と同じ向きを有するスピン偏極された電子は磁化固定層１０１ｃを通過するが、磁化固定層１０１ｃの磁化と反対の向きを有するスピン偏極された電子はトンネルバリア層１０１ｂと磁化固定層１０１ｃとの界面で反射され、磁化自由層１０１ａに送られ、磁化固定層１０１ｃの磁化と反対の向きを有するスピン偏極された電子によって、磁化自由層１０１ａの磁化が反転される。これにより、磁化自由層１０１ａの磁化の向きが磁化固定層１０１ｃの磁化の向きと反平行に書き込まれる。
【００３３】
また、磁化自由層１０１ａと磁化固定層１０１ｃのスピンの向きを反平行状態から平行状態に変える場合には、磁化固定層１０１ｃからトンネルバリア層１０１ｂを通して磁化自由層１０１ａに向けて電子を注入する。この場合、磁化固定層１０１ｃを通過した電子は、スピン偏極され、このスピン偏極された電子がトンネルバリア層１０１ｂを通して磁化自由層１０１ａに送られる。磁化固定層１０１ｃの磁化と同じ向きを有するスピン偏極された電子によって磁化自由層１０１ａの磁化が反転され、磁化固定層１０１ｃの磁化の向きに平行になる。なお、磁化自由層１０１ａの磁化の向きと磁化固定層１０１ｃの磁化の向きが平行状態のときはＭＴＪ１０１の電気的抵抗は低く、反平行状態のときはＭＴＪ１０１の電気的抵抗は高い。
【００３４】
また、第２実施形態のＭＲＡＭは、マトリクス状に配列された複数のメモリセルＭＣを有するメモリセルアレイ１００を備えている。メモリセルアレイ１００には、それぞれが列（カラム）方向に延在するように、複数のビット線対ＢＬ、／ＢＬが配設されている。また、メモリセルアレイ１００には、それぞれが行（ロウ）方向に延在するように、複数のワード線ＷＬが配設されている。
【００３５】
ビット線ＢＬとワード線ＷＬとの交差部分には、メモリセルＭＣが配置されている。各メモリセルＭＣは、ＭＴＪ１０１、およびｎチャネルＭＯＳトランジスタからなるセルトランジスタ１を備えている。ＭＴＪ１０１の一端は、ビット線ＢＬに接続されている。ＭＴＪ１０１の他端は、セルトランジスタ１のドレイン端子に接続されている。セルトランジスタ１のゲート端子は、ワード線ＷＬに接続されている。セルトランジスタ１のソース端子は、ビット線／ＢＬに接続されている。
【００３６】
ワード線ＷＬには、ロウデコーダ１１０が接続されている。ビット線対ＢＬ、／ＢＬには、書き込み回路１２４及び読み出し回路１２５が接続されている。書き込み回路１２４及び読み出し回路１２５には、カラムデコーダ１２０が接続されている。各メモリセルＭＣは、ロウデコーダ１１０及びカラムデコーダ１２０により選択される。
【００３７】
メモリセルＭＣへのデータの書き込みは、以下のように行われる。先ず、データ書き込みを行うメモリセルＭＣを選択するために、このメモリセルＭＣに接続されたワード線ＷＬが活性化される。これにより、セルトランジスタ１がオン状態となる。ここで、ＭＴＪ１０１には、書き込みデータに応じて、双方向の書き込み電流Ｉｗが供給される。具体的には、ＭＴＪ１０１に、図１６において左から右へ書き込み電流Ｉｗを供給する場合、書き込み回路１２４は、ビット線ＢＬに正の電圧を印加し、ビット線／ＢＬに接地電圧を印加する。また、ＭＴＪ１０１に、図１６において右から左へ書き込み電流Ｉｗを供給する場合、書き込み回路１２４は、ビット線／ＢＬに正の電圧を印加し、ビット線ＢＬに接地電圧を印加する。このようにして、メモリセルＭＣにデータ“０”、或いはデータ“１”を書き込むことができる。
【００３８】
次に、メモリセルＭＣからのデータ読み出しは、以下のように行われる。まず、データ読み出しを行うメモリセルＭＣを選択するために、このメモリセルＭＣに接続されたワード線ＷＬが活性化される。これにより、選択されたメモリセルＭＣのセルトランジスタ１がオン状態となる。読み出し回路１２５は、ＭＴＪ１０１に、例えば図１６において右から左へ流れる読み出し電流Ｉｒを供給する。そして、読み出し回路１２５は、この読み出し電流Ｉｒに基づいて、ＭＴＪ１０１の抵抗値を検出する。このようにして、ＭＴＪ１０１に記憶されたデータを読み出すことができる。
【００３９】
第２実施形態によれば、第１実施形態のトランジスタ１を用いてＭＲＡＭを構成することができる。このＭＲＡＭは、オフリーク電流が少なく、大きな電流駆動力を得ることができる。
【００４０】
また、このＭＲＡＭは不揮発性メモリでありながら、ＤＲＡＭと同程度の高速動作が可能である。またＤＲＡＭの記憶素子であるキャパシタよりもＭＲＡＭの記憶素子であるＭＴＪのほうが微細化に向けて有利であり、より微細化に適しているとされている。また、ＭＲＡＭは、いわゆるＣＭＯＳロジックＬＳＩの中で使われる混載メモリとして用いることができる。
【００４１】
（第３実施形態）
次に、第３実施形態の半導体装置について図１８を参照して説明する。第３実施形態の半導体装置はＤＲＡＭであって、このＤＲＡＭは少なくとも１個のメモリセルを有し、このメモリセルを図１８に示す。第３実施形態によるＤＲＡＭのメモリセルＭＣは、記憶素子となる１個のキャパシタ２００と、ｎチャネルのセルトランジスタ１とを備えている。このセルトランジスタ１として、第１実施形態のトランジスタ１を用いている。セルトランジスタ１のゲートはワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがキャパシタ２００の一端に接続されている。なお、キャパシタ２００の他端は接地されている。
【００４２】
第３実施形態によれば、第１実施形態のトランジスタ１を用いてＤＲＡＭを構成することができる。このＤＲＡＭは、オフリーク電流が少なく、大きな電流駆動力を得ることができる。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４４】
１ トランジスタ
１０ 半導体基板
１１ チャンネル領域
１１ａ 鞍点を含む領域
１１ｂ 凸部
１２ 素子分離領域
１３ 素子領域
１４ ゲート絶縁膜
１６ ゲート電極
１６ａ 本体部
１６ｂ 脚部
１８ａ ソース領域
１８ｂ ドレイン領域
２０ ゲート側壁
２２ ハードマスク
２３ａ、２３ｂ 凹部
２４ 側壁
２５ 空洞部
２６ ポリシリコン膜
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭのセルトランジスタにはＲＣＡＴ（Recessed Channel Array Transistor）と呼ばれるトランジスタが使われている。このトランジスタには通常のプラナ型のＭＯＳＦＥＴに対し、オフリーク電流を抑えられるというメリットがある。しかし、ＭＲＡＭのように駆動電流も要求される場合はＲＣＡＴ構造では困難である。
【０００３】
そこでＲＣＡＴよりもチャネル幅Ｗの大きいＳ−Ｆｉｎ型の電界効果トランジスタ（Saddle Fin type Field Effect Transistor)が提案されている。しかし、Ｓ−Ｆｉｎ型のトランジスタもＲＣＡＴと比較してトランジスタのソース部の大きさは広がっていないため、要求に応えるだけの駆動電流を達成することは困難である。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】M. Yoshida et al, "Recessed Channel Fin Field-Effect Transistor Cell Technology for Future-Generation Dynamic Random Access Memories", Japanese Journal of Applied Physics, Vol.47, No. 4, 2008, pp2672-2675
【非特許文献２】S. Chung et al, "Highly Scalable Saddle-Fin(S-Fin) Transistor for Sub-50nm DRAM Technology", 2006 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、十分な電流を流すことのできるトランジスタを備えた半導体装置を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ、上面および側面が鞍形状を形成し、前記上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、前記凸部の上面を除いた前記半導体領域の上面と、前記第１方向に沿った側面と、前記第１方向に直交する第２方向に沿った、前記上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極であって、前記上面における鞍点を含む領域の直上に設けられた本体部と、前記本体部に接続され前記半導体領域の前記第１方向に沿った側面を覆う脚部と、を有し、前記脚部の前記第１方向における長さが前記上面における鞍点を含む領域の直上に設けられた前記本体部の前記第１方向における長さよりも長くなるように構成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた第１および第２不純物領域と、を備えていることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）乃至１（ｄ）は第１実施形態による半導体装置を示す断面図。
【図２】図２（ａ）乃至２（ｃ）は比較例による半導体装置を示す断面図。
【図３】第１実施形態と比較例のオン電流およびオフ電流のソース／ドレインの深さ依存性を示す図。
【図４】第１実施形態の半導体装置のサイズの範囲を説明する。
【図５】図５は、第１実施形態の半導体装置の上面図。
【図６】図６（ａ）乃至図６（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図７】図７（ａ）乃至図７（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図８】図８（ａ）乃至図８（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図９】図９（ａ）乃至図９（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１０】図１０（ａ）乃至図１０（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１１】図１１（ａ）乃至図１１（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１２】図１２（ａ）乃至図１２（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１３】図１３（ａ）乃至図１３（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１４】図１４（ａ）乃至図１４（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１５】図１５（ａ）乃至図１５（ｅ）は、第１実施形態の半導体装置の製造工程を示す断面図。
【図１６】第２実施形態による半導体装置を示す回路図。
【図１７】第２実施形態の半導体装置に用いられるＭＴＪを示す断面図。
【図１８】第３実施形態の半導体装置のメモリセルを示す回路図。
【発明を実施するための形態】
【０００８】
以下に、図面を参照して実施形態を説明する。
【０００９】
（第１実施形態）
第１実施形態の半導体装置を図１（ａ）乃至図１（ｄ）に示す。この第１実施形態の半導体装置はトランジスタ１を有し、このトランジスタの断面図を図１（ａ）に示す。また、第１実施形態のトランジスタを図１（ａ）に示す切断線Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄでそれぞれ切断した場合の断面図を図１（ｂ）、１（ｃ）、１（ｄ）に示す。なお、図１（ａ）は、図１（ｂ）に示す切断線Ａ−Ａで切断した断面図となっている。
【００１０】
この第１実施形態のトランジスタ１は、例えばＳｉ基板である半導体基板１０の素子領域１３に設けられる。この素子領域１３は、絶縁体の素子分離領域１２によって素子分離されている。トランジスタ１は、半導体基板１０上に半導体基板１０と同じ材料からなるチャネル領域１１を備えている。このチャネル領域１１は、上面および側面が鞍(saddle)形状を形成している。すなわち、図１（ａ）に示すように、チャネル領域１１の上面における鞍点を含む領域１１ａにおける、第１の方向（電流が流れる方向）の両端にそれぞれ凸部１１ｂが存在し（図１（ａ）、１（ｃ））、第１の方向と直交する第２の方向においては、鞍点を含む領域１１ａが半導体基板１０から最も高い面となっている（図１（ａ）、１（ｂ））。そして、上記鞍点を含む領域１１ａは本実施形態では平坦となっている（図１（ａ）、１（ｂ））。
【００１１】
凸部１１ｂを除いたチャネル領域１１の上面および第１の方向に沿った側面上にゲート絶縁膜１４が設けられている。なお、鞍点を含む領域１１ａ側における凸部１１ｂの側面もゲート絶縁膜１４で覆われている。また、ゲート絶縁膜は、チャネル領域１１の直下における素子領域（半導体基板）１０の側面の一部にも延在している（図１（ａ）、１（ｂ））。そして、ゲート絶縁膜１４を覆うように、ゲート電極１６が設けられている。このゲート電極１６は、チャネル領域の鞍点を含む領域１１ａ上に設けられた本体部１６ａと、チャネル領域１１の側部およびチャネル領域１１の直下における素子領域１３の側面の一部にゲート絶縁膜１４を間に挟んで設けられた脚部１６ｂと、を備えている。なお、脚部１６ｂ上にも本体部１６ａは延在している（図１（ａ）、１（ｂ）、１（ｃ））。したがって、脚部１６ｂ上に延在している本体部１６ａの第１方向における長さは脚部１６ｂの第１の方向における長さとほぼ同じ長さとなっている。また、脚部１６ｂの第１の方向における長さは、図１（ａ）に示すゲート電極１６のゲート長Ｌｇよりも長くなっている。なお、このゲート電極１６は、鞍形状のチャネル領域１１に「人」が乗っている形状に例えることができ、脚部１６ｂは「人」の脚に相当し、本体部１６ａは「人」の胴体に相当する。チャネル領域１１の第１の方向における長さは、ゲート電極１６の第１の方向における長さよりも長く（図１（ａ））、チャネル領域１１の第２の方向における長さは、ゲート電極１６の第２の方向における長さよりも短い（図１（ｂ））。
【００１２】
図１（ａ）に示すように、ゲート電極１６の両側の半導体基板１０上には、不純物が導入されたソース領域１８ａおよびドレイン領域１８ｂがチャネル領域１１およびゲート電極１６を挟んで第１の方向に離間されて設けられている。そして、図１（ａ）に示すように、ソース領域１８ａおよびドレイン領域１８ｂは、チャネル領域１１の凸部１１ｂの上面および第１の方向に直交するチャネル領域１１の側面の一部を覆うように設けられている。したがって、ソース領域１８ａおよびドレイン領域１８ｂと、半導体基板１０とのそれぞれの界面がチャネル領域１１の凸部１１ｂの上面よりも低く（図１（ａ））、ゲート電極１６の脚部１６ｂの下面よりも高い位置となるように、ソース領域１８ａおよびドレイン領域１８ｂは設けられている。また、ソース領域１８ａおよびドレイン領域１８ｂの上面がゲート電極１６の本体１６ａの底面よりも高い位置となるように、ソース領域１８ａおよびドレイン領域１８ｂは設けられている。第１の方向に直交するゲート電極１６の側面には、絶縁体であるゲート側壁２０が設けられている。ソース領域１８ａおよびドレイン領域１８ｂがｎ型の不純物領域であれば、トランジスタ１はｎチャネルトランジスタとなり、ソース領域１８ａおよびドレイン領域１８ｂがｐ型の不純物領域であれば、トランジスタ１はｐチャネルトランジスタとなる。
【００１３】
（比較例）
次に第１実施形態の比較例によるトランジスタを図２（ａ）、２（ｂ）、２（ｃ）に示す。この比較例のトランジスタの断面図を図２（ａ）に示す。また、比較例のトランジスタを図２（ａ）に示す切断線Ｂ−Ｂ、Ｃ−Ｃでそれぞれ切断した場合の断面図を図２（ｂ）、２（ｃ）に示す。なお、図２（ａ）は、図２（ｂ）に示す切断線Ａ−Ａで切断した断面図となっている。
【００１４】
この比較例のトランジスタは、ゲート電極１６の脚部１６ｂの第１方向における長さが図１（ａ）乃至図１（ｄ）に示す第１実施形態のトランジスタと異なっている以外は、第１実施形態のトランジスタと同じ構成となっている。すなわち、比較例のトランジスタは、ゲート電極１６の脚部１６ｂの第１方向における長さが第１実施形態のトランジスタのそれよりも短くし、ゲート電極のゲート長Ｌｇとほぼ同じ長さとなっている。なお、この比較例のトランジスタは、公知のＳ−Ｆｉｎ型トランジスタである。
【００１５】
次に、第１実施形態のトランジスタおよび比較例のトランジスタに対して、ソース／ドレイン領域の深さＤを変えたときの、オン電流Ｉｏｎと、オフリーク電流Ｉｏｆｆとをシミュレーションによって求めた結果を図３に示す。なお、シミュレーションに用いた第１実施形態および比較例のトランジスタのパラメータは、ゲート長Ｌｇが２５ｎｍ、ゲート幅が３２ｎｍ、ゲート絶縁膜の膜厚が１．８ｎｍである。また、ソース／ドレイン領域と半導体基板との界面からゲート絶縁膜１４の下面までの長さが６０ｎｍであり、半導体基板の不純物濃度が４×１０１７／ｃｍ３である。
【００１６】
図３からわかるように、比較例に比べて、第１実施形態のトランジスタは、オフリーク電流Ｉｏｆｆを同一にした場合はオン電流Ｉｏｎが増大し、オン電流Ｉｏｎを同一にした場合はオフリーク電流Ｉｏｆｆを低減することができる。
【００１７】
以上説明したように、第１実施形態によれば、ゲート電極１６の脚部１６ｂがゲート長Ｌｇよりも長く、ソース／ドレイン領域と半導体基板との界面がチャネル領域１１の鞍点を含む領域１１ａよりも深い位置にあるため、チャネル領域に電子が注入されやすくなり駆動電流が増加する。また、ソース／ドレイン領域と半導体基板との界面がチャネル領域１１の鞍点を含む領域１１ａよりも深い位置にあるので、チャネル領域１１の側面をより有効に電流経路として使えるようになり、駆動電流を増加することができる。
【００１８】
比較例においても、ソース／ドレイン領域の深さを深くすることで、チャネルの側面を電流経路として使えるようにすることも可能であるが、パンチスルーによるオフリーク電流も大きくなってしまうという問題がある。
【００１９】
本実施形態の場合、チャネル領域１１に凸部１１ｂを設けたことにより、ゲート長を実効的に長くすることが可能となり、パンチスルーを抑えることができ、これにより、オフリーク電流を抑えることができる。
【００２０】
また、ゲート電極１６の脚部１６ｂが第１の方向に沿って長くなっていることで、チャネル領域１１に電子が注入されやすくなり駆動電流を増加することができる。
【００２１】
なお、図４に示すように、第１実施形態のトランジスタ１においては、ゲート電極１６の脚部１６ｂの第１の方向における長さａは、ゲート長をＬｇとしたとき、１．８Ｌｇ〜２．０Ｌｇの範囲にあることが好ましい。長さａが１．８Ｌｇ未満であるとオフリーク電流の抑制効果が低下する。また、本実施形態のトランジスタ１をメモリのセルトランジスタに用いた場合に、長さａが２Ｌｇを超えると、隣接して設けられるセルトランジスタのゲート電極の脚部と接触する可能性が高くなるからである。また、チャネル領域１１の凸部１１ｂの高さｂは「０」より大きければ、パンチスルーによるオフリーク電流を抑制することができる。また、ソース／ドレイン領域１８ａ、１８ｂと半導体基板１０との界面は、ゲート電極１６の脚部１６ｂの下面よりも浅い位置にあることが好ましい。そして、ソース／ドレイン領域１８ａ、１８ｂの上面からゲート電極１６の脚部１６ｂの下面までの長さｃは、１．２Ｌｇ〜２Ｌｇの範囲にあることが好ましい。そしてチャネル領域の鞍点を含む１１ａの上面からゲート電極の脚部ｂの下面までの長さｃは、１．２Ｌｇ〜２Ｌｇの範囲にあることが好ましい。長さｃが２Ｌｇを超えてもオフリーク電流を抑制する効果は増えない。したがって、ソース／ドレイン領域１８ａ、１８ｂの深さ、すなわち上面から下面までの長さは、１．２Ｌｇ〜２Ｌｇの範囲にあることが好ましい。
【００２２】
（製造方法）
次に、第１実施形態のトランジスタ１の製造方法を図５乃至図１５（ｅ）を参照して説明する。図５は、セルトランジスタ１が集積化して形成された場合の上面図である。図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）は、図５に示す切断線Ａ−Ａで切断したときの製造工程を示す断面図である。図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）は、図５に示す切断線Ｂ−Ｂで切断したときの製造工程を示す断面図である。図６（ｃ）、図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）、図１４（ｃ）、図１５（ｃ）は、図５に示す切断線Ｃ−Ｃで切断したときの製造工程を示す断面図である。図６（ｄ）、図７（ｄ）、図８（ｄ）、図９（ｄ）、図１０（ｄ）、図１１（ｄ）、図１２（ｄ）、図１３（ｄ）、図１４（ｄ）、図１５（ｄ）は、図５に示す切断線Ｄ−Ｄで切断したときの製造工程を示す断面図である。図６（ｅ）、図７（ｅ）、図８（ｅ）、図９（ｅ）、図１０（ｅ）、図１１（ｅ）、図１２（ｅ）、図１３（ｅ）、図１４（ｅ）、図１５（ｅ）は、図５に示す切断線Ｅ−Ｅで切断したときの製造工程を示す断面図である。
【００２３】
まず、半導体基板１０に、例えばＳＴＩ（Shallow Trench Isolation）等の素子分離領域１２を形成し、セルトランジスタ１を形成するための素子領域１３を形成する（図５、図６（ａ）乃至図６（ｅ））。続いて、例えばＳｉＮであるハードマスク材料を半導体基板１０上に成膜し、リソグラフィー技術を用いてハードマスク材料をパターニングすることにより、ハードマスク２２を形成する（図６（ａ）乃至図６（ｅ））。このハードマスク２２は、素子領域１３と素子分離領域１２にそれぞれ開口を有している。
【００２４】
次に、図７（ａ）乃至図７（ｅ）に示すように、ハードマスク２２を用いて、素子領域１３および素子分離領域１２をエッチングし、素子領域１３および素子分離領域１２にそれぞれ凹部２３ａ、２３ｂを形成する。続いて、ハードマスク２２を用いて、素子領域１３を選択的にエッチングする。この際、素子分離領域１２はほとんどエッチングされない（図８（ａ）乃至図８（ｅ））。
【００２５】
次に、図９（ａ）乃至図９（ｅ）に示すように、素子領域１３の凹部２３ａの側部および素子分離領域１２の凹部２３ｂの側部にそれぞれ、絶縁体、例えばＳｉＮである側壁２４を形成する。続いて、図１０（ａ）乃至図１０（ｅ）に示すように、ハードマスク２２および側壁２４をマスクとして、選択性の高い等方性エッチングにより、素子分離領域１２を加工する。すると、図１０（ｂ）、１０（ｄ）に示すように、素子分離領域１２の凹部２３ｂに接続する空洞２５が形成されるとともに、図１０（ｃ）に示すように、露出している素子分離領域１２の上面が低くなる。その後、図１１（ａ）乃至図１１（ｅ）に示すように、ハードマスク２２および側壁２４を選択的に除去する。
【００２６】
次に、図１２（ａ）乃至図１２（ｅ）に示すように、露出している素子領域１３の表面を覆うようにゲート絶縁膜１４を形成する。続いて、空洞部２５および凹部２３ａ、２３ｂを埋め込むように、ポリシリコン膜２６を堆積し、その後、ポリシリコン膜２６の上面を平坦化する。
【００２７】
次に、図１３（ａ）乃至図１３（ｅ）に示すように、リソグラフィー技術を用いてポリシリコン膜２６をゲート電極形状にパターニングし、ゲート電極１６を形成する。続いて、素子領域１３上に露出しているゲート電極の側部に絶縁体の側壁２０を公知の技術を用いて形成する。続いて、図１４（ａ）乃至図１４（ｅ）に示すように、素子分離領域１２を選択的にエッチングする。
【００２８】
次に、図１５（ａ）乃至図１５（ｅ）に示すように、イオン注入またはプラズマドーピング等の方法を用いて、露出している素子領域に不純物を導入し、その後、導入された不純物を活性化するためのアニールを行い、ソース／ドレイン領域１８ａ、１８ｂを形成する。その後、層間絶縁膜を堆積し、ソース／ドレイン領域１８ａ、１８ｂおよびゲート電極１６に接続する開口を層間絶縁膜にそれぞれ設け、これらの開口を電極材料で埋込み、コンタクトを形成する。続いて、層間絶縁膜上に上記コンタクトと接続する配線を形成することによりトランジスタが完成する。
【００２９】
以上説明したように、第１実施形態によれば、十分な電流を流すことができるトランジスタを備えた半導体装置を提供することができる。
【００３０】
（第２実施形態）
次に、第２実施形態の半導体装置について図１６および図１７を参照して説明する。第２実施形態の半導体装置はＭＲＡＭであって、このＭＲＡＭの回路図を図１６に示す。本実施形態のＭＲＡＭは、ＭＴＪ１０１をメモリセルの記憶素子として用い、第１実施形態のトランジスタ１をセルトランジスタとして用いている。
【００３１】
なお、ＭＴＪ１０１は、例えば図１７に示すように、磁化（またはスピン）の向きが可変の磁性層を有する磁化自由層１０１ａと、磁化の向きが固定された磁性層を有する磁化固定層１０１ｃ（参照層１０１ｃともいう）と、磁化自由層１０１ａ（記憶層１０１ａともいう）と磁化固定層１０１ｃとの間に設けられたトンネルバリア層１０１ｂとを備えている。ここで、磁化の向きが「可変」であるとは、後述する書込み電流を流した前後で磁化の向きが反転、すなわち１８０度回転することを意味し、磁化の向きが「固定」であるとは、書込み電流を流した前後で磁化の向きが変わらないことを意味する。なお、磁化自由層および磁化固定層は、複数の磁性層と、これらの磁性層間に設けられる非磁性層とを有する積層構造であってもよい。
【００３２】
磁化自由１０１ａの磁化の向きを変化させるにはＭＴＪ１０１に流す電流の方向を変えることで対応する。例えば磁化自由層１０１ａと磁化固定層１０１ｃのスピンの向きを平行状態から反平行状態に変える場合には、磁化自由層１０１ａからトンネルバリア層１０１ｂを通して磁化固定層１０１ｃに向けて電子を注入する。この場合、磁化自由層１０１ａを通過した電子はスピン偏極され、このスピン偏極された電子がトンネルバリア層１０１ｂを通して磁化固定層１０１ｃに送られる。磁化固定層１０１ｃの磁化と同じ向きを有するスピン偏極された電子は磁化固定層１０１ｃを通過するが、磁化固定層１０１ｃの磁化と反対の向きを有するスピン偏極された電子はトンネルバリア層１０１ｂと磁化固定層１０１ｃとの界面で反射され、磁化自由層１０１ａに送られ、磁化固定層１０１ｃの磁化と反対の向きを有するスピン偏極された電子によって、磁化自由層１０１ａの磁化が反転される。これにより、磁化自由層１０１ａの磁化の向きが磁化固定層１０１ｃの磁化の向きと反平行に書き込まれる。
【００３３】
また、磁化自由層１０１ａと磁化固定層１０１ｃのスピンの向きを反平行状態から平行状態に変える場合には、磁化固定層１０１ｃからトンネルバリア層１０１ｂを通して磁化自由層１０１ａに向けて電子を注入する。この場合、磁化固定層１０１ｃを通過した電子は、スピン偏極され、このスピン偏極された電子がトンネルバリア層１０１ｂを通して磁化自由層１０１ａに送られる。磁化固定層１０１ｃの磁化と同じ向きを有するスピン偏極された電子によって磁化自由層１０１ａの磁化が反転され、磁化固定層１０１ｃの磁化の向きに平行になる。なお、磁化自由層１０１ａの磁化の向きと磁化固定層１０１ｃの磁化の向きが平行状態のときはＭＴＪ１０１の電気的抵抗は低く、反平行状態のときはＭＴＪ１０１の電気的抵抗は高い。
【００３４】
また、第２実施形態のＭＲＡＭは、マトリクス状に配列された複数のメモリセルＭＣを有するメモリセルアレイ１００を備えている。メモリセルアレイ１００には、それぞれが列（カラム）方向に延在するように、複数のビット線対ＢＬ、／ＢＬが配設されている。また、メモリセルアレイ１００には、それぞれが行（ロウ）方向に延在するように、複数のワード線ＷＬが配設されている。
【００３５】
ビット線ＢＬとワード線ＷＬとの交差部分には、メモリセルＭＣが配置されている。各メモリセルＭＣは、ＭＴＪ１０１、およびｎチャネルＭＯＳトランジスタからなるセルトランジスタ１を備えている。ＭＴＪ１０１の一端は、ビット線ＢＬに接続されている。ＭＴＪ１０１の他端は、セルトランジスタ１のドレイン端子に接続されている。セルトランジスタ１のゲート端子は、ワード線ＷＬに接続されている。セルトランジスタ１のソース端子は、ビット線／ＢＬに接続されている。
【００３６】
ワード線ＷＬには、ロウデコーダ１１０が接続されている。ビット線対ＢＬ、／ＢＬには、書き込み回路１２４及び読み出し回路１２５が接続されている。書き込み回路１２４及び読み出し回路１２５には、カラムデコーダ１２０が接続されている。各メモリセルＭＣは、ロウデコーダ１１０及びカラムデコーダ１２０により選択される。
【００３７】
メモリセルＭＣへのデータの書き込みは、以下のように行われる。先ず、データ書き込みを行うメモリセルＭＣを選択するために、このメモリセルＭＣに接続されたワード線ＷＬが活性化される。これにより、セルトランジスタ１がオン状態となる。ここで、ＭＴＪ１０１には、書き込みデータに応じて、双方向の書き込み電流Ｉｗが供給される。具体的には、ＭＴＪ１０１に、図１６において左から右へ書き込み電流Ｉｗを供給する場合、書き込み回路１２４は、ビット線ＢＬに正の電圧を印加し、ビット線／ＢＬに接地電圧を印加する。また、ＭＴＪ１０１に、図１６において右から左へ書き込み電流Ｉｗを供給する場合、書き込み回路１２４は、ビット線／ＢＬに正の電圧を印加し、ビット線ＢＬに接地電圧を印加する。このようにして、メモリセルＭＣにデータ“０”、或いはデータ“１”を書き込むことができる。
【００３８】
次に、メモリセルＭＣからのデータ読み出しは、以下のように行われる。まず、データ読み出しを行うメモリセルＭＣを選択するために、このメモリセルＭＣに接続されたワード線ＷＬが活性化される。これにより、選択されたメモリセルＭＣのセルトランジスタ１がオン状態となる。読み出し回路１２５は、ＭＴＪ１０１に、例えば図１６において右から左へ流れる読み出し電流Ｉｒを供給する。そして、読み出し回路１２５は、この読み出し電流Ｉｒに基づいて、ＭＴＪ１０１の抵抗値を検出する。このようにして、ＭＴＪ１０１に記憶されたデータを読み出すことができる。
【００３９】
第２実施形態によれば、第１実施形態のトランジスタ１を用いてＭＲＡＭを構成することができる。このＭＲＡＭは、オフリーク電流が少なく、大きな電流駆動力を得ることができる。
【００４０】
また、このＭＲＡＭは不揮発性メモリでありながら、ＤＲＡＭと同程度の高速動作が可能である。またＤＲＡＭの記憶素子であるキャパシタよりもＭＲＡＭの記憶素子であるＭＴＪのほうが微細化に向けて有利であり、より微細化に適しているとされている。また、ＭＲＡＭは、いわゆるＣＭＯＳロジックＬＳＩの中で使われる混載メモリとして用いることができる。
【００４１】
（第３実施形態）
次に、第３実施形態の半導体装置について図１８を参照して説明する。第３実施形態の半導体装置はＤＲＡＭであって、このＤＲＡＭは少なくとも１個のメモリセルを有し、このメモリセルを図１８に示す。第３実施形態によるＤＲＡＭのメモリセルＭＣは、記憶素子となる１個のキャパシタ２００と、ｎチャネルのセルトランジスタ１とを備えている。このセルトランジスタ１として、第１実施形態のトランジスタ１を用いている。セルトランジスタ１のゲートはワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがキャパシタ２００の一端に接続されている。なお、キャパシタ２００の他端は接地されている。
【００４２】
第３実施形態によれば、第１実施形態のトランジスタ１を用いてＤＲＡＭを構成することができる。このＤＲＡＭは、オフリーク電流が少なく、大きな電流駆動力を得ることができる。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４４】
１ トランジスタ
１０ 半導体基板
１１ チャンネル領域
１１ａ 鞍点を含む領域
１１ｂ 凸部
１２ 素子分離領域
１３ 素子領域
１４ ゲート絶縁膜
１６ ゲート電極
１６ａ 本体部
１６ｂ 脚部
１８ａ ソース領域
１８ｂ ドレイン領域
２０ ゲート側壁
２２ ハードマスク
２３ａ、２３ｂ 凹部
２４ 側壁
２５ 空洞部
２６ ポリシリコン膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、上面および側面が鞍形状を形成し、前記上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、
前記凸部の上面を除いた前記半導体領域の上面と、前記第１方向に沿った側面と、前記第１方向に直交する第２方向に沿った、前記上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極であって、前記上面における鞍点を含む領域の直上に設けられた本体部と、前記本体部に接続され前記半導体領域の前記第１方向に沿った側面を覆う脚部と、を有し、前記脚部の前記第１方向における長さが前記上面における鞍点を含む領域の直上に設けられた前記本体部の前記第１方向における長さよりも長くなるように構成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に設けられた第１および第２不純物領域と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の脚部の一部は，前記第１および第２不純物領域の第１方向に沿った側面上に設けられていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項３】
前記第１および第２不純物領域は，前記半導体領域の凸部に設けられていることを特徴とする請求項1または２に記載の半導体装置。
【請求項４】
前記上面における鞍点を含む領域の直上の前記本体部の前記第１方向における長さをＬｇとしたとき、前記ゲート電極の脚部の第１方向における長さは、１．８Ｌｇ〜２．０Ｌｇの範囲にあることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記上面における鞍点を含む領域の直上の前記本体部の前記第１方向における長さをＬｇとしたとき、前記第１および第２不純物領域のそれぞれと前記半導体基板との界面は、前記ゲート電極の脚部の下面よりも浅い位置にあり、前記上面における鞍点を含む領域の上面からゲート電極の脚部の下面までの長さは、１．２Ｌｇ〜２Ｌｇの範囲にあることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、上面および側面が鞍形状を形成し、前記上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、
前記凸部の上面を除いた前記半導体領域の上面と、前記第１方向に沿った側面と、前記第１方向に直交する第２方向に沿った、前記上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極であって、前記上面における鞍点を含む領域の直上に設けられた本体部と、前記本体部に接続され前記半導体領域の前記第１方向に沿った側面を覆う脚部と、を有し、前記脚部の前記第１方向における長さが前記上面における鞍点を含む領域の直上に設けられた前記本体部の前記第１方向における長さよりも長くなるように構成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に設けられた第１および第２不純物領域と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の脚部の一部は，前記第１および第２不純物領域の第１方向に沿った側面上に設けられていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項３】
前記第１および第２不純物領域は，前記半導体領域の凸部に設けられていることを特徴とする請求項1または２に記載の半導体装置。
【請求項４】
前記上面における鞍点を含む領域の直上の前記本体部の前記第１方向における長さをＬｇとしたとき、前記ゲート電極の脚部の第１方向における長さは、１．８Ｌｇ〜２．０Ｌｇの範囲にあることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記上面における鞍点を含む領域の直上の前記本体部の前記第１方向における長さをＬｇとしたとき、前記第１および第２不純物領域のそれぞれと前記半導体基板との界面は、前記ゲート電極の脚部の下面よりも浅い位置にあり、前記上面における鞍点を含む領域の上面からゲート電極の脚部の下面までの長さは、１．２Ｌｇ〜２Ｌｇの範囲にあることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１８６１９１（Ｐ２０１２−１８６１９１Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４６１５１（Ｐ２０１１−４６１５１）
【出願日】平成２３年３月３日（２０１１．３．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月３日（２０１１．３．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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