半導体装置
【課題】入力信号と出力信号の位相差の増大を抑制すること。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Delay Locked Loop）回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、例えば、外部クロックに同期した内部クロックを生成するために、ＤＬＬ回路が用いられている。
【０００３】
ＤＬＬ回路では、入力信号と出力信号の位相を合致させるロック調整動作が行われる。以下では、入力信号と出力信号の位相が合致している状態をロック状態と称す。また、入力信号と出力信号の位相差をロック精度と称す。
【０００４】
ＤＬＬ回路には、縦続接続された複数の遅延素子からなるディレイライン（Delay-Line）が設けられており、これら複数の遅延素子を用いてロック調整動作が行われる。遅延時間は、使用する遅延素子の数に応じて決まり、遅延素子の数が多いほど遅延時間は増加する。
【０００５】
ＤＬＬ回路では、遅延時間は、例えば、カウンタ回路により制御される（特許文献１参照）。遅延時間を増加させたい場合は、カウンタ値を増加させて遅延素子の数を増やし、遅延時間を減少させたい場合は、カウンタ値を減少させて遅延素子の数を減らす。
【０００６】
図４Ａは、ロック調整動作開始時のＤＬＬ回路の入力信号と出力信号の位相関係を示している。
【０００７】
ＤＬＬ回路では、出力信号（調整対象）の位相が入力信号（基準信号）の位相と合致するよう位相調整を行うが、図４Ａでは、ロック調整動作開始時に、出力信号の遅延が不足している。そのため、カウンタ値を増加させ、遅延時間を増加させる。
【０００８】
図４Ｂでは、図４Ａで遅延時間を増加させた結果、出力信号の遅延が過剰になっている。そのため、カウンタ値を減少させ、遅延時間を減少させる。
【０００９】
図４Ｃでは、図４Ｂで遅延時間を減少させた結果、再び出力信号の遅延が不足してしまっている。そのため、再びカウンタ値を増加させ、図４Ｂの状態に戻る。
【００１０】
図４Ｂおよび図４Ｃでは、出力信号の位相が入力信号の前後を往来する。これにより、入力信号と出力信号の位相合致（つまり、ロック状態）が達成される。
【００１１】
なお、ＤＬＬ回路では、入力信号と出力信号の接近を検知した場合、カウンタ値の更新を停止して固定し、遅延時間の増減を停止させる制御を行うこともある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−１７７７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、ロック状態達成後にカウンタ値を固定するＤＬＬ回路では、ロック状態達成前に遅延素子を動作させる動作電圧に異常があり、その異常がロック状態達成後に解消した場合、状態達成前後で各遅延素子の遅延時間が異なることに起因して、入力信号と出力信号の位相差が増大してしまうという課題がある。以下、この課題について詳述する。
（Ａ）遅延素子の動作電圧の変化とロック精度の悪化について
遅延素子の遅延時間は、動作電圧に応じて変化する。
【００１４】
表１は、遅延素子の動作電圧が標準動作電圧から±１００ｍＶ変化した場合の遅延時間を示している。なお、表１において、単位はｐｓである。
【００１５】
【表１】
【００１６】
表１に示すように、１００ｍＶの電圧変化に伴い、遅延素子１個あたり５０ｐｓの位相差が発生する。
【００１７】
そのため、例えば、３２個の遅延素子が縦続接続されたディレイラインの場合、ディレイライン全体では、１００ｍＶの電圧変化に伴い、１６００ｐｓもの位相差が発生し、ロック精度が悪化する。
【００１８】
以上より、ディレイラインには、常に一定の電圧を供給することができる安定した電源回路が必要と言える。
（Ｂ）遅延素子用電源回路の独立化
ディレイラインへの電圧供給の安定化のために、遅延素子用電源回路の独立化が試行されている。
【００１９】
遅延素子用電源回路とは、外部電源電圧に依らず一定の電圧を遅延素子に供給し、各遅延素子の遅延時間を一定に保つ機構である。
【００２０】
図５は、遅延素子用電源回路の概念図である。
【００２１】
図５において、リファレンス電位は、半導体装置の製造時に固有の値になるＶｔに依存した、バンドギャップ回路などから生成される基準電位である。
【００２２】
リファレンス電位は、外部電源電圧の変動の影響を受けないが、上記のバンドギャップ回路などの基準電位生成回路は、大電流を出力可能な構造ではない。
【００２３】
そのため、図５のように、リファレンス電位を基準電位とするカレントミラーアンプ３１を用いる手法が一般的である。
【００２４】
以下、図５に示した遅延素子用電源回路の動作原理について説明する。
【００２５】
ステップＢ１：
遅延素子用電源回路の出力電圧は、ＮＭＯＳトランジスタＶＰＥＲＤのドレイン端子の電圧ＶＰＥＲＤであり、この電圧ＶＰＥＲＤが遅延素子に動作電圧として供給される。
【００２６】
ステップＢ２：
電圧ＶＰＥＲＤは、カレントミラーアンプ３１の入力となり、カレントミラーアンプ３１にてリファレンス電位との比較が行われる。
【００２７】
ステップＢ３：
もし、電圧ＶＰＥＲＤがリファレンス電位よりも小さい場合、カレントミラーアンプ３１の出力電圧（接点Ｒｘの電圧）のレベル、すなわち、ＮＭＯＳトランジスタＶＰＥＲＤのゲートに入力される入力電圧のレベルが下がる。これにより、ＮＭＯＳトランジスタＶＰＥＲＤのドレイン端子の電圧ＶＰＥＲＤが上がる。
【００２８】
したがって、電圧ＶＰＥＲＤがリファレンス電位よりも小さい場合、電圧ＶＰＥＲＤは上がり続け、リファレンス電位よりも大きくなると、次のステップＢ４に遷移する。
【００２９】
ステップＢ４：
一方、電圧ＶＰＥＲＤがリファレンス電位よりも大きい場合、カレントミラーアンプ３１の出力電圧（接点Ｒｘの電圧）のレベル、すなわち、ＮＭＯＳトランジスタＶＰＥＲＤのゲートに入力される入力電圧のレベルが上がる。これにより、ＮＭＯＳトランジスタＶＰＥＲＤのドレイン端子の電圧ＶＰＥＲＤが下がる。
【００３０】
したがって、電圧ＶＰＥＲＤがリファレンス電位よりも大きい場合、電圧ＶＰＥＲＤは下がり続け、リファレンス電位よりも小さくなると、上記のステップＢ３に戻る。
【００３１】
結局、ステップＢ３とＢ４のプロセスが繰り返されることで、電圧ＶＰＥＲＤはリファレンス電位付近の一定電位に留まる。
【００３２】
ステップＢ５：
ここで、ＤＬＬ回路の動作時の電圧ＶＰＥＲＤとＶＳＳ間の回路抵抗をＲｄｌｌとすれば、以下の関係式が成立する。
【００３３】
ＶＰＥＲＤ＝Ｒｄｌｌ＊Ｉｄｌｌ
Ｉｄｌｌは、ＶＰＥＲＤとＲｄｌｌにより決定されるＤＬＬ回路の消費電流である。
【００３４】
以上より、遅延素子に動作電圧として供給される電圧ＶＰＥＲＤは、リファレンス電位付近の一定範囲内に調整され、ディレイライン全体の遅延時間も一定範囲内になる。
（Ｃ）遅延素子用電源回路の出力電圧の変化に起因するロック精度の悪化
遅延素子用電源回路は、遅延時間の一定化を目的として導入されたものであるが、以下に起因して、出力電圧（電圧ＶＰＥＲＤ）は変化しうる。
【００３５】
・遅延素子用電源回路への入力電圧（＝外部電源電圧）が変化
・ＤＬＬ回路の消費電流が変化
以下、遅延素子用電源回路の出力電圧の変化のロック精度への影響について説明する。
（Ｃ−１）遅延素子用電源回路への入力電圧（＝外部電源電圧）が変化
ステップＣ１１：
ＰＭＯＳトランジスタＲａおよびＮＭＯＳトランジスタＲｂが飽和領域で動作中に、遅延素子用電源回路への入力電圧である外部電源電圧ＶＤＤが変化した場合、ＰＭＯＳトランジスタＲａおよびＮＭＯＳトランジスタＲｂは、ソース−ドレイン間電流はほぼ同一でありながら、ソース−ドレイン間電圧Ｖｄｓ自体は増加するため、接点Ｒｘの電圧が変化してしまう。
【００３６】
ステップＣ１２：
接点Ｒｘの電圧は、カレントミラーアンプ３１から出力され、ＮＭＯＳトランジスタＶＰＥＲＤのゲートに入力されるため、接点Ｒｘの電圧の変化に連動して、電圧ＶＰＥＲＤが変化する。
【００３７】
ステップＣ１３：
電圧ＶＰＥＲＤは、カレントミラーアンプ３１において、リファレンス電位との比較が行われ、リファレンス電位付近に再調整されるが、調整完了前は、リファレンス電位とは差が生じている。
【００３８】
ここで、電圧ＶＰＥＲＤの調整を開始してから完了するまでの期間をＶＰＥＲＤ調整期間と称す。ＶＰＥＲＤ調整期間内では、電圧ＶＰＥＲＤは、リファレンス電位とは異なる電位にある。
（Ｃ−２）ＤＬＬ回路の消費電流が変化
図６は、ＤＬＬ回路の消費電流の変化に伴い、電圧ＶＰＥＲＤが一時的に変化する様子を説明する図である。
【００３９】
ステップＣ２１：
ＤＬＬ回路の消費電流Ｉｄｌｌが増加する（つまり、回路抵抗Ｒｄｌｌが下がる）。以下、増加後の消費電流ＩｄｌｌをＩｄｌｌ＿ａと称す。
【００４０】
ステップＣ２２：
ＤＬＬ回路の消費電流Ｉｄｌｌは、ＮＭＯＳトランジスタＶＰＥＲＤのソース−ドレイン間電流でもある。
【００４１】
消費電流Ｉｄｌｌは増加し、Ｉｄｌｌ＿ａに変化したが、ＮＭＯＳトランジスタＶＰＥＲＤの抵抗成分ＲＴｒはそのままである。
【００４２】
ここで、消費電流Ｉｄｌｌの増加前のＮＭＯＳトランジスタＶＰＥＲＤにおける電圧降下は以下で表される。
【００４３】
ＲＴｒ×Ｉｄｌｌ（電圧降下１と称す）
また、消費電流Ｉｄｌｌ＿ａへの増加後のＮＭＯＳトランジスタＶＰＥＲＤにおける電圧降下は以下で表される。
【００４４】
ＲＴｒ×Ｉｄｌｌ＿ａ（電圧降下２と称す）
よって、ＤＬＬ回路の消費電流Ｉｄｌｌの増加直後は、電圧ＶＰＥＲＤは、（電圧降下２−電圧降下１）分だけ低下する
ステップＣ２３：
電圧ＶＰＥＲＤは、カレントミラーアンプ３１において、リファレンス電位との比較が行われ、リファレンス電位付近に再調整されるが、調整完了までにはタイムラグが残り、上記の（Ｃ−１）と同様にＶＰＥＲＤ調整期間が発生する。
【００４５】
ここで、消費電流Ｉｄｌｌが変化する要因としては、例えば、ロック調整動作中に使用する遅延素子数が変化することなどが挙げられる。
【００４６】
つまり、ＤＬＬ回路のロック調整動作自体が消費電流の変化ひいては電圧ＶＰＥＲＤの変化に直結することになる。
【００４７】
上記の（Ｃ−１）と（Ｃ−２）のいずれの場合においても、電圧ＶＰＥＲＤは、ＶＰＥＲＤ調整期間を経て、リファレンス電位付近に調整される。
【００４８】
しかし、電圧ＶＰＥＲＤがリファレンス電位付近に調整された際、ＤＬＬ回路が既にロック調整動作を完了していれば、入力信号と出力信号の位相差が増大してしまう。
【課題を解決するための手段】
【００４９】
本発明の半導体装置は、
縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、
リファレンス電位を基準として生成した出力電圧を、前記複数の遅延素子に供給する遅延素子用電源回路と、
前記出力電圧が前記リファレンス電位の一定範囲内にあるか否かを検出し、前記出力電圧が前記一定範囲内にない場合、前記ロック調整動作を停止させるＤＬＬ動作信号を前記ＤＬＬ回路に出力する検出回路と、を有する。
【発明の効果】
【００５０】
本発明によれば、遅延素子用電源回路の出力電圧がリファレンス電位の一定範囲内にあることを確認した後、ＤＬＬ回路がロック調整動作を実施する。
【００５１】
言い換えれば、外部電源電圧の変化等に起因して、遅延素子用電源回路の出力電圧に異常がある場合には、ＤＬＬ回路がロック調整動作を停止する。
【００５２】
そのため、遅延素子用電源回路の出力電圧（＝遅延素子の動作電圧）の異常時に発生していた、入力信号と出力信号の位相差の増大を抑制できるという効果が得られる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態の半導体装置の構成を示す図である。
【図２】図１に示した検出回路の一構成例を示す図である。
【図３】図２に示した第１段カレントミラーアンプの一構成例を示す図である。
【図４Ａ】ロック調整動作開始時のＤＬＬ回路の入力信号と出力信号の位相関係の一例を示す図である。
【図４Ｂ】ロック調整動作中のＤＬＬ回路の入力信号と出力信号の位相関係の一例を示す図である。
【図４Ｃ】ロック調整動作中のＤＬＬ回路の入力信号と出力信号の位相関係の一例を示す図である。
【図５】遅延素子用電源回路の一構成例を示す図である。
【図６】ＤＬＬ回路の消費電流の変化に伴い、電圧ＶＰＥＲＤが一時的に変化する様子を説明する図である。
【発明を実施するための形態】
【００５４】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００５５】
図１は、本発明の一実施形態の半導体装置の構成を示す図である。
【００５６】
図１に示すように、本実施形態の半導体装置は、ＤＬＬ回路１０と、検出回路２０と、を有している。ＤＬＬ回路１０は、遅延素子用電源回路３０を内部に備えている。
【００５７】
ＤＬＬ回路１０は、縦続接続された複数の遅延素子（不図示）を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行う。
【００５８】
遅延素子用電源回路３０は、リファレンス電位を基準として生成した電圧ＶＰＥＲＤを、複数の遅延素子に動作電圧として供給する。なお、遅延素子用電源回路３０の構成は図５に示したものと同様である。
【００５９】
検出回路２０は、遅延素子用電源回路３０の出力電圧である電圧ＶＰＥＲＤがリファレンス電位の一定範囲内にあるか否かを検出し、検出結果に応じてＤＬＬ回路１０のロック調整動作の可否を示すＤＬＬ動作信号をＤＬＬ回路１０に出力する。
【００６０】
具体的には、検出回路２０は、電圧ＶＰＥＲＤがリファレンス電位の一定範囲内にない場合、ロック調整動作を停止させることを示すＤＬＬ動作信号をＤＬＬ回路１０に出力する。
【００６１】
なお、以下では、ＤＬＬ動作信号は、ＤＬＬ回路１０のカウンタ（不図示）の更新の可否を示す信号であるものとして説明する。
【００６２】
図２は、図１に示した検出回路２０の一構成例を示す図である。
【００６３】
図２に示すように、検出回路２０は、第１の比較回路２１と、第２の比較回路２２と、ＸＯＲ回路２３と、を有している。
【００６４】
第１の比較回路２１は、電圧ＶＰＥＲＤがリファレンス電位の一定範囲の上限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する。
【００６５】
第２の比較回路２２は、電圧ＶＰＥＲＤがリファレンス電位の一定範囲の下限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する。
【００６６】
なお、本実施形態では、上記の上限値がリファレンス電位＋１０ｍＶであり、上記の下限値がリファレンス電位−１０ｍＶであるものとして説明する。
【００６７】
ＸＯＲ回路２３は、第１の比較回路２１の出力と第２の比較回路２２の出力とのＸＯＲを演算し、演算結果をＤＬＬ動作信号としてＤＬＬ回路１０に出力する。
【００６８】
ここで、ＸＯＲ回路の演算結果がＨである場合には、ＤＬＬ回路１０のカウンタの更新機能を有効化（つまり、ロック調整動作を実施）することを示すＤＬＬ動作信号が出力され、演算結果がＬである場合には、ＤＬＬ回路１０のカウンタの更新機能を無効化（つまり、ロック調整動作を停止）することを示すＤＬＬ動作信号が出力されるが、その詳細は後述する。
【００６９】
第１の比較回路２１は、第１段カレントミラーアンプ２１Ａと、第２段カレントミラーアンプ２１Ｂと、を有している。
【００７０】
また、第２の比較回路２２は、第１段カレントミラーアンプ２２Ａと、第２段カレントミラーアンプ２２Ｂと、を有している。
【００７１】
図３は、図２に示した第１段カレントミラーアンプ２１Ａ，２２Ａの一構成例を示す図である。
【００７２】
図３に示すように、第１段カレントミラーアンプ２１Ａは、電圧ＶＰＥＲＤとリファレンス電位＋１０ｍＶとを比較し、比較結果に応じた電圧を出力する。
【００７３】
第２段カレントミラーアンプ２１Ｂは、第１段カレントミラーアンプ２１Ａの後段に縦続接続されており、第１段カレントミラーアンプ２１Ａからの電圧に応じたディジタル値Ｈ／ＬをＸＯＲ回路２３に出力する。
【００７４】
また、図３に示すように、第１段カレントミラーアンプ２２Ａは、電圧ＶＰＥＲＤとリファレンス電位−１０ｍＶとを比較し、比較結果に応じた電圧を出力する。
【００７５】
第２段カレントミラーアンプ２２Ｂは、第１段カレントミラーアンプ２２Ａの後段に縦続接続されており、第１段カレントミラーアンプ２２Ａからの電圧に応じたディジタル値Ｈ／ＬをＸＯＲ回路２３に出力する。
【００７６】
以下、本発明の特徴部分である検出回路２０の動作について説明する。
【００７７】
第１の比較回路２１および第２の比較回路２２に入力される電圧ＶＰＥＲＤは、大別して、以下の状態になりうる。
（１）電圧ＶＰＥＲＤ≒リファレンス電位
本実施形態では、リファレンス電位±１０ｍＶを想定している
（２）電圧ＶＰＥＲＤ＜リファレンス電位−１０ｍＶ
（３）電圧ＶＰＥＲＤ＞リファレンス電位＋１０ｍＶ
以下、電圧ＶＰＥＲＤが上記の（１）〜（３）の各々の状態のときのＤＬＬ回路１０のロック調整動作の可否について説明する。
（１）電圧ＶＰＥＲＤ≒リファレンス電位
この状態では、第１の比較回路２１および第２の比較回路２２の出力は、一方がＬで他方がＨとなる。そのため、ＸＯＲ回路２３の出力（ＤＬＬ動作信号）はＨになる。
【００７８】
よって、ＤＬＬ回路１０のカウンタの更新機能が有効化され、ロック調整動作が実施される。
【００７９】
このとき、電圧ＶＰＥＲＤは、リファレンス電位±１０ｍＶ以内であるため、ロック調整動作を実施することは妥当と言える。
（２）電圧ＶＰＥＲＤ＜リファレンス電位−１０ｍＶ
この状態では、第１の比較回路２１および第２の比較回路２２の出力は共にＬとなる。そのため、ＸＯＲ回路２３の出力（ＤＬＬ動作信号）はＬになる。
【００８０】
よって、ＤＬＬ回路１０のカウンタの更新機能が無効化され、ロック調整動作が停止される。
【００８１】
このとき、電圧ＶＰＥＲＤは、リファレンス電位との差が−１０ｍＶ以上であるため、ロック調整動作を停止することは妥当と言える。
（３）電圧ＶＰＥＲＤ＞リファレンス電位＋１０ｍＶ
この状態では、第１の比較回路２１および第２の比較回路２２の出力は共にＨとなる。そのため、ＸＯＲ回路２３の出力（ＤＬＬ動作信号）はＬになる。
【００８２】
よって、ＤＬＬ回路１０のカウンタの更新機能が無効化され、ロック調整動作が停止される。
【００８３】
このとき、電圧ＶＰＥＲＤは、リファレンス電位との差が＋１０ｍＶ以上であるため、ロック調整動作を停止することは妥当と言える。
【００８４】
上述したように本実施形態では、電圧ＶＰＥＲＤがリファレンス電位±１０ｍＶ以内の領域に存在する場合にのみ、ＤＬＬ回路１０のカウンタの更新機能を有効化してロック調整動作を実施させ、これ以外の場合には、ＤＬＬ回路１０のカウンタの更新機能を無効化してロック調整動作を停止させている。
【００８５】
このように、電圧ＶＰＥＲＤが一定範囲内に到達するのを待って、ＤＬＬ回路１０のロック調整動作を実施させることで、電圧ＶＰＥＲＤの異常時に発生していた、入力信号と出力信号の位相差の増大を抑制できるという効果が得られる。
【００８６】
なお、本実施形態では、検出回路２０をＸＯＲ回路２３を用いて構成する例を示したが、本発明はこれに限定されず、検出回路２０の機能を実現しうる構成であれば、その他の構成でも構わない。
【符号の説明】
【００８７】
１０ ＤＬＬ回路
２０ 検出回路
２１ 第１の比較回路
２１Ａ 第１段カレントミラーアンプ
２１Ｂ 第２段カレントミラーアンプ
２２ 第２の比較回路
２２Ａ 第１段カレントミラーアンプ
２２Ｂ 第２段カレントミラーアンプ
２３ ＸＯＲ回路
３０ 遅延素子用電源回路
３１ カレントミラーアンプ
【技術分野】
【０００１】
本発明は、ＤＬＬ（Delay Locked Loop）回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、例えば、外部クロックに同期した内部クロックを生成するために、ＤＬＬ回路が用いられている。
【０００３】
ＤＬＬ回路では、入力信号と出力信号の位相を合致させるロック調整動作が行われる。以下では、入力信号と出力信号の位相が合致している状態をロック状態と称す。また、入力信号と出力信号の位相差をロック精度と称す。
【０００４】
ＤＬＬ回路には、縦続接続された複数の遅延素子からなるディレイライン（Delay-Line）が設けられており、これら複数の遅延素子を用いてロック調整動作が行われる。遅延時間は、使用する遅延素子の数に応じて決まり、遅延素子の数が多いほど遅延時間は増加する。
【０００５】
ＤＬＬ回路では、遅延時間は、例えば、カウンタ回路により制御される（特許文献１参照）。遅延時間を増加させたい場合は、カウンタ値を増加させて遅延素子の数を増やし、遅延時間を減少させたい場合は、カウンタ値を減少させて遅延素子の数を減らす。
【０００６】
図４Ａは、ロック調整動作開始時のＤＬＬ回路の入力信号と出力信号の位相関係を示している。
【０００７】
ＤＬＬ回路では、出力信号（調整対象）の位相が入力信号（基準信号）の位相と合致するよう位相調整を行うが、図４Ａでは、ロック調整動作開始時に、出力信号の遅延が不足している。そのため、カウンタ値を増加させ、遅延時間を増加させる。
【０００８】
図４Ｂでは、図４Ａで遅延時間を増加させた結果、出力信号の遅延が過剰になっている。そのため、カウンタ値を減少させ、遅延時間を減少させる。
【０００９】
図４Ｃでは、図４Ｂで遅延時間を減少させた結果、再び出力信号の遅延が不足してしまっている。そのため、再びカウンタ値を増加させ、図４Ｂの状態に戻る。
【００１０】
図４Ｂおよび図４Ｃでは、出力信号の位相が入力信号の前後を往来する。これにより、入力信号と出力信号の位相合致（つまり、ロック状態）が達成される。
【００１１】
なお、ＤＬＬ回路では、入力信号と出力信号の接近を検知した場合、カウンタ値の更新を停止して固定し、遅延時間の増減を停止させる制御を行うこともある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−１７７７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、ロック状態達成後にカウンタ値を固定するＤＬＬ回路では、ロック状態達成前に遅延素子を動作させる動作電圧に異常があり、その異常がロック状態達成後に解消した場合、状態達成前後で各遅延素子の遅延時間が異なることに起因して、入力信号と出力信号の位相差が増大してしまうという課題がある。以下、この課題について詳述する。
（Ａ）遅延素子の動作電圧の変化とロック精度の悪化について
遅延素子の遅延時間は、動作電圧に応じて変化する。
【００１４】
表１は、遅延素子の動作電圧が標準動作電圧から±１００ｍＶ変化した場合の遅延時間を示している。なお、表１において、単位はｐｓである。
【００１５】
【表１】
【００１６】
表１に示すように、１００ｍＶの電圧変化に伴い、遅延素子１個あたり５０ｐｓの位相差が発生する。
【００１７】
そのため、例えば、３２個の遅延素子が縦続接続されたディレイラインの場合、ディレイライン全体では、１００ｍＶの電圧変化に伴い、１６００ｐｓもの位相差が発生し、ロック精度が悪化する。
【００１８】
以上より、ディレイラインには、常に一定の電圧を供給することができる安定した電源回路が必要と言える。
（Ｂ）遅延素子用電源回路の独立化
ディレイラインへの電圧供給の安定化のために、遅延素子用電源回路の独立化が試行されている。
【００１９】
遅延素子用電源回路とは、外部電源電圧に依らず一定の電圧を遅延素子に供給し、各遅延素子の遅延時間を一定に保つ機構である。
【００２０】
図５は、遅延素子用電源回路の概念図である。
【００２１】
図５において、リファレンス電位は、半導体装置の製造時に固有の値になるＶｔに依存した、バンドギャップ回路などから生成される基準電位である。
【００２２】
リファレンス電位は、外部電源電圧の変動の影響を受けないが、上記のバンドギャップ回路などの基準電位生成回路は、大電流を出力可能な構造ではない。
【００２３】
そのため、図５のように、リファレンス電位を基準電位とするカレントミラーアンプ３１を用いる手法が一般的である。
【００２４】
以下、図５に示した遅延素子用電源回路の動作原理について説明する。
【００２５】
ステップＢ１：
遅延素子用電源回路の出力電圧は、ＮＭＯＳトランジスタＶＰＥＲＤのドレイン端子の電圧ＶＰＥＲＤであり、この電圧ＶＰＥＲＤが遅延素子に動作電圧として供給される。
【００２６】
ステップＢ２：
電圧ＶＰＥＲＤは、カレントミラーアンプ３１の入力となり、カレントミラーアンプ３１にてリファレンス電位との比較が行われる。
【００２７】
ステップＢ３：
もし、電圧ＶＰＥＲＤがリファレンス電位よりも小さい場合、カレントミラーアンプ３１の出力電圧（接点Ｒｘの電圧）のレベル、すなわち、ＮＭＯＳトランジスタＶＰＥＲＤのゲートに入力される入力電圧のレベルが下がる。これにより、ＮＭＯＳトランジスタＶＰＥＲＤのドレイン端子の電圧ＶＰＥＲＤが上がる。
【００２８】
したがって、電圧ＶＰＥＲＤがリファレンス電位よりも小さい場合、電圧ＶＰＥＲＤは上がり続け、リファレンス電位よりも大きくなると、次のステップＢ４に遷移する。
【００２９】
ステップＢ４：
一方、電圧ＶＰＥＲＤがリファレンス電位よりも大きい場合、カレントミラーアンプ３１の出力電圧（接点Ｒｘの電圧）のレベル、すなわち、ＮＭＯＳトランジスタＶＰＥＲＤのゲートに入力される入力電圧のレベルが上がる。これにより、ＮＭＯＳトランジスタＶＰＥＲＤのドレイン端子の電圧ＶＰＥＲＤが下がる。
【００３０】
したがって、電圧ＶＰＥＲＤがリファレンス電位よりも大きい場合、電圧ＶＰＥＲＤは下がり続け、リファレンス電位よりも小さくなると、上記のステップＢ３に戻る。
【００３１】
結局、ステップＢ３とＢ４のプロセスが繰り返されることで、電圧ＶＰＥＲＤはリファレンス電位付近の一定電位に留まる。
【００３２】
ステップＢ５：
ここで、ＤＬＬ回路の動作時の電圧ＶＰＥＲＤとＶＳＳ間の回路抵抗をＲｄｌｌとすれば、以下の関係式が成立する。
【００３３】
ＶＰＥＲＤ＝Ｒｄｌｌ＊Ｉｄｌｌ
Ｉｄｌｌは、ＶＰＥＲＤとＲｄｌｌにより決定されるＤＬＬ回路の消費電流である。
【００３４】
以上より、遅延素子に動作電圧として供給される電圧ＶＰＥＲＤは、リファレンス電位付近の一定範囲内に調整され、ディレイライン全体の遅延時間も一定範囲内になる。
（Ｃ）遅延素子用電源回路の出力電圧の変化に起因するロック精度の悪化
遅延素子用電源回路は、遅延時間の一定化を目的として導入されたものであるが、以下に起因して、出力電圧（電圧ＶＰＥＲＤ）は変化しうる。
【００３５】
・遅延素子用電源回路への入力電圧（＝外部電源電圧）が変化
・ＤＬＬ回路の消費電流が変化
以下、遅延素子用電源回路の出力電圧の変化のロック精度への影響について説明する。
（Ｃ−１）遅延素子用電源回路への入力電圧（＝外部電源電圧）が変化
ステップＣ１１：
ＰＭＯＳトランジスタＲａおよびＮＭＯＳトランジスタＲｂが飽和領域で動作中に、遅延素子用電源回路への入力電圧である外部電源電圧ＶＤＤが変化した場合、ＰＭＯＳトランジスタＲａおよびＮＭＯＳトランジスタＲｂは、ソース−ドレイン間電流はほぼ同一でありながら、ソース−ドレイン間電圧Ｖｄｓ自体は増加するため、接点Ｒｘの電圧が変化してしまう。
【００３６】
ステップＣ１２：
接点Ｒｘの電圧は、カレントミラーアンプ３１から出力され、ＮＭＯＳトランジスタＶＰＥＲＤのゲートに入力されるため、接点Ｒｘの電圧の変化に連動して、電圧ＶＰＥＲＤが変化する。
【００３７】
ステップＣ１３：
電圧ＶＰＥＲＤは、カレントミラーアンプ３１において、リファレンス電位との比較が行われ、リファレンス電位付近に再調整されるが、調整完了前は、リファレンス電位とは差が生じている。
【００３８】
ここで、電圧ＶＰＥＲＤの調整を開始してから完了するまでの期間をＶＰＥＲＤ調整期間と称す。ＶＰＥＲＤ調整期間内では、電圧ＶＰＥＲＤは、リファレンス電位とは異なる電位にある。
（Ｃ−２）ＤＬＬ回路の消費電流が変化
図６は、ＤＬＬ回路の消費電流の変化に伴い、電圧ＶＰＥＲＤが一時的に変化する様子を説明する図である。
【００３９】
ステップＣ２１：
ＤＬＬ回路の消費電流Ｉｄｌｌが増加する（つまり、回路抵抗Ｒｄｌｌが下がる）。以下、増加後の消費電流ＩｄｌｌをＩｄｌｌ＿ａと称す。
【００４０】
ステップＣ２２：
ＤＬＬ回路の消費電流Ｉｄｌｌは、ＮＭＯＳトランジスタＶＰＥＲＤのソース−ドレイン間電流でもある。
【００４１】
消費電流Ｉｄｌｌは増加し、Ｉｄｌｌ＿ａに変化したが、ＮＭＯＳトランジスタＶＰＥＲＤの抵抗成分ＲＴｒはそのままである。
【００４２】
ここで、消費電流Ｉｄｌｌの増加前のＮＭＯＳトランジスタＶＰＥＲＤにおける電圧降下は以下で表される。
【００４３】
ＲＴｒ×Ｉｄｌｌ（電圧降下１と称す）
また、消費電流Ｉｄｌｌ＿ａへの増加後のＮＭＯＳトランジスタＶＰＥＲＤにおける電圧降下は以下で表される。
【００４４】
ＲＴｒ×Ｉｄｌｌ＿ａ（電圧降下２と称す）
よって、ＤＬＬ回路の消費電流Ｉｄｌｌの増加直後は、電圧ＶＰＥＲＤは、（電圧降下２−電圧降下１）分だけ低下する
ステップＣ２３：
電圧ＶＰＥＲＤは、カレントミラーアンプ３１において、リファレンス電位との比較が行われ、リファレンス電位付近に再調整されるが、調整完了までにはタイムラグが残り、上記の（Ｃ−１）と同様にＶＰＥＲＤ調整期間が発生する。
【００４５】
ここで、消費電流Ｉｄｌｌが変化する要因としては、例えば、ロック調整動作中に使用する遅延素子数が変化することなどが挙げられる。
【００４６】
つまり、ＤＬＬ回路のロック調整動作自体が消費電流の変化ひいては電圧ＶＰＥＲＤの変化に直結することになる。
【００４７】
上記の（Ｃ−１）と（Ｃ−２）のいずれの場合においても、電圧ＶＰＥＲＤは、ＶＰＥＲＤ調整期間を経て、リファレンス電位付近に調整される。
【００４８】
しかし、電圧ＶＰＥＲＤがリファレンス電位付近に調整された際、ＤＬＬ回路が既にロック調整動作を完了していれば、入力信号と出力信号の位相差が増大してしまう。
【課題を解決するための手段】
【００４９】
本発明の半導体装置は、
縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、
リファレンス電位を基準として生成した出力電圧を、前記複数の遅延素子に供給する遅延素子用電源回路と、
前記出力電圧が前記リファレンス電位の一定範囲内にあるか否かを検出し、前記出力電圧が前記一定範囲内にない場合、前記ロック調整動作を停止させるＤＬＬ動作信号を前記ＤＬＬ回路に出力する検出回路と、を有する。
【発明の効果】
【００５０】
本発明によれば、遅延素子用電源回路の出力電圧がリファレンス電位の一定範囲内にあることを確認した後、ＤＬＬ回路がロック調整動作を実施する。
【００５１】
言い換えれば、外部電源電圧の変化等に起因して、遅延素子用電源回路の出力電圧に異常がある場合には、ＤＬＬ回路がロック調整動作を停止する。
【００５２】
そのため、遅延素子用電源回路の出力電圧（＝遅延素子の動作電圧）の異常時に発生していた、入力信号と出力信号の位相差の増大を抑制できるという効果が得られる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態の半導体装置の構成を示す図である。
【図２】図１に示した検出回路の一構成例を示す図である。
【図３】図２に示した第１段カレントミラーアンプの一構成例を示す図である。
【図４Ａ】ロック調整動作開始時のＤＬＬ回路の入力信号と出力信号の位相関係の一例を示す図である。
【図４Ｂ】ロック調整動作中のＤＬＬ回路の入力信号と出力信号の位相関係の一例を示す図である。
【図４Ｃ】ロック調整動作中のＤＬＬ回路の入力信号と出力信号の位相関係の一例を示す図である。
【図５】遅延素子用電源回路の一構成例を示す図である。
【図６】ＤＬＬ回路の消費電流の変化に伴い、電圧ＶＰＥＲＤが一時的に変化する様子を説明する図である。
【発明を実施するための形態】
【００５４】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００５５】
図１は、本発明の一実施形態の半導体装置の構成を示す図である。
【００５６】
図１に示すように、本実施形態の半導体装置は、ＤＬＬ回路１０と、検出回路２０と、を有している。ＤＬＬ回路１０は、遅延素子用電源回路３０を内部に備えている。
【００５７】
ＤＬＬ回路１０は、縦続接続された複数の遅延素子（不図示）を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行う。
【００５８】
遅延素子用電源回路３０は、リファレンス電位を基準として生成した電圧ＶＰＥＲＤを、複数の遅延素子に動作電圧として供給する。なお、遅延素子用電源回路３０の構成は図５に示したものと同様である。
【００５９】
検出回路２０は、遅延素子用電源回路３０の出力電圧である電圧ＶＰＥＲＤがリファレンス電位の一定範囲内にあるか否かを検出し、検出結果に応じてＤＬＬ回路１０のロック調整動作の可否を示すＤＬＬ動作信号をＤＬＬ回路１０に出力する。
【００６０】
具体的には、検出回路２０は、電圧ＶＰＥＲＤがリファレンス電位の一定範囲内にない場合、ロック調整動作を停止させることを示すＤＬＬ動作信号をＤＬＬ回路１０に出力する。
【００６１】
なお、以下では、ＤＬＬ動作信号は、ＤＬＬ回路１０のカウンタ（不図示）の更新の可否を示す信号であるものとして説明する。
【００６２】
図２は、図１に示した検出回路２０の一構成例を示す図である。
【００６３】
図２に示すように、検出回路２０は、第１の比較回路２１と、第２の比較回路２２と、ＸＯＲ回路２３と、を有している。
【００６４】
第１の比較回路２１は、電圧ＶＰＥＲＤがリファレンス電位の一定範囲の上限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する。
【００６５】
第２の比較回路２２は、電圧ＶＰＥＲＤがリファレンス電位の一定範囲の下限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する。
【００６６】
なお、本実施形態では、上記の上限値がリファレンス電位＋１０ｍＶであり、上記の下限値がリファレンス電位−１０ｍＶであるものとして説明する。
【００６７】
ＸＯＲ回路２３は、第１の比較回路２１の出力と第２の比較回路２２の出力とのＸＯＲを演算し、演算結果をＤＬＬ動作信号としてＤＬＬ回路１０に出力する。
【００６８】
ここで、ＸＯＲ回路の演算結果がＨである場合には、ＤＬＬ回路１０のカウンタの更新機能を有効化（つまり、ロック調整動作を実施）することを示すＤＬＬ動作信号が出力され、演算結果がＬである場合には、ＤＬＬ回路１０のカウンタの更新機能を無効化（つまり、ロック調整動作を停止）することを示すＤＬＬ動作信号が出力されるが、その詳細は後述する。
【００６９】
第１の比較回路２１は、第１段カレントミラーアンプ２１Ａと、第２段カレントミラーアンプ２１Ｂと、を有している。
【００７０】
また、第２の比較回路２２は、第１段カレントミラーアンプ２２Ａと、第２段カレントミラーアンプ２２Ｂと、を有している。
【００７１】
図３は、図２に示した第１段カレントミラーアンプ２１Ａ，２２Ａの一構成例を示す図である。
【００７２】
図３に示すように、第１段カレントミラーアンプ２１Ａは、電圧ＶＰＥＲＤとリファレンス電位＋１０ｍＶとを比較し、比較結果に応じた電圧を出力する。
【００７３】
第２段カレントミラーアンプ２１Ｂは、第１段カレントミラーアンプ２１Ａの後段に縦続接続されており、第１段カレントミラーアンプ２１Ａからの電圧に応じたディジタル値Ｈ／ＬをＸＯＲ回路２３に出力する。
【００７４】
また、図３に示すように、第１段カレントミラーアンプ２２Ａは、電圧ＶＰＥＲＤとリファレンス電位−１０ｍＶとを比較し、比較結果に応じた電圧を出力する。
【００７５】
第２段カレントミラーアンプ２２Ｂは、第１段カレントミラーアンプ２２Ａの後段に縦続接続されており、第１段カレントミラーアンプ２２Ａからの電圧に応じたディジタル値Ｈ／ＬをＸＯＲ回路２３に出力する。
【００７６】
以下、本発明の特徴部分である検出回路２０の動作について説明する。
【００７７】
第１の比較回路２１および第２の比較回路２２に入力される電圧ＶＰＥＲＤは、大別して、以下の状態になりうる。
（１）電圧ＶＰＥＲＤ≒リファレンス電位
本実施形態では、リファレンス電位±１０ｍＶを想定している
（２）電圧ＶＰＥＲＤ＜リファレンス電位−１０ｍＶ
（３）電圧ＶＰＥＲＤ＞リファレンス電位＋１０ｍＶ
以下、電圧ＶＰＥＲＤが上記の（１）〜（３）の各々の状態のときのＤＬＬ回路１０のロック調整動作の可否について説明する。
（１）電圧ＶＰＥＲＤ≒リファレンス電位
この状態では、第１の比較回路２１および第２の比較回路２２の出力は、一方がＬで他方がＨとなる。そのため、ＸＯＲ回路２３の出力（ＤＬＬ動作信号）はＨになる。
【００７８】
よって、ＤＬＬ回路１０のカウンタの更新機能が有効化され、ロック調整動作が実施される。
【００７９】
このとき、電圧ＶＰＥＲＤは、リファレンス電位±１０ｍＶ以内であるため、ロック調整動作を実施することは妥当と言える。
（２）電圧ＶＰＥＲＤ＜リファレンス電位−１０ｍＶ
この状態では、第１の比較回路２１および第２の比較回路２２の出力は共にＬとなる。そのため、ＸＯＲ回路２３の出力（ＤＬＬ動作信号）はＬになる。
【００８０】
よって、ＤＬＬ回路１０のカウンタの更新機能が無効化され、ロック調整動作が停止される。
【００８１】
このとき、電圧ＶＰＥＲＤは、リファレンス電位との差が−１０ｍＶ以上であるため、ロック調整動作を停止することは妥当と言える。
（３）電圧ＶＰＥＲＤ＞リファレンス電位＋１０ｍＶ
この状態では、第１の比較回路２１および第２の比較回路２２の出力は共にＨとなる。そのため、ＸＯＲ回路２３の出力（ＤＬＬ動作信号）はＬになる。
【００８２】
よって、ＤＬＬ回路１０のカウンタの更新機能が無効化され、ロック調整動作が停止される。
【００８３】
このとき、電圧ＶＰＥＲＤは、リファレンス電位との差が＋１０ｍＶ以上であるため、ロック調整動作を停止することは妥当と言える。
【００８４】
上述したように本実施形態では、電圧ＶＰＥＲＤがリファレンス電位±１０ｍＶ以内の領域に存在する場合にのみ、ＤＬＬ回路１０のカウンタの更新機能を有効化してロック調整動作を実施させ、これ以外の場合には、ＤＬＬ回路１０のカウンタの更新機能を無効化してロック調整動作を停止させている。
【００８５】
このように、電圧ＶＰＥＲＤが一定範囲内に到達するのを待って、ＤＬＬ回路１０のロック調整動作を実施させることで、電圧ＶＰＥＲＤの異常時に発生していた、入力信号と出力信号の位相差の増大を抑制できるという効果が得られる。
【００８６】
なお、本実施形態では、検出回路２０をＸＯＲ回路２３を用いて構成する例を示したが、本発明はこれに限定されず、検出回路２０の機能を実現しうる構成であれば、その他の構成でも構わない。
【符号の説明】
【００８７】
１０ ＤＬＬ回路
２０ 検出回路
２１ 第１の比較回路
２１Ａ 第１段カレントミラーアンプ
２１Ｂ 第２段カレントミラーアンプ
２２ 第２の比較回路
２２Ａ 第１段カレントミラーアンプ
２２Ｂ 第２段カレントミラーアンプ
２３ ＸＯＲ回路
３０ 遅延素子用電源回路
３１ カレントミラーアンプ
【特許請求の範囲】
【請求項１】
縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、
リファレンス電位を基準として生成した出力電圧を、前記複数の遅延素子に供給する遅延素子用電源回路と、
前記出力電圧が前記リファレンス電位の一定範囲内にあるか否かを検出し、前記出力電圧が前記一定範囲内にない場合、前記ロック調整動作を停止させるＤＬＬ動作信号を前記ＤＬＬ回路に出力する検出回路と、を有する半導体回路。
【請求項２】
前記検出回路は、
前記出力電圧が前記一定範囲の上限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する第１の比較回路と、
前記出力電圧が前記一定範囲の下限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力とのＸＯＲを演算するＸＯＲ回路と、を有し、
前記ＸＯＲ回路の演算結果Ｈが、前記ＤＬＬ回路の前記ロック調整動作を停止させる前記ＤＬＬ動作信号となる、請求項１に記載の半導体装置。
【請求項１】
縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、
リファレンス電位を基準として生成した出力電圧を、前記複数の遅延素子に供給する遅延素子用電源回路と、
前記出力電圧が前記リファレンス電位の一定範囲内にあるか否かを検出し、前記出力電圧が前記一定範囲内にない場合、前記ロック調整動作を停止させるＤＬＬ動作信号を前記ＤＬＬ回路に出力する検出回路と、を有する半導体回路。
【請求項２】
前記検出回路は、
前記出力電圧が前記一定範囲の上限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する第１の比較回路と、
前記出力電圧が前記一定範囲の下限値よりも大きい場合にはＨを、小さい場合にはＬを、それぞれ出力する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力とのＸＯＲを演算するＸＯＲ回路と、を有し、
前記ＸＯＲ回路の演算結果Ｈが、前記ＤＬＬ回路の前記ロック調整動作を停止させる前記ＤＬＬ動作信号となる、請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【公開番号】特開２０１２−１９５８３４（Ｐ２０１２−１９５８３４Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５９３７８（Ｐ２０１１−５９３７８）
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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