半導体装置
【課題】記憶内容に対する保持特性の改善を図ることが可能な半導体装置を提供する。また、半導体装置における消費電力の低減を図る。
【解決手段】チャネル形成領域に、トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体材料（例えば、酸化物半導体材料）を用い、且つ、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。また、ゲート電極用のトレンチを有することで、ソース電極とドレイン電極との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。
【解決手段】チャネル形成領域に、トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体材料（例えば、酸化物半導体材料）を用い、且つ、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。また、ゲート電極用のトレンチを有することで、ソース電極とドレイン電極との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、半導体素子を利用した半導体装置に関する。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭの中核部を構成するメモリセルは書き込み及び読み出し用のトランジスタとキャパシタによって構成されている。
【０００４】
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることが問題視されている。パンチスルー電流を防ぐためには、シリコン基板に高濃度の不純物をドーピングする方法があるが、この方法を用いるとソースと基板間又はドレインと基板間に接合リーク電流が流れやすくなるため、結局はメモリの保持特性を低下させてしまう原因となってしまう。従って、この問題の解決策としては適切ではない。
【０００５】
このような問題に対して、メモリセルを構成するトランジスタを３次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタの実効的なチャネル長を短チャネル効果が生じない程度に維持する方法が考えられている。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁膜を形成し、さらにその溝にゲート電極を埋め込んだ構造が開示されている（非特許文献１参照）。
【０００６】
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるため実効的なチャネル長が長くなっている。このため、メモリセルに占めるトランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった利点を有している。
【０００７】
しかしながら、従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いている。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっている。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【０００８】
また、不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００９】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【００１０】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭５７−１０５８８９号公報
【非特許文献】
【００１２】
【非特許文献１】Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで本発明の一態様は、記憶内容に対する保持特性の改善を図ることが可能な半導体装置を提供することを目的の一とする。また、本発明の一態様は、半導体装置における消費電力の低減を図ることを目的の一とする。また、本発明の一態様では、書き込み回数に制限のない新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１４】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体材料（例えば、酸化物半導体材料）を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。
【００１５】
本発明の一態様は、第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、第２の絶縁層に接して設けられ、第２のトレンチ内を充填する第３の絶縁層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、第１のトレンチ内を充填するゲート電極と、ゲート電極に接して設けられたサイドウォール絶縁層と、サイドウォール絶縁層及び酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を有する半導体装置である。
【００１６】
また、本発明の他の一態様は、トランジスタと、容量素子とを含む複数のメモリセルを有し、トランジスタは、第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、第２の絶縁層に接して設けられ、第２のトレンチ内を充填する第３の絶縁層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、第１のトレンチ内を充填するゲート電極と、ゲート電極に接して設けられたサイドウォール絶縁層と、サイドウォール絶縁層及び酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を有し、ソース電極又はドレイン電極の一方と、容量素子の一方の電極と、は、電気的に接続される半導体装置である。
【００１７】
上記の半導体装置のいずれか一において、ソース電極及びドレイン電極はそれぞれ、第３の絶縁層と少なくとも一部と重畳するのが好ましい。
【００１８】
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、を含み、第２のトランジスタは、第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、第１のトレンチの底面及び内壁面に接して設けられ、少なくも第２のチャネル形成領域を含む酸化物半導体層と、第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、第２の絶縁層に接して設けられ、第２のトレンチ内を充填する第３の絶縁層と、酸化物半導体層上に設けられた第２のゲート絶縁層と、第２のゲート絶縁層上に設けられ、第１のトレンチ内を充填する第２のゲート電極と、第２のゲート電極に接して設けられたサイドウォール絶縁層と、サイドウォール絶縁層及び酸化物半導体層に接して設けられた第２のソース電極及び第２のドレイン電極と、を有し、第２のチャネル形成領域は、第１のチャネル形成領域よりも広いエネルギーギャップを有し、第１のゲート電極と、第２のソース電極と、容量素子の一方の電極と、は、電気的に接続され、第１のトランジスタと、第２のトランジスタと、は少なくとも一部が重畳して配置される半導体装置である。
【００１９】
また、上記の半導体装置において、第２のソース電極及び第２のドレイン電極はそれぞれ、第３の絶縁層と少なくとも一部と重畳するのが好ましい。
【００２０】
また、上記の半導体装置のいずれか一において、第２の絶縁層として、酸化シリコン膜と酸化アルミニウム膜の積層が設けられ、酸化シリコン膜において、酸化物半導体層と接するのが好ましい。
【００２１】
なお、本明細書等において「上」の用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「下」の用語についても同様である。
【００２２】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２５】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２６】
ワイドギャップ半導体（例えば、酸化物半導体）を用いたトランジスタはオフ電流が極めて小さいため、これを半導体記憶装置に用いることにより極めて長期にわたり記憶内容を保持することが可能となる。つまり、半導体記憶装置のリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【００２７】
また、本明細書で開示するトレンチ構造のトランジスタは、ソース電極とドレイン電極との距離を狭くしても第１のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様の半導体装置を示す断面図及び平面図。
【図２】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図３】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図４】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図５】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図６】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図７】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図８】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図９】本発明の一態様の半導体装置を示す断面図、平面図及び回路図。
【図１０】本発明の一態様の半導体装置を示す回路図及び斜視図。
【図１１】本発明の一態様の半導体装置を示す断面図及び平面図。
【図１２】本発明の一態様の半導体装置を示す回路図。
【図１３】本発明の一態様の半導体装置を示すブロック図。
【図１４】本発明の一態様の半導体装置を示すブロック図。
【図１５】本発明の一態様の半導体装置を示すブロック図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３２】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置及びその作製方法について、図１乃至図８を用いて説明する。
【００３３】
図１（Ａ１）に本実施の形態のトランジスタ１６２の平面図の一例を示す。また、図１（Ａ２）に図１（Ａ１）中の鎖線Ａ１−Ａ２及びＢ１−Ｂ２における断面図を示す。
【００３４】
本実施の形態で示すトランジスタ１６２は、第１のトレンチ１３１及び第２のトレンチ１３３が設けられた絶縁層１３０と、第１のトレンチ１３１の底面及び内壁面に接して設けられた酸化物半導体層１４４と、第２のトレンチ１３３の底面及び内壁面に接して設けられた絶縁層１３２と、絶縁層１３２に接して設けられ、第２のトレンチ１３３内を充填する絶縁層１３４と、酸化物半導体層１４４上に設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられ、第１のトレンチ１３１内を充填するゲート電極１４８と、ゲート電極１４８に接して設けられたサイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂと、サイドウォール絶縁層１３６ａ及び酸化物半導体層１４４に接して設けられたソース電極（またはドレイン電極）１４２ａと、サイドウォール絶縁層１３６ｂ及び酸化物半導体層１４４に接して設けられたドレイン電極（またはソース電極）１４２ｂと、を有する。
【００３５】
図１に示すトランジスタ１６２は、第１のトレンチ１３１の底面及び内壁面に接するように酸化物半導体層１４４が設けられている。酸化物半導体層１４４のチャネル長方向（キャリアが流れる方向）の断面形状は、第１のトレンチ１３１の断面形状に沿って湾曲した形状、即ちＵ字形状となっており、第１のトレンチ１３１の深さが深くなればなるほどトランジスタ１６２の実効的なチャネル長を長くすることができる。
【００３６】
従って、ソース電極１４２ａとドレイン電極１４２ｂとの距離を狭くしても第１のトレンチ１３１の深さを適宜設定することで実効的なチャネル長を維持することができるため、トランジスタサイズの縮小を達成しつつ短チャネル効果を抑制することが可能である。なお、第１のトレンチ１３１の上面形状は、トランジスタ１６２のチャネル幅方向（キャリアが流れる方向と直交する方向）に延在するストライプ形状であるのが好ましい。
【００３７】
本実施の形態では、ワイドギャップ半導体層として、酸化物半導体層１４４を用いる例を示す。酸化物半導体としては、少なくともシリコンの１．１ｅＶよりも大きいエネルギーギャップを持つ酸化物半導体を適用することができ、例えば、エネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、エネルギーギャップが約３．０ｅＶである酸化インジウム、エネルギーギャップが約３．０ｅＶであるインジウム錫酸化物、エネルギーギャップが約３．３ｅＶであるインジウムガリウム酸化物、エネルギーギャップが約２．７ｅＶであるインジウム亜鉛酸化物、エネルギーギャップが約３．３ｅＶである酸化錫、エネルギーギャップが約３．３７ｅＶである酸化亜鉛などを好ましく用いることができる。ただし、本発明の一態様の半導体装置に適用可能なワイドギャップ半導体は、上述の酸化物半導体に限られず、窒化ガリウム、酸化窒化ガリウム、酸化窒化ガリウム亜鉛等を用いてもよい。このような材料を用いることにより、トランジスタ１６２のオフ電流を極めて低く保つことが可能である。
【００３８】
ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
【００３９】
このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減されて高純度化された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００４０】
以下、図２乃至図８を用いて、図１に示すトランジスタ１６２の作製工程の一例を示す。なお、図２乃至図８において、（Ａ１）はトランジスタ１６２の作製工程における平面図を示し、（Ａ２）は（Ａ１）の鎖線Ａ１−Ａ２及びＢ１−Ｂ２における断面図を示す。同様に、（Ｂ１）はトランジスタ１６２の作製工程における平面図を示し、（Ｂ２）は（Ｂ１）の鎖線Ａ１−Ａ２及びＢ１−Ｂ２における断面図を示す。
【００４１】
まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ１）及び（Ａ２）参照。）
【００４２】
半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ、当該基板に半導体素子が形成されていてもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００４３】
絶縁層１３０としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を形成することができる。
【００４４】
次いで、絶縁層１３０に第１のトレンチ１３１（溝とも呼ぶ）を形成する（図２（Ｂ１）及び（Ｂ２）参照）。トレンチの形成方法は公知の技術を用いればよく、例えば、一回のエッチングまたは複数回のエッチングによって形成することができる。
【００４５】
次いで、絶縁層１３０に設けられた第１のトレンチ１３１の底面及び内壁面に接するように、酸化物半導体層１４４を形成する（図３（Ａ１）及び（Ａ２）参照）。酸化物半導体層１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層１４４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００４６】
酸化物半導体層１４４の材料としては、少なくともシリコンよりも大きいエネルギーギャップを持つ酸化物半導体を用いる。シリコンよりも大きいエネルギーギャップを持つ酸化物半導体としては、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。
【００４７】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００４８】
また、酸化物半導体層１４４は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００４９】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５０】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層１４４への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【００５１】
また、基板温度が２００℃以上５００℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように、基板を加熱してもよい。
【００５２】
酸化物半導体層１４４成膜後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００５３】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工した後、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００５４】
次いで、酸化物半導体層１４４に接して、第１のトレンチ１３１の底面及び内壁面等に絶縁層２４６を形成する（図３（Ｂ１）及び（Ｂ２）参照）。
【００５５】
絶縁層２４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法、塗布法、印刷法等を適宜用いることができる。また、絶縁層２４６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００５６】
絶縁層２４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。
【００５７】
次いで、第１のトレンチ１３１を充填するように、絶縁層２４６上に絶縁層２３４を成膜する。絶縁層２４６の形成方法に特に限定はないが、微細な間隙である第１のトレンチ１３１を効率よく充填するためには、プラズマＣＶＤ法等のＣＶＤ法を用いるのが好ましい。
【００５８】
絶縁層２３４の材料としては、絶縁層２４６と同様の材料を用いることができる。なお、絶縁層２３４の成膜前に、絶縁層２４６を形成しておくことで、絶縁層２３４によって充填する領域を小さくし、絶縁層２３４による充填をスムーズに行うことができる。絶縁層２３４を成膜した後に、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層２３４を平坦化する（図４（Ａ１）及び（Ａ２）参照）。
【００５９】
次いで、素子分離用の第２のトレンチ１３３を形成する（図４（Ｂ１）及び（Ｂ２）参照）。第２のトレンチ１３３は、チャネル長方向（キャリアが流れる方向）の素子分離用のトレンチと、チャネル幅方向の素子分離用のトレンチ素子分離用のトレンチを含んで形成される。なお、第２のトレンチの上面形状は、チャネル長方向の素子分離用のトレンチとチャネル幅方向の素子分離用のトレンチとが繋がった格子状の上面形状としてもよいし、それぞれが独立したストライプ状の上面形状としてもよい。
【００６０】
本実施の形態では、格子状の上面形状を有する第２のトレンチ１３３を形成する。第２のトレンチ１３３を形成することで、酸化物半導体層１４４の上面形状は島状に加工される。なお、第２のトレンチ１３３の形成のタイミングは、特に限定されない。また、第２のトレンチ１３３の深さは、素子分離が十分行えるのであれば、第１のトレンチ１３１と同じ底面の水平位置となる深さに限定されない。第１のトレンチ１３１よりも第２のトレンチ１３３の底面の水平位置を深くすることで、確実に素子分離を行うことができるため好ましい。
【００６１】
次いで、第２のトレンチ１３３の底面及び内壁面に接する絶縁層１３２を成膜する（図５（Ａ１）及び（Ａ２）参照）。絶縁層１３２は、酸素を含む無機絶縁膜であり、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化アルミニウムガリウム等の無機絶縁材料を用いて成膜することができる。
【００６２】
なお、絶縁層１３２は、第２のトレンチ１３３の内壁面において酸化物半導体層１４４の側面と接するため、酸素を十分に含んでいることが好ましく、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、絶縁層１３２として酸化シリコン膜を用いる場合には、該酸化シリコン膜の組成比をＳｉＯ２＋α（但し、α＞０）とするのが好ましい。
【００６３】
絶縁層１３２が酸素を十分に含むことで、酸化物半導体層１４４が酸素欠損を有する場合であっても、酸化物半導体層１４４へ酸素を供給して該酸素欠損を補填することが可能となる。よって、酸化物半導体層１４４の酸素欠損に起因するしきい値電圧のばらつき又はしきい値電圧のシフトを低減することができるため、トランジスタ１６２の特性を良好にすることが可能となる。
【００６４】
また、絶縁層１３２の形成方法に特に限定はないが、酸化物半導体層１４４と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましい。よって、絶縁層１３２は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。なお、絶縁層１３２は、単層構造としてもよいし、積層構造としてもよい。例えば、絶縁層１３２を、酸化物半導体層１４４と接する側から酸化シリコン膜及び酸化アルミニウム膜の積層構造とすることができる。なお、酸化アルミニウム膜は、水を透過させにくいという特性を有しているため、当該膜を用いることは、酸化物半導体層１４４への水の侵入防止という点においても好ましい。
【００６５】
次いで、第２のトレンチ１３３を充填するように、絶縁層１３２上に絶縁層１３４を成膜する。絶縁層１３４の形成方法に特に限定はないが、微細な間隙である第２のトレンチ１３３を効率よく充填するためには、プラズマＣＶＤ法等のＣＶＤ法を用いるのが好ましい。
【００６６】
絶縁層１３４の材料としては、絶縁層２４６と同様の材料を用いることができる。なお、絶縁層１３４の成膜前に、絶縁層１３２を形成しておくことで、絶縁層１３４によって充填する領域を小さくし、絶縁層１３４による充填をスムーズに行うことができる。絶縁層１３４を成膜した後に、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３４を平坦化する（図５（Ｂ１）及び（Ｂ２）参照）。
【００６７】
なお、絶縁層１３２を水素等の不純物の低減が可能なスパッタ法を用いて形成し、絶縁層１３４を被覆性の良好なプラズマＣＶＤ法を用いて形成する場合、トランジスタ１６２において、絶縁層１３２に含まれる水素濃度は、絶縁層１３４に含まれる水素濃度よりも低くなる。また、絶縁層１３２と絶縁層１３４の材料及び成膜方法が同じ場合等において、トランジスタ１６２において、絶縁層１３２と絶縁層１３４との境界の判別が極めて困難な場合もある。
【００６８】
絶縁層１３４の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１４４と接する絶縁層が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００６９】
なお、本実施の形態では、絶縁層１３４の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、絶縁層１３２を形成した後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良い。
【００７０】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を高純度化することができる。
【００７１】
次いで、絶縁層２４６、絶縁層２３４、絶縁層１３２及び絶縁層１３４にエッチバック処理またはＣＭＰ処理を施して、酸化物半導体層１４４の一部を露出させる（図６（Ａ１）及び（Ａ２）参照）。または、ＣＭＰ処理とエッチバック処理を組み合わせて用いてもよい。酸化物半導体層１４４において、エッチバック処理またはＣＭＰ処理により、絶縁層１３０の上面に接して設けられた領域（第１のトレンチ１３１の底面または内壁面に接する領域以外の領域）が露出する。
【００７２】
その後、フォトリソグラフィ工程によって、露出した酸化物半導体層１４４上にレジストマスク３００を形成する（図６（Ｂ１）及び（Ｂ２）参照）。なお、レジストマスク３００をインクジェット法で形成してもよい。レジストマスク３００をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００７３】
次いで、レジストマスク３００を用いて、第１のトレンチ１３１に設けられた絶縁層２４６及び絶縁層２３４をエッチングにより選択的に除去して、第１のトレンチ１３１の底面及び内壁面に接して設けられた酸化物半導体層１４４を露出させる。その後、レジストマスク３００を除去する（図７（Ａ１）及び（Ａ２）参照）。
【００７４】
絶縁層２４６及び絶縁層２３４のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行ってもよい。なお、ドライエッチングを用いることにより、第１のトレンチ１３１の幅が微細なパターンであっても絶縁層２４６及び絶縁層２３４をエッチングすることが可能であるため、好ましい。
【００７５】
次いで、露出した酸化物半導体層１４４上にゲート絶縁層１４６を形成し、第１のトレンチ１３１内を充填するように、ゲート絶縁層１４６上にゲート電極１４８を形成する（図７（Ｂ１）及び（Ｂ２）参照）。
【００７６】
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法、塗布法、印刷法等を適宜用いることができる。なお、酸化物半導体層１４４と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましいため、ゲート絶縁層１４６は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。
【００７７】
ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層１４６は、作製するトランジスタのサイズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好ましい。
【００７８】
本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４６として用いることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸素を供給することができ、特性を良好にすることができる。
【００７９】
また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁層の膜厚を変えないまま、物理的に厚膜化することができるため、ゲートリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。
【００８０】
ゲート電極１４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。ゲート電極１４８は、単層構造としてもよいし、積層構造としてもよい。
【００８１】
ゲート絶縁層１４６と接するゲート電極１４８の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いるのが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できるためである。
【００８２】
次いで、ゲート電極１４８を覆う絶縁層を成膜し、該絶縁層を加工して、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを形成する。サイドウォール絶縁層１３６ａ及び１３６ｂを形成するための絶縁層は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。なお、該絶縁層は、単層構造としても良いし、積層構造としても良い。
【００８３】
サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂは、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを形成するための絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましい。
【００８４】
次に、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂをマスクとしてゲート絶縁層１３６を選択的にエッチングする（図８（Ａ１）及び（Ａ２）参照）。このエッチング工程によって、島状の酸化物半導体層１４４の一部が露出する。
【００８５】
なお、ゲート電極１４８上に絶縁層を形成する前に、ゲート電極１４８をマスクとして不純物を導入して、酸化物半導体層１４４に不純物領域を形成しても良い。
【００８６】
次いで、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂ上に、酸化物半導体層１４４の露出した領域と接する導電層を形成し、該導電層を加工してソース電極１４２ａ及びドレイン電極１４２ｂを形成することで、図１に示す本実施の形態のトランジスタ１６２を作製することができる。
【００８７】
ソース電極１４２ａ及びドレイン電極１４２ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
【００８８】
なお、図１（Ａ１）及び（Ａ２）に示すように、ソース電極１４２ａ及びドレイン電極１４２ｂはそれぞれ、絶縁層１３４と少なくとも一部と重畳する構成とするのが好ましい。このような構成とすることで、ソース電極１４２ａまたはドレイン電極１４２ｂ上に、これらの電極と電気的に接続する配線を形成する際のアライメントマージンを拡大することができる。
【００８９】
以上によって、本実施の形態のトランジスタ１６２を作製することができる。本実施の形態で示すトランジスタ１６２は、酸化物半導体層１４４が第１のトレンチ１３１の底面及び内壁面に接して設けられていることで、ソース電極１４２ａ及びドレイン電極１４２ｂ間の距離（トランジスタ１６２の見かけ上のチャネル長）よりも、トランジスタ１６２の実効的なチャネル長を長くすることが可能である。よって、トランジスタサイズの縮小を図りつつ、短チャネル効果を抑制することが可能である。
【００９０】
また、トランジスタ１６２のチャネル形成領域に、エネルギーギャップが広いワイドギャップ半導体を用いることで、トランジスタ１６２のオフ電流を低減することができる。本実施の形態においては、チャネル形成領域に高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流をより低減することが可能となる。このようなトランジスタを半導体記憶装置に適用することで、極めて長期にわたり記憶内容を保持することが可能な半導体装置とすることができる。
【００９１】
また、トランジスタ１６２は、素子分離用の第２のトレンチ１３３の底面及び内壁面に接する酸素を含む絶縁層１３２を有する。絶縁層１３２は、島状に加工された酸化物半導体層１４４の側面と接する膜であるため、当該絶縁層１３２が酸素を含んで構成されることで、酸化物半導体層１４４からの酸素の脱離を防止し、また、酸化物半導体層１４４が酸素欠損を有している場合にも当該欠損を補填することが可能である。よって、本実施の形態のトランジスタ１６２は、しきい値電圧のばらつきも制御することができる。
【００９２】
また、トランジスタ１６２は、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを有することで、ソース電極１４２ａ、ドレイン電極１４２ｂとゲート電極の距離がサイドウォール絶縁層の幅で自己整合的に決まる。このため、マスクの合わせ精度分のスペースを設けてソース電極やドレイン電極を形成する場合と比較して、トランジスタサイズを縮小することが出来る。
【００９３】
また、トランジスタ１６２は、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを有することで、ソース電極１４２ａ、ドレイン電極１４２ｂの直上に接続される配線電極とコンタクトをとる際に、コンタクトの位置とゲート電極の距離がサイドウォールの幅で自己整合的に決まる。このため、マスクの合わせ精度分のスペースを設けてコンタクトを形成する場合と比較して、レイアウト面積を縮小することが出来る。
【００９４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９５】
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【００９６】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【００９７】
図９は、半導体装置の構成の一例である。図９（Ａ）に、半導体装置の断面図を、図９（Ｂ）に半導体装置の平面図を、図９（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＣ１−Ｃ２、Ｄ１−Ｄ２、及びＥ１−Ｅ２における断面に相当する。
【００９８】
図９（Ａ）及び図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示した構成と同一であるため、図９（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
【００９９】
ここで、第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１００】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するためにワイドギャップ半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１０１】
図９（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
【０１０２】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１０３】
図９（Ａ）に示すようにトランジスタ１６２は、ワイドギャップ半導体を有するトレンチ構造のトランジスタである。本実施の形態では、ワイドギャップ半導体として、酸化物半導体層１４４を有する。ここで、酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１０４】
トランジスタ１６２上には、絶縁層１５２が単層または積層で設けられている。また、絶縁層１５２を介して、トランジスタ１６２のソース電極１４２ａと重畳する領域には、導電層１５３が設けられており、ソース電極１４２ａと、絶縁層１５２と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタの１６２の上方に設けてもよい。例えば、トレンチ型のキャパシタやスタック型の容量素子を別途、トランジスタの１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に積み重ねることでより高集積化を図ってもよい。
【０１０５】
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０及び絶縁層１５２などに形成された開口に形成された電極１５４を介してドレイン電極１４２ｂと電気的に接続されている。ここで、電極１５４は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。
【０１０６】
図９（Ａ）及び図９（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１２８と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１０７】
なお、図９（Ａ）では電極１２６及び電極１５４を用いて、金属化合物領域１２４、ドレイン電極１４２ｂ及び配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ドレイン電極１４２ｂに接触させても良い。
【０１０８】
次に、図９（Ａ）及び図９（Ｂ）に対応する回路構成の一例を図９（Ｃ）に示す。
【０１０９】
図９（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１１０】
図９（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１１１】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１１２】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１１３】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１１４】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１１５】
本実施の形態に示す半導体装置では、チャネル形成領域にワイドギャップ半導体（例えば酸化物半導体）を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１１６】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１１７】
また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平面面積を縮小できるため、高集積化が可能である。
【０１１８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１９】
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図１０及び図１１を用いて説明を行う。
【０１２０】
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
【０１２１】
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
【０１２２】
ワイドギャップ半導体として酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、ワイドギャップ半導体として酸化物半導体を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
【０１２３】
次に、図１０（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１２４】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０１２５】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１２６】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１２７】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１２８】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１２９】
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１３０】
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
【０１３１】
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として図１０（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０１３２】
図１０（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１３３】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１３４】
なお、図１０（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０１３５】
次に、図１０（Ａ）に示したメモリセル２５０の具体的な構成について図１１を用いて説明を行う。
【０１３６】
図１１は、メモリセル２５０の構成の一例である。図１１（Ａ）に、メモリセル２５０の断面図を、図１１（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＦ１−Ｆ２、Ｇ１−Ｇ２、及びＨ１−Ｈ２における断面に相当する。
【０１３７】
図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一であるため、図１１（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
【０１３８】
トランジスタ１６２上には、絶縁層２５６が単層または積層で設けられている。また、絶縁層２５６を介して、トランジスタ１６２のソース電極１４２ａと重畳する領域には、導電層２６２が設けられており、ソース電極１４２ａと、絶縁層２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０１３９】
トランジスタ１６２および容量素子２５４の上には絶縁層２５８が設けられている。そして、絶縁層２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。配線２６０は、絶縁層２５６及び絶縁層２５８などに形成された開口を介してトランジスタ１６２のドレイン電極１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０とドレイン電極１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図１０（Ａ）の回路図におけるビット線ＢＬに相当する。
【０１４０】
図１１（Ａ）及び図１１（Ｂ）において、トランジスタ１６２のドレイン電極１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能している。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１４１】
以上のように、上部に多層に形成された複数のメモリセルは、ワイドギャップ半導体層として酸化物半導体を用いたトランジスタにより形成されている。ワイドギャップ半導体層として酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１４２】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１４３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１４４】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２乃至図１５を用いて説明する。
【０１４５】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。
【０１４６】
通常のＳＲＡＭは、図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１４７】
それに対して、ＤＲＡＭはメモリセルが図１２（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１４８】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０１４９】
図１３に携帯機器のブロック図を示す。図１３に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１５０】
図１４に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１５１】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１５２】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１５３】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０１５４】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１５５】
図１５に電子書籍のブロック図を示す。図１５はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０１５６】
ここでは、図１５のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１５７】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０１５８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１５９】
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ ゲート電極
１３０ 絶縁層
１３１ トレンチ
１３２ 絶縁層
１３３ トレンチ
１３４ 絶縁層
１３６ ゲート絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１５０ 絶縁層
１５２ 絶縁層
１５３ 導電層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２３４ 絶縁層
２４６ 絶縁層
２５０ メモリセル
２５１ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２５６ 絶縁層
２５８ 絶縁層
２６０ 配線
２６２ 導電層
３００ レジストマスク
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
１３６ａ サイドウォール絶縁層
１３６ｂ サイドウォール絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
【技術分野】
【０００１】
本明細書で開示する発明は、半導体素子を利用した半導体装置に関する。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭの中核部を構成するメモリセルは書き込み及び読み出し用のトランジスタとキャパシタによって構成されている。
【０００４】
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることが問題視されている。パンチスルー電流を防ぐためには、シリコン基板に高濃度の不純物をドーピングする方法があるが、この方法を用いるとソースと基板間又はドレインと基板間に接合リーク電流が流れやすくなるため、結局はメモリの保持特性を低下させてしまう原因となってしまう。従って、この問題の解決策としては適切ではない。
【０００５】
このような問題に対して、メモリセルを構成するトランジスタを３次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタの実効的なチャネル長を短チャネル効果が生じない程度に維持する方法が考えられている。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁膜を形成し、さらにその溝にゲート電極を埋め込んだ構造が開示されている（非特許文献１参照）。
【０００６】
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるため実効的なチャネル長が長くなっている。このため、メモリセルに占めるトランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった利点を有している。
【０００７】
しかしながら、従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いている。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっている。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【０００８】
また、不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００９】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【００１０】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭５７−１０５８８９号公報
【非特許文献】
【００１２】
【非特許文献１】Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで本発明の一態様は、記憶内容に対する保持特性の改善を図ることが可能な半導体装置を提供することを目的の一とする。また、本発明の一態様は、半導体装置における消費電力の低減を図ることを目的の一とする。また、本発明の一態様では、書き込み回数に制限のない新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１４】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体材料（例えば、酸化物半導体材料）を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。
【００１５】
本発明の一態様は、第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、第２の絶縁層に接して設けられ、第２のトレンチ内を充填する第３の絶縁層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、第１のトレンチ内を充填するゲート電極と、ゲート電極に接して設けられたサイドウォール絶縁層と、サイドウォール絶縁層及び酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を有する半導体装置である。
【００１６】
また、本発明の他の一態様は、トランジスタと、容量素子とを含む複数のメモリセルを有し、トランジスタは、第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、第２の絶縁層に接して設けられ、第２のトレンチ内を充填する第３の絶縁層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、第１のトレンチ内を充填するゲート電極と、ゲート電極に接して設けられたサイドウォール絶縁層と、サイドウォール絶縁層及び酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を有し、ソース電極又はドレイン電極の一方と、容量素子の一方の電極と、は、電気的に接続される半導体装置である。
【００１７】
上記の半導体装置のいずれか一において、ソース電極及びドレイン電極はそれぞれ、第３の絶縁層と少なくとも一部と重畳するのが好ましい。
【００１８】
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、を含み、第２のトランジスタは、第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、第１のトレンチの底面及び内壁面に接して設けられ、少なくも第２のチャネル形成領域を含む酸化物半導体層と、第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、第２の絶縁層に接して設けられ、第２のトレンチ内を充填する第３の絶縁層と、酸化物半導体層上に設けられた第２のゲート絶縁層と、第２のゲート絶縁層上に設けられ、第１のトレンチ内を充填する第２のゲート電極と、第２のゲート電極に接して設けられたサイドウォール絶縁層と、サイドウォール絶縁層及び酸化物半導体層に接して設けられた第２のソース電極及び第２のドレイン電極と、を有し、第２のチャネル形成領域は、第１のチャネル形成領域よりも広いエネルギーギャップを有し、第１のゲート電極と、第２のソース電極と、容量素子の一方の電極と、は、電気的に接続され、第１のトランジスタと、第２のトランジスタと、は少なくとも一部が重畳して配置される半導体装置である。
【００１９】
また、上記の半導体装置において、第２のソース電極及び第２のドレイン電極はそれぞれ、第３の絶縁層と少なくとも一部と重畳するのが好ましい。
【００２０】
また、上記の半導体装置のいずれか一において、第２の絶縁層として、酸化シリコン膜と酸化アルミニウム膜の積層が設けられ、酸化シリコン膜において、酸化物半導体層と接するのが好ましい。
【００２１】
なお、本明細書等において「上」の用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「下」の用語についても同様である。
【００２２】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２５】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２６】
ワイドギャップ半導体（例えば、酸化物半導体）を用いたトランジスタはオフ電流が極めて小さいため、これを半導体記憶装置に用いることにより極めて長期にわたり記憶内容を保持することが可能となる。つまり、半導体記憶装置のリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【００２７】
また、本明細書で開示するトレンチ構造のトランジスタは、ソース電極とドレイン電極との距離を狭くしても第１のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様の半導体装置を示す断面図及び平面図。
【図２】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図３】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図４】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図５】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図６】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図７】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図８】本発明の一態様の半導体装置の作製工程を示す断面図及び平面図。
【図９】本発明の一態様の半導体装置を示す断面図、平面図及び回路図。
【図１０】本発明の一態様の半導体装置を示す回路図及び斜視図。
【図１１】本発明の一態様の半導体装置を示す断面図及び平面図。
【図１２】本発明の一態様の半導体装置を示す回路図。
【図１３】本発明の一態様の半導体装置を示すブロック図。
【図１４】本発明の一態様の半導体装置を示すブロック図。
【図１５】本発明の一態様の半導体装置を示すブロック図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３２】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置及びその作製方法について、図１乃至図８を用いて説明する。
【００３３】
図１（Ａ１）に本実施の形態のトランジスタ１６２の平面図の一例を示す。また、図１（Ａ２）に図１（Ａ１）中の鎖線Ａ１−Ａ２及びＢ１−Ｂ２における断面図を示す。
【００３４】
本実施の形態で示すトランジスタ１６２は、第１のトレンチ１３１及び第２のトレンチ１３３が設けられた絶縁層１３０と、第１のトレンチ１３１の底面及び内壁面に接して設けられた酸化物半導体層１４４と、第２のトレンチ１３３の底面及び内壁面に接して設けられた絶縁層１３２と、絶縁層１３２に接して設けられ、第２のトレンチ１３３内を充填する絶縁層１３４と、酸化物半導体層１４４上に設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられ、第１のトレンチ１３１内を充填するゲート電極１４８と、ゲート電極１４８に接して設けられたサイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂと、サイドウォール絶縁層１３６ａ及び酸化物半導体層１４４に接して設けられたソース電極（またはドレイン電極）１４２ａと、サイドウォール絶縁層１３６ｂ及び酸化物半導体層１４４に接して設けられたドレイン電極（またはソース電極）１４２ｂと、を有する。
【００３５】
図１に示すトランジスタ１６２は、第１のトレンチ１３１の底面及び内壁面に接するように酸化物半導体層１４４が設けられている。酸化物半導体層１４４のチャネル長方向（キャリアが流れる方向）の断面形状は、第１のトレンチ１３１の断面形状に沿って湾曲した形状、即ちＵ字形状となっており、第１のトレンチ１３１の深さが深くなればなるほどトランジスタ１６２の実効的なチャネル長を長くすることができる。
【００３６】
従って、ソース電極１４２ａとドレイン電極１４２ｂとの距離を狭くしても第１のトレンチ１３１の深さを適宜設定することで実効的なチャネル長を維持することができるため、トランジスタサイズの縮小を達成しつつ短チャネル効果を抑制することが可能である。なお、第１のトレンチ１３１の上面形状は、トランジスタ１６２のチャネル幅方向（キャリアが流れる方向と直交する方向）に延在するストライプ形状であるのが好ましい。
【００３７】
本実施の形態では、ワイドギャップ半導体層として、酸化物半導体層１４４を用いる例を示す。酸化物半導体としては、少なくともシリコンの１．１ｅＶよりも大きいエネルギーギャップを持つ酸化物半導体を適用することができ、例えば、エネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、エネルギーギャップが約３．０ｅＶである酸化インジウム、エネルギーギャップが約３．０ｅＶであるインジウム錫酸化物、エネルギーギャップが約３．３ｅＶであるインジウムガリウム酸化物、エネルギーギャップが約２．７ｅＶであるインジウム亜鉛酸化物、エネルギーギャップが約３．３ｅＶである酸化錫、エネルギーギャップが約３．３７ｅＶである酸化亜鉛などを好ましく用いることができる。ただし、本発明の一態様の半導体装置に適用可能なワイドギャップ半導体は、上述の酸化物半導体に限られず、窒化ガリウム、酸化窒化ガリウム、酸化窒化ガリウム亜鉛等を用いてもよい。このような材料を用いることにより、トランジスタ１６２のオフ電流を極めて低く保つことが可能である。
【００３８】
ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
【００３９】
このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減されて高純度化された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００４０】
以下、図２乃至図８を用いて、図１に示すトランジスタ１６２の作製工程の一例を示す。なお、図２乃至図８において、（Ａ１）はトランジスタ１６２の作製工程における平面図を示し、（Ａ２）は（Ａ１）の鎖線Ａ１−Ａ２及びＢ１−Ｂ２における断面図を示す。同様に、（Ｂ１）はトランジスタ１６２の作製工程における平面図を示し、（Ｂ２）は（Ｂ１）の鎖線Ａ１−Ａ２及びＢ１−Ｂ２における断面図を示す。
【００４１】
まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ１）及び（Ａ２）参照。）
【００４２】
半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ、当該基板に半導体素子が形成されていてもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００４３】
絶縁層１３０としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を形成することができる。
【００４４】
次いで、絶縁層１３０に第１のトレンチ１３１（溝とも呼ぶ）を形成する（図２（Ｂ１）及び（Ｂ２）参照）。トレンチの形成方法は公知の技術を用いればよく、例えば、一回のエッチングまたは複数回のエッチングによって形成することができる。
【００４５】
次いで、絶縁層１３０に設けられた第１のトレンチ１３１の底面及び内壁面に接するように、酸化物半導体層１４４を形成する（図３（Ａ１）及び（Ａ２）参照）。酸化物半導体層１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層１４４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００４６】
酸化物半導体層１４４の材料としては、少なくともシリコンよりも大きいエネルギーギャップを持つ酸化物半導体を用いる。シリコンよりも大きいエネルギーギャップを持つ酸化物半導体としては、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。
【００４７】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００４８】
また、酸化物半導体層１４４は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００４９】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５０】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層１４４への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【００５１】
また、基板温度が２００℃以上５００℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように、基板を加熱してもよい。
【００５２】
酸化物半導体層１４４成膜後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００５３】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工した後、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００５４】
次いで、酸化物半導体層１４４に接して、第１のトレンチ１３１の底面及び内壁面等に絶縁層２４６を形成する（図３（Ｂ１）及び（Ｂ２）参照）。
【００５５】
絶縁層２４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法、塗布法、印刷法等を適宜用いることができる。また、絶縁層２４６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００５６】
絶縁層２４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。
【００５７】
次いで、第１のトレンチ１３１を充填するように、絶縁層２４６上に絶縁層２３４を成膜する。絶縁層２４６の形成方法に特に限定はないが、微細な間隙である第１のトレンチ１３１を効率よく充填するためには、プラズマＣＶＤ法等のＣＶＤ法を用いるのが好ましい。
【００５８】
絶縁層２３４の材料としては、絶縁層２４６と同様の材料を用いることができる。なお、絶縁層２３４の成膜前に、絶縁層２４６を形成しておくことで、絶縁層２３４によって充填する領域を小さくし、絶縁層２３４による充填をスムーズに行うことができる。絶縁層２３４を成膜した後に、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層２３４を平坦化する（図４（Ａ１）及び（Ａ２）参照）。
【００５９】
次いで、素子分離用の第２のトレンチ１３３を形成する（図４（Ｂ１）及び（Ｂ２）参照）。第２のトレンチ１３３は、チャネル長方向（キャリアが流れる方向）の素子分離用のトレンチと、チャネル幅方向の素子分離用のトレンチ素子分離用のトレンチを含んで形成される。なお、第２のトレンチの上面形状は、チャネル長方向の素子分離用のトレンチとチャネル幅方向の素子分離用のトレンチとが繋がった格子状の上面形状としてもよいし、それぞれが独立したストライプ状の上面形状としてもよい。
【００６０】
本実施の形態では、格子状の上面形状を有する第２のトレンチ１３３を形成する。第２のトレンチ１３３を形成することで、酸化物半導体層１４４の上面形状は島状に加工される。なお、第２のトレンチ１３３の形成のタイミングは、特に限定されない。また、第２のトレンチ１３３の深さは、素子分離が十分行えるのであれば、第１のトレンチ１３１と同じ底面の水平位置となる深さに限定されない。第１のトレンチ１３１よりも第２のトレンチ１３３の底面の水平位置を深くすることで、確実に素子分離を行うことができるため好ましい。
【００６１】
次いで、第２のトレンチ１３３の底面及び内壁面に接する絶縁層１３２を成膜する（図５（Ａ１）及び（Ａ２）参照）。絶縁層１３２は、酸素を含む無機絶縁膜であり、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化アルミニウムガリウム等の無機絶縁材料を用いて成膜することができる。
【００６２】
なお、絶縁層１３２は、第２のトレンチ１３３の内壁面において酸化物半導体層１４４の側面と接するため、酸素を十分に含んでいることが好ましく、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、絶縁層１３２として酸化シリコン膜を用いる場合には、該酸化シリコン膜の組成比をＳｉＯ２＋α（但し、α＞０）とするのが好ましい。
【００６３】
絶縁層１３２が酸素を十分に含むことで、酸化物半導体層１４４が酸素欠損を有する場合であっても、酸化物半導体層１４４へ酸素を供給して該酸素欠損を補填することが可能となる。よって、酸化物半導体層１４４の酸素欠損に起因するしきい値電圧のばらつき又はしきい値電圧のシフトを低減することができるため、トランジスタ１６２の特性を良好にすることが可能となる。
【００６４】
また、絶縁層１３２の形成方法に特に限定はないが、酸化物半導体層１４４と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましい。よって、絶縁層１３２は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。なお、絶縁層１３２は、単層構造としてもよいし、積層構造としてもよい。例えば、絶縁層１３２を、酸化物半導体層１４４と接する側から酸化シリコン膜及び酸化アルミニウム膜の積層構造とすることができる。なお、酸化アルミニウム膜は、水を透過させにくいという特性を有しているため、当該膜を用いることは、酸化物半導体層１４４への水の侵入防止という点においても好ましい。
【００６５】
次いで、第２のトレンチ１３３を充填するように、絶縁層１３２上に絶縁層１３４を成膜する。絶縁層１３４の形成方法に特に限定はないが、微細な間隙である第２のトレンチ１３３を効率よく充填するためには、プラズマＣＶＤ法等のＣＶＤ法を用いるのが好ましい。
【００６６】
絶縁層１３４の材料としては、絶縁層２４６と同様の材料を用いることができる。なお、絶縁層１３４の成膜前に、絶縁層１３２を形成しておくことで、絶縁層１３４によって充填する領域を小さくし、絶縁層１３４による充填をスムーズに行うことができる。絶縁層１３４を成膜した後に、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３４を平坦化する（図５（Ｂ１）及び（Ｂ２）参照）。
【００６７】
なお、絶縁層１３２を水素等の不純物の低減が可能なスパッタ法を用いて形成し、絶縁層１３４を被覆性の良好なプラズマＣＶＤ法を用いて形成する場合、トランジスタ１６２において、絶縁層１３２に含まれる水素濃度は、絶縁層１３４に含まれる水素濃度よりも低くなる。また、絶縁層１３２と絶縁層１３４の材料及び成膜方法が同じ場合等において、トランジスタ１６２において、絶縁層１３２と絶縁層１３４との境界の判別が極めて困難な場合もある。
【００６８】
絶縁層１３４の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１４４と接する絶縁層が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００６９】
なお、本実施の形態では、絶縁層１３４の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、絶縁層１３２を形成した後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良い。
【００７０】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を高純度化することができる。
【００７１】
次いで、絶縁層２４６、絶縁層２３４、絶縁層１３２及び絶縁層１３４にエッチバック処理またはＣＭＰ処理を施して、酸化物半導体層１４４の一部を露出させる（図６（Ａ１）及び（Ａ２）参照）。または、ＣＭＰ処理とエッチバック処理を組み合わせて用いてもよい。酸化物半導体層１４４において、エッチバック処理またはＣＭＰ処理により、絶縁層１３０の上面に接して設けられた領域（第１のトレンチ１３１の底面または内壁面に接する領域以外の領域）が露出する。
【００７２】
その後、フォトリソグラフィ工程によって、露出した酸化物半導体層１４４上にレジストマスク３００を形成する（図６（Ｂ１）及び（Ｂ２）参照）。なお、レジストマスク３００をインクジェット法で形成してもよい。レジストマスク３００をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００７３】
次いで、レジストマスク３００を用いて、第１のトレンチ１３１に設けられた絶縁層２４６及び絶縁層２３４をエッチングにより選択的に除去して、第１のトレンチ１３１の底面及び内壁面に接して設けられた酸化物半導体層１４４を露出させる。その後、レジストマスク３００を除去する（図７（Ａ１）及び（Ａ２）参照）。
【００７４】
絶縁層２４６及び絶縁層２３４のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行ってもよい。なお、ドライエッチングを用いることにより、第１のトレンチ１３１の幅が微細なパターンであっても絶縁層２４６及び絶縁層２３４をエッチングすることが可能であるため、好ましい。
【００７５】
次いで、露出した酸化物半導体層１４４上にゲート絶縁層１４６を形成し、第１のトレンチ１３１内を充填するように、ゲート絶縁層１４６上にゲート電極１４８を形成する（図７（Ｂ１）及び（Ｂ２）参照）。
【００７６】
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法、塗布法、印刷法等を適宜用いることができる。なお、酸化物半導体層１４４と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましいため、ゲート絶縁層１４６は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。
【００７７】
ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層１４６は、作製するトランジスタのサイズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好ましい。
【００７８】
本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４６として用いることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸素を供給することができ、特性を良好にすることができる。
【００７９】
また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁層の膜厚を変えないまま、物理的に厚膜化することができるため、ゲートリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。
【００８０】
ゲート電極１４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。ゲート電極１４８は、単層構造としてもよいし、積層構造としてもよい。
【００８１】
ゲート絶縁層１４６と接するゲート電極１４８の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いるのが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できるためである。
【００８２】
次いで、ゲート電極１４８を覆う絶縁層を成膜し、該絶縁層を加工して、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを形成する。サイドウォール絶縁層１３６ａ及び１３６ｂを形成するための絶縁層は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。なお、該絶縁層は、単層構造としても良いし、積層構造としても良い。
【００８３】
サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂは、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを形成するための絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましい。
【００８４】
次に、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂをマスクとしてゲート絶縁層１３６を選択的にエッチングする（図８（Ａ１）及び（Ａ２）参照）。このエッチング工程によって、島状の酸化物半導体層１４４の一部が露出する。
【００８５】
なお、ゲート電極１４８上に絶縁層を形成する前に、ゲート電極１４８をマスクとして不純物を導入して、酸化物半導体層１４４に不純物領域を形成しても良い。
【００８６】
次いで、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂ上に、酸化物半導体層１４４の露出した領域と接する導電層を形成し、該導電層を加工してソース電極１４２ａ及びドレイン電極１４２ｂを形成することで、図１に示す本実施の形態のトランジスタ１６２を作製することができる。
【００８７】
ソース電極１４２ａ及びドレイン電極１４２ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
【００８８】
なお、図１（Ａ１）及び（Ａ２）に示すように、ソース電極１４２ａ及びドレイン電極１４２ｂはそれぞれ、絶縁層１３４と少なくとも一部と重畳する構成とするのが好ましい。このような構成とすることで、ソース電極１４２ａまたはドレイン電極１４２ｂ上に、これらの電極と電気的に接続する配線を形成する際のアライメントマージンを拡大することができる。
【００８９】
以上によって、本実施の形態のトランジスタ１６２を作製することができる。本実施の形態で示すトランジスタ１６２は、酸化物半導体層１４４が第１のトレンチ１３１の底面及び内壁面に接して設けられていることで、ソース電極１４２ａ及びドレイン電極１４２ｂ間の距離（トランジスタ１６２の見かけ上のチャネル長）よりも、トランジスタ１６２の実効的なチャネル長を長くすることが可能である。よって、トランジスタサイズの縮小を図りつつ、短チャネル効果を抑制することが可能である。
【００９０】
また、トランジスタ１６２のチャネル形成領域に、エネルギーギャップが広いワイドギャップ半導体を用いることで、トランジスタ１６２のオフ電流を低減することができる。本実施の形態においては、チャネル形成領域に高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流をより低減することが可能となる。このようなトランジスタを半導体記憶装置に適用することで、極めて長期にわたり記憶内容を保持することが可能な半導体装置とすることができる。
【００９１】
また、トランジスタ１６２は、素子分離用の第２のトレンチ１３３の底面及び内壁面に接する酸素を含む絶縁層１３２を有する。絶縁層１３２は、島状に加工された酸化物半導体層１４４の側面と接する膜であるため、当該絶縁層１３２が酸素を含んで構成されることで、酸化物半導体層１４４からの酸素の脱離を防止し、また、酸化物半導体層１４４が酸素欠損を有している場合にも当該欠損を補填することが可能である。よって、本実施の形態のトランジスタ１６２は、しきい値電圧のばらつきも制御することができる。
【００９２】
また、トランジスタ１６２は、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを有することで、ソース電極１４２ａ、ドレイン電極１４２ｂとゲート電極の距離がサイドウォール絶縁層の幅で自己整合的に決まる。このため、マスクの合わせ精度分のスペースを設けてソース電極やドレイン電極を形成する場合と比較して、トランジスタサイズを縮小することが出来る。
【００９３】
また、トランジスタ１６２は、サイドウォール絶縁層１３６ａ及びサイドウォール絶縁層１３６ｂを有することで、ソース電極１４２ａ、ドレイン電極１４２ｂの直上に接続される配線電極とコンタクトをとる際に、コンタクトの位置とゲート電極の距離がサイドウォールの幅で自己整合的に決まる。このため、マスクの合わせ精度分のスペースを設けてコンタクトを形成する場合と比較して、レイアウト面積を縮小することが出来る。
【００９４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９５】
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【００９６】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【００９７】
図９は、半導体装置の構成の一例である。図９（Ａ）に、半導体装置の断面図を、図９（Ｂ）に半導体装置の平面図を、図９（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＣ１−Ｃ２、Ｄ１−Ｄ２、及びＥ１−Ｅ２における断面に相当する。
【００９８】
図９（Ａ）及び図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示した構成と同一であるため、図９（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
【００９９】
ここで、第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１００】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するためにワイドギャップ半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１０１】
図９（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
【０１０２】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１０３】
図９（Ａ）に示すようにトランジスタ１６２は、ワイドギャップ半導体を有するトレンチ構造のトランジスタである。本実施の形態では、ワイドギャップ半導体として、酸化物半導体層１４４を有する。ここで、酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１０４】
トランジスタ１６２上には、絶縁層１５２が単層または積層で設けられている。また、絶縁層１５２を介して、トランジスタ１６２のソース電極１４２ａと重畳する領域には、導電層１５３が設けられており、ソース電極１４２ａと、絶縁層１５２と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタの１６２の上方に設けてもよい。例えば、トレンチ型のキャパシタやスタック型の容量素子を別途、トランジスタの１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に積み重ねることでより高集積化を図ってもよい。
【０１０５】
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０及び絶縁層１５２などに形成された開口に形成された電極１５４を介してドレイン電極１４２ｂと電気的に接続されている。ここで、電極１５４は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。
【０１０６】
図９（Ａ）及び図９（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１２８と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１０７】
なお、図９（Ａ）では電極１２６及び電極１５４を用いて、金属化合物領域１２４、ドレイン電極１４２ｂ及び配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ドレイン電極１４２ｂに接触させても良い。
【０１０８】
次に、図９（Ａ）及び図９（Ｂ）に対応する回路構成の一例を図９（Ｃ）に示す。
【０１０９】
図９（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１１０】
図９（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１１１】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１１２】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１１３】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１１４】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１１５】
本実施の形態に示す半導体装置では、チャネル形成領域にワイドギャップ半導体（例えば酸化物半導体）を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１１６】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１１７】
また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平面面積を縮小できるため、高集積化が可能である。
【０１１８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１９】
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図１０及び図１１を用いて説明を行う。
【０１２０】
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
【０１２１】
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
【０１２２】
ワイドギャップ半導体として酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、ワイドギャップ半導体として酸化物半導体を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
【０１２３】
次に、図１０（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１２４】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０１２５】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１２６】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１２７】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１２８】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１２９】
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１３０】
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
【０１３１】
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として図１０（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０１３２】
図１０（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１３３】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１３４】
なお、図１０（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０１３５】
次に、図１０（Ａ）に示したメモリセル２５０の具体的な構成について図１１を用いて説明を行う。
【０１３６】
図１１は、メモリセル２５０の構成の一例である。図１１（Ａ）に、メモリセル２５０の断面図を、図１１（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＦ１−Ｆ２、Ｇ１−Ｇ２、及びＨ１−Ｈ２における断面に相当する。
【０１３７】
図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一であるため、図１１（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
【０１３８】
トランジスタ１６２上には、絶縁層２５６が単層または積層で設けられている。また、絶縁層２５６を介して、トランジスタ１６２のソース電極１４２ａと重畳する領域には、導電層２６２が設けられており、ソース電極１４２ａと、絶縁層２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０１３９】
トランジスタ１６２および容量素子２５４の上には絶縁層２５８が設けられている。そして、絶縁層２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。配線２６０は、絶縁層２５６及び絶縁層２５８などに形成された開口を介してトランジスタ１６２のドレイン電極１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０とドレイン電極１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図１０（Ａ）の回路図におけるビット線ＢＬに相当する。
【０１４０】
図１１（Ａ）及び図１１（Ｂ）において、トランジスタ１６２のドレイン電極１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能している。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１４１】
以上のように、上部に多層に形成された複数のメモリセルは、ワイドギャップ半導体層として酸化物半導体を用いたトランジスタにより形成されている。ワイドギャップ半導体層として酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１４２】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１４３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１４４】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２乃至図１５を用いて説明する。
【０１４５】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。
【０１４６】
通常のＳＲＡＭは、図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１４７】
それに対して、ＤＲＡＭはメモリセルが図１２（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１４８】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０１４９】
図１３に携帯機器のブロック図を示す。図１３に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１５０】
図１４に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１５１】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１５２】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１５３】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０１５４】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１５５】
図１５に電子書籍のブロック図を示す。図１５はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０１５６】
ここでは、図１５のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１５７】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０１５８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１５９】
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ ゲート電極
１３０ 絶縁層
１３１ トレンチ
１３２ 絶縁層
１３３ トレンチ
１３４ 絶縁層
１３６ ゲート絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１５０ 絶縁層
１５２ 絶縁層
１５３ 導電層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２３４ 絶縁層
２４６ 絶縁層
２５０ メモリセル
２５１ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２５６ 絶縁層
２５８ 絶縁層
２６０ 配線
２６２ 導電層
３００ レジストマスク
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
１３６ａ サイドウォール絶縁層
１３６ｂ サイドウォール絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
【特許請求の範囲】
【請求項１】
第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、
前記第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、
前記第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、
前記第２の絶縁層に接して設けられ、前記第２のトレンチ内を充填する第３の絶縁層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられ、前記第１のトレンチ内を充填するゲート電極と、
前記ゲート電極に接して設けられたサイドウォール絶縁層と、
前記サイドウォール絶縁層及び前記酸化物半導体層に接して設けられたソース電極又はドレイン電極と、を有する半導体装置。
【請求項２】
トランジスタと、容量素子とを含む複数のメモリセルを有し、
前記トランジスタは、
第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、
前記第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、
前記第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、
前記第２の絶縁層に接して設けられ、前記第２のトレンチ内を充填する第３の絶縁層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられ、前記第１のトレンチ内を充填するゲート電極と、
前記ゲート電極に接して設けられたサイドウォール絶縁層と、
前記サイドウォール絶縁層及び前記酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を有し、
前記ソース電極又は前記ドレイン電極の一方と、前記容量素子の一方の電極と、は、電気的に接続される半導体装置。
【請求項３】
請求項１または２において、
前記ソース電極及び前記ドレイン電極はそれぞれ、前記第３の絶縁層と少なくとも一部が重畳する半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、を含み、
前記第２のトランジスタは、
第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、
前記第１のトレンチの底面及び内壁面に接して設けられ、少なくも第２のチャネル形成領域を含む酸化物半導体層と、
前記第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、
前記第２の絶縁層に接して設けられ、前記第２のトレンチ内を充填する第３の絶縁層と、
前記酸化物半導体層上に設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられ、前記第１のトレンチ内を充填する第２のゲート電極と、
前記第２のゲート電極に接して設けられたサイドウォール絶縁層と、
前記サイドウォール絶縁層及び前記酸化物半導体層に接して設けられた第２のソース電極及び第２のドレイン電極と、を有し、
前記第２のチャネル形成領域は、前記第１のチャネル形成領域よりも広いエネルギーギャップを有し、
前記第１のゲート電極と、前記第２のソース電極と、前記容量素子の一方の電極と、は、電気的に接続され、
前記第１のトランジスタと、前記第２のトランジスタと、は少なくとも一部が重畳して配置される半導体装置。
【請求項５】
請求項４において、
前記第２のソース電極及び前記第２のドレイン電極はそれぞれ、前記第３の絶縁層と少なくとも一部と重畳する半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第２の絶縁層として、酸化シリコン膜と酸化アルミニウム膜の積層が設けられ、
前記酸化シリコン膜において、前記酸化物半導体層と接する半導体装置。
【請求項１】
第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、
前記第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、
前記第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、
前記第２の絶縁層に接して設けられ、前記第２のトレンチ内を充填する第３の絶縁層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられ、前記第１のトレンチ内を充填するゲート電極と、
前記ゲート電極に接して設けられたサイドウォール絶縁層と、
前記サイドウォール絶縁層及び前記酸化物半導体層に接して設けられたソース電極又はドレイン電極と、を有する半導体装置。
【請求項２】
トランジスタと、容量素子とを含む複数のメモリセルを有し、
前記トランジスタは、
第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、
前記第１のトレンチの底面及び内壁面に接して設けられた酸化物半導体層と、
前記第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、
前記第２の絶縁層に接して設けられ、前記第２のトレンチ内を充填する第３の絶縁層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられ、前記第１のトレンチ内を充填するゲート電極と、
前記ゲート電極に接して設けられたサイドウォール絶縁層と、
前記サイドウォール絶縁層及び前記酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を有し、
前記ソース電極又は前記ドレイン電極の一方と、前記容量素子の一方の電極と、は、電気的に接続される半導体装置。
【請求項３】
請求項１または２において、
前記ソース電極及び前記ドレイン電極はそれぞれ、前記第３の絶縁層と少なくとも一部が重畳する半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、容量素子と、を含む複数のメモリセルを有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、を含み、
前記第２のトランジスタは、
第１のトレンチ及び第２のトレンチが設けられた第１の絶縁層と、
前記第１のトレンチの底面及び内壁面に接して設けられ、少なくも第２のチャネル形成領域を含む酸化物半導体層と、
前記第２のトレンチの底面及び内壁面に接して設けられた第２の絶縁層と、
前記第２の絶縁層に接して設けられ、前記第２のトレンチ内を充填する第３の絶縁層と、
前記酸化物半導体層上に設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられ、前記第１のトレンチ内を充填する第２のゲート電極と、
前記第２のゲート電極に接して設けられたサイドウォール絶縁層と、
前記サイドウォール絶縁層及び前記酸化物半導体層に接して設けられた第２のソース電極及び第２のドレイン電極と、を有し、
前記第２のチャネル形成領域は、前記第１のチャネル形成領域よりも広いエネルギーギャップを有し、
前記第１のゲート電極と、前記第２のソース電極と、前記容量素子の一方の電極と、は、電気的に接続され、
前記第１のトランジスタと、前記第２のトランジスタと、は少なくとも一部が重畳して配置される半導体装置。
【請求項５】
請求項４において、
前記第２のソース電極及び前記第２のドレイン電極はそれぞれ、前記第３の絶縁層と少なくとも一部と重畳する半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第２の絶縁層として、酸化シリコン膜と酸化アルミニウム膜の積層が設けられ、
前記酸化シリコン膜において、前記酸化物半導体層と接する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２０９５４７（Ｐ２０１２−２０９５４７Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１２−５４１８５（Ｐ２０１２−５４１８５）
【出願日】平成２４年３月１２日（２０１２．３．１２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２４年３月１２日（２０１２．３．１２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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