半導体装置
【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にＳＲＡＭ（static random access memory ）、システムLSI に搭載されるオンチップメモリ、マイクロプロセッサ、あるいは、システムＬＳＩなどに関する。
【背景技術】
【０００２】
ゲートトンネルリーク電流を低減する公知技術として、特願平9-536055が知られている。この公知例においては、ゲートトンネルリーク電流が大きいときにゲート酸化膜の厚いゲートトンネルリーク電流の小さいスイッチＭＯＳで電源を遮断することにより、リーク電流を削減する回路が示されている。また、ＧＩＤＬ（Gate Induced Drain Leakage）電流を低減する技術として、特願２０００−３５７９６２号が知られている。この公知例においては、ＭＯＳトランジスタのしきい値が比較的低いことを前提として、まずサブスレッショルドリーク電流を削減するためにＰチャネル型ＭＯＳトランジスタの基板電極を電源電圧以上、Ｎチャネル型ＭＯＳトランジスタの基板電極を接地電位以下に制御する。その結果ＧＩＤＬが顕在化するため、電源電圧を低減してＧＩＤＬ電流を削減する技術が開示されている。また、特開平９−１３５０２９号公報には、ＧＩＤＬ電流対策としてｎチャネルＭＩＳトランジスタのゲート電極とソース・ドレイン領域に燐イオンを注入している技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願平９−５３６０５５号
【特許文献２】特願２０００−３５７９６２号
【特許文献３】特開平９−１３５０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年プロセスの微細化に伴い、ＭＯＳトランジスタのゲート酸化膜厚が４ｎｍ以下になってきている。しかしながら、ゲート酸化膜が４ｎｍ以下になるとゲートトンネルリーク電流が増大し、ゲート電極とソース電極間に動作時の電圧が印加されると、ゲートトンネルリーク電流がティピカルプロセスで１０-12 Ａ／μｍ2 以上となる。
【０００５】
携帯電話に使用されるＬＳＩにおいては、低リーク電流での待機が要求される。特にＳＲＡＭは、ボタン電池でデータを一週間以上保持する必要があり、プロセスがワーストになり、酸化膜が薄くなった場合、ゲートトンネルリーク電流が増大し一週間以上のデータ保持が不可能となる問題がある。また、ドレインから基板へ流れるリーク電流であるＧＩＤＬ電流の増加も同様に問題となっている。
【０００６】
しかし、ゲートトンネルリーク電流を低減する従来の公知例（特願平9-536055）ではＭＯＳで電源を遮断するため、ＳＲＡＭセルやレジスタファイルおよびラッチ回路等の保持データが破壊されてしまうという問題があった。また、ＧＩＤＬ電流を低減する従来の公知例（特願平11-255317 ）においては、比較的高いしきい値たとえば０．７ＶのＭＯＳトランジスタを使用する場合には、サブスレッショルドリーク電流が顕著でないため、Ｎャネル型ＭＯＳトランジスタの基板電極を接地電位以下の電位に、Ｐチャネル型ＭＯＳトランジスタの基板電極を電源電位以上の電位にしてもオフ電流は低減せず、かえって接合リーク電流が増大するという問題があった。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。半導体集積回路装置は、そのソース電極が電源線に接続される第１の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続され、そのゲート電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続される第１の駆動型Ｎチャネル型ＭＯＳトランジスタと、そのソース電極が前記電源線に接続される第２の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続され、そのゲート電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続される第２の駆動型Ｎチャネル型ＭＯＳトランジスタとを夫々が有する複数のスタティック型メモリセルを含む。前記電源線と前記ソース線との電位差である前記複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路とを具備する。前記第１及び第２の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１及び第２の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜厚は、４ｎｍ以下である。前記電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御し、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタがオン状態である場合に、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を前記動作状態に対し前記待機状態の方を小さくする。
【０００８】
前記Ｎチャネル型ＭＯＳトランジスタの基板電極は接地電位あるいは前記ソース線に接続される。
【０００９】
待機時には、オン状態のＭＯＳトランジスタのゲート−ソース電極間に印加される電圧が電源電圧より小さくなる為ゲートトンネルリーク電流を低減でき、なおかつラッチ等の保持データが破壊されない。
【００１０】
また、サブスレッショルド電流がＧＩＤＬより小さい、しきい値の高いＭＯＳトランジスタでは、オフ状態でのゲート−ドレイン電極間に印加される電圧が電源電圧より小さいため、ＧＩＤＬが低減されオフ電流が低減される。しかし、Ｎチャネル型ＭＯＳトランジスタの基板電極には、接地電位あるいは接地電位より高い電圧が、Ｐチャネル型ＭＯＳトランジスタの基板電極には電源電位が印加されるため接合リーク電流は増大しない。
【００１１】
図１３にしきい値電圧が０．７Ｖ程度と比較的高くサブスレッショルド電流がＧＩＤＬ電流より小さいＮチャネル型ＭＯＳトランジスタのドレイン−ソース間電流Ｉｄｓのゲート電圧依存性を示した。Ｉｄｓはログスケールで表示されている。ドレイン電圧を電源電位（１．５Ｖ）にした場合と本発明である電源電位より低い電位にした場合（１．０Ｖ）について示している。ソース電極および基板電極は接地電位に接続され、基板電位にバイアスがかけられていない。オフ状態では、ゲート−ドレイン間に印加される電位差が下がりＧＩＤＬ電流が小さくなるため、リーク電流が低減する低減できる。
【００１２】
また、本願発明の半導体装置は、少なくとも１個のＮチャネル型ＭＯＳトランジスタを有する第１の電流路と、少なくとも１個のＰチャネル型ＭＯＳトランジスタを有する第２の電流路からなる少なくとも１個の論理回路からなり、前記論理回路の双方の電流路の一方の端子が相互に接続されており、一方の電流路が導通状態のとき他方の電流路が非導通状態となる。前記少なくとも１個の論理回路は、前記第１の電流路の他方の端子がソース線によって接続されており、当該ソース線にスイッチ回路が接続されており、当該スイッチ回路は、前記少なくとも１個の論理回路が動作するように選択された場合にはソース線を接地電位に保ち、かつ、そのように選択されない待機時にはソース線を接地電位より高い電圧に保つことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、データを破壊することなくリーク電流を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】実施例１に係わる半導体装置集積回路の回路図。
【図２】実施例１に係わる半導体装置集積回路の動作波形。
【図３】実施例２に係わる半導体装置集積回路の回路図。
【図４】実施例２係わる半導体装置集積回路の動作波形。
【図５】実施例３に係わる半導体記憶装置の回路図。
【図６】実施例３に係わる待機時および読み出し時の動作波形。
【図７】実施例３に係わる待機時および書き込み時の動作波形。
【図８】実施例４に係わる半導体集積回路の回路図。
【図９】実施例５に係わる半導体集積回路の回路図。
【図１０】実施例６に係わる半導体集積回路の回路図。
【図１１】実施例７に係わる半導体集積回路の回路図。
【図１２】実施例７に係わる半導体集積回路の動作波形。
【図１３】本方式におけるＭＯＳトランジスタ電流低減効果。
【図１４】実施例３に係わるリーク電流低減効果。
【図１５】実施例３に係わる半導体記憶装置の概略回路図。
【図１６】実施例３に係わる降圧回路の特性図。
【図１７】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図１８】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図１９】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図２０】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図２１】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図２２】本発明の製造方法を適用した場合の特性図。
【発明を実施するための形態】
【００１５】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【実施例】
【００１６】
〈実施例１〉
図１は、本発明に係わる半導体装置の一実施例を示す回路図である。本回路は、Ｐチャネル型ＭＯＳトランジスタＭＰおよびＮチャネル型ＭＯＳトランジスタＭＮより構成される半導体集積回路の一部を示しており、ＭＯＳトランジスタのゲートに使用される絶縁膜が４ｎｍ以下か、ゲートトンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ
2 以上である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００１７】
図１には半導体集積回路装置の一部として、インバータ回路ＩＮＶおよびデータを保持するラッチ回路ＬＡＴＣＨが示されている。
【００１８】
インバータ回路ＩＮＶ１０２は、Ｐチャネル型ＭＯＳトランジスタＭＰ１０２およびＮチャネル型ＭＯＳトランジスタＭＮ１０２より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１０２のゲート電極には入力信号Ｉ０が、ドレイン電極には接続ノードＮ０が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。
【００１９】
またＰチャネル型ＭＯＳトランジスタＭＰ１０２の基板電極は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１０２のゲート電極には入力信号Ｉ０が、ドレイン電極には接続ノードＮ０が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０２の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２０】
インバータ回路ＩＮＶ１０３は、Ｐチャネル型ＭＯＳトランジスタＭＰ１０３およびＮチャネル型ＭＯＳトランジスタＭＮ１０３より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１０３のゲート電極には接続ノードＮ０が、ドレイン電極には接続ノードＮ１が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０３の基板電極は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１０３のゲート電極には接続ノードＮ０が、ドレイン電極には接続ノードＮ１が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０３の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２１】
インバータ回路ＩＮＶ１０４は、Ｐチャネル型ＭＯＳトランジスタＭＰ１０４およびＮチャネル型ＭＯＳトランジスタＭＮ１０４より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１０４のゲート電極には接続ノードＮ１が、ドレイン電極には出力ノードＯ０が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０４の基板電極は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１０４のゲート電極には接続ノードＮ１が、ドレイン電極には出力ノードＯ０が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０４の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２２】
ラッチ回路ＬＡＴＣＨは、ＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０５、ＭＰ０６）、Ｎチャネル型トランジスタ（ＭＮ１０５、ＭＮ１０６）で構成される）で、記憶ノードＮ２と記憶ノードＮ３に情報が記憶される。
【００２３】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０５のゲート電極には記憶ノードＮ３が、ドレイン電極には記憶ノードＮ２が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０５の基板電極は、電源電位ＶＤＤに接続される。
【００２４】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０６のゲート電極には記憶ノードＮ２が、ドレイン電極には記憶ノードＮ３が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０６の基板電極は、電源電位ＶＤＤに接続される。
【００２５】
Ｎチャネル型ＭＯＳトランジスタＭＰ１０５のゲート電極には記憶ノードＮ３が、ドレイン電極には記憶ノードＮ２が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０５の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。Ｎチャネル型ＭＯＳトランジスタＭＰ１０６のゲート電極には記憶ノードＮ２が、ドレイン電極には記憶ノードＮ３が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０６の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２６】
また、接地ソース電極線ＶＳＳＭを接地電位ＶＳＳと接続するＮチャネル型ＭＯＳトランジスタＭＮ１０１および接地ソース電極線ＶＳＳＭを接地電位より高い電位ＶＳＳＳたとえば０．５Ｖに接続するＮチャネル型ＭＯＳトランジスタＭＮ１００が配置される。
【００２７】
次に動作状態および待機状態について図２の動作波形を用いて説明する。ここでは、電源電圧ＶＤＤを１．５Ｖ、接地電位ＶＳＳを０Ｖ、接地電位より高い電位ＶＳＳＳを０．５Ｖとする。この電圧はデバイスの特性等により変更される。
【００２８】
動作時では、Ｎチャネル型ＭＯＳトランジスタＭＮ１０１がオンしており、ＶＳＳＭは接地電位ＶＳＳ、たとえば０Ｖとなっている。Ｉ０、Ｎ１、Ｎ３の電位が１．５Ｖ、Ｎ０、Ｎ２の電位が０Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１０３、ＭＰ１０６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０２、ＭＮ１０４、ＭＮ１０５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０２、ＭＰ１０４、ＭＰ１０５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０３、ＭＮ１０６）がオフしている。
【００２９】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０３のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ０、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１０２を通って接地電位ＶＳＳへ流れる。
【００３０】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＰ１０４のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ１、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１０３を通って電源電位ＶＤＤから流れる。
【００３１】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１０６のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ２、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１０５を通って接地電位ＶＳＳへ流れる。
【００３２】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１０５のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ２、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１０６を通って電源電位ＶＤＤから流れる。以上のようなパスにより動作時にはゲートトンネルリーク電流が流れる。
【００３３】
一方待機時には、Ｎチャネル型ＭＯＳトランジスタＭＮ１００がオンしており、ＶＳＳＭは接地電位より高い電位ＶＳＳＳたとえば０．５Ｖとなっている。Ｉ０、Ｎ１、Ｎ３の電位が１．５Ｖ、Ｎ０、Ｎ２の電位が０．５Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１０３、ＭＰ１０６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０２、ＭＮ１０４、ＭＮ１０５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０２、ＭＰ１０４、ＭＰ１０５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０３、ＭＮ１０６）がオフしている。
【００３４】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０３のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００３５】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１０４のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００３６】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１０６のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００３７】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１０５のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が印加されている場合に比べ、約１桁低減される。
【００３８】
以上のようにゲート−ソース間に印加される電圧が下がるためゲートトンネルリーク電流が減少する。一方、保持データは破壊されない。また、オフ状態でゲート−ドレイン間に印可される電圧が下がるためＧＩＤＬ電流も減少する。
【００３９】
本実施例では、インバータ回路およびラッチ回路の場合について述べたが、その他の半導体集積回路たとえば、ナンド回路、ノア回路等でも同様の効果が得られる。
【００４０】
〈実施例２〉
図３は、本発明に係わる半導体装置の一実施例を示す回路図である。本回路は、Ｐチャネル型ＭＯＳトランジスタＭＰおよびＮチャネル型ＭＯＳトランジスタＭＮより構成される半導体集積回路の一部を示しており、ＭＯＳトランジスタのゲートに使用される絶縁膜が４ｎｍ以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上
である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００４１】
図３には半導体集積回路装置の一部として、インバータ回路ＩＮＶおよびデータを保持するラッチ回路ＬＡＴＣＨが示されている。
【００４２】
インバータ回路ＩＮＶ１１２は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１２およびＮチャネル型ＭＯＳトランジスタＭＮ１１２より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１１２のゲート電極には入力信号Ｉ１が、ドレイン電極には接続ノードＮ４が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１２の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１１２のゲート電極には入力信号Ｉ１が、ドレイン電極には接続ノードＮ４が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１２の基板電極は、接地電位ＶＳＳに接続される。
【００４３】
インバータ回路ＩＮＶ１１３は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１３およびＮチャネル型ＭＯＳトランジスタＭＮ１１３より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１１３のゲート電極には接続ノードＮ４が、ドレイン電極には接続ノードＮ５が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１３の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１１３のゲート電極には接続ノードＮ４が、ドレイン電極には接続ノードＮ５が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１４の基板電極は、接地電位ＶＳＳに接続される。
【００４４】
インバータ回路ＩＮＶ１１４は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１４およびＮチャネル型ＭＯＳトランジスタＭＮ１１４より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１１４のゲート電極には接続ノードＮ５が、ドレイン電極には出力信号Ｏ１が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１４の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１１４のゲート電極には接続ノードＮ５が、ドレイン電極には出力信号Ｏ１が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１４の基板電極は、接地電位ＶＳＳに接続される。
【００４５】
ラッチ回路ＬＡＴＣＨは、ＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１１５、ＭＰ１１６）、Ｎチャネル型トランジスタ（ＭＮ１１５、ＭＮ１１６）で構成される）で、記憶ノードＮ６と記憶ノードＮ７に情報が記憶される。
【００４６】
Ｐチャネル型ＭＯＳトランジスタＭＰ１１５のゲート電極には記憶ノードＮ７が、ドレイン電極には記憶ノードＮ６が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０５の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。
【００４７】
Ｐチャネル型ＭＯＳトランジスタＭＰ１１６のゲート電極には記憶ノードＮ６が、ドレイン電極には記憶ノードＮ７が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１６の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。
【００４８】
Ｎチャネル型ＭＯＳトランジスタＭＰ１１５のゲート電極には記憶ノードＮ７が、ドレイン電極には記憶ノードＮ６が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１５の基板電極は、接地電位ＶＳＳに接続される。
【００４９】
Ｎチャネル型ＭＯＳトランジスタＭＰ１１６のゲート電極には記憶ノードＮ６が、ドレイン電極には記憶ノードＮ７が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１６の基板電極は、接地電位ＶＳＳに接続される。
【００５０】
また、電源ソース電極線ＶＤＤＭを電源電位ＶＤＤと接続するＰチャネル型ＭＯＳトランジスタＭＰ１０１および電源ソース電極線ＶＤＤＭを電源電位より低い電位ＶＤＤＤたとえば１．０Ｖに接続するＰチャネル型ＭＯＳトランジスタＭＰ１００が配置される。
【００５１】
次に動作状態および待機状態について図４の動作波形を用いて説明する。ここでは、電源電圧ＶＤＤを１．５Ｖ、接地電位ＶＳＳを０Ｖ、電源電位より低い電位ＶＤＤＤを１．０Ｖとする。この電圧はデバイスの特性等により変更される。
【００５２】
動作時では、Ｎチャネル型ＭＯＳトランジスタＭＰ１００がオンしており、ＶＤＤＭは電源電位ＶＤＤ、たとえば１．５Ｖとなっている。Ｎ４、Ｎ７の電位が１．５Ｖ、Ｉ１、Ｎ５、Ｎ６の電位が０Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１１２、ＭＰ１１４、ＭＰ１１６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１３、ＭＮ１1 ５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１１３、ＭＰ１1 ５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１２、ＭＰ１１４、ＭＮ１１６）がオフしている。
【００５３】
Ｎチャネル型ＭＯＳトランジスタＭＮ１１３のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ４、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１１２を通って電源電位ＶＤＤから流れる。
【００５４】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１４のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ５、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１１３を通って接地電位ＶＳＳへ流れる。
【００５５】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１６のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ６、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１１５を通って接地電位ＶＳＳへ流れる。
【００５６】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１５のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ６、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１１６を通って電源電位ＶＤＤから流れる。以上のようなパスにより動作時にはゲートトンネルリーク電流が流れる。
【００５７】
一方待機時には、Ｐチャネル型ＭＯＳトランジスタＭＰ１０１がオンしており、ＶＤＤＭは電源電位より低い電位ＶＶＤＤたとえば１．０Ｖとなっている。Ｎ４、Ｎ７の電位が１．０Ｖ、Ｉ１、Ｎ５、Ｎ６の電位が０Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１１２、ＭＰ１１４、ＭＰ１１６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１３、ＭＮ１１５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１１３、ＭＰ１１５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１２、ＭＮ１１４、ＭＮ１１６）がオフしている。
【００５８】
Ｎチャネル型ＭＯＳトランジスタＭＮ１１３のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００５９】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１４のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００６０】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１６のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００６１】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１５のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００６２】
以上のようにゲート−ソース間に印加される電圧が下がるためゲートトンネルリーク電流が減少する。一方、保持データは破壊されない。また、オフ状態でゲート−ドレイン間に印可される電圧が下がるためＧＩＤＬ電流も減少する。
【００６３】
本実施例では、インバータ回路およびラッチ回路の場合について述べたが、その他の半導体集積回路たとえば、ナンド回路、ノア回路等でも同様の効果が得られる
【００６４】
〈実施例３〉
図１５は、本発明をＳＲＡＭに適用した場合の一実施例を示す回路図である。本半導体製造装置９８は、Ｐチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタより構成され、ＭＯＳトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上である半導体集積回路製
造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００６５】
半導体装置であるＳＲＡＭ９８は、複数のマットＭＥＭＢＬＫに分割されている。マットの詳細は図５に示した。マット単位は例えば２M ビット毎で、16M のSRAMでは８マットに分割される。降圧回路ＰＷＲは、外部パッドより印加される電源電位ＶＣＣを基に、内部電源（ＶＤＤ、ＶＳＳＳ、ＶＤＤＤ）を生成し各マットへ分配する。インプットバッファＩＮＢＵＦからのデータ１１６は、プリデコーダ１１５および制御回路１１７を通してデコード信号および制御信号となり、各マットに分配される。各マット１０８は、複数の基本ユニット１０６より構成される。基本ユニットは２カラムのメモリＣＥＬＬで構成される。
【００６６】
ＣＥＬＬ０は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（負荷型Ｐチャネル型ＭＯＳトランジスタ（ＭＰ００、ＭＰ０１）、駆動型Ｎチャネル型トランジスタ（ＭＮ００、ＭＮ０１）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをデータ線（ＤＴ０、ＤＢ０）に選択的に接続する転送型Ｎチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート電極には、サブワード線ＳＷＬ０が接続される。
【００６７】
メモリセルＣＥＬＬ１は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０、ＭＰ１１）、Ｎチャネル型トランジスタ（ＭＮ１０、ＭＮ１１）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ１と記憶ノードＮＲ１とをデータ線（ＤＴ１、ＤＢ１）に選択的に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ１２、ＭＮ１３）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ１２、ＭＮ１３）のゲート電極には、サブワード線ＳＷＬ０が接続される。
【００６８】
また、基本ユニットには、センスアンプ回路（１０３）とリードデータドライブ回路（１０４）とライトアンプ回路（１０５）とイコライズ・プリチャージ回路（９９、１００）およびＹスイッチ回路（１０１、１０２）が含まれている。センスアンプ回路（１０３）は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２０、ＭＰ２１）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２０、ＭＮ２１）からなるフリップ・フロップとセンスアンプを活性にするＮチャネル型ＭＯＳトランジスタＭＮ２２からなるラッチ型センスアンプ回路とスイッチ回路（ＭＰ２２、ＭＰ２３）から構成される。ＭＯＳトランジスタ（ＭＮ２２、ＭＰ２２、ＭＰ２３）のゲート電極には、活性化信号ＳＡが接続されている。
【００６９】
Ｙスイッチ回路１０１はデータ線（ＤＴ０、ＤＢ０）とセンスアンプ回路１０３をつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ０５、ＭＰ０６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ０４、ＭＮ０５）からなる。
【００７０】
Ｙスイッチ回路１０２はデータ線（ＤＴ１、ＤＢ１）とセンスアンプ回路１０３をつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ１５、ＭＰ１６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ１４、ＭＮ１５）からなる。
【００７１】
制御信号（ＹＳＷ、ＹＳＷＢ）は、センスアンプ回路１０３をデータ線（ＤＴ０、ＤＢ０）に接続するかデータ線（ＤＴ１、ＤＢ１）に接続するか選択する信号である。
【００７２】
ライトアンプ回路１０５は、２つのクロックドインバータ（ＣＩＮＶ２、ＣＩＮＶ３）およびインバータＩＮＶ０より構成される。制御信号（ＷＢＣ、ＷＢＣＢ）によってデータバス１１１の信号がデータ線に伝播される。
【００７３】
リードデータドライブ回路１０４は、２つのクロックドインバータ（ＣＩＮＶ２、ＣＩＮＶ３）より構成される。制御信号（ＲＢＣ、ＲＢＣＢ）によってデータバス１１１に読み出しデータが伝播される。
【００７４】
イコライズ・プリチャージ回路９９は、電源電位ＶＤＤとデータ線ＤＴ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０２と電源電位ＶＤＤとデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０３およびデータ線ＤＴ０とデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０４より構成される。
【００７５】
Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０２、ＭＰ０３、ＭＰ０４）のゲート電極には制御信号ＥＱが接続される。
【００７６】
イコライズ・プリチャージ回路９９は、電源電位ＶＤＤとデータ線ＤＴ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０２と電源電位ＶＤＤとデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０３およびデータ線ＤＴ０とデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０２、ＭＰ０３、ＭＰ０４）のゲート電極には制御信号ＥＱが接続される。
【００７７】
イコライズ・プリチャージ回路１００は、電源電位ＶＤＤとデータ線ＤＴ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１２と電源電位ＶＤＤとデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１３およびデータ線ＤＴ１とデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１２、ＭＰ１３、ＭＰ１４）のゲート電極には制御信号ＥＱが接続される。
【００７８】
各カラムには待機時にデータ線（ＤＴ、ＤＢ）に電源電圧より低い電圧、たとえば１．０Ｖを供給するためのスイッチ回路（１０９、１１０）が配置される。スイッチ回路１０９は、電源電圧より低い電圧ＶＤＤＤとデータ線ＤＴ０を接続するＰチャネル型ＭＯＳトランジスタＭＰ０７と電源電圧より低い電圧ＶＤＤＤとデータ線ＤＢ０を接続するＰチャネル型ＭＯＳトランジスタＭＰ０８より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０７、ＭＰ０８）のゲート電極には制御信号ＣＶＤＤＤが接続される。
【００７９】
スイッチ回路１１０は、電源電圧より低い電圧ＶＤＤＤとデータ線ＤＴ１を接続するＰチャネル型ＭＯＳトランジスタＭＰ１７と電源電圧より低い電圧ＶＤＤＤとデータ線ＤＢ１を接続するＰチャネル型ＭＯＳトランジスタＭＰ１８より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１７、ＭＰ１８）のゲート電極には制御信号ＣＶＤＤＤが接続される。
【００８０】
メモリマット１０８内の全てのメモリセル接地ソース電極線ＶＳＳＭは、金属層によって接続されており、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ６、ＭＮ７）によって電源に接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ６は接地電位ＶＳＳより高い電圧を供給する電源ＶＳＳＳと接地ソース電極線ＶＳＳＭを接続するトランジスタであり、ゲート電極には制御信号ＳＴＶＳＳＭが接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ７は接地電位ＶＳＳと接地ソース電極線ＶＳＳＭを接続するトランジスタであり、ゲート電極には制御信号ＡＣＶＳＳＭが接続されている。
【００８１】
制御信号ＳＴＶＳＳＭは、チップ選択信号ＣＳおよびマット選択信号ＭＡＴを使ってアンド回路ＡＮＤ０およびインバータ回路ＩＮＶ１によって生成される。制御信号ＡＣＶＳＳＭは、チップ選択信号ＣＳおよびマット選択信号ＭＡＴを使ってアンド回路ＡＮＤ０によって生成される。
【００８２】
制御信号ＣＶＤＤＤは、チップ選択信号ＣＳおよびマット選択信号ＭＡＴを使ってアンド回路ＡＮＤ０によって生成される。
【００８３】
サブワード線ＳＷＬは入力されたアドレスおよび制御信号１１６をプリデコーダ１１５でプリデコードし、ワードデコーダおよびワードドライバ１１４により生成される。
【００８４】
制御信号ＥＱは、チップ選択信号ＣＳ、マット選択信号ＭＡＴおよびリセットパルスＡＴＤを使ってナンド回路ＮＡＮＤ０によって生成される。
【００８５】
制御信号（ＹＳＷＢ、ＹＳＷ）は、ＹアドレスＡＹを使って、インバータ回路ＩＮＶ２によって生成される。
【００８６】
制御信号ＳＡは、チップ選択信号ＣＳ、マット選択信号ＭＡＴ、書き込み選択信号ＷＥおよびＦＳＥＮを使ってアンド回路ＡＮＤ２およびインバータ回路（ＩＮＶ３、ＩＮＶ４）によって生成される。ＦＳＥＮはＡＴＤより生成されるタイミングパルスである。
【００８７】
制御信号（ＲＢＣ、ＲＢＣＢ）は、制御信号ＳＡを使ってインバータ回路ＩＮＶ５によって生成される。
【００８８】
制御信号（ＷＢＣ、ＷＢＣＢ）は、チップ選択信号ＣＳ、マット選択信号ＭＡＴおよび書き込み選択信号ＷＥを使ってアンド回路ＡＮＤ３およびインバータ回路ＩＮＶ６によって生成される。
【００８９】
制御信号（ＣＳ、ＷＥ、ＹＡ、ＭＡＴ、ＡＴＤ）は、入力されたアドレスおよび制御信号よりコントロール回路１１７を用いて生成される。マット選択信号ＭＡＴは、図１５に示したように、別のコントロール回路１１８を用いて、速いマット選択信号ＦＭＡＴが用意される場合もある。ワード線の選択は誤動作防止のためプロセスばらつき・タイミングを十分に考慮するのに対し、メモリセルに対し読み出し・書き込みをするために駆動される回路( 動作電位を選択状態に制御する回路、イコライズ・プリチャージ回路等) はワード線の選択よりも早ければ、タイミングの制御精度は落としてもよい。
【００９０】
そこで、ワード線を選択するもととなるコントロール回路１１７には高いしきい値のＭＯＳＦＥＴ( Ｐチャネル型とＮチャネル型いずれも含む) を用い、メモリセルに対し読み出し・書き込みをするために駆動される回路を活性化する信号を出力するコントロール回路１１８には前記高いしきい値及び低いしきい値の２種類のしきい値のＭＯＳＦＥＴ( Ｐチャネル型とＮチャネル型いずれも含む) を用いる。しきい値の低いＭＯＳＦＥＴを含めると、プロセスばらつきに対して弱くなり、出力タイミングの精度をとることが難しくなるが、（コントロール回路１１７よりコントロール回路１１８は早くマット選択信号を出力することができる。同じ回路構成を用いて設計を簡易にすることもできる。ワード線を選択するもととなるコントロール回路よりも低いしきい値のＭＯＳＦＥＴを含めてしきい値の種類を増やしてメモリセルに対し読み出し・書き込みをするために駆動される回路を制御する回路を構成する。これにより、ワード線を選択するもととなるマット選択信号ＭＡＴのタイミングの精度を上げるとともに、メモリセルに対し読み出し・書き込みをするために駆動される回路を選択するもととなるマット選択信号ＦＭＡＴのタイミングをマット選択信号ＭＡＴよりも早く確実に出力させることができる。
【００９１】
本構成は非同期式で選択タイミングの精度が厳しいメモリ装置の設計に特に有効である。速いマット選択信号ＦＭＡＴは、例えばメモリセル接地ソース電極線ＶＳＳＭを制御する回路のアンド回路ＡＮＤ０、ＶＤＤＤ供給を制御する回路のアンド回路ＡＮＤ１、イコライズ・プリチャージを制御する回路のナンド回路ＮＡＮＤ０に、マット信号ＭＡＴの代わりに使用される。
【００９２】
次に待機状態から読み出し動作を行う場合について図６の動作波形を用いて説明する。チップ選択信号ＣＳが“Ｌ”（“ＬＯＷ”レベル）のときあるいはマットが選択されてない時には、メモリマットは待機状態となる。このときメモリセル接地ソース電極線ＶＳＳＭには接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖが供給される。またデータ線（ＤＴ、ＤＢ）には、電源電圧ＶＤＤより低い電圧ＶＤＤＤたとえば１．０Ｖが供給される。このときメモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、０．５Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖとなる。オン状態であるＰチャネル型ＭＯＳトランジスタＭＰ０１のゲート−ソース電極間には電源電圧１．５Ｖより低い１．０Ｖの電圧が印加され、ゲートトンネルリーク電流が低減される。またオン状態であるＮチャネル型ＭＯＳトランジスタＭＮ００のゲート−ソース電極間には電源電圧１．５Ｖより低い１．０Ｖの電圧が印加され、ゲートトンネルリーク電流が低減される。また、オフ状態のトランスファーＮチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間には電源電圧１．５Ｖより低い１．０Ｖの電圧が印加され、ＧＩＤＬ電流が低減される。
【００９３】
チップ選択信号ＣＳが“Ｈ”になるかアドレスが変わると、ＡＴＤパルスが生成され読み出し動作が開始される。マット選択信号ＭＡＴとチップ選択信号ＣＳにより、選択されたマット１０８のメモリセル接地ソース電極線ＶＳＳＭが接地電位０Ｖとなる。また、データ線（ＤＴ、ＤＢ）に電圧ＶＤＤＤを供給していたＰチャネル型ＭＯＳトランジスタ（ＭＰ０７、ＭＰ０８、ＭＰ１７、ＭＰ１８）がオフする。
【００９４】
ＡＴＤパルスから生成された制御信号ＥＱによりデータ線（ＤＴ、ＤＢ）が、電源電圧ＶＤＤにプリチャージされる。
【００９５】
この結果メモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、０Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖとなる。オン状態であるＰチャネル型ＭＯＳトランジスタＭＰ０１のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。またオン状態であるＮチャネル型ＭＯＳトランジスタＭＮ００のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。また、オフ状態のトランスファーＮチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ＧＩＤＬ電流が増加する。
【００９６】
その後ワード線ＳＷＬ０が選択され、データ線（ＤＴ、ＤＢ）に微小電位差が生じ、制御信号ＳＡでセンスアンプ１０３を活性化することにより微小電位差を増幅してデータをデータバス１１１に出力する。
【００９７】
次に待機状態から書き込み動作を行う場合について図７の動作波形を用いて説明する。待機状態は読み出し動作の時と同様である。
【００９８】
チップ選択信号ＣＳが“Ｈ”になるかアドレスが変わると、ＡＴＤパルスが生成され書き込み動作が開始される。マット選択信号ＭＡＴとチップ選択信号ＣＳにより、選択されたマット１０８のメモリセル接地ソース電極線ＶＳＳＭが接地電位０Ｖとなる。また、データ線（ＤＴ、ＤＢ）に電圧ＶＤＤＤを供給していたＰチャネル型ＭＯＳトランジスタ（ＭＰ０７、ＭＰ０８、ＭＰ１７、ＭＰ１８）がオフする。
【００９９】
ＡＴＤパルスから生成された制御信号ＥＱによりデータ線（ＤＴ、ＤＢ）が、電源電圧ＶＤＤにプリチャージされる。
【０１００】
この結果メモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、０Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖとなる。オン状態であるＰチャネル型ＭＯＳトランジスタＭＰ０１のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。またオン状態であるＮチャネル型ＭＯＳトランジスタＭＮ００のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。また、オフ状態のトランスファーＮチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ＧＩＤＬ電流が増加する。
【０１０１】
その後ワード線ＳＷＬ０が選択される。データ線（ＤＴ、ＤＢ）には、データバス１１１の信号が入力され、この信号によりメモリセルＣＥＬＬにデータが書き込まれる。
【０１０２】
本実施例ではメモリセルのソース電圧を待機時に０．５Ｖに上げたが、メモリセルの電源を１．０Ｖに下げてもいい。ただし、待機状態から動作状態に変わるときは、動作状態から待機状態に変わるときより高速に移行することが要求される。このため、待機時にソース電圧を０．５Ｖに上げるほうが、メモリセルの電源を１．０Ｖにさげるより、電源回路の負担が小さくなるため、ソースを０．５Ｖに上げるほうが有利である。また、図13の特性を見ても分るとおり、同じ０．５Ｖであっても、低電位側のソース電圧を高くすることが電流を下げる上で有利であるといえる。
【０１０３】
図１４に待機時と動作時の１ＳＲＡＭセルのリーク電流を示した。ＧＩＤＬ電流、サブスレッショルドリーク電流、ＧＩＤＬ全てが待機時で小さくなっている。
【０１０４】
図１６に降圧回路ＰＷＲの特性の一例を示す。ビット線等に供給する電位ＶＤＤＤ及び、メモリセルに供給する動作電位( 高電位ＶＤＤ、低電位ＶＳＳＳ) を生成するに際し、外部パッドより供給される電位ＶＣＣがある所定値以上となるときに外部パッドより供給される電位を制御して出力する構成をとっている。例えば、外部パッドより供給される電位ＶＣＣが１．５Ｖ以下では、メモリセルに供給する高電位ＶＤＤは、外部パッドより供給される電源電位ＶＣＣと同一であり、ＶＣＣが１．５Ｖ以上では、ＶＤＤは１．５Ｖで一定となるように制御する。また、電源電位より低い電位ＶＤＤＤは、ＶＣＣが１．０Ｖ以下では、外部パッドより供給される電位ＶＣＣと同一であり、ＶＣＣが１．０Ｖ以上では、１．０Ｖで一定となるように制御する。接地電位より高い電位ＶＳＳＳは、電位ＶＣＣが１．０Ｖ以下の時は０Ｖであり、外部電源パッドより供給される電位ＶＣＣが１．０Ｖ以上の時は、メモリセルに供給する高電位側の電位ＶＤＤに基づいてそれよりより１．０Ｖ低い値になるように制御される。これにより、半導体チップの外より入力される電源電位ＶＣＣが変動してもメモリセルに印加される電圧が常に１．０Ｖとなりデータ破壊が生じないようにすることが可能となる。尚、別の外部パッドから供給される低電位側の電位ＶＳＳは接地電位であることから変動しないものと考えることができる。帰還回路により制御が可能となる動作電位生成回路の適用は、メモリを具備する半導体集積回路に限られず、前の実施例においても有効である。
【０１０５】
本実施例においては、ＧＩＤＬ電流の低減のために半導体装置において、ソース・ドレイン領域のうち、コンタクトをとる領域に砒素を、エクステンション領域に燐を用いたＮチャネル型ＭＯＳトランジスタを具備させる。ＳＲＡＭを有する半導体装置において、前記Ｎチャネル型ＭＯＳトランジスタをＳＲＡＭのメモリセル内のＮチャネル型ＭＯＳトランジスタに用い、メモリセルを制御する周辺回路のＮチャネル型ＭＯＳトランジスタにはコンタクトをとる領域とエクステンション領域いずれにも砒素を用いたＮチャネル型ＭＯＳトランジスタを用いる。
【０１０６】
図２６において、Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域のうち、コンタクトをとる領域に砒素をいずれにも用い、エクステンション領域に砒素を用いたときのゲート電圧Ｖｇｓとソース・ドレイン間の電流の特性Ｉｄｓを( ａ) に、燐を用いたときのゲート電圧Ｖｇｓとソース・ドレイン間の電流Ｉｄｓの特性を( ｂ) に示す。座標は( ａ) ( ｂ) で同じである。この波形を見て明らかなように、ゲート電圧が０．０Ｖにおけるオフ電流は燐を用いた方( ｂ) が明らかに低下しており、さらに今回の発明の方式( スタンバイ時にメモリセルの動作電位Ｖｓｓｍを０．０Ｖから０．５Ｖにあげる方式) とした場合に燐をエクステンション領域に用いることがオフ電流を低減するに対し有効であることがわかる。ここには示していないが、高温動作領域での効果が顕著であることがわかっている。
【０１０７】
As（砒素）よりP （リン）は、Vth −Lowering特性などのデバイス特性への変動が大きく、電流駆動力はAsより低下するため、イオン打込み濃度やエネルギーの調整が難しいため、一般にはコンタクトを取る領域及びエクステンション領域には砒素が用いられていた。特開平9-135029号においてはコンタクトを取る領域及びエクステンション領域いずれにも燐をデバイス構造が開示されているが、本発明者らによりＧＩＤＬ電流低減にはエクステンション領域に燐を注入することが有効であり、コンタクトを取る領域にはデバイスの性能面( 電流駆動力、短チャネル特性) から砒素を用いることが有効であることが示された。
【０１０８】
本効果が得られる理由は、ゲート電極下にオーバーラップしているエクステンション領域での燐注入により、ゲート電極からの縦方向電界によるバンド曲がりが緩和されるためである。また、インプラプロファイルのブロード化により、チャネル領域とエクテンション領域との縦方向の接合電界強度が緩和され、PN接合リークが低減した効果も寄与している。
【０１０９】
図１７〜図２５は、本実施例の半導体装置の製造方法の一例を工程順に示した断面図である。それぞれの図はメモリセル部ＭＣを構成するＮチャネル型ＭＯＳトランジスタＱｍｎとＰチャネル型ＭＯＳトランジスタＱｍｐと、周辺回路部ＰＥＲＩを構成するＮチャネル型ＭＯＳトランジスタＱｐｎとＰチャネル型ＭＯＳトランジスタＱｐｐと、高耐圧部ＨＶを構成するＮチャネル型ＭＯＳトランジスタＱｈｎとＰチャネル型ＭＯＳトランジスタＱｈｐとに分けて記載している。メモリセル部ＭＣを構成するＮチャネル型ＭＯＳトランジスタＱｍｎは図５の各メモリセルＣＥＬＬの駆動と転送ＭＯＳトランジスタに用いられる。メモリセル部ＭＣを構成するＰチャネル型ＭＯＳトランジスタＱｍｐは図５の各メモリセルＣＥＬＬの負荷ＭＯＳトランジスタに用いられる。周辺回路部ＰＥＲＩを構成するＮチャネル型ＭＯＳトランジスタＱｐｎとＰチャネル型ＭＯＳトランジスタＱｐｐは図５のメモリセル部以外のＰとＮチャネル型ＭＯＳトランジスタに用いられる。つまり、センスアンプ回路（１０３）、リードデータドライブ回路（１０４）、ライトアンプ回路（１０５）、イコライズ・プリチャージ回路（９９、１００）とＹスイッチ回路（１０１、１０２）、ワードデコーダおよびワードドライバ( １１４) 、プリデコーダ( １１５) 、制御回路（１１７）に用いられるＭＯＳトランジスタを含む。高耐圧部ＨＶを構成するＮチャネル型ＭＯＳトランジスタＱｈｎとＰチャネル型ＭＯＳトランジスタＱｈｐは入力と出力の動作電圧が異なる回路、つまり図１５の入力バッファ( ＩＮＢＵＦ）、降圧回路( ＰＷＲ) 、入出力回路ＩＯを構成するＮとＰチャネル型ＭＯＳトランジスタに用いられる。
【０１１０】
以下、図面を用いて工程順に説明する。まず、図１７( ａ) に示すように、たとえばｐ- 型の単結晶シリコンからなる半導体基板２００を用意し、半導体基板２００の主面に素子分離領域２０１を形成する。素子分離領域２０１は、たとえば以下のようにして形成できる。まず、半導体基板２００の主面上にシリコン酸化膜（ＳｉＯ2 ）およびシリコン窒化膜（Ｓｉ3 Ｎ4 ）を順次形成し、このシリコン窒化膜をパターニングされたフォトレジスト膜を用いてエッチングし、このエッチングされたシリコン窒化膜をマスクとして半導体基板２００に溝型の分離領域を形成する。その後、溝型の分離領域を埋め込む絶縁膜、たとえばシリコン酸化膜を堆積し、ＣＭＰ法等を用いて溝型分離領域以外の領域のシリコン酸化膜を除去し、さらにウエットエッチング法等によりシリコン窒化膜を除去する。これにより素子分離領域（トレンチアイソレーション）２０１が形成される。素子分離領域は、溝型の分離領域に限定されるものではなく、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成されたフィールド絶縁膜で形成しても良い。次のイオン注入工程による半導体基板表面のダメージを緩和するために、薄いシリコン酸化膜を堆積させる。
【０１１１】
その後パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、図１７( ｂ) に示すように、ｐウエル２１０、２１２およびｎウエル２１１、２１３を形成する。ｐウエルにはｐ型の導電型を示す不純物たとえばボロンＢ又はフッ化ボロンＢＦ２をイオン注入し、ｎウエルにはｎ型の導電型を示す不純物たとえばリンＰ、砒素Ａｓをイオン注入する。この後、各ウエル領域にＭＯＳＦＥＴのしきい値を制御するための不純物( Ｎチャネル型ＭＯＳトランジスタではｎ型の導電型を示す不純物( Ｐ) 、Ｐチャネル型ＭＯＳトランジスタではｐ型の導電型を示す不純物( ＢＦ２))をイオン注入する。
【０１１２】
次に図１７( ｂ) に示すように、ゲート絶縁膜となるシリコン酸化膜２２１を形成する。この際に、高耐圧部には厚膜ゲート酸化膜、周辺回路部とメモリセル部には薄膜ゲート酸化膜をホトリソグラフィー、エッチング技術を用いて形成した。
【０１１３】
本実施例では、厚膜ゲート酸化膜の膜厚は外部入出力で３．３V に対応するため８．０ｎｍ、薄膜ゲート酸化膜は待機時におけるゲートリーク電流が問題となる３．０ｎｍとした。高耐圧部以外の酸化膜をホトリソグラフィー・ウエットエッチング技術により除去した後に、再度、熱酸化して熱酸化することにより２種類の膜厚の酸化膜が形成される。その後、ゲート電極用の多結晶シリコン膜２２２を堆積し、レジストマスク２２３を用いてＮとＰチャネル型ＭＯＳの電極領域にそれぞれｎ型／ｐ型の不純物( 燐、ボロン) をイオン注入する。
【０１１４】
図１８( ａ) に示すように、ホトリソグラフィー・ドライエッチングを用いて加工することによりゲート電極２３０、２３１、２３２、２３３、２３４、２３５が形成される。次に図１８( ｂ) に示すようにエクステンション領域となる半導体領域及びそれとパンチスルーを抑制するための反対の導電型( ウエルと同導電型でウエル領域よりも高濃度）の半導体領域をイオン注入法で形成する。N チャネル型MOS トランジスタにおいてはメモリセル部ＭＣと周辺回路部PERIと高耐圧部HVとでそれぞれマスク( 工程) を変えてイオン注入を行う。メモリセル部MCにおいてはスタンバイ時のGIDL電流を低減するためにｎ型の不純物である燐、ｐ型の不純物( ボロン) を注入することによりｎ型半導体領域２４１、２４２とｐ型半導体領域２４３、２４４を形成する。その際には他の領域(Pチャネル型MOS トランジスタ領域、周辺回路部・高耐圧部領域) はレジストでマスクされる。周辺回路部PERIにおいては高速動作を実現するためにｎ型の不純物である砒素、ｐ型の不純物( ボロン) を注入することによりｎ型半導体領域２４５、２４６とｐ型半導体領域２４７、２４８を形成する。その際には他の領域(Pチャネル型MOS トランジスタ領域、メモリセル部・高耐圧部領域) はレジストでマスクされる。
【０１１５】
次に図１８( ｃ) で示すように、Ｐチャネル型ＭＯＳトランジスタとなるｎ型ウエル領域２１１にはｐ型の不純物( ボロン) 、ｎ型の不純物( Ａｓ) を注入することにより、エクステンション領域となる半導体領域２５１、２５４、２５５、２５６、パンチスルーを抑制するための、ウエルと同導電型でウエル領域よりも高濃度の半導体領域２５３、２５４、２５７、２５８を形成する。Ｐチャネル型ＭＯＳトランジスタはメモリセル部ＭＣ、周辺回路部ＰＥＲＩで不純物の種類・イオン注入の条件( エネルギー) を変えないため、同じマスク( 工程) で行い、イオンを注入する際にはN チャネル型MOS トランジスタとなる領域及び高耐圧部ＨＶのＰチャネル型MOS トランジスタとなる領域はレジストでマスクする。高耐圧部のN チャネル型MOS トランジスタはエッジ端の縦方向電界を緩和するようにｎ型の不純物である砒素及び燐、ｐ型の不純物( ボロン) を注入することによりｎ型半導体領域２５９、２６０、２６１、２６２とｐ型半導体領域２６３、２６４を形成する。分布係数の違いにより半導体表面に近いｎ型半導体領域２５９、２６０は砒素により主に構成され、より深く注入されるｎ型半導体領域２６１、２６２は燐が主成分となる。
【０１１６】
次に図１９( ａ) に示すように、高耐圧部ＨＶのＰチャネル型ＭＯＳトランジスタとなるｎ型ウエル領域２１３にはｐ型の不純物( ボロン) 、ｎ型の不純物( Ａｓ) を注入することにより、エクステンション領域となるｐ型半導体領域２６６、パンチスルーを抑制するための、ウエルと同導電型でウエル領域よりも高濃度の半導体領域２６７を形成する。本実施例では、高耐圧部ＨＶとメモリセル部ＭＣ、周辺回路部ＰＥＲＩでマスク( 工程、イオン打ち込み条件) を変えたが、耐圧が製品の特性を満たすことが可能であれば、Ｐチャネル型ＭＯＳトランジスタをメモリセル部ＭＣ、周辺回路部ＰＥＲＩ、高耐圧部ＨＶで不純物の種類・イオン注入の条件( エネルギー) を変えずに一つのマスク( 工程) で行うことが可能となる。
【０１１７】
尚、エクステンション領域及びウエルと反導電型で高濃度の半導体領域のイオン注入の順序は問わない。つまり、N チャネル型MOS トランジスタ領域へのイオン注入より先にP チャネル型MOS トランジスタとなる領域のイオン注入を行ってもよく。また、図１８( ｂ)(ｃ) によれば、N チャネル型MOS トランジスタの内、メモリセル部、周辺回路部、高耐圧部の順にイオン注入を行っているが、順番は問わない。高耐圧部のイオン注入をするに当たって不純物量によっては、メモリセル部、周辺回路部のイオン注入の際にマスクで覆わず、高耐圧部のためにマスクを用意しないことも可能ではあるが、不純物量に違いがあれば、図１８( ｃ) のように別のマスクを用意する必要がある。
【０１１８】
図１９( ａ) で示すように、半導体基板２００上に、たとえばＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極２３０、２３１、２３２、２３３、２３４、２３５の側壁にサイドウォールスペーサ( ゲート側壁膜) ２６５をそれぞれ形成する。次に図１９( ｂ) に示すように、フォトレジスト膜２７０をマスクとして、ウエルｎウエル２１０、２１２にｐ型不純物（ボロン）をイオン注入し、ｎウエル上のゲート電極２３１、２３２、２３５の両側にｐ型半導体領域２７１を形成する。ｐ型半導体領域２７１は、ゲート電極２３１、２３２、２３５およびサイドウォールスペーサ２６５に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソース、ドレイン領域として機能する。
【０１１９】
同様に、フォトレジスト膜をマスクとしてｐウエル２１１、２１３にｎ型不純物（Ａｓ）をイオン注入し、電極とコンタクトを取ることになるｎ型半導体領域２８０を形成する。ｎ型半導体領域２８０は、ゲート電極２３０、２３３、２３４およびサイドウォールスペーサ２６５に対して自己整合的に形成される。また、ｎ型半導体領域２８０は、ｎチャネルＭＩＳＦＥＴのソース、ドレイン領域として機能する。その結果、サイドウォールスペーサ２６５の形成前に低濃度の不純物半導体領域を形成し、サイドウォールスペーサ２６５の形成後に高濃度の不純物半導体領域を形成するＬＤＤ（Lightly Doped Drain ）構造のトランジスタがそれぞれの領域で形成される（図１９( ｃ) ）。尚、本実施例ではＮチャネル型ＭＯＳトランジスタのソース・ドレイン領域を先に形成したが、Ｐチャネル型ＭＯＳトランジスタを先に形成してもよい。
【０１２０】
次に図２０( ａ) に示すように、シリコン酸化膜をエッチングし、ソース・ドレイン半導体領域の表面を露出し、高融点金属膜( Ｃｏ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ) を堆積させ、アニールし、未反応の高融点金属膜を除去することによりゲート電極２３０、２３１、２３２、２３３、２３４、２３５及びソース・ドレインを形成する半導体領域の表面の一部をシリサイド化( ２９０、２９１) させる。その後、シリコン窒化膜２９２を堆積させる。
【０１２１】
図１９( ｂ) に示すように、半導体基板２００上にＣＶＤ法またはスパッタ法でシリコン酸化膜を堆積した後、そのシリコン酸化膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された第１層間絶縁膜３００を形成する。次に、フォトリソグラフィ技術を用いて第１層間絶縁膜３００に接続孔を形成する。この接続孔は、ｎ型半導体領域あるいはｐ型半導体領域上の必要部分に形成する。
【０１２２】
接続孔内にプラグを、たとえば以下のようにして形成する。まず、接続孔の内部を含む半導体基板２００の全面に窒化チタン膜３０１を形成する。窒化チタン膜は、たとえばＣＶＤ法により形成できる。ＣＶＤ法は被膜の段差被覆性に優れるため、微細な接続孔内にも均一な膜厚で窒化チタン膜を形成できる。次に、接続孔を埋め込む金属( リチウム) 膜３０２を形成する。金属膜は、たとえばＣＶＤ法で形成できる。次に、接続孔以外の領域の金属膜および窒化チタン膜を、たとえばＣＭＰ法により除去してプラグを形成できる。
【０１２３】
このようなシリサイド層を形成することにより、接続孔１２底部でのコンタクト抵抗を低減できる。同様にして第２層間絶縁膜３１０に接続孔を形成する。接続孔は窒化チタン膜３１１と金属( タングステン) 膜３１２により形成される。これらのプラグはローカル配線の接続に用いられる。次に、半導体基板２００の全面に、ＣＶＤ法またはスパッタ法によりたとえば窒化チタン膜３２１とアルミニウム膜３２２を形成し、堆積された膜をフォトリソグラフィ技術によりパターニングし、第１配線層の配線を形成する。第1 層の配線はメモリ部ではビット線等に用いられる。配線を覆う絶縁膜、たとえばシリコン酸化膜を形成し、この絶縁膜をＣＭＰ法により平坦化して第２層間絶縁膜３３０を形成する。第２層間絶縁膜３３０上に接続孔が形成される領域に開孔を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとしてエッチングを施す。これにより第２層間絶縁膜３３０の所定の領域に接続孔を形成する。接続孔内にプラグを形成する。
【０１２４】
プラグは以下のようにして形成できる。まず、接続孔の内部を含む半導体基板２００の全面にバリアメタル層340 を形成し、さらに接続孔を埋め込む金属( タングステン) 膜３４１を形成する。その後、接続孔以外の領域の金属膜およびバリアメタル層をＣＭＰ法により除去してプラグを形成する。バリアメタル層は第２層間絶縁膜330 等周辺へのタングステンの拡散を防止する機能を有し、たとえば窒化チタン膜を例示できる。なお、窒化チタン膜には限られず、タングステンの拡散防止機能を有する限り他の金属膜であってもよい。たとえば、窒化チタンに代えてタンタル（Ｔａ）、窒化タンタル（ＴａＮ）を用いることもできる。第1 配線層と同様に、第２配線層の配線( ３５１、３５２) を形成する。配線を覆う絶縁膜を形成し、この絶縁膜をＣＭＰ法により平坦化して第３層間絶縁膜３６０を形成する。第３層間絶縁膜３６０上に第2 層間絶縁膜３３０で設けたと同様に接続孔を形成し、接続孔内にプラグ( ３６１、３６２) を形成する。第２配線層と同様に、第３配線層の配線( ３６３、３６４) を形成する。配線を覆う絶縁膜３７０を形成し、この絶縁膜の上に窒化シリコン膜をパッシベーション膜３７１として形成する。製品として出荷する前には検査工程、樹脂封止工程等がある。
【０１２５】
砒素をエクステンション領域とコンタクトをとる領域に注入した場合と燐をエクステンション領域に適用した本デバイス構造を用いたメモリセルを試作した結果、スタンバイ電流は２５℃、９０℃において約５０％低減できることがわかった。つまり、通常動作の温度だけでなく、高温においても半導体装置のスタンバイ電流を抑制することができ、本構造をとることにより製品の動作保証温度( 例えば７０度Ｃ以下) を高く設定することができるという効果を有する。
【０１２６】
薄膜NMOSに本デバイス構造を採る事により、半導体装置のスタンバイ電流が従来As構造での２．５ｕＡから１．０ｕＡ程度と低減することができる。この効果は、スタンバイ電流の主成分がＮＭＯＳのＧＩＤＬ電流（約７０% 程度）であることに起因する。
【０１２７】
尚、メモリセル部のＮチャネル型ＭＯＳトランジスタのエクステンション領域には燐のみを用いたが、高速動作のために燐及び砒素を注入することもある。この場合には、イオン源が２種類必要となるが駆動電流が増えるという効果がでる。構造は高耐圧部のＮチャネル型ＭＯＳトランジスタと類似する。高耐圧ＭＯＳよりも低いエネルギーでイオン注入を行う必要があるため、高耐圧部のエクステンション領域のイオン打ちこみをするときとマスクを変える必要があり、その結果半導体領域の広がりは高耐圧部のそのものより狭くなる。
【０１２８】
〈実施例４〉
図８は、本発明をマイクロプロセッサに適用した実施例を示している。ＭＯＳトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上である半導体集積回路製造技術を用いて単結晶シリコンの
ような半導体基板に形成される。
【０１２９】
マイクロプロセッサ１３０は、ＩＰ回路１３３、キャッシュメモリ１３１およびＣＰＵ１３２より構成されている。また、動作および待機状態をコントロールするコントロール回路１３４もマイクロプロセッサ１３０に搭載されている。
【０１３０】
キャッシュメモリ１３１の接地ソース電極線ＶＳＳＭは、Ｎチャネル型ＭＯＳトランジスタＭＮ２００を介して接地電位より高い電位ＶＳＳＳに接続され、またＮチャネル型ＭＯＳトランジスタＭＮ２０１を介して接地電位ＶＳＳに接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２００のゲート電極には制御信号ＳＴＢＹ０が接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０１のゲート電極には制御信号ＡＣＴＶ０が接続されている。
【０１３１】
ＣＰＵ回路１３２の接地ソース電極線ＶＳＳＭは、Ｎチャネル型ＭＯＳトランジスタＭＮ２０２を介して接地電位より高い電位ＶＳＳＳに接続され、またＮチャネル型ＭＯＳトランジスタＭＮ２０３を介して接地電位ＶＳＳに接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０２のゲート電極には制御信号ＳＴＢＹ１が接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０３のゲート電極には制御信号ＡＣＴＶ１が接続されている。
【０１３２】
ＩＰ回路１３３の接地ソース電極線ＶＳＳＭは、Ｎチャネル型ＭＯＳトランジスタＭＮ２０４を介して接地電位より高い電位ＶＳＳＳに接続され、またＮチャネル型ＭＯＳトランジスタＭＮ２０５を介して接地電位ＶＳＳに接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０４のゲート電極には制御信号ＳＴＢＹ２が接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０５のゲート電極には制御信号ＡＣＴＶ２が接続されている。
【０１３３】
制御信号ＳＴＢＹ０が“Ｈ”、ＡＣＴＶ０が“Ｌ”となると、キャッシュメモリ１３１は、待機状態となり、ＶＳＳＭの電位が接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、キャッシュメモリ内のデータは破壊されず保持される。
【０１３４】
制御信号ＳＴＢＹ０が“Ｌ”、ＡＣＴＶ０が“Ｈ”となると、キャッシュメモリ１３１は、動作状態となり、ＶＳＳＭの電位が接地電位ＶＳＳとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１３５】
制御信号ＳＴＢＹ１が“Ｈ”、ＡＣＴＶ１が“Ｌ”となると、ＣＰＵ回路１３２は、待機状態となり、ＶＳＳＭの電位が接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、レジスターファイルおよびラッチ内のデータは破壊されず保持される。
【０１３６】
制御信号ＳＴＢＹ１が“Ｌ”、ＡＣＴＶ１が“Ｈ”となると、ＣＰＵ回路１３２は、動作状態となり、ＶＳＳＭの電位が接地電位ＶＳＳとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１３７】
制御信号ＳＴＢＹ２が“Ｈ”、ＡＣＴＶ２が“Ｌ”となると、ＩＰ１３８は、待機状態となり、ＶＳＳＭの電位が接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。
【０１３８】
制御信号ＳＴＢＹ２が“Ｌ”、ＡＣＴＶ２が“Ｈ”となると、ＩＰ１３８は、動作状態となり、ＶＳＳＭの電位が接地電位ＶＳＳとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１３９】
〈実施例５〉
図９は、本発明をマイクロプロセッサに適用した実施例を示している。ＭＯＳトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上である半導体集積回路製造技術を用いて単結晶シリコンの
ような半導体基板に形成される。
【０１４０】
マイクロプロセッサ１３５は、ＩＰ回路１３８、キャッシュメモリ１３６およびＣＰＵ１３７より構成されている。また、動作および待機状態をコントロールするコントロール回路１３９もマイクロプロセッサ１３５に搭載されている。
【０１４１】
キャッシュメモリ１３６の電源ソース電極線ＶＤＤＭは、Ｐチャネル型ＭＯＳトランジスタＭＰ２００を介して電源電位より低い電位ＶＤＤＤに接続され、またＰチャネル型ＭＯＳトランジスタＭＰ２０１を介して電源電位ＶＤＤに接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２００のゲート電極には制御信号ＳＴＢＹＢ０が接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０１のゲート電極には制御信号ＡＣＴＶＢ０が接続されている。
【０１４２】
ＣＰＵ回路１３７の電源ソース電極線ＶＤＤＭは、Ｐチャネル型ＭＯＳトランジスタＭＰ２０２を介して電源電位より低い電位ＶＤＤＤに接続され、またＰチャネル型ＭＯＳトランジスタＭＰ２０３を介して電源電位ＶＤＤに接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０２のゲート電極には制御信号ＳＴＢＹＢ１が接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０３のゲート電極には制御信号ＡＣＴＶＢ１が接続されている。
【０１４３】
ＩＰ回路１３８の電源ソース電極線ＶＤＤＭは、Ｐチャネル型ＭＯＳトランジスタＭＰ２０４を介して電源電位より低い電位ＶＤＤＤに接続され、またＰチャネル型ＭＯＳトランジスタＭＰ２０５を介して電源電位ＶＤＤに接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０４のゲート電極には制御信号ＳＴＢＹＢ２が接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０５のゲート電極には制御信号ＡＣＴＶＢ２が接続されている。
【０１４４】
制御信号ＳＴＢＹＢ０が“Ｌ”、ＡＣＴＶＢ０が“Ｈ”となると、キャッシュメモリ１３６は、待機状態となり、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤたとえば１．０Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、キャッシュメモリ内のデータは破壊されず保持される。
【０１４５】
制御信号ＳＴＢＹＢ０が“Ｈ”、ＡＣＴＶＢ０が“Ｌ”となると、キャッシュメモリ１３６は、動作状態となり、ＶＤＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。制御信号ＳＴＢＹＢ１が“Ｌ”、ＡＣＴＶＢ１が“Ｈ”となると、ＣＰＵ回路１３７は、待機状態となり、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤたとえば１．０Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、レジスタファイルおよびラッチ内のデータは破壊されず保持される。
【０１４６】
制御信号ＳＴＢＹＢ１が“Ｈ”、ＡＣＴＶＢ１が“Ｌ”となると、ＣＰＵ回路１３７は、動作状態となり、ＶＤＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１４７】
制御信号ＳＴＢＹＢ２が“Ｌ”、ＡＣＴＶＢ２が“Ｈ”となると、ＩＰ回路１３８は、待機状態となり、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤたとえば１．０Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。
【０１４８】
制御信号ＳＴＢＹＢ２が“Ｈ”、ＡＣＴＶＢ２が“Ｌ”となると、ＩＰ回路１３８は、動作状態となり、ＶＤＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１４９】
〈実施例６〉
図１０は、本発明を使ったＳＲＡＭあるいはマイクロプロセッサを携帯電話などの電池で動作するシステムに応用した実施例を示している。携帯電話１４０には、電池１４１と実施例３で述べたＳＲＡＭ、実施例４で述べたマイクロプロセッサ１３０が搭載されている。電池駆動するための端子とＳＲＡＭとマイクロプロセッサが単一の半導体基板に搭載されている半導体装置からなる。また接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖを電源電位ＶＤＤから生成する回路１４３も搭載されている。
【０１５０】
ＳＲＡＭ９８はＣＳが“Ｌ”のときに待機状態となり接地電極が０．５Ｖとなりゲートトンネルリーク電流が低減される。
【０１５１】
マイクロプロセッサ１３０はＳＴＢＹが“Ｈ”でＡＣＴＶが“Ｌ”のとき待機状態となり接地電極が０．５Ｖとなりゲートトンネルリーク電流が低減される。この結果電池の寿命を延ばすことが可能となる。
【０１５２】
〈実施例７〉
図１１は、本発明を使ったＳＲＡＭあるいはマイクロプロセッサを携帯電話などの電池で動作するシステムに応用した実施例を示している。携帯電話１４４には、電池１４１とＳＲＡＭ１４６、マイクロプロセッサ１４７が搭載されている。ＳＲＡＭ１４６とマイクロプロセッサ１４７の電源ＶＤＤＩを供給する電源チップ１４５も搭載されている。
【０１５３】
図１２に動作波形を示す。動作時にはスタンバイ信号ＳＴＢＹが“Ｌ”となりＳＲＡＭ１４６とマイクロプロセッサ１４７に電源電位ＶＤＤが与えられる。待機時にはスタンバイ信号ＳＴＢＹが“Ｈ”となりＳＲＡＭ１４６とマイクロプロセッサ１４７に電源電位ＶＤＤより低い電位が与えられる。このときゲートトンネルリーク電流およびＧＩＤＬ電流が低減される。この結果電池の寿命を延ばすことが可能となる。
【０１５４】
尚、本文中のＭＯＳトランジスタのゲート酸化膜を絶縁膜としたＭＩＳトランジスタに適用してもよい。本発明によれば、データを破壊することなくリーク電流を低減することができる。
【産業上の利用可能性】
【０１５５】
この発明は、半導体装置に広く利用することができる。
【符号の説明】
【０１５６】
CELL……ＳＲＡＭメモリセル
MN……Ｎチャネル型ＭＯＳトランジスタ
MP……Ｐチャネル型ＭＯＳトランジスタ
INV ……インバータ回路
ＣINV ……クロックドインバータ回路
ＬＡＴＣＨ……ラッチ回路
ＮＡＮＤ……ＮＡＮＤ回路
ＡＮＤ……ＮＡＮＤ回路
Ｎ……接続ノード
Ｉ……入力信号
Ｏ……出力信号
NL、NR……SRAMメモリセル内部ノード
ＶＤＤ……電源電位
ＶＤＤＤ……電源電位より低い電位
ＶＣＣ……外部パッドより供給される高電位側の電源電位
ＶＤＤＭ……電源ソース電極線
ＶＳＳ……接地電位
ＶＳＳＳ……接地電位より高い電位
ＶＳＳＭ……接地ソース電極線
ＤＴ、ＤＢ……データ線
ＳＷＬ……サブワード線
ＳＴＢＹ……待機選択信号
ＡＣＴＶ……動作選択信号
ＡＣＶＳＳＭ……制御信号
ＳＴＶＳＳＭ……制御信号
ＣＶＤＤＤ……制御信号
ＥＱ……イコライズ・プリチャージ回路制御信号
ＹＳＷ、ＹＳＷＢ……Ｙスイッチ制御信号
ＳＡ……センスアンプ制御信号
ＲＢＣ、ＲＢＣＢ……読み出しデータ出力制御信号
ＷＢＣ、ＷＢＣＢ……書き込みデータ入力制御信号
ＣＳ……チップ選択信号
ＷＥ……書き込み選択信号
ＡＹ……Ｙアドレス
ＭＡＴ……マット選択信号
ＡＴＤ……ＡＴＤパルス
９８、１４６……ＳＲＡＭ
９９、１００……イコライズ、プリチャージ回路
１０１、１０２……Ｙスイッチ回路
１０３……センスアンプ回路
１０４……リードデータドライブ回路
１０５……ライトアンプ回路
１０６……基本ユニット
１０８、ＭＥＭＢＬＫ……メモリセルマット
１０９、１１０……スイッチ回路
１１１……データバス
１１４……ワードデコーダおよびワードドライバ
１１５……プリデコーダ
１１６……アドレスおよび制御信号
１１７、１１８……制御回路
１３０、１３５、１４７……マイクロプロセッサ
１３１、１３６……キャッシュメモリ
１３２、１３７……ＣＰＵ回路
１３３、１３８……ＩＰ回路
１３４、１３９……コントロール回路
１４０、１４４……携帯電話システム
１４１……電池
１４３、１４５……電源回路。
ＦＭＡＴ……速いマット選択信号
ＰＷＲ……降圧回路
ＩＮＢＵＦ……インプットバッファ
Ｑｍｎ、Ｑｍｐ……メモリセル部のＮとＰチャネル型ＭＩＳＦＥＴ
Ｑｐｎ、Ｑｐｐ……周辺回路部のＮとＰチャネル型ＭＩＳＦＥＴ
Ｑｈｎ、Ｑｈｐ……高耐圧部のＮとＰチャネル型ＭＩＳＦＥＴ
２００……半導体基板
２０１……素子分離領域
２１０、２１１、２１２、２１３……ウエル
２２１……絶縁膜
２２２……多結晶シリコン膜
２２３、２７０……レジストマスク
２３０、２３１、２３２、２３３、２３４、２３５……ゲート電極
２４１、２４２、２４５、２４６、２５３、２５４、２５７、２５８、２５９、
２６０、２６１、２６２、２６７、２８０……ｎ型半導体領域
２４３、２４４、２４７、２４８、２５１、２５４、２５５、２５６、２６３、
２６４、２６６、２７１……ｐ型半導体領域
２６５……サイドウォールスペーサ
２９０、２９１……シリサイド膜
２９２……シリコン窒化
３００、３１０、３３０、３６０、３７０……層間絶縁膜
３０１、３１１、３２１……窒化チタン膜
３０２、３１２、３２２、３４１、３５２、３６４……金属膜
３４０、３５１、３６４……バリアメタル層
３７１……パッシベーション膜。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にＳＲＡＭ（static random access memory ）、システムLSI に搭載されるオンチップメモリ、マイクロプロセッサ、あるいは、システムＬＳＩなどに関する。
【背景技術】
【０００２】
ゲートトンネルリーク電流を低減する公知技術として、特願平9-536055が知られている。この公知例においては、ゲートトンネルリーク電流が大きいときにゲート酸化膜の厚いゲートトンネルリーク電流の小さいスイッチＭＯＳで電源を遮断することにより、リーク電流を削減する回路が示されている。また、ＧＩＤＬ（Gate Induced Drain Leakage）電流を低減する技術として、特願２０００−３５７９６２号が知られている。この公知例においては、ＭＯＳトランジスタのしきい値が比較的低いことを前提として、まずサブスレッショルドリーク電流を削減するためにＰチャネル型ＭＯＳトランジスタの基板電極を電源電圧以上、Ｎチャネル型ＭＯＳトランジスタの基板電極を接地電位以下に制御する。その結果ＧＩＤＬが顕在化するため、電源電圧を低減してＧＩＤＬ電流を削減する技術が開示されている。また、特開平９−１３５０２９号公報には、ＧＩＤＬ電流対策としてｎチャネルＭＩＳトランジスタのゲート電極とソース・ドレイン領域に燐イオンを注入している技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願平９−５３６０５５号
【特許文献２】特願２０００−３５７９６２号
【特許文献３】特開平９−１３５０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年プロセスの微細化に伴い、ＭＯＳトランジスタのゲート酸化膜厚が４ｎｍ以下になってきている。しかしながら、ゲート酸化膜が４ｎｍ以下になるとゲートトンネルリーク電流が増大し、ゲート電極とソース電極間に動作時の電圧が印加されると、ゲートトンネルリーク電流がティピカルプロセスで１０-12 Ａ／μｍ2 以上となる。
【０００５】
携帯電話に使用されるＬＳＩにおいては、低リーク電流での待機が要求される。特にＳＲＡＭは、ボタン電池でデータを一週間以上保持する必要があり、プロセスがワーストになり、酸化膜が薄くなった場合、ゲートトンネルリーク電流が増大し一週間以上のデータ保持が不可能となる問題がある。また、ドレインから基板へ流れるリーク電流であるＧＩＤＬ電流の増加も同様に問題となっている。
【０００６】
しかし、ゲートトンネルリーク電流を低減する従来の公知例（特願平9-536055）ではＭＯＳで電源を遮断するため、ＳＲＡＭセルやレジスタファイルおよびラッチ回路等の保持データが破壊されてしまうという問題があった。また、ＧＩＤＬ電流を低減する従来の公知例（特願平11-255317 ）においては、比較的高いしきい値たとえば０．７ＶのＭＯＳトランジスタを使用する場合には、サブスレッショルドリーク電流が顕著でないため、Ｎャネル型ＭＯＳトランジスタの基板電極を接地電位以下の電位に、Ｐチャネル型ＭＯＳトランジスタの基板電極を電源電位以上の電位にしてもオフ電流は低減せず、かえって接合リーク電流が増大するという問題があった。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。半導体集積回路装置は、そのソース電極が電源線に接続される第１の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続され、そのゲート電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続される第１の駆動型Ｎチャネル型ＭＯＳトランジスタと、そのソース電極が前記電源線に接続される第２の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続され、そのゲート電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続される第２の駆動型Ｎチャネル型ＭＯＳトランジスタとを夫々が有する複数のスタティック型メモリセルを含む。前記電源線と前記ソース線との電位差である前記複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路とを具備する。前記第１及び第２の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１及び第２の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜厚は、４ｎｍ以下である。前記電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御し、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタがオン状態である場合に、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を前記動作状態に対し前記待機状態の方を小さくする。
【０００８】
前記Ｎチャネル型ＭＯＳトランジスタの基板電極は接地電位あるいは前記ソース線に接続される。
【０００９】
待機時には、オン状態のＭＯＳトランジスタのゲート−ソース電極間に印加される電圧が電源電圧より小さくなる為ゲートトンネルリーク電流を低減でき、なおかつラッチ等の保持データが破壊されない。
【００１０】
また、サブスレッショルド電流がＧＩＤＬより小さい、しきい値の高いＭＯＳトランジスタでは、オフ状態でのゲート−ドレイン電極間に印加される電圧が電源電圧より小さいため、ＧＩＤＬが低減されオフ電流が低減される。しかし、Ｎチャネル型ＭＯＳトランジスタの基板電極には、接地電位あるいは接地電位より高い電圧が、Ｐチャネル型ＭＯＳトランジスタの基板電極には電源電位が印加されるため接合リーク電流は増大しない。
【００１１】
図１３にしきい値電圧が０．７Ｖ程度と比較的高くサブスレッショルド電流がＧＩＤＬ電流より小さいＮチャネル型ＭＯＳトランジスタのドレイン−ソース間電流Ｉｄｓのゲート電圧依存性を示した。Ｉｄｓはログスケールで表示されている。ドレイン電圧を電源電位（１．５Ｖ）にした場合と本発明である電源電位より低い電位にした場合（１．０Ｖ）について示している。ソース電極および基板電極は接地電位に接続され、基板電位にバイアスがかけられていない。オフ状態では、ゲート−ドレイン間に印加される電位差が下がりＧＩＤＬ電流が小さくなるため、リーク電流が低減する低減できる。
【００１２】
また、本願発明の半導体装置は、少なくとも１個のＮチャネル型ＭＯＳトランジスタを有する第１の電流路と、少なくとも１個のＰチャネル型ＭＯＳトランジスタを有する第２の電流路からなる少なくとも１個の論理回路からなり、前記論理回路の双方の電流路の一方の端子が相互に接続されており、一方の電流路が導通状態のとき他方の電流路が非導通状態となる。前記少なくとも１個の論理回路は、前記第１の電流路の他方の端子がソース線によって接続されており、当該ソース線にスイッチ回路が接続されており、当該スイッチ回路は、前記少なくとも１個の論理回路が動作するように選択された場合にはソース線を接地電位に保ち、かつ、そのように選択されない待機時にはソース線を接地電位より高い電圧に保つことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、データを破壊することなくリーク電流を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】実施例１に係わる半導体装置集積回路の回路図。
【図２】実施例１に係わる半導体装置集積回路の動作波形。
【図３】実施例２に係わる半導体装置集積回路の回路図。
【図４】実施例２係わる半導体装置集積回路の動作波形。
【図５】実施例３に係わる半導体記憶装置の回路図。
【図６】実施例３に係わる待機時および読み出し時の動作波形。
【図７】実施例３に係わる待機時および書き込み時の動作波形。
【図８】実施例４に係わる半導体集積回路の回路図。
【図９】実施例５に係わる半導体集積回路の回路図。
【図１０】実施例６に係わる半導体集積回路の回路図。
【図１１】実施例７に係わる半導体集積回路の回路図。
【図１２】実施例７に係わる半導体集積回路の動作波形。
【図１３】本方式におけるＭＯＳトランジスタ電流低減効果。
【図１４】実施例３に係わるリーク電流低減効果。
【図１５】実施例３に係わる半導体記憶装置の概略回路図。
【図１６】実施例３に係わる降圧回路の特性図。
【図１７】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図１８】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図１９】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図２０】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図２１】本発明の半導体集積回路の製造方法を示す半導体基板の要部断面図。
【図２２】本発明の製造方法を適用した場合の特性図。
【発明を実施するための形態】
【００１５】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【実施例】
【００１６】
〈実施例１〉
図１は、本発明に係わる半導体装置の一実施例を示す回路図である。本回路は、Ｐチャネル型ＭＯＳトランジスタＭＰおよびＮチャネル型ＭＯＳトランジスタＭＮより構成される半導体集積回路の一部を示しており、ＭＯＳトランジスタのゲートに使用される絶縁膜が４ｎｍ以下か、ゲートトンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ
2 以上である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００１７】
図１には半導体集積回路装置の一部として、インバータ回路ＩＮＶおよびデータを保持するラッチ回路ＬＡＴＣＨが示されている。
【００１８】
インバータ回路ＩＮＶ１０２は、Ｐチャネル型ＭＯＳトランジスタＭＰ１０２およびＮチャネル型ＭＯＳトランジスタＭＮ１０２より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１０２のゲート電極には入力信号Ｉ０が、ドレイン電極には接続ノードＮ０が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。
【００１９】
またＰチャネル型ＭＯＳトランジスタＭＰ１０２の基板電極は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１０２のゲート電極には入力信号Ｉ０が、ドレイン電極には接続ノードＮ０が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０２の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２０】
インバータ回路ＩＮＶ１０３は、Ｐチャネル型ＭＯＳトランジスタＭＰ１０３およびＮチャネル型ＭＯＳトランジスタＭＮ１０３より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１０３のゲート電極には接続ノードＮ０が、ドレイン電極には接続ノードＮ１が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０３の基板電極は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１０３のゲート電極には接続ノードＮ０が、ドレイン電極には接続ノードＮ１が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０３の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２１】
インバータ回路ＩＮＶ１０４は、Ｐチャネル型ＭＯＳトランジスタＭＰ１０４およびＮチャネル型ＭＯＳトランジスタＭＮ１０４より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１０４のゲート電極には接続ノードＮ１が、ドレイン電極には出力ノードＯ０が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０４の基板電極は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１０４のゲート電極には接続ノードＮ１が、ドレイン電極には出力ノードＯ０が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０４の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２２】
ラッチ回路ＬＡＴＣＨは、ＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０５、ＭＰ０６）、Ｎチャネル型トランジスタ（ＭＮ１０５、ＭＮ１０６）で構成される）で、記憶ノードＮ２と記憶ノードＮ３に情報が記憶される。
【００２３】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０５のゲート電極には記憶ノードＮ３が、ドレイン電極には記憶ノードＮ２が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０５の基板電極は、電源電位ＶＤＤに接続される。
【００２４】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０６のゲート電極には記憶ノードＮ２が、ドレイン電極には記憶ノードＮ３が、ソース電極には電源電位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０６の基板電極は、電源電位ＶＤＤに接続される。
【００２５】
Ｎチャネル型ＭＯＳトランジスタＭＰ１０５のゲート電極には記憶ノードＮ３が、ドレイン電極には記憶ノードＮ２が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０５の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。Ｎチャネル型ＭＯＳトランジスタＭＰ１０６のゲート電極には記憶ノードＮ２が、ドレイン電極には記憶ノードＮ３が、ソース電極には接地ソース電極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１０６の基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続される。
【００２６】
また、接地ソース電極線ＶＳＳＭを接地電位ＶＳＳと接続するＮチャネル型ＭＯＳトランジスタＭＮ１０１および接地ソース電極線ＶＳＳＭを接地電位より高い電位ＶＳＳＳたとえば０．５Ｖに接続するＮチャネル型ＭＯＳトランジスタＭＮ１００が配置される。
【００２７】
次に動作状態および待機状態について図２の動作波形を用いて説明する。ここでは、電源電圧ＶＤＤを１．５Ｖ、接地電位ＶＳＳを０Ｖ、接地電位より高い電位ＶＳＳＳを０．５Ｖとする。この電圧はデバイスの特性等により変更される。
【００２８】
動作時では、Ｎチャネル型ＭＯＳトランジスタＭＮ１０１がオンしており、ＶＳＳＭは接地電位ＶＳＳ、たとえば０Ｖとなっている。Ｉ０、Ｎ１、Ｎ３の電位が１．５Ｖ、Ｎ０、Ｎ２の電位が０Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１０３、ＭＰ１０６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０２、ＭＮ１０４、ＭＮ１０５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０２、ＭＰ１０４、ＭＰ１０５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０３、ＭＮ１０６）がオフしている。
【００２９】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０３のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ０、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１０２を通って接地電位ＶＳＳへ流れる。
【００３０】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＰ１０４のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ１、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１０３を通って電源電位ＶＤＤから流れる。
【００３１】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１０６のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ２、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１０５を通って接地電位ＶＳＳへ流れる。
【００３２】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１０５のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ２、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１０６を通って電源電位ＶＤＤから流れる。以上のようなパスにより動作時にはゲートトンネルリーク電流が流れる。
【００３３】
一方待機時には、Ｎチャネル型ＭＯＳトランジスタＭＮ１００がオンしており、ＶＳＳＭは接地電位より高い電位ＶＳＳＳたとえば０．５Ｖとなっている。Ｉ０、Ｎ１、Ｎ３の電位が１．５Ｖ、Ｎ０、Ｎ２の電位が０．５Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１０３、ＭＰ１０６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０２、ＭＮ１０４、ＭＮ１０５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０２、ＭＰ１０４、ＭＰ１０５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１０３、ＭＮ１０６）がオフしている。
【００３４】
Ｐチャネル型ＭＯＳトランジスタＭＰ１０３のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００３５】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１０４のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００３６】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１０６のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００３７】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１０５のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が印加されている場合に比べ、約１桁低減される。
【００３８】
以上のようにゲート−ソース間に印加される電圧が下がるためゲートトンネルリーク電流が減少する。一方、保持データは破壊されない。また、オフ状態でゲート−ドレイン間に印可される電圧が下がるためＧＩＤＬ電流も減少する。
【００３９】
本実施例では、インバータ回路およびラッチ回路の場合について述べたが、その他の半導体集積回路たとえば、ナンド回路、ノア回路等でも同様の効果が得られる。
【００４０】
〈実施例２〉
図３は、本発明に係わる半導体装置の一実施例を示す回路図である。本回路は、Ｐチャネル型ＭＯＳトランジスタＭＰおよびＮチャネル型ＭＯＳトランジスタＭＮより構成される半導体集積回路の一部を示しており、ＭＯＳトランジスタのゲートに使用される絶縁膜が４ｎｍ以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上
である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００４１】
図３には半導体集積回路装置の一部として、インバータ回路ＩＮＶおよびデータを保持するラッチ回路ＬＡＴＣＨが示されている。
【００４２】
インバータ回路ＩＮＶ１１２は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１２およびＮチャネル型ＭＯＳトランジスタＭＮ１１２より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１１２のゲート電極には入力信号Ｉ１が、ドレイン電極には接続ノードＮ４が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１２の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１１２のゲート電極には入力信号Ｉ１が、ドレイン電極には接続ノードＮ４が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１２の基板電極は、接地電位ＶＳＳに接続される。
【００４３】
インバータ回路ＩＮＶ１１３は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１３およびＮチャネル型ＭＯＳトランジスタＭＮ１１３より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１１３のゲート電極には接続ノードＮ４が、ドレイン電極には接続ノードＮ５が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１３の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１１３のゲート電極には接続ノードＮ４が、ドレイン電極には接続ノードＮ５が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１４の基板電極は、接地電位ＶＳＳに接続される。
【００４４】
インバータ回路ＩＮＶ１１４は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１４およびＮチャネル型ＭＯＳトランジスタＭＮ１１４より構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１１４のゲート電極には接続ノードＮ５が、ドレイン電極には出力信号Ｏ１が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１４の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ１１４のゲート電極には接続ノードＮ５が、ドレイン電極には出力信号Ｏ１が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１４の基板電極は、接地電位ＶＳＳに接続される。
【００４５】
ラッチ回路ＬＡＴＣＨは、ＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１１５、ＭＰ１１６）、Ｎチャネル型トランジスタ（ＭＮ１１５、ＭＮ１１６）で構成される）で、記憶ノードＮ６と記憶ノードＮ７に情報が記憶される。
【００４６】
Ｐチャネル型ＭＯＳトランジスタＭＰ１１５のゲート電極には記憶ノードＮ７が、ドレイン電極には記憶ノードＮ６が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１０５の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。
【００４７】
Ｐチャネル型ＭＯＳトランジスタＭＰ１１６のゲート電極には記憶ノードＮ６が、ドレイン電極には記憶ノードＮ７が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯＳトランジスタＭＰ１１６の基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。
【００４８】
Ｎチャネル型ＭＯＳトランジスタＭＰ１１５のゲート電極には記憶ノードＮ７が、ドレイン電極には記憶ノードＮ６が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１５の基板電極は、接地電位ＶＳＳに接続される。
【００４９】
Ｎチャネル型ＭＯＳトランジスタＭＰ１１６のゲート電極には記憶ノードＮ６が、ドレイン電極には記憶ノードＮ７が、ソース電極には接地電位ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳトランジスタＭＮ１１６の基板電極は、接地電位ＶＳＳに接続される。
【００５０】
また、電源ソース電極線ＶＤＤＭを電源電位ＶＤＤと接続するＰチャネル型ＭＯＳトランジスタＭＰ１０１および電源ソース電極線ＶＤＤＭを電源電位より低い電位ＶＤＤＤたとえば１．０Ｖに接続するＰチャネル型ＭＯＳトランジスタＭＰ１００が配置される。
【００５１】
次に動作状態および待機状態について図４の動作波形を用いて説明する。ここでは、電源電圧ＶＤＤを１．５Ｖ、接地電位ＶＳＳを０Ｖ、電源電位より低い電位ＶＤＤＤを１．０Ｖとする。この電圧はデバイスの特性等により変更される。
【００５２】
動作時では、Ｎチャネル型ＭＯＳトランジスタＭＰ１００がオンしており、ＶＤＤＭは電源電位ＶＤＤ、たとえば１．５Ｖとなっている。Ｎ４、Ｎ７の電位が１．５Ｖ、Ｉ１、Ｎ５、Ｎ６の電位が０Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１１２、ＭＰ１１４、ＭＰ１１６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１３、ＭＮ１1 ５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１１３、ＭＰ１1 ５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１２、ＭＰ１１４、ＭＮ１１６）がオフしている。
【００５３】
Ｎチャネル型ＭＯＳトランジスタＭＮ１１３のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ４、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１１２を通って電源電位ＶＤＤから流れる。
【００５４】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１４のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ５、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１１３を通って接地電位ＶＳＳへ流れる。
【００５５】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１６のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がソース電極からゲート電極に流れる。この電流は、接続ノードＮ６、オン状態のＮチャネル型ＭＯＳトランジスタＭＮ１１５を通って接地電位ＶＳＳへ流れる。
【００５６】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１５のゲート−ソース電極間には１．５Ｖが印加されゲートトンネルリーク電流がゲート電極からソース電極に流れる。この電流は、接続ノードＮ６、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ１１６を通って電源電位ＶＤＤから流れる。以上のようなパスにより動作時にはゲートトンネルリーク電流が流れる。
【００５７】
一方待機時には、Ｐチャネル型ＭＯＳトランジスタＭＰ１０１がオンしており、ＶＤＤＭは電源電位より低い電位ＶＶＤＤたとえば１．０Ｖとなっている。Ｎ４、Ｎ７の電位が１．０Ｖ、Ｉ１、Ｎ５、Ｎ６の電位が０Ｖとなっている。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１１２、ＭＰ１１４、ＭＰ１１６）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１３、ＭＮ１１５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１１３、ＭＰ１１５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１１２、ＭＮ１１４、ＭＮ１１６）がオフしている。
【００５８】
Ｎチャネル型ＭＯＳトランジスタＭＮ１１３のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００５９】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１４のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００６０】
同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１６のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００６１】
同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１１５のゲート−ソース電極間には１．０Ｖが印加されゲートトンネルリーク電流が１．５Ｖの電位差が引加されている場合に比べ、約１桁低減される。
【００６２】
以上のようにゲート−ソース間に印加される電圧が下がるためゲートトンネルリーク電流が減少する。一方、保持データは破壊されない。また、オフ状態でゲート−ドレイン間に印可される電圧が下がるためＧＩＤＬ電流も減少する。
【００６３】
本実施例では、インバータ回路およびラッチ回路の場合について述べたが、その他の半導体集積回路たとえば、ナンド回路、ノア回路等でも同様の効果が得られる
【００６４】
〈実施例３〉
図１５は、本発明をＳＲＡＭに適用した場合の一実施例を示す回路図である。本半導体製造装置９８は、Ｐチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタより構成され、ＭＯＳトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上である半導体集積回路製
造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００６５】
半導体装置であるＳＲＡＭ９８は、複数のマットＭＥＭＢＬＫに分割されている。マットの詳細は図５に示した。マット単位は例えば２M ビット毎で、16M のSRAMでは８マットに分割される。降圧回路ＰＷＲは、外部パッドより印加される電源電位ＶＣＣを基に、内部電源（ＶＤＤ、ＶＳＳＳ、ＶＤＤＤ）を生成し各マットへ分配する。インプットバッファＩＮＢＵＦからのデータ１１６は、プリデコーダ１１５および制御回路１１７を通してデコード信号および制御信号となり、各マットに分配される。各マット１０８は、複数の基本ユニット１０６より構成される。基本ユニットは２カラムのメモリＣＥＬＬで構成される。
【００６６】
ＣＥＬＬ０は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（負荷型Ｐチャネル型ＭＯＳトランジスタ（ＭＰ００、ＭＰ０１）、駆動型Ｎチャネル型トランジスタ（ＭＮ００、ＭＮ０１）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをデータ線（ＤＴ０、ＤＢ０）に選択的に接続する転送型Ｎチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート電極には、サブワード線ＳＷＬ０が接続される。
【００６７】
メモリセルＣＥＬＬ１は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０、ＭＰ１１）、Ｎチャネル型トランジスタ（ＭＮ１０、ＭＮ１１）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ１と記憶ノードＮＲ１とをデータ線（ＤＴ１、ＤＢ１）に選択的に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ１２、ＭＮ１３）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ１２、ＭＮ１３）のゲート電極には、サブワード線ＳＷＬ０が接続される。
【００６８】
また、基本ユニットには、センスアンプ回路（１０３）とリードデータドライブ回路（１０４）とライトアンプ回路（１０５）とイコライズ・プリチャージ回路（９９、１００）およびＹスイッチ回路（１０１、１０２）が含まれている。センスアンプ回路（１０３）は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２０、ＭＰ２１）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２０、ＭＮ２１）からなるフリップ・フロップとセンスアンプを活性にするＮチャネル型ＭＯＳトランジスタＭＮ２２からなるラッチ型センスアンプ回路とスイッチ回路（ＭＰ２２、ＭＰ２３）から構成される。ＭＯＳトランジスタ（ＭＮ２２、ＭＰ２２、ＭＰ２３）のゲート電極には、活性化信号ＳＡが接続されている。
【００６９】
Ｙスイッチ回路１０１はデータ線（ＤＴ０、ＤＢ０）とセンスアンプ回路１０３をつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ０５、ＭＰ０６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ０４、ＭＮ０５）からなる。
【００７０】
Ｙスイッチ回路１０２はデータ線（ＤＴ１、ＤＢ１）とセンスアンプ回路１０３をつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ１５、ＭＰ１６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ１４、ＭＮ１５）からなる。
【００７１】
制御信号（ＹＳＷ、ＹＳＷＢ）は、センスアンプ回路１０３をデータ線（ＤＴ０、ＤＢ０）に接続するかデータ線（ＤＴ１、ＤＢ１）に接続するか選択する信号である。
【００７２】
ライトアンプ回路１０５は、２つのクロックドインバータ（ＣＩＮＶ２、ＣＩＮＶ３）およびインバータＩＮＶ０より構成される。制御信号（ＷＢＣ、ＷＢＣＢ）によってデータバス１１１の信号がデータ線に伝播される。
【００７３】
リードデータドライブ回路１０４は、２つのクロックドインバータ（ＣＩＮＶ２、ＣＩＮＶ３）より構成される。制御信号（ＲＢＣ、ＲＢＣＢ）によってデータバス１１１に読み出しデータが伝播される。
【００７４】
イコライズ・プリチャージ回路９９は、電源電位ＶＤＤとデータ線ＤＴ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０２と電源電位ＶＤＤとデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０３およびデータ線ＤＴ０とデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０４より構成される。
【００７５】
Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０２、ＭＰ０３、ＭＰ０４）のゲート電極には制御信号ＥＱが接続される。
【００７６】
イコライズ・プリチャージ回路９９は、電源電位ＶＤＤとデータ線ＤＴ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０２と電源電位ＶＤＤとデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０３およびデータ線ＤＴ０とデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０２、ＭＰ０３、ＭＰ０４）のゲート電極には制御信号ＥＱが接続される。
【００７７】
イコライズ・プリチャージ回路１００は、電源電位ＶＤＤとデータ線ＤＴ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１２と電源電位ＶＤＤとデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１３およびデータ線ＤＴ１とデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１２、ＭＰ１３、ＭＰ１４）のゲート電極には制御信号ＥＱが接続される。
【００７８】
各カラムには待機時にデータ線（ＤＴ、ＤＢ）に電源電圧より低い電圧、たとえば１．０Ｖを供給するためのスイッチ回路（１０９、１１０）が配置される。スイッチ回路１０９は、電源電圧より低い電圧ＶＤＤＤとデータ線ＤＴ０を接続するＰチャネル型ＭＯＳトランジスタＭＰ０７と電源電圧より低い電圧ＶＤＤＤとデータ線ＤＢ０を接続するＰチャネル型ＭＯＳトランジスタＭＰ０８より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０７、ＭＰ０８）のゲート電極には制御信号ＣＶＤＤＤが接続される。
【００７９】
スイッチ回路１１０は、電源電圧より低い電圧ＶＤＤＤとデータ線ＤＴ１を接続するＰチャネル型ＭＯＳトランジスタＭＰ１７と電源電圧より低い電圧ＶＤＤＤとデータ線ＤＢ１を接続するＰチャネル型ＭＯＳトランジスタＭＰ１８より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１７、ＭＰ１８）のゲート電極には制御信号ＣＶＤＤＤが接続される。
【００８０】
メモリマット１０８内の全てのメモリセル接地ソース電極線ＶＳＳＭは、金属層によって接続されており、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ６、ＭＮ７）によって電源に接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ６は接地電位ＶＳＳより高い電圧を供給する電源ＶＳＳＳと接地ソース電極線ＶＳＳＭを接続するトランジスタであり、ゲート電極には制御信号ＳＴＶＳＳＭが接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ７は接地電位ＶＳＳと接地ソース電極線ＶＳＳＭを接続するトランジスタであり、ゲート電極には制御信号ＡＣＶＳＳＭが接続されている。
【００８１】
制御信号ＳＴＶＳＳＭは、チップ選択信号ＣＳおよびマット選択信号ＭＡＴを使ってアンド回路ＡＮＤ０およびインバータ回路ＩＮＶ１によって生成される。制御信号ＡＣＶＳＳＭは、チップ選択信号ＣＳおよびマット選択信号ＭＡＴを使ってアンド回路ＡＮＤ０によって生成される。
【００８２】
制御信号ＣＶＤＤＤは、チップ選択信号ＣＳおよびマット選択信号ＭＡＴを使ってアンド回路ＡＮＤ０によって生成される。
【００８３】
サブワード線ＳＷＬは入力されたアドレスおよび制御信号１１６をプリデコーダ１１５でプリデコードし、ワードデコーダおよびワードドライバ１１４により生成される。
【００８４】
制御信号ＥＱは、チップ選択信号ＣＳ、マット選択信号ＭＡＴおよびリセットパルスＡＴＤを使ってナンド回路ＮＡＮＤ０によって生成される。
【００８５】
制御信号（ＹＳＷＢ、ＹＳＷ）は、ＹアドレスＡＹを使って、インバータ回路ＩＮＶ２によって生成される。
【００８６】
制御信号ＳＡは、チップ選択信号ＣＳ、マット選択信号ＭＡＴ、書き込み選択信号ＷＥおよびＦＳＥＮを使ってアンド回路ＡＮＤ２およびインバータ回路（ＩＮＶ３、ＩＮＶ４）によって生成される。ＦＳＥＮはＡＴＤより生成されるタイミングパルスである。
【００８７】
制御信号（ＲＢＣ、ＲＢＣＢ）は、制御信号ＳＡを使ってインバータ回路ＩＮＶ５によって生成される。
【００８８】
制御信号（ＷＢＣ、ＷＢＣＢ）は、チップ選択信号ＣＳ、マット選択信号ＭＡＴおよび書き込み選択信号ＷＥを使ってアンド回路ＡＮＤ３およびインバータ回路ＩＮＶ６によって生成される。
【００８９】
制御信号（ＣＳ、ＷＥ、ＹＡ、ＭＡＴ、ＡＴＤ）は、入力されたアドレスおよび制御信号よりコントロール回路１１７を用いて生成される。マット選択信号ＭＡＴは、図１５に示したように、別のコントロール回路１１８を用いて、速いマット選択信号ＦＭＡＴが用意される場合もある。ワード線の選択は誤動作防止のためプロセスばらつき・タイミングを十分に考慮するのに対し、メモリセルに対し読み出し・書き込みをするために駆動される回路( 動作電位を選択状態に制御する回路、イコライズ・プリチャージ回路等) はワード線の選択よりも早ければ、タイミングの制御精度は落としてもよい。
【００９０】
そこで、ワード線を選択するもととなるコントロール回路１１７には高いしきい値のＭＯＳＦＥＴ( Ｐチャネル型とＮチャネル型いずれも含む) を用い、メモリセルに対し読み出し・書き込みをするために駆動される回路を活性化する信号を出力するコントロール回路１１８には前記高いしきい値及び低いしきい値の２種類のしきい値のＭＯＳＦＥＴ( Ｐチャネル型とＮチャネル型いずれも含む) を用いる。しきい値の低いＭＯＳＦＥＴを含めると、プロセスばらつきに対して弱くなり、出力タイミングの精度をとることが難しくなるが、（コントロール回路１１７よりコントロール回路１１８は早くマット選択信号を出力することができる。同じ回路構成を用いて設計を簡易にすることもできる。ワード線を選択するもととなるコントロール回路よりも低いしきい値のＭＯＳＦＥＴを含めてしきい値の種類を増やしてメモリセルに対し読み出し・書き込みをするために駆動される回路を制御する回路を構成する。これにより、ワード線を選択するもととなるマット選択信号ＭＡＴのタイミングの精度を上げるとともに、メモリセルに対し読み出し・書き込みをするために駆動される回路を選択するもととなるマット選択信号ＦＭＡＴのタイミングをマット選択信号ＭＡＴよりも早く確実に出力させることができる。
【００９１】
本構成は非同期式で選択タイミングの精度が厳しいメモリ装置の設計に特に有効である。速いマット選択信号ＦＭＡＴは、例えばメモリセル接地ソース電極線ＶＳＳＭを制御する回路のアンド回路ＡＮＤ０、ＶＤＤＤ供給を制御する回路のアンド回路ＡＮＤ１、イコライズ・プリチャージを制御する回路のナンド回路ＮＡＮＤ０に、マット信号ＭＡＴの代わりに使用される。
【００９２】
次に待機状態から読み出し動作を行う場合について図６の動作波形を用いて説明する。チップ選択信号ＣＳが“Ｌ”（“ＬＯＷ”レベル）のときあるいはマットが選択されてない時には、メモリマットは待機状態となる。このときメモリセル接地ソース電極線ＶＳＳＭには接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖが供給される。またデータ線（ＤＴ、ＤＢ）には、電源電圧ＶＤＤより低い電圧ＶＤＤＤたとえば１．０Ｖが供給される。このときメモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、０．５Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖとなる。オン状態であるＰチャネル型ＭＯＳトランジスタＭＰ０１のゲート−ソース電極間には電源電圧１．５Ｖより低い１．０Ｖの電圧が印加され、ゲートトンネルリーク電流が低減される。またオン状態であるＮチャネル型ＭＯＳトランジスタＭＮ００のゲート−ソース電極間には電源電圧１．５Ｖより低い１．０Ｖの電圧が印加され、ゲートトンネルリーク電流が低減される。また、オフ状態のトランスファーＮチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間には電源電圧１．５Ｖより低い１．０Ｖの電圧が印加され、ＧＩＤＬ電流が低減される。
【００９３】
チップ選択信号ＣＳが“Ｈ”になるかアドレスが変わると、ＡＴＤパルスが生成され読み出し動作が開始される。マット選択信号ＭＡＴとチップ選択信号ＣＳにより、選択されたマット１０８のメモリセル接地ソース電極線ＶＳＳＭが接地電位０Ｖとなる。また、データ線（ＤＴ、ＤＢ）に電圧ＶＤＤＤを供給していたＰチャネル型ＭＯＳトランジスタ（ＭＰ０７、ＭＰ０８、ＭＰ１７、ＭＰ１８）がオフする。
【００９４】
ＡＴＤパルスから生成された制御信号ＥＱによりデータ線（ＤＴ、ＤＢ）が、電源電圧ＶＤＤにプリチャージされる。
【００９５】
この結果メモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、０Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖとなる。オン状態であるＰチャネル型ＭＯＳトランジスタＭＰ０１のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。またオン状態であるＮチャネル型ＭＯＳトランジスタＭＮ００のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。また、オフ状態のトランスファーＮチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ＧＩＤＬ電流が増加する。
【００９６】
その後ワード線ＳＷＬ０が選択され、データ線（ＤＴ、ＤＢ）に微小電位差が生じ、制御信号ＳＡでセンスアンプ１０３を活性化することにより微小電位差を増幅してデータをデータバス１１１に出力する。
【００９７】
次に待機状態から書き込み動作を行う場合について図７の動作波形を用いて説明する。待機状態は読み出し動作の時と同様である。
【００９８】
チップ選択信号ＣＳが“Ｈ”になるかアドレスが変わると、ＡＴＤパルスが生成され書き込み動作が開始される。マット選択信号ＭＡＴとチップ選択信号ＣＳにより、選択されたマット１０８のメモリセル接地ソース電極線ＶＳＳＭが接地電位０Ｖとなる。また、データ線（ＤＴ、ＤＢ）に電圧ＶＤＤＤを供給していたＰチャネル型ＭＯＳトランジスタ（ＭＰ０７、ＭＰ０８、ＭＰ１７、ＭＰ１８）がオフする。
【００９９】
ＡＴＤパルスから生成された制御信号ＥＱによりデータ線（ＤＴ、ＤＢ）が、電源電圧ＶＤＤにプリチャージされる。
【０１００】
この結果メモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、０Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖとなる。オン状態であるＰチャネル型ＭＯＳトランジスタＭＰ０１のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。またオン状態であるＮチャネル型ＭＯＳトランジスタＭＮ００のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ゲートトンネルリーク電流が増大する。また、オフ状態のトランスファーＮチャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間には電源電圧１．５Ｖが印加され、ＧＩＤＬ電流が増加する。
【０１０１】
その後ワード線ＳＷＬ０が選択される。データ線（ＤＴ、ＤＢ）には、データバス１１１の信号が入力され、この信号によりメモリセルＣＥＬＬにデータが書き込まれる。
【０１０２】
本実施例ではメモリセルのソース電圧を待機時に０．５Ｖに上げたが、メモリセルの電源を１．０Ｖに下げてもいい。ただし、待機状態から動作状態に変わるときは、動作状態から待機状態に変わるときより高速に移行することが要求される。このため、待機時にソース電圧を０．５Ｖに上げるほうが、メモリセルの電源を１．０Ｖにさげるより、電源回路の負担が小さくなるため、ソースを０．５Ｖに上げるほうが有利である。また、図13の特性を見ても分るとおり、同じ０．５Ｖであっても、低電位側のソース電圧を高くすることが電流を下げる上で有利であるといえる。
【０１０３】
図１４に待機時と動作時の１ＳＲＡＭセルのリーク電流を示した。ＧＩＤＬ電流、サブスレッショルドリーク電流、ＧＩＤＬ全てが待機時で小さくなっている。
【０１０４】
図１６に降圧回路ＰＷＲの特性の一例を示す。ビット線等に供給する電位ＶＤＤＤ及び、メモリセルに供給する動作電位( 高電位ＶＤＤ、低電位ＶＳＳＳ) を生成するに際し、外部パッドより供給される電位ＶＣＣがある所定値以上となるときに外部パッドより供給される電位を制御して出力する構成をとっている。例えば、外部パッドより供給される電位ＶＣＣが１．５Ｖ以下では、メモリセルに供給する高電位ＶＤＤは、外部パッドより供給される電源電位ＶＣＣと同一であり、ＶＣＣが１．５Ｖ以上では、ＶＤＤは１．５Ｖで一定となるように制御する。また、電源電位より低い電位ＶＤＤＤは、ＶＣＣが１．０Ｖ以下では、外部パッドより供給される電位ＶＣＣと同一であり、ＶＣＣが１．０Ｖ以上では、１．０Ｖで一定となるように制御する。接地電位より高い電位ＶＳＳＳは、電位ＶＣＣが１．０Ｖ以下の時は０Ｖであり、外部電源パッドより供給される電位ＶＣＣが１．０Ｖ以上の時は、メモリセルに供給する高電位側の電位ＶＤＤに基づいてそれよりより１．０Ｖ低い値になるように制御される。これにより、半導体チップの外より入力される電源電位ＶＣＣが変動してもメモリセルに印加される電圧が常に１．０Ｖとなりデータ破壊が生じないようにすることが可能となる。尚、別の外部パッドから供給される低電位側の電位ＶＳＳは接地電位であることから変動しないものと考えることができる。帰還回路により制御が可能となる動作電位生成回路の適用は、メモリを具備する半導体集積回路に限られず、前の実施例においても有効である。
【０１０５】
本実施例においては、ＧＩＤＬ電流の低減のために半導体装置において、ソース・ドレイン領域のうち、コンタクトをとる領域に砒素を、エクステンション領域に燐を用いたＮチャネル型ＭＯＳトランジスタを具備させる。ＳＲＡＭを有する半導体装置において、前記Ｎチャネル型ＭＯＳトランジスタをＳＲＡＭのメモリセル内のＮチャネル型ＭＯＳトランジスタに用い、メモリセルを制御する周辺回路のＮチャネル型ＭＯＳトランジスタにはコンタクトをとる領域とエクステンション領域いずれにも砒素を用いたＮチャネル型ＭＯＳトランジスタを用いる。
【０１０６】
図２６において、Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域のうち、コンタクトをとる領域に砒素をいずれにも用い、エクステンション領域に砒素を用いたときのゲート電圧Ｖｇｓとソース・ドレイン間の電流の特性Ｉｄｓを( ａ) に、燐を用いたときのゲート電圧Ｖｇｓとソース・ドレイン間の電流Ｉｄｓの特性を( ｂ) に示す。座標は( ａ) ( ｂ) で同じである。この波形を見て明らかなように、ゲート電圧が０．０Ｖにおけるオフ電流は燐を用いた方( ｂ) が明らかに低下しており、さらに今回の発明の方式( スタンバイ時にメモリセルの動作電位Ｖｓｓｍを０．０Ｖから０．５Ｖにあげる方式) とした場合に燐をエクステンション領域に用いることがオフ電流を低減するに対し有効であることがわかる。ここには示していないが、高温動作領域での効果が顕著であることがわかっている。
【０１０７】
As（砒素）よりP （リン）は、Vth −Lowering特性などのデバイス特性への変動が大きく、電流駆動力はAsより低下するため、イオン打込み濃度やエネルギーの調整が難しいため、一般にはコンタクトを取る領域及びエクステンション領域には砒素が用いられていた。特開平9-135029号においてはコンタクトを取る領域及びエクステンション領域いずれにも燐をデバイス構造が開示されているが、本発明者らによりＧＩＤＬ電流低減にはエクステンション領域に燐を注入することが有効であり、コンタクトを取る領域にはデバイスの性能面( 電流駆動力、短チャネル特性) から砒素を用いることが有効であることが示された。
【０１０８】
本効果が得られる理由は、ゲート電極下にオーバーラップしているエクステンション領域での燐注入により、ゲート電極からの縦方向電界によるバンド曲がりが緩和されるためである。また、インプラプロファイルのブロード化により、チャネル領域とエクテンション領域との縦方向の接合電界強度が緩和され、PN接合リークが低減した効果も寄与している。
【０１０９】
図１７〜図２５は、本実施例の半導体装置の製造方法の一例を工程順に示した断面図である。それぞれの図はメモリセル部ＭＣを構成するＮチャネル型ＭＯＳトランジスタＱｍｎとＰチャネル型ＭＯＳトランジスタＱｍｐと、周辺回路部ＰＥＲＩを構成するＮチャネル型ＭＯＳトランジスタＱｐｎとＰチャネル型ＭＯＳトランジスタＱｐｐと、高耐圧部ＨＶを構成するＮチャネル型ＭＯＳトランジスタＱｈｎとＰチャネル型ＭＯＳトランジスタＱｈｐとに分けて記載している。メモリセル部ＭＣを構成するＮチャネル型ＭＯＳトランジスタＱｍｎは図５の各メモリセルＣＥＬＬの駆動と転送ＭＯＳトランジスタに用いられる。メモリセル部ＭＣを構成するＰチャネル型ＭＯＳトランジスタＱｍｐは図５の各メモリセルＣＥＬＬの負荷ＭＯＳトランジスタに用いられる。周辺回路部ＰＥＲＩを構成するＮチャネル型ＭＯＳトランジスタＱｐｎとＰチャネル型ＭＯＳトランジスタＱｐｐは図５のメモリセル部以外のＰとＮチャネル型ＭＯＳトランジスタに用いられる。つまり、センスアンプ回路（１０３）、リードデータドライブ回路（１０４）、ライトアンプ回路（１０５）、イコライズ・プリチャージ回路（９９、１００）とＹスイッチ回路（１０１、１０２）、ワードデコーダおよびワードドライバ( １１４) 、プリデコーダ( １１５) 、制御回路（１１７）に用いられるＭＯＳトランジスタを含む。高耐圧部ＨＶを構成するＮチャネル型ＭＯＳトランジスタＱｈｎとＰチャネル型ＭＯＳトランジスタＱｈｐは入力と出力の動作電圧が異なる回路、つまり図１５の入力バッファ( ＩＮＢＵＦ）、降圧回路( ＰＷＲ) 、入出力回路ＩＯを構成するＮとＰチャネル型ＭＯＳトランジスタに用いられる。
【０１１０】
以下、図面を用いて工程順に説明する。まず、図１７( ａ) に示すように、たとえばｐ- 型の単結晶シリコンからなる半導体基板２００を用意し、半導体基板２００の主面に素子分離領域２０１を形成する。素子分離領域２０１は、たとえば以下のようにして形成できる。まず、半導体基板２００の主面上にシリコン酸化膜（ＳｉＯ2 ）およびシリコン窒化膜（Ｓｉ3 Ｎ4 ）を順次形成し、このシリコン窒化膜をパターニングされたフォトレジスト膜を用いてエッチングし、このエッチングされたシリコン窒化膜をマスクとして半導体基板２００に溝型の分離領域を形成する。その後、溝型の分離領域を埋め込む絶縁膜、たとえばシリコン酸化膜を堆積し、ＣＭＰ法等を用いて溝型分離領域以外の領域のシリコン酸化膜を除去し、さらにウエットエッチング法等によりシリコン窒化膜を除去する。これにより素子分離領域（トレンチアイソレーション）２０１が形成される。素子分離領域は、溝型の分離領域に限定されるものではなく、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成されたフィールド絶縁膜で形成しても良い。次のイオン注入工程による半導体基板表面のダメージを緩和するために、薄いシリコン酸化膜を堆積させる。
【０１１１】
その後パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、図１７( ｂ) に示すように、ｐウエル２１０、２１２およびｎウエル２１１、２１３を形成する。ｐウエルにはｐ型の導電型を示す不純物たとえばボロンＢ又はフッ化ボロンＢＦ２をイオン注入し、ｎウエルにはｎ型の導電型を示す不純物たとえばリンＰ、砒素Ａｓをイオン注入する。この後、各ウエル領域にＭＯＳＦＥＴのしきい値を制御するための不純物( Ｎチャネル型ＭＯＳトランジスタではｎ型の導電型を示す不純物( Ｐ) 、Ｐチャネル型ＭＯＳトランジスタではｐ型の導電型を示す不純物( ＢＦ２))をイオン注入する。
【０１１２】
次に図１７( ｂ) に示すように、ゲート絶縁膜となるシリコン酸化膜２２１を形成する。この際に、高耐圧部には厚膜ゲート酸化膜、周辺回路部とメモリセル部には薄膜ゲート酸化膜をホトリソグラフィー、エッチング技術を用いて形成した。
【０１１３】
本実施例では、厚膜ゲート酸化膜の膜厚は外部入出力で３．３V に対応するため８．０ｎｍ、薄膜ゲート酸化膜は待機時におけるゲートリーク電流が問題となる３．０ｎｍとした。高耐圧部以外の酸化膜をホトリソグラフィー・ウエットエッチング技術により除去した後に、再度、熱酸化して熱酸化することにより２種類の膜厚の酸化膜が形成される。その後、ゲート電極用の多結晶シリコン膜２２２を堆積し、レジストマスク２２３を用いてＮとＰチャネル型ＭＯＳの電極領域にそれぞれｎ型／ｐ型の不純物( 燐、ボロン) をイオン注入する。
【０１１４】
図１８( ａ) に示すように、ホトリソグラフィー・ドライエッチングを用いて加工することによりゲート電極２３０、２３１、２３２、２３３、２３４、２３５が形成される。次に図１８( ｂ) に示すようにエクステンション領域となる半導体領域及びそれとパンチスルーを抑制するための反対の導電型( ウエルと同導電型でウエル領域よりも高濃度）の半導体領域をイオン注入法で形成する。N チャネル型MOS トランジスタにおいてはメモリセル部ＭＣと周辺回路部PERIと高耐圧部HVとでそれぞれマスク( 工程) を変えてイオン注入を行う。メモリセル部MCにおいてはスタンバイ時のGIDL電流を低減するためにｎ型の不純物である燐、ｐ型の不純物( ボロン) を注入することによりｎ型半導体領域２４１、２４２とｐ型半導体領域２４３、２４４を形成する。その際には他の領域(Pチャネル型MOS トランジスタ領域、周辺回路部・高耐圧部領域) はレジストでマスクされる。周辺回路部PERIにおいては高速動作を実現するためにｎ型の不純物である砒素、ｐ型の不純物( ボロン) を注入することによりｎ型半導体領域２４５、２４６とｐ型半導体領域２４７、２４８を形成する。その際には他の領域(Pチャネル型MOS トランジスタ領域、メモリセル部・高耐圧部領域) はレジストでマスクされる。
【０１１５】
次に図１８( ｃ) で示すように、Ｐチャネル型ＭＯＳトランジスタとなるｎ型ウエル領域２１１にはｐ型の不純物( ボロン) 、ｎ型の不純物( Ａｓ) を注入することにより、エクステンション領域となる半導体領域２５１、２５４、２５５、２５６、パンチスルーを抑制するための、ウエルと同導電型でウエル領域よりも高濃度の半導体領域２５３、２５４、２５７、２５８を形成する。Ｐチャネル型ＭＯＳトランジスタはメモリセル部ＭＣ、周辺回路部ＰＥＲＩで不純物の種類・イオン注入の条件( エネルギー) を変えないため、同じマスク( 工程) で行い、イオンを注入する際にはN チャネル型MOS トランジスタとなる領域及び高耐圧部ＨＶのＰチャネル型MOS トランジスタとなる領域はレジストでマスクする。高耐圧部のN チャネル型MOS トランジスタはエッジ端の縦方向電界を緩和するようにｎ型の不純物である砒素及び燐、ｐ型の不純物( ボロン) を注入することによりｎ型半導体領域２５９、２６０、２６１、２６２とｐ型半導体領域２６３、２６４を形成する。分布係数の違いにより半導体表面に近いｎ型半導体領域２５９、２６０は砒素により主に構成され、より深く注入されるｎ型半導体領域２６１、２６２は燐が主成分となる。
【０１１６】
次に図１９( ａ) に示すように、高耐圧部ＨＶのＰチャネル型ＭＯＳトランジスタとなるｎ型ウエル領域２１３にはｐ型の不純物( ボロン) 、ｎ型の不純物( Ａｓ) を注入することにより、エクステンション領域となるｐ型半導体領域２６６、パンチスルーを抑制するための、ウエルと同導電型でウエル領域よりも高濃度の半導体領域２６７を形成する。本実施例では、高耐圧部ＨＶとメモリセル部ＭＣ、周辺回路部ＰＥＲＩでマスク( 工程、イオン打ち込み条件) を変えたが、耐圧が製品の特性を満たすことが可能であれば、Ｐチャネル型ＭＯＳトランジスタをメモリセル部ＭＣ、周辺回路部ＰＥＲＩ、高耐圧部ＨＶで不純物の種類・イオン注入の条件( エネルギー) を変えずに一つのマスク( 工程) で行うことが可能となる。
【０１１７】
尚、エクステンション領域及びウエルと反導電型で高濃度の半導体領域のイオン注入の順序は問わない。つまり、N チャネル型MOS トランジスタ領域へのイオン注入より先にP チャネル型MOS トランジスタとなる領域のイオン注入を行ってもよく。また、図１８( ｂ)(ｃ) によれば、N チャネル型MOS トランジスタの内、メモリセル部、周辺回路部、高耐圧部の順にイオン注入を行っているが、順番は問わない。高耐圧部のイオン注入をするに当たって不純物量によっては、メモリセル部、周辺回路部のイオン注入の際にマスクで覆わず、高耐圧部のためにマスクを用意しないことも可能ではあるが、不純物量に違いがあれば、図１８( ｃ) のように別のマスクを用意する必要がある。
【０１１８】
図１９( ａ) で示すように、半導体基板２００上に、たとえばＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極２３０、２３１、２３２、２３３、２３４、２３５の側壁にサイドウォールスペーサ( ゲート側壁膜) ２６５をそれぞれ形成する。次に図１９( ｂ) に示すように、フォトレジスト膜２７０をマスクとして、ウエルｎウエル２１０、２１２にｐ型不純物（ボロン）をイオン注入し、ｎウエル上のゲート電極２３１、２３２、２３５の両側にｐ型半導体領域２７１を形成する。ｐ型半導体領域２７１は、ゲート電極２３１、２３２、２３５およびサイドウォールスペーサ２６５に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソース、ドレイン領域として機能する。
【０１１９】
同様に、フォトレジスト膜をマスクとしてｐウエル２１１、２１３にｎ型不純物（Ａｓ）をイオン注入し、電極とコンタクトを取ることになるｎ型半導体領域２８０を形成する。ｎ型半導体領域２８０は、ゲート電極２３０、２３３、２３４およびサイドウォールスペーサ２６５に対して自己整合的に形成される。また、ｎ型半導体領域２８０は、ｎチャネルＭＩＳＦＥＴのソース、ドレイン領域として機能する。その結果、サイドウォールスペーサ２６５の形成前に低濃度の不純物半導体領域を形成し、サイドウォールスペーサ２６５の形成後に高濃度の不純物半導体領域を形成するＬＤＤ（Lightly Doped Drain ）構造のトランジスタがそれぞれの領域で形成される（図１９( ｃ) ）。尚、本実施例ではＮチャネル型ＭＯＳトランジスタのソース・ドレイン領域を先に形成したが、Ｐチャネル型ＭＯＳトランジスタを先に形成してもよい。
【０１２０】
次に図２０( ａ) に示すように、シリコン酸化膜をエッチングし、ソース・ドレイン半導体領域の表面を露出し、高融点金属膜( Ｃｏ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ) を堆積させ、アニールし、未反応の高融点金属膜を除去することによりゲート電極２３０、２３１、２３２、２３３、２３４、２３５及びソース・ドレインを形成する半導体領域の表面の一部をシリサイド化( ２９０、２９１) させる。その後、シリコン窒化膜２９２を堆積させる。
【０１２１】
図１９( ｂ) に示すように、半導体基板２００上にＣＶＤ法またはスパッタ法でシリコン酸化膜を堆積した後、そのシリコン酸化膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された第１層間絶縁膜３００を形成する。次に、フォトリソグラフィ技術を用いて第１層間絶縁膜３００に接続孔を形成する。この接続孔は、ｎ型半導体領域あるいはｐ型半導体領域上の必要部分に形成する。
【０１２２】
接続孔内にプラグを、たとえば以下のようにして形成する。まず、接続孔の内部を含む半導体基板２００の全面に窒化チタン膜３０１を形成する。窒化チタン膜は、たとえばＣＶＤ法により形成できる。ＣＶＤ法は被膜の段差被覆性に優れるため、微細な接続孔内にも均一な膜厚で窒化チタン膜を形成できる。次に、接続孔を埋め込む金属( リチウム) 膜３０２を形成する。金属膜は、たとえばＣＶＤ法で形成できる。次に、接続孔以外の領域の金属膜および窒化チタン膜を、たとえばＣＭＰ法により除去してプラグを形成できる。
【０１２３】
このようなシリサイド層を形成することにより、接続孔１２底部でのコンタクト抵抗を低減できる。同様にして第２層間絶縁膜３１０に接続孔を形成する。接続孔は窒化チタン膜３１１と金属( タングステン) 膜３１２により形成される。これらのプラグはローカル配線の接続に用いられる。次に、半導体基板２００の全面に、ＣＶＤ法またはスパッタ法によりたとえば窒化チタン膜３２１とアルミニウム膜３２２を形成し、堆積された膜をフォトリソグラフィ技術によりパターニングし、第１配線層の配線を形成する。第1 層の配線はメモリ部ではビット線等に用いられる。配線を覆う絶縁膜、たとえばシリコン酸化膜を形成し、この絶縁膜をＣＭＰ法により平坦化して第２層間絶縁膜３３０を形成する。第２層間絶縁膜３３０上に接続孔が形成される領域に開孔を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとしてエッチングを施す。これにより第２層間絶縁膜３３０の所定の領域に接続孔を形成する。接続孔内にプラグを形成する。
【０１２４】
プラグは以下のようにして形成できる。まず、接続孔の内部を含む半導体基板２００の全面にバリアメタル層340 を形成し、さらに接続孔を埋め込む金属( タングステン) 膜３４１を形成する。その後、接続孔以外の領域の金属膜およびバリアメタル層をＣＭＰ法により除去してプラグを形成する。バリアメタル層は第２層間絶縁膜330 等周辺へのタングステンの拡散を防止する機能を有し、たとえば窒化チタン膜を例示できる。なお、窒化チタン膜には限られず、タングステンの拡散防止機能を有する限り他の金属膜であってもよい。たとえば、窒化チタンに代えてタンタル（Ｔａ）、窒化タンタル（ＴａＮ）を用いることもできる。第1 配線層と同様に、第２配線層の配線( ３５１、３５２) を形成する。配線を覆う絶縁膜を形成し、この絶縁膜をＣＭＰ法により平坦化して第３層間絶縁膜３６０を形成する。第３層間絶縁膜３６０上に第2 層間絶縁膜３３０で設けたと同様に接続孔を形成し、接続孔内にプラグ( ３６１、３６２) を形成する。第２配線層と同様に、第３配線層の配線( ３６３、３６４) を形成する。配線を覆う絶縁膜３７０を形成し、この絶縁膜の上に窒化シリコン膜をパッシベーション膜３７１として形成する。製品として出荷する前には検査工程、樹脂封止工程等がある。
【０１２５】
砒素をエクステンション領域とコンタクトをとる領域に注入した場合と燐をエクステンション領域に適用した本デバイス構造を用いたメモリセルを試作した結果、スタンバイ電流は２５℃、９０℃において約５０％低減できることがわかった。つまり、通常動作の温度だけでなく、高温においても半導体装置のスタンバイ電流を抑制することができ、本構造をとることにより製品の動作保証温度( 例えば７０度Ｃ以下) を高く設定することができるという効果を有する。
【０１２６】
薄膜NMOSに本デバイス構造を採る事により、半導体装置のスタンバイ電流が従来As構造での２．５ｕＡから１．０ｕＡ程度と低減することができる。この効果は、スタンバイ電流の主成分がＮＭＯＳのＧＩＤＬ電流（約７０% 程度）であることに起因する。
【０１２７】
尚、メモリセル部のＮチャネル型ＭＯＳトランジスタのエクステンション領域には燐のみを用いたが、高速動作のために燐及び砒素を注入することもある。この場合には、イオン源が２種類必要となるが駆動電流が増えるという効果がでる。構造は高耐圧部のＮチャネル型ＭＯＳトランジスタと類似する。高耐圧ＭＯＳよりも低いエネルギーでイオン注入を行う必要があるため、高耐圧部のエクステンション領域のイオン打ちこみをするときとマスクを変える必要があり、その結果半導体領域の広がりは高耐圧部のそのものより狭くなる。
【０１２８】
〈実施例４〉
図８は、本発明をマイクロプロセッサに適用した実施例を示している。ＭＯＳトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上である半導体集積回路製造技術を用いて単結晶シリコンの
ような半導体基板に形成される。
【０１２９】
マイクロプロセッサ１３０は、ＩＰ回路１３３、キャッシュメモリ１３１およびＣＰＵ１３２より構成されている。また、動作および待機状態をコントロールするコントロール回路１３４もマイクロプロセッサ１３０に搭載されている。
【０１３０】
キャッシュメモリ１３１の接地ソース電極線ＶＳＳＭは、Ｎチャネル型ＭＯＳトランジスタＭＮ２００を介して接地電位より高い電位ＶＳＳＳに接続され、またＮチャネル型ＭＯＳトランジスタＭＮ２０１を介して接地電位ＶＳＳに接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２００のゲート電極には制御信号ＳＴＢＹ０が接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０１のゲート電極には制御信号ＡＣＴＶ０が接続されている。
【０１３１】
ＣＰＵ回路１３２の接地ソース電極線ＶＳＳＭは、Ｎチャネル型ＭＯＳトランジスタＭＮ２０２を介して接地電位より高い電位ＶＳＳＳに接続され、またＮチャネル型ＭＯＳトランジスタＭＮ２０３を介して接地電位ＶＳＳに接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０２のゲート電極には制御信号ＳＴＢＹ１が接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０３のゲート電極には制御信号ＡＣＴＶ１が接続されている。
【０１３２】
ＩＰ回路１３３の接地ソース電極線ＶＳＳＭは、Ｎチャネル型ＭＯＳトランジスタＭＮ２０４を介して接地電位より高い電位ＶＳＳＳに接続され、またＮチャネル型ＭＯＳトランジスタＭＮ２０５を介して接地電位ＶＳＳに接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０４のゲート電極には制御信号ＳＴＢＹ２が接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０５のゲート電極には制御信号ＡＣＴＶ２が接続されている。
【０１３３】
制御信号ＳＴＢＹ０が“Ｈ”、ＡＣＴＶ０が“Ｌ”となると、キャッシュメモリ１３１は、待機状態となり、ＶＳＳＭの電位が接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、キャッシュメモリ内のデータは破壊されず保持される。
【０１３４】
制御信号ＳＴＢＹ０が“Ｌ”、ＡＣＴＶ０が“Ｈ”となると、キャッシュメモリ１３１は、動作状態となり、ＶＳＳＭの電位が接地電位ＶＳＳとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１３５】
制御信号ＳＴＢＹ１が“Ｈ”、ＡＣＴＶ１が“Ｌ”となると、ＣＰＵ回路１３２は、待機状態となり、ＶＳＳＭの電位が接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、レジスターファイルおよびラッチ内のデータは破壊されず保持される。
【０１３６】
制御信号ＳＴＢＹ１が“Ｌ”、ＡＣＴＶ１が“Ｈ”となると、ＣＰＵ回路１３２は、動作状態となり、ＶＳＳＭの電位が接地電位ＶＳＳとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１３７】
制御信号ＳＴＢＹ２が“Ｈ”、ＡＣＴＶ２が“Ｌ”となると、ＩＰ１３８は、待機状態となり、ＶＳＳＭの電位が接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。
【０１３８】
制御信号ＳＴＢＹ２が“Ｌ”、ＡＣＴＶ２が“Ｈ”となると、ＩＰ１３８は、動作状態となり、ＶＳＳＭの電位が接地電位ＶＳＳとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１３９】
〈実施例５〉
図９は、本発明をマイクロプロセッサに適用した実施例を示している。ＭＯＳトランジスタのゲートに使用される絶縁膜が4nm 以下か、トンネルリーク電流が電源電圧１．５Ｖで、１０-12 Ａ／μｍ2 以上である半導体集積回路製造技術を用いて単結晶シリコンの
ような半導体基板に形成される。
【０１４０】
マイクロプロセッサ１３５は、ＩＰ回路１３８、キャッシュメモリ１３６およびＣＰＵ１３７より構成されている。また、動作および待機状態をコントロールするコントロール回路１３９もマイクロプロセッサ１３５に搭載されている。
【０１４１】
キャッシュメモリ１３６の電源ソース電極線ＶＤＤＭは、Ｐチャネル型ＭＯＳトランジスタＭＰ２００を介して電源電位より低い電位ＶＤＤＤに接続され、またＰチャネル型ＭＯＳトランジスタＭＰ２０１を介して電源電位ＶＤＤに接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２００のゲート電極には制御信号ＳＴＢＹＢ０が接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０１のゲート電極には制御信号ＡＣＴＶＢ０が接続されている。
【０１４２】
ＣＰＵ回路１３７の電源ソース電極線ＶＤＤＭは、Ｐチャネル型ＭＯＳトランジスタＭＰ２０２を介して電源電位より低い電位ＶＤＤＤに接続され、またＰチャネル型ＭＯＳトランジスタＭＰ２０３を介して電源電位ＶＤＤに接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０２のゲート電極には制御信号ＳＴＢＹＢ１が接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０３のゲート電極には制御信号ＡＣＴＶＢ１が接続されている。
【０１４３】
ＩＰ回路１３８の電源ソース電極線ＶＤＤＭは、Ｐチャネル型ＭＯＳトランジスタＭＰ２０４を介して電源電位より低い電位ＶＤＤＤに接続され、またＰチャネル型ＭＯＳトランジスタＭＰ２０５を介して電源電位ＶＤＤに接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０４のゲート電極には制御信号ＳＴＢＹＢ２が接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０５のゲート電極には制御信号ＡＣＴＶＢ２が接続されている。
【０１４４】
制御信号ＳＴＢＹＢ０が“Ｌ”、ＡＣＴＶＢ０が“Ｈ”となると、キャッシュメモリ１３６は、待機状態となり、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤたとえば１．０Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、キャッシュメモリ内のデータは破壊されず保持される。
【０１４５】
制御信号ＳＴＢＹＢ０が“Ｈ”、ＡＣＴＶＢ０が“Ｌ”となると、キャッシュメモリ１３６は、動作状態となり、ＶＤＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。制御信号ＳＴＢＹＢ１が“Ｌ”、ＡＣＴＶＢ１が“Ｈ”となると、ＣＰＵ回路１３７は、待機状態となり、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤたとえば１．０Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。ただし、レジスタファイルおよびラッチ内のデータは破壊されず保持される。
【０１４６】
制御信号ＳＴＢＹＢ１が“Ｈ”、ＡＣＴＶＢ１が“Ｌ”となると、ＣＰＵ回路１３７は、動作状態となり、ＶＤＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１４７】
制御信号ＳＴＢＹＢ２が“Ｌ”、ＡＣＴＶＢ２が“Ｈ”となると、ＩＰ回路１３８は、待機状態となり、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤたとえば１．０Ｖとなる。この時ＭＯＳトランジスタのゲート−ソース間に印加される電圧が下がり、ゲートトンネルリーク電流が低減される。
【０１４８】
制御信号ＳＴＢＹＢ２が“Ｈ”、ＡＣＴＶＢ２が“Ｌ”となると、ＩＰ回路１３８は、動作状態となり、ＶＤＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳトランジスタのゲートトンネルリーク電流は待機時に比べ増加する。
【０１４９】
〈実施例６〉
図１０は、本発明を使ったＳＲＡＭあるいはマイクロプロセッサを携帯電話などの電池で動作するシステムに応用した実施例を示している。携帯電話１４０には、電池１４１と実施例３で述べたＳＲＡＭ、実施例４で述べたマイクロプロセッサ１３０が搭載されている。電池駆動するための端子とＳＲＡＭとマイクロプロセッサが単一の半導体基板に搭載されている半導体装置からなる。また接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖを電源電位ＶＤＤから生成する回路１４３も搭載されている。
【０１５０】
ＳＲＡＭ９８はＣＳが“Ｌ”のときに待機状態となり接地電極が０．５Ｖとなりゲートトンネルリーク電流が低減される。
【０１５１】
マイクロプロセッサ１３０はＳＴＢＹが“Ｈ”でＡＣＴＶが“Ｌ”のとき待機状態となり接地電極が０．５Ｖとなりゲートトンネルリーク電流が低減される。この結果電池の寿命を延ばすことが可能となる。
【０１５２】
〈実施例７〉
図１１は、本発明を使ったＳＲＡＭあるいはマイクロプロセッサを携帯電話などの電池で動作するシステムに応用した実施例を示している。携帯電話１４４には、電池１４１とＳＲＡＭ１４６、マイクロプロセッサ１４７が搭載されている。ＳＲＡＭ１４６とマイクロプロセッサ１４７の電源ＶＤＤＩを供給する電源チップ１４５も搭載されている。
【０１５３】
図１２に動作波形を示す。動作時にはスタンバイ信号ＳＴＢＹが“Ｌ”となりＳＲＡＭ１４６とマイクロプロセッサ１４７に電源電位ＶＤＤが与えられる。待機時にはスタンバイ信号ＳＴＢＹが“Ｈ”となりＳＲＡＭ１４６とマイクロプロセッサ１４７に電源電位ＶＤＤより低い電位が与えられる。このときゲートトンネルリーク電流およびＧＩＤＬ電流が低減される。この結果電池の寿命を延ばすことが可能となる。
【０１５４】
尚、本文中のＭＯＳトランジスタのゲート酸化膜を絶縁膜としたＭＩＳトランジスタに適用してもよい。本発明によれば、データを破壊することなくリーク電流を低減することができる。
【産業上の利用可能性】
【０１５５】
この発明は、半導体装置に広く利用することができる。
【符号の説明】
【０１５６】
CELL……ＳＲＡＭメモリセル
MN……Ｎチャネル型ＭＯＳトランジスタ
MP……Ｐチャネル型ＭＯＳトランジスタ
INV ……インバータ回路
ＣINV ……クロックドインバータ回路
ＬＡＴＣＨ……ラッチ回路
ＮＡＮＤ……ＮＡＮＤ回路
ＡＮＤ……ＮＡＮＤ回路
Ｎ……接続ノード
Ｉ……入力信号
Ｏ……出力信号
NL、NR……SRAMメモリセル内部ノード
ＶＤＤ……電源電位
ＶＤＤＤ……電源電位より低い電位
ＶＣＣ……外部パッドより供給される高電位側の電源電位
ＶＤＤＭ……電源ソース電極線
ＶＳＳ……接地電位
ＶＳＳＳ……接地電位より高い電位
ＶＳＳＭ……接地ソース電極線
ＤＴ、ＤＢ……データ線
ＳＷＬ……サブワード線
ＳＴＢＹ……待機選択信号
ＡＣＴＶ……動作選択信号
ＡＣＶＳＳＭ……制御信号
ＳＴＶＳＳＭ……制御信号
ＣＶＤＤＤ……制御信号
ＥＱ……イコライズ・プリチャージ回路制御信号
ＹＳＷ、ＹＳＷＢ……Ｙスイッチ制御信号
ＳＡ……センスアンプ制御信号
ＲＢＣ、ＲＢＣＢ……読み出しデータ出力制御信号
ＷＢＣ、ＷＢＣＢ……書き込みデータ入力制御信号
ＣＳ……チップ選択信号
ＷＥ……書き込み選択信号
ＡＹ……Ｙアドレス
ＭＡＴ……マット選択信号
ＡＴＤ……ＡＴＤパルス
９８、１４６……ＳＲＡＭ
９９、１００……イコライズ、プリチャージ回路
１０１、１０２……Ｙスイッチ回路
１０３……センスアンプ回路
１０４……リードデータドライブ回路
１０５……ライトアンプ回路
１０６……基本ユニット
１０８、ＭＥＭＢＬＫ……メモリセルマット
１０９、１１０……スイッチ回路
１１１……データバス
１１４……ワードデコーダおよびワードドライバ
１１５……プリデコーダ
１１６……アドレスおよび制御信号
１１７、１１８……制御回路
１３０、１３５、１４７……マイクロプロセッサ
１３１、１３６……キャッシュメモリ
１３２、１３７……ＣＰＵ回路
１３３、１３８……ＩＰ回路
１３４、１３９……コントロール回路
１４０、１４４……携帯電話システム
１４１……電池
１４３、１４５……電源回路。
ＦＭＡＴ……速いマット選択信号
ＰＷＲ……降圧回路
ＩＮＢＵＦ……インプットバッファ
Ｑｍｎ、Ｑｍｐ……メモリセル部のＮとＰチャネル型ＭＩＳＦＥＴ
Ｑｐｎ、Ｑｐｐ……周辺回路部のＮとＰチャネル型ＭＩＳＦＥＴ
Ｑｈｎ、Ｑｈｐ……高耐圧部のＮとＰチャネル型ＭＩＳＦＥＴ
２００……半導体基板
２０１……素子分離領域
２１０、２１１、２１２、２１３……ウエル
２２１……絶縁膜
２２２……多結晶シリコン膜
２２３、２７０……レジストマスク
２３０、２３１、２３２、２３３、２３４、２３５……ゲート電極
２４１、２４２、２４５、２４６、２５３、２５４、２５７、２５８、２５９、
２６０、２６１、２６２、２６７、２８０……ｎ型半導体領域
２４３、２４４、２４７、２４８、２５１、２５４、２５５、２５６、２６３、
２６４、２６６、２７１……ｐ型半導体領域
２６５……サイドウォールスペーサ
２９０、２９１……シリサイド膜
２９２……シリコン窒化
３００、３１０、３３０、３６０、３７０……層間絶縁膜
３０１、３１１、３２１……窒化チタン膜
３０２、３１２、３２２、３４１、３５２、３６４……金属膜
３４０、３５１、３６４……バリアメタル層
３７１……パッシベーション膜。
【特許請求の範囲】
【請求項１】
そのソース電極が電源線に接続される第１の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続され、そのゲート電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続される第１の駆動型Ｎチャネル型ＭＯＳトランジスタと、そのソース電極が前記電源線に接続される第２の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続され、そのゲート電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続される第２の駆動型Ｎチャネル型ＭＯＳトランジスタとを夫々が有する複数のスタティック型メモリセルを含む半導体集積回路装置であって、
前記電源線と前記ソース線との電位差である前記複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路とを具備し、
前記第１及び第２の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１及び第２の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜厚は、４ｎｍ以下であり、
前記電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御し、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタがオン状態である場合に、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を前記動作状態に対し前記待機状態の方を小さくすることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記電源線の電位は、前記動作状態及び前記待機状態において第１電位とされ、
前記ソース線の電位は、前記動作状態では第２電位とされ、前記待機状態では前記第２電位よりも高い第３電位とされるとともに、前記第１及び第２の駆動型Ｎチャネル型ＭＯＳトランジスタの基板電位は前記動作状態及び前記待機状態において第２電位とされる半導体集積回路装置。
【請求項３】
請求項１において、
前記ソース線の電位は、前記動作状態及び前記待機状態において第１電位とされ、
前記電源線の電位は、前記動作状態では前記第１電位より大きい第２電位とされ、
前記待機状態では前記第１電位と第２電位の間の第３電位とされるとともに、前記第１及び第２の負荷型Ｐチャネル型ＭＯＳトランジスタの基板電位は前記動作状態及び前記待機状態において前記第２電位とされる半導体集積回路装置。
【請求項４】
請求項１乃至３の何れか１項において、
前記動作状態では前記複数のスタティック型メモリセルに対する読み出し又は書き込み動作が行われ、
前記待機状態は前記複数のスタティック型メモリセルが選択されていないことを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至４の何れか１項において
前記半導体集積回路装置は、前記複数のスタティック型メモリセルを夫々が有する複数のメモリマットを有し、
前記動作状態と前記待機状態の切り替えは、マット選択信号に基づいていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１乃至５の何れか１項において、
前記複数のスタティック型メモリセルの夫々は、データ線対の一方と前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第１のトランスファーＮチャネル型ＭＯＳトランジスタと、前記データ線対の他方と前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第２のトランスファーＮチャネル型ＭＯＳトランジスタとを更に有し、
前記データ線対は、前記待機状態において、前記動作状態におけるプリチャージ電位より低い電位に設定され、
前記第１及び第２のトランスファーＮチャネル型ＭＯＳトランジスタがオフ状態の際に、前記第１及び第２のトランスファーＮチャネル型ＭＯＳトランジスタに流れるＧＩＤＬ電流が前記動作状態に対して前記待機状態の方が小さくされることを特徴とする半導体集積回路装置。
【請求項７】
そのソース電極が電源線に接続される第１Ｐチャネル型ＭＯＳトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第１Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続され、そのゲート電極が前記第１Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続される第１Ｎチャネル型ＭＯＳトランジスタと、そのソース電極が前記電源線に接続される第２Ｐチャネル型ＭＯＳトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第２Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続されると共に前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続され、そのゲート電極が前記第２Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続されると共に前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続される第２Ｎチャネル型ＭＯＳトランジスタとを有するラッチ回路を含む半導体集積回路装置であって、
前記電源線と前記ソース線との電位差である前記ラッチ回路の電源電圧を制御する電源電圧制御回路とを具備し、
前記第１及び第２Ｐチャネル型ＭＯＳトランジスタ及び前記第１及び第２Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜厚は、４ｎｍ以下であり、
前記電源電圧制御回路は、第１状態では前記電源電圧を第１電圧とし、第２状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御し、前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第２Ｎチャネル型ＭＯＳトランジスタがオン状態である場合に、前記第１Ｐチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、前記第２Ｎチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を前記第１状態に対し前記第２状態の方を小さくすることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
前記電源線の電位は、前記第１及び第２状態において第１電位とされ、
前記ソース線の電位は、前記第１状態では第２電位とされ、前記第２状態では前記第２電位よりも高い第３電位とされるとともに、前記第１及び第２Ｎチャネル型ＭＯＳトランジスタの基板電位は前記第１及び第２状態において第２電位とされる半導体集積回路装置。
【請求項９】
請求項７において、
前記ラッチ回路は、データ線対の一方と前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第３Ｎチャネル型ＭＯＳトランジスタと、前記データ線対の他方と前記第２Ｐチャネル型ＭＯＳトランジスタ及び前記第２Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第４Ｎチャネル型ＭＯＳトランジスタとを有し、前記第３Ｎチャネル型ＭＯＳトランジスタ及び前記第４Ｎチャネル型ＭＯＳトランジスタのそれぞれゲート電極に共通のワード線が接続されたスタティック型メモリセルであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記第３Ｎチャネル型ＭＯＳトランジスタ及び前記第４Ｎチャネル型ＭＯＳトランジスタのそれぞれのゲート絶縁膜厚は、４ｎｍ以下であることを特徴とする半導体集積回路装置。
【請求項１】
そのソース電極が電源線に接続される第１の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続され、そのゲート電極が前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続される第１の駆動型Ｎチャネル型ＭＯＳトランジスタと、そのソース電極が前記電源線に接続される第２の負荷型Ｐチャネル型ＭＯＳトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続され、そのゲート電極が前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続されると共に前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続される第２の駆動型Ｎチャネル型ＭＯＳトランジスタとを夫々が有する複数のスタティック型メモリセルを含む半導体集積回路装置であって、
前記電源線と前記ソース線との電位差である前記複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路とを具備し、
前記第１及び第２の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１及び第２の駆動型Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜厚は、４ｎｍ以下であり、
前記電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御し、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタがオン状態である場合に、前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を前記動作状態に対し前記待機状態の方を小さくすることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記電源線の電位は、前記動作状態及び前記待機状態において第１電位とされ、
前記ソース線の電位は、前記動作状態では第２電位とされ、前記待機状態では前記第２電位よりも高い第３電位とされるとともに、前記第１及び第２の駆動型Ｎチャネル型ＭＯＳトランジスタの基板電位は前記動作状態及び前記待機状態において第２電位とされる半導体集積回路装置。
【請求項３】
請求項１において、
前記ソース線の電位は、前記動作状態及び前記待機状態において第１電位とされ、
前記電源線の電位は、前記動作状態では前記第１電位より大きい第２電位とされ、
前記待機状態では前記第１電位と第２電位の間の第３電位とされるとともに、前記第１及び第２の負荷型Ｐチャネル型ＭＯＳトランジスタの基板電位は前記動作状態及び前記待機状態において前記第２電位とされる半導体集積回路装置。
【請求項４】
請求項１乃至３の何れか１項において、
前記動作状態では前記複数のスタティック型メモリセルに対する読み出し又は書き込み動作が行われ、
前記待機状態は前記複数のスタティック型メモリセルが選択されていないことを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至４の何れか１項において
前記半導体集積回路装置は、前記複数のスタティック型メモリセルを夫々が有する複数のメモリマットを有し、
前記動作状態と前記待機状態の切り替えは、マット選択信号に基づいていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１乃至５の何れか１項において、
前記複数のスタティック型メモリセルの夫々は、データ線対の一方と前記第１の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第１の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第１のトランスファーＮチャネル型ＭＯＳトランジスタと、前記データ線対の他方と前記第２の負荷型Ｐチャネル型ＭＯＳトランジスタ及び前記第２の駆動型Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第２のトランスファーＮチャネル型ＭＯＳトランジスタとを更に有し、
前記データ線対は、前記待機状態において、前記動作状態におけるプリチャージ電位より低い電位に設定され、
前記第１及び第２のトランスファーＮチャネル型ＭＯＳトランジスタがオフ状態の際に、前記第１及び第２のトランスファーＮチャネル型ＭＯＳトランジスタに流れるＧＩＤＬ電流が前記動作状態に対して前記待機状態の方が小さくされることを特徴とする半導体集積回路装置。
【請求項７】
そのソース電極が電源線に接続される第１Ｐチャネル型ＭＯＳトランジスタと、そのソース電極がソース線に接続され、そのドレイン電極が前記第１Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続され、そのゲート電極が前記第１Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続される第１Ｎチャネル型ＭＯＳトランジスタと、そのソース電極が前記電源線に接続される第２Ｐチャネル型ＭＯＳトランジスタと、そのソース電極が前記ソース線に接続され、そのドレイン電極が前記第２Ｐチャネル型ＭＯＳトランジスタのドレイン電極に接続されると共に前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続され、そのゲート電極が前記第２Ｐチャネル型ＭＯＳトランジスタのゲート電極に接続されると共に前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続される第２Ｎチャネル型ＭＯＳトランジスタとを有するラッチ回路を含む半導体集積回路装置であって、
前記電源線と前記ソース線との電位差である前記ラッチ回路の電源電圧を制御する電源電圧制御回路とを具備し、
前記第１及び第２Ｐチャネル型ＭＯＳトランジスタ及び前記第１及び第２Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜厚は、４ｎｍ以下であり、
前記電源電圧制御回路は、第１状態では前記電源電圧を第１電圧とし、第２状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御し、前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第２Ｎチャネル型ＭＯＳトランジスタがオン状態である場合に、前記第１Ｐチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、前記第２Ｎチャネル型ＭＯＳトランジスタのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を前記第１状態に対し前記第２状態の方を小さくすることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
前記電源線の電位は、前記第１及び第２状態において第１電位とされ、
前記ソース線の電位は、前記第１状態では第２電位とされ、前記第２状態では前記第２電位よりも高い第３電位とされるとともに、前記第１及び第２Ｎチャネル型ＭＯＳトランジスタの基板電位は前記第１及び第２状態において第２電位とされる半導体集積回路装置。
【請求項９】
請求項７において、
前記ラッチ回路は、データ線対の一方と前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第３Ｎチャネル型ＭＯＳトランジスタと、前記データ線対の他方と前記第２Ｐチャネル型ＭＯＳトランジスタ及び前記第２Ｎチャネル型ＭＯＳトランジスタのドレイン電極との間に設けられた第４Ｎチャネル型ＭＯＳトランジスタとを有し、前記第３Ｎチャネル型ＭＯＳトランジスタ及び前記第４Ｎチャネル型ＭＯＳトランジスタのそれぞれゲート電極に共通のワード線が接続されたスタティック型メモリセルであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記第３Ｎチャネル型ＭＯＳトランジスタ及び前記第４Ｎチャネル型ＭＯＳトランジスタのそれぞれのゲート絶縁膜厚は、４ｎｍ以下であることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−２３０７６０（Ｐ２０１２−２３０７６０Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−１７９９９９（Ｐ２０１２−１７９９９９）
【出願日】平成２４年８月１５日（２０１２．８．１５）
【分割の表示】特願２０１０−２１７９１（Ｐ２０１０−２１７９１）の分割
【原出願日】平成１４年１月２８日（２００２．１．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年８月１５日（２０１２．８．１５）
【分割の表示】特願２０１０−２１７９１（Ｐ２０１０−２１７９１）の分割
【原出願日】平成１４年１月２８日（２００２．１．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]