説明

半導体装置

【課題】ゲートパッド電極と裏面金属電極間のリーク電流を抑制し、ボンディング強度を向上させ、高性能化・高信頼化を図る。
【解決手段】基板10の第1表面上に配置され、それぞれ複数のフィンガーを有するゲート電極24・ソース電極20およびドレイン電極22およびオーム性電極層18と、ゲート電極・ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極GE1〜4・ソース端子電極SE1〜4およびドレイン端子電極DEと、オーム性電極層上に配置され、ゲート端子電極と接続するゲートパッド電極30と、オーム性電極層と基板との界面に形成された反応層を覆うように基板内に形成された第1導電型半導体層16と、第1導電型半導体層16を覆うように、基板内に形成され、第1導電型と反対導電型の第2導電型半導体層とを備える半導体装置1。

【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
GaN(Gallium Nitride)などの化合物半導体を用いた電界効果トランジスタ(FET:Field Effect Transistor)は、優れた高周波特性を有し、マイクロ波/ミリ波/サブミリ波帯で動作する半導体装置として広く実用化されている。
【0003】
従来の半導体装置の模式的平面パターン構成は、例えば、基板と、基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極、基板上に配置され、ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、ソース端子電極に対してそれぞれ形成されたVIAホールとを備える。
【0004】
VIAホールを形成した一般的な半導体装置およびその製造方法については、既に開示されている(例えば、特許文献1参照。)。
【0005】
一方、GaAsなどの化合物半導体を用いたFETも、優れた高周波特性を有し、マイクロ波帯で動作する半導体装置として広く実用化されている。従来のマイクロ波帯で用いられているFETは、半絶縁性半導体基板上にソース電極、ドレイン電極及びゲート電極が配置されている。これら各電極及び半導体表面を保護するために、絶縁膜が堆積されている。一般に、これらFETの能力を引き出すために、FETおよび合成回路を組み合わせ、パッケージに組み込まれている。FETのそれぞれゲート電極およびドレイン電極と合成回路素子を金線を用いたワイヤでボンディング接続する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平08−78437号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
従来の技術では、例えばゲートパッド電極を形成する金属がアルミニウム(Al)などの場合、AlとGaAs基板との密着性が良くないため、ボンディング強度を強めると、ゲートパッド電極が剥がれてしまうといった問題点があった。
【0008】
そのため、ゲートパッド電極の下にオーミック金属電極を敷き、オーミック金属電極とGaAsを反応させて密着性を高めることが行われることがある。
【0009】
しかしながら、反応させたオーミック金属電極とFET裏面金属電極の間において、ゲート電極側にマイナス電位、裏面金属電極のソース電極にプラス電位を印加すると、ゲート電極−裏面金属電極間に余剰な電流が流れてしまい、FETの性能を低下させたり、信頼性を低下させたりすることに繋がっていた。
【課題を解決するための手段】
【0010】
本実施形態による半導体装置は、基板と、基板の第1表面上に配置され、それぞれ複数のフィンガーを有するゲート電極・ソース電極およびドレイン電極・およびオーム性電極層とを備える。また、ゲート電極・ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極・ソース端子電極およびドレイン端子電極を備える。また、オーム性電極層上に配置され、ゲート端子電極と接続するゲートパッド電極を備える。また、オーム性電極層と基板との界面に形成された反応層を覆うように基板内に形成された第1導電型半導体層を備える。また、第1導電型半導体層を覆うように、基板内に形成された第1導電型と反対導電型の第2導電型半導体層を備える。
【図面の簡単な説明】
【0011】
【図1】実施の形態に係る半導体装置の模式的平面パターン構成図。
【図2】図1のI−I線に沿う模式的断面構造図。
【図3】比較例に係る半導体装置のI−I線に沿う模式的断面構造図。
【図4】図1のII−II線に沿う模式的断面構造図。
【発明を実施するための形態】
【0012】
実施の形態に係る半導体装置1の模式的平面パターン構成は、図1に示すように表される。また、図1のI−I線に沿う模式的断面構造は、図2に示すように表される。
【0013】
実施の形態に係る半導体装置1は、図1〜図2に示すように、半絶縁性GaAs基板10と、半絶縁性GaAs基板10の第1表面上に配置され、それぞれ複数のフィンガーを有するゲート電極24・ソース電極20およびドレイン電極22、およびオーム性電極層18と、半絶縁性GaAs基板10上に配置され、ゲート電極24、ソース電極20およびドレイン電極22ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極GE1〜GE3、ソース端子電極SE1〜SE4およびドレイン端子電極DEと、オーム性電極層18上に配置され、オーム性電極層18とゲート端子電極GE1〜GE3間を接続するゲートパッド電極(GP)30と、オーム性電極層18と半絶縁性GaAs基板10との界面に形成された反応層12を覆うように半絶縁性GaAs基板10内に形成された第1導電型半導体層(p型層)16と、さらに、第1導電型半導体層(p型層)16を覆うように、半絶縁性GaAs基板10内に形成された第1導電型と反対導電型の第2導電型半導体層(n型層)14とを備える。
【0014】
ここで、反応層12は、合金化(アロイ)処理において、半絶縁性GaAs基板10とオーム性電極層18とが反応した層である。例えば、オーム性電極層18を、例えば、Pt/AuGeで形成するとき、数100℃の熱処理によって、アロイ処理を行うため、GaAsとAuGeが反応して、オーム性合金層が形成される。このオーム性合金層は、反応層12である。
【0015】
第1導電型半導体層(p型層)16と第2導電型半導体層(n型層)14は、pn接合を形成する。
【0016】
また、第1導電型半導体層(p型層)16と第2導電型半導体層(n型層)14は、オーム性電極層18の直下の半絶縁性GaAs基板10内に形成されている。
【0017】
また、ゲート端子電極GE1〜GE3、ソース端子電極SE1〜SE4およびドレイン端子電極DEは、ゲート電極24、ソース電極20およびドレイン電極22が延伸する方向の半絶縁性GaAs基板10上に配置されていても良い。
【0018】
半絶縁性GaAs基板10の第1表面と対向する第2表面上には、裏面金属電極15を備える。
【0019】
実施の形態に係る半導体装置1においては、図2に示すように、半絶縁性GaAs基板10上には、ゲートパッド電極30の下部に、例えば、Pt/AuGeからなるオーム性電極層18が形成されている。ゲートパッド電極30の下部にオーム性電極層18を配置することによって、ボンディング強度を高めることができる。
【0020】
ゲートパッド電極30は、例えばTi/Pt/Auから構成される。
【0021】
また、半絶縁性GaAs基板10の第1表面上には、絶縁層34が形成されており、第1表面上のゲート電極24、ソース電極20、ドレイン電極22、ゲート端子電極GE1〜GE3、ソース端子電極SE1〜SE4、ドレイン端子電極DE、およびオーム性電極層18を互いに絶縁している。絶縁層34は、例えば、シリコン窒化膜、シリコン酸化膜などを適用することができる。
【0022】
また、実施の形態に係る半導体装置1の裏面側には、接地をとるために、Au/Tiからなる裏面金属電極15が配置されている。裏面金属電極15は、例えば、バリア金属層と、バリア金属層上に配置された接地用金属層を備える。バリア金属層は、例えば、Ti層若しくはTi/Pt層からなり、接地用金属層は、例えば、Au層からなる。
【0023】
したがって、裏面金属電極15は、Au層、Ti/Au層、Ti/W/Au層、Ti/Pt/Au層の内、いずれかの構成を備えていても良い。裏面金属電極15の厚さは、例えば、約5μm〜30μm程度である。
【0024】
ソース電極20およびドレイン電極22は、例えば、Pt/AuGeなどで形成される。
【0025】
ゲート電極24は、例えばTi/Auなどで形成することができる。
【0026】
なお、実施の形態に係る半導体装置において、ゲート電極24、ソース電極20およびドレイン電極22の長手方向のパターン長は、マイクロ波/ミリ波/サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm〜50μmである。
【0027】
また、ソース電極20の幅は、例えば、約10μm程度であり、ソース端子電極SE1〜SE4の幅は、例えば、約100μm程度である。また、ゲート端子電極GE1〜GE3の幅は、例えば、約5μmである。
【0028】
また、オーム性電極層18の幅W1は、例えば、約100μmであり、長さW2は、例えば、約数100μm〜数1mmである。
【0029】
オーム性電極層18の直下には、第1導電型半導体層(p型層)16がイオン注入技術等により形成され、さらに、その第1導電型半導体層(p型層)16を覆うように、第1導電型と反対導電型の第2導電型半導体層(n型層)14が形成されている。
【0030】
ここで、第1導電型半導体層(p型層)16を形成するためのイオン種としては、例えば、炭素(C)、ベリリウム(Be)などを適用することができる。第2導電型半導体層(n型層)14を形成するためのイオン種としては、例えば、シリコン(Si)などを適用することができる。
【0031】
このように、pn接合の構成にすることにより、実施の形態に係る半導体装置1のゲート・ソース間に逆バイアス電圧、例えば、ゲートパッド電極30にマイナス電位、ソース端子電極SEにプラスの電位が印加された状態で、オーム性電極層18と第1導電型半導体層(p型層)16との間に生じるポテンシャル障壁により、従来生じていたゲート電極−裏面電極間に余剰な電流が流れること防止することができる。これにより、実施の形態に係る半導体装置1の性能を高性能に保ったまま、信頼性を向上させることができる。
【0032】
以上述べたように、実施の形態に係る半導体装置によれば、ゲートパッド電極30と裏面金属電極15間の半絶縁性GaAs基板10において、オーム性電極層18と半絶縁性GaAs基板10との間に形成される反応層12を覆うように第1導電型半導体層(p型層)16を形成し、さらに第1導電型半導体層(p型層)16を覆うように第1導電型と反対導電型の第2導電型半導体層(n型層)14を形成することで、金属(30、18)−p(16)−n(14)構造を形成し、第1導電型半導体層と、第2導電型半導体層により、pn接合バリア障壁が形成される。このため、ゲートパッド電極30と裏面金属電極15間にリーク電流が流れることを防止でき、ボンディング強度を向上させ、かつ高性能化、高信頼化を図ることができる。
【0033】
ここで、反応層12の深さX1は、例えば、約0.1μmであり、第1導電型半導体層(p型層)16の接合深さは、例えば、約0.2μmであり、第2導電型半導体層(n型層)14の接合深さは、例えば、約0.3μmである。
【0034】
(比較例)
比較例に係る半導体装置のI−I線に沿う模式的断面構造は、図3に示すように表される。比較例に係る半導体装置においては、ゲートパッド電極30と裏面金属電極15間の半絶縁性GaAs基板10において、オーム性電極層18と半絶縁性GaAs基板10との間に形成される反応層12を覆う第1導電型半導体層(p型層)16・第1導電型半導体層(p型層)16を覆う第2導電型半導体層(n型層)14を備えていない。このため、pn接合に比較して、金属(M)―半導体基板間の低いショットキーバリア障壁しか形成されていない。このため、金属(30、18)−基板(10)―裏面金属電極15間に逆バイアスリーク電流が流れ、高信頼性を図ることが難しい。
【0035】
図1のII−II線に沿う模式的断面構成は、図4に示すように、半絶縁性GaAs基板10と、半絶縁性GaAs基板10上に配置されたソース領域26およびドレイン領域28と、ソース領域26上に配置されたソース電極20,半絶縁性GaAs基板10上に配置されたゲート電極24およびドレイン領域28上に配置されたドレイン電極22とを備える。半絶縁性GaAs基板10とゲート電極24との界面には、ショットキーコンタクト(Schottky Contact)が形成されている。また、ソース領域26およびドレイン領域28間の半絶縁性GaAs基板10表面には、イオン注入技術などを用いて、電流導通チャネルを形成する。図4に示す構成例では、金属−半導体電界効果トランジスタ(MESFET:Metal Semiconductor Field Effect Transistor)が示されている。裏面金属電極15は、図4においては、図示を省略している。
【0036】
実施の形態に係る半導体装置によれば、第1導電型半導体層と、第1導電型と反対導電型の第2導電型半導体層により、pn接合バリア障壁が形成されるため、ゲートパッド電極と裏面金属電極間のリーク電流を抑制し、ボンディング強度を向上させ、高性能化・高信頼化を図ることができる。
【0037】
[その他の実施の形態]
いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0038】
1…半導体装置
10…半絶縁性GaAs基板
12…反応層
14…第2導電型半導体層(n型層)
15…裏面金属電極
16…第1導電型半導体層(p型層)
18…オーム性電極層
20…ソース電極
22…ドレイン電極
24…ゲート電極
26…ソース領域
28…ドレイン領域
30…ゲートパッド電極
32、GE1,GE2,GE3…ゲート端子電極
34…絶縁層
SE1,SE2,SE3,SE4,SE5…ソース端子電極
DE…ドレイン端子電極

【特許請求の範囲】
【請求項1】
基板と、
前記基板の第1表面上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極、およびオーム性電極層と、
前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記オーム性電極層上に配置され、前記ゲート端子電極と接続するゲートパッド電極と、
前記オーム性電極層と前記基板との界面に形成された反応層を覆うように前記基板内に形成された第1導電型半導体層と、
前記第1導電型半導体層を覆うように、前記基板内に形成された第1導電型と反対導電型の第2導電型半導体層と
を備えることを特徴とする半導体装置。
【請求項2】
前記第1導電型半導体層と前記第2導電型半導体層は、pn接合を形成することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1導電型半導体層と前記第2導電型半導体層は、前記オーム性電極層の直下の前記基板内に形成されたことを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記ゲート端子電極、前記ソース端子電極および前記ドレイン端子電極は、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記基板上に配置されたことを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記基板の前記第1表面と対向する第2表面上には、裏面金属電極を備えることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【公開番号】特開2012−59887(P2012−59887A)
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願番号】特願2010−201047(P2010−201047)
【出願日】平成22年9月8日(2010.9.8)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】