半導体装置
【課題】基板電位を安定化させることができる半導体装置を提供する。
【解決手段】半導体装置に含まれるＦＥＴ素子１は、Ｎ角形をなす外周端部３０ｐと貫通孔を形作る内周端部３０ｉとを有する環状のゲート電極３０を備える。またＦＥＴ素子１は、貫通孔の直下方に形成された内側不純物拡散領域２１と、ゲート電極３０のＮ角形の辺の外側に形成された外側不純物拡散領域２２Ａ〜２２Ｄと、ゲート電極３０の頂点の外側に形成されたバックゲート領域２３Ａ〜２３Ｄとを備える。バックゲート領域２３Ａ〜２３Ｄは、ゲート電極３０のＮ角形の辺のうちゲート電極３０の頂点をなす２辺の延長線Ｅｘ，Ｅｙの少なくとも一方を跨るように形成されている。
【解決手段】半導体装置に含まれるＦＥＴ素子１は、Ｎ角形をなす外周端部３０ｐと貫通孔を形作る内周端部３０ｉとを有する環状のゲート電極３０を備える。またＦＥＴ素子１は、貫通孔の直下方に形成された内側不純物拡散領域２１と、ゲート電極３０のＮ角形の辺の外側に形成された外側不純物拡散領域２２Ａ〜２２Ｄと、ゲート電極３０の頂点の外側に形成されたバックゲート領域２３Ａ〜２３Ｄとを備える。バックゲート領域２３Ａ〜２３Ｄは、ゲート電極３０のＮ角形の辺のうちゲート電極３０の頂点をなす２辺の延長線Ｅｘ，Ｅｙの少なくとも一方を跨るように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
多数の電界効果トランジスタ（ＦＥＴ）を含む半導体集積回路では、当該半導体集積回路の製造条件のばらつきによりＦＥＴ間で閾値電圧などの素子特性のばらつきが生じ、歩留まり低下や半導体集積回路の動作不良の原因となることがある。製造条件のばらつきは、たとえば、リソグラフィ工程でのレジスト露光量の空間的なばらつき、あるいは、斜めイオン注入工程で導入された不純物濃度の空間分布のばらつきに起因して生じ得る。また、製造条件のばらつきが小さくても、パワー半導体素子などの熱源または応力発生源からの距離に応じてＦＥＴ間で素子特性のばらつきが製造後に生じることもある。複数のＦＥＴを用いる高精度なアナログ集積回路（たとえば、差動型オペアンプやカレントミラー回路）では、ＦＥＴ間の素子特性のばらつきが抑制されるように素子のレイアウト設計を行うことが重要である。
【０００３】
上記のような素子特性のばらつきを打ち消す方法としては、従来より、複数のＦＥＴの配置に幾何学的対称性を持たせるレイアウトが存在する。この種のレイアウトの１つとしては、コモンセントロイド（ｃｏｍｍｏｎ ｃｅｎｔｒｏｉｄ）配置が知られている。たとえば、差動型オペアンプの差動入力段やカレント・ミラー回路のように一対のＭＯＳＦＥＴを有する半導体集積回路では、これらＭＯＳＦＥＴの素子特性を互いにマッチングさせる必要がある。コモンセントロイド配置はこのようなマッチングが要求される回路に有効である。
【０００４】
また、ＦＥＴの形状自体に幾何学的対称性（たとえば、点対称性、線対称性もしくはこれらの組み合わせ）を持たせることで、ＦＥＴ間の特性のばらつき発生を抑制するレイアウトも提案されている。この種のレイアウトは、たとえば、特開２００９−１８８２２３号公報（特許文献１）に開示されている。図１は、この特許文献１に開示されているレイアウト構造の平面図である。図１のＦＥＴは、中空矩形状のゲート電極１３０Ｇと、このゲート電極１３０Ｇに囲まれる領域に形成されたドレイン領域１３０Ｄと、ゲート電極１３０Ｇの外周を取り囲むように形成されたソース領域１３０Ｓとを有する。このＦＥＴは、Ｘ１軸及びＹ１軸に関してそれぞれ線対称構造を有している。チャネルは、ゲート電極１３０Ｇの内周と外周との間で３６０°の方向に形成される。このため、仮にソース領域１３０Ｓ及びドレイン領域１３０Ｄの不純物濃度の空間分布に偏りがある場合でも、その偏りに起因する素子特性のばらつき発生を抑制することができる。
【０００５】
また、特開２００８−７８４６９号公報（特許文献２）には、図１のＦＥＴと類似する幾何学的対称性を有するＦＥＴ構造が開示されている。図２は、特許文献２に開示されているレイアウト構造の平面図（上面図）である。図２のＦＥＴは、４つの辺を有する矩形環状のゲート電極１３１Ｇと、ゲート電極１３１Ｇの内側に形成されたドレイン電極１３１Ｄと、４つの辺の外側の領域にそれぞれ形成されたソース領域１３１Ｓａ，１３１Ｓｂ，１３１Ｓｃ，１３１Ｓｄと、ゲート電極１３１Ｇの４つの頂点の外側にそれぞれ形成されたバックゲート領域１３１ＢＧａ，１３１ＢＧｂ，１３１ＢＧｃ，１３１ＢＧｄとを有する。ゲート電極１３１Ｇは、図１のゲート電極１３０Ｇと同様の線対称構造を有している。ただし、図２のＦＥＴの構造は、単位ゲート幅当たりのドレイン容量を低減することを目的とする構造であり、素子特性のばらつき抑制を目的としたものではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１８８２２３号公報（図３，段落００２０）
【特許文献２】特開２００８−７８４６９号公報（図１及び図２，段落００１８〜００２６）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１のＦＥＴは、バックゲート領域を持たないので、基板バイアス効果（基板電位の変化に応じてＦＥＴの閾値電圧が変化する現象）を利用してＦＥＴの特性を制御することができない。これに対し、図２のＦＥＴには、バックゲート領域１３１ＢＧａ〜１３１ＢＧｄが形成されている。しかしながら、これらバックゲート領域１３１ＢＧａ〜１３１ＢＧｄの配置では、基板電位を安定化させることに限界がある。特に、図２のＦＥＴの構造をマトリクス状に配列してなる半導体集積回路の場合、ＦＥＴ間の基板電位のばらつきを抑制することが難しいという問題がある。
【０００８】
上記に鑑みて本発明の目的は、基板電位を十分に安定化させることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、複数の電界効果トランジスタ素子を備えた半導体装置であって、前記各電界効果トランジスタ素子は、半導体基板の主面上に形成され、前記主面を平面視したときにＮ角形（Ｎは３以上の整数）をなす外周端部と前記主面の面内方向に垂直な方向の貫通孔を形作る内周端部とを有する環状のゲート電極と、前記半導体基板の主面と前記ゲート電極との間に介在するゲート絶縁膜と、前記半導体基板の内部で前記貫通孔の直下方に形成され、ソース領域及びドレイン領域の一方をなす第１導電型の内側不純物拡散領域と、前記半導体基板の内部で前記Ｎ角形のＮ個の辺の外側にそれぞれ形成され、前記ソース領域及び前記ドレイン領域の他方をなす前記第１導電型のＮ個の外側不純物拡散領域と、前記半導体基板の内部で前記ゲート電極のＮ角形の頂点の外側に形成された、前記第１導電型とは逆の第２導電型のバックゲート領域とを有し、前記バックゲート領域は、前記Ｎ角形のＮ個の辺のうち当該頂点をなす２辺の少なくとも一方の延長線上を前記外側不純物拡散領域のいずれかに近接する方向へ跨るように形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明の一態様によれば、各バックゲート領域は、Ｎ角形状のゲート電極の頂点をなす２辺の少なくとも一方の延長線上を外側不純物拡散領域に近接する方向へ跨るように形成されているので、バックゲート領域の占有面積を大きくすることができる。したがって、電界効果トランジスタ素子の基板電位の安定化と素子特性のばらつき抑制とを実現することができる。
【図面の簡単な説明】
【００１１】
【図１】特許文献１（特開２００９−１８８２２３号公報）に開示されているレイアウト構造の平面図である。
【図２】特許文献２（特開２００８−７８４６９号公報）に開示されているレイアウト構造の平面図である。
【図３】本発明に係る実施の形態の半導体装置に含まれる電界効果トランジスタ素子（ＦＥＴ素子）のレイアウトを概略的に示す平面図である。
【図４】図３のＦＥＴ素子のＩＶ−ＩＶ線における概略断面図である。
【図５】図３のＦＥＴ素子のＶ−Ｖ線における概略断面図である。
【図６】図３のＦＥＴ素子１のＶＩ−ＶＩ線における概略断面図である。
【図７】本発明に係る実施の形態２の半導体装置に含まれるＦＥＴ素子群のレイアウトの一例を概略的に示す平面図である。
【図８】図７のＦＥＴ素子群のコモンセントロイド配置を示す図である。
【図９】（Ａ）〜（Ｃ）は、コモンセントロイド配置を例示する図である。
【図１０】一対のｎチャネルＦＥＴからなる回路構成を示す図である。
【図１１】（Ａ），（Ｂ），（Ｃ）は、図１０の回路を作製するための上層配線パターンの一例の第１乃至第３の形成手順を示す図である。
【図１２】（Ａ），（Ｂ）は、図１０の回路を作製するための上層配線パターンの一例の第４乃至第５の形成手順を示す図である。
【図１３】（Ａ），（Ｂ），（Ｃ）は、図１０の回路を作製するための上層配線パターンの他の例の形成手順を示す図である。
【図１４】多数のＦＥＴ素子をマトリクス状に配列してなる半導体装置のレイアウトを概略的に示す図である。
【図１５】図１４のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第１の形成手順を示す図である。
【図１６】図１４のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第２の形成手順を示す図である。
【図１７】図１３のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第３の形成手順を示す図である。
【図１８】図１３のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第４の形成手順を示す図である。
【図１９】図１３のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第５の形成手順を示す図である。
【図２０】特許文献２に開示されている従来のレイアウト構造を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１３】
実施の形態１．
図３は、本発明に係る実施の形態１の半導体装置に含まれる電界効果トランジスタ素子（ＦＥＴ素子）１のレイアウトを概略的に示す平面図である。図３には、３次元直交座標系をなすＸ軸、Ｙ軸及びＺ軸が示されている。また、図４は、図３のＦＥＴ素子１のＩＶ−ＩＶ線における概略断面図を示し、図５は、図３のＦＥＴ素子１のＶ−Ｖ線における概略断面図を示し、図６は、図３のＦＥＴ素子１のＶＩ−ＶＩ線における概略断面図を示している。図３のＸ軸及びＹ軸の方向は、図４〜図６の半導体基板１０の上面すなわち主面に平行であり、Ｚ軸の方向は、半導体基板１０の主面に垂直である。図４〜図６には層間絶縁膜４０の断面が示されているが、図３の平面図には、説明の便宜上、層間絶縁膜４０は示されていない。なお、図４〜図６に示される断面構造は一例であり、ＦＥＴ素子１の断面構造はこれに限定されるものではない。
【００１４】
図３に示されるように、ＦＥＴ素子１は、正四角形状の外周端部３０ｐと内周端部３０ｉとを持つ環状のゲート電極３０を有する。またＦＥＴ素子１は、ゲート電極３０の内周端部３０ｉの内側でゲート電極３０に囲まれるように形成された第１導電型のドレイン領域（内側不純物拡散領域）２１と、ゲート電極３０の外側に形成された第１導電型のソース領域（外側不純物拡散領域）２２Ａ，２２Ｂ，２２Ｃ，２２Ｄと、第１導電型とは逆の第２導電型の不純物拡散領域であるバックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄとを有する。これらバックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、外周端部３０ｐの頂点の外側にそれぞれ形成されている。ゲート電極３０の上面には、当該ゲート電極３０とＺ軸方向上方のメタル配線との間を電気的に接続するコンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄが形成されている。説明の便宜上、図３では、ゲート電極３０は記号「Ｇ」と、ドレイン領域２１は記号「Ｄ」と、ソース領域２２Ａ〜２２Ｄは記号「Ｓ」と、バックゲート領域２３Ａ〜２３Ｄは記号「ＢＧ」とでそれぞれ表されている。他の図面でも同様の記号が使用される。
【００１５】
本実施の形態のＦＥＴ素子１は、ゲート電極３０の直下にｎ型チャネルを形成するｎチャネルＦＥＴであるため、第１導電型はｎ型、第２導電型はｐ型であるが、これに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型としてｐチャネルＦＥＴを構成してもよい。
【００１６】
また、図３に示されるように、ソース領域２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの上面にはコンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄがそれぞれ形成され、ドレイン領域２１の上面にはコンタクトプラグ４６が形成され、バックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの上面にはコンタクトプラグ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄがそれぞれ形成されている。これらコンタクトプラグ４２Ａ〜４２Ｄ，４３Ａ〜４３Ｄ，４６は、Ｚ軸方向上方のメタル配線パターン（図示せず）と不純物拡散領域２２Ａ〜２２Ｄ，２３Ａ〜２３Ｄ，４６との間を電気的に接続するために形成されている。ただし、必ずしもこれらコンタクトプラグ４２Ａ〜４２Ｄ，４３Ａ〜４３Ｄの全てを形成する必要はなく、上層のメタル配線パターンに対応するコンタクトプラグのみを形成すればよい。
【００１７】
本実施の形態のＦＥＴ素子１は、図４〜図６の断面図に示されるように、半導体基板１０と第１半導体層１１と第２半導体層２０とからなる半導体構造を用いて作製される。本実施の形態では、半導体基板１０として、たとえばｐ型の単結晶シリコン基板を使用することができる。第１半導体層１１は、半導体基板１０の上面を下地として形成されたｎ型のエピタキシャル成長層（Ｓｉ層）であり、第２半導体層２０は、第１半導体層１１の上面を下地として形成されたｐ型のエピタキシャル成長層（Ｓｉ層）である。埋め込み拡散領域１２は、ｐ＋型不純物拡散層である。この埋め込み拡散領域１２は、たとえば、リソグラフィ工程とイオン注入工程とにより半導体基板１０の上層部にボロンやフッ化ボロンなどのｐ型不純物を選択的にイオン注入した後に、半導体基板１０上に第１半導体層１１をエピタキシャル成長させ、その後、導入されたｐ型不純物を熱処理で拡散させることで形成することができる。
【００１８】
また、ソース領域２２Ａ〜２２Ｄ及びドレイン領域２１は、リソグラフィ工程とイオン注入工程とにより、第２半導体層２０の上層部にリンや砒素などのｎ型不純物を選択的にイオン注入し、注入されたｎ型不純物を熱処理で活性化させることで形成される。バックゲート領域２３Ａ〜２３Ｄは、リソグラフィ工程とイオン注入工程とにより、第２半導体層２０に対してボロンやフッ化ボロンなどのｐ型不純物をイオン注入し、注入されたｐ型不純物を熱処理で活性化させることで形成される。バックゲート領域２３Ａ〜２３Ｄは、図４及び図５に例示されるように、埋め込み拡散領域１２の上面に到達する深さを有する。
【００１９】
ゲート電極３０は、図５及び図６に示されるように、シリコン酸化薄膜などのゲート絶縁膜２５上に形成されている。ゲート絶縁膜２５は、たとえば、第２半導体層２０の表面を熱酸化することで形成することができる。ゲート電極３０は、たとえば減圧ＣＶＤ（ｌｏｗ−ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、全面に亘って、リンが高濃度にドープされたポリシリコンからなる導電性材料層を成膜し、この導電性材料層をリソグラフィ工程とエッチング工程とでパターニングして形成され得る。
【００２０】
図３を参照すると、ゲート電極３０の外周端部３０ｐは、Ｘ−Ｙ平面でＸ軸方向に延在する２辺とＹ軸方向に延在する２辺と４つの頂点とを有する。ゲート電極３０は、Ｘ−Ｙ平面で矩形状（正４角形状）をなす外周端部３０ｐを有し、また、この外周端部３０ｐの形状と相似形をなす環状の内周端部３０ｉを有する。この内周端部３０ｉは、図３及び図６に示されるように、層厚方向（Ｚ軸方向）の貫通孔３０ｈをゲート電極３０の中心部に形作るものである。ドレイン領域２１は、この貫通孔３０ｈの直下方に形成されており、ドレイン領域２１の平面視形状は、図３に示されるように貫通孔３０ｈの形状と略同じである。
【００２１】
ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間にドレイン電圧が印加された状態で、ゲート電極３０とソース領域２２Ａ〜２２Ｄとの間に所定のゲート電圧（ゲート・ソース間電圧）が印加されると、ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間でゲート電極３０の直下領域にキャリアが誘起され、ｎ型チャネルが形成される。この結果、ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間にドレイン電流が流れる。
【００２２】
図３を参照すると、ソース領域２２Ａ，２２Ｂ，２２Ｃ，２２Ｄは、ゲート電極３０の外周端部３０ｐの４辺の外側にそれぞれ形成されている。また、右方のソース領域２２Ａは、バックゲート領域２３Ａ，２３Ｂ間に形成され、下方のソース領域２２Ｂは、バックゲート領域２３Ｂ，２３Ｃ間に形成され、左方のソース領域２２Ｃは、バックゲート領域２３Ｃ，２３Ｄ間に形成され、上方のソース領域２２Ｄは、バックゲート領域２３Ｄ，２３Ａ間に形成されている。さらに、ソース領域２２ＡのＹ軸方向の幅は、これに対応するドレイン領域２１のＹ軸方向の幅（一辺の長さ）と略同じあり、ソース領域２２ＢのＸ軸方向の幅は、これに対応するドレイン領域２１のＸ軸方向の幅（一辺の長さ）と略同じあり、ソース領域２２ＣのＹ軸方向の幅は、これに対応するドレイン領域２１のＹ軸方向の幅（一辺の長さ）と略同じあり、ソース領域２２ＤのＸ軸方向の幅は、これに対応するドレイン領域２１のＸ軸方向の幅（一辺の長さ）と略同じある。よって、ソース領域２２Ａ〜２２Ｄの形成範囲は、ゲート電極３０の頂点を除く４辺を介してドレイン領域２１と対向する範囲に限定される。このため、ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間に形成されるｎ型チャネルは、ゲート電極３０の頂点付近には形成されない。それ故、ＦＥＴ素子１を実際に作製する前にチャネルの形成範囲を正確に予測することができる。したがって、レイアウト設計段階でチャネル長とチャネル幅とを正確に定めることが可能である。
【００２３】
また、図３を参照すると、バックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、これら４つの頂点の外側にそれぞれ形成されており、ゲート電極３０の外周端部３０ｐを取り囲むように配列されている。また、各バックゲート領域は、最も近い頂点をなす２辺の延長線を跨ぐように形成される。たとえば、右側上方のバックゲート領域２３Ａは、外周端部３０ｐの頂点をなす２辺の延長線Ｅｘ，Ｅｙをそれぞれ跨ぐように形成されている。このため、図２の従来のレイアウトと比べると、バックゲート領域２３Ａ〜２３Ｄの占有面積が大きく、ＦＥＴ素子１の基板電位の安定化と、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄａｍａｇｅ）耐性（静電気によるＬＳＩの破壊耐性）の向上とを実現することができる。
【００２４】
また、図３を参照すると、ｎ型チャネルは、ゲート電極３０の直下において、ドレイン領域２１とソース領域２２Ａ間の領域と、ドレイン領域２１とソース領域２２Ｂ間の領域と、ドレイン領域２１とソース領域２２Ｃ間の領域と、ドレイン領域２１とソース領域２２Ｃ間の領域とにそれぞれ形成されるので、ｎ型チャネルは、ゲート電極３０の外周端部３０ｐの頂点付近には形成されない。よって、ゲート電極３０を上層のメタル配線に接続するコンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄは、ｎ型チャネルが形成されない領域の直上に形成されている。このため、層間絶縁膜４０にコンタクトホールを形成するためのエッチング工程でオーバエッチングによりゲート電極３０とゲート絶縁膜２５とがエッチングされた場合でも、チャネル形成領域がそのエッチングの影響を受けることを確実に回避することができる。また、仮に、ゲート電極３０が薄く、コンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄの構成材料がゲート電極３０に拡散した場合でも、チャネル特性に影響を与えることを確実に回避することが可能である。
【００２５】
また、ＦＥＴ素子１は、Ｘ−Ｙ平面において幾何学的対称性を有している。すなわち、ＦＥＴ素子１は、図３のＦＥＴ素子１の幾何学的中心（すなわちゲート電極３０の幾何学的中心）を通るＸ軸方向に沿ったＸ０軸と、同じ中心を通るＹ軸方向に沿ったＹ０軸という２つの軸を幾何学的対称軸として有している。よって、ＦＥＴ素子１は、Ｘ０軸とＹ０軸とに関してそれぞれ線対称構造を有する。また、ＦＥＴ素子１は、Ｘ０軸とＹ０軸との交差点を通り且つＺ軸方向に沿った回転対称軸を有している。この回転対称軸の周りにＦＥＴ素子１を回転させると、９０°回転ごとに元の形状が得られることが分かる。したがって、製造条件のばらつきが生じたとしても、ＦＥＴ素子１の特性のばらつきを抑制することができる。たとえば、ソース領域２２Ａ〜２２Ｄ及びドレイン領域２１の不純物濃度の空間分布に或る方向の偏りがあったとしても、ＦＥＴ素子１は、その偏りを打ち消す幾何学的対称性を有している。このため、不純物濃度の空間分布に偏りを持つ場合とそれを持たない場合とでＦＥＴ素子１の特性に差が生じることを抑制できる。
【００２６】
以上に説明したように本実施の形態のＦＥＴ素子１では、バックゲート領域２３Ａ〜２３Ｄの各々がゲート電極３０の外周端部３０ｐの頂点をなす２辺の延長線上をソース領域２２Ａ〜２２Ｄのいずれかに近接する方向へ跨るように形成されているので、バックゲート領域２３Ａ〜２３Ｄの占有面積が大きい。したがって、ＦＥＴ素子１の基板電位の安定化と素子特性のばらつき抑制とを実現することができる。
【００２７】
また、ソース領域２２Ａ〜２２Ｄの各々は、バックゲート領域２３Ａ〜２３Ｄのいずれか２つの領域間に形成されており、ソース領域２２Ａ〜２２Ｄの形成範囲は、ゲート電極３０の四角形の４辺を介してドレイン領域２１と対向する範囲に限定されている。よって、ｎ型チャネルは、ゲート電極３０の頂点付近には形成されないため、レイアウト設計段階でチャネル長とチャネル幅とを正確に定めることができ、設計コストの抑制と開発期間の短縮化とを実現することができる。このようにソース領域２２Ａ〜２２Ｄの形成範囲が限定されている構造であっても、バックゲート領域２３Ａ〜２３Ｄの各々がゲート電極３０の外周端部３０ｐの頂点をなす２辺の延長線上を跨るように形成されているので、ＦＥＴ素子１の基板電位の安定化と素子特性のばらつき抑制とを実現することが可能である。
【００２８】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図７は、実施の形態２の半導体装置に含まれるＦＥＴ素子のレイアウトの一例を概略的に示す平面図である。図７に示されるように、各々が実施の形態１のＦＥＴ素子１と同じ構造を有するＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂがマトリクス状に配列されている。図８は、これらＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂの配置を模式的に示す図である。
【００２９】
図７に示されるように、互いに隣接するＦＥＴ素子１Ａ，１Ｂは、１つのソース領域（Ｓ）を共有し、さらに、２つのバックゲート領域（ＢＧ）を共有している。このため、半導体装置におけるＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂ全体の占有面積を小さくすることができる。
【００３０】
また、同一符号を付されたＦＥＴ素子１Ａ，１Ａは、同じＦＥＴ素子群に属し、互いに並列に接続されている。すなわち、ＦＥＴ素子１Ａ，１Ａにおいて、ゲート電極（Ｇ）は互いに接続され、ドレイン領域（Ｄ）は互いに接続され、ソース領域（Ｓ）は互いに接続され、バックゲート領域（ＢＧ）は互いに接続される。一方、ＦＥＴ素子１Ｂ，１Ｂも、同じＦＥＴ素子群に属し、互いに並列に接続されている。
【００３１】
さらに、ＦＥＴ素子１Ａ，１Ａからなるトランジスタ素子群の幾何学的重心は、ＦＥＴ素子１Ｂ，１Ｂからなるトランジスタ素子群の幾何学的重心と同じである。よって、本実施の形態のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂのレイアウトは、コモンセントロイド配置となるように構成されている。したがって、ＦＥＴ素子間の素子特性のばらつきを抑制することができる。
【００３２】
図９（Ａ）〜図９（Ｃ）は、他のコモンセントロイド配置を例示する図である。図９（Ａ），（Ｂ）は、４つのＦＥＴ素子１Ａ，１Ａ，１Ａ，１ＡからなるＦＥＴ素子群の幾何学的重心と４つのＦＥＴ素子１Ｂ，１Ｂ，１Ｂ，１ＢからなるＦＥＴ素子群の幾何学的重心とが一致する配置を示す図である。また、図９（Ｃ）は、６つのＦＥＴ素子１Ａ，１Ａ，１Ａ，１Ａ，１Ａ，１ＡからなるＦＥＴ素子群の幾何学的重心と４つのＦＥＴ素子１Ｂ，１Ｂ，１Ｂ，１Ｂ，１Ｂ，１ＢからなるＦＥＴ素子群の幾何学的重心とが一致する配置を示す図である。
【００３３】
次に、図７のレイアウトを用いて図１０のＦＥＴ対を構成する場合の上層配線パターンについて説明する。図１０は、一対のｎチャネルＦＥＴ２Ａ，２Ｂからなる回路構成を示す図である。図１１（Ａ），（Ｂ），（Ｃ）及び図１２（Ａ），（Ｂ）は、図１０の回路を作製するための上層配線パターンの一例の形成手順を示す図である。
【００３４】
まず、図１１（Ａ）に示されるように、図７のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂの全てのバックゲート領域（ＢＧ）とソース領域（Ｓ）とに接続するメタル配線５１を形成する。次に、図１１（Ｂ）に示されるように、メタル配線５１よりも上方の上層配線として、右側上方のＦＥＴ素子１Ａのゲート電極（Ｇ）と左側下方のＦＥＴ素子１Ａのゲート電極（Ｇ）とに接続するメタル配線５２が形成される。次に、図１１（Ｃ）に示されるように、メタル配線５２よりも上方の上層配線として、左側上方のＦＥＴ素子１Ｂのゲート電極（Ｇ）と右側下方のＦＥＴ素子１Ｂのゲート電極（Ｇ）とに接続するメタル配線５３が形成される。次に、図１２（Ａ）に示されるように、メタル配線５３よりも上方の上層配線として、左側上方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）とに接続するメタル配線５４が形成される。そして、図１２（Ｂ）に示されるように、メタル配線５４よりも上方の上層配線として、右側上方のＦＥＴ素子１Ａのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ａのドレイン領域（Ｄ）とに接続するメタル配線５５が形成される。これにより、一対のＦＥＴ素子１Ａ，１ＡからなるｎチャネルＦＥＴ２Ａと、一対のＦＥＴ素子１Ｂ，１ＢからなるｎチャネルＦＥＴ２Ｂとを有する回路が作製される。
【００３５】
図１１（Ａ），（Ｂ），（Ｃ）及び図１２（Ａ），（Ｂ）は、合計５層の上層配線５１〜５５の形成手順を示すものであったが、合計３層の上層配線を形成して図１０の回路を作製することも可能である。図１３（Ａ），（Ｂ），（Ｃ）は、図１０の回路を作製するための上層配線パターンの他の例の形成手順を示す図である。
【００３６】
まず、図１３（Ａ）に示されるように、図７のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂの全てのバックゲート領域（ＢＧ）とソース領域（Ｓ）とに接続するメタル配線６１が形成される。次に、図１３（Ｂ）に示されるように、メタル配線６１よりも上方の上層配線として、右側上方のＦＥＴ素子１Ａのゲート電極（Ｇ）と左側下方のＦＥＴ素子１Ａのゲート電極（Ｇ）とに接続するメタル配線６２Ａと、左側上方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）とに接続するメタル配線６２Ｂとが形成される。次に、図１３（Ｃ）に示されるように、メタル配線６２Ａ，６２Ｂよりも上方の上層配線として、左側上方のＦＥＴ素子１Ｂのゲート電極（Ｇ）と右側下方のＦＥＴ素子１Ｂのゲート電極（Ｇ）とに接続するメタル配線６３Ａと、右側上方のＦＥＴ素子１Ａのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ａのドレイン領域（Ｄ）とに接続するメタル配線６３Ｂとが形成される。これにより、一対のＦＥＴ素子１Ａ，１ＡからなるｎチャネルＦＥＴ２Ａと、一対のＦＥＴ素子１Ｂ，１ＢからなるｎチャネルＦＥＴ２Ｂとを有する回路が作製される。
【００３７】
以上、合計４個のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂのコモンセントロイド配置に対する上層配線パターンを示したが、より多くのＦＥＴ素子のコモンセントロイド配置に対して上層配線パターンを形成することもできる。図１４は、多数のＦＥＴ素子１，１，…をマトリクス状に配列してなるコモンセントロイド配置のレイアウトを概略的に示す平面図である。図１５〜図１９は、図１４のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の形成手順を示す図である。
【００３８】
まず、図１５に示されるように、図１４のＦＥＴ素子１，１，…の全てのバックゲート領域（ＢＧ）とソース領域（Ｓ）とに接続するメタル配線７１が形成される。次に、図１６に示されるように、メタル配線７１よりも上方の上層配線として、右斜め方向に互いに隣接するＦＥＴ素子１，１のゲート電極（Ｇ）に接続するメタル配線７２が形成される。次に、図１７に示されるように、メタル配線７２よりも上方の上層配線として、左斜め方向に互いに隣接するＦＥＴ素子１，１のゲート電極（Ｇ）に接続するメタル配線７３が形成される。次に、図１８に示されるように、メタル配線７３よりも上方の上層配線として、右斜め方向に互いに隣接するＦＥＴ素子１，１のドレイン領域（Ｄ）に接続するメタル配線７４が形成される。そして、図１９に示されるように、メタル配線７４よりも上方の上層配線として、左斜め方向に互いに隣接するＦＥＴ素子１，１のドレイン領域（Ｄ）に接続するメタル配線７５が形成される。
【００３９】
以上に説明したように実施の形態１のＦＥＴ素子１をマトリクス状に配列することで素子密度の高いコモンセントロイド配置を実現することができる。
【００４０】
また、上述したように、図３のコンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄは、チャネルが形成されない領域の直上に形成されている。よって、特許文献２に開示されている従来のレイアウト構造と比べると、バックゲート領域（Ｇ）の占有面積を大きくすることができるので、基板電位の安定化と素子特性のばらつき抑制とを向上させることができる。図２０は、特許文献２に開示されている従来のレイアウト構造を示す図である。図２０に示されるように、バックゲート領域（ＢＧ）は、レイアウトの最外周部にのみ配置されており、レイアウトの内側領域には配置されていない。しかも、ゲート電極配線（Ｇ）が格子状に形成されているのでバックゲート領域（ＢＧ）の占有面積を拡大することができない。また、バックゲート領域（ＢＧ）が最外周部よりも内側にないため、最外周部のトランジスタと内側（特に中央部）のトランジスタとの間で基板バイアス効果に差が生じ、これによりトランジスタ特性に差が生じるおそれがある。さらに、バックゲート領域（ＢＧ）が最外周部よりも内側にないため、外来ノイズによる過電圧（サージ）により内部のトランジスタ素子が静電破壊されてしまうおそれがある。
【００４１】
これに対し、本実施の形態のレイアウト構造では、各ＦＥＴ素子が複数のバックゲート領域を有し、これらバックゲート領域が幾何学的対称性（線対称性及び回転対称性）を有する。したがって、本実施の形態のレイアウト構成は、回路規模が大きい場合にも、素子特性とＥＳＤ耐性に優れている。また、ＦＥＴ素子間の特性のばらつきが抑制された大規模なトランジスタ群を作製することができる。
【００４２】
実施の形態１，２の変形例．
以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記ゲート電極３０の外周端部３０ｐ及び内周端部３０ｉの平面視形状は矩形状であったが、これに限定されるものではない。ゲート電極３０の外周端部３０ｐ及び内周端部３０ｉの形状がＮ個の辺（Ｎは３以上の正整数）を有する正多角形であってよい。
【００４３】
また、ドレイン容量を低い値にする観点からは、図３に示されるように、環状のゲート電極３０で囲まれる内側の領域にドレイン領域２１を形成し、ゲート電極３０の外側の領域にソース領域２２Ａ〜２２Ｄを形成することが好ましいが、これに限定されるものではない。ゲート電極３０で囲まれる内側の領域にソース領域を形成し、ゲート電極３０の外側の領域にドレイン領域を形成してもよい。
【００４４】
そして、上記実施の形態１，２の構成は、全ての種類のＦＥＴに適用可能である。たとえば、ｎチャネルＦＥＴだけでなくｐチャネルＦＥＴに適用することができ、エンハンスメント形ＦＥＴ、ディプレッション形ＦＥＴなどの種類のＦＥＴにも適用可能である。
【符号の説明】
【００４５】
１，１Ａ，１Ｂ 電界効果トランジスタ素子（ＦＥＴ素子）、 １０ 半導体基板、 １１ 第１半導体層、 １２ 埋め込み拡散領域、 ２０ 第２半導体層、 ２１ ドレイン領域、 ２２Ａ〜２２Ｄ ソース領域、 ２３Ａ〜２３Ｄ バックゲート領域、 ２５ ゲート絶縁膜、 ３０ ゲート電極、 ４０ 層間絶縁膜、 ４２Ａ〜４２Ｄ，４３Ａ〜４３Ｄ，４５Ａ〜４５Ｄ，４６ コンタクトプラグ、 Ｅｘ，Ｅｙ 延長線。
【技術分野】
【０００１】
本発明は、半導体集積回路におけるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
多数の電界効果トランジスタ（ＦＥＴ）を含む半導体集積回路では、当該半導体集積回路の製造条件のばらつきによりＦＥＴ間で閾値電圧などの素子特性のばらつきが生じ、歩留まり低下や半導体集積回路の動作不良の原因となることがある。製造条件のばらつきは、たとえば、リソグラフィ工程でのレジスト露光量の空間的なばらつき、あるいは、斜めイオン注入工程で導入された不純物濃度の空間分布のばらつきに起因して生じ得る。また、製造条件のばらつきが小さくても、パワー半導体素子などの熱源または応力発生源からの距離に応じてＦＥＴ間で素子特性のばらつきが製造後に生じることもある。複数のＦＥＴを用いる高精度なアナログ集積回路（たとえば、差動型オペアンプやカレントミラー回路）では、ＦＥＴ間の素子特性のばらつきが抑制されるように素子のレイアウト設計を行うことが重要である。
【０００３】
上記のような素子特性のばらつきを打ち消す方法としては、従来より、複数のＦＥＴの配置に幾何学的対称性を持たせるレイアウトが存在する。この種のレイアウトの１つとしては、コモンセントロイド（ｃｏｍｍｏｎ ｃｅｎｔｒｏｉｄ）配置が知られている。たとえば、差動型オペアンプの差動入力段やカレント・ミラー回路のように一対のＭＯＳＦＥＴを有する半導体集積回路では、これらＭＯＳＦＥＴの素子特性を互いにマッチングさせる必要がある。コモンセントロイド配置はこのようなマッチングが要求される回路に有効である。
【０００４】
また、ＦＥＴの形状自体に幾何学的対称性（たとえば、点対称性、線対称性もしくはこれらの組み合わせ）を持たせることで、ＦＥＴ間の特性のばらつき発生を抑制するレイアウトも提案されている。この種のレイアウトは、たとえば、特開２００９−１８８２２３号公報（特許文献１）に開示されている。図１は、この特許文献１に開示されているレイアウト構造の平面図である。図１のＦＥＴは、中空矩形状のゲート電極１３０Ｇと、このゲート電極１３０Ｇに囲まれる領域に形成されたドレイン領域１３０Ｄと、ゲート電極１３０Ｇの外周を取り囲むように形成されたソース領域１３０Ｓとを有する。このＦＥＴは、Ｘ１軸及びＹ１軸に関してそれぞれ線対称構造を有している。チャネルは、ゲート電極１３０Ｇの内周と外周との間で３６０°の方向に形成される。このため、仮にソース領域１３０Ｓ及びドレイン領域１３０Ｄの不純物濃度の空間分布に偏りがある場合でも、その偏りに起因する素子特性のばらつき発生を抑制することができる。
【０００５】
また、特開２００８−７８４６９号公報（特許文献２）には、図１のＦＥＴと類似する幾何学的対称性を有するＦＥＴ構造が開示されている。図２は、特許文献２に開示されているレイアウト構造の平面図（上面図）である。図２のＦＥＴは、４つの辺を有する矩形環状のゲート電極１３１Ｇと、ゲート電極１３１Ｇの内側に形成されたドレイン電極１３１Ｄと、４つの辺の外側の領域にそれぞれ形成されたソース領域１３１Ｓａ，１３１Ｓｂ，１３１Ｓｃ，１３１Ｓｄと、ゲート電極１３１Ｇの４つの頂点の外側にそれぞれ形成されたバックゲート領域１３１ＢＧａ，１３１ＢＧｂ，１３１ＢＧｃ，１３１ＢＧｄとを有する。ゲート電極１３１Ｇは、図１のゲート電極１３０Ｇと同様の線対称構造を有している。ただし、図２のＦＥＴの構造は、単位ゲート幅当たりのドレイン容量を低減することを目的とする構造であり、素子特性のばらつき抑制を目的としたものではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１８８２２３号公報（図３，段落００２０）
【特許文献２】特開２００８−７８４６９号公報（図１及び図２，段落００１８〜００２６）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１のＦＥＴは、バックゲート領域を持たないので、基板バイアス効果（基板電位の変化に応じてＦＥＴの閾値電圧が変化する現象）を利用してＦＥＴの特性を制御することができない。これに対し、図２のＦＥＴには、バックゲート領域１３１ＢＧａ〜１３１ＢＧｄが形成されている。しかしながら、これらバックゲート領域１３１ＢＧａ〜１３１ＢＧｄの配置では、基板電位を安定化させることに限界がある。特に、図２のＦＥＴの構造をマトリクス状に配列してなる半導体集積回路の場合、ＦＥＴ間の基板電位のばらつきを抑制することが難しいという問題がある。
【０００８】
上記に鑑みて本発明の目的は、基板電位を十分に安定化させることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、複数の電界効果トランジスタ素子を備えた半導体装置であって、前記各電界効果トランジスタ素子は、半導体基板の主面上に形成され、前記主面を平面視したときにＮ角形（Ｎは３以上の整数）をなす外周端部と前記主面の面内方向に垂直な方向の貫通孔を形作る内周端部とを有する環状のゲート電極と、前記半導体基板の主面と前記ゲート電極との間に介在するゲート絶縁膜と、前記半導体基板の内部で前記貫通孔の直下方に形成され、ソース領域及びドレイン領域の一方をなす第１導電型の内側不純物拡散領域と、前記半導体基板の内部で前記Ｎ角形のＮ個の辺の外側にそれぞれ形成され、前記ソース領域及び前記ドレイン領域の他方をなす前記第１導電型のＮ個の外側不純物拡散領域と、前記半導体基板の内部で前記ゲート電極のＮ角形の頂点の外側に形成された、前記第１導電型とは逆の第２導電型のバックゲート領域とを有し、前記バックゲート領域は、前記Ｎ角形のＮ個の辺のうち当該頂点をなす２辺の少なくとも一方の延長線上を前記外側不純物拡散領域のいずれかに近接する方向へ跨るように形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明の一態様によれば、各バックゲート領域は、Ｎ角形状のゲート電極の頂点をなす２辺の少なくとも一方の延長線上を外側不純物拡散領域に近接する方向へ跨るように形成されているので、バックゲート領域の占有面積を大きくすることができる。したがって、電界効果トランジスタ素子の基板電位の安定化と素子特性のばらつき抑制とを実現することができる。
【図面の簡単な説明】
【００１１】
【図１】特許文献１（特開２００９−１８８２２３号公報）に開示されているレイアウト構造の平面図である。
【図２】特許文献２（特開２００８−７８４６９号公報）に開示されているレイアウト構造の平面図である。
【図３】本発明に係る実施の形態の半導体装置に含まれる電界効果トランジスタ素子（ＦＥＴ素子）のレイアウトを概略的に示す平面図である。
【図４】図３のＦＥＴ素子のＩＶ−ＩＶ線における概略断面図である。
【図５】図３のＦＥＴ素子のＶ−Ｖ線における概略断面図である。
【図６】図３のＦＥＴ素子１のＶＩ−ＶＩ線における概略断面図である。
【図７】本発明に係る実施の形態２の半導体装置に含まれるＦＥＴ素子群のレイアウトの一例を概略的に示す平面図である。
【図８】図７のＦＥＴ素子群のコモンセントロイド配置を示す図である。
【図９】（Ａ）〜（Ｃ）は、コモンセントロイド配置を例示する図である。
【図１０】一対のｎチャネルＦＥＴからなる回路構成を示す図である。
【図１１】（Ａ），（Ｂ），（Ｃ）は、図１０の回路を作製するための上層配線パターンの一例の第１乃至第３の形成手順を示す図である。
【図１２】（Ａ），（Ｂ）は、図１０の回路を作製するための上層配線パターンの一例の第４乃至第５の形成手順を示す図である。
【図１３】（Ａ），（Ｂ），（Ｃ）は、図１０の回路を作製するための上層配線パターンの他の例の形成手順を示す図である。
【図１４】多数のＦＥＴ素子をマトリクス状に配列してなる半導体装置のレイアウトを概略的に示す図である。
【図１５】図１４のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第１の形成手順を示す図である。
【図１６】図１４のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第２の形成手順を示す図である。
【図１７】図１３のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第３の形成手順を示す図である。
【図１８】図１３のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第４の形成手順を示す図である。
【図１９】図１３のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の第５の形成手順を示す図である。
【図２０】特許文献２に開示されている従来のレイアウト構造を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１３】
実施の形態１．
図３は、本発明に係る実施の形態１の半導体装置に含まれる電界効果トランジスタ素子（ＦＥＴ素子）１のレイアウトを概略的に示す平面図である。図３には、３次元直交座標系をなすＸ軸、Ｙ軸及びＺ軸が示されている。また、図４は、図３のＦＥＴ素子１のＩＶ−ＩＶ線における概略断面図を示し、図５は、図３のＦＥＴ素子１のＶ−Ｖ線における概略断面図を示し、図６は、図３のＦＥＴ素子１のＶＩ−ＶＩ線における概略断面図を示している。図３のＸ軸及びＹ軸の方向は、図４〜図６の半導体基板１０の上面すなわち主面に平行であり、Ｚ軸の方向は、半導体基板１０の主面に垂直である。図４〜図６には層間絶縁膜４０の断面が示されているが、図３の平面図には、説明の便宜上、層間絶縁膜４０は示されていない。なお、図４〜図６に示される断面構造は一例であり、ＦＥＴ素子１の断面構造はこれに限定されるものではない。
【００１４】
図３に示されるように、ＦＥＴ素子１は、正四角形状の外周端部３０ｐと内周端部３０ｉとを持つ環状のゲート電極３０を有する。またＦＥＴ素子１は、ゲート電極３０の内周端部３０ｉの内側でゲート電極３０に囲まれるように形成された第１導電型のドレイン領域（内側不純物拡散領域）２１と、ゲート電極３０の外側に形成された第１導電型のソース領域（外側不純物拡散領域）２２Ａ，２２Ｂ，２２Ｃ，２２Ｄと、第１導電型とは逆の第２導電型の不純物拡散領域であるバックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄとを有する。これらバックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、外周端部３０ｐの頂点の外側にそれぞれ形成されている。ゲート電極３０の上面には、当該ゲート電極３０とＺ軸方向上方のメタル配線との間を電気的に接続するコンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄが形成されている。説明の便宜上、図３では、ゲート電極３０は記号「Ｇ」と、ドレイン領域２１は記号「Ｄ」と、ソース領域２２Ａ〜２２Ｄは記号「Ｓ」と、バックゲート領域２３Ａ〜２３Ｄは記号「ＢＧ」とでそれぞれ表されている。他の図面でも同様の記号が使用される。
【００１５】
本実施の形態のＦＥＴ素子１は、ゲート電極３０の直下にｎ型チャネルを形成するｎチャネルＦＥＴであるため、第１導電型はｎ型、第２導電型はｐ型であるが、これに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型としてｐチャネルＦＥＴを構成してもよい。
【００１６】
また、図３に示されるように、ソース領域２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの上面にはコンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄがそれぞれ形成され、ドレイン領域２１の上面にはコンタクトプラグ４６が形成され、バックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの上面にはコンタクトプラグ４３Ａ，４３Ｂ，４３Ｃ，４３Ｄがそれぞれ形成されている。これらコンタクトプラグ４２Ａ〜４２Ｄ，４３Ａ〜４３Ｄ，４６は、Ｚ軸方向上方のメタル配線パターン（図示せず）と不純物拡散領域２２Ａ〜２２Ｄ，２３Ａ〜２３Ｄ，４６との間を電気的に接続するために形成されている。ただし、必ずしもこれらコンタクトプラグ４２Ａ〜４２Ｄ，４３Ａ〜４３Ｄの全てを形成する必要はなく、上層のメタル配線パターンに対応するコンタクトプラグのみを形成すればよい。
【００１７】
本実施の形態のＦＥＴ素子１は、図４〜図６の断面図に示されるように、半導体基板１０と第１半導体層１１と第２半導体層２０とからなる半導体構造を用いて作製される。本実施の形態では、半導体基板１０として、たとえばｐ型の単結晶シリコン基板を使用することができる。第１半導体層１１は、半導体基板１０の上面を下地として形成されたｎ型のエピタキシャル成長層（Ｓｉ層）であり、第２半導体層２０は、第１半導体層１１の上面を下地として形成されたｐ型のエピタキシャル成長層（Ｓｉ層）である。埋め込み拡散領域１２は、ｐ＋型不純物拡散層である。この埋め込み拡散領域１２は、たとえば、リソグラフィ工程とイオン注入工程とにより半導体基板１０の上層部にボロンやフッ化ボロンなどのｐ型不純物を選択的にイオン注入した後に、半導体基板１０上に第１半導体層１１をエピタキシャル成長させ、その後、導入されたｐ型不純物を熱処理で拡散させることで形成することができる。
【００１８】
また、ソース領域２２Ａ〜２２Ｄ及びドレイン領域２１は、リソグラフィ工程とイオン注入工程とにより、第２半導体層２０の上層部にリンや砒素などのｎ型不純物を選択的にイオン注入し、注入されたｎ型不純物を熱処理で活性化させることで形成される。バックゲート領域２３Ａ〜２３Ｄは、リソグラフィ工程とイオン注入工程とにより、第２半導体層２０に対してボロンやフッ化ボロンなどのｐ型不純物をイオン注入し、注入されたｐ型不純物を熱処理で活性化させることで形成される。バックゲート領域２３Ａ〜２３Ｄは、図４及び図５に例示されるように、埋め込み拡散領域１２の上面に到達する深さを有する。
【００１９】
ゲート電極３０は、図５及び図６に示されるように、シリコン酸化薄膜などのゲート絶縁膜２５上に形成されている。ゲート絶縁膜２５は、たとえば、第２半導体層２０の表面を熱酸化することで形成することができる。ゲート電極３０は、たとえば減圧ＣＶＤ（ｌｏｗ−ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、全面に亘って、リンが高濃度にドープされたポリシリコンからなる導電性材料層を成膜し、この導電性材料層をリソグラフィ工程とエッチング工程とでパターニングして形成され得る。
【００２０】
図３を参照すると、ゲート電極３０の外周端部３０ｐは、Ｘ−Ｙ平面でＸ軸方向に延在する２辺とＹ軸方向に延在する２辺と４つの頂点とを有する。ゲート電極３０は、Ｘ−Ｙ平面で矩形状（正４角形状）をなす外周端部３０ｐを有し、また、この外周端部３０ｐの形状と相似形をなす環状の内周端部３０ｉを有する。この内周端部３０ｉは、図３及び図６に示されるように、層厚方向（Ｚ軸方向）の貫通孔３０ｈをゲート電極３０の中心部に形作るものである。ドレイン領域２１は、この貫通孔３０ｈの直下方に形成されており、ドレイン領域２１の平面視形状は、図３に示されるように貫通孔３０ｈの形状と略同じである。
【００２１】
ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間にドレイン電圧が印加された状態で、ゲート電極３０とソース領域２２Ａ〜２２Ｄとの間に所定のゲート電圧（ゲート・ソース間電圧）が印加されると、ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間でゲート電極３０の直下領域にキャリアが誘起され、ｎ型チャネルが形成される。この結果、ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間にドレイン電流が流れる。
【００２２】
図３を参照すると、ソース領域２２Ａ，２２Ｂ，２２Ｃ，２２Ｄは、ゲート電極３０の外周端部３０ｐの４辺の外側にそれぞれ形成されている。また、右方のソース領域２２Ａは、バックゲート領域２３Ａ，２３Ｂ間に形成され、下方のソース領域２２Ｂは、バックゲート領域２３Ｂ，２３Ｃ間に形成され、左方のソース領域２２Ｃは、バックゲート領域２３Ｃ，２３Ｄ間に形成され、上方のソース領域２２Ｄは、バックゲート領域２３Ｄ，２３Ａ間に形成されている。さらに、ソース領域２２ＡのＹ軸方向の幅は、これに対応するドレイン領域２１のＹ軸方向の幅（一辺の長さ）と略同じあり、ソース領域２２ＢのＸ軸方向の幅は、これに対応するドレイン領域２１のＸ軸方向の幅（一辺の長さ）と略同じあり、ソース領域２２ＣのＹ軸方向の幅は、これに対応するドレイン領域２１のＹ軸方向の幅（一辺の長さ）と略同じあり、ソース領域２２ＤのＸ軸方向の幅は、これに対応するドレイン領域２１のＸ軸方向の幅（一辺の長さ）と略同じある。よって、ソース領域２２Ａ〜２２Ｄの形成範囲は、ゲート電極３０の頂点を除く４辺を介してドレイン領域２１と対向する範囲に限定される。このため、ソース領域２２Ａ〜２２Ｄとドレイン領域２１との間に形成されるｎ型チャネルは、ゲート電極３０の頂点付近には形成されない。それ故、ＦＥＴ素子１を実際に作製する前にチャネルの形成範囲を正確に予測することができる。したがって、レイアウト設計段階でチャネル長とチャネル幅とを正確に定めることが可能である。
【００２３】
また、図３を参照すると、バックゲート領域２３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、これら４つの頂点の外側にそれぞれ形成されており、ゲート電極３０の外周端部３０ｐを取り囲むように配列されている。また、各バックゲート領域は、最も近い頂点をなす２辺の延長線を跨ぐように形成される。たとえば、右側上方のバックゲート領域２３Ａは、外周端部３０ｐの頂点をなす２辺の延長線Ｅｘ，Ｅｙをそれぞれ跨ぐように形成されている。このため、図２の従来のレイアウトと比べると、バックゲート領域２３Ａ〜２３Ｄの占有面積が大きく、ＦＥＴ素子１の基板電位の安定化と、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄａｍａｇｅ）耐性（静電気によるＬＳＩの破壊耐性）の向上とを実現することができる。
【００２４】
また、図３を参照すると、ｎ型チャネルは、ゲート電極３０の直下において、ドレイン領域２１とソース領域２２Ａ間の領域と、ドレイン領域２１とソース領域２２Ｂ間の領域と、ドレイン領域２１とソース領域２２Ｃ間の領域と、ドレイン領域２１とソース領域２２Ｃ間の領域とにそれぞれ形成されるので、ｎ型チャネルは、ゲート電極３０の外周端部３０ｐの頂点付近には形成されない。よって、ゲート電極３０を上層のメタル配線に接続するコンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄは、ｎ型チャネルが形成されない領域の直上に形成されている。このため、層間絶縁膜４０にコンタクトホールを形成するためのエッチング工程でオーバエッチングによりゲート電極３０とゲート絶縁膜２５とがエッチングされた場合でも、チャネル形成領域がそのエッチングの影響を受けることを確実に回避することができる。また、仮に、ゲート電極３０が薄く、コンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄの構成材料がゲート電極３０に拡散した場合でも、チャネル特性に影響を与えることを確実に回避することが可能である。
【００２５】
また、ＦＥＴ素子１は、Ｘ−Ｙ平面において幾何学的対称性を有している。すなわち、ＦＥＴ素子１は、図３のＦＥＴ素子１の幾何学的中心（すなわちゲート電極３０の幾何学的中心）を通るＸ軸方向に沿ったＸ０軸と、同じ中心を通るＹ軸方向に沿ったＹ０軸という２つの軸を幾何学的対称軸として有している。よって、ＦＥＴ素子１は、Ｘ０軸とＹ０軸とに関してそれぞれ線対称構造を有する。また、ＦＥＴ素子１は、Ｘ０軸とＹ０軸との交差点を通り且つＺ軸方向に沿った回転対称軸を有している。この回転対称軸の周りにＦＥＴ素子１を回転させると、９０°回転ごとに元の形状が得られることが分かる。したがって、製造条件のばらつきが生じたとしても、ＦＥＴ素子１の特性のばらつきを抑制することができる。たとえば、ソース領域２２Ａ〜２２Ｄ及びドレイン領域２１の不純物濃度の空間分布に或る方向の偏りがあったとしても、ＦＥＴ素子１は、その偏りを打ち消す幾何学的対称性を有している。このため、不純物濃度の空間分布に偏りを持つ場合とそれを持たない場合とでＦＥＴ素子１の特性に差が生じることを抑制できる。
【００２６】
以上に説明したように本実施の形態のＦＥＴ素子１では、バックゲート領域２３Ａ〜２３Ｄの各々がゲート電極３０の外周端部３０ｐの頂点をなす２辺の延長線上をソース領域２２Ａ〜２２Ｄのいずれかに近接する方向へ跨るように形成されているので、バックゲート領域２３Ａ〜２３Ｄの占有面積が大きい。したがって、ＦＥＴ素子１の基板電位の安定化と素子特性のばらつき抑制とを実現することができる。
【００２７】
また、ソース領域２２Ａ〜２２Ｄの各々は、バックゲート領域２３Ａ〜２３Ｄのいずれか２つの領域間に形成されており、ソース領域２２Ａ〜２２Ｄの形成範囲は、ゲート電極３０の四角形の４辺を介してドレイン領域２１と対向する範囲に限定されている。よって、ｎ型チャネルは、ゲート電極３０の頂点付近には形成されないため、レイアウト設計段階でチャネル長とチャネル幅とを正確に定めることができ、設計コストの抑制と開発期間の短縮化とを実現することができる。このようにソース領域２２Ａ〜２２Ｄの形成範囲が限定されている構造であっても、バックゲート領域２３Ａ〜２３Ｄの各々がゲート電極３０の外周端部３０ｐの頂点をなす２辺の延長線上を跨るように形成されているので、ＦＥＴ素子１の基板電位の安定化と素子特性のばらつき抑制とを実現することが可能である。
【００２８】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図７は、実施の形態２の半導体装置に含まれるＦＥＴ素子のレイアウトの一例を概略的に示す平面図である。図７に示されるように、各々が実施の形態１のＦＥＴ素子１と同じ構造を有するＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂがマトリクス状に配列されている。図８は、これらＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂの配置を模式的に示す図である。
【００２９】
図７に示されるように、互いに隣接するＦＥＴ素子１Ａ，１Ｂは、１つのソース領域（Ｓ）を共有し、さらに、２つのバックゲート領域（ＢＧ）を共有している。このため、半導体装置におけるＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂ全体の占有面積を小さくすることができる。
【００３０】
また、同一符号を付されたＦＥＴ素子１Ａ，１Ａは、同じＦＥＴ素子群に属し、互いに並列に接続されている。すなわち、ＦＥＴ素子１Ａ，１Ａにおいて、ゲート電極（Ｇ）は互いに接続され、ドレイン領域（Ｄ）は互いに接続され、ソース領域（Ｓ）は互いに接続され、バックゲート領域（ＢＧ）は互いに接続される。一方、ＦＥＴ素子１Ｂ，１Ｂも、同じＦＥＴ素子群に属し、互いに並列に接続されている。
【００３１】
さらに、ＦＥＴ素子１Ａ，１Ａからなるトランジスタ素子群の幾何学的重心は、ＦＥＴ素子１Ｂ，１Ｂからなるトランジスタ素子群の幾何学的重心と同じである。よって、本実施の形態のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂのレイアウトは、コモンセントロイド配置となるように構成されている。したがって、ＦＥＴ素子間の素子特性のばらつきを抑制することができる。
【００３２】
図９（Ａ）〜図９（Ｃ）は、他のコモンセントロイド配置を例示する図である。図９（Ａ），（Ｂ）は、４つのＦＥＴ素子１Ａ，１Ａ，１Ａ，１ＡからなるＦＥＴ素子群の幾何学的重心と４つのＦＥＴ素子１Ｂ，１Ｂ，１Ｂ，１ＢからなるＦＥＴ素子群の幾何学的重心とが一致する配置を示す図である。また、図９（Ｃ）は、６つのＦＥＴ素子１Ａ，１Ａ，１Ａ，１Ａ，１Ａ，１ＡからなるＦＥＴ素子群の幾何学的重心と４つのＦＥＴ素子１Ｂ，１Ｂ，１Ｂ，１Ｂ，１Ｂ，１ＢからなるＦＥＴ素子群の幾何学的重心とが一致する配置を示す図である。
【００３３】
次に、図７のレイアウトを用いて図１０のＦＥＴ対を構成する場合の上層配線パターンについて説明する。図１０は、一対のｎチャネルＦＥＴ２Ａ，２Ｂからなる回路構成を示す図である。図１１（Ａ），（Ｂ），（Ｃ）及び図１２（Ａ），（Ｂ）は、図１０の回路を作製するための上層配線パターンの一例の形成手順を示す図である。
【００３４】
まず、図１１（Ａ）に示されるように、図７のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂの全てのバックゲート領域（ＢＧ）とソース領域（Ｓ）とに接続するメタル配線５１を形成する。次に、図１１（Ｂ）に示されるように、メタル配線５１よりも上方の上層配線として、右側上方のＦＥＴ素子１Ａのゲート電極（Ｇ）と左側下方のＦＥＴ素子１Ａのゲート電極（Ｇ）とに接続するメタル配線５２が形成される。次に、図１１（Ｃ）に示されるように、メタル配線５２よりも上方の上層配線として、左側上方のＦＥＴ素子１Ｂのゲート電極（Ｇ）と右側下方のＦＥＴ素子１Ｂのゲート電極（Ｇ）とに接続するメタル配線５３が形成される。次に、図１２（Ａ）に示されるように、メタル配線５３よりも上方の上層配線として、左側上方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）とに接続するメタル配線５４が形成される。そして、図１２（Ｂ）に示されるように、メタル配線５４よりも上方の上層配線として、右側上方のＦＥＴ素子１Ａのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ａのドレイン領域（Ｄ）とに接続するメタル配線５５が形成される。これにより、一対のＦＥＴ素子１Ａ，１ＡからなるｎチャネルＦＥＴ２Ａと、一対のＦＥＴ素子１Ｂ，１ＢからなるｎチャネルＦＥＴ２Ｂとを有する回路が作製される。
【００３５】
図１１（Ａ），（Ｂ），（Ｃ）及び図１２（Ａ），（Ｂ）は、合計５層の上層配線５１〜５５の形成手順を示すものであったが、合計３層の上層配線を形成して図１０の回路を作製することも可能である。図１３（Ａ），（Ｂ），（Ｃ）は、図１０の回路を作製するための上層配線パターンの他の例の形成手順を示す図である。
【００３６】
まず、図１３（Ａ）に示されるように、図７のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂの全てのバックゲート領域（ＢＧ）とソース領域（Ｓ）とに接続するメタル配線６１が形成される。次に、図１３（Ｂ）に示されるように、メタル配線６１よりも上方の上層配線として、右側上方のＦＥＴ素子１Ａのゲート電極（Ｇ）と左側下方のＦＥＴ素子１Ａのゲート電極（Ｇ）とに接続するメタル配線６２Ａと、左側上方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ｂのドレイン領域（Ｄ）とに接続するメタル配線６２Ｂとが形成される。次に、図１３（Ｃ）に示されるように、メタル配線６２Ａ，６２Ｂよりも上方の上層配線として、左側上方のＦＥＴ素子１Ｂのゲート電極（Ｇ）と右側下方のＦＥＴ素子１Ｂのゲート電極（Ｇ）とに接続するメタル配線６３Ａと、右側上方のＦＥＴ素子１Ａのドレイン領域（Ｄ）と右側下方のＦＥＴ素子１Ａのドレイン領域（Ｄ）とに接続するメタル配線６３Ｂとが形成される。これにより、一対のＦＥＴ素子１Ａ，１ＡからなるｎチャネルＦＥＴ２Ａと、一対のＦＥＴ素子１Ｂ，１ＢからなるｎチャネルＦＥＴ２Ｂとを有する回路が作製される。
【００３７】
以上、合計４個のＦＥＴ素子１Ａ，１Ｂ，１Ａ，１Ｂのコモンセントロイド配置に対する上層配線パターンを示したが、より多くのＦＥＴ素子のコモンセントロイド配置に対して上層配線パターンを形成することもできる。図１４は、多数のＦＥＴ素子１，１，…をマトリクス状に配列してなるコモンセントロイド配置のレイアウトを概略的に示す平面図である。図１５〜図１９は、図１４のレイアウトを用いて図１０の回路を作製するための上層配線パターンの一例の形成手順を示す図である。
【００３８】
まず、図１５に示されるように、図１４のＦＥＴ素子１，１，…の全てのバックゲート領域（ＢＧ）とソース領域（Ｓ）とに接続するメタル配線７１が形成される。次に、図１６に示されるように、メタル配線７１よりも上方の上層配線として、右斜め方向に互いに隣接するＦＥＴ素子１，１のゲート電極（Ｇ）に接続するメタル配線７２が形成される。次に、図１７に示されるように、メタル配線７２よりも上方の上層配線として、左斜め方向に互いに隣接するＦＥＴ素子１，１のゲート電極（Ｇ）に接続するメタル配線７３が形成される。次に、図１８に示されるように、メタル配線７３よりも上方の上層配線として、右斜め方向に互いに隣接するＦＥＴ素子１，１のドレイン領域（Ｄ）に接続するメタル配線７４が形成される。そして、図１９に示されるように、メタル配線７４よりも上方の上層配線として、左斜め方向に互いに隣接するＦＥＴ素子１，１のドレイン領域（Ｄ）に接続するメタル配線７５が形成される。
【００３９】
以上に説明したように実施の形態１のＦＥＴ素子１をマトリクス状に配列することで素子密度の高いコモンセントロイド配置を実現することができる。
【００４０】
また、上述したように、図３のコンタクトプラグ４５Ａ，４５Ｂ，４５Ｃ，４５Ｄは、チャネルが形成されない領域の直上に形成されている。よって、特許文献２に開示されている従来のレイアウト構造と比べると、バックゲート領域（Ｇ）の占有面積を大きくすることができるので、基板電位の安定化と素子特性のばらつき抑制とを向上させることができる。図２０は、特許文献２に開示されている従来のレイアウト構造を示す図である。図２０に示されるように、バックゲート領域（ＢＧ）は、レイアウトの最外周部にのみ配置されており、レイアウトの内側領域には配置されていない。しかも、ゲート電極配線（Ｇ）が格子状に形成されているのでバックゲート領域（ＢＧ）の占有面積を拡大することができない。また、バックゲート領域（ＢＧ）が最外周部よりも内側にないため、最外周部のトランジスタと内側（特に中央部）のトランジスタとの間で基板バイアス効果に差が生じ、これによりトランジスタ特性に差が生じるおそれがある。さらに、バックゲート領域（ＢＧ）が最外周部よりも内側にないため、外来ノイズによる過電圧（サージ）により内部のトランジスタ素子が静電破壊されてしまうおそれがある。
【００４１】
これに対し、本実施の形態のレイアウト構造では、各ＦＥＴ素子が複数のバックゲート領域を有し、これらバックゲート領域が幾何学的対称性（線対称性及び回転対称性）を有する。したがって、本実施の形態のレイアウト構成は、回路規模が大きい場合にも、素子特性とＥＳＤ耐性に優れている。また、ＦＥＴ素子間の特性のばらつきが抑制された大規模なトランジスタ群を作製することができる。
【００４２】
実施の形態１，２の変形例．
以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記ゲート電極３０の外周端部３０ｐ及び内周端部３０ｉの平面視形状は矩形状であったが、これに限定されるものではない。ゲート電極３０の外周端部３０ｐ及び内周端部３０ｉの形状がＮ個の辺（Ｎは３以上の正整数）を有する正多角形であってよい。
【００４３】
また、ドレイン容量を低い値にする観点からは、図３に示されるように、環状のゲート電極３０で囲まれる内側の領域にドレイン領域２１を形成し、ゲート電極３０の外側の領域にソース領域２２Ａ〜２２Ｄを形成することが好ましいが、これに限定されるものではない。ゲート電極３０で囲まれる内側の領域にソース領域を形成し、ゲート電極３０の外側の領域にドレイン領域を形成してもよい。
【００４４】
そして、上記実施の形態１，２の構成は、全ての種類のＦＥＴに適用可能である。たとえば、ｎチャネルＦＥＴだけでなくｐチャネルＦＥＴに適用することができ、エンハンスメント形ＦＥＴ、ディプレッション形ＦＥＴなどの種類のＦＥＴにも適用可能である。
【符号の説明】
【００４５】
１，１Ａ，１Ｂ 電界効果トランジスタ素子（ＦＥＴ素子）、 １０ 半導体基板、 １１ 第１半導体層、 １２ 埋め込み拡散領域、 ２０ 第２半導体層、 ２１ ドレイン領域、 ２２Ａ〜２２Ｄ ソース領域、 ２３Ａ〜２３Ｄ バックゲート領域、 ２５ ゲート絶縁膜、 ３０ ゲート電極、 ４０ 層間絶縁膜、 ４２Ａ〜４２Ｄ，４３Ａ〜４３Ｄ，４５Ａ〜４５Ｄ，４６ コンタクトプラグ、 Ｅｘ，Ｅｙ 延長線。
【特許請求の範囲】
【請求項１】
複数の電界効果トランジスタ素子を備えた半導体装置であって、
前記各電界効果トランジスタ素子は、
半導体基板の主面上に形成され、前記主面を平面視したときにＮ角形（Ｎは３以上の整数）をなす外周端部と前記主面の面内方向に垂直な方向の貫通孔を形作る内周端部とを有する環状のゲート電極と、
前記半導体基板の主面と前記ゲート電極との間に介在するゲート絶縁膜と、
前記半導体基板の内部で前記貫通孔の直下方に形成され、ソース領域及びドレイン領域の一方をなす第１導電型の内側不純物拡散領域と、
前記半導体基板の内部で前記Ｎ角形のＮ個の辺の外側にそれぞれ形成され、前記ソース領域及び前記ドレイン領域の他方をなす前記第１導電型のＮ個の外側不純物拡散領域と、
前記半導体基板の内部で前記ゲート電極のＮ角形の頂点の外側に形成された、前記第１導電型とは逆の第２導電型のバックゲート領域と
を有し、
前記バックゲート領域は、前記Ｎ角形のＮ個の辺のうち当該頂点をなす２辺の少なくとも一方の延長線上を前記外側不純物拡散領域のいずれかに近接する方向へ跨るように形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記バックゲート領域は、複数形成されており、
前記各外側不純物拡散領域は、当該Ｎ角形の各辺の両端をなす２つの頂点の一方の外側に形成された当該バックゲート領域の１つと、当該２つの頂点の他方の外側に形成された当該バックゲート領域の他の１つとの間に形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、前記各電界効果トランジスタ素子は、前記Ｎ角形の中心を通る少なくとも１つの幾何学的対称軸を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、前記Ｎ角形は四角形であることを特徴とする半導体装置。
【請求項５】
請求項３または４に記載の半導体装置であって、前記内周端部は、前記Ｎ角形と相似形をなすことを特徴とする半導体装置。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体装置であって、
前記内側不純物拡散領域は、前記ドレイン領域であり、
前記Ｎ個の外側不純物拡散領域は、前記ソース領域である
ことを特徴とする半導体装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体装置であって、
前記複数の電界効果トランジスタ素子は、前記半導体基板の当該主面に沿ってマトリクス状に配列されており、
前記複数の電界効果トランジスタ素子のうち互いに隣接する電界効果トランジスタ素子は、前記外側不純物拡散領域のいずれかを共有する
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、前記複数の電界効果トランジスタ素子のうち互いに隣接する電界効果トランジスタ素子は、前記バックゲート領域を共有することを特徴とする半導体装置。
【請求項９】
請求項７または８に記載の半導体装置であって、
前記複数の電界効果トランジスタ素子は、複数のトランジスタ素子群に分類されており、
前記複数のトランジスタ素子群の配置は、コモンセントロイド配置である
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、前記複数のトランジスタ素子群のうち同じトランジスタ素子群に属する２個以上の電界効果トランジスタ素子は、互いに並列に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１から１０のうちのいずれか１項に記載の半導体装置であって、
前記ゲート電極よりも上方に形成された上層配線と、
前記ゲート電極と前記上層配線との間に介在して前記ゲート電極の上面と前記上層配線との間に形成されたコンタクトホールを有する層間絶縁膜と、
前記コンタクトホール内に埋設され、前記ゲート電極の上面と前記上層配線との間を電気的に接続する複数のコンタクトプラグと
をさらに備え、
前記複数のコンタクトプラグは、前記Ｎ角形のＮ個の頂点付近に形成されている
ことを特徴とする半導体装置。
【請求項１】
複数の電界効果トランジスタ素子を備えた半導体装置であって、
前記各電界効果トランジスタ素子は、
半導体基板の主面上に形成され、前記主面を平面視したときにＮ角形（Ｎは３以上の整数）をなす外周端部と前記主面の面内方向に垂直な方向の貫通孔を形作る内周端部とを有する環状のゲート電極と、
前記半導体基板の主面と前記ゲート電極との間に介在するゲート絶縁膜と、
前記半導体基板の内部で前記貫通孔の直下方に形成され、ソース領域及びドレイン領域の一方をなす第１導電型の内側不純物拡散領域と、
前記半導体基板の内部で前記Ｎ角形のＮ個の辺の外側にそれぞれ形成され、前記ソース領域及び前記ドレイン領域の他方をなす前記第１導電型のＮ個の外側不純物拡散領域と、
前記半導体基板の内部で前記ゲート電極のＮ角形の頂点の外側に形成された、前記第１導電型とは逆の第２導電型のバックゲート領域と
を有し、
前記バックゲート領域は、前記Ｎ角形のＮ個の辺のうち当該頂点をなす２辺の少なくとも一方の延長線上を前記外側不純物拡散領域のいずれかに近接する方向へ跨るように形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記バックゲート領域は、複数形成されており、
前記各外側不純物拡散領域は、当該Ｎ角形の各辺の両端をなす２つの頂点の一方の外側に形成された当該バックゲート領域の１つと、当該２つの頂点の他方の外側に形成された当該バックゲート領域の他の１つとの間に形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、前記各電界効果トランジスタ素子は、前記Ｎ角形の中心を通る少なくとも１つの幾何学的対称軸を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、前記Ｎ角形は四角形であることを特徴とする半導体装置。
【請求項５】
請求項３または４に記載の半導体装置であって、前記内周端部は、前記Ｎ角形と相似形をなすことを特徴とする半導体装置。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体装置であって、
前記内側不純物拡散領域は、前記ドレイン領域であり、
前記Ｎ個の外側不純物拡散領域は、前記ソース領域である
ことを特徴とする半導体装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体装置であって、
前記複数の電界効果トランジスタ素子は、前記半導体基板の当該主面に沿ってマトリクス状に配列されており、
前記複数の電界効果トランジスタ素子のうち互いに隣接する電界効果トランジスタ素子は、前記外側不純物拡散領域のいずれかを共有する
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、前記複数の電界効果トランジスタ素子のうち互いに隣接する電界効果トランジスタ素子は、前記バックゲート領域を共有することを特徴とする半導体装置。
【請求項９】
請求項７または８に記載の半導体装置であって、
前記複数の電界効果トランジスタ素子は、複数のトランジスタ素子群に分類されており、
前記複数のトランジスタ素子群の配置は、コモンセントロイド配置である
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、前記複数のトランジスタ素子群のうち同じトランジスタ素子群に属する２個以上の電界効果トランジスタ素子は、互いに並列に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１から１０のうちのいずれか１項に記載の半導体装置であって、
前記ゲート電極よりも上方に形成された上層配線と、
前記ゲート電極と前記上層配線との間に介在して前記ゲート電極の上面と前記上層配線との間に形成されたコンタクトホールを有する層間絶縁膜と、
前記コンタクトホール内に埋設され、前記ゲート電極の上面と前記上層配線との間を電気的に接続する複数のコンタクトプラグと
をさらに備え、
前記複数のコンタクトプラグは、前記Ｎ角形のＮ個の頂点付近に形成されている
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−１１０３０８（Ｐ２０１３−１１０３０８Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５５０９３（Ｐ２０１１−２５５０９３）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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