半導体装置
【課題】 SiCを含む基板を用いた接合障壁ショットキーダイオードの逆バイアス時の耐圧の低下を抑制することで、半導体装置の信頼性を向上させる。
【解決手段】 0.1cm2以上のアクティブ面積を有するJBSダイオードにおいて、アクティブ領域内の接合障壁領域であるp型半導体領域3の割合を相対的に大きくすることで、ドリフト層2とショットキー電極4とが接するショットキー界面の面積を十分に小さくし、ドリフト層2内に存在する欠陥に起因する耐圧の低下を防ぐ。
【解決手段】 0.1cm2以上のアクティブ面積を有するJBSダイオードにおいて、アクティブ領域内の接合障壁領域であるp型半導体領域3の割合を相対的に大きくすることで、ドリフト層2とショットキー電極4とが接するショットキー界面の面積を十分に小さくし、ドリフト層2内に存在する欠陥に起因する耐圧の低下を防ぐ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、炭化珪素を用いた接合障壁ショットキーダイオードに適用して有効な技術に関するものである。
【背景技術】
【0002】
炭化珪素(SiC)は、シリコン(Si)に比べてバンドギャップが大きく、絶縁破壊電界は1桁程度大きいという特徴を持つため、パワーデバイスに用いる材料として有望視されている。特に多数キャリアのみで動作するユニポーラ型整流素子のショットキーダイオードは、デバイスの構成上スイッチング動作時の逆方向電流(リカバリ電流)が流れないため、パワーモジュールの損失を低減する技術として有効である。
【0003】
ショットキーダイオードは、金属の仕事関数と半導体の電子親和力の差によって生じるショットキー障壁を利用して整流作用を得るものである。ショットキー接合部にショットキー障壁の高さが高い金属材料を用いることで逆方向漏れ電流を小さくすることができるが、この場合、順方向バイアス時の立ち上がり電圧が高くなる。また、ショットキー接合部にショットキー障壁の高さが低い金属材料を用いることで順方向バイアス時の立ち上がり電圧を低くすることができるが、この場合は逆方向漏れ電流が大きくなる。
【0004】
これに対し、逆方向電圧印加時に金属膜と半導体膜との界面(以下、ショットキー界面と呼ぶ)にかかる電界を緩和することで逆方向漏れ電流を抑制する構造として、ショットキー界面部に複数の接合障壁を設ける接合障壁(Junction Barrier)ショットキーダイオード(以下、JBSダイオードと呼ぶ)と呼ばれる構造が提案されている。JBSダイオードでは、逆方向電圧印加時に接合障壁部から空乏層が伸び、ショットキー界面の電界を緩和することができる。
【0005】
JBSダイオードにおける順方向動作時の抵抗増加を抑制する構造としては、接合障壁に囲まれた領域の不純物濃度を高くすることが特許文献1(特開2003−188391号公報)に開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2003−188391号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、上記のように接合障壁部を形成することでショットキー界面の電界を緩和し、または順方向動作時の抵抗増加を防ごうとした場合においても、理想的なショットキー界面を形成することができなければ、ショットキーダイオードの特性を悪化させる虞がある。ショットキーダイオードの逆方向特性はショットキー界面の状態に非常に影響されやすく、ショットキー界面付近に異物または欠陥などが存在すると逆方向漏れ電流が増大してしまい、所望の整流作用が得られなくなる。このような要因により、ショットキーダイオードはPN接合型のダイオード(PNダイオード)と比べて良品率が低くなる。
【0008】
これは、エピタキシャル成長またはイオン注入などによって基板上のドリフト層の内部に接合障壁を形成するPNダイオードに比べ、ドリフト層の表面に金属膜を形成するショットキーダイオードは、ドリフト層欠陥、製造工程中のプロセス欠陥または異物などの影響を受け易いためである。製造工程中のプロセス欠陥または異物などは製造工程において管理、低減が可能であるが、ドリフト層に含まれる欠陥は使用する基板の品質またはドリフト層などのエピタキシャル成長条件によって決定される。このため、製造工程を工夫するなどしてドリフト層内の欠陥を除去することは困難な場合があり、このドリフト層の表面などの欠陥に起因してショットキーダイオードの逆方向特性が悪化し、半導体装置が正常に動作しなくなる問題がある。
【0009】
特に、SiC基板を用いた高耐圧のショットキーダイオードを形成する際には、実用可能な素子電流などを実現するために、一定以上の面積のアクティブ領域を有する半導体チップを形成する必要があるが、アクティブ領域の面積を広げることでショットキー界面の面積が拡大すると、前記欠陥に起因する逆方向特性の悪化が顕著となる。
【0010】
したがって、SiCを用いたショットキーダイオードを含む半導体装置を高い良品率で製造する場合に、半導体装置の信頼性が低下することを防ぐことが重要となる。
【0011】
本発明の目的は、半導体装置の信頼性を向上させることにある。
【0012】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
本願の一発明による半導体装置は、第1導電型を有し、炭化珪素を含む半導体基板と、前記半導体基板上に形成された、前記第1導電型を有する第1半導体領域と、前記第1半導体領域の主面において0.1cm2以上の面積を有するアクティブ領域と、前記アクティブ領域内の前記第1半導体領域の上面に形成された、前記第1導電型と反対の第2導電型を有する複数の第2半導体領域と、前記アクティブ領域内の前記第1半導体領域とショットキー接続する第1電極と、前記半導体基板の裏面と電気的に接続された第2電極と、を有するショットキーバリアダイオードにおいて、前記第1半導体領域が有する欠陥の密度DEPと、前記アクティブ領域内で前記複数の第2半導体領域から露出している前記第1半導体領域の面積ASとの積が、DEP×AS≦223を満たしているものである。
【発明の効果】
【0015】
本発明によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施の形態1である半導体装置を示す平面図である。
【図2】図1のA−A線における断面図である。
【図3】図1のB−B線における断面図である。
【図4】本発明の実施の形態1である半導体装置の製造工程を示す断面図である。
【図5】図4に続く半導体装置の製造工程中の断面図である。
【図6】図5に続く半導体装置の製造工程中の断面図である。
【図7】本発明の実施の形態1である半導体装置の変形例を示す断面図である。
【図8】(a)は本発明の実施の形態1である半導体装置の変形例を示す平面レイアウトである。(b)は本発明の実施の形態1である半導体装置の変形例を示す平面レイアウトである。(c)は本発明の実施の形態1である半導体装置の変形例を示す平面レイアウトである。
【図9】ショットキーダイオードの良品率のショットキー界面面積依存性を示すグラフである。
【図10】エッチピット密度とショットキー界面面積との関係を示すグラフである。
【図11】本発明の実施の形態2である半導体装置を示す断面図である。
【図12】本発明の実施の形態2である半導体装置の製造工程を示す断面図である。
【図13】本発明の実施の形態2である半導体装置を示す断面図である。
【図14】本発明の実施の形態2である半導体装置の変形例を示す断面図である。
【図15】本発明の実施の形態2である半導体装置の変形例を示す断面図である。
【図16】ショットキーダイオードの良品率のショットキー界面面積依存性を示すグラフである。
【図17】比較例として示す半導体装置の断面図である。
【図18】比較例として示す半導体装置の断面図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【0018】
(実施の形態1)図1に本実施の形態の半導体装置の平面図を示し、図2および図3に図1のA−A線およびB−B線における断面図をそれぞれ示す。なお、図1の平面図は当該半導体装置の主要部分の配置関係を示すものであり、平面視における構造の位置関係および寸法などを正確に示すものではない。また、図を見やすくするため、図1ではドリフト層2上の電極および層間絶縁膜など一部の層は記載していない。ここでは、SiC基板を有するJBSダイオードの構造として、半導体基板上の主面に沿う第1方向に延在するp型半導体領域(接合障壁領域)3が、第1方向に直交し半導体基板の主面に沿う第2方向に一定の間隔を空けて複数並んだ縞状(ストライプ状)パターンを示している。図1では、半導体基板上に形成されたドリフト層2の上面に形成された半導体領域などを主に示している。
【0019】
図1に示すように、ドリフト層2の上面には上述した縞状に並ぶp型半導体領域3が複数形成されており、p型半導体領域3が並んで形成されている領域を取り囲むように環状のp型半導体領域(ガードリング領域)8が形成されている。ガードリング領域8はアクティブ領域を規定する環状の半導体領域である。アクティブ領域内ではp型半導体領域3が縞状に配置されているため、第2方向に隣り合うp型半導体領域3同士の間から露出するドリフト層2の上面も、平面視においては縞状のパターンとなっている。
【0020】
図2は、図1のA−A線における断面図である。図2は本実施の形態における半導体装置の通電時に電流が流れるアクティブ領域(活性領域)の一部の断面構造を示している。なお、ここでいうアクティブ領域とは、半導体素子の通電時に電流が流れる領域を指すものとする。
【0021】
本実施の形態による半導体装置は、高い濃度で第1導電型(n型)の不純物(例えばN(窒素))が導入されたSiC(炭化珪素)を主に含むn+型の半導体基板1と、半導体基板1上に形成されたn−型のドリフト層2を有している。ドリフト層2は第1導電型(n型)の不純物(例えばN(窒素))が半導体基板1よりも低い濃度で導入されたSiCを主に含む半導体領域であり、その上面には第1導電型とは異なる第2導電型(p型)の不純物(例えばAl(アルミニウム))が導入されたp型半導体領域3が形成されている。
【0022】
ドリフト層2上には、ドリフト層2の上面およびp型半導体領域3の上面に接してショットキー電極4が形成されており、半導体基板1の下部には半導体基板1の裏面に接してオーミック電極5が形成されている。本実施の形態の半導体装置は、半導体基板1、ドリフト層2、p型半導体領域(接合障壁領域)3、ショットキー電極4およびオーミック電極5を有するJBSダイオードである。ショットキー電極4はアノード電極であり、オーミック電極5はカソード電極である。ショットキー電極4はドリフト層2の上面とショットキー接続されており、オーミック電極5は半導体基板1の裏面とオーミックに接続されている。なお、p型半導体領域3の上面とショットキー電極4とは、ショットキー接続されていてもオーミック接続されていてもどちらでもよい。
【0023】
本実施の形態のJBSダイオードの特徴は、ドリフト層2の上面のアクティブ領域内におけるp型半導体領域(接合障壁領域)3が占める割合が大きく、ドリフト層2の上面とショットキー電極4との接合面であるショットキー界面の面積が小さいことにある。なお、図1および図2に示す幅Sはドリフト層2の上面に第2方向に並んで複数配置された第1方向に延在するp型半導体領域3同士の第2方向の間隔を示し、幅Pはp型半導体領域3の第2方向の幅を示している。
【0024】
図3に、図1のB−B線における断面図を示す。図3は本実施の形態のJBSダイオードのアクティブ領域端部近傍に形成されたガードリング領域8を含む断面図である。図3に示すように、半導体基板1上のドリフト層2の上面にはp型半導体領域3と、p型半導体領域3を平面視において囲むように形成されたp型の不純物(例えばAl(アルミニウム))を含むガードリング領域8とが形成されている。図2に示すショットキー電極4は図3に示すガードリング領域8の直上で終端しており、ショットキー電極4の端部およびショットキー電極4から露出するガードリング領域8の上面を覆うように層間絶縁膜9が形成されている。層間絶縁膜9は平面視において前記アクティブ領域を囲むように形成され、その中央部にはドリフト層2の上面およびp型半導体領域3の上面に接続されたショットキー電極4を露出する開口部10が形成されている。つまり、ここでは図1に示す環状のガードリング領域8に囲まれた領域がアクティブ領域(活性領域)である。
【0025】
図1の平面図では、ドリフト層2上のアクティブ領域上に形成されたショットキー電極4(図2参照)および層間絶縁膜9(図3参照)などの図示を省略しているが、層間絶縁膜9の矩形の開口部10の位置を破線で示している。すなわち、図1の矩形の破線で示す開口部10の内側には層間絶縁膜9は形成されておらず、破線で示す開口部10の外側には層間絶縁膜9(図示しない)が形成されている。
【0026】
なお、アクティブ領域の端部の構造、すなわち図1のB−B線における断面の構造は図3に示す構造に限らず、図7に示すような構造であっても構わない。図7は、本実施の形態の半導体装置の変形例を示す断面図である。図7に示す変形例の構造は図3に示す構造と似ているが、図3ではショットキー電極4が半導体基板1の主面に沿って平坦に形成されているのに対し、図7に示すショットキー電極4は、ガードリング領域8上にアクティブ領域を囲むように形成された層間絶縁膜9aの上部に乗り上げてアクティブ領域上部から連続的に形成されており、ショットキー電極4から露出する層間絶縁膜9aの表面およびショットキー電極4の端部を覆うように層間絶縁膜9bが形成されている。
【0027】
図7に示す変形例において、層間絶縁膜9aはアクティブ領域、すなわちガードリング領域8から露出しているドリフト層2の上面およびp型半導体領域3の上面には接しておらず、ガードリング領域8の直上で終端している。また、図3に示す断面図とは異なり層間絶縁膜9は形成されておらず、層間絶縁膜9に代わって層間絶縁膜9a、9bが形成されている。層間絶縁膜9bはショットキー電極4の端部であって層間絶縁膜9a上に乗り上げている部分を覆うように形成されており、層間絶縁膜9と同様にアクティブ領域を露出させる開口部10を有している。
【0028】
ここで、JBSダイオードの動作について図2を用いて説明する。ショットキー電極4に正の電圧を印加することで、JBSダイオードに順方向の電圧が印加された場合、ドリフト層2とショットキー電極4との界面のショットキー接合面におけるショットキー障壁が低くなるため、電流はアノード電極であるショットキー電極4側からn型の半導体領域であるドリフト層2を通ってカソード電極であるオーミック電極5側へ流れる。逆に、逆方向の電圧が印加された場合には、ドリフト層2とショットキー電極4との界面のショットキー接合面におけるショットキー障壁が高くなり、空乏層が拡がるためJBSダイオード内に電流は流れない。このような特性を利用し、JBSダイオードは整流作用を持つ素子として使用される。
【0029】
図1に示す本実施の形態のJBSダイオードは、アクティブ領域におけるp型半導体領域3の割合が大きく、ショットキー界面の面積が小さいため、ドリフト層2の上面に多数の欠陥を有する場合においても、逆方向特性においてショットキーバリアダイオードよりも高い良品率が得られる。本実施の形態の半導体装置が上記の効果を得ることができる理由を、以下に比較例などを用いて説明する。
【0030】
まず、比較例の半導体装置を構成するJBSダイオードの断面図を図17に示す。図17に示すように、比較例のJBSダイオードは、炭化珪素(SiC)を主に含むn+型の半導体基板1と、半導体基板1上のn−型のドリフト層2と、ドリフト層2の上面に形成されたp型半導体領域3aと、ドリフト層2上にドリフト層2の上面と接して形成されたショットキー電極4aと、半導体基板1の裏面に形成されたオーミック電極5aとを有している。図17に示す比較例の半導体装置は、図1に示す本実施の形態の半導体装置に比べ、アクティブ領域内においてp型半導体領域3の上面の面積の割合が小さく、p型半導体領域3から露出しているドリフト層2の上面の面積が大きい。JBSダイオードは逆方向漏れ電流を低減できる一方で、順方向動作時に低電圧で動作するショットキーダイオード領域の面積が小さいため、順方向動作時の抵抗が高くなる性質がある。この対策として、図18に示すような比較例の半導体装置であるJBSダイオードを用いることが考えられる。
【0031】
図17に示すJBSダイオードと図18に示すJBSダイオードとの違いは、ドリフト層2の上面に、ドリフト層2よりも高い不純物濃度を有するn型半導体領域11aが設けられている点である。この構造により、接合障壁形成領域、すなわちショットキー界面付近の抵抗を下げることができる。
【0032】
ただし、図18の比較例の半導体装置を用いたとしても、炭化珪素を用いたJBSダイオードの基板には半導体基板が元々有している欠陥が存在し、その欠陥に起因して、ドリフト層をエピタキシャル成長法により形成する際にドリフト層の内部および上面にも欠陥が形成されてしまい、ドリフト層上面の欠陥によってJBSダイオードの逆方向特性が悪化する虞がある。これは、ショットキーダイオードの逆方向特性が、ショットキー界面の状態に非常に影響されやすく、ショットキー界面付近に異物または欠陥などが存在すると逆方向漏れ電流が急激に大きくなってしまうため、逆バイアス時の耐圧が低下し、所望の整流作用が得られなくなるためである。このような耐圧不良の発生率は、欠陥を有するドリフト層とショットキー電極とのショットキー界面の面積が大きいほど顕著になる。したがって、図17および図18に示すように、アクティブ領域内におけるショットキー界面の面積が大きいために欠陥による影響を受けやすいJBSダイオードでは、JBSダイオードの良品率が低下し、また、当該JBSダイオードを含む半導体装置の信頼性が低下することとなる。
【0033】
欠陥の分布がランダムであるものと仮定すると、良品率Y(%)はポアソン分布で考えられ、下記の式1で示される。なお、良品率Yは、逆方向特性に異常なく半導体チップを製造することができる確率を示すものである。
【0034】
Y=exp(−DK×AS) (1)
式1において、DKは逆方向特性に異常を引き起こすキラー欠陥の密度(キラー欠陥密度)であり、ASはショットキー界面の面積である。なお、キラー欠陥密度DKは、対象物の表面の単位面積当たりのキラー欠陥の数を指すものである。
【0035】
図16に、式1で示した良品率Yとショットキー界面の面積ASとの関係を、ドリフト層の表面の欠陥密度Dに対してプロットしたものを示す。つまり、図16はショットキーダイオードの逆方向特性に関する良品率のショットキー界面面積依存性を示すグラフである。なお、ショットキー界面の面積ASとは、図1に示すドリフト層2の上面に0.1cm2以上の面積で形成されたアクティブ領域内において、ドリフト層2とショットキー電極4とが接するショットキー界面の面積であり、欠陥密度Dは、対象物の表面の単位面積当たりの欠陥の数を指すものである。つまり面積ASは、アクティブ領域内において接合障壁領域であるp型半導体領域3が形成されていない領域の面積である。すなわち面積ASの値は、アクティブ領域の面積から、p型半導体領域3の上面の面積を引いた差の値である。言い換えれば、面積ASはアクティブ領域内においてp型半導体領域3から露出するドリフト層2の上面の面積である。
【0036】
図16のグラフにおいて、縦軸はショットキーダイオードの良品率を示しており、横軸はショットキー界面の面積を示している。また、図16には1cm2当たりの欠陥の数である欠陥密度Dの大きさに応じて複数のグラフを示している。つまり、図16にはD=100個/cm2、D=30個/cm2、D=10個/cm2、D=3個/cm2、D=1個/cm2、D=0.3個/cm2およびD=0.1個/cm2の場合のそれぞれのグラフが示されている。
【0037】
図16に示すように、例えばショットキー界面の面積ASが0.1cm2のとき、D=1個/cm2の場合良品率Yは90%程度となるが、D=10個/cm2の場合Yは40%以下に減少することが分かる。このことから、基板欠陥密度に応じた小面積の素子寸法を選択することで、高い良品率のショットキーダイオードを作製することができることが分かる。
【0038】
しかし、用途によっては大面積の半導体チップが求められる。つまり、例えば3.3kVまたはそれ以上の耐圧を有するJBSダイオードの場合、素子抵抗の観点から、通電時のアクティブ領域の電流密度は100A/cm2程度またはそれ以下となるため、一つの半導体チップ全体で10A以上の素子電流を得るためには、0.1cm2以上のアクティブ面積が必要となる。このようなJBSダイオードでは、一つの半導体チップの素子電流が10A未満では、実用的とはいえない。
【0039】
つまり、JBSダイオードの逆方向特性の悪化を防ぎ、良品率の低下を防ぐ手段として、基板欠陥密度に応じた小面積のアクティブ領域を有するJBSダイオードを形成することが考えられるが、このようなJBSダイオードでは、実用性の観点から十分な素子電流を得ることができない。
【0040】
すなわち、実用的なJBSダイオードの半導体チップは0.1cm2以上のアクティブ面積を要するのに対し、当該アクティブ領域を0.1cm2以上に拡大しようとすると、JBSダイオードを構成する半導体基板が有する欠陥に起因してJBSダイオードの逆バイアス時の耐圧が低下することで良品率が低下し、JBSダイオードを含む半導体装置の信頼性が低下する問題がある。
【0041】
ここで、図9に本発明者らが行った実験結果であるグラフを示す。図9は、SiCを含む半導体基板を用いて形成したショットキーダイオードの逆方向特性良品率のショットキー界面面積依存性を示すグラフである。図9のグラフにおいて、縦軸はショットキーダイオードの良品率を示しており、横軸はショットキー界面の面積を示している。また、図9には1cm2当たりの欠陥の数である欠陥密度Dの大きさに応じて複数のグラフを示している。つまり、図9にはD=100個/cm2、D=30個/cm2、D=10個/cm2、D=3個/cm2、D=1個/cm2、D=0.3個/cm2およびD=0.1個/cm2の場合のそれぞれのグラフが示されている。
【0042】
ここでは、特定の半導体基板を用いてJBSダイオードを形成し、そのショットキー面積に応じた良品率の値から図9に白い丸で示す2点をプロットしている。これにより、使用している半導体基板上面のドリフト層に、ショットキーダイオードの逆方向特性に異常をきたすキラー欠陥密度DKが10個/cm2程度存在することが分かる。
【0043】
式1を変換すると、以下の式2ように、欠陥密度と面積を表すことができる。
【0044】
DK×AS=−ln(Y) (2)
このため、図9に破線の矢印で示すように、80%以上の良品率を得るためには、以下の式3を満たす必要がある。
【0045】
DK×AS≦0.223 (3)
同様に、図9に破線の矢印で示すように、90%以上の良品率を得るためには、以下の式4を満たす必要がある。
【0046】
DK×AS≦0.105 (4)
SiC基板を用いたJBSダイオードの実用化の観点からは、良品率が80%以上あることが必須であるため、式3を満たす必要がある。図9に示すように、実験で使用した半導体基板のキラー欠陥密度が10個/cm2程度であることから、当該半導体基板のドリフト層上では、以下の式5を満たす場合に80%以上の良品率でショットキーダイオードが得られ、式6を満たす場合は90%以上の良品率でショットキーダイオードが得られる。
【0047】
AS≦0.0223 (5)
AS≦0.0105 (6)
ここで、図1および図2に示す本実施の形態の半導体装置のように、アクティブ領域面積が0.1cm2のJBSダイオードにおいて、p型半導体領域3の第2方向の幅Pと、ショットキー界面におけるドリフト層2の第2方向の幅Sとの幅の比をP:S=4:1程度とした縞状パターンでJBS構造を形成すれば、式5を満たすことができる。つまり、例えば幅P=12μm、幅S=3μmの縞状パターンでJBS構造を形成すれば、式5を満たすことができる。
【0048】
また同様に、P:S=9:1程度の縞状パターンでJBS構造を形成することで式6を満たすことができる。つまり、例えば幅P=9μm、幅S=1μmの縞状パターンでJBS構造を形成することで式6を満たすことができる。
【0049】
しかし、実際のドリフト層中には、上述した欠陥よりも多数の転位欠陥または積層欠陥などが含まれている虞がある。これらの欠陥を検出する方法として、溶融KOH(水酸化カリウム)法によりエッチピットを形成することが考えられる。なお、ここでいうエッチピットとは、半導体基板などをエッチングした際に、エッチング対象物に存在する結晶欠陥などの欠陥に起因してエッチング対象物の表面が不均等にエッチングされることで形成された窪みなどのエッチング異常を指すものとする。
【0050】
溶融KOH法によって形成されるエッチピットの密度(エッチピット密度DEP)は、10000〜30000個/cm2程度である。このため、全ての欠陥がショットキーダイオードの逆方向特性の異常の原因となるわけではなく、逆方向リークを引き起こす転位欠陥が複数存在する場合に逆方向特性に異常が生じると考えられる。なお、ここでいうエッチピット密度DEPは、対象物の表面の単位面積当たりに存在する欠陥の数を指すものとする。この欠陥とは、上述したように、エッチング対象物に存在する結晶欠陥などに起因して、エッチング工程後にエッチング対象物の表面に形成される窪みなどである。
【0051】
このことから、以下の式7に示すように、エッチピットが1000から3000個存在する場合に1個のキラー欠陥が存在すると換算することができる。
【0052】
DK=DEP/1000 〜 DEP/3000 (7)
このため、以下のように、式3は式8へ、式4は式9へ変換することができる。
【0053】
DEP×AS≦223 (8)
DEP×AS≦105 (9)
すなわち、DEP×ASが223以下となる割合のJBS構造にすることで良品率を80%以上とし、DEP×ASを105以下にすることで良品率を90%以上とすることができる。この関係を図10のグラフに示す。図10のグラフは横軸のエッチピット密度と縦軸のショットキー界面の面積との関係を示すグラフであり、図10には良品率80%の場合のグラフを実線で示し、良品率90%の場合のグラフを破線で示している。
【0054】
例えば高耐圧向けのJBSダイオードであって、不純物濃度が3×1015cm−3程度、厚さが30μmのドリフト層2を含み、100A/cm2の電流密度で使用する電流容量50AのJBSダイオードを、80%以上の良品率で形成するとする。この場合、エッチピット密度DEPが10000cm−2の基板では、アクティブ領域面積を0.5cm2とし、ショットキー界面の面積ASをアクティブ領域面積の4.5%以下となるようにJBS構造を形成する。つまり、例えば幅P=43μm、幅S=2μmの縞状パターンでJBS構造を形成する。
【0055】
エッチピット密度DEPが3000cm−2の基板で、同様に電流容量50AのJBSダイオードを80%以上の良品率で形成する場合、ショットキー界面の面積ASがアクティブ領域面積の14.9%以下となるようにする。つまり、例えば幅P=18μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0056】
エッチピット密度DEPが1000cm−2の基板で、同様に電流容量50AのJBSダイオードを80%以上の良品率で形成する場合、ショットキー界面の面積ASがアクティブ領域面積の44.6%以下となるようにする。つまり、例えば幅P=7μm、幅S=3μmの縞状パターンでJBS構造を形成する。ここで、JBSダイオードを90%以上の良品率で作製する場合は、ショットキー界面の面積ASがアクティブ領域面積の21.1%以下となるようにする。つまり、例えば幅P=12μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0057】
電流容量100AのJBSダイオードを高い良品率で作製する場合、アクティブ領域内におけるショットキー界面の面積ASの割合は、さらに小さくする必要がある。エッチピット密度DEPが3000cm−2の基板で、80%以上の良品率でJBSダイオードを形成する場合、ショットキー界面の面積ASがアクティブ領域面積の7.4%以下となるようにする。つまり、例えば幅P=38μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0058】
エッチピット密度DEPが1000cm−2の基板で、80%以上の良品率でJBSダイオードを形成する場合、ショットキー界面の面積ASがアクティブ領域面積の22.3%以下となるようにする。つまり、例えば幅P=11μm、幅S=3μmの縞状パターンでJBS構造を形成する。ここで、JBSダイオードを90%以上の良品率で作製する場合は、ショットキー界面の面積ASがアクティブ領域面積の10.5%以下となるようにする。つまり、例えば幅P=26μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0059】
上記のように、本実施の形態の半導体装置は、SiCを主に含む半導体基板上の第1導電型のドリフト層の上面に、0.1cm2以上の面積を有するアクティブ領域を設け、当該アクティブ領域のドリフト層の主面に第2導電型の半導体領域を設け、ドリフト層上に形成したショットキー電極とドリフト層とをショットキー接合させ、半導体基板の裏面にオーミック電極を設けてJBSダイオードを形成するものである。ここでは、ドリフト層が有するエッチピット密度DEPと、ドリフト層の上面を含むアクティブ領域内の前記半導体領域が形成されていない領域、すなわちドリフト層とショットキー電極とが接する界面の面積ASとの積が、上述した式8であるDEP×AS≦223を満たすことを特徴としている。
【0060】
これにより、大電流化などを目的としてアクティブ領域を0.1cm2以上としたJBSダイオードであっても、実用化に必要な耐圧および素子電流を得ることができ、かつ、JBSダイオードの実用化の観点から必須となる良品率80%を得ることができる。したがって、JBSダイオードを含む半導体装置の耐圧の低下を防ぎ、信頼性を向上することが可能となる。
【0061】
なお本実施の形態では図1に示すように、平面視において第1方向に延在するドリフト層2とp型半導体領域3とが複数並んだ縞状(ストライプ状)パターンをJBSダイオードの構造の例として示したが、このような縞状のパターンに限らず、ドリフト層2とp型半導体領域3との配置は図8(a)に示す島状パターン、図8(b)に示す多角形状パターン、または図8(c)に示す格子状パターンなどであってもよい。図8(a)〜(c)は、本実施の形態の半導体装置の変形例を示す平面レイアウトであり、アクティブ領域に配置された一部のドリフト層2およびp型半導体領域3のみを示している。
【0062】
また、本実施の形態では、上記のように例としてエッチピット密度DEPとアクティブ領域面積を特定の値の場合における試算結果について説明したが、我々は、これらの試作を通じて、0.1cm2以上の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、高い良品率を実現する場合、p型半導体領域3をドリフト層2よりも広い面積にする(縞状にドリフト層2とp型半導体領域3を複数並べる場合、幅P>幅Sの縞状パターンにする)べきという見解を得た。
【0063】
しかし、計算の結果、1cm2の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、98%の良品率を実現するためには、式(10)を満たす必要があることがわかった。
【0064】
DEP×AS≦20.2 (10)
なお、(8)と式(10)を満たす条件は図10の斜線領域となる。この条件を満たす1cm2の面積を有するアクティブ領域を設けた半導体装置で、幅P=幅S(As=0.5cm2)の縞状パターンを配置した場合、式(10)が式(11)に変形される。
【0065】
DEP≦40.4 (11)
これは、式(11)を満たす場合、p型半導体領域3をドリフト層2と等しい面積にしても(例.幅P=幅Sの縞状パターンを配置しても)、p型半導体領域3をドリフト層2より小さい面積にしても(例.幅P>幅Sの縞状パターンを配置しても)、どちらでも良品率にほとんど差が生じなくなることを意味している。
【0066】
従って、0.1cm2以上の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、p型半導体領域3をドリフト層2よりも広い面積にする(例.幅P>幅Sの縞状パターンを配置する)ことは、式(12)を満たすエッチピット密度DEPの基板を使ってこそ、技術的に大きな効果が期待できる。。
【0067】
DEP>40.4 (12)
式(12)はさらに、
DK>0.00404 (13)
と変形することができるので、式(13)を満たすことと言い換えることもできる。 以下に、図1〜図6を用いて、本実施の形態の半導体装置の製造工程を説明する。図4〜図6は、本実施の形態の半導体装置の製造工程を説明する断面図であり、図1のA−A線における断面図と同様の位置を示すものである。
【0068】
まず、図4に示すように、SiC(炭化珪素)を主に含むn+型の半導体基板1上にエピタキシャル成長法を用いて低不純物濃度のn−型のドリフト層2を形成したSiC基板を準備する。半導体基板1およびドリフト層2はいずれもn型の不純物(例えばN(窒素))を含んでおり、半導体基板1はドリフト層2よりも高いn型の不純物(例えばN(窒素))の濃度を有している。
【0069】
半導体基板1の不純物濃度は、1×1018〜1×1019cm−3程度であり、半導体基板1の主面は(0001)面、(000−1)面、(11−20)面などを用いることが考えられるが、本実施の形態では、半導体基板1のこれらの主面のいずれを選択してもよい。
【0070】
半導体基板1上のドリフト層2の仕様は、後の工程を経て形成するJBSダイオードについて設定する耐圧によって異なるが、ドリフト層2に含まれる不純物は半導体基板1と同一の導電型で、1×1015〜4×1016cm−3程度の濃度範囲とし、ドリフト層2の厚さは3〜80μm程度の範囲とする。例えば耐圧600Vを想定した場合、ドリフト層2は不純物濃度を1×1016〜2×1016cm−3程度とし、厚さを4〜6μm程度とするため、後の工程で形成するJBSダイオードの順方向通電時の抵抗は、半導体基板1の抵抗とあわせて1mΩcm2程度である。このため、当該JBSダイオードは300〜500A/cm2程度の電流密度で使用される。
【0071】
これに対して、例えば耐圧3.3kVを想定したJBSダイオードのドリフト層2は、不純物濃度を2×1015〜4×1015cm−3程度とし、厚さを20〜30μm程度とすることから、形成するJBSダイオードの順方向通電時の抵抗は、半導体基板1の抵抗とあわせて5〜10mΩcm2程度となる。このため、当該JBSダイオードは100〜150A/cm2程度の電流密度で使用される。
【0072】
次に、図5に示すように、CVD(Chemical Vapor Deposition)法などを用いてドリフト層2上の全面に酸化シリコン(SiO2)からなる絶縁膜を形成した後、前記絶縁膜を周知のリソグラフィ技術およびドライエッチング法を用いてパターニングすることで、前記絶縁膜からなるマスク材料層6を形成する。マスク材料層6は第1方向に延在し、第2方向に複数並んで配置される縞状(ストライプ状)のパターンである。なお、マスク材料層6は、縞状パターン、島状パターン、多角形状パターンまたは格子状パターンなどに加工されるが、本実施の形態では、一定の幅と間隔でパターニングされるのであれば、どのような形状であっても構わない。
【0073】
続いて、マスク材料層6から露出するドリフト層2の上面にp型の不純物(例えばAl(アルミニウム))をイオン注入することにより、ドリフト層2の上面にp型半導体領域3を形成する。p型半導体領域3のp型の不純物濃度は、1018〜1020cm−3程度で、接合深さは0.3〜2.0μm程度とする。p型の不純物(ドーパント)としては、Al(アルミニウム)の他にB(ホウ素)などを用いてもよいが、ここではドーパントとしてAl(アルミニウム)を用いる。このイオン注入工程では、総ドーズ量1.8×1014のAlイオンを35〜145keVの加速エネルギーで多段注入し、ドリフト層2の表面近傍の不純物濃度が9×1018程度、接合深さが0.55〜0.7μm程度となるようにp型半導体領域3を形成する。
【0074】
その後、図示は省略するが、マスク材料層6を除去した後、p型半導体領域3を形成した工程と同様の手順で、平面視においてp型半導体領域3が形成されたアクティブ領域の周囲を囲うように、半導体チップの外周部となる領域にp型不純物(例えばAl(アルミニウム))を注入してガードリング領域8(図3参照)を形成する。ガードリング領域8は、形成するJBSダイオードのアクティブ領域を規定する半導体領域である。
【0075】
次に、図6に示すように、イオン注入した不純物の活性化を目的とした熱処理(アニール)を行った後、半導体基板1の裏面にオーミックに接するオーミック電極5を、スパッタリング法などを用いて形成する。
【0076】
次に、ドリフト層2の上面およびp型半導体領域3の上面に接するように、ドリフト層2上にスパッタリング法などを用いて金属膜を形成する。その後、当該金属膜をリソグラフィ技術およびエッチング法を用いてパターニングし、当該金属膜からなるショットキー電極4を形成することで、図1および図2に示す本実施の形態の半導体装置の主要部分が完成する。
【0077】
なお、半導体装置の表面保護または電極端からの放電の防止などの目的で、半導体基板1上の全面にSiO2などからなる絶縁膜を形成し、電極端子を形成するためにアクティブ領域の上部の一部の前記絶縁膜をパターニングして、ショットキー電極4の上面を露出する開口部10を形成することで、前記絶縁膜からなる層間絶縁膜9(図3参照)を形成し、本実施の形態の半導体装置が完成する。
【0078】
ここではショットキー電極4の端部を形成する方法として、図3に示すようにガードリング領域(p型半導体領域)8上で終端するようにショットキー電極4を加工する方法を用いている。これに対し、図7に示すように、ドリフト層2上に形成した絶縁膜をリソグラフィ技術とドライエッチング法またはウェットエッチング法とを用いて加工することで前記絶縁膜からなる層間絶縁膜9aを形成した後、ガードリング領域8の直上であって層間絶縁膜9a上の領域で終端するショットキー電極4を形成してもよい。
【0079】
ガードリング領域8は、ショットキー電極4の端部、またはショットキー電極4と層間絶縁膜9(図3参照)との境界部分に電界が集中しないように設けられている半導体領域である。上述した図3および図7のいずれの構造の場合でも、ショットキー電極4の端部またはショットキー電極4と層間絶縁膜9または9aとの境界部分(ショットキー電極4の端部)は、ガードリング領域8の直上に配置されている。上述した製造工程の説明では、ガードリング領域8とp型半導体領域3とを別工程で形成する方法について説明しているが、ガードリング領域8とp型半導体領域3とは同一工程で形成してもよい。
【0080】
また、ここではJBSダイオードの主要部分のみについて説明したが、半導体チップの周縁部には、アクティブ領域を囲むようにFLR(Field Limiting Ring)またはJTE(Junction Termination Extension)などの電界集中緩和構造を設けてもよい。このような電界集中緩和または素子分離などのために設けられたチャネルストッパは、注入不純物の活性化アニールの前に、周知のリソグラフィ技術、ドライエッチング法、およびイオン注入を用いてドリフト層2の上面に形成する。
【0081】
また、本実施の形態では、マスク材料層6(図5参照)の部材にSiO2を適用したが、マスク材料層6の部材は例えば窒化シリコン膜またはフォトレジスト膜でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。
【0082】
また、本実施の形態では、注入不純物の活性化アニールを実施した後に続けて半導体基板1の裏面および上面の電極形成を行っているが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ドリフト層2の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。
【0083】
また、本実施の形態では、注入不純物の活性化アニールを実施した後に続けて半導体基板1の裏面および上面の電極形成を行っているが、ドリフト層2の表面にCVD法などでSiO2などからなる表面保護膜を形成し、ドリフト層2の表面を保護してもよい。この場合、表面保護膜を形成した後、ショットキー電極を形成する領域のみ開口するように表面保護膜を加工する。また、前述した犠牲酸化工程を行った後に表面保護膜を形成してもよい。
【0084】
(実施の形態2)本実施の形態では、前記実施の形態1の半導体装置と同様の半導体装置であって、ドリフト層2の上面にn型半導体領域11を形成した半導体装置について説明する。
【0085】
図11に、本実施の形態における半導体装置の断面図を示す。図11に示す半導体装置の構造は図2に示す前記実施の形態1の半導体装置の構造とほぼ同様であるが、ドリフト層2の上面に、ドリフト層2よりも高濃度の不純物濃度を有するn型半導体領域11が形成されている点のみが前記実施の形態1とは異なる。n型半導体領域11は、p型半導体領域3よりも接合深さが深い半導体領域であり、例えばN(窒素)が不純物として導入されている。つまり、ドリフト層2内において、p型半導体領域3の側面および下面はn型半導体領域11に覆われており、p型半導体領域3はn型半導体領域11内に配置されている。
【0086】
n型半導体領域11が存在することで、JBSダイオードの動作時には接合障壁領域下部まで電流が広がるため、前記実施の形態1と同様の効果に加えて、JBSダイオードのオン電圧の上昇を抑える効果を得ることができる。
【0087】
次に、図12を用いて本実施の形態の半導体装置の製造工程を示す。図12は図1に示すA−A線の断面と同様の位置における製造工程中の断面図である。
【0088】
まず、図4を用いて説明した工程と同様に、半導体基板1上に低不純物濃度のドリフト層2をエピタキシャル成長法で形成したSiC基板を準備する。半導体基板1およびドリフト層2は、前記実施の形態1と同様の不純物濃度および厚さの仕様とする。
【0089】
次に、図12に示すように、n型の不純物(例えばN(窒素))をイオン注入することにより、ドリフト層2の表面にn型半導体領域11を形成する。n型半導体領域11の不純物濃度は、相対的にドリフト層2の不純物濃度より高濃度であればよく、例えば700keV程度以下のエネルギーで多段注入を行うことによりn型半導体領域11を形成する。ここではドリフト層2の全面にn型半導体領域11を形成するためのイオン注入を実施しているが、リソグラフィ技術およびドライエッチング法を用い、アクティブ領域のみにイオン注入を実施してもよい(図14参照)。
【0090】
その後の工程は、図5および図6を用いて説明した工程を行うことで、図11に示す本実施の形態の半導体装置が完成する。なお、ここではn型半導体領域11を形成した後にp型半導体領域3を形成する方法について説明したが、その形成順序は逆でもよい。
【0091】
図13および図14は、本実施の形態のショットキー電極4の端部を示す断面図である。図13はドリフト層2の全面にイオン注入を実施してn型半導体領域11を形成した構造である。図14は本実施の形態の半導体装置の変形例であり、アクティブ領域内のみにイオン注入を実施してn型半導体領域11を形成した構造である。図13に示す構造は、図3を用いて説明した構造に加えて、ドリフト層2の上面にn型半導体領域11が形成されている。n型半導体領域11は、p型半導体領域3およびガードリング領域8よりも接合深さが深いものとする。
【0092】
図14に示す構造は、図13に示す構造と似ているが、n型半導体領域11がアクティブ領域を規定するガードリング領域8よりも外側に形成されていない点で図13と異なる。つまり、図14ではアクティブ領域にn型半導体領域11が形成され、ガードリング領域8と平面視において重なる領域にもn型半導体領域11が形成されているが、ガードリング領域8と平面視において重なる領域においてn型半導体領域11が終端しているため、環状の平面形状を有するガードリング領域8の外側の領域(半導体チップの周縁部)にはn型半導体領域11は形成されていない。つまり、図14に示すように、ガードリング領域8の直下の領域でn型半導体領域11は終端している。
【0093】
図13に示す構造はリソグラフィ工程を省略することができる利点を有し、図14に示す構造は、半導体チップの終端構造の設計を、n型半導体領域11を形成しない場合の構造(図3参照)に対して変更する必要がない利点を有する。また、図7に示したように、ショットキー電極4の乗り上げ構造を図13または図14の構造に適用してもよい。
【0094】
次に、図15に本実施の形態の半導体装置の変形例である断面図を示す。図15に示す構造は、図11に示す構造と異なり、n型半導体領域11を形成されている深さが浅い。ここでは、n型半導体領域11の接合深さはp型半導体領域3よりも浅いものとする。この場合、例えば400keV程度以下の多段注入でn型半導体領域11を形成することができるため、n型半導体領域11を形成するためのイオン注入工程を簡略化することができる。
【0095】
図15に示す本実施の形態の変形例の半導体装置では、p型半導体領域3の下部までn型半導体領域11が形成されていないため、電流の広がりはサポートできないが、第2方向において隣り合うp型半導体領域3同士の間隔を小さくすることができ、またショットキー界面付近の抵抗を下げることができるため、JBSダイオードのオン電圧の上昇を抑えることができる。
【0096】
なお、本実施の形態では、n型半導体領域11をイオン注入により形成したが、p型半導体領域3を形成する前に、ドリフト層2の表面にさらにn型半導体領域11となるエピタキシャル成長膜を形成してもよい。この場合、ショットキー電極端の構造は、図13に示した構造となる。
【0097】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0098】
例えば、本実施の形態では説明の便宜上、n型半導体基板を用いた例のみについて説明したが、p型半導体基板を用いてもよい。この場合には、上述した半導体装置およびその製造工程においてn型として説明した導電型をp型とし、p型として説明した導電型をn型と読み替えればよい。
【符号の説明】
【0099】
1…半導体基板
2…ドリフト層
3…p型半導体領域
4、4a…ショットキー電極
5、5a…オーミック電極
6…マスク材料層
8…ガードリング領域
9…層間絶縁膜
9a…層間絶縁膜
9b…層間絶縁膜
10…開口部
11…n型半導体領域
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、炭化珪素を用いた接合障壁ショットキーダイオードに適用して有効な技術に関するものである。
【背景技術】
【0002】
炭化珪素(SiC)は、シリコン(Si)に比べてバンドギャップが大きく、絶縁破壊電界は1桁程度大きいという特徴を持つため、パワーデバイスに用いる材料として有望視されている。特に多数キャリアのみで動作するユニポーラ型整流素子のショットキーダイオードは、デバイスの構成上スイッチング動作時の逆方向電流(リカバリ電流)が流れないため、パワーモジュールの損失を低減する技術として有効である。
【0003】
ショットキーダイオードは、金属の仕事関数と半導体の電子親和力の差によって生じるショットキー障壁を利用して整流作用を得るものである。ショットキー接合部にショットキー障壁の高さが高い金属材料を用いることで逆方向漏れ電流を小さくすることができるが、この場合、順方向バイアス時の立ち上がり電圧が高くなる。また、ショットキー接合部にショットキー障壁の高さが低い金属材料を用いることで順方向バイアス時の立ち上がり電圧を低くすることができるが、この場合は逆方向漏れ電流が大きくなる。
【0004】
これに対し、逆方向電圧印加時に金属膜と半導体膜との界面(以下、ショットキー界面と呼ぶ)にかかる電界を緩和することで逆方向漏れ電流を抑制する構造として、ショットキー界面部に複数の接合障壁を設ける接合障壁(Junction Barrier)ショットキーダイオード(以下、JBSダイオードと呼ぶ)と呼ばれる構造が提案されている。JBSダイオードでは、逆方向電圧印加時に接合障壁部から空乏層が伸び、ショットキー界面の電界を緩和することができる。
【0005】
JBSダイオードにおける順方向動作時の抵抗増加を抑制する構造としては、接合障壁に囲まれた領域の不純物濃度を高くすることが特許文献1(特開2003−188391号公報)に開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2003−188391号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、上記のように接合障壁部を形成することでショットキー界面の電界を緩和し、または順方向動作時の抵抗増加を防ごうとした場合においても、理想的なショットキー界面を形成することができなければ、ショットキーダイオードの特性を悪化させる虞がある。ショットキーダイオードの逆方向特性はショットキー界面の状態に非常に影響されやすく、ショットキー界面付近に異物または欠陥などが存在すると逆方向漏れ電流が増大してしまい、所望の整流作用が得られなくなる。このような要因により、ショットキーダイオードはPN接合型のダイオード(PNダイオード)と比べて良品率が低くなる。
【0008】
これは、エピタキシャル成長またはイオン注入などによって基板上のドリフト層の内部に接合障壁を形成するPNダイオードに比べ、ドリフト層の表面に金属膜を形成するショットキーダイオードは、ドリフト層欠陥、製造工程中のプロセス欠陥または異物などの影響を受け易いためである。製造工程中のプロセス欠陥または異物などは製造工程において管理、低減が可能であるが、ドリフト層に含まれる欠陥は使用する基板の品質またはドリフト層などのエピタキシャル成長条件によって決定される。このため、製造工程を工夫するなどしてドリフト層内の欠陥を除去することは困難な場合があり、このドリフト層の表面などの欠陥に起因してショットキーダイオードの逆方向特性が悪化し、半導体装置が正常に動作しなくなる問題がある。
【0009】
特に、SiC基板を用いた高耐圧のショットキーダイオードを形成する際には、実用可能な素子電流などを実現するために、一定以上の面積のアクティブ領域を有する半導体チップを形成する必要があるが、アクティブ領域の面積を広げることでショットキー界面の面積が拡大すると、前記欠陥に起因する逆方向特性の悪化が顕著となる。
【0010】
したがって、SiCを用いたショットキーダイオードを含む半導体装置を高い良品率で製造する場合に、半導体装置の信頼性が低下することを防ぐことが重要となる。
【0011】
本発明の目的は、半導体装置の信頼性を向上させることにある。
【0012】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
本願の一発明による半導体装置は、第1導電型を有し、炭化珪素を含む半導体基板と、前記半導体基板上に形成された、前記第1導電型を有する第1半導体領域と、前記第1半導体領域の主面において0.1cm2以上の面積を有するアクティブ領域と、前記アクティブ領域内の前記第1半導体領域の上面に形成された、前記第1導電型と反対の第2導電型を有する複数の第2半導体領域と、前記アクティブ領域内の前記第1半導体領域とショットキー接続する第1電極と、前記半導体基板の裏面と電気的に接続された第2電極と、を有するショットキーバリアダイオードにおいて、前記第1半導体領域が有する欠陥の密度DEPと、前記アクティブ領域内で前記複数の第2半導体領域から露出している前記第1半導体領域の面積ASとの積が、DEP×AS≦223を満たしているものである。
【発明の効果】
【0015】
本発明によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施の形態1である半導体装置を示す平面図である。
【図2】図1のA−A線における断面図である。
【図3】図1のB−B線における断面図である。
【図4】本発明の実施の形態1である半導体装置の製造工程を示す断面図である。
【図5】図4に続く半導体装置の製造工程中の断面図である。
【図6】図5に続く半導体装置の製造工程中の断面図である。
【図7】本発明の実施の形態1である半導体装置の変形例を示す断面図である。
【図8】(a)は本発明の実施の形態1である半導体装置の変形例を示す平面レイアウトである。(b)は本発明の実施の形態1である半導体装置の変形例を示す平面レイアウトである。(c)は本発明の実施の形態1である半導体装置の変形例を示す平面レイアウトである。
【図9】ショットキーダイオードの良品率のショットキー界面面積依存性を示すグラフである。
【図10】エッチピット密度とショットキー界面面積との関係を示すグラフである。
【図11】本発明の実施の形態2である半導体装置を示す断面図である。
【図12】本発明の実施の形態2である半導体装置の製造工程を示す断面図である。
【図13】本発明の実施の形態2である半導体装置を示す断面図である。
【図14】本発明の実施の形態2である半導体装置の変形例を示す断面図である。
【図15】本発明の実施の形態2である半導体装置の変形例を示す断面図である。
【図16】ショットキーダイオードの良品率のショットキー界面面積依存性を示すグラフである。
【図17】比較例として示す半導体装置の断面図である。
【図18】比較例として示す半導体装置の断面図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【0018】
(実施の形態1)図1に本実施の形態の半導体装置の平面図を示し、図2および図3に図1のA−A線およびB−B線における断面図をそれぞれ示す。なお、図1の平面図は当該半導体装置の主要部分の配置関係を示すものであり、平面視における構造の位置関係および寸法などを正確に示すものではない。また、図を見やすくするため、図1ではドリフト層2上の電極および層間絶縁膜など一部の層は記載していない。ここでは、SiC基板を有するJBSダイオードの構造として、半導体基板上の主面に沿う第1方向に延在するp型半導体領域(接合障壁領域)3が、第1方向に直交し半導体基板の主面に沿う第2方向に一定の間隔を空けて複数並んだ縞状(ストライプ状)パターンを示している。図1では、半導体基板上に形成されたドリフト層2の上面に形成された半導体領域などを主に示している。
【0019】
図1に示すように、ドリフト層2の上面には上述した縞状に並ぶp型半導体領域3が複数形成されており、p型半導体領域3が並んで形成されている領域を取り囲むように環状のp型半導体領域(ガードリング領域)8が形成されている。ガードリング領域8はアクティブ領域を規定する環状の半導体領域である。アクティブ領域内ではp型半導体領域3が縞状に配置されているため、第2方向に隣り合うp型半導体領域3同士の間から露出するドリフト層2の上面も、平面視においては縞状のパターンとなっている。
【0020】
図2は、図1のA−A線における断面図である。図2は本実施の形態における半導体装置の通電時に電流が流れるアクティブ領域(活性領域)の一部の断面構造を示している。なお、ここでいうアクティブ領域とは、半導体素子の通電時に電流が流れる領域を指すものとする。
【0021】
本実施の形態による半導体装置は、高い濃度で第1導電型(n型)の不純物(例えばN(窒素))が導入されたSiC(炭化珪素)を主に含むn+型の半導体基板1と、半導体基板1上に形成されたn−型のドリフト層2を有している。ドリフト層2は第1導電型(n型)の不純物(例えばN(窒素))が半導体基板1よりも低い濃度で導入されたSiCを主に含む半導体領域であり、その上面には第1導電型とは異なる第2導電型(p型)の不純物(例えばAl(アルミニウム))が導入されたp型半導体領域3が形成されている。
【0022】
ドリフト層2上には、ドリフト層2の上面およびp型半導体領域3の上面に接してショットキー電極4が形成されており、半導体基板1の下部には半導体基板1の裏面に接してオーミック電極5が形成されている。本実施の形態の半導体装置は、半導体基板1、ドリフト層2、p型半導体領域(接合障壁領域)3、ショットキー電極4およびオーミック電極5を有するJBSダイオードである。ショットキー電極4はアノード電極であり、オーミック電極5はカソード電極である。ショットキー電極4はドリフト層2の上面とショットキー接続されており、オーミック電極5は半導体基板1の裏面とオーミックに接続されている。なお、p型半導体領域3の上面とショットキー電極4とは、ショットキー接続されていてもオーミック接続されていてもどちらでもよい。
【0023】
本実施の形態のJBSダイオードの特徴は、ドリフト層2の上面のアクティブ領域内におけるp型半導体領域(接合障壁領域)3が占める割合が大きく、ドリフト層2の上面とショットキー電極4との接合面であるショットキー界面の面積が小さいことにある。なお、図1および図2に示す幅Sはドリフト層2の上面に第2方向に並んで複数配置された第1方向に延在するp型半導体領域3同士の第2方向の間隔を示し、幅Pはp型半導体領域3の第2方向の幅を示している。
【0024】
図3に、図1のB−B線における断面図を示す。図3は本実施の形態のJBSダイオードのアクティブ領域端部近傍に形成されたガードリング領域8を含む断面図である。図3に示すように、半導体基板1上のドリフト層2の上面にはp型半導体領域3と、p型半導体領域3を平面視において囲むように形成されたp型の不純物(例えばAl(アルミニウム))を含むガードリング領域8とが形成されている。図2に示すショットキー電極4は図3に示すガードリング領域8の直上で終端しており、ショットキー電極4の端部およびショットキー電極4から露出するガードリング領域8の上面を覆うように層間絶縁膜9が形成されている。層間絶縁膜9は平面視において前記アクティブ領域を囲むように形成され、その中央部にはドリフト層2の上面およびp型半導体領域3の上面に接続されたショットキー電極4を露出する開口部10が形成されている。つまり、ここでは図1に示す環状のガードリング領域8に囲まれた領域がアクティブ領域(活性領域)である。
【0025】
図1の平面図では、ドリフト層2上のアクティブ領域上に形成されたショットキー電極4(図2参照)および層間絶縁膜9(図3参照)などの図示を省略しているが、層間絶縁膜9の矩形の開口部10の位置を破線で示している。すなわち、図1の矩形の破線で示す開口部10の内側には層間絶縁膜9は形成されておらず、破線で示す開口部10の外側には層間絶縁膜9(図示しない)が形成されている。
【0026】
なお、アクティブ領域の端部の構造、すなわち図1のB−B線における断面の構造は図3に示す構造に限らず、図7に示すような構造であっても構わない。図7は、本実施の形態の半導体装置の変形例を示す断面図である。図7に示す変形例の構造は図3に示す構造と似ているが、図3ではショットキー電極4が半導体基板1の主面に沿って平坦に形成されているのに対し、図7に示すショットキー電極4は、ガードリング領域8上にアクティブ領域を囲むように形成された層間絶縁膜9aの上部に乗り上げてアクティブ領域上部から連続的に形成されており、ショットキー電極4から露出する層間絶縁膜9aの表面およびショットキー電極4の端部を覆うように層間絶縁膜9bが形成されている。
【0027】
図7に示す変形例において、層間絶縁膜9aはアクティブ領域、すなわちガードリング領域8から露出しているドリフト層2の上面およびp型半導体領域3の上面には接しておらず、ガードリング領域8の直上で終端している。また、図3に示す断面図とは異なり層間絶縁膜9は形成されておらず、層間絶縁膜9に代わって層間絶縁膜9a、9bが形成されている。層間絶縁膜9bはショットキー電極4の端部であって層間絶縁膜9a上に乗り上げている部分を覆うように形成されており、層間絶縁膜9と同様にアクティブ領域を露出させる開口部10を有している。
【0028】
ここで、JBSダイオードの動作について図2を用いて説明する。ショットキー電極4に正の電圧を印加することで、JBSダイオードに順方向の電圧が印加された場合、ドリフト層2とショットキー電極4との界面のショットキー接合面におけるショットキー障壁が低くなるため、電流はアノード電極であるショットキー電極4側からn型の半導体領域であるドリフト層2を通ってカソード電極であるオーミック電極5側へ流れる。逆に、逆方向の電圧が印加された場合には、ドリフト層2とショットキー電極4との界面のショットキー接合面におけるショットキー障壁が高くなり、空乏層が拡がるためJBSダイオード内に電流は流れない。このような特性を利用し、JBSダイオードは整流作用を持つ素子として使用される。
【0029】
図1に示す本実施の形態のJBSダイオードは、アクティブ領域におけるp型半導体領域3の割合が大きく、ショットキー界面の面積が小さいため、ドリフト層2の上面に多数の欠陥を有する場合においても、逆方向特性においてショットキーバリアダイオードよりも高い良品率が得られる。本実施の形態の半導体装置が上記の効果を得ることができる理由を、以下に比較例などを用いて説明する。
【0030】
まず、比較例の半導体装置を構成するJBSダイオードの断面図を図17に示す。図17に示すように、比較例のJBSダイオードは、炭化珪素(SiC)を主に含むn+型の半導体基板1と、半導体基板1上のn−型のドリフト層2と、ドリフト層2の上面に形成されたp型半導体領域3aと、ドリフト層2上にドリフト層2の上面と接して形成されたショットキー電極4aと、半導体基板1の裏面に形成されたオーミック電極5aとを有している。図17に示す比較例の半導体装置は、図1に示す本実施の形態の半導体装置に比べ、アクティブ領域内においてp型半導体領域3の上面の面積の割合が小さく、p型半導体領域3から露出しているドリフト層2の上面の面積が大きい。JBSダイオードは逆方向漏れ電流を低減できる一方で、順方向動作時に低電圧で動作するショットキーダイオード領域の面積が小さいため、順方向動作時の抵抗が高くなる性質がある。この対策として、図18に示すような比較例の半導体装置であるJBSダイオードを用いることが考えられる。
【0031】
図17に示すJBSダイオードと図18に示すJBSダイオードとの違いは、ドリフト層2の上面に、ドリフト層2よりも高い不純物濃度を有するn型半導体領域11aが設けられている点である。この構造により、接合障壁形成領域、すなわちショットキー界面付近の抵抗を下げることができる。
【0032】
ただし、図18の比較例の半導体装置を用いたとしても、炭化珪素を用いたJBSダイオードの基板には半導体基板が元々有している欠陥が存在し、その欠陥に起因して、ドリフト層をエピタキシャル成長法により形成する際にドリフト層の内部および上面にも欠陥が形成されてしまい、ドリフト層上面の欠陥によってJBSダイオードの逆方向特性が悪化する虞がある。これは、ショットキーダイオードの逆方向特性が、ショットキー界面の状態に非常に影響されやすく、ショットキー界面付近に異物または欠陥などが存在すると逆方向漏れ電流が急激に大きくなってしまうため、逆バイアス時の耐圧が低下し、所望の整流作用が得られなくなるためである。このような耐圧不良の発生率は、欠陥を有するドリフト層とショットキー電極とのショットキー界面の面積が大きいほど顕著になる。したがって、図17および図18に示すように、アクティブ領域内におけるショットキー界面の面積が大きいために欠陥による影響を受けやすいJBSダイオードでは、JBSダイオードの良品率が低下し、また、当該JBSダイオードを含む半導体装置の信頼性が低下することとなる。
【0033】
欠陥の分布がランダムであるものと仮定すると、良品率Y(%)はポアソン分布で考えられ、下記の式1で示される。なお、良品率Yは、逆方向特性に異常なく半導体チップを製造することができる確率を示すものである。
【0034】
Y=exp(−DK×AS) (1)
式1において、DKは逆方向特性に異常を引き起こすキラー欠陥の密度(キラー欠陥密度)であり、ASはショットキー界面の面積である。なお、キラー欠陥密度DKは、対象物の表面の単位面積当たりのキラー欠陥の数を指すものである。
【0035】
図16に、式1で示した良品率Yとショットキー界面の面積ASとの関係を、ドリフト層の表面の欠陥密度Dに対してプロットしたものを示す。つまり、図16はショットキーダイオードの逆方向特性に関する良品率のショットキー界面面積依存性を示すグラフである。なお、ショットキー界面の面積ASとは、図1に示すドリフト層2の上面に0.1cm2以上の面積で形成されたアクティブ領域内において、ドリフト層2とショットキー電極4とが接するショットキー界面の面積であり、欠陥密度Dは、対象物の表面の単位面積当たりの欠陥の数を指すものである。つまり面積ASは、アクティブ領域内において接合障壁領域であるp型半導体領域3が形成されていない領域の面積である。すなわち面積ASの値は、アクティブ領域の面積から、p型半導体領域3の上面の面積を引いた差の値である。言い換えれば、面積ASはアクティブ領域内においてp型半導体領域3から露出するドリフト層2の上面の面積である。
【0036】
図16のグラフにおいて、縦軸はショットキーダイオードの良品率を示しており、横軸はショットキー界面の面積を示している。また、図16には1cm2当たりの欠陥の数である欠陥密度Dの大きさに応じて複数のグラフを示している。つまり、図16にはD=100個/cm2、D=30個/cm2、D=10個/cm2、D=3個/cm2、D=1個/cm2、D=0.3個/cm2およびD=0.1個/cm2の場合のそれぞれのグラフが示されている。
【0037】
図16に示すように、例えばショットキー界面の面積ASが0.1cm2のとき、D=1個/cm2の場合良品率Yは90%程度となるが、D=10個/cm2の場合Yは40%以下に減少することが分かる。このことから、基板欠陥密度に応じた小面積の素子寸法を選択することで、高い良品率のショットキーダイオードを作製することができることが分かる。
【0038】
しかし、用途によっては大面積の半導体チップが求められる。つまり、例えば3.3kVまたはそれ以上の耐圧を有するJBSダイオードの場合、素子抵抗の観点から、通電時のアクティブ領域の電流密度は100A/cm2程度またはそれ以下となるため、一つの半導体チップ全体で10A以上の素子電流を得るためには、0.1cm2以上のアクティブ面積が必要となる。このようなJBSダイオードでは、一つの半導体チップの素子電流が10A未満では、実用的とはいえない。
【0039】
つまり、JBSダイオードの逆方向特性の悪化を防ぎ、良品率の低下を防ぐ手段として、基板欠陥密度に応じた小面積のアクティブ領域を有するJBSダイオードを形成することが考えられるが、このようなJBSダイオードでは、実用性の観点から十分な素子電流を得ることができない。
【0040】
すなわち、実用的なJBSダイオードの半導体チップは0.1cm2以上のアクティブ面積を要するのに対し、当該アクティブ領域を0.1cm2以上に拡大しようとすると、JBSダイオードを構成する半導体基板が有する欠陥に起因してJBSダイオードの逆バイアス時の耐圧が低下することで良品率が低下し、JBSダイオードを含む半導体装置の信頼性が低下する問題がある。
【0041】
ここで、図9に本発明者らが行った実験結果であるグラフを示す。図9は、SiCを含む半導体基板を用いて形成したショットキーダイオードの逆方向特性良品率のショットキー界面面積依存性を示すグラフである。図9のグラフにおいて、縦軸はショットキーダイオードの良品率を示しており、横軸はショットキー界面の面積を示している。また、図9には1cm2当たりの欠陥の数である欠陥密度Dの大きさに応じて複数のグラフを示している。つまり、図9にはD=100個/cm2、D=30個/cm2、D=10個/cm2、D=3個/cm2、D=1個/cm2、D=0.3個/cm2およびD=0.1個/cm2の場合のそれぞれのグラフが示されている。
【0042】
ここでは、特定の半導体基板を用いてJBSダイオードを形成し、そのショットキー面積に応じた良品率の値から図9に白い丸で示す2点をプロットしている。これにより、使用している半導体基板上面のドリフト層に、ショットキーダイオードの逆方向特性に異常をきたすキラー欠陥密度DKが10個/cm2程度存在することが分かる。
【0043】
式1を変換すると、以下の式2ように、欠陥密度と面積を表すことができる。
【0044】
DK×AS=−ln(Y) (2)
このため、図9に破線の矢印で示すように、80%以上の良品率を得るためには、以下の式3を満たす必要がある。
【0045】
DK×AS≦0.223 (3)
同様に、図9に破線の矢印で示すように、90%以上の良品率を得るためには、以下の式4を満たす必要がある。
【0046】
DK×AS≦0.105 (4)
SiC基板を用いたJBSダイオードの実用化の観点からは、良品率が80%以上あることが必須であるため、式3を満たす必要がある。図9に示すように、実験で使用した半導体基板のキラー欠陥密度が10個/cm2程度であることから、当該半導体基板のドリフト層上では、以下の式5を満たす場合に80%以上の良品率でショットキーダイオードが得られ、式6を満たす場合は90%以上の良品率でショットキーダイオードが得られる。
【0047】
AS≦0.0223 (5)
AS≦0.0105 (6)
ここで、図1および図2に示す本実施の形態の半導体装置のように、アクティブ領域面積が0.1cm2のJBSダイオードにおいて、p型半導体領域3の第2方向の幅Pと、ショットキー界面におけるドリフト層2の第2方向の幅Sとの幅の比をP:S=4:1程度とした縞状パターンでJBS構造を形成すれば、式5を満たすことができる。つまり、例えば幅P=12μm、幅S=3μmの縞状パターンでJBS構造を形成すれば、式5を満たすことができる。
【0048】
また同様に、P:S=9:1程度の縞状パターンでJBS構造を形成することで式6を満たすことができる。つまり、例えば幅P=9μm、幅S=1μmの縞状パターンでJBS構造を形成することで式6を満たすことができる。
【0049】
しかし、実際のドリフト層中には、上述した欠陥よりも多数の転位欠陥または積層欠陥などが含まれている虞がある。これらの欠陥を検出する方法として、溶融KOH(水酸化カリウム)法によりエッチピットを形成することが考えられる。なお、ここでいうエッチピットとは、半導体基板などをエッチングした際に、エッチング対象物に存在する結晶欠陥などの欠陥に起因してエッチング対象物の表面が不均等にエッチングされることで形成された窪みなどのエッチング異常を指すものとする。
【0050】
溶融KOH法によって形成されるエッチピットの密度(エッチピット密度DEP)は、10000〜30000個/cm2程度である。このため、全ての欠陥がショットキーダイオードの逆方向特性の異常の原因となるわけではなく、逆方向リークを引き起こす転位欠陥が複数存在する場合に逆方向特性に異常が生じると考えられる。なお、ここでいうエッチピット密度DEPは、対象物の表面の単位面積当たりに存在する欠陥の数を指すものとする。この欠陥とは、上述したように、エッチング対象物に存在する結晶欠陥などに起因して、エッチング工程後にエッチング対象物の表面に形成される窪みなどである。
【0051】
このことから、以下の式7に示すように、エッチピットが1000から3000個存在する場合に1個のキラー欠陥が存在すると換算することができる。
【0052】
DK=DEP/1000 〜 DEP/3000 (7)
このため、以下のように、式3は式8へ、式4は式9へ変換することができる。
【0053】
DEP×AS≦223 (8)
DEP×AS≦105 (9)
すなわち、DEP×ASが223以下となる割合のJBS構造にすることで良品率を80%以上とし、DEP×ASを105以下にすることで良品率を90%以上とすることができる。この関係を図10のグラフに示す。図10のグラフは横軸のエッチピット密度と縦軸のショットキー界面の面積との関係を示すグラフであり、図10には良品率80%の場合のグラフを実線で示し、良品率90%の場合のグラフを破線で示している。
【0054】
例えば高耐圧向けのJBSダイオードであって、不純物濃度が3×1015cm−3程度、厚さが30μmのドリフト層2を含み、100A/cm2の電流密度で使用する電流容量50AのJBSダイオードを、80%以上の良品率で形成するとする。この場合、エッチピット密度DEPが10000cm−2の基板では、アクティブ領域面積を0.5cm2とし、ショットキー界面の面積ASをアクティブ領域面積の4.5%以下となるようにJBS構造を形成する。つまり、例えば幅P=43μm、幅S=2μmの縞状パターンでJBS構造を形成する。
【0055】
エッチピット密度DEPが3000cm−2の基板で、同様に電流容量50AのJBSダイオードを80%以上の良品率で形成する場合、ショットキー界面の面積ASがアクティブ領域面積の14.9%以下となるようにする。つまり、例えば幅P=18μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0056】
エッチピット密度DEPが1000cm−2の基板で、同様に電流容量50AのJBSダイオードを80%以上の良品率で形成する場合、ショットキー界面の面積ASがアクティブ領域面積の44.6%以下となるようにする。つまり、例えば幅P=7μm、幅S=3μmの縞状パターンでJBS構造を形成する。ここで、JBSダイオードを90%以上の良品率で作製する場合は、ショットキー界面の面積ASがアクティブ領域面積の21.1%以下となるようにする。つまり、例えば幅P=12μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0057】
電流容量100AのJBSダイオードを高い良品率で作製する場合、アクティブ領域内におけるショットキー界面の面積ASの割合は、さらに小さくする必要がある。エッチピット密度DEPが3000cm−2の基板で、80%以上の良品率でJBSダイオードを形成する場合、ショットキー界面の面積ASがアクティブ領域面積の7.4%以下となるようにする。つまり、例えば幅P=38μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0058】
エッチピット密度DEPが1000cm−2の基板で、80%以上の良品率でJBSダイオードを形成する場合、ショットキー界面の面積ASがアクティブ領域面積の22.3%以下となるようにする。つまり、例えば幅P=11μm、幅S=3μmの縞状パターンでJBS構造を形成する。ここで、JBSダイオードを90%以上の良品率で作製する場合は、ショットキー界面の面積ASがアクティブ領域面積の10.5%以下となるようにする。つまり、例えば幅P=26μm、幅S=3μmの縞状パターンでJBS構造を形成する。
【0059】
上記のように、本実施の形態の半導体装置は、SiCを主に含む半導体基板上の第1導電型のドリフト層の上面に、0.1cm2以上の面積を有するアクティブ領域を設け、当該アクティブ領域のドリフト層の主面に第2導電型の半導体領域を設け、ドリフト層上に形成したショットキー電極とドリフト層とをショットキー接合させ、半導体基板の裏面にオーミック電極を設けてJBSダイオードを形成するものである。ここでは、ドリフト層が有するエッチピット密度DEPと、ドリフト層の上面を含むアクティブ領域内の前記半導体領域が形成されていない領域、すなわちドリフト層とショットキー電極とが接する界面の面積ASとの積が、上述した式8であるDEP×AS≦223を満たすことを特徴としている。
【0060】
これにより、大電流化などを目的としてアクティブ領域を0.1cm2以上としたJBSダイオードであっても、実用化に必要な耐圧および素子電流を得ることができ、かつ、JBSダイオードの実用化の観点から必須となる良品率80%を得ることができる。したがって、JBSダイオードを含む半導体装置の耐圧の低下を防ぎ、信頼性を向上することが可能となる。
【0061】
なお本実施の形態では図1に示すように、平面視において第1方向に延在するドリフト層2とp型半導体領域3とが複数並んだ縞状(ストライプ状)パターンをJBSダイオードの構造の例として示したが、このような縞状のパターンに限らず、ドリフト層2とp型半導体領域3との配置は図8(a)に示す島状パターン、図8(b)に示す多角形状パターン、または図8(c)に示す格子状パターンなどであってもよい。図8(a)〜(c)は、本実施の形態の半導体装置の変形例を示す平面レイアウトであり、アクティブ領域に配置された一部のドリフト層2およびp型半導体領域3のみを示している。
【0062】
また、本実施の形態では、上記のように例としてエッチピット密度DEPとアクティブ領域面積を特定の値の場合における試算結果について説明したが、我々は、これらの試作を通じて、0.1cm2以上の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、高い良品率を実現する場合、p型半導体領域3をドリフト層2よりも広い面積にする(縞状にドリフト層2とp型半導体領域3を複数並べる場合、幅P>幅Sの縞状パターンにする)べきという見解を得た。
【0063】
しかし、計算の結果、1cm2の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、98%の良品率を実現するためには、式(10)を満たす必要があることがわかった。
【0064】
DEP×AS≦20.2 (10)
なお、(8)と式(10)を満たす条件は図10の斜線領域となる。この条件を満たす1cm2の面積を有するアクティブ領域を設けた半導体装置で、幅P=幅S(As=0.5cm2)の縞状パターンを配置した場合、式(10)が式(11)に変形される。
【0065】
DEP≦40.4 (11)
これは、式(11)を満たす場合、p型半導体領域3をドリフト層2と等しい面積にしても(例.幅P=幅Sの縞状パターンを配置しても)、p型半導体領域3をドリフト層2より小さい面積にしても(例.幅P>幅Sの縞状パターンを配置しても)、どちらでも良品率にほとんど差が生じなくなることを意味している。
【0066】
従って、0.1cm2以上の面積を有するアクティブ領域を設けた電流容量の大きな半導体装置で、p型半導体領域3をドリフト層2よりも広い面積にする(例.幅P>幅Sの縞状パターンを配置する)ことは、式(12)を満たすエッチピット密度DEPの基板を使ってこそ、技術的に大きな効果が期待できる。。
【0067】
DEP>40.4 (12)
式(12)はさらに、
DK>0.00404 (13)
と変形することができるので、式(13)を満たすことと言い換えることもできる。 以下に、図1〜図6を用いて、本実施の形態の半導体装置の製造工程を説明する。図4〜図6は、本実施の形態の半導体装置の製造工程を説明する断面図であり、図1のA−A線における断面図と同様の位置を示すものである。
【0068】
まず、図4に示すように、SiC(炭化珪素)を主に含むn+型の半導体基板1上にエピタキシャル成長法を用いて低不純物濃度のn−型のドリフト層2を形成したSiC基板を準備する。半導体基板1およびドリフト層2はいずれもn型の不純物(例えばN(窒素))を含んでおり、半導体基板1はドリフト層2よりも高いn型の不純物(例えばN(窒素))の濃度を有している。
【0069】
半導体基板1の不純物濃度は、1×1018〜1×1019cm−3程度であり、半導体基板1の主面は(0001)面、(000−1)面、(11−20)面などを用いることが考えられるが、本実施の形態では、半導体基板1のこれらの主面のいずれを選択してもよい。
【0070】
半導体基板1上のドリフト層2の仕様は、後の工程を経て形成するJBSダイオードについて設定する耐圧によって異なるが、ドリフト層2に含まれる不純物は半導体基板1と同一の導電型で、1×1015〜4×1016cm−3程度の濃度範囲とし、ドリフト層2の厚さは3〜80μm程度の範囲とする。例えば耐圧600Vを想定した場合、ドリフト層2は不純物濃度を1×1016〜2×1016cm−3程度とし、厚さを4〜6μm程度とするため、後の工程で形成するJBSダイオードの順方向通電時の抵抗は、半導体基板1の抵抗とあわせて1mΩcm2程度である。このため、当該JBSダイオードは300〜500A/cm2程度の電流密度で使用される。
【0071】
これに対して、例えば耐圧3.3kVを想定したJBSダイオードのドリフト層2は、不純物濃度を2×1015〜4×1015cm−3程度とし、厚さを20〜30μm程度とすることから、形成するJBSダイオードの順方向通電時の抵抗は、半導体基板1の抵抗とあわせて5〜10mΩcm2程度となる。このため、当該JBSダイオードは100〜150A/cm2程度の電流密度で使用される。
【0072】
次に、図5に示すように、CVD(Chemical Vapor Deposition)法などを用いてドリフト層2上の全面に酸化シリコン(SiO2)からなる絶縁膜を形成した後、前記絶縁膜を周知のリソグラフィ技術およびドライエッチング法を用いてパターニングすることで、前記絶縁膜からなるマスク材料層6を形成する。マスク材料層6は第1方向に延在し、第2方向に複数並んで配置される縞状(ストライプ状)のパターンである。なお、マスク材料層6は、縞状パターン、島状パターン、多角形状パターンまたは格子状パターンなどに加工されるが、本実施の形態では、一定の幅と間隔でパターニングされるのであれば、どのような形状であっても構わない。
【0073】
続いて、マスク材料層6から露出するドリフト層2の上面にp型の不純物(例えばAl(アルミニウム))をイオン注入することにより、ドリフト層2の上面にp型半導体領域3を形成する。p型半導体領域3のp型の不純物濃度は、1018〜1020cm−3程度で、接合深さは0.3〜2.0μm程度とする。p型の不純物(ドーパント)としては、Al(アルミニウム)の他にB(ホウ素)などを用いてもよいが、ここではドーパントとしてAl(アルミニウム)を用いる。このイオン注入工程では、総ドーズ量1.8×1014のAlイオンを35〜145keVの加速エネルギーで多段注入し、ドリフト層2の表面近傍の不純物濃度が9×1018程度、接合深さが0.55〜0.7μm程度となるようにp型半導体領域3を形成する。
【0074】
その後、図示は省略するが、マスク材料層6を除去した後、p型半導体領域3を形成した工程と同様の手順で、平面視においてp型半導体領域3が形成されたアクティブ領域の周囲を囲うように、半導体チップの外周部となる領域にp型不純物(例えばAl(アルミニウム))を注入してガードリング領域8(図3参照)を形成する。ガードリング領域8は、形成するJBSダイオードのアクティブ領域を規定する半導体領域である。
【0075】
次に、図6に示すように、イオン注入した不純物の活性化を目的とした熱処理(アニール)を行った後、半導体基板1の裏面にオーミックに接するオーミック電極5を、スパッタリング法などを用いて形成する。
【0076】
次に、ドリフト層2の上面およびp型半導体領域3の上面に接するように、ドリフト層2上にスパッタリング法などを用いて金属膜を形成する。その後、当該金属膜をリソグラフィ技術およびエッチング法を用いてパターニングし、当該金属膜からなるショットキー電極4を形成することで、図1および図2に示す本実施の形態の半導体装置の主要部分が完成する。
【0077】
なお、半導体装置の表面保護または電極端からの放電の防止などの目的で、半導体基板1上の全面にSiO2などからなる絶縁膜を形成し、電極端子を形成するためにアクティブ領域の上部の一部の前記絶縁膜をパターニングして、ショットキー電極4の上面を露出する開口部10を形成することで、前記絶縁膜からなる層間絶縁膜9(図3参照)を形成し、本実施の形態の半導体装置が完成する。
【0078】
ここではショットキー電極4の端部を形成する方法として、図3に示すようにガードリング領域(p型半導体領域)8上で終端するようにショットキー電極4を加工する方法を用いている。これに対し、図7に示すように、ドリフト層2上に形成した絶縁膜をリソグラフィ技術とドライエッチング法またはウェットエッチング法とを用いて加工することで前記絶縁膜からなる層間絶縁膜9aを形成した後、ガードリング領域8の直上であって層間絶縁膜9a上の領域で終端するショットキー電極4を形成してもよい。
【0079】
ガードリング領域8は、ショットキー電極4の端部、またはショットキー電極4と層間絶縁膜9(図3参照)との境界部分に電界が集中しないように設けられている半導体領域である。上述した図3および図7のいずれの構造の場合でも、ショットキー電極4の端部またはショットキー電極4と層間絶縁膜9または9aとの境界部分(ショットキー電極4の端部)は、ガードリング領域8の直上に配置されている。上述した製造工程の説明では、ガードリング領域8とp型半導体領域3とを別工程で形成する方法について説明しているが、ガードリング領域8とp型半導体領域3とは同一工程で形成してもよい。
【0080】
また、ここではJBSダイオードの主要部分のみについて説明したが、半導体チップの周縁部には、アクティブ領域を囲むようにFLR(Field Limiting Ring)またはJTE(Junction Termination Extension)などの電界集中緩和構造を設けてもよい。このような電界集中緩和または素子分離などのために設けられたチャネルストッパは、注入不純物の活性化アニールの前に、周知のリソグラフィ技術、ドライエッチング法、およびイオン注入を用いてドリフト層2の上面に形成する。
【0081】
また、本実施の形態では、マスク材料層6(図5参照)の部材にSiO2を適用したが、マスク材料層6の部材は例えば窒化シリコン膜またはフォトレジスト膜でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。
【0082】
また、本実施の形態では、注入不純物の活性化アニールを実施した後に続けて半導体基板1の裏面および上面の電極形成を行っているが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ドリフト層2の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。
【0083】
また、本実施の形態では、注入不純物の活性化アニールを実施した後に続けて半導体基板1の裏面および上面の電極形成を行っているが、ドリフト層2の表面にCVD法などでSiO2などからなる表面保護膜を形成し、ドリフト層2の表面を保護してもよい。この場合、表面保護膜を形成した後、ショットキー電極を形成する領域のみ開口するように表面保護膜を加工する。また、前述した犠牲酸化工程を行った後に表面保護膜を形成してもよい。
【0084】
(実施の形態2)本実施の形態では、前記実施の形態1の半導体装置と同様の半導体装置であって、ドリフト層2の上面にn型半導体領域11を形成した半導体装置について説明する。
【0085】
図11に、本実施の形態における半導体装置の断面図を示す。図11に示す半導体装置の構造は図2に示す前記実施の形態1の半導体装置の構造とほぼ同様であるが、ドリフト層2の上面に、ドリフト層2よりも高濃度の不純物濃度を有するn型半導体領域11が形成されている点のみが前記実施の形態1とは異なる。n型半導体領域11は、p型半導体領域3よりも接合深さが深い半導体領域であり、例えばN(窒素)が不純物として導入されている。つまり、ドリフト層2内において、p型半導体領域3の側面および下面はn型半導体領域11に覆われており、p型半導体領域3はn型半導体領域11内に配置されている。
【0086】
n型半導体領域11が存在することで、JBSダイオードの動作時には接合障壁領域下部まで電流が広がるため、前記実施の形態1と同様の効果に加えて、JBSダイオードのオン電圧の上昇を抑える効果を得ることができる。
【0087】
次に、図12を用いて本実施の形態の半導体装置の製造工程を示す。図12は図1に示すA−A線の断面と同様の位置における製造工程中の断面図である。
【0088】
まず、図4を用いて説明した工程と同様に、半導体基板1上に低不純物濃度のドリフト層2をエピタキシャル成長法で形成したSiC基板を準備する。半導体基板1およびドリフト層2は、前記実施の形態1と同様の不純物濃度および厚さの仕様とする。
【0089】
次に、図12に示すように、n型の不純物(例えばN(窒素))をイオン注入することにより、ドリフト層2の表面にn型半導体領域11を形成する。n型半導体領域11の不純物濃度は、相対的にドリフト層2の不純物濃度より高濃度であればよく、例えば700keV程度以下のエネルギーで多段注入を行うことによりn型半導体領域11を形成する。ここではドリフト層2の全面にn型半導体領域11を形成するためのイオン注入を実施しているが、リソグラフィ技術およびドライエッチング法を用い、アクティブ領域のみにイオン注入を実施してもよい(図14参照)。
【0090】
その後の工程は、図5および図6を用いて説明した工程を行うことで、図11に示す本実施の形態の半導体装置が完成する。なお、ここではn型半導体領域11を形成した後にp型半導体領域3を形成する方法について説明したが、その形成順序は逆でもよい。
【0091】
図13および図14は、本実施の形態のショットキー電極4の端部を示す断面図である。図13はドリフト層2の全面にイオン注入を実施してn型半導体領域11を形成した構造である。図14は本実施の形態の半導体装置の変形例であり、アクティブ領域内のみにイオン注入を実施してn型半導体領域11を形成した構造である。図13に示す構造は、図3を用いて説明した構造に加えて、ドリフト層2の上面にn型半導体領域11が形成されている。n型半導体領域11は、p型半導体領域3およびガードリング領域8よりも接合深さが深いものとする。
【0092】
図14に示す構造は、図13に示す構造と似ているが、n型半導体領域11がアクティブ領域を規定するガードリング領域8よりも外側に形成されていない点で図13と異なる。つまり、図14ではアクティブ領域にn型半導体領域11が形成され、ガードリング領域8と平面視において重なる領域にもn型半導体領域11が形成されているが、ガードリング領域8と平面視において重なる領域においてn型半導体領域11が終端しているため、環状の平面形状を有するガードリング領域8の外側の領域(半導体チップの周縁部)にはn型半導体領域11は形成されていない。つまり、図14に示すように、ガードリング領域8の直下の領域でn型半導体領域11は終端している。
【0093】
図13に示す構造はリソグラフィ工程を省略することができる利点を有し、図14に示す構造は、半導体チップの終端構造の設計を、n型半導体領域11を形成しない場合の構造(図3参照)に対して変更する必要がない利点を有する。また、図7に示したように、ショットキー電極4の乗り上げ構造を図13または図14の構造に適用してもよい。
【0094】
次に、図15に本実施の形態の半導体装置の変形例である断面図を示す。図15に示す構造は、図11に示す構造と異なり、n型半導体領域11を形成されている深さが浅い。ここでは、n型半導体領域11の接合深さはp型半導体領域3よりも浅いものとする。この場合、例えば400keV程度以下の多段注入でn型半導体領域11を形成することができるため、n型半導体領域11を形成するためのイオン注入工程を簡略化することができる。
【0095】
図15に示す本実施の形態の変形例の半導体装置では、p型半導体領域3の下部までn型半導体領域11が形成されていないため、電流の広がりはサポートできないが、第2方向において隣り合うp型半導体領域3同士の間隔を小さくすることができ、またショットキー界面付近の抵抗を下げることができるため、JBSダイオードのオン電圧の上昇を抑えることができる。
【0096】
なお、本実施の形態では、n型半導体領域11をイオン注入により形成したが、p型半導体領域3を形成する前に、ドリフト層2の表面にさらにn型半導体領域11となるエピタキシャル成長膜を形成してもよい。この場合、ショットキー電極端の構造は、図13に示した構造となる。
【0097】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0098】
例えば、本実施の形態では説明の便宜上、n型半導体基板を用いた例のみについて説明したが、p型半導体基板を用いてもよい。この場合には、上述した半導体装置およびその製造工程においてn型として説明した導電型をp型とし、p型として説明した導電型をn型と読み替えればよい。
【符号の説明】
【0099】
1…半導体基板
2…ドリフト層
3…p型半導体領域
4、4a…ショットキー電極
5、5a…オーミック電極
6…マスク材料層
8…ガードリング領域
9…層間絶縁膜
9a…層間絶縁膜
9b…層間絶縁膜
10…開口部
11…n型半導体領域
【特許請求の範囲】
【請求項1】
第1導電型を有し、炭化珪素を含む半導体基板と、
前記半導体基板上に形成された、前記第1導電型を有する第1半導体領域と、
前記第1半導体領域の主面において0.1cm2以上の面積を有するアクティブ領域と、
前記アクティブ領域内の前記第1半導体領域の上面に形成された、前記第1導電型と反対の第2導電型を有する複数の第2半導体領域と、
前記アクティブ領域内の前記第1半導体領域とショットキー接続する第1電極と、
前記半導体基板の裏面と電気的に接続された第2電極と、
を有するショットキーバリアダイオードにおいて、
前記第1半導体領域が有する欠陥の密度DEPと、前記アクティブ領域内で前記複数の第2半導体領域から露出している前記第1半導体領域の面積ASとの積が、DEP×AS≦223を満たすことを特徴とする半導体装置。
【請求項2】
前記第2半導体領域は、前記第1半導体領域よりも広いことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記欠陥の密度DEPはDEP>40.4を満たすことを特徴とする請求項2記載の半導体装置。
【請求項4】
前記密度DEPと前記面積ASとの積が、DEP×AS≦105を満たすことを特徴とする請求項1記載の半導体装置。
【請求項5】
前記第1半導体領域の上面に前記第1導電型を有する第3半導体領域が形成されており、
前記第3半導体領域は前記第1半導体領域よりも高い不純物濃度を有していることを特徴とする請求項1記載の半導体装置。
【請求項6】
前記複数の第2半導体領域は、前記第3半導体領域の内部に形成されていることを特徴とする請求項5記載の半導体装置。
【請求項7】
前記第3半導体領域は前記アクティブ領域内のみに形成されていることを特徴とする請求項5記載の半導体装置。
【請求項8】
前記第3半導体領域は、前記第2半導体領域よりも浅い接合深さを有することを特徴とする請求項5記載の半導体装置。
【請求項9】
平面視において、
前記アクティブ領域内の前記第1半導体領域および前記第2半導体領域はそれぞれ前記半導体基板の主面に沿う第1方向に延在し、
第2方向に複数並んで形成されており、
前記第1半導体領域および前記複数の第2半導体領域は前記第2方向に交互に並んで配置されていることを特徴とする請求項1記載の半導体装置。
【請求項10】
前記第1半導体領域の上面には、前記アクティブ領域を囲むように前記第2導電型を有する第4半導体領域が形成されており、
前記第4半導体領域は、前記アクティブ領域を規定していることを特徴とする請求項1記載の半導体装置。
【請求項1】
第1導電型を有し、炭化珪素を含む半導体基板と、
前記半導体基板上に形成された、前記第1導電型を有する第1半導体領域と、
前記第1半導体領域の主面において0.1cm2以上の面積を有するアクティブ領域と、
前記アクティブ領域内の前記第1半導体領域の上面に形成された、前記第1導電型と反対の第2導電型を有する複数の第2半導体領域と、
前記アクティブ領域内の前記第1半導体領域とショットキー接続する第1電極と、
前記半導体基板の裏面と電気的に接続された第2電極と、
を有するショットキーバリアダイオードにおいて、
前記第1半導体領域が有する欠陥の密度DEPと、前記アクティブ領域内で前記複数の第2半導体領域から露出している前記第1半導体領域の面積ASとの積が、DEP×AS≦223を満たすことを特徴とする半導体装置。
【請求項2】
前記第2半導体領域は、前記第1半導体領域よりも広いことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記欠陥の密度DEPはDEP>40.4を満たすことを特徴とする請求項2記載の半導体装置。
【請求項4】
前記密度DEPと前記面積ASとの積が、DEP×AS≦105を満たすことを特徴とする請求項1記載の半導体装置。
【請求項5】
前記第1半導体領域の上面に前記第1導電型を有する第3半導体領域が形成されており、
前記第3半導体領域は前記第1半導体領域よりも高い不純物濃度を有していることを特徴とする請求項1記載の半導体装置。
【請求項6】
前記複数の第2半導体領域は、前記第3半導体領域の内部に形成されていることを特徴とする請求項5記載の半導体装置。
【請求項7】
前記第3半導体領域は前記アクティブ領域内のみに形成されていることを特徴とする請求項5記載の半導体装置。
【請求項8】
前記第3半導体領域は、前記第2半導体領域よりも浅い接合深さを有することを特徴とする請求項5記載の半導体装置。
【請求項9】
平面視において、
前記アクティブ領域内の前記第1半導体領域および前記第2半導体領域はそれぞれ前記半導体基板の主面に沿う第1方向に延在し、
第2方向に複数並んで形成されており、
前記第1半導体領域および前記複数の第2半導体領域は前記第2方向に交互に並んで配置されていることを特徴とする請求項1記載の半導体装置。
【請求項10】
前記第1半導体領域の上面には、前記アクティブ領域を囲むように前記第2導電型を有する第4半導体領域が形成されており、
前記第4半導体領域は、前記アクティブ領域を規定していることを特徴とする請求項1記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2013−110388(P2013−110388A)
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願番号】特願2012−213405(P2012−213405)
【出願日】平成24年9月27日(2012.9.27)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願日】平成24年9月27日(2012.9.27)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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